Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7246376B2 - 記憶装置、および電子機器 - Google Patents
[go: Go Back, main page]

JP7246376B2 - 記憶装置、および電子機器 - Google Patents

記憶装置、および電子機器 Download PDF

Info

Publication number
JP7246376B2
JP7246376B2 JP2020510163A JP2020510163A JP7246376B2 JP 7246376 B2 JP7246376 B2 JP 7246376B2 JP 2020510163 A JP2020510163 A JP 2020510163A JP 2020510163 A JP2020510163 A JP 2020510163A JP 7246376 B2 JP7246376 B2 JP 7246376B2
Authority
JP
Japan
Prior art keywords
transistor
oxide
potential
insulator
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020510163A
Other languages
English (en)
Other versions
JPWO2019186323A1 (ja
JPWO2019186323A5 (ja
Inventor
舜平 山崎
清 加藤
貴彦 石津
達也 大貫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JPWO2019186323A1 publication Critical patent/JPWO2019186323A1/ja
Publication of JPWO2019186323A5 publication Critical patent/JPWO2019186323A5/ja
Priority to JP2023039574A priority Critical patent/JP2023073282A/ja
Application granted granted Critical
Publication of JP7246376B2 publication Critical patent/JP7246376B2/ja
Priority to JP2025157342A priority patent/JP2025186454A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/471—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having different architectures, e.g. having both top-gate and bottom-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Dram (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明の一形態は、記憶装置に関する。特に、半導体特性を利用することで機能しうる記憶装置に関する。
なお、本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、各種電子機器に内蔵される記憶装置（メモリともいう）として広く用いられている。また、ＤＲＡＭのメモリセルに、酸化物半導体を用いたトランジスタ（酸化物半導体トランジスタ、ＯＳトランジスタともいう）を適用した例が提案されている（例えば、特許文献１、非特許文献１）。
酸化物半導体トランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいため、酸化物半導体トランジスタをＤＲＡＭのメモリセルに適用することで、リフレッシュ頻度が少なく、消費電力の少ないメモリを作製することができる。
本明細書等では、酸化物半導体トランジスタがメモリセルに適用されたＤＲＡＭを、「酸化物半導体ＤＲＡＭ」、または、「ＤＯＳＲＡＭ（登録商標、Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ドスラム）」と呼ぶ。
一方、酸化物半導体は、トランジスタに適用可能な半導体として、近年注目されている。酸化物半導体として、例えば、酸化インジウム、酸化亜鉛など、一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ－Ｇａ－Ｚｎ酸化物（ＩＧＺＯともいう）に関する研究が盛んに行われている。
ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造、およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献２乃至非特許文献４参照）。
非特許文献２および非特許文献３では、ＣＡＡＣ構造を有する酸化物半導体を用いて、トランジスタを作製する技術が開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献５および非特許文献６に示されている。
非特許文献７では、酸化物半導体を用いたトランジスタの、オフ電流が非常に小さいことが報告され、非特許文献８および非特許文献９では、オフ電流が非常に小さい性質を利用した、ＬＳＩおよびディスプレイが報告されている。
特開２０１２－２５６８２０号公報
Ｔ．Ｏｎｕｋｉ ｅｔ ａｌ．，"ＤＲＡＭ ｗｉｔｈ Ｓｔｏｒａｇｅ Ｃａｐａｃｉｔａｎｃｅ ｏｆ ３．９ｆＦ ｕｓｉｎｇ ＣＡＡＣ－ＯＳ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ Ｌ ｏｆ ６０ｎｍ ａｎｄ ｈａｖｉｎｇ Ｍｏｒｅ Ｔｈａｎ １－ｈ Ｒｅｔｅｎｔｉｏｎ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ"，Ｅｘｔ．Ａｂｓｔｒ．ＳＳＤＭ，２０１４，ｐｐ．４３０－４３１． Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ ４３，ｉｓｓｕｅ １，ｐ．１８３－１８６ Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ ５３，Ｎｕｍｂｅｒ ４Ｓ，ｐ．０４ＥＤ１８－１－０４ＥＤ１８－１０ Ｓ．Ｉｔｏ ｅｔ ａｌ．，"Ｔｈｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＡＭ－ＦＰＤ’１３ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１３，ｐ．１５１－１５４ Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"ＥＣＳ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ ３，ｉｓｓｕｅ ９，ｐ．Ｑ３０１２－Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ ６４，ｉｓｓｕｅ １０，ｐ．１５５－１６４ Ｋ．Ｋａｔｏ ｅｔ ａｌ．，"Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ ５１，ｐ．０２１２０１－１－０２１２０１－７ Ｓ．Ｍａｔｓｕｄａ ｅｔ ａｌ．，"２０１５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６－Ｔ２１７ Ｓ．Ａｍａｎｏ ｅｔ ａｌ．，"ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ ４１，ｉｓｓｕｅ １，ｐ．６２６－６２９
ＯＳトランジスタは、バックゲートに負電位を印加することで、しきい値電圧がプラスにシフトし、ソースに対するゲートの電圧Ｖｇｓが０Ｖの時のソースとドレインとの間に流れる電流Ｉｄｓ（カットオフ電流ともいう）を低減することができる。すなわち、ＯＳトランジスタがメモリセルに適用されたＤＲＡＭ（ＤＯＳＲＡＭ）において、データの保持時間を長くすることができる。
しかし、トランジスタのバックゲートに印加する電位が、トランジスタの電気特性に影響を及ぼすには、比較的大きな電位を要することがあった。また、トランジスタのバックゲートに印加する電位を大きくすることで、トランジスタの信頼性を低くしてしまうことがあった。
本発明の一形態は、データの保持時間が長く、信頼性の高い、記憶装置を提供することを課題の一つとする。または、本発明の一形態は、新規な記憶装置を提供することを課題の一つとする。または、本発明の一形態は、新規な記憶装置を有する電子機器を提供することを課題の一つとする。
なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一形態は、ドライバ回路と、複数のメモリセルとを有する記憶装置である。メモリセルは、トランジスタと容量素子とを有し、トランジスタのソースまたはドレインの一方は、容量素子の一方の電極と電気的に接続され、トランジスタは、チャネル形成領域に金属酸化物を有する。トランジスタは、第１ゲートおよび第２ゲートを有し、第１ゲートおよび第２ゲートは、チャネル形成領域を間に介して互いに重なる領域を有する。ドライバ回路は、第１ゲートを駆動する機能を有し、メモリセルがデータを保持している期間において、ドライバ回路は、第１ゲートに、トランジスタのソースおよびドレインに印加される電位より低い第１の電位を出力し、第２ゲートには、トランジスタのソースおよびドレインに印加される電位より低い第２の電位が印加される。
また、上記形態において、第２の電位は、第１の電位より、低い電位である。
また、本発明の一形態は、ドライバ回路と、複数のメモリセルとを有する記憶装置である。メモリセルは、トランジスタと容量素子とを有し、トランジスタのソースまたはドレインの一方は、容量素子の一方の電極と電気的に接続され、トランジスタは、チャネル形成領域に金属酸化物を有する。トランジスタは、第１ゲートおよび第２ゲートを有し、第１ゲートおよび第２ゲートは、チャネル形成領域を間に介して互いに重なる領域を有する。ドライバ回路は、第１ゲートおよび第２ゲートを駆動する機能を有し、メモリセルがデータを保持している期間において、ドライバ回路は、第１ゲートに、トランジスタのソースおよびドレインに印加される電位より低い第１の電位を出力し、メモリセルがデータを保持している期間において、ドライバ回路は、第２ゲートに、トランジスタのソースおよびドレインに印加される電位より低い第２の電位を出力する。
また、上記形態において、金属酸化物は、少なくともＩｎ（インジウム）またはＺｎ（亜鉛）の一方または双方を含む。
また、上記形態において、金属酸化物は、Ｇａ（ガリウム）を含む。
また、本発明の一形態は、上記形態に記載の記憶装置を有する電子機器である。
本発明の一形態により、データの保持時間が長く、信頼性の高い、記憶装置を提供することができる。または、本発明の一形態により、新規な記憶装置を提供することができる。または、本発明の一形態により、新規な記憶装置を有する電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
メモリの構成例を示すブロック図。 （Ａ）メモリセルアレイを説明する図、（Ｂ）メモリセルの構成例を示す回路図。 （Ａ）、（Ｂ）、（Ｃ）メモリセルの構成例を示す回路図。 （Ａ）ワード線ドライバ回路の構成例を示すブロック図、（Ｂ）回路ＬＶＢの構成例を示す回路図。 （Ａ）、（Ｂ）ワード線ドライバ回路の入出力例を示す図。 （Ａ）、（Ｂ）電位生成回路の構成例を示す回路図。 メモリセルアレイとビット線ドライバ回路の構成例を説明する図。 回路構成例を説明する図。 記憶装置の動作例を説明するタイミングチャート。 記憶装置の動作例を説明するタイミングチャート。 記憶装置の動作例を説明するタイミングチャート。 半導体装置の構成例を示す断面図。 （Ａ）、（Ｂ）、（Ｃ）トランジスタの構造例を示す断面図。 （Ａ）トランジスタの構造例を示す上面図、（Ｂ）、（Ｃ）トランジスタの構造例を示す断面図。 （Ａ）トランジスタの構造例を示す上面図、（Ｂ）、（Ｃ）トランジスタの構造例を示す断面図。 （Ａ）トランジスタの構造例を示す上面図、（Ｂ）、（Ｃ）トランジスタの構造例を示す断面図。 （Ａ）トランジスタの構造例を示す上面図、（Ｂ）、（Ｃ）トランジスタの構造例を示す断面図。 （Ａ）トランジスタの構造例を示す上面図、（Ｂ）、（Ｃ）トランジスタの構造例を示す断面図。 （Ａ）トランジスタの構造例を示す上面図、（Ｂ）トランジスタの構造例を示す斜視図。 （Ａ）、（Ｂ）トランジスタの構造例を示す断面図。 （Ａ）、（Ｃ）トランジスタの断面図、（Ｂ）、（Ｄ）トランジスタの電気特性を示す図。 製品イメージを説明する図。 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ１）、（Ｅ２）電子機器の構成例を示す図。 トランジスタのＶＧ－ＩＤ特性の温度依存性を説明する図。 （Ａ）、（Ｂ）、（Ｃ）動作周波数の算出方法を説明する図。 動作周波数の算出結果を示す図。 （Ａ）トランジスタ構造を示す斜視図、（Ｂ）Ｉｄ－Ｖｇ特性のバックゲート電圧依存性を示す図。 （Ａ）電界効果移動度μＦＥのバックゲート電圧Ｖｂｇ依存性を示す図、（Ｂ）しきい値電圧Ｖｔｈのバックゲート電圧Ｖｂｇ依存性を示す図。 ６４ｋｂ ＤＯＳＲＡＭのブロック図。 （Ａ）ＣＡＡＣ－ＩＧＺＯ ＦＥＴのＩｄ－Ｖｇ特性を示す図、（Ｂ）、（Ｃ）動作電圧を示す図。 ＤＯＳＲＡＭのデータ保持状況の評価結果を示す図。 （Ａ）、（Ｂ）８５℃の環境温度下における保持時間と歩留まりの評価結果。 （Ａ）負電位生成回路のブロック図、（Ｂ）負電位生成回路の動作波形を示す図。 （Ａ）リングオシレータの動作条件を示す図、（Ｂ）チャージポンプの動作条件を示す図。 （Ａ）コンパレータの回路図、（Ｂ）コンパレータの動作波形を示す図。 １Ｍｂ ＤＯＳＲＡＭの消費電力と占有面積の見積もり結果。 試作したＤＯＳＲＡＭのチップ写真。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
また、図面等において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「上」や「下」などの配置を示す用語は、構成要素の位置関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「電圧」とは、ある電位と基準の電位（例えば、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位差とは言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む、少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、またはドレイン電極）とソース（ソース端子、ソース領域、またはソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等において、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。つまり、ｎチャネル型のトランジスタのオフ電流とは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流、という場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソース電流をいう場合がある。また、オフ電流と同じ意味で、リーク電流という場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう）などに分類される。
例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。すなわち、チャネル形成領域に金属酸化物を有するトランジスタを、「酸化物半導体トランジスタ」、「ＯＳトランジスタ」と呼ぶことができる。同様に、上述した、「酸化物半導体を用いたトランジスタ」も、チャネル形成領域に金属酸化物を有するトランジスタである。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と呼称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
（実施の形態１）
本実施の形態では、本発明の一形態に係わる記憶装置の構成例について説明する。本発明の一形態に係わる記憶装置は、半導体特性を利用することで機能しうる記憶装置であり、メモリとも呼ばれている。
＜メモリの構成例＞
図１は、本発明の一形態に係わるメモリ１００の構成例を示すブロック図である。メモリ１００は、周辺回路１１１、およびメモリセルアレイ２０１（図１には、「Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ」と表記）を有する。周辺回路１１１は、ローデコーダ１２１、ワード線ドライバ回路１２２、ビット線ドライバ回路１３０、出力回路１４０、負電位生成回路１５０、負電位生成回路１５１、コントロールロジック回路１６０を有する。なお、本明細書等で説明する図面において、主な信号の流れを矢印または線で示しており、電源線等は省略する場合がある。
ビット線ドライバ回路１３０は、カラムデコーダ１３１、プリチャージ回路１３２、センスアンプ１３３、および入出力回路１３４を有する。プリチャージ回路１３２は、配線ＢＬをプリチャージする機能を有する。センスアンプ１３３は、配線ＢＬから読み出されたデータ信号を増幅する機能を有し、入出力回路１３４は、配線ＢＬにデータ信号を書き込む機能、および配線ＢＬから読み出したデータ信号を出力回路１４０へ出力する機能を有する。なお、カラムデコーダ１３１、プリチャージ回路１３２、センスアンプ１３３等の詳細については、実施の形態２で説明する。
配線ＢＬ、配線ＷＬ、および配線ＷＬＢは、メモリセルアレイ２０１が有するメモリセル２１１（図１には、「Ｍｅｍｏｒｙ Ｃｅｌｌ」と表記）に接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４０を介して、デジタルのデータ信号ＲＤＡＴＡとしてメモリ１００の外部に出力される。
メモリ１００には、外部から電源として、低電源電位ＶＳＳ、周辺回路１１１用の高電源電位ＶＤＤ、メモリセルアレイ２０１用の高電源電位ＶＩＨ、が供給される。ここで、高電源電位ＶＤＤは、低電源電位ＶＳＳよりも高い電位である。また、例えば、高電源電位ＶＩＨは、高電源電位ＶＤＤより高い電位、もしくは高電源電位ＶＤＤと同電位とすることができる。
また、外部から供給された電源から、負電位生成回路１５０は低電源電位ＶＬＬを生成し、負電位生成回路１５１は低電源電位ＶＢＬを生成する。低電源電位ＶＬＬおよび低電源電位ＶＢＬは、低電源電位ＶＳＳより低い電位である。なお、メモリ１００を、負電位生成回路１５０および負電位生成回路１５１を有さない構成とし、低電源電位ＶＬＬおよび低電源電位ＶＢＬを、メモリ１００の外部から供給してもよい。
メモリ１００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ローデコーダ１２１およびカラムデコーダ１３１に入力され、ＷＤＡＴＡは入出力回路１３４に入力される。
コントロールロジック回路１６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ローデコーダ１２１、カラムデコーダ１３１の制御信号を生成する。ＣＥはチップイネーブル信号であり、ＷＥは書き込みイネーブル信号であり、ＲＥは読み出しイネーブル信号である。コントロールロジック回路１６０が処理する信号は、これに限定されるものではなく、必要に応じて他の制御信号を入力してもよい。
なお、メモリ１００において、上述の各回路、各信号および各電位は、必要に応じて適宜取捨することができる。あるいは、他の回路、他の信号または他の電位を追加してもよい。
ここで、メモリセル２１１を構成するトランジスタに、ＯＳトランジスタを適用することができる。ＯＳトランジスタはオフ電流が非常に小さいため、メモリセル２１１に書き込んだデータを長時間保持することができる。そのため、メモリセル２１１のリフレッシュ頻度を少なくすることができ、メモリ１００を消費電力の少ないメモリとすることができる。なお、ＯＳトランジスタの詳細については、実施の形態３および実施の形態４で説明する。
また、ＯＳトランジスタは、薄膜トランジスタであり、半導体基板上に積層して設けることができる。例えば、周辺回路１１１を構成するトランジスタに、単結晶シリコン基板に形成されたＳｉトランジスタを適用することができる。Ｓｉトランジスタを適用した周辺回路１１１は、高速な動作が可能である。そして、ＯＳトランジスタを適用したメモリセル２１１は、周辺回路１１１の上方に積層して設けることができる。
図２（Ａ）に、メモリセルアレイ２０１の詳細を記載する。メモリセルアレイ２０１は、一列にｍ（ｍは１以上の整数）個、一行にｎ（ｎは１以上の整数）個、計ｍ×ｎ個のメモリセル２１１を有し、メモリセル２１１は行列状に配置されている。図２（Ａ）では、メモリセル２１１のアドレスも表記しており、［１，１］、［ｍ，１］、［ｉ，ｊ］、［１，ｎ］、［ｍ，ｎ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、メモリセル２１１のアドレスである。
また、個々のメモリセル２１１は、配線ＢＬ、配線ＷＬ、および配線ＷＬＢと接続されている。メモリセルアレイ２０１は、ｎ本の配線ＢＬ（ＢＬ（１）乃至ＢＬ（ｎ））と、ｍ本の配線ＷＬ（ＷＬ（１）乃至ＷＬ（ｍ））、および、ｍ本の配線ＷＬＢ（ＷＬＢ（１）乃至ＷＬＢ（ｍ））を有する。図２（Ａ）に示すように、アドレスが［ｉ，ｊ］のメモリセル２１１は、配線ＷＬ（ｉ）および配線ＷＬＢ（ｉ）を介してワード線ドライバ回路１２２と電気的に接続され、配線ＢＬ（ｊ）を介してビット線ドライバ回路１３０と電気的に接続される。
＜メモリセルの構成例＞
図２（Ｂ）は、メモリセル２１１の構成例を示す回路図である。
メモリセル２１１は、トランジスタＭ１１と、容量素子ＣＡとを有する。なお、トランジスタＭ１１は、フロントゲート（単にゲートと呼ぶ場合がある）、およびバックゲートを有する。
トランジスタＭ１１のソースまたはドレインの一方は、容量素子ＣＡの第１端子と電気的に接続され、トランジスタＭ１１のソースまたはドレインの他方は、配線ＢＬと接続されている。トランジスタＭ１１のゲートは、配線ＷＬと接続され、トランジスタＭ１１のバックゲートは、配線ＷＬＢと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
配線ＢＬは、ビット線として機能し、配線ＷＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。また、配線ＷＬＢは、トランジスタＭ１１のバックゲートに電位を印加するための配線として機能する。配線ＷＬＢに任意の電位を印加することによって、トランジスタＭ１１のしきい値電圧を増減することができる。
トランジスタＭ１１は、容量素子ＣＡの第１端子と配線ＢＬとを、導通または非導通とするスイッチとしての機能を有する。データの書き込みまたは読み出しは、配線ＷＬにハイレベルの電位を印加し、容量素子ＣＡの第１端子と配線ＢＬとを、導通状態とすることによって行われる。つまり、メモリセル２１１は、容量素子ＣＡに電荷を蓄積することでデータを保持するメモリであり、メモリセル２１１に保持されるデータは、配線ＢＬおよびトランジスタＭ１１を介して、書き込みまたは読み出しが行われる。
なお、トランジスタＭ１１には、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）を用いることができる。例えば、トランジスタＭ１１のチャネル形成領域に、インジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）、亜鉛のいずれか一つを有する金属酸化物を用いることができる。特に、インジウム、ガリウム、亜鉛からなる金属酸化物であることが好ましい。
ＯＳトランジスタはオフ電流が非常に小さいため、トランジスタＭ１１にＯＳトランジスタを用いることで、メモリセル２１１に書き込んだデータを長時間保持することができる。そのため、メモリセル２１１のリフレッシュ頻度を少なくすることができ、メモリ１００を消費電力の少ないメモリとすることができる。
または、トランジスタＭ１１にＯＳトランジスタを用いることで、メモリセル２１１のリフレッシュ動作を不要にすることができる。または、トランジスタＭ１１にＯＳトランジスタを用いることで、メモリセル２１１に多値データまたはアナログデータを保持することができる。
トランジスタＭ１１にＯＳトランジスタを用いることで、上述のＤＯＳＲＡＭを構成することができる。
＜メモリセルの構成例２＞
なお、メモリセル２１１は、上記の構成に限られるものではない。図３（Ａ）に示すメモリセル２１２は、メモリセル２１１の別の構成例である。
メモリセル２１２は、トランジスタＭ１２と、トランジスタＭ１３と、容量素子ＣＢとを有する。トランジスタＭ１２は、フロントゲートおよびバックゲートを有する。
トランジスタＭ１２のソースまたはドレインの一方は、容量素子ＣＢの第１端子、および、トランジスタＭ１３のゲートと電気的に接続され、トランジスタＭ１２のソースまたはドレインの他方は、配線ＷＢＬと接続されている。トランジスタＭ１２のゲートは、配線ＷＬと接続され、トランジスタＭ１２のバックゲートは、配線ＷＬＢと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ１３のソースまたはドレインの一方は、配線ＳＬと接続され、トランジスタＭ１３のソースまたはドレインの他方は、配線ＲＢＬと接続されている。
配線ＷＢＬは書き込みビット線として機能し、配線ＲＢＬは読み出しビット線として機能し、配線ＷＬはワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。また、配線ＷＬＢは、トランジスタＭ１２のバックゲートに電位を印加するための配線として機能する。配線ＷＬＢに任意の電位を印加することによって、トランジスタＭ１２のしきい値電圧を増減することができる。
トランジスタＭ１２は、容量素子ＣＢの第１端子と配線ＷＢＬとを、導通または非導通とするスイッチとしての機能を有する。
データの書き込みは、配線ＷＬにハイレベルの電位を印加し、トランジスタＭ１２を導通状態とし、容量素子ＣＢの第１端子と配線ＷＢＬとを、電気的に接続することによって行われる。具体的には、トランジスタＭ１２が導通状態のとき、配線ＷＢＬに、書き込むデータに対応する電位を印加し、容量素子ＣＢの第１端子、およびトランジスタＭ１３のゲートに該電位を書き込む。その後、配線ＷＬにローレベルの電位を印加し、トランジスタＭ１２を非導通状態にすることによって、容量素子ＣＢの第１端子の電位、およびトランジスタＭ１３のゲートの電位を保持する。
データの読み出しは、配線ＳＬに所定の電位を印加することによって行われる。トランジスタＭ１３のソースとドレインとの間に流れる電流は、トランジスタＭ１３のゲートの電位、およびトランジスタＭ１３のソースまたはドレインの一方（配線ＳＬ）の電位によって決まり、また、前記電流によって、トランジスタＭ１３のソースまたはドレインの他方の電位が決まる。そのため、トランジスタＭ１３のソースまたはドレインの他方と接続されている配線ＲＢＬの電位を読み出すことによって、容量素子ＣＢの第１端子（またはトランジスタＭ１３のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＢの第１端子（またはトランジスタＭ１３のゲート）に保持されている電位から、メモリセル２１２に書き込まれているデータを読み出すことができる。
なお、トランジスタＭ１２には、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）を用いることができる。ＯＳトランジスタはオフ電流が非常に小さいため、トランジスタＭ１２にＯＳトランジスタを用いることで、メモリセル２１２に書き込んだデータを長時間保持することができる。また、トランジスタＭ１３は、特に限定されない。例えば、トランジスタＭ１３にＯＳトランジスタを用いてもよいし、Ｓｉトランジスタを用いてもよい。
メモリセル２１２は、２トランジスタ１容量素子のゲインセル型のメモリセルである。ゲインセル型のメモリセルは、容量素子の容量が小さい場合でも、蓄積した電荷を直近のトランジスタで増幅することで、メモリとしての動作を行うことができる。また、トランジスタＭ１２に、オフ電流が非常に小さいＯＳトランジスタを用いることで、電力の供給が停止された期間においても蓄積した電荷を保持することができ、メモリセル２１２は、不揮発メモリとしての性質を有する。ＯＳトランジスタを用いた、ゲインセル型のメモリセルによって構成されるメモリを、本明細書等では、「ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）」と呼ぶ。なお、ＮＯＳＲＡＭは、容量素子の充放電によってデータの書き換えを行うため、原理的には書き換え回数に制約はない。
また、メモリセル２１２は、配線ＷＢＬと配線ＲＢＬを、一本の配線ＢＬとしてまとめた構成であってもよい。配線ＷＢＬと配線ＲＢＬを、一本の配線ＢＬとしてまとめた構成例を、図３（Ｂ）に示す。
図３（Ｂ）に示すメモリセル２１３は、トランジスタＭ１２のソースまたはドレインの他方、および、トランジスタＭ１３のソースまたはドレインの他方が、配線ＢＬと接続されている。つまり、メモリセル２１３は、書き込みビット線と、読み出しビット線が、１本の配線ＢＬとして動作する構成となっている。この場合、データを書き込む際は、配線ＳＬを電気的に浮遊状態（フローティング）とすることが好ましい。
＜メモリセルの構成例３＞
また、メモリセル２１２を、３トランジスタ１容量素子のゲインセル型のメモリセルとしてもよい。メモリセル２１２を、３トランジスタ１容量素子のゲインセル型のメモリセルとした場合の構成例を、図３（Ｃ）に示す。
図３（Ｃ）に示すメモリセル２１４は、トランジスタＭ１４乃至トランジスタＭ１６と、容量素子ＣＣとを有する。トランジスタＭ１４は、フロントゲートおよびバックゲートを有する。
トランジスタＭ１４のソースまたはドレインの一方は、容量素子ＣＣの第１端子、および、トランジスタＭ１５のゲートと電気的に接続され、トランジスタＭ１４のソースまたはドレインの他方は、配線ＢＬと接続されている。トランジスタＭ１４のゲートは、配線ＷＬと接続され、トランジスタＭ１４のバックゲートは、配線ＷＬＢと接続されている。容量素子ＣＣの第２端子は、配線ＣＡＬ、および、トランジスタＭ１５のソースまたはドレインの一方と電気的に接続され、トランジスタＭ１５のソースまたはドレインの他方は、トランジスタＭ１６のソースまたはドレインの一方と電気的に接続されている。トランジスタＭ１６のソースまたはドレインの他方は、配線ＢＬと接続され、トランジスタＭ１６のゲートは、配線ＲＷＬと接続されている。
配線ＢＬはビット線として機能し、配線ＷＬは書き込みワード線として機能し、配線ＲＷＬは読み出しワード線として機能する。配線ＣＡＬは、容量素子ＣＣの第２端子に所定の電位を印加するための配線として機能する（例えば、所定の電位としてローレベルの電位を印加する）。また、配線ＷＬＢは、トランジスタＭ１４のバックゲートに電位を印加するための配線として機能する。配線ＷＬＢに任意の電位を印加することによって、トランジスタＭ１４のしきい値電圧を増減することができる。
トランジスタＭ１４は、容量素子ＣＣの第１端子と配線ＢＬとを、導通または非導通とするスイッチとしての機能を有し、トランジスタＭ１６は、トランジスタＭ１５のソースまたはドレインの他方と配線ＢＬとを、導通または非導通とするスイッチとしての機能を有する。
データの書き込みは、配線ＷＬにハイレベルの電位を印加し、トランジスタＭ１４を導通状態とし、容量素子ＣＣの第１端子と配線ＢＬとを、電気的に接続することによって行われる。具体的には、トランジスタＭ１４が導通状態のとき、配線ＢＬに、書き込むデータに対応する電位を印加し、容量素子ＣＣの第１端子、およびトランジスタＭ１５のゲートに該電位を書き込む。その後、配線ＷＬにローレベルの電位を印加し、トランジスタＭ１４を非導通状態にすることによって、容量素子ＣＣの第１端子の電位、およびトランジスタＭ１５のゲートの電位を保持する。
データの読み出しは、配線ＢＬに所定の電位を印加（プリチャージ）し、その後配線ＢＬを電気的に浮遊状態（フローティング）とし、かつ配線ＲＷＬにハイレベルの電位を印加することによって行われる。配線ＲＷＬにハイレベルの電位を印加することで、トランジスタＭ１６は導通状態となり、トランジスタＭ１５のソースまたはドレインの他方と配線ＢＬとは、電気的に接続状態となる。このとき、トランジスタＭ１５のソースとドレインの間には、配線ＢＬと配線ＣＡＬとの電位差に応じた電圧が印加され、トランジスタＭ１５のソースとドレインとの間に流れる電流は、トランジスタＭ１５のゲートの電位、および前記ソースとドレインの間に印加される電圧によって決まる。
ここで、配線ＢＬの電位は、トランジスタＭ１５のソースとドレインとの間に流れる電流によって変化するため、配線ＢＬの電位を読み出すことによって、容量素子ＣＣの第１端子（またはトランジスタＭ１５のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＣの第１端子（またはトランジスタＭ１５のゲート）に保持されている電位から、メモリセル２１４に書き込まれているデータを読み出すことができる。
トランジスタＭ１４には、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）を用いることができる。ＯＳトランジスタはオフ電流が非常に小さいため、トランジスタＭ１４にＯＳトランジスタを用いることで、メモリセル２１４に書き込んだデータを長時間保持することができる。また、トランジスタＭ１５およびトランジスタＭ１６は、特に限定されない。例えば、トランジスタＭ１５およびトランジスタＭ１６にＯＳトランジスタを用いてもよいし、Ｓｉトランジスタを用いてもよい。
なお、図３（Ａ）乃至図３（Ｃ）を用いて、メモリセル２１１の別の構成例を説明したが、メモリセル２１１の構成例はこれらに限定されず、回路の構成を適宜変更することができる。
＜ワード線ドライバ回路の構成例＞
図４（Ａ）は、ワード線ドライバ回路１２２の構成例を示すブロック図である。
ワード線ドライバ回路１２２は、ワード線として機能する配線ＷＬを駆動する機能を有する。ワード線ドライバ回路１２２は、ローデコーダ１２１より、配線ＷＬおよび配線ＷＬＢを駆動するための、信号ＷＩおよび信号ＷＩＢが入力される。ここで、信号ＷＩおよび信号ＷＩＢは、ハイレベルまたはローレベルで表されるデジタル信号であり、信号ＷＩＢは、信号ＷＩの論理を反転した反転信号である。
なお、配線ＷＬおよび配線ＷＬＢは、それぞれｍ本あるため、信号ＷＩおよび信号ＷＩＢの数も、それぞれｍである。図４（Ａ）では、ＷＩ（１）乃至ＷＩ（ｍ）、および、ＷＩＢ（１）乃至ＷＩＢ（ｍ）、と表す。
そして、ローデコーダ１２１には、低電源電位ＶＳＳと高電源電位ＶＤＤが供給されているため、信号ＷＩおよび信号ＷＩＢのハイレベルに対応する電位は高電源電位ＶＤＤであり、信号ＷＩおよび信号ＷＩＢのローレベルに対応する電位は低電源電位ＶＳＳである。
一方、メモリセルアレイ２０１においては、配線ＷＬのハイレベルに対応する電位として高電源電位ＶＩＨが使用され、配線ＷＬのローレベルに対応する電位として低電源電位ＶＬＬが使用される。また、配線ＷＬＢには、低電源電位ＶＢＬが供給される。
そのため、ワード線ドライバ回路１２２は、入力された信号のハイレベルまたはローレベル、もしくはハイレベルおよびローレベルを調整する（レベル調整ともいう）機能と、入力された信号に配線ＷＬ（図４（Ａ）ではＷＬ（１）乃至ＷＬ（ｍ）と表す）を駆動する能力を付加する（バッファともいう）機能とを有する。ワード線ドライバ回路１２２は、回路ＬＶＢをｍ個有し、図４（Ａ）では、ＬＶＢ（１）乃至ＬＶＢ（ｍ）と表す。
また、ワード線ドライバ回路１２２には低電源電位ＶＢＬが入力され、低電源電位ＶＢＬは、配線ＷＬＢ（図４（Ａ）ではＷＬＢ（１）乃至ＷＬＢ（ｍ）と表す）に出力される。
＜回路ＬＶＢの構成例＞
図４（Ｂ）は、回路ＬＶＢの構成例を示す回路図である。
回路ＬＶＢは、ｎチャネル型のトランジスタ１３乃至トランジスタ２１、および、ｐチャネル型のトランジスタ３３乃至トランジスタ４１を有する。また、回路ＬＶＢは、入力端子ＷＩ＿ＩＮ、入力端子ＷＩＢ＿ＩＮ、配線ＶＩＨ＿ＩＮ、配線ＶＳＳ＿ＩＮ、配線ＶＬＬ＿ＩＮ、および、出力端子ＷＬ＿ＯＵＴ、を有する。
回路ＬＶＢの、入力端子ＷＩ＿ＩＮには信号ＷＩが入力され、入力端子ＷＩＢ＿ＩＮには信号ＷＩＢが入力され、配線ＶＩＨ＿ＩＮには高電源電位ＶＩＨが入力され、配線ＶＳＳ＿ＩＮには低電源電位ＶＳＳが入力され、配線ＶＬＬ＿ＩＮには低電源電位ＶＬＬが入力される。そして、回路ＬＶＢは、出力端子ＷＬ＿ＯＵＴから配線ＷＬを駆動する信号を出力する。
そして、回路ＬＶＢにおいて、トランジスタ１３のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ１３のソースまたはドレインの他方は、トランジスタ３４のソースまたはドレインの一方、およびトランジスタ３５のゲートと電気的に接続され、トランジスタ１３のゲートは、入力端子ＷＩ＿ＩＮ、およびトランジスタ３４のゲートと電気的に接続されている。トランジスタ３４のソースまたはドレインの他方は、トランジスタ３３のソースまたはドレインの一方と電気的に接続され、トランジスタ３３のソースまたはドレインの他方は、配線ＶＩＨ＿ＩＮと電気的に接続されている。
トランジスタ１４のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ１４のソースまたはドレインの他方は、トランジスタ３６のソースまたはドレインの一方、およびトランジスタ３３のゲートと電気的に接続され、トランジスタ１４のゲートは、入力端子ＷＩＢ＿ＩＮ、およびトランジスタ３６のゲートと電気的に接続されている。トランジスタ３６のソースまたはドレインの他方は、トランジスタ３５のソースまたはドレインの一方と電気的に接続され、トランジスタ３５のソースまたはドレインの他方は、配線ＶＩＨ＿ＩＮと電気的に接続されている。ここで、トランジスタ３６のソースまたはドレインの他方と、トランジスタ３５のソースまたはドレインの一方との接続部を、ノードＮ１１と呼称し、ノードＮ１１と電気的に接続される他の素子等については後述する。
トランジスタ１３、トランジスタ１４、および、トランジスタ３３乃至トランジスタ３６は、入力された信号ＷＩおよび信号ＷＩＢのハイレベルに対応する電位を、高電源電位ＶＤＤから高電源電位ＶＩＨに変換するレベル調整の機能を有する。
また、回路ＬＶＢにおいて、トランジスタ１５のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ１５のソースまたはドレインの他方は、トランジスタ３７のソースまたはドレインの一方、トランジスタ１６のゲート、およびトランジスタ３８のゲートと電気的に接続され、トランジスタ１５のゲートは、ノードＮ１１、およびトランジスタ３７のゲートと電気的に接続されている。トランジスタ３７のソースまたはドレインの他方は、配線ＶＩＨ＿ＩＮと電気的に接続されている。ここで、トランジスタ１５のソースまたはドレインの他方と、トランジスタ３７のソースまたはドレインの一方、トランジスタ１６のゲート、およびトランジスタ３８のゲートとの接続部を、ノードＮ１２と呼称し、ノードＮ１２と電気的に接続される他の素子等については後述する。
トランジスタ１６のソースまたはドレインの一方は、配線ＶＳＳ＿ＩＮと電気的に接続され、トランジスタ１６のソースまたはドレインの他方は、トランジスタ３８のソースまたはドレインの一方と電気的に接続され、トランジスタ３８のソースまたはドレインの他方は、配線ＶＩＨ＿ＩＮと電気的に接続されている。ここで、トランジスタ１６のソースまたはドレインの他方と、トランジスタ３８のソースまたはドレインの一方との接続部を、ノードＮ１３と呼称し、ノードＮ１３と電気的に接続される他の素子等については後述する。
トランジスタ１５、およびトランジスタ３７は、ノードＮ１１の信号の反転信号を生成する機能を有する。
また、回路ＬＶＢにおいて、トランジスタ１８のソースまたはドレインの一方は、配線ＶＬＬ＿ＩＮと電気的に接続され、トランジスタ１８のソースまたはドレインの他方は、トランジスタ１７のソースまたはドレインの一方と電気的に接続され、トランジスタ１７のソースまたはドレインの他方は、トランジスタ３９のソースまたはドレインの一方、およびトランジスタ２０のゲートと電気的に接続され、トランジスタ３９のソースまたはドレインの他方は、配線ＶＩＨ＿ＩＮと電気的に接続されている。トランジスタ１７のゲートは、ノードＮ１２、およびトランジスタ３９のゲートと電気的に接続されている。
トランジスタ２０のソースまたはドレインの一方は、配線ＶＬＬ＿ＩＮと電気的に接続され、トランジスタ２０のソースまたはドレインの他方は、トランジスタ１９のソースまたはドレインの一方と電気的に接続され、トランジスタ１９のソースまたはドレインの他方は、トランジスタ４０のソースまたはドレインの一方、およびトランジスタ１８のゲートと電気的に接続され、トランジスタ４０のソースまたはドレインの他方は、配線ＶＩＨ＿ＩＮと電気的に接続されている。トランジスタ１９のゲートは、ノードＮ１３、およびトランジスタ４０のゲートと電気的に接続されている。ここで、トランジスタ２０のソースまたはドレインの他方と、トランジスタ１９のソースまたはドレインの一方との接続部を、ノードＮ１４と呼称し、ノードＮ１４と電気的に接続される他の素子等については後述する。
トランジスタ１７乃至トランジスタ２０、トランジスタ３９、およびトランジスタ４０は、ノードＮ１２およびノードＮ１３の信号のローレベルに対応する電位を、低電源電位ＶＳＳから低電源電位ＶＬＬに変換するレベル調整の機能を有する。
また、回路ＬＶＢにおいて、トランジスタ２１のソースまたはドレインの一方は、配線ＶＬＬ＿ＩＮと電気的に接続され、トランジスタ２１のソースまたはドレインの他方は、トランジスタ４１のソースまたはドレインの一方、および出力端子ＷＬ＿ＯＵＴと電気的に接続され、トランジスタ２１のゲートは、ノードＮ１４、およびトランジスタ４１のゲートと電気的に接続されている。トランジスタ４１のソースまたはドレインの他方は、配線ＶＩＨ＿ＩＮと電気的に接続されている。
トランジスタ２１、およびトランジスタ４１は、ノードＮ１４の信号を、出力端子ＷＬ＿ＯＵＴから出力するバッファの機能を有する。
＜ワード線ドライバ回路の入出力例＞
図５（Ａ）は、ワード線ドライバ回路１２２の入出力の一例を示す図である。
図５（Ａ）を用いて、ワード線ドライバ回路１２２に入力される信号ＷＩおよび信号ＷＩＢと、ワード線ドライバ回路１２２が駆動する配線ＷＬ、および配線ＷＬＢの、電位の関係について説明する。信号ＷＩ、信号ＷＩＢ、配線ＷＬ、および配線ＷＬＢは、それぞれｍあるため、そのうちの一つ（ＷＩ（ｉ）、ＷＩＢ（ｉ）、配線ＷＬ（ｉ）、およびＷＬＢ（ｉ））を例にして説明する（ｉは１以上ｍ以下の整数）。
図５（Ａ）の縦軸は電位を示し、電位は高い方から、高電源電位ＶＩＨ、高電源電位ＶＤＤ、低電源電位ＶＳＳ、低電源電位ＶＬＬ、低電源電位ＶＢＬ、である場合を示している。
図５（Ａ）において、Ｔ１、Ｔ２は時刻を示し、信号ＷＩ（ｉ）および信号ＷＩＢ（ｉ）とほぼ同じ時刻に、配線ＷＬ（ｉ）が駆動される様子を示している。なお、実際には、入力される信号ＷＩ（ｉ）および信号ＷＩＢ（ｉ）と、配線ＷＬ（ｉ）が駆動されるまでには遅延時間が発生し、また、信号になまりや、ノイズ等を有する場合がある。図５（Ａ）は、理想的な場合の波形を示している。
図５（Ａ）に示すように、信号ＷＩ（ｉ）および信号ＷＩＢ（ｉ）は、高電源電位ＶＤＤまたは低電源電位ＶＳＳでハイレベルまたはローレベルを表すデジタル信号である。信号ＷＩ（ｉ）は、配線ＷＬ（ｉ）および配線ＷＬＢ（ｉ）と電気的に接続されたメモリセル２１１に対して、データの書き込みまたは読み出しを行う場合、ハイレベルとなる（信号ＷＩＢは、信号ＷＩの反転信号であるためローレベルとなる）。
ワード線ドライバ回路１２２は、信号ＷＩ（ｉ）がローレベルの場合、配線ＷＬ（ｉ）に低電源電位ＶＬＬを出力し、信号ＷＩ（ｉ）がハイレベルの場合、配線ＷＬ（ｉ）に高電源電位ＶＩＨを出力する。また、ワード線ドライバ回路１２２は、配線ＷＬＢ（ｉ）に低電源電位ＶＢＬを出力する。
もしくは、ワード線ドライバ回路１２２は、配線ＷＬに加えて、配線ＷＬＢを駆動してもよい。ワード線ドライバ回路１２２が配線ＷＬＢを駆動する場合、例えば、ワード線ドライバ回路１２２に回路ＬＶＢを追加することによって行われる。
図５（Ｂ）は、図５（Ａ）と同様、ワード線ドライバ回路１２２の入出力の一例を示す図である。図５（Ｂ）に示すように、例えば、ワード線ドライバ回路１２２は、信号ＷＩ（ｉ）がローレベルの場合、配線ＷＬＢ（ｉ）に低電源電位ＶＢＬを出力し、信号ＷＩ（ｉ）がハイレベルの場合、配線ＷＬＢ（ｉ）に高電源電位ＶＤＤと低電源電位ＶＳＳの間の電位を出力することができる。
このように、ワード線ドライバ回路１２２は、信号ＷＩ（ｉ）および信号ＷＩＢ（ｉ）のハイレベルまたはローレベル、もしくはハイレベルおよびローレベルを変えて、配線ＷＬ（ｉ）、もしくは配線ＷＬ（ｉ）および配線ＷＬＢ（ｉ）を駆動する。
＜負電位生成回路＞
次に、負電位生成回路１５０および負電位生成回路１５１に適用可能な、回路５４および回路５５の構成例を、図６（Ａ）および図６（Ｂ）に示す。
回路５４および回路５５は、降圧型のチャージポンプであり、入力端子ＩＮに低電源電位ＶＳＳが入力され、出力端子ＯＵＴから低電源電位ＶＬＬまたは低電源電位ＶＢＬが出力される。ここでは、一例として、チャージポンプ回路の基本回路の段数は４段としているが、これに限定されず任意の段数でチャージポンプ回路を構成してもよい。
図６（Ａ）に示す回路５４は、トランジスタＭ２１乃至トランジスタＭ２４、および、容量素子Ｃ２１乃至容量素子Ｃ２４を有する。なお、トランジスタＭ２１乃至トランジスタＭ２４は、ｎチャネル型のトランジスタである。
トランジスタＭ２１乃至トランジスタＭ２４は、入力端子ＩＮと出力端子ＯＵＴとの間に、直列に接続されている。トランジスタＭ２１乃至トランジスタＭ２４において、それぞれのゲートと、ソースまたはドレインの一方が電気的に接続されており、トランジスタＭ２１乃至トランジスタＭ２４は、ダイオードとして機能する。また、トランジスタＭ２１乃至トランジスタＭ２４のゲートには、それぞれ、容量素子Ｃ２１乃至容量素子Ｃ２４が電気的に接続されている。
奇数段の容量素子Ｃ２１、Ｃ２３の一方の電極には、クロック信号ＣＬＫが入力され、偶数段の容量素子Ｃ２２、Ｃ２４の一方の電極には、クロック信号ＣＬＫＢが入力されている。クロック信号ＣＬＫＢは、クロック信号ＣＬＫの位相を反転した反転クロック信号である。
回路５４は、入力端子ＩＮに入力された低電源電位ＶＳＳを降圧し、低電源電位ＶＬＬまたは低電源電位ＶＢＬを生成する機能を有する。回路５４は、クロック信号ＣＬＫおよびクロック信号ＣＬＫＢの供給のみで、低電源電位ＶＳＳを降圧した低電源電位ＶＬＬまたは低電源電位ＶＢＬを生成することができる。
図６（Ｂ）に示す回路５５は、ｐチャネル型のトランジスタであるトランジスタＭ３１乃至トランジスタＭ３４で構成されている。その他の構成要素については、回路５４の説明を援用する。
＜トランジスタＭ１１＞
上述したように、トランジスタＭ１１、トランジスタＭ１２、およびトランジスタＭ１４に、バックゲートを有するＯＳトランジスタを用いることができる。ＯＳトランジスタは、バックゲートに電位を印加することで、しきい値電圧を増減することができる。具体的には、ＯＳトランジスタの、バックゲートに印加する電位を高くすることで、しきい値電圧はマイナスにシフトし、バックゲートに印加する電位を低くすることで、しきい値電圧はプラスにシフトする。
すなわち、バックゲートに印加する電位（本明細書等においては低電源電位ＶＢＬ）を低くすることで、ソースに対するゲートの電圧Ｖｇｓが０Ｖの時のソースとドレインとの間に流れる電流Ｉｄｓ（カットオフ電流ともいう）を低減することができる。カットオフ電流を低減することで、メモリセル２１１に書き込んだデータの保持時間を長くすることができる。
また、トランジスタが非導通時（オフ状態）にフロントゲートに印加する電位を、低電源電位ＶＳＳより低い電位（本明細書等においては低電源電位ＶＬＬ）とすることで、ソースとドレインとの間に流れる電流を低減することができる。つまり、トランジスタが非導通時にフロントゲートに低電源電位ＶＬＬを印加することで、低電源電位ＶＢＬと低電源電位ＶＳＳの電位差を小さくしても、トランジスタのソースとドレインとの間に流れる電流を低減することができる。
低電源電位ＶＢＬと低電源電位ＶＳＳの電位差を小さくすることで、トランジスタのバックゲートとチャネル形成領域との間にある絶縁膜（ゲート絶縁膜、ゲート絶縁層ともいう）に印加される電界強度を小さくすることができ、トランジスタの信頼性を向上させることができる。すなわち、トランジスタに加わる電界ストレスを低減することができるため、トランジスタの信頼性を高めることができる。メモリ１００を、データの保持時間が長く、信頼性の高い、記憶装置とすることができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、メモリ１００に含まれるメモリセルアレイ２０１の構成例と、その動作例について説明する。
図７に、図２（Ａ）と異なるメモリセルアレイ２０１の一例を示す。図７は、折り返しビット線方式（フォールデッドビット線方式）のメモリセルアレイである。なお、メモリセル２２１は、開放型ビット線方式（オープンビット線方式）のメモリセルアレイに用いることもできる。また、図７では、配線ＷＬＢを省略している。
図７に示すメモリセルアレイ２０１は、一列にｍ個、一行にｎ個、計ｍ×ｎ個のメモリセル２２１を有し、メモリセル２２１は行列状に配置されている。図７では、メモリセル２２１のアドレスも併せて示している。例えば、［ｉ，ｊ］はｉ行ｊ列目のメモリセル２２１を示している。
また、図７に示すメモリセルアレイ２０１は、ワード線ドライバ回路１２２と電気的に接続するｍ本の配線ＷＬを有する。配線ＷＬ（１）は１行目のメモリセル２２１と電気的に接続される。同様に、配線ＷＬ（ｉ）はｉ行目のメモリセル２２１と電気的に接続される。
また、図７に示すメモリセルアレイ２０１は、１列に２つの配線ＢＩＬ（配線ＢＩＬａおよび配線ＢＩＬｂ）を有する。図７などでは１列目の配線ＢＩＬａを配線ＢＩＬａ（１）と示し、ｊ列目の配線ＢＩＬｂを配線ＢＩＬｂ（ｊ）と示している。
奇数行に配置されたメモリセル２２１は、配線ＢＩＬａまたは配線ＢＩＬｂの一方と電気的に接続され、偶数行に配置されたメモリセル２２１は、配線ＢＩＬａまたは配線ＢＩＬｂの他方と電気的に接続される。
また、配線ＢＩＬａおよび配線ＢＩＬｂは、列毎に設けられた、プリチャージ回路１３２、センスアンプ１３３、および入出力回路１３４と電気的に接続される。また、入出力回路１３４は、列毎に配線ＳＡＬａおよび配線ＳＡＬｂと電気的に接続される。図７などでは１列目のプリチャージ回路１３２をプリチャージ回路１３２（１）と示し、ｊ列目のプリチャージ回路１３２をプリチャージ回路１３２（ｊ）と示している。センスアンプ１３３および入出力回路１３４も同様に表記している。なお、ビット線ドライバ回路１３０は、カラムデコーダ１３１（図１参照）を有する。
＜回路構成例＞
図８に、Ｊ列目のメモリセル２２１、プリチャージ回路１３２、センスアンプ１３３、および入出力回路１３４の回路構成例を示す。
＜プリチャージ回路１３２＞
プリチャージ回路１３２（ｊ）は、ｎチャネル型のトランジスタＴｒ２１乃至トランジスタＴｒ２３を有する。なお、トランジスタＴｒ２１乃至トランジスタＴｒ２３は、ｐチャネル型であってもよい。トランジスタＴｒ２１のソース又はドレインの一方は配線ＢＩＬａ（ｊ）と接続され、ソース又はドレインの他方は配線ＰＲＥと接続されている。トランジスタＴｒ２２のソース又はドレインの一方は配線ＢＩＬｂ（ｊ）と接続され、ソース又はドレインの他方は配線ＰＲＥと接続されている。トランジスタＴｒ２３のソース又はドレインの一方は配線ＢＩＬａ（ｊ）と接続され、ソース又はドレインの他方は配線ＢＩＬｂ（ｊ）と接続されている。トランジスタＴｒ２１のゲート、トランジスタＴｒ２２のゲート、及びトランジスタＴｒ２３のゲートは、配線ＰＬと接続されている。プリチャージ回路ＰＲＣは、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）の電位を初期化する機能を有する。
＜センスアンプ１３３＞
センスアンプ１３３（ｊ）は、ｐチャネル型のトランジスタＴｒ３１及びトランジスタＴｒ３２と、ｎチャネル型のトランジスタＴｒ３３及びトランジスタＴｒ３４を有する。トランジスタＴｒ３１のソース又はドレインの一方は配線ＳＰと接続され、ソース又はドレインの他方はトランジスタＴｒ３２のゲート、トランジスタＴｒ３４のゲート、及び配線ＢＩＬａ（ｊ）と接続されている。トランジスタＴｒ３３のソース又はドレインの一方はトランジスタＴｒ３２のゲート、トランジスタＴｒ３４のゲート、及び配線ＢＬａ（ｊ）と接続され、ソース又はドレインの他方は配線ＳＮと接続されている。トランジスタＴｒ３２のソース又はドレインの一方は配線ＳＰと接続され、ソース又はドレインの他方はトランジスタＴｒ３１のゲート、トランジスタＴｒ３３のゲート、及び配線ＢＬｂ（ｊ）と接続されている。トランジスタＴｒ３４のソース又はドレインの一方はトランジスタＴｒ３１のゲート、トランジスタＴｒ３３のゲート、及び配線ＢＬｂ（ｊ）と接続され、ソース又はドレインの他方は配線ＳＮと接続されている。センスアンプ１３３（ｊ）は、配線ＢＬａ（ｊ）、ＢＩＬｂ（ｊ）の電位を増幅する機能を有する。なお、センスアンプ１３３（ｊ）は、ラッチ型のセンスアンプとして機能する。
＜入出力回路１３４＞
入出力回路１３４（ｊ）は、ｎチャネル型のトランジスタＴｒ４１及びトランジスタＴｒ４２を有する。なお、トランジスタＴｒ４１及びトランジスタＴｒ４２は、ｐチャネル型であってもよい。トランジスタＴｒ４１のソース又はドレインの一方は配線ＢＩＬａ（ｊ）と接続され、ソース又はドレインの他方は配線ＳＡＬａ（ｊ）と接続されている。トランジスタＴｒ４２のソース又はドレインの一方は配線ＢＩＬｂ（ｊ）と接続され、ソース又はドレインの他方は配線ＳＡＬｂ（ｊ）と接続されている。トランジスタＴｒ４１のゲート及びトランジスタＴｒ４２のゲートは、配線ＣＳＥＬと接続されている。
入出力回路１３４（ｊ）は、配線ＣＳＥＬに供給される電位に基づいて、配線ＢＩＬａ（ｊ）と配線ＳＡＬａ（ｊ）の導通状態、及び配線ＢＩＬｂ（ｊ）と配線ＳＡＬｂ（ｊ）の導通状態を制御する機能を有する。すなわち、入出力回路１３４（ｊ）によって、配線ＳＡＬａ（ｊ）、配線ＳＡＬｂ（ｊ）に電位を出力するか否かを選択することができる。
配線ＳＰ、配線ＳＮ、配線ＣＳＥＬ、配線ＰＲＥ、配線ＰＬは、プリチャージ回路１３２、センスアンプ１３３、および入出力回路１３４の動作を制御するための信号を伝える機能を有する。配線ＳＰ、配線ＳＮ、配線ＣＳＥＬ、配線ＰＲＥ、配線ＰＬは、図１に示すコントロールロジック回路１６０と接続されている。コントロールロジック回路１６０は、配線ＳＰ、配線ＳＮ、配線ＣＳＥＬ、配線ＰＲＥ、配線ＰＬに制御信号を供給する機能を有する。
＜動作例＞
図８に示すメモリセル２２１［ｉ，ｊ］、プリチャージ回路１３２（ｊ）、センスアンプ１３３（ｊ）、および入出力回路１３４（ｊ）を用いて、メモリ１００の動作モードについて説明する。また、配線ＢＧＬ（ｉ）に－３Ｖが供給されているものとする。
＜読み出しモード＞
まず、メモリセル２２１［ｉ，ｊ］からデータを読み出す際のセンスアンプ１３３（ｊ）の動作例について、図９に示したタイミングチャートを用いて説明する。
［期間Ｔ１１］
期間Ｔ１１において、プリチャージ回路１３２（ｊ）を動作させ、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）の電位を初期化する。具体的には、配線ＰＬの電位をハイレベル（ＶＨ＿ＰＬ）とし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオン状態にする。これにより、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）に、配線ＰＲＥの電位Ｖｐｒｅが供給される。なお、電位Ｖｐｒｅは、例えば（ＶＨ＿ＳＰ＋ＶＬ＿ＳＮ）／２とすることができる。ＶＨ＿ＳＰは、配線ＳＰに供給されるハイレベル電位であり、ＶＬ＿ＳＮは、配線ＳＮに供給されるローレベル電位である。
なお、期間Ｔ１１において、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、入出力回路１３４（ｊ）においてトランジスタＴｒ４１、トランジスタＴｒ４２はオフ状態である。また、配線ＷＬ（ｉ）の電位はローレベル（ＶＬ＿ＷＬ）であり、メモリセル２２１［ｉ，ｊ］が有するトランジスタＭ１１はオフ状態である。同様に、図８には図示していないが、配線ＷＬ［ｉ＋１］の電位はローレベル（ＶＬ＿ＷＬ）であり、メモリセル２２１［ｉ＋１，ｊ］が有するトランジスタＭ１１はオフ状態である。また、配線ＳＰ及び配線ＳＮの電位は電位Ｖｐｒｅであり、センスアンプ１３３（ｊ）は停止状態となっている。
なお、ＶＬ＿ＷＬは、ＶＬ＿ＳＮよりも低い電位であることが好ましい。また、ＶＬ＿ＷＬは、ＶＬ＿ＳＮからトランジスタＭ１１のＶｔｈを減じた電位よりも低い電位であることが好ましい。言い換えると、ＶＬ＿ＳＮを基準電位（０Ｖ）とした場合、ＶＬ＿ＷＬを負電位（「マイナス電位」、または「負バイアス」ともいう）にすればよい。
配線ＷＬ（ｉ）に負バイアスを供給することにより、トランジスタＭ１１をより確実にオフ状態とすることができる。特に、高温動作下においてもデータの保持時間が長い記憶装置を提供することができる。
また、配線ＢＧＬ（ｉ）に負バイアスを供給することによってもトランジスタＭ１１をオフ状態とすることができる。特に、配線ＷＬ（ｉ）および配線ＢＧＬ（ｉ）の双方に負バイアスを供給することによって、一方のみに負バイアスを供給する場合よりも小さいバイアスで同等の効果が実現できる。また、トランジスタＭ１１に加わる電界ストレスを低減することができるため、トランジスタＭ１１の信頼性を高めることができる。さらに、トランジスタＭ１１の消費電力を低減することができる。すなわち、メモリ１００の信頼性を高め、消費電力を低減することができる。
［期間Ｔ１２］
期間Ｔ１２において、配線ＰＬの電位をローレベル（ＶＬ＿ＰＬ）とし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオフ状態にする。また、配線ＷＬ（ｉ）を選択する。具体的には、配線ＷＬ（ｉ）の電位をハイレベル（ＶＨ＿ＷＬ）とすることにより、メモリセル２２１［ｉ，ｊ］が有するトランジスタＭ１１をオン状態にする。これにより、メモリセル２２１［ｉ，ｊ］において配線ＢＩＬａ（ｊ）と容量素子ＣＡがトランジスタＭ１１を介して導通状態となり、容量素子ＣＡに保持されている電荷の量に応じて配線ＢＩＬａ（ｊ）の電位が変動する。
ここで、ＶＨ＿ＷＬは、ＶＨ＿ＳＰよりも高い電位であることが好ましい。具体的には、ＶＨ＿ＷＬは、ＶＨ＿ＳＰにトランジスタＭ１１のＶｔｈを加えた電位よりも高い電位であることが好ましい。
図９では、メモリセル２２１［ｉ，ｊ］にデータ“１”が格納され、容量素子ＣＡに蓄積されている電荷の量が多い場合を例示している。具体的に、容量素子ＣＡに蓄積されている電荷の量が多い場合、容量素子ＣＡから配線ＢＩＬａ（ｊ）へ電荷が放出されることにより、電位ＶｐｒｅからΔＶ１だけ配線ＢＩＬａ（ｊ）の電位が上昇する。一方、メモリセル２２１［ｉ，ｊ］にデータ“０”が格納され、容量素子ＣＡに蓄積されている電荷の量が少ない場合は、配線ＢＩＬａ（ｊ）から容量素子ＣＡへ電荷が流入することにより、配線ＢＩＬａ（ｊ）の電位はΔＶ２だけ下降する（図示せず）。
なお、期間Ｔ１２において、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、入出力回路１３４（ｊ）においてトランジスタＴｒ４１、トランジスタＴｒ４２はオフ状態である。また、配線ＳＰ及び配線ＳＮの電位は電位Ｖｐｒｅであり、センスアンプ１３３（ｊ）は停止状態を維持する。
［期間Ｔ１３］
期間Ｔ１３において、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）まで変化させ、配線ＳＮの電位をローレベル（ＶＬ＿ＳＮ）まで変化させる。すると、センスアンプ１３３（ｊ）が動作状態になる。センスアンプ１３３（ｊ）は、配線ＢＩＬａ（ｊ）と配線ＢＩＬｂ（ｊ）の電位差（図９においてはΔＶ１）を増幅させる機能を有する。センスアンプ１３３（ｊ）が動作状態になることにより、配線ＢＩＬａ（ｊ）の電位は、Ｖｐｒｅ＋ΔＶ１から配線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。また、配線ＢＩＬｂ（ｊ）の電位は、Ｖｐｒｅから配線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。
なお、期間Ｔ１３の初期において、配線ＢＩＬａ（ｊ）の電位がＶｐｒｅ－ΔＶ２である場合は、センスアンプ１３３（ｊ）が動作状態になることにより、配線ＢＩＬａ（ｊ）の電位は、Ｖｐｒｅ－ΔＶ２から配線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。また、配線ＢＩＬｂ（ｊ）の電位は、電位Ｖｐｒｅから配線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。
また、期間Ｔ１３において配線ＰＬの電位はローレベル（ＶＬ＿ＰＬ）であり、プリチャージ回路１３２（ｊ）においてトランジスタＴｒ２１乃至トランジスタＴｒ２３はオフ状態である。また、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、入出力回路１３４（ｊ）においてトランジスタＴｒ４１、トランジスタＴｒ４２はオフ状態である。また、配線ＷＬ（ｉ）の電位はハイレベル（ＶＨ＿ＷＬ）であり、メモリセル２２１［ｉ，ｊ］が有するトランジスタＭ１１はオン状態である。よって、メモリセル２２１［ｉ，ｊ］では、配線ＢＩＬａ（ｊ）の電位（ＶＨ＿ＳＰ）に応じた電荷量が、容量素子ＣＡに蓄積される。
［期間Ｔ１４］
期間Ｔ１４において、配線ＣＳＥＬの電位を制御することにより、入出力回路１３４（ｊ）をオン状態にする。具体的には、配線ＣＳＥＬの電位をハイレベル（ＶＨ＿ＣＳＥＬ）とすることにより、トランジスタＴｒ４１とトランジスタＴｒ４２をオン状態にする。これにより、配線ＢＩＬａ（ｊ）の電位が配線ＳＡＬａ（ｊ）に供給され、配線ＢＩＬｂ（ｊ）の電位が配線ＳＡＬｂ（ｊ）に供給される。
なお、期間Ｔ１４において、配線ＰＬの電位はローレベル（ＶＬ＿ＰＬ）であり、プリチャージ回路１３２（ｊ）においてトランジスタＴｒ２１乃至トランジスタＴｒ２３はオフ状態である。また、配線ＷＬ（ｉ）電位はハイレベル（ＶＨ＿ＷＬ）であり、メモリセル２２１［ｉ，ｊ］が有するトランジスタＭ１１はオン状態である。また、配線ＳＰの電位はハイレベル（ＶＨ＿ＳＰ）であり、配線ＳＮの電位はローレベル（ＶＬ＿ＳＮ）であり、センスアンプ１３３（ｊ）は動作状態である。よって、メモリセル２２１［ｉ，ｊ］では、配線ＢＩＬａ（ｊ）の電位（ＶＨ＿ＳＰ）に応じた電荷が、容量素子ＣＡに蓄積されている。
［期間Ｔ１５］
期間Ｔ１５において、配線ＣＳＥＬの電位を制御することにより、入出力回路１３４（ｊ）をオフ状態にする。具体的には、配線ＣＳＥＬの電位をローレベル（ＶＬ＿ＣＳＥＬ）とすることにより、トランジスタＴｒ４１、トランジスタＴｒ４２をオフ状態にする。
また、期間Ｔ１５において、配線ＷＬ（ｉ）にＶＬ＿ＷＬを供給して配線ＷＬ（ｉ）を非選択の状態とする。具体的には、配線ＷＬ（ｉ）の電位をローレベル（ＶＬ＿ＷＬ）とする。すると、メモリセル２２１［ｉ，ｊ］が有するトランジスタがオフ状態になる。これにより、配線ＢＬａの電位（ＶＨ＿ＳＰ）に応じた電荷量が、メモリセル２２１［ｉ，ｊ］が有する容量素子ＣＡに保持される。よって、データの読み出しが行われた後も、データがメモリセル２２１［ｉ，ｊ］に保持される。
配線ＷＬ（ｉ）に供給するＶＬ＿ＷＬを負電位とすることで、トランジスタＭ１１をより確実にオフ状態とすることができる。特に、高温動作下においてもデータの保持時間が長い記憶装置を提供することができる。
なお、期間Ｔ１５において入出力回路１３４（ｊ）をオフ状態にしても、センスアンプ１３３（ｊ）が動作状態であれば、配線ＢＩＬａ（ｊ）と配線ＢＩＬｂ（ｊ）の電位はセンスアンプ１３３（ｊ）により保持される。そのため、センスアンプ１３３（ｊ）はメモリセル２２１［ｉ，ｊ］から読み出したデータを一時的に保持する機能を有する。
上記の動作により、メモリセル２２１［ｉ，ｊ］からデータを読み出すことができる。読み出されたデータは、配線ＳＡＬａ（ｊ）および／または配線ＳＡＬｂ（ｊ）を介して出力回路１４０（図１参照）に供給される。なお、メモリセル２２１［ｉ＋１，ｊ］からのデータの読み出しも、メモリセル２２１［ｉ，ｊ］と同様に行うことができる。
＜書き込みモード＞
次に、メモリセル２２１［ｉ，ｊ］にデータを書き込む際のセンスアンプ１３３（ｊ）の動作例について、図１０に示したタイミングチャートを用いて説明する。メモリセル２２１［ｉ＋１，ｊ］へのデータの書き込みは、上記と同様の原理で行うことができる。
［期間Ｔ２１］
期間Ｔ２１において、プリチャージ回路１３２（ｊ）が有するトランジスタＴｒ２１乃至トランジスタＴｒ２３をオン状態にして、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）の電位を初期化する。具体的には、配線ＰＬの電位をハイレベル（ＶＨ＿ＰＬ）とし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオン状態にする。これにより、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）に、配線ＰＲＥの電位Ｖｐｒｅが供給される。なお、電位Ｖｐｒｅは、例えば（ＶＨ＿ＳＰ＋ＶＬ＿ＳＮ）／２とすることができる。
［期間Ｔ２２］
期間Ｔ２２において、その後、配線ＰＬの電位をローレベル（ＶＬ＿ＰＬ）とし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオフ状態にする。また、データの書き込みを行うメモリセル２２１［ｉ，ｊ］と接続された配線ＷＬ（ｉ）を選択する。具体的には、配線ＷＬ（ｉ）の電位をハイレベル（ＶＨ＿ＷＬ）とし、メモリセル２２１［ｉ，ｊ］が有するトランジスタＭ１１をオン状態にする。これにより、メモリセル２２１［ｉ，ｊ］において配線ＢＩＬａ（ｊ）と容量素子ＣＡがトランジスタＭ１１を介して導通状態になる。
なお、書き込みモードで動作している間、配線ＢＧＬ（ｉ）に負バイアスを供給したままとしてもよいが、配線ＷＬ（ｉ）の電位がＶＨ＿ＷＬになるのに合わせて、配線ＢＧＬ（ｉ）の電位を上昇させてもよい。図１０では期間Ｔ２２において、配線ＢＧＬ（ｉ）の電位をＬ電位（例えば、０Ｖ）にしている。
配線ＷＬ（ｉ）の電位上昇に合わせて配線ＢＧＬ（ｉ）の電位を上昇させることで、トランジスタＭ１１のしきい値電圧Ｖｔｈが小さくなり、動作速度を高めることができる。よって、書き込み動作に必要な時間を短縮することができる。よって、メモリ１００の動作速度を高めることができる。
また、配線ＷＬ（ｉ）および配線ＢＧＬ（ｉ）の双方の電位を上昇させることで、一方のみの電位を上昇させる場合よりも少ない電位上昇で同等の書き込み速度が実現できる。よって、トランジスタＭ１１に加わる電界ストレスを低減することができるため、トランジスタＭ１１の信頼性を高めることができる。さらに、トランジスタＭ１１の消費電力を低減することができる。すなわち、メモリ１００の信頼性を高め、消費電力を低減することができる。
この時、既にメモリセル２２１［ｉ，ｊ］にデータ“１”が格納されている場合、容量素子ＣＡから配線ＢＩＬａ（ｊ）へ電荷が放出されることにより、電位ＶｐｒｅからΔＶ１だけ配線ＢＩＬａ（ｊ）の電位が上昇する。
［期間Ｔ２３］
期間Ｔ２３において、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）とし、配線ＳＮの電位をローレベル（ＶＬ＿ＳＮ）とし、センスアンプ１３３（ｊ）を動作状態にする。
［期間Ｔ２４］
期間Ｔ２４において、配線ＣＳＥＬの電位を制御することにより、入出力回路１３４（ｊ）をオン状態にする。これにより、配線ＢＩＬａ（ｊ）と配線ＳＡＬａ（ｊ）とが導通状態となり、配線ＢＩＬｂ（ｊ）と配線ＳＡＬｂ（ｊ）とが導通状態となる。
データ信号ＷＤＡＴＡは、配線ＳＡＬａ（ｊ）および配線ＳＡＬｂ（ｊ）を介して入出力回路１３４（ｊ）に供給される。配線ＳＡＬａ（ｊ）および配線ＳＡＬｂ（ｊ）に、データ信号ＷＤＡＴＡに相当する書き込み電位を供給することにより、入出力回路１３４（ｊ）を介して配線ＢＩＬａ（ｊ）および配線ＢＩＬｂ（ｊ）に書き込み電位が与えられる。例えば、メモリセル２２１［ｉ，ｊ］にデータ“０”を格納する場合、配線ＳＡＬａ（ｊ）にローレベル（ＶＬ＿ＳＮ）を供給し、配線ＳＡＬｂ（ｊ）にハイレベル（ＶＨ＿ＳＰ）を供給する。
すると、センスアンプ１３３（ｊ）が有するトランジスタＴｒ３１乃至トランジスタＴｒ３４のオンオフ状態が反転し、配線ＢＩＬａ（ｊ）に配線ＳＮの電位（ＶＬ＿ＳＮ）が供給され、配線ＢＩＬｂ（ｊ）に配線ＳＰの電位（ＶＬ＿ＳＰ）が供給される。よって、データ“０”を示す電位（ＶＬ＿ＳＮ）に応じた電荷量が容量素子ＣＡに蓄積される。このような動作により、メモリセル２２１［ｉ，ｊ］にデータを書き込むことができる。
［期間Ｔ２５］
期間Ｔ２５において、配線ＷＬ（ｉ）にＶＬ＿ＷＬを供給し、配線ＷＬ（ｉ）を非選択の状態とする。これにより、メモリセル２２１［ｉ，ｊ］に書き込まれた電荷が保持される。配線ＷＬ（ｉ）の電位上昇に合わせて配線ＢＧＬ（ｉ）の電位も上昇させた場合、配線ＷＬ（ｉ）の電位がＶＬ＿ＷＬになるのに合わせて、配線ＢＧＬ（ｉ）の電位を下げる。例えば、配線ＢＧＬ（ｉ）に－３Ｖを供給する。
また、配線ＣＳＥＬの電位をローレベル（ＶＬ＿ＣＳＥＬ）とすることにより、トランジスタＴｒ４１、トランジスタＴｒ４２をオフ状態にする。
なお、配線ＢＩＬａ（ｊ）に配線ＳＡＬａ（ｊ）の電位が供給された後は、入出力回路１３４（ｊ）においてトランジスタＴｒ４１、トランジスタＴｒ４２をオフ状態にしても、センスアンプ１３３（ｊ）が動作状態であれば、配線ＢＩＬａ（ｊ）と配線ＢＩＬｂ（ｊ）の電位はセンスアンプ１３３（ｊ）により保持される。よって、トランジスタＴｒ４１、トランジスタＴｒ４２をオン状態からオフ状態に変更するタイミングは、配線ＷＬ（ｉ）を選択する前であっても後であってもよい。
上記の動作により、メモリセル２２１［ｉ，ｊ］にデータを書き込むことができる。なお、メモリセル２２１［ｉ＋１，ｊ］へのデータの書き込みも、メモリセル２２１［ｉ，ｊ］と同様に行うことができる。
配線ＷＬ（ｉ）に供給するＶＬ＿ＷＬを負電位とすることで、トランジスタＭ１１をより確実にオフ状態とすることができる。特に、高温動作下においてもデータの保持時間が長い記憶装置を提供することができる。
＜リフレッシュモード＞
メモリセル２２１［ｉ，ｊ］に書き込まれたデータを維持するため。一定期間毎にリフレッシュ動作（再書き込み動作）を行なう。リフレッシュ動作時のセンスアンプ１３３（ｊ）の動作例について、図１１に示したタイミングチャートを用いて説明する。なお、リフレッシュ動作も上記と同様の原理で行うことができる。
［期間Ｔ３１］
期間Ｔ３１において、プリチャージ回路１３２（ｊ）が有するトランジスタＴｒ２１乃至トランジスタＴｒ２３をオン状態にして、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）の電位を初期化する。具体的には、配線ＰＬの電位をハイレベル（ＶＨ＿ＰＬ）とし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオン状態にする。これにより、配線ＢＩＬａ（ｊ）及び配線ＢＩＬｂ（ｊ）に、配線ＰＲＥの電位Ｖｐｒｅが供給される。
［期間Ｔ３２］
期間Ｔ３２において、配線ＰＬの電位をローレベル（ＶＬ＿ＰＬ）とし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオフ状態にする。また、データの書き込みを行うメモリセル２２１［ｉ，ｊ］と接続された配線ＷＬ（ｉ）を選択する。具体的には、配線ＷＬ（ｉ）の電位をハイレベル（ＶＨ＿ＷＬ）とし、メモリセル２２１［ｉ，ｊ］が有するトランジスタＭ１１をオン状態にする。これにより、メモリセル２２１［ｉ，ｊ］において配線ＢＩＬａ（ｊ）と容量素子ＣＡがトランジスタＭ１１を介して導通状態になる。
なお、リフレッシュモードで動作している間、配線ＢＧＬ（ｉ）に負バイアスを供給したままとしてもよいが、配線ＷＬ（ｉ）の電位がＶＨ＿ＷＬになるのに合わせて、配線ＢＧＬ（ｉ）の電位を上昇させてもよい。図１１では期間Ｔ３２において、配線ＢＧＬ（ｉ）の電位をＬ電位（例えば、０Ｖ）にしている。
配線ＷＬ（ｉ）の電位上昇に合わせて配線ＢＧＬ（ｉ）の電位を上昇させることで、トランジスタＭ１１の動作速度を高めることができる。よって、リフレッシュに必要な時間を短縮することができる。よって、メモリ１００の動作速度を高めることができる。
また、配線ＷＬ（ｉ）および配線ＢＧＬ（ｉ）の双方の電位を上昇させることで、一方のみの電位を上昇させる場合よりも少ない電位上昇で同等の書き込み速度が実現できる。よって、トランジスタＭ１１に加わる電界ストレスを低減することができるため、トランジスタＭ１１の信頼性を高めることができる。さらに、トランジスタＭ１１の消費電力を低減することができる。
この時、既にメモリセル２２１［ｉ，ｊ］にデータ“１”が格納されている場合、容量素子ＣＡから配線ＢＩＬａ（ｊ）へ電荷が放出されることにより、電位ＶｐｒｅからΔＶ１だけ配線ＢＩＬａ（ｊ）の電位が上昇する。
［期間Ｔ３３］
期間Ｔ３３において、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）とし、配線ＳＮの電位をローレベル（ＶＬ＿ＳＮ）とし、センスアンプ１３３（ｊ）を動作状態にする。センスアンプ１３３（ｊ）が動作状態になることにより、配線ＢＩＬａ（ｊ）の電位は、Ｖｐｒｅ＋ΔＶ１から配線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。また、配線ＢＩＬｂ（ｊ）の電位は、Ｖｐｒｅから配線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。なお、本明細書などにおいて、期間Ｔ３３に要する時間を「書き込み時間」という。
［期間Ｔ３４］
期間Ｔ３４において、配線ＷＬ（ｉ）にＶＬ＿ＷＬを供給し、配線ＷＬ（ｉ）を非選択の状態とする。具体的には、配線ＷＬ（ｉ）の電位をローレベル（ＶＬ＿ＷＬ）とすることにより、メモリセル２２１［ｉ，ｊ］が有するトランジスタをオフ状態にする。これにより、配線ＢＬａの電位（ＶＨ＿ＳＰ）に応じた電荷量がメモリセル２２１［ｉ，ｊ］が有する容量素子ＣＡに保持される。
また、ＶＬ＿ＷＬを負電位とすることで、トランジスタＭ１１をより確実にオフ状態にすることができる。特に、高温動作下においてもデータの保持時間が長い記憶装置を提供することができる。
また、配線ＷＬ（ｉ）の電位がＶＬ＿ＷＬになるのに合わせて、配線ＢＧＬ（ｉ）の電位を下げる。例えば、配線ＢＧＬ（ｉ）に－３Ｖを供給する。
リフレッシュモードでは、データの読み出しまたは書き込みを行なわないため、入出力回路１３４（ｊ）はオフ状態のままでよい。よって、リフレッシュモードは、読み出しモードおよび書き込みモードよりも短期間で行なうことができる。なお、メモリセル２２１［ｉ＋１，ｊ］のリフレッシュモードも、メモリセル２２１［ｉ，ｊ］と同様に行うことができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した周辺回路１１１に適用可能なＳｉトランジスタ、およびメモリセル２１１に適用可能なＯＳトランジスタの構成例について説明する。なお、本実施の形態では、前記ＳｉトランジスタおよびＯＳトランジスタを合わせて、半導体装置と呼ぶ。
＜半導体装置の構成例＞
図１２に示す半導体装置は、トランジスタ３００と、トランジスタ５００、および容量素子６００を有している。図１３（Ａ）はトランジスタ５００のチャネル長方向の断面図であり、図１３（Ｂ）はトランジスタ５００のチャネル幅方向の断面図であり、図１３（Ｃ）はトランジスタ３００のチャネル幅方向の断面図である。
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度が少ない、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。
本実施の形態で説明する半導体装置は、図１２に示すようにトランジスタ３００、トランジスタ５００、容量素子６００を有する。トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００はトランジスタ３００、およびトランジスタ５００の上方に設けられている。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
トランジスタ３００は、図１３（Ｃ）に示すように、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することでトランジスタのＶｔｈを調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層して用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図１２に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、トランジスタ５００と同様に、トランジスタ３００に酸化物半導体を用いる構成にしてもよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子６００、またはトランジスタ５００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１２において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図１２において、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図１２において、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図１２において、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６の少なくともいずれか一つには、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、またはトランジスタ３００と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図１３（Ａ）、（Ｂ）に示すように、トランジスタ５００は、絶縁体５１２および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６と導電体５０３の上に配置された絶縁体５２１と、絶縁体５２１の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に、互いに離して配置された導電体５４２ａ、および導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の中に配置された導電体５６０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、導電体５６０と、の間に配置された絶縁体５５０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、絶縁体５５０と、の間に配置された酸化物５３０ｃと、を有する。
また、図１３（Ａ）、（Ｂ）に示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図１３（Ａ）、（Ｂ）に示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１３（Ａ）、（Ｂ）に示すように、絶縁体５８０、導電体５６０、および絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃをまとめて酸化物５３０という場合がある。また、導電体５４２ａおよび導電体５４２ｂをまとめて導電体５４２という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図１２、図１３（Ａ）（Ｂ）に示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートまたはバックゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のＶｔｈを制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のＶｔｈを０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。また、本明細書等において、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造は、ソース電極およびドレイン電極として機能する導電体５４２ａおよび導電体５４２ｂに接する酸化物５３０の側面及び周辺が、チャネル形成領域と同じくＩ型であるといった特徴を有する。また、導電体５４２ａおよび導電体５４２ｂに接する酸化物５３０の側面及び周辺は、絶縁体５８０と接しているため、チャネル形成領域と同様にＩ型となりうる。なお、本明細書等において、Ｉ型とは後述する、高純度真性と同様として扱うことができる。また、本明細書等で開示するＳ－ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造及びプレーナ型構造とは異なる。Ｓ－ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。
絶縁体５２１、絶縁体５２２、絶縁体５２４、および絶縁体５５０は、ゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２１側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体５２１は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２１を得ることができる。
なお、絶縁体５２１、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物を用いてもよい。
酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
また、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物５３０ａおよび酸化物５３０ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２（導電体５４２ａ、および導電体５４２ｂ）が設けられる。導電体５４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
また、図１３（Ａ）に示すように、酸化物５３０の、導電体５４２との界面とその近傍には、低抵抗領域として、領域５４３（領域５４３ａ、および領域５４３ｂ）が形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２を設けることで、領域５４３の酸素濃度が低減する場合がある。また、領域５４３に導電体５４２に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３のキャリア密度が増加し、領域５４３は、低抵抗領域となる。
絶縁体５４４は、導電体５４２を覆うように設けられ、導電体５４２の酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２が耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５５０は、ゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面および側面）に接して配置することが好ましい。絶縁体５５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分析（ＴＤＳ分析）にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン等を用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
第１のゲート電極として機能する導電体５６０は、図１３（Ａ）、（Ｂ）では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａおよび導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６および導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２１、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
導電体５４６、および導電体５４８は、容量素子６００、トランジスタ５００、またはトランジスタ３００と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図１２では、導電体６１２、および導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体６２０、および絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
＜トランジスタの構造例＞
なお、本実施の形態に示す半導体装置のトランジスタ５００は、上記の構造に限られるものではない。以下、トランジスタ５００に用いることができる構造例について説明する。
＜トランジスタの構造例１＞
図１４（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ａの構造例を説明する。図１４（Ａ）はトランジスタ５１０Ａの上面図である。図１４（Ｂ）は、図１４（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１４（Ｃ）は、図１４（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１４（Ａ）、（Ｂ）および（Ｃ）では、トランジスタ５１０Ａと、層間膜として機能する絶縁体５１１、絶縁体５１２、絶縁体５１４、絶縁体５１６、絶縁体５８０、絶縁体５８２、および絶縁体５８４を示している。また、トランジスタ５１０Ａと電気的に接続し、コンタクトプラグとして機能する導電体５４６（導電体５４６ａ、および導電体５４６ｂ）と、配線として機能する導電体５０３と、を示している。
トランジスタ５１０Ａは、第１のゲート電極として機能する導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、第２のゲート電極として機能する導電体５０５（導電体５０５ａ、および導電体５０５ｂ）と、第１のゲート絶縁膜として機能する絶縁体５５０と、第２のゲート絶縁膜として機能する絶縁体５２１、絶縁体５２２、および絶縁体５２４と、チャネルが形成される領域を有する酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃ）と、ソースまたはドレインの一方として機能する導電体５４２ａと、ソースまたはドレインの他方として機能する導電体５４２ｂと、絶縁体５７４とを有する。
また、図１４（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ５１０Ａでは、酸化物５３０ｃ、絶縁体５５０、および導電体５６０が、絶縁体５８０に設けられた開口部内に、絶縁体５７４を介して配置される。また、酸化物５３０ｃ、絶縁体５５０、および導電体５６０は、導電体５４２ａ、および導電体５４２ｂとの間に配置される。
絶縁体５１１、および絶縁体５１２は、層間膜として機能する。
層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
例えば、絶縁体５１１は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁体５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。また、例えば、絶縁体５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁体５１１よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。
例えば、絶縁体５１２は、絶縁体５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
導電体５０３は、絶縁体５１２に埋め込まれるように形成される。ここで、導電体５０３の上面の高さと、絶縁体５１２の上面の高さは同程度にできる。なお導電体５０３は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３を２層以上の多層膜構造としてもよい。なお、導電体５０３は、タングステン、銅、またはアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
トランジスタ５１０Ａにおいて、導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０５は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０５に印加する電位を、導電体５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５１０Ａのしきい値電圧を制御することができる。特に、導電体５０５に負の電位を印加することにより、トランジスタ５１０Ａのしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０５に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、例えば、導電体５０５と、導電体５６０とを重畳して設けることで、導電体５６０、および導電体５０５に電位を印加した場合、導電体５６０から生じる電界と、導電体５０５から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電体５６０の電界と、第２のゲート電極としての機能を有する導電体５０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
絶縁体５１４、および絶縁体５１６は、絶縁体５１１または絶縁体５１２と同様に、層間膜として機能する。例えば、絶縁体５１４は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁体５１４よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。また、例えば、絶縁体５１６は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
第２のゲートとして機能する導電体５０５は、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０５ａが形成され、さらに内側に導電体５０５ｂが形成されている。ここで、導電体５０５ａおよび導電体５０５ｂの上面の高さと、絶縁体５１６の上面の高さは同程度にできる。なお、トランジスタ５１０Ａでは、導電体５０５ａおよび導電体５０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
ここで、導電体５０５ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
例えば、導電体５０５ａが酸素の拡散を抑制する機能を持つことにより、導電体５０５ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０５が配線の機能を兼ねる場合、導電体５０５ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０３は、必ずしも設けなくともよい。なお、導電体５０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５２１、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
また、絶縁体５２２は、バリア性を有することが好ましい。絶縁体５２２がバリア性を有することで、トランジスタ５１０Ａの周辺部からトランジスタ５１０Ａへの水素等の不純物の混入を抑制する層として機能する。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
例えば、絶縁体５２１は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体を酸化シリコンまたは酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２１を得ることができる。
なお、図１４（Ｂ）、（Ｃ）には、第２のゲート絶縁膜として、３層の積層構造を示したが、単層または２層、または４層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
チャネル形成領域として機能する領域を有する酸化物５３０は、酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の酸化物５３０ｃと、を有する。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。酸化物５３０として、上述した金属酸化物の一種である酸化物半導体を用いることができる。
なお、酸化物５３０ｃは、絶縁体５８０に設けられた開口部内に、絶縁体５７４を介して設けられることが好ましい。絶縁体５７４がバリア性を有する場合、絶縁体５８０からの不純物が酸化物５３０へと拡散することを抑制することができる。
導電体５４２は、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電体５４２ａと、導電体５４２ｂには、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
また、図１４（Ｂ）では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、導電体５４２上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁体５７４を成膜する際に、導電体５４２が酸化することを抑制することができる。
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層を有することで、導電体５４２の材料選択の幅を広げることができる。例えば、導電体５４２に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、絶縁体５８０に設けられた開口部内に、酸化物５３０ｃ、および絶縁体５７４を介して設けられることが好ましい。
トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ－ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、導電体５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０として用いることができる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５８０と、トランジスタ５１０Ａとの間に絶縁体５７４を配置する。絶縁体５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁体５７４を有することで、絶縁体５８０が有する水、および水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
絶縁体５８０、絶縁体５８２、および絶縁体５８４は、層間膜として機能する。
絶縁体５８２は、絶縁体５１４と同様に、水または水素などの不純物が、外部からトランジスタ５１０Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
また、絶縁体５８０、および絶縁体５８４は、絶縁体５１６と同様に、絶縁体５８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、トランジスタ５１０Ａは、絶縁体５８０、絶縁体５８２、および絶縁体５８４に埋め込まれた導電体５４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
また、導電体５４６の材料としては、導電体５０５と同様に、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
例えば、導電体５４６としては、例えば、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを用いた半導体装置を提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを用いた半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
＜トランジスタの構造例２＞
図１５（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｂの構造例を説明する。図１５（Ａ）はトランジスタ５１０Ｂの上面図である。図１５（Ｂ）は、図１５（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１５（Ｃ）は、図１５（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｂはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
トランジスタ５１０Ｂは、導電体５４２（導電体５４２ａ、および導電体５４２ｂ）と、酸化物５３０ｃ、絶縁体５５０．および導電体５６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、導電体５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
また、導電体５６０の上面および側面、絶縁体５５０の側面、および酸化物５３０ｃの側面を覆うように、絶縁体５７４を設けることが好ましい。なお、絶縁体５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁体５７４を設けることで、導電体５６０の酸化を抑制することができる。また、絶縁体５７４を有することで、絶縁体５８０が有する水、および水素などの不純物がトランジスタ５１０Ｂへ拡散することを抑制することができる。
また、導電体５４６と、絶縁体５８０との間に、バリア性を有する絶縁体５７６（絶縁体５７６ａ、および絶縁体５７６ｂ）を配置してもよい。絶縁体５７６を設けることで、絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化することを抑制することができる。
また、バリア性を有する絶縁体５７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電体５４６に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
＜トランジスタの構造例３＞
図１６（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｃの構造例を説明する。図１６（Ａ）はトランジスタ５１０Ｃの上面図である。図１６（Ｂ）は、図１６（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１６（Ｃ）は、図１６（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｃはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
図１６（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ５１０Ｃは、導電体５４２ａと酸化物５３０ｂの間に導電体５４７ａが配置され、導電体５４２ｂと酸化物５３０ｂの間に導電体５４７ｂが配置されている。ここで、導電体５４２ａ（導電体５４２ｂ）は、導電体５４７ａ（導電体５４７ｂ）の上面および導電体５６０側の側面を越えて延在し、酸化物５３０ｂの上面に接する領域を有する。ここで、導電体５４７は、導電体５４２に用いることができる導電体を用いればよい。さらに、導電体５４７の膜厚は、少なくとも導電体５４２より厚いことが好ましい。
図１６（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ５１０Ｃは、上記のような構成を有することにより、トランジスタ５１０Ａよりも、導電体５４２を導電体５６０に近づけることができる。または、導電体５４２ａの端部および導電体５４２ｂの端部と、導電体５６０を重ねることができる。これにより、トランジスタ５１０Ｃの実質的なチャネル長を短くし、オン電流および周波数特性の向上を図ることができる。
また、導電体５４７ａ（導電体５４７ｂ）は、導電体５４２ａ（導電体５４２ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電体５４６ａ（導電体５４６ｂ）を埋め込む開口を形成するエッチングにおいて、導電体５４７ａ（導電体５４７ｂ）がストッパとして機能し、酸化物５３０ｂがオーバーエッチングされるのを防ぐことができる。
また、図１６（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ５１０Ｃは、絶縁体５４４の上に接して絶縁体５４５を配置する構成にしてもよい。絶縁体５４４としては、水または水素などの不純物や、過剰な酸素が、絶縁体５８０側からトランジスタ５１０Ｃに混入するのを抑制ずるバリア絶縁膜として機能することが好ましい。絶縁体５４５としては、絶縁体５４４に用いることができる絶縁体を用いることができる。また、絶縁体５４４としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコンまたは窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
また、図１６（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ５１０Ｃは、図１４（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ５１０Ａと異なり、導電体５０５を単層構造で設けてもよい。この場合、パターン形成された導電体５０５の上に絶縁体５１６となる絶縁膜を成膜し、当該絶縁膜の上部を、導電体５０５の上面が露出するまでＣＭＰ法などを用いて除去すればよい。ここで、導電体５０５の上面の平坦性を良好にすることが好ましい。例えば、導電体５０５上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電体５０５の上に形成される、絶縁層の平坦性を良好にし、酸化物５３０ｂおよび酸化物５３０ｃの結晶性の向上を図ることができる。
＜トランジスタの構造例４＞
図１７（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｄの構造例を説明する。図１７（Ａ）はトランジスタ５１０Ｄの上面図である。図１７（Ｂ）は、図１７（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１７（Ｃ）は、図１７（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図１７（Ａ）乃至図１７（Ｃ）では、導電体５０３を設けずに、第２のゲートとしての機能を有する導電体５０５を配線としても機能させている。また、酸化物５３０ｃ上に絶縁体５５０を有し、絶縁体５５０上に金属酸化物５５２を有する。また、金属酸化物５５２上に導電体５６０を有し、導電体５６０上に絶縁体５７０を有する。また、絶縁体５７０上に絶縁体５７１を有する。
金属酸化物５５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁体５５０と、導電体５６０との間に、酸素の拡散を抑制する金属酸化物５５２を設けることで、導電体５６０への酸素の拡散が抑制される。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、酸素による導電体５６０の酸化を抑制することができる。
なお、金属酸化物５５２は、第１のゲートの一部としての機能を有してもよい。例えば、酸化物５３０として用いることができる酸化物半導体を、金属酸化物５５２として用いることができる。その場合、導電体５６０をスパッタリング法で成膜することで、金属酸化物５５２の電気抵抗値を低下させて導電層とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、金属酸化物５５２は、ゲート絶縁膜の一部としての機能を有する場合がある。したがって、絶縁体５５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物５５２は、比誘電率が高いｈｉｇｈ－ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁膜として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
トランジスタ５１０Ｄにおいて、金属酸化物５５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁膜の一部として機能する金属酸化物とを積層して設けてもよい。
金属酸化物５５２を有することで、ゲート電極として機能する場合は、導電体５６０からの電界の影響を弱めることなく、トランジスタ５１０Ｄのオン電流の向上を図ることができる。または、ゲート絶縁膜として機能する場合は、絶縁体５５０と、金属酸化物５５２との物理的な厚みにより、導電体５６０と、酸化物５３０との間の距離を保つことで、導電体５６０と酸化物５３０との間のリーク電流を抑制することができる。従って、絶縁体５５０、および金属酸化物５５２との積層構造を設けることで、導電体５６０と酸化物５３０との間の物理的な距離、および導電体５６０から酸化物５３０へかかる電界強度を、容易に適宜調整することができる。
具体的には、金属酸化物５５２として、酸化物５３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物５５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、金属酸化物５５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体５７０よりも上方からの酸素で導電体５６０が酸化するのを抑制することができる。また、絶縁体５７０よりも上方からの水または水素などの不純物が、導電体５６０および絶縁体５５０を介して、酸化物５３０に混入することを抑制することができる。
絶縁体５７１はハードマスクとして機能する。絶縁体５７１を設けることで、導電体５６０の加工の際、導電体５６０の側面が基板表面に対して概略垂直、具体的には、導電体５６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。
なお、絶縁体５７１に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁体５７０は設けなくともよい。
絶縁体５７１をハードマスクとして用いて、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、および酸化物５３０ｃの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物５３０ｂ表面の一部を露出させることができる。
また、トランジスタ５１０Ｄは、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
領域５３１ａおよび領域５３１ｂの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて、露出した酸化物５３０ｂ表面にリンまたはボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
また、酸化物５３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物５３０ｂに拡散させて領域５３１ａおよび領域５３１ｂを形成することもできる。
酸化物５３０ｂの不純物元素が導入された領域は、電気抵抗率が低下する。このため、領域５３１ａおよび領域５３１ｂを「不純物領域」または「低抵抗領域」という場合がある。
絶縁体５７１および／または導電体５６０をマスクとして用いることで、領域５３１ａおよび領域５３１ｂを自己整合（セルフアライメント）的に形成することができる。よって、領域５３１ａおよび／または領域５３１ｂと、導電体５６０が重ならず、寄生容量を低減することができる。また、チャネル形成領域とソースドレイン領域（領域５３１ａまたは領域５３１ｂ）の間にオフセット領域が形成されない。領域５３１ａおよび領域５３１ｂを自己整合（セルフアライメント）的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
なお、オフ電流を更に低減するため、チャネル形成領域とソースドレイン領域の間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁体５７５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁体５７５も絶縁体５７１などと同様にマスクとして機能する。よって、酸化物５３０ｂの絶縁体５７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
トランジスタ５１０Ｄは、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、および酸化物５３０ｃの側面に絶縁体５７５を有する。絶縁体５７５は、比誘電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁体５７５に用いると、後の工程で絶縁体５７５中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁体５７５は、酸素を拡散する機能を有することが好ましい。
また、トランジスタ５１０Ｄは、絶縁体５７５、酸化物５３０上に絶縁体５７４を有する。絶縁体５７４は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。例えば、絶縁体５７４として、酸化アルミニウムを用いるとよい。
なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁体５７４が酸化物５３０および絶縁体５７５から水素および水を吸収することで、酸化物５３０および絶縁体５７５の水素濃度を低減することができる。
＜トランジスタの構造例５＞
図１８（Ａ）乃至図１８（Ｃ）を用いてトランジスタ５１０Ｅの構造例を説明する。図１８（Ａ）はトランジスタ５１０Ｅの上面図である。図１８（Ｂ）は、図１８（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１８（Ｃ）は、図１８（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｅは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図１８（Ａ）乃至図１８（Ｃ）では、導電体５４２を設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物５３０ｂと、絶縁体５７４の間に、絶縁体５７３を有する。
図１８（Ｂ）に示す、領域５３１（領域５３１ａ、および領域５３１ｂ）は、酸化物５３０ｂに後述する元素が添加された領域である。領域５３１は、例えば、ダミーゲートを用いることで形成することができる。
具体的には、酸化物５３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記酸化物５３０ｂを低抵抗化する元素を添加するとよい。つまり、酸化物５３０が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域５３１が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
なお、酸化物５３０を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス元素等を用いてもよい。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
特に、ホウ素、及びリンは、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。
続いて、酸化物５３０ｂ、およびダミーゲート上に、絶縁体５７３となる絶縁膜、および絶縁体５７４となる絶縁膜を成膜してもよい。絶縁体５７３となる絶縁膜、および絶縁体５７４となる絶縁膜を積層して設けることで、領域５３１と、酸化物５３０ｃおよび絶縁体５５０とが重畳する領域を設けることができる。
具体的には、絶縁体５７４となる絶縁膜上に絶縁体５８０となる絶縁膜を設けた後、絶縁体５８０となる絶縁膜にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体５８０となる絶縁膜の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁体５７３の一部も除去するとよい。従って、絶縁体５８０に設けられた開口部の側面には、絶縁体５７４、および絶縁体５７３が露出し、当該開口部の底面には、酸化物５３０ｂに設けられた領域５３１の一部が露出する。次に、当該開口部に酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、および導電体５６０となる導電膜を順に成膜した後、絶縁体５８０が露出するまでＣＭＰ処理などにより、酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、および導電体５６０となる導電膜の一部を除去することで、図１８（Ａ）乃至図１８（Ｃ）に示すトランジスタを形成することができる。
なお、絶縁体５７３、および絶縁体５７４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
図１８（Ａ）乃至図１８（Ｃ）に示すトランジスタは、既存の装置を転用することができ、さらに、導電体５４２を設けないため、コストの低減を図ることができる。
＜トランジスタの構造例６＞
また、図１２及び図１３（Ａ）、（Ｂ）では、ゲートとして機能する導電体５６０が、絶縁体５８０の開口の内部に形成されている構造例について説明したが、例えば、当該導電体の上方に、当該絶縁体が設けられた構造を用いることもできる。このようなトランジスタの構造例を、図１９（Ａ）、（Ｂ）、図２０（Ａ）、（Ｂ）に示す。
図１９（Ａ）はトランジスタの上面図であり、図１９（Ｂ）はトランジスタの斜視図である。また、図１９（Ａ）におけるＸ１－Ｘ２の断面図を図２０（Ａ）に示し、Ｙ１－Ｙ２の断面図を図２０（Ｂ）に示す。
図１９（Ａ）、（Ｂ）、図２０（Ａ）、（Ｂ）に示すトランジスタは、バックゲートとしての機能を有する導電体ＢＧＥと、ゲート絶縁膜としての機能を有する絶縁体ＢＧＩと、酸化物半導体Ｓと、ゲート絶縁膜としての機能を有する絶縁体ＴＧＩと、フロントゲートとしての機能を有する導電体ＴＧＥと、配線としての機能を有する導電体ＷＥと、を有する。また、導電体ＰＥは、導電体ＷＥと、酸化物Ｓ、導電体ＢＧＥ、又は導電体ＴＧＥと、を接続するためのプラグとしての機能を有する。なお、ここでは、酸化物半導体Ｓが、３層の酸化物Ｓ１、Ｓ２、Ｓ３によって構成されている例を示している。
＜トランジスタの電気特性＞
次に、ＯＳトランジスタの電気特性について説明する。以下では一例として、第１のゲート及び第２のゲートを有するトランジスタについて説明する。第１のゲート及び第２のゲートを有するトランジスタは、第１のゲートと第２のゲートに異なる電位を印加することで、しきい値電圧を制御することができる。例えば、第２のゲートに負の電位を印加することにより、トランジスタのしきい値電圧を０Ｖより大きくし、オフ電流を低減することができる。つまり、第２のゲートに負の電位を印加することにより、第１の電極に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、酸化物半導体は、水素などの不純物が添加されると、キャリア密度が増加する場合がある。例えば、酸化物半導体は、水素が添加されると、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリア密度が増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、水素などの不純物が添加された酸化物半導体は、ｎ型となり、低抵抗化される。
したがって、酸化物半導体を選択的に低抵抗化することができる。つまり、酸化物半導体に、キャリア密度が低く、チャネル形成領域として機能する半導体として機能する領域と、キャリア密度が高く、ソース領域、またはドレイン領域として機能する低抵抗化した領域と、を設けることができる。
ここで、第１のゲートと第２のゲートに異なる電位を印加する場合、酸化物半導体に設ける低抵抗領域、および高抵抗領域の構成が、トランジスタの電気特性に与える影響を評価する。
［トランジスタ構造］
図２１（Ａ）および図２１（Ｃ）は、電気特性の評価に用いたトランジスタの断面図である。なお、図２１（Ａ）および図２１（Ｃ）では、図の明瞭化のために一部の要素を省いて図示している。
図２１（Ａ）および図２１（Ｃ）に示すトランジスタは、第１のゲートとして機能する導電体ＴＧＥと、第１のゲート絶縁膜として機能する絶縁体ＴＧＩと、第１のゲートの側面に設けられたサイドウォールとして機能する絶縁体ＳＷと、酸化物半導体Ｓと、第２のゲートとして機能する導電体ＢＧＥと、第２のゲート絶縁膜として機能する絶縁体ＢＧＩと、を有する。絶縁体ＢＧＩは、導電体ＢＧＥと接する第１層、第１層上の第２層、第２層上の第３層、からなる３層構造とする。なお、第３層は酸化物半導体Ｓと接する。
ここで、図２１（Ａ）に記載のトランジスタが有する酸化物半導体Ｓは、ｎ＋領域と、導電体ＴＧＥと重畳するｉ領域を有する。一方、図２１（Ｃ）に記載のトランジスタが有する酸化物半導体Ｓは、ｎ＋領域と、導電体ＴＧＥと重畳するｉ領域と、ｎ＋領域とｉ領域との間のｎ－領域と、を有する。
なお、ｎ＋領域は、ソース領域またはドレイン領域として機能し、キャリア密度が高い、低抵抗化した領域である。また、ｉ領域は、チャネル形成領域として機能し、ｎ＋領域よりもキャリア密度が低い高抵抗領域である。また、ｎ－領域は、ｎ＋領域よりもキャリア密度が低い、かつ、ｉ領域よりもキャリア密度が高い領域である。
また、図示しないが、酸化物半導体Ｓのｎ＋領域は、ソースまたはドレインとして機能するＳ／Ｄ電極と接する構造である。
［電気特性の評価結果］
図２１（Ａ）に示すトランジスタ、および図２１（Ｃ）に示すトランジスタにおいて、Ｉｄ－Ｖｇ特性を計算し、トランジスタの電気特性を評価した。
ここで、トランジスタの電気特性の指標として、トランジスタのしきい値電圧（以下、Ｖｓｈともいう）の変化量（以下、ΔＶｓｈともいう）を用いた。なお、Ｖｓｈとは、Ｉｄ－Ｖｇ特性において、Ｉｄ＝１．０×１０－１２［Ａ］の時のＶｇの値と定義する。
なお、Ｉｄ－Ｖｇ特性とは、トランジスタの第１のゲートとして機能する導電体ＴＧＥに印加する電位（以下、ゲート電位（Ｖｇ）ともいう）を、第１の値から第２の値まで変化させたときの、ソースとドレインとの間の電流（以下、ドレイン電流（Ｉｄ）ともいう）の変動特性である。
ここでは、ソースとドレインとの間の電位（以下、ドレイン電位Ｖｄともいう）を＋０．１Ｖとし、ソースと、第１のゲートとして機能する導電体ＴＧＥとの間の電位を－１Ｖから＋４Ｖまで変化させたときのドレイン電流（Ｉｄ）の変動を評価した。
また、計算は、Ｓｉｌｖａｃｏ社デバイスシミュレータＡＴＬＡＳを用いた。また、下表には、計算に用いたパラメータを示す。なお、Ｅｇはエネルギーギャップ、Ｎｃは伝導帯の実効状態密度、Ｎｖは価電子帯の実効状態密度を示す。
Figure 0007246376000001
図２１（Ａ）に示すトランジスタは、片側のｎ＋領域を７００ｎｍとし、片側のｎ－領域を０ｎｍと設定した。また、図２１（Ｃ）に示すトランジスタは、片側のｎ＋領域を６５５ｎｍとし、片側のｎ－領域を４５ｎｍと設定した。また、図２１（Ａ）に示すトランジスタ、および図２１（Ｃ）に示すトランジスタにおいて、第２のゲートは、ｉ領域よりも大きい構造とした。なお、本評価においては、第２のゲートとして機能する導電体ＢＧＥの電位（以下、バックゲート電位（Ｖｂｇ）ともいう）を、０．００Ｖ、－３．００Ｖ、または－６．００Ｖと設定した。
図２１（Ｂ）に、図２１（Ａ）に示すトランジスタの計算によって得られたＩｄ－Ｖｇ特性の結果を示す。バックゲート電位を－３．００Ｖとした場合、０．００Ｖとした時と比較して、トランジスタのしきい値電圧の変動量（ΔＶｓｈ）は、＋１．２Ｖであった。また、バックゲート電位を－６．００Ｖとした場合、０．００Ｖとした時と比較して、トランジスタのしきい値電圧の変動量（ΔＶｓｈ）は、＋２．３Ｖであった。つまり、バックゲート電位を－６．００Ｖとした場合、－３．００Ｖとした時と比較して、トランジスタのしきい値電圧の変動量（ΔＶｓｈ）は、＋１．１Ｖであった。従って、第２のゲートとして機能する導電体ＢＧＥの電位を大きくしても、トランジスタのしきい値電圧の変動量はほとんど変化しなかった。また、バックゲート電位を大きくしても、立ち上がり特性に変化は見られなかった。
図２１（Ｄ）に、図２１（Ｃ）に示すトランジスタの計算によって得られたＩｄ－Ｖｇ特性の結果を示す。バックゲート電位を－３．００Ｖとした場合、０．００Ｖとした時と比較して、トランジスタのしきい値電圧の変動量（ΔＶｓｈ）は、＋１．２Ｖであった。また、バックゲート電位を－６．００Ｖとした場合、０．００Ｖとした時と比較して、トランジスタのしきい値電圧の変動量（ΔＶｓｈ）は、＋３．５Ｖであった。つまり、バックゲート電位を－６．００Ｖとした場合、－３．００Ｖとした時と比較して、トランジスタのしきい値電圧の変動量（ΔＶｓｈ）は、＋２．３Ｖであった。従って、第２のゲートとして機能する導電体ＢＧＥの電位を大きくするほど、トランジスタのしきい値電圧の変動量が大きくなった。一方、バックゲート電位を大きくするほど、立ち上がり特性が悪化した。
上記より、図２１（Ｃ）に示すトランジスタは、第２のゲートとして機能する導電体ＢＧＥの電位を大きくするほど、トランジスタのしきい値電圧の変動量が大きくなることがわかった。一方で、図２１（Ａ）に示すトランジスタは、第２のゲートとして機能する導電体ＢＧＥの電位を大きくしても、トランジスタのしきい値電圧の変動量の変化は見られなかった。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物の構成について説明する。
＜金属酸化物の構成＞
本明細書等において、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
トランジスタの半導体に用いる酸化物半導体として、結晶性の高い薄膜を用いることが好ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることができる。該薄膜として、例えば、単結晶酸化物半導体の薄膜または多結晶酸化物半導体の薄膜が挙げられる。しかしながら、単結晶酸化物半導体の薄膜または多結晶酸化物半導体の薄膜を基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって、製造工程のコストが増加し、さらに、スループットも低下してしまう。
２００９年に、ＣＡＡＣ構造を有するＩｎ－Ｇａ－Ｚｎ酸化物（ＣＡＡＣ－ＩＧＺＯと呼ぶ）が発見されたことが、非特許文献２および非特許文献３で報告されている。ここでは、ＣＡＡＣ－ＩＧＺＯは、ｃ軸配向性を有する、結晶粒界が明確に確認されない、低温で基板上に形成可能である、ことが報告されている。さらに、ＣＡＡＣ－ＩＧＺＯを用いたトランジスタは、優れた電気特性および信頼性を有することが報告されている。
また、２０１３年には、ｎｃ構造を有するＩｎ－Ｇａ－Ｚｎ酸化物（ｎｃ－ＩＧＺＯと呼ぶ）が発見された（非特許文献４参照）。ここでは、ｎｃ－ＩＧＺＯは、微小な領域（例えば、１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有し、異なる該領域間で結晶方位に規則性が見られないことが報告されている。
非特許文献５および非特許文献６では、上記のＣＡＡＣ－ＩＧＺＯ、ｎｃ－ＩＧＺＯ、および結晶性の低いＩＧＺＯのそれぞれの薄膜に対する電子線の照射による平均結晶サイズの推移が示されている。結晶性の低いＩＧＺＯの薄膜において、電子線が照射される前でさえ、１ｎｍ程度の結晶性ＩＧＺＯが観察されている。よって、ここでは、ＩＧＺＯにおいて、完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒｕｃｔｕｒｅ）の存在を確認できなかった、と報告されている。さらに、結晶性の低いＩＧＺＯの薄膜と比べて、ＣＡＡＣ－ＩＧＺＯの薄膜およびｎｃ－ＩＧＺＯの薄膜は電子線照射に対する安定性が高いことが示されている。よって、トランジスタの半導体として、ＣＡＡＣ－ＩＧＺＯの薄膜またはｎｃ－ＩＧＺＯの薄膜を用いることが好ましい。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一形態の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、上記酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さい、具体的には、トランジスタのチャネル幅１μｍあたりのオフ電流がｙＡ／μｍ（１０－２４Ａ／μｍ）オーダであることが非特許文献７に示されている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（非特許文献８参照）。
また、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置への応用が報告されている（非特許文献９参照）。表示装置では、表示される画像が１秒間に数十回切り換っている。１秒間あたりの画像の切り換え回数はリフレッシュレートと呼ばれている。また、リフレッシュレートを駆動周波数と呼ぶこともある。このような人の目で知覚が困難である高速の画面の切り換えが、目の疲労の原因として考えられている。そこで、表示装置のリフレッシュレートを低下させて、画像の書き換え回数を減らすことが提案されている。また、リフレッシュレートを低下させた駆動により、表示装置の消費電力を低減することが可能である。このような駆動方法を、アイドリング・ストップ（ＩＤＳ）駆動と呼ぶ。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
ＣＡＡＣ構造およびｎｃ構造の発見は、ＣＡＡＣ構造またはｎｃ構造を有する酸化物半導体を用いたトランジスタの電気特性および信頼性の向上、ならびに、製造工程のコスト低下およびスループットの向上に貢献している。また、該トランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置およびＬＳＩへの応用研究が進められている。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、上記実施の形態で説明した記憶装置を用いることができる製品イメージ、および電子機器の一例について説明する。
＜製品イメージ＞
まず、本発明の一形態に係わる記憶装置に用いることができる製品イメージを図２２に示す。図２２に示す領域７０１は高い温度特性（Ｈｉｇｈ Ｔ ｏｐｅｒａｔｅ）を表し、領域７０２は高い周波数特性（Ｈｉｇｈ ｆ ｏｐｅｒａｔｅ）を表し、領域７０３は低いオフ特性（Ｉｏｆｆ）を表し、領域７０４は、領域７０１、領域７０２、及び領域７０３が重なった領域を表す。
なお、領域７０１を満たそうとする場合、トランジスタのチャネル形成領域として、炭化シリコン、または窒化ガリウムなどの炭化物または窒化物を適用することで、概略満たすことができる。また、領域７０２を満たそうとする場合、トランジスタのチャネル形成領域として、単結晶シリコン、または結晶性シリコンなどの珪化物を適用することで、概略満たすことができる。また、領域７０３を満たそうとする場合、トランジスタのチャネル形成領域として、酸化物半導体、または金属酸化物を用いることで、概略満たすことができる。
本発明の一形態に係わる記憶装置は、例えば、領域７０４に示す範囲の製品に好適に用いることができる。
従来までの製品においては、領域７０１、領域７０２、及び領域７０３を全て満たすことが困難であった。しかしながら、本発明の一形態に係わる記憶装置が有するトランジスタは、チャネル形成領域に結晶性ＯＳを有する。チャネル形成領域に結晶性ＯＳを有する場合、高い温度特性と、高い周波数特性と、低いオフ特性とを満たす記憶装置、および電子機器を提供することができる。
なお、領域７０４に示す範囲の製品としては、例えば、低消費電力且つ高性能なＣＰＵなどを有する電子機器、高温環境下での高い信頼性が求められる車載用の電子機器などが挙げられる。より具体的には、図２３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ１）および（Ｅ２）に、本発明の一形態に係わる記憶装置を搭載した電子機器の一例を示す。
＜電子機器＞
本発明の一形態に係わる記憶装置は、様々な電子機器に搭載することができる。特に、本発明の一形態に係わる記憶装置は、電子機器に内蔵されるメモリとして用いることができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
本発明の一形態の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
本発明の一形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図２３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ１）および（Ｅ２）に、電子機器の例を示す。
図２３（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
図２３（Ｂ）には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３とを有する。
なお、上述では、電子機器としてスマートフォン、及びデスクトップ型情報端末を例として、それぞれ図２３（Ａ）、（Ｂ）に図示したが、スマートフォン、及びデスクトップ型情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
図２３（Ｃ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
図２３（Ｄ）は、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム機は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
図２３（Ｄ）では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一形態に係わる記憶装置を適用できるゲーム機はこれに限定されない。本発明の一形態に係わる記憶装置を適用できるゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
図２３（Ｅ１）は移動体の一例である自動車５７００を示し、図２３（Ｅ２）は、自動車の室内におけるフロントガラス周辺を示す図である。図２３（Ｅ２）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一形態に係わる記憶装置を適用することができる。
本発明の一形態に係わる記憶装置は、温度の高い環境においてもデータの保持時間が長く、温度の低い環境においても高速動作を行うことができる。上記の各種電子機器に、本発明の一形態に係わる記憶装置を用いることにより、温度の高い環境においても低い環境においても確実に動作することができる、信頼性の高い電子機器を提供することができる。また、電子機器の低消費電力化を図ることができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
本実施例では、実施の形態１に示したメモリセル２１１について動作周波数を見積もった。なお、本実施例では、メモリセル２１１が有するトランジスタＭ１１にＯＳトランジスタを用いるため、メモリセル２１１はＤＯＳＲＡＭを構成している。
ＤＯＳＲＡＭに求められる仕様の一つである「変動許容電圧」とは、ＤＯＳＲＡＭの容量素子にかかる電圧がデータ書き込み後から変動する量の許容値である。また、ＤＯＳＲＡＭの「データ保持時間」とは、ＤＯＳＲＡＭが有する容量素子にかかる電圧の変動量が変動許容電圧に達するまでに要する時間である。本実施例では、「変動許容電圧」を０．２Ｖとし、「データ保持時間」を容量素子（保持容量３．５ｆＦ）にかかる電圧がデータ書き込み後の状態から０．２Ｖ低下するまでに要する時間とした。例えば、本実施例でＤＯＳＲＡＭのデータ保持が１時間という場合、ＤＯＳＲＡＭが有する容量素子にかかる電位が、データ書き込み後から０．２Ｖ低下するまでの時間が１時間であることを意味する。
ＤＯＳＲＡＭのデータ保持時間は、ＤＯＳＲＡＭが有するトランジスタのカットオフ電流の大きさに依存する。ここで、トランジスタのカットオフ電流とは、トランジスタのゲート電圧ＶＧ＝０Ｖにおけるドレイン電流ＩＤ（以下、Ｉｃｕｔと記す）と言い換えることができる。例えば、ＤＯＳＲＡＭのデータ保持特性が、ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔの大きさのみに依存する場合、ＤＯＳＲＡＭのデータ保持時間は、ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔの大きさに反比例する。
ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔが既知である場合、ＤＯＳＲＡＭのデータ保持時間は、データ保持中に容量素子から失われる電荷量（容量素子の保持容量（３．５ｆＦ）と容量素子にかかる電圧の低下分（０．２Ｖ）との積に相当する０．７ｆＣ）をＩｃｕｔで割ることによって算出することができる。また、目標とするＤＯＳＲＡＭの保持時間を設定し、前述した電荷量０．７ｆＣを当該保持時間で割ることで、ＤＯＳＲＡＭが有するトランジスタに求められるＩｃｕｔの値（以下、Ｉｃｕｔ０と記す）を見積ることもできる。保持時間の目標を１時間とする場合、トランジスタに求められるＩｃｕｔは約２００ｚＡ（２００×１０－２１Ａ）となった。図２４に示すＩｃｕｔ０が２００ｚＡとなるようにバックゲート電圧を調整することで、高いデータ保持特性を有し、かつ、広い温度範囲で高い動作周波数を有するＤＯＳＲＡＭとすることができる。本実施例では、ＤＯＳＲＡＭのバックゲート電圧と動作周波数の関係について評価した。
ＤＯＳＲＡＭの動作周波数の見積もりにあたり、図１３（Ａ）、（Ｂ）に示す、トランジスタ５００と同様の構成を有するトランジスタ（以下、試料１と呼ぶ）を作製し、その電気特性から見積もりに必要なパラメータを抽出した。本実施例では、図２（Ｂ）のトランジスタＭ１１として、トランジスタ５００を想定し、ＤＯＳＲＡＭの動作周波数を見積もった。
まず、試料１の構成について説明する。図１３（Ａ）、（Ｂ）に示すように、試料１は、基板（図示せず）の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂの上に配置された酸化物５３０ｃと、酸化物５３０ｃの上に配置された絶縁体５５０と、絶縁体５５０の上に配置された導電体５６０（導導体５６０ａ、および導電体５６０ｂ）と、を有する。
絶縁体５２４として、膜厚３５ｎｍの酸化窒化シリコンを用いた。
酸化物５３０ａとして、ＤＣスパッタリング法を用いて成膜した、膜厚が５ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物を用いた。なお、酸化物５３０ａの成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用い、成膜ガスとして酸素ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電力を５００Ｗとし、基板温度を２００℃とし、ターゲットと基板との間隔を６０ｍｍとした。
酸化物５３０ｂとして、ＤＣスパッタリング法を用いて成膜した、膜厚が２０ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物を用いた。なお、酸化物５３０ｂの成膜には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用い、成膜ガスとして、アルゴンガス３０ｓｃｃｍ、酸素ガス１５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電力を５００Ｗとし、基板温度を２００℃とし、ターゲットと基板との間隔を６０ｍｍとした。
酸化物５３０ｃとして、ＤＣスパッタリング法を用いて成膜した、膜厚が５ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物を用いた。なお、酸化物５３０ｃの成膜には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用い、成膜ガスとして、酸素ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電力を５００Ｗとし、基板温度を１３０℃とし、ターゲットと基板との間隔を６０ｍｍとした。
絶縁体５５０として、膜厚８ｎｍの酸化窒化シリコンを用いた。また、導電体５６０ａとして、膜厚１０ｎｍの窒化チタンを用いた。また、導電体５６０ｂとして、タングステンを用いた。
以上のような構成を有する試料１は、チャネル長０．３７μｍ、チャネル幅０．２４μｍのトランジスタである。なお、試料１は、トランジスタ５００と同様に、上記構成に加えて、さらに、絶縁体５１４、絶縁体５１６、導電体５０３、絶縁体５２２、導電体５４２、絶縁体５５４、導電体５４０、絶縁体５８０、絶縁体５７４、絶縁体５８１等を有する。
次に、試料１において、トランジスタ５００のＩＤ－ＶＧ測定を行った。ＩＤ－ＶＧ測定は、トランジスタのドレイン電位ＶＤを＋１．０８Ｖに、ソース電位ＶＳを０Ｖに、ゲート電位ＶＧを－１．０Ｖから＋３．３Ｖまで掃引することで行った。バックゲート電圧ＶＢＧは－７．１Ｖで行った。測定温度は、－３７℃、２７℃、８３℃、１２１℃、１４４℃、１９２℃の６水準で行った。具体的には、測定対象となるトランジスタが形成された５インチ角基板を上記各温度に設定したサーモチャック上に固定した状態でトランジスタのＩＤ－ＶＧ測定を実施した。また、それぞれのバックゲート電圧ＶＢＧおよび測定温度に対し、３素子の測定を行った。
得られたＩＤ－ＶＧカーブから、トランジスタのシフト電圧（Ｖｓｈ）およびサブスレッショルドスイング値（Ｓｖａｌｕｅ）を算出した。また、Ｓｖａｌｕｅとは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
トランジスタ５００は、先の実施の形態で示したように、チャネル形成領域に金属酸化物を用いている。チャネル形成領域に金属酸化物を用いたトランジスタは、例えば、チャネル形成領域にＳｉを用いたトランジスタと比べて、非導通状態におけるリーク電流が極めて小さい。そのため、チャネル形成領域に金属酸化物を用いたトランジスタは、実測によりＩｃｕｔを検出することが困難な場合がある。トランジスタ５００においてもＩｃｕｔの実測は困難であったため、前述のＩＤ－ＶＧカーブから得られたＶｓｈおよびＳｖａｌｕｅから、式（１）を用いた外挿によってＩｃｕｔを見積もった。なお、式（１）に示すように、トランジスタのオフ電流がＶＧ＝０Ｖに達するまで、Ｓｖａｌｕｅに従って、ＩＤが単調減少すると仮定した。
Figure 0007246376000002
次に、トランジスタ５００のＩＤ－ＶＳ測定を行った。
ここで、ＤＯＳＲＡＭ動作周波数の見積り方法について説明する。ＤＯＳＲＡＭ動作周波数とは、ＤＯＳＲＡＭのデータ書き込みサイクル時間の逆数とする。ＤＯＳＲＡＭのデータ書き込みサイクル時間は、ＤＯＳＲＡＭが有する容量素子の充電時間などによって設定されるパラメータである。本実施例では、ＤＯＳＲＡＭのデータ書き込みサイクル時間（ＤＯＳＲＡＭ動作周波数の逆数）の４０％に相当する時間を、ＤＯＳＲＡＭが有する容量素子の充電時間とする設定とした。
ＤＯＳＲＡＭ動作周波数は、ＤＯＳＲＡＭが有する容量素子の充電時間に依存する。したがって、ＤＯＳＲＡＭ動作周波数を見積るに際して、まずＤＯＳＲＡＭが有する容量素子の充電持間を事前に知る必要がある。本実施例では、ＤＯＳＲＡＭが有する容量素子（保持容量３．５ｆＦ）に０．５２Ｖ以上の電位がかかった状態を、当該容量素子が「充電された状態」と定義した。したがって、本実施例では、ＤＯＳＲＡＭのデータ書き込み動作を開始してから、当該容量素子にかかる電位が０．５２Ｖに達するまでの時間が、ＤＯＳＲＡＭが有する容量素子の充電時間に相当する。
ＤＯＳＲＡＭが有する容量素子の充電時間は、ＤＯＳＲＡＭデータ書き込み時における、ＤＯＳＲＡＭが有するトランジスタのＩＤの大きさに依存する。そこで本実施例では、ＤＯＳＲＡＭデータ書き込み時にＤＯＳＲＡＭが有するトランジスタにかかることが想定される電位（図２５（Ａ）参照）を、本発明の一態様に係るトランジスタ（Ｌ／Ｗ＝０．３７／０．２４μｍ）に実際に印加することでＤＯＳＲＡＭデータ書き込み動作を再現し、このときのトランジスタのＩＤを測定した。図２５（Ａ）は、図２（Ｂ）の容量素子ＣＡにトランジスタＭ１１を介してデータを書き込む場合を想定している（図２（Ｂ）の容量素子ＣＡに相当する容量素子を、図２５（Ａ）ではＣｓと表記）。Ｄはドレインを表し、Ｇはゲートを表し、Ｓはソースを表している。トランジスタＴｒ１のソースの電位（容量素子Ｃｓに印加される電圧）をＶＳとする。トランジスタＴｒ１をオンにすることで、電流ＩＤが流れ、容量素子Ｃｓが充電される。具体的には、トランジスタのゲート電位Ｖｇを＋２．９７Ｖに、ドレイン電位Ｖｄを＋１．０８Ｖに、ソース電位ＶＳを０Ｖから＋１．２Ｖまで掃引することでトランジスタのＩＤ測定を行った。バックゲート電圧ＶＢＧは－７．１Ｖで行った。測定温度は、－３７℃、２７℃、８３℃、１２１℃、１４４℃、１９２℃の６水準で行った。
なお、ＤＯＳＲＡＭは、チャネル長（Ｌ）が６０ｎｍ、チャネル幅（Ｗ）が６０ｎｍのトランジスタと、保持容量３．５ｆＦの容量素子と、を有する構成を想定した。そこで、トランジスタ５００（Ｌ／Ｗ＝０．３７μｍ／０．２４μｍ）から得られたＩＤの値を、ＤＯＳＲＡＭが有すると想定したトランジスタ（Ｌ／Ｗ＝６０／６０ｎｍ）のサイズで補正した。
ＤＯＳＲＡＭの充電が開始されてＶＳが書き込み判定電圧ＶＣＳに達した時に充電完了とする。この時の時間を充電時間ｔＷとする（図２５（Ｂ）参照）。ＤＯＳＲＡＭが有する保持容量Ｃｓ［Ｆ］の容量素子に充電される電荷をＱ［Ｃ］、充電時間をｔＷ［ｓｅｃ］、充電によって容量素子にかかる電位をＶｃｓ（＝Ｖｓ）［Ｖ］、ＤＯＳＲＡＭが有するトランジスタのドレイン電流をＩＤ［Ａ］とした場合、各パラメータの間には以下の式（２）の関係が成り立つ。
Figure 0007246376000003
式（２）を変形することで、ＤＯＳＲＡＭが有する容量素子の充電時間ｔＷを以下の式（３）で表すことができる（図２５（Ｃ）参照）。
Figure 0007246376000004
本実施例では、式（３）のＣｓに３．５ｆＦ、Ｖｃｓに＋０．５２Ｖ、前述のＩＤ－ＶＳ測定で得られたＩＤを代入し、ＤＯＳＲＡＭが有する容量素子の充電時間ｔＷを算出した。
ＤＯＳＲＡＭの動作周波数ｆと充電時間ｔＷの関係を式（４）で表すことができる。
Figure 0007246376000005
式（４）においてＡは係数である。ＤＯＳＲＡＭにおいて、１回の動作時間のうち、書き込みに要する時間は４割と想定されることから、本実施例では係数Ａを０．４として動作周波数ｆを算出した。
試料１において、電源電圧を３．３Ｖ、バックゲート電圧を－７．１Ｖとした場合のＤＯＳＲＡＭの動作周波数を図２６に示す。図２６において、横軸は温度の逆数［Ｋ－１］（図２６では、「１０００／Ｔｅｍｐｅｒａｔｕｒｅ［１／Ｋ］」と表記）を示し、縦軸は動作周波数［ＭＨｚ］を示す。図２６に示すように、高温になるほど動作周波数が高くなることを確認できた。また、図２６に示すように、１９２℃における動作周波数が、１０５３ＭＨｚと算出された。
以上より、ＤＯＳＲＡＭが有するトランジスタのチャネル形成領域に金属酸化物を用いることで、温度が高くなるほど、ＤＯＳＲＡＭの動作周波数が高くなることが分かった。
本実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
近年、ＡＩ（Ｄｅｅｐ Ｌｅａｒｎｉｎｇ）の著しい発展やプロセッサの処理能力向上により、演算メモリの大容量化と低消費電力化が求められている。これまで、ＤＯＳＲＡＭでは、セルトランジスタの十分なオフ状態とオン状態を得るために、従来３．３Ｖ電源が用いられていた。
６５ｎｍ ＣＡＡＣ－ＩＧＺＯ ＦＥＴ（半導体層にＣＡＡＣ構造を有するＩｎ－Ｇａ－Ｚｎ酸化物を含むトランジスタ）と６０ｎｍ Ｓｉ ＣＭＯＳを組み合わせたプロセスを用いて試作した記憶容量６４ｋｂのＤＯＳＲＡＭの実測データを用いて、ワード線電位、バックゲート電位の最適化による電源電圧低減の検討を行なった。
図２７（Ａ）は、メモリセルに含まれるＣＡＡＣ－ＩＧＺＯ ＦＥＴのデバイス構造を示す斜視図である。当該トランジスタは、上記実施の形態に示したトランジスタ５００と同様の構成を有する。よって、当該トランジスタは、トップゲート電極（ＴＧＥ）、トップゲート電極側のゲート絶縁層（ＴＧＩ）、バックゲート電極（ＢＧＥ）、バックゲート電極側のゲート絶縁層（ＢＧＩ）などを有する。当該トランジスタはＳ－ｃｈａｎｎｅｌ構造のトランジスタである。
図２７（Ｂ）に、ＣＡＡＣ－ＩＧＺＯ ＦＥＴのバックゲート電圧Ｖｂｇを０Ｖから－１８Ｖまで２Ｖ毎に変化させた時のＩｄ－Ｖｇ特性の実測結果を示す。また、図２８（Ａ）に、電界効果移動度μＦＥのバックゲート電圧Ｖｂｇ依存性を示す。図２８（Ｂ）に、しきい値電圧Ｖｔｈのバックゲート電圧Ｖｂｇ依存性を示す。
図２７（Ａ）、図２７（Ｂ）、図２８（Ａ）、および図２８（Ｂ）より、Ｓｉ ＦＥＴではチャネルドープでしきい値制御を行うのに対して、ＣＡＡＣ－ＩＧＺＯ ＦＥＴではバックゲート電圧Ｖｂｇによって、しきい値電圧Ｖｔｈを広いレンジで制御できることがわかる。一方で、バックゲート電圧Ｖｂｇがマイナス方向に大きくなり過ぎると電界効果移動度の低下が見られる。図２８（Ａ）を見ると、Ｖｂｇが－８Ｖ未満になると電界効果移動度μＦＥの低下が大きくなっていることがわかる。
図２９に、試作した６４ｋｂ ＤＯＳＲＡＭのブロック図を示す。試作した６４ｋｂ ＤＯＳＲＡＭは、メモリセルアレイ８０１と周辺回路８０２を含む。ワード線ドライバ回路８０３およびビット線ドライバ回路などの周辺回路８０２は、１．２Ｖで駆動する。また、ワード線ドライバ回路８０３は、レベルシフタ８０４およびバッファ８０５を含む。これら２つの回路の低電位側電源は、後述するトップゲート用負電位生成回路８１１で生成する負電位（ＶＳＳＬ）が利用される。ワード線ＷＬは該バッファの出力に接続される。メモリセルアレイ８０１を構成するメモリセル８０６に含まれるＣＡＡＣ－ＩＧＺＯ ＦＥＴのバックゲートは、後述するバックゲート用負電位生成回路８２１の出力に接続され、その生成回路が供給する負電位（Ｖｂｇ）が印加される。
メモリセルのフレッシュ頻度は主にセルトランジスタのリーク電流で決まる。リフレッシュを１時間に１回とするには、非選択時のドレイン電流Ｉｄを８５℃で２００ｚＡ／ＦＥＴ以下（ｚは１０－２１の接頭辞）と非常に低くする必要があるが、バックゲート電圧Ｖｂｇを調節してＶｇが０Ｖの時のドレイン電流Ｉｄを２００ｚＡ以下にする場合、Ｖｂｇを－７Ｖ以下にする必要がある。
電源電圧を低減すべく、ワード線電位（トップゲート電位）およびバックゲート電位の複合的な最適化を検討した。ワード線電位およびバックゲート電位の最適化検討に用いた動作条件のうち、３種類の動作条件について説明する。１つ目はトップゲート電圧Ｖｔｇ（ワード線ＷＬに供給する電圧に相当する）に供給する電圧のうち、高電位側電圧ＶＤＤＨを３．３Ｖ、低電位側電圧ＶＳＳＬを０Ｖとし、バックゲート電圧Ｖｂｇを－７Ｖとする駆動条件Ａである。２つ目は高電位側電圧ＶＤＤＨを２．５Ｖ、低電位側電圧ＶＳＳＬを－０．８Ｖとし、バックゲート電圧Ｖｂｇを－３Ｖとする駆動条件Ｂである。３つ目は高電位側電圧ＶＤＤＨを１．８Ｖ、低電位側電圧ＶＳＳＬを－１．５Ｖとし、バックゲート電圧Ｖｂｇを０Ｖとする駆動条件Ｃである。なお、１００ＭＨｚ程度の動作周波数を得るには、少なくとも数μＡのオン電流が必要となる。そのため、今回の検討ではワード線の電位差（ＶＤＤＨ－ＶＳＳＬ）を３．３Ｖに固定した。
図３０（Ａ）に、駆動条件Ａ、駆動条件Ｂ、および駆動条件Ｃで駆動したＣＡＡＣ－ＩＧＺＯ ＦＥＴのＩｄ－Ｖｇ特性を示す。図３０（Ｂ）および図３０（Ｃ）は、駆動条件Ａ、駆動条件Ｂ、および駆動条件Ｃの動作電圧を示す図である。
メモリセルに書き込まれたデータを保持する場合は、ドレイン電流Ｉｄを十分に少なくする必要がある。また、メモリセルにデータを書き込む場合は、書き込み速度を高めるため、ドレイン電流Ｉｄを多くする必要がある。バックゲート電極側のゲート絶縁層（ＢＧＩ）の厚さは、トップゲート電極側のゲート絶縁層（ＴＧＩ）の厚さと比べてＥＯＴ換算でおよそ５倍厚い。このため、駆動条件Ａでは、１ｚＡいう極めて少ないドレイン電流を実現するために、バックゲート電圧Ｖｂｇを－７Ｖとする必要がある。
一方で、駆動条件Ｂでは、バックゲート電極のみならず、トップゲート電極にも負電圧を印加する。駆動条件Ｂではバックゲート電圧Ｖｂｇが－３Ｖであるため、しきい値電圧Ｖｔｈの変動量は駆動条件Ａよりも少ないが、トップゲート電極にＶＳＳＬとして負電位を供給することで、ＣＡＡＣ－ＩＧＺＯ ＦＥＴのドレイン電流を十分に少なくすることができる。さらに、駆動条件Ｃではバックゲート電圧Ｖｂｇを０Ｖにすることができる。
トップゲート電極に低電位側電圧ＶＳＳＬとして負電位を供給することで、バックゲート電圧Ｖｂｇの絶対値を小さくすることができる。よって、記憶装置の信頼性を高めることができる。
図３１に、６５ｎｍ ＣＡＡＣ－ＩＧＺＯ ＦＥＴと６０ｎｍ Ｓｉ ＣＭＯＳを組み合わせたプロセスを用いて試作したＤＯＳＲＡＭの、ＶＤＤＨ、ＶＳＳＬ、およびＶｂｇと、データ保持状況の評価結果を示す。図３７に試作したＤＯＳＲＡＭのチップ写真を示す。
評価は、２５℃の環境温度下で、ＶＤＤＨとＶＳＳＬの電位差を３．３Ｖとして、複数種類のＶＤＤＨ．ＶＳＳＬ、およびＶｂｇの組み合わせについて行った。
具体的には、６４ｋｂ ＤＯＳＲＡＭメモリセルアレイ全体に対して情報を書き込み、１秒間保持した後に情報の読み出し（図３１には、「ｗｒｉｔｅ→１ｓ ｈｏｌｄ→ｒｅａｄ」と表記）を行なって、書き込まれた情報が正しく保持できているかの良否（Ｐａｓｓ ｏｒ Ｆａｉｌ）の判定を行なった。なお、書き込み時間（メモリセル容量への充電時間）を２００ｎｓ、読み出し時間を１５０ｎｓとした。
評価に先立って、ＶＤＤＨ＝１．７Ｖ、ＶＳＳＬ＝－１．２Ｖ、およびＶｂｇ＝０Ｖの条件におけるエラービットを初期不良として取り除いている（図３１には、「Ｉｎｉｔｉａｌ ＦＡＩＬｓ ａｒｅ ｒｅｍｏｖｅｄ ａｓｓｕｍｉｎｇ ○ ｒｅｇｉｏｎ ｈａｓ ｎｏ ｅｒｒｏｒ ｂｉｔｓ．」と表記）。この条件はエラービットが発生しづらい条件である。よって、当該エラーはＤＯＳＲＡＭの製造プロセスに起因するエラーと考えられる。
図３２（Ａ）、（Ｂ）に、８５℃の環境温度下における保持時間（図３２には、「ｄａｔａ ｒｅｔｅｎｔｉｏｎ ａｔ ８５℃」、「ｗｒｉｔｅ→ｈｏｌｄ→ｒｅａｄ」と表記）と歩留まりの評価結果を示す。評価はＶＤＤＨ＝１．８Ｖ、ＶＳＳＬ＝－１．５Ｖ、およびＶｂｇ＝０Ｖとして行なった。各保持時間の歩留まりは、保持時間１秒の時の歩留まりを１００％として算出している。図３１より保持時間が１時間の場合においても、高い歩留まりが実現できていることがわかる。
図３１および図３２（Ａ）、（Ｂ）より、Ｖｂｇを調整することで、駆動条件Ｂ（Ｖｂｇ＝－３Ｖ）および駆動条件Ｃ（Ｖｂｇ＝０Ｖ）を含むいずれの条件でも正常動作と８５℃１時間の保持特性が得られている。また、動作・保持性能の観点で電源電圧を３．３Ｖから１．８Ｖへの低減が可能であることが実証された。その際、Ｖｂｇを－７Ｖから０Ｖにすることができる。よって、セルトランジスタやＶｂｇ生成回路の負荷が軽減され、信頼性に有利となる。
上記動作電圧の違いの影響を、セル面積３．６９６ｕｍ２の１Ｍｂ ＤＯＳＲＡＭ（最小アレイは１２８×１２８とした）を想定して見積もった。駆動条件ＡはＶｂｇが－７Ｖと電圧の絶対値が大きく、高耐圧トランジスタが必要であるため、ここでは駆動条件Ｂと駆動条件Ｃについて比較を行う。
図３３（Ａ）に、負電位生成回路（負電位生成回路８１１および／または負電位生成回路８２１）のブロック図を示す。負電位生成回路８１１は、リングオシレータ８１２、チャージポンプ８１３、およびコンパレータ８１４によって構成される。負電位生成回路８１１は、ＶＳＳＬを供給する機能を有する。負電位生成回路８２１は、リングオシレータ８２２、チャージポンプ８２３およびコンパレータ８２４によって構成される。負電位生成回路８２１は、Ｖｂｇを供給する機能を有する。
図３３（Ｂ）に、負電位生成回路（負電位生成回路８１１および／または負電位生成回路８２１）の動作波形を示す。また、図３４（Ａ）にリングオシレータの動作検証条件を示す。また、図３４（Ｂ）にチャージポンプの動作検証条件を示す。負電位生成回路８１１において、リングオシレータ８１２は、コンパレータ８１４の出力信号ＥＮによって間欠動作が制御される。リングオシレータ８１２の出力ＲＯＯＵＴはチャージポンプ８１３に供給される。同様に、負電位生成回路８２１において、リングオシレータ８２２は、コンパレータ８２４の出力信号ＥＮによって間欠動作が制御される。リングオシレータ８２２の出力ＲＯＯＵＴはチャージポンプ８２３に供給される。
つまり、チャージポンプ（チャージポンプ８１３および／またはチャージポンプ８２３）の出力が所定電位より高いとリングオシレータ（リングオシレータ８１２および／またはリングオシレータ８２２）およびチャージポンプは動作し（「Ａｃｔｉｖｅ状態」ともいう）、低いと動作を止める（「休眠状態」または「Ｓｌｅｅｐ状態」ともいう）。
ＶＳＳＬを生成する負電位生成回路８１１では、動作時の負荷電流（図３４（Ｂ）には、「ｌｏａｄ ｃｕｒｒｅｎｔ」と表記）は平均８ｕＡ（図３４（Ｂ）には、「８ｕＡ（Ａｖｅ．）」と表記）である。バックゲート電極がフローティング構造であるため、駆動条件Ａにおける負電位生成回路８２１では、負荷電流が少ない（図３４（Ｂ）には、「ｌｅｓｓ ｔｈａｎ １ｐＡ」と表記）。負電位生成回路８１１および負電位生成回路８２１を構成するインバータの段数（図３４（Ａ）には、「＃ ｏｆ ＩＮＶ．ｓ」と表記）はどちらも５段であり、チャージポンプの段数（図３４（Ｂ）には、「＃ｏｆ ｓｔａｇｅｓ」と表記）はどちらも６段であり、最低出力電圧（図３４（Ｂ）には、「ｍｉｎｉｍｕｍ ｏｕｔｐｕｔ ｖｏｌ．」と表記）はどちらもおおよそ－５Ｖ（図３４（Ｂ）には、「ａｐｐｒｏｘ． －５Ｖ」と表記）である。
図３５（Ａ）にコンパレータ（コンパレータ８１４および／またはコンパレータ８２４）の回路図を示す。図３５（Ｂ）にコンパレータの動作波形を示す。図３５（Ａ）では比較用の差動対にＣＡＡＣ－ＩＧＺＯ ＦＥＴを用い、比較する負電位ＶＩＮ（ＶＳＳＬまたはＶｂｇ）をバックゲートに、Ｖｒｅｆをトップゲートに印加する構成を採用した。Ｓｉ ＦＥＴを用いる場合は抵抗ストリングによる分圧などで負電位を正電位に変換してから比較する必要があるが、ＣＡＡＣ－ＩＧＺＯ ＦＥＴを用いてバックゲートに負電位を供給することで、正電位に変換するための余分な回路や消費電流を増やすことなく、負電位比較を行うことができる。Ｖｒｅｆ＝１．１８Ｖで、ＶＩＮ＝－１．５Ｖを判定することができる。
図３６（Ａ）乃至（Ｃ）にシミュレーションによる１Ｍｂ（記憶容量、図３６（Ｃ）には「Ｄｅｎｓｉｔｙ」と表記） ＤＯＳＲＡＭの消費電力と占有面積の見積もり結果を示す。１Ｍｂ ＤＯＳＲＡＭのワード線あたりのメモリセル数（図３６（Ｃ）には、「Ｍｅｍｏｒｙ Ｃｅｌｌｓ ｐｅｒ ＷＬ」と表記）は１２８である。図３６（Ａ）に、１Ｍｂ ＤＯＳＲＡＭの動作時の消費電力（「動作電力」または「Ａｃｔｉｖｅ Ｐｏｗｅｒ」ともいう）と待機時の消費電力（「待機電力」または「Ｓｔａｎｄｂｙ Ｐｏｗｅｒ」ともいう）の見積もり結果を示す。１．８Ｖ電源の駆動条件Ｃを採用することで、２．５Ｖの駆動条件Ｂと比較して、待機電力は約５０％削減され、１２０．２ｎＷとなる。
図３６（Ｂ）に、駆動条件Ｂにおける負電位生成回路８１１の消費電力と動作時間の見積もり結果を示す。図３６（Ｂ）より、負電位を生成するための動作時間（「Ａｃｔｉｖｅ Ｔｉｍｅ」ともいう）は、２．４８μ秒であり、休眠時間（「Ｓｌｅｅｐ Ｔｉｍｅ」ともいう）は２８．４秒である。つまり、負電位（ＶＳＳＬ＝－１．５Ｖ）の生成動作は、２８．４秒に一度であり、待機電力への影響は実質的に無視できる（図３６（Ｂ）、平均電力（「Ａｖｅｒａｇｅ Ｐｏｗｅｒ」ともいう）参照）。
１Ｍｂ ＤＯＳＲＡＭにおいて、メモリセルアレイを含む記憶部（「Ｍｅｍｏｒｙ」ともいう）などと、負電位生成回路（「Ｎｅｇ． Ｂｉａｓ」ともいう）以外の回路は全て電源をオフ（１ｎＷ以下）とすることができる（また、図３６（Ａ）では、記憶部と負電位生成回路とを合わせて「Ｔｏｔａｌ」と表記する）。よって、１Ｍｂ ＤＯＳＲＡＭの消費電力は、負電位生成回路の休眠時の消費電力（「休眠電力」または「Ｓｌｅｅｐ Ｐｏｗｅｒ」ともいう）がほぼ１００％を占める。
なお、負電位生成回路８１１では、駆動条件Ｂ（ＶＳＳＬ＝－０．８Ｖ）よりも駆動条件Ｃ（ＶＳＳＬ＝－１．５Ｖ）の消費電力が大きくなる。しかしながら、駆動条件Ｃにおける負電位生成回路の動作電力１３２μＷ（図３６（Ａ）参照。）は、１Ｍｂ ＤＯＳＲＡＭの１００ＭＨｚ動作時の消費電力４．８３ｍＷの２．６８％と小さい。
図３６（Ｃ）に、メモリセルアレイを含む記憶部の占有面積（「Ａｒｅａ Ａ」ともいう）と負電位生成回路の占有面積（「Ａｒｅａ Ｂ」ともいう）の見積もり結果を示す。１Ｍｂ ＤＯＳＲＡＭの占有面積は、１本のワード線ＷＬに１２８個のメモリセルが接続する場合を想定して見積もった。図３６（Ｃ）に示すように、負電位生成回路の占有面積は１Ｍｂ ＤＯＳＲＡＭの占有面積との比（図３６には、「ｒａｔｉｏ Ａ／（Ａ＋Ｂ）」と表記）で、０．２０９％と小さい。
１．８Ｖ電源ＤＯＳＲＡＭは、ＩｏＴやＡＩエッジコンピューティングに適した低電力埋め込みメモリである。
Ｃ２１：容量素子 、 Ｃ２２：容量素子 、 Ｃ２４：容量素子 、 Ｍ１１：トランジスタ 、 Ｍ１２：トランジスタ 、 Ｍ１３：トランジスタ 、 Ｍ１４：トランジスタ 、 Ｍ１５：トランジスタ 、 Ｍ１６：トランジスタ 、 Ｍ２１：トランジスタ 、 Ｍ２４：トランジスタ 、 Ｍ３１：トランジスタ 、 Ｍ３４：トランジスタ 、 Ｎ１１：ノード 、 Ｎ１２：ノード 、 Ｎ１３：ノード 、 Ｎ１４：ノード 、 Ｓ１：酸化物 、 Ｔｒ２１：トランジスタ 、 Ｔｒ２２：トランジスタ 、 Ｔｒ２３：トランジスタ 、 Ｔｒ３１：トランジスタ 、 Ｔｒ３２：トランジスタ 、 Ｔｒ３３：トランジスタ 、 Ｔｒ３４：トランジスタ 、 Ｔｒ４１：トランジスタ 、 Ｔｒ４２：トランジスタ 、 １３：トランジスタ 、 １４：トランジスタ 、 １５：トランジスタ 、 １６：トランジスタ 、 １７：トランジスタ 、 １８：トランジスタ 、 １９：トランジスタ 、 ２０：トランジスタ 、 ２１：トランジスタ 、 ３３：トランジスタ 、 ３４：トランジスタ 、 ３５：トランジスタ 、 ３６：トランジスタ 、 ３７：トランジスタ 、 ３８：トランジスタ 、 ３９：トランジスタ 、 ４０：トランジスタ 、 ４１：トランジスタ 、 ５４：回路 、 ５５：回路

Claims (5)

  1. ドライバ回路と、
    複数のメモリセルと、を有する記憶装置であって、
    前記メモリセルは、トランジスタと、容量素子とを有し、
    前記トランジスタのソースまたはドレインの一方は、前記容量素子の一方の電極と電気的に接続され、
    前記トランジスタは、金属酸化物を有するチャネル形成領域と、前記チャネル形成領域を間に介して互いに重なる領域を有する第１ゲートおよび第２ゲートと、前記第１ゲートと前記チャネル形成領域との間に挟まれた第１ゲート絶縁層と、前記第２ゲートと前記チャネル形成領域との間に挟まれた第２ゲート絶縁層と、を有し、
    前記第２ゲート絶縁層の酸化膜換算膜厚は、前記第１ゲート絶縁層の酸化膜換算膜厚より大きく、
    前記ドライバ回路は、前記第１ゲートを駆動する機能を有し、
    前記メモリセルがデータを保持している期間において、前記ドライバ回路は、前記第１ゲートに、前記トランジスタのソースおよびドレインに印加される電位より低い第１の電位を出力し、
    前記第２ゲートには、前記トランジスタのソースおよびドレインに印加される電位より低い第２の電位が印加され、
    前記第１の電位は負電位であり、
    前記第２の電位の絶対値は、前記第１の電位の絶対値よりも小さい、記憶装置。
  2. ドライバ回路と、
    複数のメモリセルと、を有する記憶装置であって、
    前記メモリセルは、トランジスタと、容量素子とを有し、
    前記トランジスタのソースまたはドレインの一方は、前記容量素子の一方の電極と電気的に接続され、
    前記トランジスタは、金属酸化物を有するチャネル形成領域と、前記チャネル形成領域を間に介して互いに重なる領域を有する第１ゲートおよび第２ゲートと、前記第１ゲートと前記チャネル形成領域との間に挟まれた第１ゲート絶縁層と、前記第２ゲートと前記チャネル形成領域との間に挟まれた第２ゲート絶縁層と、を有し、
    前記第２ゲート絶縁層の酸化膜換算膜厚は、前記第１ゲート絶縁層の酸化膜換算膜厚より大きく、
    前記ドライバ回路は、前記第１ゲートおよび前記第２ゲートを駆動する機能を有し、
    前記メモリセルがデータを保持している期間において、前記ドライバ回路は、前記第１ゲートに、前記トランジスタのソースおよびドレインに印加される電位より低い第１の電位を出力し、
    前記メモリセルがデータを保持している期間において、前記ドライバ回路は、前記第２ゲートに、前記トランジスタのソースおよびドレインに印加される電位より低い第２の電位を出力し、
    前記第１の電位は負電位であり、
    前記第２の電位の絶対値は、前記第１の電位の絶対値よりも小さい、記憶装置。
  3. 請求項１又は請求項２において、
    前記金属酸化物は、少なくともＩｎ（インジウム）またはＺｎ（亜鉛）の一方または双方を含む、記憶装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記金属酸化物は、Ｇａ（ガリウム）を含む、記憶装置。
  5. 請求項１乃至請求項４のいずれか一項に記載の記憶装置を有する電子機器。
JP2020510163A 2018-03-29 2019-03-20 記憶装置、および電子機器 Active JP7246376B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2023039574A JP2023073282A (ja) 2018-03-29 2023-03-14 半導体装置
JP2025157342A JP2025186454A (ja) 2018-03-29 2025-09-22 半導体装置

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2018065571 2018-03-29
JP2018065571 2018-03-29
JP2018169247 2018-09-10
JP2018169247 2018-09-10
PCT/IB2019/052244 WO2019186323A1 (ja) 2018-03-29 2019-03-20 記憶装置、および電子機器

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023039574A Division JP2023073282A (ja) 2018-03-29 2023-03-14 半導体装置

Publications (3)

Publication Number Publication Date
JPWO2019186323A1 JPWO2019186323A1 (ja) 2021-04-01
JPWO2019186323A5 JPWO2019186323A5 (ja) 2022-03-28
JP7246376B2 true JP7246376B2 (ja) 2023-03-27

Family

ID=68062342

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2020510163A Active JP7246376B2 (ja) 2018-03-29 2019-03-20 記憶装置、および電子機器
JP2023039574A Withdrawn JP2023073282A (ja) 2018-03-29 2023-03-14 半導体装置
JP2025157342A Pending JP2025186454A (ja) 2018-03-29 2025-09-22 半導体装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2023039574A Withdrawn JP2023073282A (ja) 2018-03-29 2023-03-14 半導体装置
JP2025157342A Pending JP2025186454A (ja) 2018-03-29 2025-09-22 半導体装置

Country Status (5)

Country Link
US (5) US11404107B2 (ja)
JP (3) JP7246376B2 (ja)
KR (2) KR20200138305A (ja)
CN (2) CN119380776A (ja)
WO (1) WO2019186323A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200138305A (ko) 2018-03-29 2020-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치 및 전자 기기
US11440680B2 (en) * 2019-07-09 2022-09-13 United States Of America As Represented By The Secretary Of The Navy Tether management system for a tethered UAV
JP2021100025A (ja) * 2019-12-20 2021-07-01 株式会社半導体エネルギー研究所 撮像装置、撮像装置の駆動方法
CN116194926A (zh) * 2020-09-18 2023-05-30 株式会社半导体能源研究所 半导体装置及电子设备
US12466585B2 (en) * 2022-06-22 2025-11-11 Airhive Inc. Unmanned aerial vehicle (UAV) for facilitating aerial deliveries of cargo
US20260001667A1 (en) * 2022-06-22 2026-01-01 Airhive Inc. Unmanned aerial vehicle (uav) for facilitating aerial deliveries of cargo
CN115240728B (zh) * 2022-07-29 2025-03-28 华中科技大学 一种动态存储器操作方法
JP2024142362A (ja) * 2023-03-30 2024-10-11 エイブリック株式会社 容量素子及び半導体装置
WO2025019818A1 (en) * 2023-07-20 2025-01-23 Micron Technology, Inc. Memory device including memory for neural network

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998058382A1 (en) 1997-06-16 1998-12-23 Hitachi, Ltd. Semiconductor integrated circuit device
JP2015181159A (ja) 2014-03-07 2015-10-15 株式会社半導体エネルギー研究所 半導体装置
WO2019111088A1 (ja) 2017-12-06 2019-06-13 株式会社半導体エネルギー研究所 記憶装置、および電子機器
WO2019162802A1 (ja) 2018-02-23 2019-08-29 株式会社半導体エネルギー研究所 記憶装置およびその動作方法

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4534163B2 (ja) 1997-06-16 2010-09-01 エルピーダメモリ株式会社 半導体集積回路装置
DE102004005667B4 (de) * 2004-02-05 2006-02-09 Infineon Technologies Ag Integrierter Halbleiterspeicher mit temperaturabhängiger Spannungserzeugung und Verfahren zum Betrieb
JP4798342B2 (ja) * 2005-03-31 2011-10-19 カシオ計算機株式会社 表示駆動装置及びその駆動制御方法、並びに、表示装置及びその駆動制御方法
US7907137B2 (en) 2005-03-31 2011-03-15 Casio Computer Co., Ltd. Display drive apparatus, display apparatus and drive control method thereof
JP5240534B2 (ja) * 2005-04-20 2013-07-17 カシオ計算機株式会社 表示装置及びその駆動制御方法
JP2009070480A (ja) 2007-09-13 2009-04-02 Nec Electronics Corp 半導体記憶装置
JP5627071B2 (ja) * 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
US11605630B2 (en) * 2009-10-12 2023-03-14 Monolithic 3D Inc. 3D integrated circuit device and structure with hybrid bonding
CN104681079B (zh) * 2009-11-06 2018-02-02 株式会社半导体能源研究所 半导体装置及用于驱动半导体装置的方法
US8339837B2 (en) * 2010-08-26 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
KR102115344B1 (ko) 2010-08-27 2020-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
WO2012029638A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9111795B2 (en) * 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
US8907392B2 (en) 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
US20150123117A1 (en) * 2012-05-14 2015-05-07 Sharp Kabushshiki Kaisha Semiconductor device and method for manufacturing same
TWI643435B (zh) * 2013-08-21 2018-12-01 日商半導體能源研究所股份有限公司 電荷泵電路以及具備電荷泵電路的半導體裝置
US9054696B2 (en) * 2013-10-12 2015-06-09 Shenzhen China Star Optoelectronics Technology Co., Ltd. Gate driving circuit, and array substrate and display panel using the same
WO2015132694A1 (en) * 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Touch sensor, touch panel, and manufacturing method of touch panel
KR102330412B1 (ko) * 2014-04-25 2021-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
KR102331396B1 (ko) * 2014-06-13 2021-11-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US9455337B2 (en) * 2014-06-18 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2016067159A1 (en) * 2014-10-28 2016-05-06 Semiconductor Energy Laboratory Co., Ltd. Functional panel, method for manufacturing the same, module, data processing device
JP6683503B2 (ja) * 2015-03-03 2020-04-22 株式会社半導体エネルギー研究所 半導体装置
US9589611B2 (en) * 2015-04-01 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
JP6717815B2 (ja) 2015-05-28 2020-07-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9935633B2 (en) * 2015-06-30 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, semiconductor device, electronic component, and electronic device
US10501003B2 (en) * 2015-07-17 2019-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, lighting device, and vehicle
JP6584196B2 (ja) * 2015-07-31 2019-10-02 株式会社半導体エネルギー研究所 半導体装置
US9911756B2 (en) 2015-08-31 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor and electronic device surrounded by layer having assigned band gap to prevent electrostatic discharge damage
WO2017051791A1 (ja) * 2015-09-24 2017-03-30 シャープ株式会社 半導体装置およびその製造方法
JP6807725B2 (ja) * 2015-12-22 2021-01-06 株式会社半導体エネルギー研究所 半導体装置、表示パネル、及び電子機器
US9953695B2 (en) * 2015-12-29 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and semiconductor wafer
US20170221899A1 (en) * 2016-01-29 2017-08-03 Semiconductor Energy Laboratory Co., Ltd. Microcontroller System
WO2017130082A1 (en) * 2016-01-29 2017-08-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
JP6906978B2 (ja) * 2016-02-25 2021-07-21 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、および電子機器
US10014325B2 (en) * 2016-03-10 2018-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10032492B2 (en) 2016-03-18 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, driver IC, computer and electronic device
US10236875B2 (en) * 2016-04-15 2019-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for operating the semiconductor device
JP2017224676A (ja) * 2016-06-14 2017-12-21 株式会社ジャパンディスプレイ 半導体装置及び表示装置
KR102367787B1 (ko) * 2016-06-30 2022-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 동작 방법
KR102458660B1 (ko) * 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
WO2018043643A1 (ja) * 2016-09-02 2018-03-08 シャープ株式会社 アクティブマトリクス基板およびアクティブマトリクス基板を備えた表示装置
US10147681B2 (en) * 2016-12-09 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20210125988A1 (en) * 2017-03-13 2021-04-29 Semiconductors Energy Laboratory Co., Ltd. Semiconductor Device and Method for Manufacturing Semiconductor Device
US10312239B2 (en) * 2017-03-16 2019-06-04 Toshiba Memory Corporation Semiconductor memory including semiconductor oxie
US11152366B2 (en) * 2017-06-08 2021-10-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
KR102391585B1 (ko) * 2017-08-25 2022-04-28 삼성전기주식회사 커패시터 부품
KR102579972B1 (ko) * 2017-09-05 2023-09-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TWI794340B (zh) * 2017-12-07 2023-03-01 日商半導體能源研究所股份有限公司 半導體裝置以及半導體裝置的製造方法
KR20200138305A (ko) * 2018-03-29 2020-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치 및 전자 기기
US10748931B2 (en) * 2018-05-08 2020-08-18 Micron Technology, Inc. Integrated assemblies having ferroelectric transistors with body regions coupled to carrier reservoirs
US10657899B2 (en) * 2018-06-22 2020-05-19 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Pixel compensation circuit, driving method for the same and amoled display panel

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998058382A1 (en) 1997-06-16 1998-12-23 Hitachi, Ltd. Semiconductor integrated circuit device
JP2015181159A (ja) 2014-03-07 2015-10-15 株式会社半導体エネルギー研究所 半導体装置
WO2019111088A1 (ja) 2017-12-06 2019-06-13 株式会社半導体エネルギー研究所 記憶装置、および電子機器
WO2019162802A1 (ja) 2018-02-23 2019-08-29 株式会社半導体エネルギー研究所 記憶装置およびその動作方法

Also Published As

Publication number Publication date
JPWO2019186323A1 (ja) 2021-04-01
US20250210094A1 (en) 2025-06-26
US11705184B2 (en) 2023-07-18
US20240304231A1 (en) 2024-09-12
CN111937074A (zh) 2020-11-13
WO2019186323A1 (ja) 2019-10-03
CN119380776A (zh) 2025-01-28
KR20240152426A (ko) 2024-10-21
US20220328092A1 (en) 2022-10-13
US20230335180A1 (en) 2023-10-19
JP2025186454A (ja) 2025-12-23
US12260898B2 (en) 2025-03-25
US11984152B2 (en) 2024-05-14
JP2023073282A (ja) 2023-05-25
US20210027828A1 (en) 2021-01-28
KR20200138305A (ko) 2020-12-09
US11404107B2 (en) 2022-08-02
CN111937074B (zh) 2024-11-22

Similar Documents

Publication Publication Date Title
JP7246376B2 (ja) 記憶装置、および電子機器
US12593432B2 (en) Semiconductor device including layer comprising memory cell
WO2019220259A1 (ja) 記憶装置、半導体装置、および電子機器
JP7577671B2 (ja) 半導体装置
JP7221215B2 (ja) 記憶装置
JP7711271B2 (ja) 記憶装置
JP7297683B2 (ja) 半導体装置
TWI863944B (zh) 半導體裝置
JP2020017327A (ja) 記憶装置、半導体装置、および電子機器
JP2026001010A (ja) 半導体装置
JP2019185833A (ja) 記憶装置、記憶装置の動作方法、および電子機器
CN113196501B (en) Semiconductor device and method for manufacturing semiconductor device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220317

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220317

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230221

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230314

R150 Certificate of patent or registration of utility model

Ref document number: 7246376

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250