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JP7248966B2 - 半導体記憶素子、電気配線、光配線、強誘電体ゲートトランジスタ及び電子回路の製造方法並びにメモリセルアレイ及びその製造方法 - Google Patents
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JP7248966B2 - 半導体記憶素子、電気配線、光配線、強誘電体ゲートトランジスタ及び電子回路の製造方法並びにメモリセルアレイ及びその製造方法 - Google Patents

半導体記憶素子、電気配線、光配線、強誘電体ゲートトランジスタ及び電子回路の製造方法並びにメモリセルアレイ及びその製造方法 Download PDF

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Description

本発明は、半導体記憶素子、電気配線、光配線、強誘電体ゲートトランジスタ及び電子回路の製造方法並びにメモリセルアレイ及びその製造方法に係る。より詳細には、幅が100nm以下で高さが幅の２倍以上の高アスペクトな形状の記憶体等の構造体を用いた微細高集積な半導体記憶素子、電気配線、光配線、強誘電体ゲートトランジスタ及び電子回路の製造方法並びにメモリセルアレイ及びその製造方法に関するものである。
機能性材料を用いた半導体記憶素子は、機能性材料の膜厚が数十ナノメートル以上あってようやくその固有の機能を発揮する。例えば機能性材料のひとつである強誘電体を用いた強誘電体ゲートトランジスタでは、強誘電体の膜厚が減るにつれてメモリウィンドウが減少し、素子の記憶機能が低下する（特許文献１）。また強誘電体は難エッチング材料であることが多く、エッチング完了まで消失しないエッチング選択比の高いマスク材料を探すのは困難であり、従ってエッチング前の強誘電体の膜厚を厚くすることで強誘電体ゲートトランジスタのメモリウィンドウを広げることには限界がある。
また、強誘電体のエッチングによる側壁の傾斜角は高角度が望ましいが実際には９０度に近づけることは難しい。例えばエッチングによる強誘電体ゲートトランジスタの試作では、ゲート金属長が100nmの場合に強誘電体の下底は約倍の200nm以上あることが、非特許文献１の素子の断面写真のエッチング跡から見てとれる。非特許文献１によれば、この上さらに強誘電体の側壁のエッチングダメージを回復するために強誘電体による側壁の被覆が必要で、ゲート金属長が100nmの強誘電体ゲートトランジスタの半導体基板上での占有長は最終的には200nm以下に出来ない。
材料のエッチングによらない別の成形方法として溝の型の中に材料を埋め込む方法が挙げられる。しかし、従来は、溝を深く加工すると溝の幅を縮小することが難しいという問題があった。例えば従来、半導体デバイスに溝構造を応用する例として、ＭＥＭＳのシリコン深掘り、ダマシン法による銅配線、リプレイスメントゲートが挙げられる。ＭＥＭＳ等の作製工程では、はじめにシリコンまたはシリコン酸化物の中に奥行の深い溝を掘る要請がある。シリコンまたはシリコン系の材料に直接的に深い溝を掘る方法としてＢｏｓｃｈ法をはじめとする垂直異方性エッチングの手法が高度に発展している（非特許文献２）。
また、半導体回路で用いられるダマシン法による銅配線は、シリコン酸化物にまず溝を掘りそこに導体の銅材料を埋め込んでからＣＭＰ等の平坦化技術を用いて余分な部分を削り取り、溝のダマシン法によって作られている（特許文献２）。非特許文献２、特許文献２共にバルクのシリコン系材料を直接掘り進めるため、溝を深くすると溝の幅を小さくすることが難しい。なお、ＭＥＭＳのシリコン深掘りとダマシン法による銅配線とに共通する製造方法の特徴として、溝となるエリア以外を保護膜で覆ってから溝を切削するために保護膜は溝のネガパターンであることが挙げられる。
また、トランジスタのゲート導体をダマシン法の応用により形成するダマシンゲートもしくはリプレイスメントゲートと呼ばれる構造もある。この場合、ゲート導体の型となるダミーゲートは従来のポリシリコンゲートトランジスタの製造プロセスとの整合性を重視したポリシリコンでできており、ダミーゲートはエッチングで形成される（特許文献３）。フッ素系のガスや臭化水素などのハロゲン系ガスを用いたドライエッチングやウェットエッチングが用いられ、やはり溝を深くすると溝の幅を小さくすることが難しい。リプレイスメントゲートの用途では素子の微細化に合わせて溝の幅を狭くしたい一方で溝を深くする利点はないため、アスペクト比の小さい溝でも事足りる。リプレイスメントゲートの方法を用いた強誘電体ゲートトランジスタの製造方法では、例えば非特許文献３によれば、強誘電体を埋め込む前の溝の幅は200nmで、溝の深さは明記されていないが50nm程度であることが非特許文献３中の図面から読み取られる。
特許第5414036号公報 特開２００８－４１７８３号公報 特開２００４－３１７５３号公報
Le Van Hai, et al. , Japanese Journal of Applied Physics 54, 088004(2015). デンソーテクニカルレビュー Vol.６ No.２ 2001 、J. Ohara, et al., pp.72-77. Fengyan Zhang, et al. , Japanese Journal of Applied Physics 40,pp.L635-L637 (2001).
本発明は、半導体記憶素子その他の素子の記憶体その他の構造体の実効的な厚さが面内スケーリングによる制約を受けず、幅が100nm以下で高さが幅の２倍以上の高アスペクトな記憶体を用いた半導体記憶素子その他の素子とその製造方法を提供することを目的とする。
請求項１に係る発明は、半導体と記憶体と導体を重ねた積層構造を有し、
前記記憶体は互いに区別し得る安定な状態を２つ以上有し同時には前記状態の１つを選択する物体であって、
前記記憶体の向かい合う二面のうち一面は前記半導体に接し、もう一面は前記導体に接し、
前記記憶体の側面は前記二面とは平行せず、前記記憶体の側面は隔壁に接して囲まれ、
前記記憶体の、前記半導体と平行な方向の断面は、前記半導体と接する面で最も面積が狭く、
前記半導体から離れるほど面積は同じかもしくは広くなり、
前記断面の最小幅Ｌは１００ｎｍ以下であって、
前記導体と前記半導体の間の最も短い距離Ｈは、前記Ｌの２倍以上であり、
前記半導体と平行な方向に堆積した前記記憶体の厚さｄと、
前記記憶体が前記半導体と平行な方向に堆積する成膜速度Ｖａと、
前記記憶体が前記半導体と直交する方向に堆積する成膜速度Ｖｂと、
前記Ｌとの間の関係性が
Ｌ≦（２×ｄ×Ｖｂ／Ｖａ）
である場合にのみ記憶機能を示すことを特徴とする半導体記憶素子の製造方法である。
請求項２に係る発明は、前記隔壁は、エッチング速度の異なる２つ以上の材料の積層から成ることを特徴とする請求項１に記載の半導体記憶素子の製造方法である。
請求項３に係る発明は、前記記憶体は緩衝絶縁体と強誘電体の積層から成り、前記強誘電体は前記半導体と直接には接触せず、前記緩衝絶縁体は前記隔壁よりも比誘電率が高い誘電体であることを特徴とする請求項１に記載の半導体記憶素子の製造方法である。
請求項４に係る発明は、ゲート、ソース、ドレイン、基板の４端子を備えたトランジスタであって、ゲート端子は前記導体に接続され、前記ゲート端子と基板端子との間に印加される電圧は前記記憶体と前記半導体から成る積層に印加される電圧と等しく、ソース端子はソース領域に接続され、ドレイン端子はドレイン領域に接続され、前記ソース領域および前記ドレイン領域は、互いに重複しない前記半導体の一部であって、前記記憶体が前記半導体と接する面を間に挟み境界を接して両側に並ぶことを特徴とする請求項１に記載の半導体記憶素子の製造方法である。
請求項５に係る発明は、基板の上に聳立する突起型構造体を形成し、前記突起型構造体は有機物から成り、前記突起型構造体の幅は１００ｎｍ以下でありかつ高さは幅の２倍以上であって、
前記突起型構造体を隔壁で覆い、前記隔壁で覆われた前記突起型構造体を上から基板に向かう方向に削った後、前記突起型構造体を選択的に除去することによって、幅が１００ｎｍ以下の溝を前記隔壁の中に形成する素子の製造方法である。
請求項６に係る発明は、前記隔壁は無機物から成り、前記突起型構造体を酸素プラズマエッチングで選択的に除去することを特徴とする請求項５に記載の素子の製造方法である。
請求項７に係る発明は、前記突起型構造体は２層以上の積層から成り、このうち少なくとも最下層を除く他の層を選択的に除去することを特徴とする請求項５に記載の製造方法である。
請求項８に係る発明は、前記基板は２層以上の積層から成ることを特徴とする請求項５，６，７のいずれか１項に記載の素子の製造方法である。
請求項９に係る発明は、前記隔壁は、エッチング速度の異なる２つ以上の材料の積層から成ることを特徴とする請求項５，６，７，８のいずれか１項に記載の素子の製造方法である。
請求項１０に係る発明は、前記溝の開口部に基板から上に向かうほど広くなるような傾斜をつけることを特徴とする請求項５，６，７，８，９のいずれか１項に記載の素子の製造方法である。
請求項１１に係る発明は、請求項５，６，７，８，９，１０のいずれか１項に記載の方法で得られた前記溝の中に電気的導体を入れることを特徴とする電気配線の製造方法である。
請求項１２に係る発明は、前記隔壁は光を遮断する材料であって、請求項５，６，７，８，９，１０のいずれか１項に記載の方法で得られた前記溝の中に光透過材料を入れることを特徴とする光配線の製造方法である。
請求項１３に係る発明は、請求項５，６，７，８，９，１０のいずれか１項に記載の方法で得られた前記溝の中に記憶体を入れることを特徴とする記憶素子の製造方法である。
請求項１４に係る発明は、前記基板の少なくとも表面は半導体であって、前記隔壁を形成する前には、あらかじめ前記突起型構造体に対して自己整合的にソース領域とドレイン領域を前記半導体の中に形成し、請求項５，６，７，８，９，１０のいずれか１項に記載の方法で得られた前記溝の中に強誘電体材料を入れることを特徴とする強誘電体ゲートトランジスタの製造方法である。
請求項１５に係る発明は、前記記憶体は有機金属気相成長法により成膜した強誘電体を含むことを特徴とする請求項１３に記載の強誘電体ゲートトランジスタの製造方法である。
請求項１６に係る発明は、前記突起型構造体の幅を２種類以上設け、請求項５，６，７，８，９，１０のいずれか１項に記載の方法で得られた２個以上の幅の異なる溝の中に記憶体を同時に成膜して得られた２個以上の素子で構成され、前記溝の幅を変えることで前記溝の内部に充填される前記記憶体の基前記板からの高さを制御し、各素子の記憶機能の強さを可変にすることを特徴とする電子回路の製造方法である。
請求項１７に係る発明は、半導体の上に突起型構造体を形成し、前記突起型構造体に対して自己整合的にソース領域とドレイン領域を形成し、前記半導体および前記突起型構造体の上を覆うように隔壁を形成し、請求項５，６，７，８，９，１０のいずれか１項に記載の方法で溝を形成し、前記隔壁のうち前記溝の壁面であるところの高さは、前記溝の幅に相当する距離だけ前記溝の中心から離れた位置における前記隔壁の高さと比べて、同じかまたはより低く、前記溝の中に強誘電体材料を入れることを特徴とする強誘電体ゲートトランジスタの製造方法である。
請求項１８に係る発明は、請求項１ないし４のいずれか１項記載の半導体記憶素子の製造方法により製造した半導体記憶素子１個を１個のメモリセルとし、前記メモリセルを基板面内に２行２列以上で規則的に配列したメモリセルアレイであって、共通のメモリセルアレイに属するメモリセルの基板端子同士は互いに同電位であり、横方向の一列に並んだ２個以上のメモリセルのゲート端子同士を電気的に短絡するゲート線と、縦方向の一列に並んだ２個以上のメモリセルのドレイン端子同士を電気的に短絡するドレイン線と、縦方向の一列に並んだ２個以上のメモリセルのソース端子同士を電気的に短絡するソース線を備え、ドレイン線はソース線と並行し、ゲート線はドレイン線およびソース線と直交し、ドレイン線を構成するためのドレイン端子同士の短絡およびソース線を構成するためのソース端子同士の短絡は、両者共にコンタクトホールを介することなく、各メモリセルのドレイン領域およびソース領域に相当する半導体の活性領域同士の連結によってなされていることを特徴とするメモリセルアレイの製造方法である。
請求項１９に係る発明は、前記メモリセルは縦方向の隣接する二列毎に対を組み、各一対の中で１本のソース線を共有し、ソース線を挟んで両側にドレイン線を有し、二列のメモリセルはソース線に対して左右対称な配置を有することを特徴とする請求項１８に記載のメモリセルアレイの製造方法である。
請求項２０に係る発明は、半導体と記憶体と導体を重ねた積層構造を有し、前記記憶体は互いに区別し得る安定な状態を２つ以上有し同時には前記状態の１つを選択する物体であって、
前記記憶体の向かい合う二面のうち一面は前記半導体に接し、もう一面は前記導体に接し、前記記憶体の側面は前記二面とは平行せず、前記記憶体の側面は隔壁に接して囲まれ、前記記憶体の、前記半導体と平行な方向の断面は、前記半導体と接する面で最も面積が狭く、前記半導体から離れるほど面積は同じかもしくは広くなり、前記断面の最小幅は１００ｎｍ以下であって、前記導体と前記半導体の間の最も短い距離は、前記断面の最小幅の２倍以上である半導体記憶素子をメモリセルとし、
前記メモリセルを、基板面内には２行２列以上で規則的に配列し、かつ、前記基板に垂直な方向すなわち高さ方向には２階以上の階層に積み重ねたメモリセルアレイであって、高さ方向には上下で最近接する２つの階層同士が互いに対を組み、各対の中では上下のメモリセルが導体を挟んで面対称に向かい合い、上下の向かい合うメモリセル同士が導体を共有することを特徴とするメモリセルアレイである。
請求項２１に係る発明は、請求項１８のメモリセルアレイを１階層単位とし、前記階層単位を２階以上積み重ねたメモリセルアレイであって、高さ方向には上下で最近接する２つの階層単位同士が互いに対を組み、各対の中では上下のメモリセルがゲート線を挟んで面対称に向かい合い、上下の向かい合うメモリセル同士がゲート線を共有することを特徴とするメモリセルアレイの製造方法である。
請求項２２に係る発明は、請求項１９のメモリセルアレイを１階層単位とし、前記階層単位を２階以上積み重ねたメモリセルアレイであって、高さ方向には上下で最近接する２つの階層単位同士が互いに対を組み、各対の中では上下のメモリセルがゲート線を挟んで面対称に向かい合い、上下の向かい合うメモリセル同士がゲート線を共有することを特徴とするメモリセルアレイ製造方法である。
本発明では、エッチング速度の速い材料から成る突起型構造体をエッチング速度の相対的に遅い材料の隔壁で覆い、上部から異方的に切削して突起型構造体の頭部を露出させ、突起型構造体を選択的にエッチングで除去することで、隔壁の中に高アスペクトな溝を残す。突起型構造体を選択的にエッチングして露出した溝の底面は、エッチング条件を適切に調整することで表面の損傷も少なく界面準位も受容できる程度に少なくすることが可能である。この溝の中に、段差被覆性の良い成膜方法で機能性材料を成膜し埋め込んだものを半導体記憶素子に用いる。
本発明によれば、高アスペクトな形状をもつ機能性材料を基板上の隔壁の中に設けることが可能であり電子デバイスの製造工程として有効である。例えば、隔壁として絶縁体を用い、本発明により形成した深溝に電気的導体を埋め込むことで電気配線を作製できる。
あるいは、隔壁として光が不透過な材料を用い本発明によって形成した深溝に光透過材料を埋め込むことで光配線を作製できる。
また例えば、基板として半導体を用い、隔壁として絶縁体を用いて、本発明により形成した深溝に強誘電体や磁性体などの不揮発記憶機能を有する機能性材料と電極導体を埋め込むことでデータ不揮発のトランジスタを作製できる。
本発明は、従来の強誘電体をエッチングにより成型する方法に比べて、非常に高アスペクトな形状でかつエッチングダメージの少ない強誘電体ゲートトランジスタを提供する。
エッチングは、化学反応による化学的エッチング、または加速したエッチング種の衝突衝撃により削る物理的エッチング、またはそれら両方の成分の混合によるエッチングの３通りに大別される。物理的エッチングではエッチングにより飛散した物質が直上の側壁に再付着してエッチング種を遮蔽するため、エッチング完了後の断面形状は上底よりも下底が長い台形型になる傾向があり、エッチング対象が厚いほどこの傾向は顕著である。また難エッチング材料であるほど、化学的反応性の乏しさ故にエッチング加工の際に物理的エッチング成分は欠かせないため、エッチング後の断面は台形になる傾向が強い。
本発明によれば、従来のプレーナー型FeFETの製造方法とは異なり、FeFETの製造に際して必ずしも導体と強誘電体を一体として自己整合的にゲート積層エッチングとイオン注入と高温アニールの３工程を行う必要がない。このため、導体を成膜する前に強誘電体多結晶化のための高温アニールを行った後で導体を成膜し成型することが可能になる。高温アニール温度は例えば、SrBi2Ta2O9やCaxSr1-xBi2Ta2O9などのビスマス層状ペロブスカイト型強誘電体を用いる場合には約800℃であり、この高温に耐えて導体の性質を保持する金属は反応性の乏しいPtやIrなど貴金属に限られていた。貴金属は高価で価格も不安定であるという難点があった。また、PtやIrの特徴である化学的な安定性は言い換えると反応性が乏しいということであり、化学的反応性の乏しさ故に反応性エッチングではなく物理エッチングを主とするエッチングで成形しなければならず、加工精度が良くないという難点もあった。
本発明により導体に高い耐熱性を求めずに済む結果、高価な貴金属材料ではなく廉価な導体材料を電極として選択できるようになる。廉価な導体材料とは例えば、アルミ、チタン、ハフニウム、タンタル、シリコン、あるいはそれらの窒化物や化合物のうち導電性を持つものが挙げられる。それらはPtやIrに比べればより高い化学反応性を持つため、エッチングで成形する際に加工精度がより良く、従って微細加工に有利である。
本発明によれば、強誘電体ゲートトランジスタのソース・ドレイン間距離すなわちチャネル長（Ｌ）を縮小することとは独立に強誘電体の実効的な厚さ（Ｈ）を大きくすることが可能である。Hは導体と緩衝絶縁体との間に位置する強誘電体が占める高さである。
本発明によれば、Ｈは少なくともLの２倍以上の値を確保することができる（Ｈ≧2Ｌ）。従って本発明によれば、Lが100nmよりも小さくかつメモリウィンドウが大きく多値記憶も可能な強誘電体ゲートトランジスタを製造できる。一般に、FeFETのメモリウィンドウを大きく確保するためには、FeFETのゲート-基板間に印加される電圧の中で、強誘電体に印加される電圧の割合をできるだけ大きくすることが必要である。FeFETのゲート-基板間に印加される電圧ＶＡＬＬは、強誘電体（添え字Ｆ）と緩衝絶縁体（添え字Ｉ）と半導体（添え字Ｓ）に分配される。ＭＦＩＳは簡略的には静電容量の直列接続と見なされる。蓄積される電荷密度Ｑは共通であるから、Ｑ＝ＣＦ×ＶＦ＝ＣＩ×ＶＩ＝ＱＳである。ＣＦは強誘電体の単位面積当たりの静電容量、ＶＦは強誘電体に分配される電圧、ＣＩは緩衝絶縁体の単位面積当たりの静電容量、ＶＩは緩衝絶縁体に分配される電圧、ＱＳは半導体の表面電荷密度である。半導体の表面ポテンシャルをΨＳとして、ＶＡＬＬ＝ＶＦ＋ＶＩ＋ΨＳだから、ＶＡＬＬ－ΨＳ＝ＶＦ×（１＋ＣＦ／ＣＩ）が成り立つ。ΨＳは半導体の不純物濃度とＱＳにより特定される。従って、ＶＡＬＬとΨＳがほぼ一定の場合を考えると、FeFETのメモリウィンドウを広く確保する目的でＶＦを大きくするためには、ＣＦ／ＣＩを出来るだけ小さくするのがよい。ＣＦ／ＣＩを小さくためには、ＣＩを大きくするかもしくはＣＦを小さくしなければならない。ＣＩを大きくするためには緩衝絶縁体を高誘電体材料にし、かつ、薄くすることが有効である。ＣＦを小さくするためには強誘電体を比誘電率εＦの低い材料にし、かつ、厚くすることが有効である。
しかし現実的には、強誘電体のεＦは高いことが多く、その場合は強誘電体の実効的な厚さＨを大きくする他ない。例えばビスマス層状ペロブスカイト型強誘電体であるSrBi2Ta2O9は180の比誘電率を持つ（参考文献：S.Sakai, et al., Japanese Journal of Applied Physics, Vol.43 (2004) pp.7876-7878）。従来のプレーナー型FeFETの製造工程の中では、強誘電体はエッチングにより成形された結果、断面が台形型となり、台形の上底に相当する金属ゲート長は下底に相当するソース・ドレイン間距離すなわちチャネル長（Ｌ）よりも短かった。従って、ある金属ゲート長に対して強誘電体の実効的な厚さ（Ｈ）を大きくするとＬも増加するという好ましくない相関があった。
本発明によればこの問題が解消され、Ｌを縮小することとは独立にＨを大きくすることが可能である。
本発明によれば、上記のようなＨとＬの相関関係が解消される以外にも、難エッチング材料であることが多い強誘電体をエッチングすることなくFeFETを製造できる点で、Ｈを大きくできる利点が得られる。強誘電体の多くは難エッチング材料であり、すなわち、化学反応性に乏しく、かつエッチング速度が遅い。従って、エッチングする際には物理エッチング要素が欠かせない。当然、エッチング後の断面は台形になる傾向が強くなる他、マスク材料と強誘電体とのエッチング選択比はあまり大きく出来なかった。マスク材料が有機物のレジストか金属やシリコンおよびそれらの酸化物や窒化物などの無機物かにかかわらずエッチング選択比は大きくできない。
このためマスクが消失する前に強誘電体のエッチングを完了させるためには、強誘電体の膜厚はあまり大きくすることができなかった。例えば、膜厚150nmのビスマス層状ペロブスカイト型強誘電体であるCaxSr1-xBi2Ta2O9をエッチングで加工した場合の断面形状は望ましくは長方形であるところが現実的には台形となり、140nmから190nmの上辺から始まったエッチングは終了時には下底が各上底の倍以上となる。初期膜厚150nmのPtは、膜厚150nmのCaxSr1-xBi2Ta2O9のエッチングを完了した後には150nmよりも薄く見えることから、エッチングマスクがエッチング中に消滅していることが分かる（参考文献：L.V.Hai, et al., Semiconductor Science and Technology, Vol.30 (2015)
015024(7pp).）。したがってPt/CaxSr1-xBi2Ta2O9の積層をエッチングで加工する場合には、その後の報告（Le Van Hai, et al. , Japanese Journal of Applied Physics 54, 088004 (2015).）にあるように、CaxSr1-xBi2Ta2O9の上辺の最小値100nm、そのときの膜厚の最大値190nmの組み合わせがエッチングによる加工限界に近いと考えられる。その結果、従来のプレーナー型FeFETの製造方法ではＨを厚くできずにメモリウィンドウが抑制されるという難点があったが、本発明によればこれが解消される。
本発明によれば、幅の異なる突起型構造体から出発して同一基板上に異なる幅の溝を共存させることで、強誘電体の実効的な厚さＨの異なるトランジスタを同一基板上に配置することが出来る。深溝の幅に応じて適切な平面上管理膜厚を選択することで、Ｈの異なる強誘電体ゲートトランジスタを作製できる。幅の小さい溝には強誘電体を溝の上部まで充填されてＨの大きい不揮発記憶素子ができる。幅の大きい溝には底面と壁面にのみ存在する強誘電体薄膜が高誘電体として働くＨの小さい記憶機能のない素子ができる。
また本発明によればトランジスタのゲートのみならず、ソースおよびドレイン上にも深溝を形成してこれらの中に機能性材料を埋め込むことが可能である。本発明によれば、機能性材料がエッチングダメージを受けることなく、機能性材料の基板面内での幅を100nm以下まで縮小しても実効的な厚さが幅の２倍以上は確保できる。機能性材料の性能を犠牲にして実効的な厚さを薄くすることなく基板面内での微細高集積化が可能であるため、本発明により製造した素子の性能はスケーリングによる制約を受けにくい。
本発明によれば、チャネル長のスケーリングの制約を受けずにメモリウィンドウを広く確保するFeFETを提供できる他、強誘電体成膜の工程直前までは従来のシリコンCMOSプロセスと製造装置を共用でき、また、強誘電体のエッチング成型も不要で強誘電体材料の飛散による装置汚染の懸念も少ない。従って従来のプレーナー型FeFETと比べて、本発明によるFeFET製造では量産時の設備投資を削減できる。強誘電体のエッチング成型が不要であることによって、エッチングダメージによりFeFETのデータ保持特性やデータ書き換え耐性など強誘電体に由来する重要な性能を損なうリスクも減らすことができる。強誘電体に限らず他の多くの機能性材料に共通の課題であるエッチングダメージを回避できることで、機能性材料の本来の性能を損なうことなくデバイス化することが可能になる。
本発明の実施の形態に係る半導体記憶素子の断面図である。（ａ）平らの場合、（ｂ）波面の場合、（ｃ）中に空孔を含む場合を示す。 本発明の他の実施の形態に係る半導体記憶素子の断面図である。 本発明の他の実施の形態に係る半導体記憶素子の断面図である。 本発明の他の実施の形態に係る半導体記憶素子の断面図である。隔壁に囲まれていない部分は、導体の真下だけを残して除去される 本発明の他の実施の形態に係る半導体記憶素子の断面図である。隔壁が２層の場合を示す。 本発明の他の実施の形態に係る半導体記憶素子の断面図である。強誘電体ゲートトランジスタ（FeFET）である。（ａ）概略図、（ｂ）（ｃ）（ｄ）Ｌが共通して約100nmでＨが異なる素子の各々の断面SEM写真とその概略図およびドレイン電流-ゲート電圧（Id-Vg）特性の実測データ。（ｂ）Ｈ＝370ｎｍ（ｃ）Ｈ＝420ｎｍ（ｄ）Ｈ＝540ｎｍ。 本発明の他の実施の形態に係る半導体記憶素子の断面図である。同時に自己整合的に強誘電体もエッチングすることもある 本発明の他の実施の形態に係る半導体記憶素子の断面図である。複数のFeFETを高密度に集積した場合である。 本発明の他の実施の一形態である深溝の製造方法の例を示す概略図である。 基板上に形成した突起状構造体の断面SEM写真であり手順２に相当する一例を示す。 ３層の積層から成る基板上に幅69.5nm、高さ481nmの突起状構造体を形成した物の断面SEM写真である。 突起状構造体を隔壁で覆った物の断面SEM写真であり、手順３に相当する一例である。 突起状構造体を隔壁で覆った後突起状構造体の上部が露出するまで上から切削した物の断面SEM写真で、手順４に相当する一例である。 突起状構造体を隔壁で覆った後突起状構造体の上部が露出するまで上から切削し、突起状構造体を途中まで除去したところの断面SEM写真で、手順５の途中段階に相当する一例である。 手順５の完了後に相当する一例である断面SEM写真である。 本発明の他の実施の一形態である深溝を高密度に集積した場合の製造方法の例を示す概略図である。 深溝の製造方法を示す概略図である。 高密度に集積した深溝の製造方法の概略図である。 基板の最上層を突起型構造体と自己整合的にエッチングした場合で、かつ、単一の深溝の製造方法の概略図である。 高密度に集積した深溝の製造方法の概略図である。 本発明の実施の一形態である深溝の製造方法であり、隔壁が積層である場合である。 基板もしくは突起状構造体が積層である場合で、深溝の底部にこれらの一部を意図的に残した場合を示す図である。 積層の隔壁を用いて深溝の上部の開口を広げた製造工程の途中の断面SEM写真を示す。左側は写真の原図であり、右側は被写体の構造を説明する概略図である。有機物の突起状構造体を除去する前の段階を示す図である。 隔壁を積層とし、高密度に集積した深溝の製造方法の概略図である。 単素子の製造工程の一例を示す図である。 FeFETを同一の基板上に高集積化する場合の製造工程の一例を示す図である。 本発明にかかる電子回路の製造方法を示す図である。 強誘電体が溝の底面と側面のみを覆う実例を示す図であり、左側は断面SEM写真であり、右側は被写体の説明を示す。 本発明の別の一形態であるFeFETの製造方法を示す図である。 本発明に係るメモリセルアレイの形状を説明する図である。面内の集積度が（ａ）8Ｆ２の場合、（ｂ）６Ｆ２の場合。 本発明に係るメモリセルアレイの等価回路を説明する図である。面内の集積度が（ａ）8Ｆ２の場合、（ｂ）６Ｆ２の場合。 本発明に係るメモリセルアレイの動作条件を説明する図である。面内の集積度が（ａ）8Ｆ２の場合、（ｂ）６Ｆ２の場合。 本発明に係るメモリセルアレイの書込みディスターブ耐性の測定結果を示した図である。面内の集積度が（ａ）8Ｆ２の場合、（ｂ）６Ｆ２の場合。 本発明に係る面内の集積度が６Ｆ２でランダムアクセス可能な多階層メモリセルアレイの製造工程概略を示した図である。 本発明に係る面内の集積度が４Ｆ２の多階層メモリセルアレイの製造工程概略を示した図である。
本発明における記憶体とは、全体にもしくは部分的に記憶機能を有する立体を意味する。すなわち記憶体は、記憶機能を有する材料単体から成る立体の場合もあれば、記憶機能を有する材料の層と記憶機能を有しない材料の層の積層から成る立体を示す場合もある。記憶体の一例として、強誘電体と常誘電体の２層から成る立体が挙げられる。
本発明の実施の形態は、図１ａ、１ｂ、１ｃに示すような断面構造を有する半導体記憶素子である。すなわち、半導体基板１の上に記憶体２と導体３を重ねた積層構造を有し、前記記憶体２の底面１２は半導体基板１に接し、前記記憶体２の上面１０は導体３に接し、前記記憶体２の側面１１は隔壁４に接して囲まれた半導体記憶素子である。導体３と半導体をゲート電極と基板電極として用いる。記憶体２が積層から成る場合は、記憶体２のうち少なくとも導体３と接する部分は導体ではなく、また、記憶体２のうち少なくとも半導体と接する部分は半導体ではない。
本発明にかかる半導体記憶素子は、その形状に３つの特徴を持つ。３つの特徴とはすなわち、(1)前記記憶体の底面１２の幅が100nm以下であること、(2)前記記憶体２の上面１０と底面１２の間の最も短い距離は前記底面１２の幅の２倍以上であること、(3)前記記憶体２の側面１１の幅は底面１２よりも上のいずれの位置でも底面１２の幅と同じで一定か、もしくは、底面１２以外の底面１２よりも上の位置で最も広いこと、である。
前記記憶体２の側面１１は、図１ａのように平らであることもあるが、図１ｂのように波面であることもあり、また、図１ｃのように緩い曲面であることもある。また、前記記憶体２は図１ａ、１ｂのように密に詰まっていることもあるが、図１ｃのように中に空孔を含むこともある。
前記記憶体２のうち隔壁４に囲まれていない部分は、図１ａ、１ｂ、１ｃ、２のように、隔壁４の外側にもはみ出て存在することもあるが、図３のようにすべて除去されることもあり、あるいは、図４のように導体３の真下だけを残して除去されることもある。図３のような形状は、例えば、記憶体２の上面１０を隔壁４の上面の高さと同じになるまで切削もしくは研磨した後で導体３を形成することによって実現される。また、図４のような形状は、例えば、導体３を記憶体２の上に成膜した後でリソグラフィとエッチングによって成形し、同時に記憶体２も自己整合的に成形することによって実現される。
図１ａ、１ｂ、１ｃ、２、３、４、に例示した本発明の実施の形態では、いずれの場合でも、前記記憶体２の側面１１の幅は底面１２よりも上のいずれの位置でも底面１２の幅と同じで一定か、もしくは、底面１２以外の底面１２よりも上の位置で最も広い。この断面形状は高アスペクトな溝を先に用意しその溝の中に記憶体２を埋め込む製造方法に特有である。本発明とは異なる方法、例えば、記憶体２を高アスペクトに直接エッチングする成形方法では、記憶体２の側面の幅は、半導体基板１に接する底面１２で最も広く、導体３側に向かって上に行くほど狭くなる点で、本発明とは異なる。
本発明の実施の一形態である半導体記憶素子は、その隔壁が２層以上の積層であることもある。例えば隔壁が２層の場合を図５に示す。半導体基板および記憶体に直接的に接する隔壁ａは、より外側に位置する隔壁ｂとはエッチング速度が異なる。隔壁ａを隔壁ｂよりもエッチング速度の速い材料としたい場合には、例えば、隔壁ａとしてシリコン酸化物を用い、隔壁ｂとしてシリコン窒化物、チタン、チタン酸化物、チタン窒化物、アルミ酸化物、アルミ窒化物などを用い、エッチングは隔壁ａのシリコン酸化物を選択的に速くエッチングする条件で行う。例えば、CF4などのフッ素系ガスをプロセスガスとして用いた反応性イオンエッチング（RIE）がこれに相当する。
本発明の実施の一形態はまた、例えば図６のような強誘電体ゲートトランジスタ（FeFET）であることもある。隔壁は図１のような単層であることもあるが、図２で示したように２層以上であることもある。図６では３層である。エッチング速度の異なる２つ以上の材料の積層を隔壁に用いると、エッチングによって深溝の開口部が上に向かうほど開くような傾斜をつけることができる。
図６（ａ）は、金属-強誘電体-絶縁体-半導体のＭＦＩＳ構造と呼ばれる積層構造を持つFeFETである。そのソースおよびドレイン領域は緩衝（バッファ）絶縁体の形状をもとにして、イオン注入法などによって自己整合的に半導体基板上に形成されている。図６のFeFETのチャネル長、すなわちソース領域とドレイン領域間の距離（L）は、バッファ絶縁体の下底の長さに等しくなる。また図６のFeFETの強誘電体の実効的な厚さ（Ｈ）は緩衝絶縁体上面から導体下面までの距離である。従って、本発明の実施の一形態であるFeFETの強誘電体の実効的な厚さ（Ｈ）は深溝の深さに依存し、強誘電体の管理膜厚（d）に因らない。ここで管理膜厚とは凹凸のない水平面上に成膜した場合の膜厚をさす。FeFETの本番試料と同時もしくは直前か直後に、凹凸のない水平面、例えばパターンのないシリコン結晶基板の上に膜厚モニターとして同条件で成膜する。その膜厚をエリプソメーター等の非破壊測定法や断面SEM像観察等の破壊測定法で測定することで、本番試料を破壊することなく本番試料の上に成膜された正確な膜厚を知ることができる。このような水平面上の膜厚の把握は比較的容易である。それと垂直な方向例えば深溝の内壁への成膜速度は水平面上よりも一般的に遅い。
本発明の実施の一形態であるFeFETを作製する前には、予定している成膜方法と成膜条件を用いた試験成膜を行うことによって、強誘電体の水平面上での成膜速度Ｖａ（nm/sec）、深溝の内壁への成膜速度Ｖｂ（nm/sec）、の２つの情報と、深溝の幅Ｌ(nm)をあらかじめ把握しておくとよい。ＶａとＶｂの関係を例えばＶｂ＝ｋ×Ｖａと表現する。深溝の内壁への成膜速度は水平面上よりも一般的に遅いため、０＜ｋ≦１である。深溝に強誘電体の薄膜を隙間なく埋め込むのに要する成膜時間ｔ（sec）とすると、２×Ｖｂ×ｔ ≧ Ｌ、すなわち、２×ｋ×Ｖａ×ｔ ≧ Ｌ、の関係が成り立つ。強誘電体に限らず他材料であっても、これらの関係式は成り立つ。言い換えると、深溝に強誘電体の薄膜を隙間なく埋め込むための成膜時間ｔ（sec）はｔ ≧ Ｌ/(２×ｋ×Ｖａ)で、その際に膜厚モニター試料を用いて確認できる水平面での管理膜厚ｄは、ｄ＝Ｖａ×ｔ≧Ｌ／（２×ｋ）である。
本発明の実施の一形態である半導体記憶素子では、深溝の中に埋め込む記憶体を有機金属気相成長（MOCVD）法により成膜することもある。MOCVD法は段差被覆性が良い特徴を持つ。例えば図３のFeFETの製造工程では、強誘電体材料をMOCVD法によって適切な成膜条件で成膜することで、深溝の内壁面および水平面の上への成膜速度の比、すなわち前記のｋ＝Ｖｂ／Ｖａの値を１に近づけることが可能である。高アスペクトな深溝に効率よく記憶体を埋め込むためには、ｋがより大きく、１に近いほど良い。例えば、L=80nmの深溝の中に強誘電体を埋め込む場合、ｋ＝１ならばｄは最低40nmあれば深溝の底面まで強誘電体の薄膜を隙間なく埋め込むことができる。
本発明にかかるFeFETすなわち埋め込み型のFeFETでは、メモリウィンドウを広く確保するためには強誘電体の実効的な膜厚を大きくすればよく、これは埋め込む溝を深く設計することによって実現され、チャネル長Ｌには依存しない。図６（ｂ）（ｃ）（ｄ）に実験結果の一例を挙げる。これらはＨの異なるFeFETの各々の断面SEM写真とその概略図およびドレイン電流-ゲート電圧（Id-Vg）特性の実測データを示している。断面SEM写真から判断すると、（ｂ）Ｈ＝370nm（ｃ）Ｈ＝420nm（ｄ）Ｈ＝540nmであった。図６（ｂ）（ｃ）（ｄ）に例示した３つのＦｅＦＥＴに共通して、Ｌは約100nmであった。またこれらのＦｅＦＥＴに共通して、ゲート積層構造のＭＦＩＳはこの順にＩｒ、Ｃａ-Ｓｒ-Ｂｉ-Ｔａ-Ｏ酸化物のＣＳＢＴ強誘電体、ＨｆＯ２絶縁体、Ｓｉ半導体、であった。これらのＣＳＢＴはＭＯＣＶＤ法により成膜された。またこれらのＦｅＦＥＴに共通して、ソース・ドレインはＰ＋のイオン注入により、突起状構造体に自己整合的にＳｉ半導体基板上に形成され、加速エネルギーは5keV, ドーズは5E12であった。またこれらのＦｅＦＥＴに共通して、Ｉｒの上部電極をエッチングにより形成した後で約800℃,30分間の多結晶化アニールを酸素と窒素の混合ガス中で行った。図６（ｂ）のFeFETは、図６（ｃ）（ｄ）のFeFETよりもやや高い温度でアニールされた。図６（ｂ）（ｃ）（ｄ）に例示した３つのＦｅＦＥＴについて、Ｖｇを±４Ｖの範囲で掃引しながらＩｄを測定してＩｄ－Ｖｇ曲線を調べた。Id=1.0E-9（A／μm）を示すVgをVthと判定し、Ｉｄ－Ｖｇ曲線上の左右２つのVthの差をメモリウィンドウと定義した。その結果、各メモリウィンドウは図６（ｂ）0.6
V（ｃ）0.8 V（ｄ）1.1 Vだった。すなわち、ＦｅＦＥＴのＨが大きいほどメモリウィンドウは広くなる傾向が確かに見られた。なお、ゲート幅（Ｗ）は図６（ｂ）（ｃ）（ｄ）のＦｅＦＥＴの順に80μm、200μm、200μmであった。メモリウィンドウはゲート幅の大きさには依存しない。
本発明の実施の一形態である半導体記憶素子では、FeFETのメモリウィンドウを広く確保する目的でＣＦ／ＣＩを出来るだけ小さくするために、ＣＩを大きくする。FeFETの動作中の不用意なチャージ注入やリーク電流を避けてFeFETの性能を維持するためには、緩衝絶縁体の物理膜厚を極端に薄くすることは有益でない。従って、ＣＩを大きくするためには、緩衝絶縁体に印加される電圧の割合を出来るだけ小さくする。この目的のためには、比誘電率εＩの高い高誘電体（high-k）材料を緩衝絶縁体に用いることが有効である。緩衝絶縁体は強誘電体の多結晶化を目的とした高温焼成の際に引き起こされる、強誘電体と半導体の間の元素の相互拡散を防止する役割を持つ。この点において、例えば、SrBi2Ta2O9やCaxSr1-xBi2Ta2O9などのビスマス層状ペロブスカイト型強誘電体と共にFeFETに用いる緩衝絶縁体として好適なhigh-k材料は、HfO2や(HfO2)y(Al2O3)1-y
などである。
本発明の実施の一形態である半導体記憶素子は、エッチングによって成型された緩衝絶縁体と、それに自己整合的な位置関係にあるソースおよびドレイン領域を持つ半導体基板と、同じく緩衝絶縁体に自己整合的な位置関係にある隔壁の中の深溝が先に作製され、その後深溝の中に有機金属気相成長法によって強誘電体が埋め込まれたFeFETである。導体を強誘電体の上に成膜し、ゲート電極形状にエッチングで成形する。導体を成形する際には、図７のように、同時に自己整合的に強誘電体もエッチングすることもある。また導体および強誘電体の上部は化学機械研磨（ＣＭＰ）法などの表面平坦化法によって自己整合的に成形されることもある。以上のように強誘電体による隣接素子間の連結を断つ結果、図８のように複数のFeFETを高密度に集積した場合であっても、隣接FeFET間で隣のFeFETに誤ってデータを書き込む等の誤動作を防げる。
本発明の実施の一形態である深溝の製造方法の例を概略図（図９）で説明する。
基板を用意し（手順１）、この上に幅が100nm以下の突起状構造体を形成し（手順２）、これを隔壁で覆う（手順３）。突起状構造体の上部が露出するまで上から切削（手順４）した後、突起状構造体を除去する（手順５）。
図１０は、ある基板上に形成した突起状構造体の断面SEM写真であり手順２に相当する一例である。突起状構造体の幅は82nm、高さは525nmである。基板は積層であることもある。図１１は、３層の積層から成る基板上に幅69.5nm、高さ481nmの突起状構造体を形成した物の断面SEM写真である。図１２は突起状構造体を隔壁で覆った物の断面SEM写真で、手順３に相当する一例である。図１３は、突起状構造体を隔壁で覆った後突起状構造体の上部が露出するまで上から切削した物の断面SEM写真で、手順４に相当する一例である。図１４は、突起状構造体を隔壁で覆った後突起状構造体の上部が露出するまで上から切削し、突起状構造体を途中まで除去したところの断面SEM写真で、手順５の途中段階に相当する一例である。図１５は、手順５の完了後に相当する一例である断面SEM写真である。
図１０から１４まで写真にみられる突起状構造体は炭素を含む有機物であり、図１４、１５で突起状構造体を除去した方法は酸素プラズマエッチングである。隔壁はシリコン酸化物である。いずれの図においても、左側は写真の原図であり、右側は被写体の構造を説明する概略図である。
本発明の実施の一形態である深溝を高密度に集積した場合の製造方法の例を概略図（図１６）で説明する。基板を用意し（手順１）、この上に幅が100nm以下の突起状構造体を形成し（手順２）、これを隔壁で覆う（手順３）。突起状構造体の上部が露出するまで上から表面平坦化の研磨を行う（手順４）。その後、突起状構造体を除去する（手順５）。
本発明では、突起状構造体が積層からなることもある。突起型構造体の最下層を除く他の層を選択的に除去する場合で、かつ、単一の深溝の製造方法の概略図を図１７に、高密度に集積した深溝の製造方法の概略図を図１８に、各々示した。
本発明ではまた、基板が積層からなることもある。基板の最上層を突起型構造体と自己整合的にエッチングした場合で、かつ、単一の深溝の製造方法の概略図を図１９に、高密度に集積した深溝の製造方法の概略図を図２０に、各々示した。
本発明の実施の一形態である深溝の製造方法では、隔壁が積層であることもある。例えば図２１のように、外側の隔壁ｂの材料として、内側の隔壁ａよりもエッチング速度の遅い材料を選択した場合、適切な条件で上から同時にエッチングすると、隔壁ａの減少が隔壁ｂよりも速いため、深溝の上部の開口が底部よりも広くなる。基板もしくは突起状構造体が積層である場合には、図２２のように深溝の底部にこれらの一部を意図的に残すこともある。
図２３に、積層の隔壁を用いて深溝の上部の開口を広げた製造工程の途中の断面SEM写真を示す。左側は写真の原図であり、右側は被写体の構造を説明する概略図である。図２３ではまだ有機物の突起状構造体を除去する前の段階である。図２３の積層の隔壁は、隔壁ａがシリコン酸化物、隔壁ｂがアルミ酸化物である。適切なエッチング条件を選択することにより、深溝の開口部に基板から上に向かうほど広くなるような傾斜をつけることもある。例えば図２３のように、適切なエッチング条件によれば、深溝の上部の開口は逆三角形の形状まで広げることも可能である。同様に隔壁を積層とし、高密度に集積した深溝の製造方法の概略図を図２４に示した。
本発明の実施の一形態は、前述の製造方法で形成された深溝に機能性材料を埋め込んだ電子デバイスである。深溝に埋め込む物質は特に限定されない。例えば、強誘電体材料や磁性体材料、電荷捕獲材料などの記憶体を埋め込んだ記憶素子が挙げられる。また、導体を埋め込んだ電気配線が挙げられる。また、光透過材料を埋め込んだ光配線が挙げられる。いずれの場合でも、本発明によれば、埋め込む物質は直接エッチングされることがないためエッチンダメージを受けるリスクが抑えられる。また、難エッチング材料であっても幅100nm以下で実効的な高さが幅の２倍を超える高アスペクト形状に容易に成形できるため、材料に由来するエッチング加工精度に因らずに基板内で高集積化することが可能である。深溝に上記の各種材料を埋め込む方法は、段差被覆性に優れるCVDやMOCVD法が有効である。
本発明の一形態である埋め込み型の強誘電体ゲート電界効果トランジスタ（FeFET）の製造方法について詳細に説明する。図２５に単素子の製造工程の一例を示した。まず（１）表面をフッ酸処理したシリコン半導体基板を用意する。
次に（２）ハフニウム酸化物を含む高誘電体をバッファ絶縁体として製膜する。
次に（３）電子線描画等のリソグラフィで、深溝の原型となる有機物のレジストのパターンをバッファ絶縁体上に立てる。パターンの線幅は100nm以下で、高さはその２倍以上である。
次に（４）深溝の原型となるパターンをマスクにしてバッファ絶縁体をエッチングし基板表面を露出させる。
次に（５）深溝の原型となるパターンとバッファ絶縁体に対して自己整合的に、基板表面にイオン注入する。注入されたイオンは後述の活性化アニールを経て、FeFETのソースとドレインを形成する。注入条件は、例えば基板がｐ型であれば、基板を局所的にn型化するイオンを浅く注入するとよい。例えば一価のリン（Ｐ＋）を加速エネルギー5keV、ドーズ量5×１０12/cm２の条件でイオン注入することもある。
次に（６）深溝の原型となるパターンを覆うように、隔壁となる絶縁体を成膜する。この絶縁体はシリコン酸化物、シリコン窒化物、アルミ酸化物、ハフニウム酸化物等の材料を用いた積層から成り、２層のこともあり、あるいは３層以上のこともある。成膜の順番すなわち積層の順番はすべての組み合わせがあり得る。例えば２層の場合は、先にシリコン酸化物次にシリコン窒化物のこともあればその逆のこともあるし、先にハフニウム酸化物次にシリコン酸化物のこともあればその逆のこともある。
（７）全体を上からエッチングする。エッチングしたくない領域はあらかじめ保護膜で覆っておく。エッチング時間は、深溝の原型となるパターンの上部が露出するまでの時間になるように調整する。好適なエッチング条件は、隔壁に用いた材料の主要な部分の選択的エッチングに適したプロセスガスを用いて垂直方向の異方性が強まるような条件である。例えば、隔壁が主にシリコン酸化物から成る場合には、プロセスガスにアルゴンとＣＦ４を用いて、アンテナＲＦとバイアスＲＦが各々250W、300Wの誘導結合プラズマ型反応性イオンエッチング（ICP-RIE）を用いるとよい。
次にオプションとして必要に応じて、（８）溝の上部の開口部を広げるためのエッチングを行うこともある。エッチングしたくない領域を保護膜で覆った後で、隔壁を成す積層のうち内側を外側よりも選択的にＲＩＥ等でエッチングする条件か、もしくは基板に対して斜め上方向からアルゴンイオンミリング等で異方的にエッチングする条件を用いるとよい。
次に、（９）露出している深溝の原型となるパターンを、隔壁およびバッファ絶縁体に対して選択的に除去し深溝を形成する。深溝の原型となるパターンがレジストの場合は酸素プラズマエッチングで除去するとよい。
次に（１０）強誘電体を深溝の上から成膜する。強誘電体を成膜する前に、本製造工程の初期で基板表面に注入されたイオンを活性化するためのアニールを行いFeFETのソースとドレインを形成することもある。強誘電体の成膜条件は、段差被覆性の良い成膜方法、例えば有機金属気相成長法や原子層堆積法などで成膜する。強誘電体材料は、この例のようにバッファ絶縁体がハフニウム酸化物を含む高誘電体である場合には、SrBi2Ta2O9やCaxSr1-xBi2Ta2O9などのビスマス層状ペロブスカイト型強誘電体を用いる。
次に（１１）導体を成膜する。導体の成膜よりも前もしくは成膜よりも後で強誘電体の多結晶化を目的とした高温アニールを行う。強誘電体にSrBi2Ta2O9やCaxSr1-xBi2Ta2O9などのビスマス層状ペロブスカイト型強誘電体を用いる場合には、多結晶化のためのアニール温度は約７００℃から８００℃の間の高温であることが多い。強誘電体多結晶化アニールは、本製造工程の初期で基板表面に注入されたイオンを活性化するためのアニールが未だ為されていない場合には、これを兼ねることもある。強誘電体多結晶化アニールは、導体を成膜しゲート形状に成形した後に行うこともあるが、導体の成膜前に行うこともある。アニールを導体の成膜後に行う場合は、導体には高温耐性が求められる。高温耐性を有する導体材料としてプラチナやイリジウムなどの貴金属を用いることが多い。また、原子層堆積法などの適切な成膜方法によればチタンやタンタルの窒化物も高温耐性を有することもある。一方、アニールを導体の成膜前に行う場合は、導体には高温耐性が求められないため、プラチナやイリジウム以外の廉価な導体材料にも選択肢が広がる。廉価な導体材料とは例えば、アルミ、チタン、ハフニウム、タンタル、シリコン、あるいはそれらの窒化物や化合物のうち導電性を持つものが挙げられる。
（１２）導体上には、FeFETのゲートの形状にレジストパターンをリソグラフィで形成する。
（１３）レジストパターンを型にして導体のみ、もしくは導体と強誘電体の両方をエッチングする。この目的のためのレジストパターンの位置は、基板上でのその射影像が、本製造工程の初期に深溝の原型として使ったパターンの射影像を覆う位置である。必然的に、FeFETのゲートは基板上のチャネル領域を覆う。
（１４）最後にレジストを除去し、ソース、ドレイン、基板、ゲートへのコンタクトホールの形成を適宜行う。図２５の製造方法を用いて、金属-強誘電体-絶縁体-半導体のいわゆるＭＦＩＳ構造から成るFeFETを製造できる。本発明によれば、FeFETのチャネル長は工程（３）の深溝の原型となるパターンの幅で決定され、FeFETの実効的な厚さは工程（９）の深溝の深さで決定されるため、FeFETの基板面内での微細化と大きなメモリウィンドウの確保を両立することができる。
上記工程（１）から（１４）に例示した材料のうち、工程（３）でバッファ絶縁体上に立てる深溝の原型となるパターンの材料を有機物のレジストではなく無機物のポリシリコンなどの耐熱性の材料に変更することで、工程（３）以降でより高いプロセス温度を利用することができるようになる。このことは工程（６）で隔壁となる絶縁体を成膜する際により高い成膜温度の利用を可能にし、その結果、隔壁となる絶縁体の質の向上が期待できる。
図２６に、FeFETを同一の基板上に高集積化する場合の製造工程の一例を示す。図２５で一例を示したFeFET単素子の製造工程と本質的には同様であるが、図２５の（７）に相当する工程、すなわち、深溝の原型となるパターンの上部が露出するまで切削する工程では、図２６に示したように化学機械研磨（ＣＭＰ）法で表面を平坦化することもある。また、図２５の（１２）から（１４）に相当する工程、すなわち、導体をゲートの形状に加工する工程では、加工方法にＣＭＰ法を採用すると、深溝の開口部に埋め込まれた導体が自己整合的にFeFETのチャネル領域の真上の位置に合うため、マスク枚数の削減につながり好ましい。
本発明の一形態である電子回路は、幅の異なる溝の中に記憶機能を有する材料を同時に成膜して得られた２個以上の素子で構成され、溝の幅を変えることで溝の内部に充填される記憶機能を有する材料の基板からの高さを制御し、各素子の記憶機能の強さを可変にすることを特徴とする電子回路である。本発明により記憶素子と非記憶素子を容易に混載することができる。
本発明にかかる電子回路の製造方法を図２７を用いて説明する。図２５および図２６に一例を示したFeFETの製造工程と本質的には同様であるが、図２５の（３）に相当する工程、すなわち、バッファ絶縁体上にリソグラフィでレジストをパタニングする工程で、溝の原型となるパターンは幅の広いものと狭いものの複数種類を形成する。その結果、同一基板上に複数の幅の異なる溝が形成される。この基板上に記憶機能を有する材料を適切な管理膜厚で同時に成膜する。幅の狭いパターンを原型とする溝には、その容積の多くの割合を記憶機能を有する材料が占めることで、最終的に記憶機能を有する材料の実効的な高さが大きくなる。
一方、幅の広いパターンを原型とする溝では、その底面と側面のみを記憶機能を有する材料が覆い、最終的に記憶機能を有する材料の実効的な高さが小さくなる。記憶機能を有する材料の例として強誘電体を用い、本発明を用いてFeFETを製造すると、幅の狭い溝から製造されたFeFETの強誘電体は実効的に厚いため、FeFETのメモリウィンドウは大きく、FeFETは不揮発記憶機能を強く発現する。
また、幅の広い溝から製造されたFeFETの強誘電体は実効的に薄いため、FeFETのメモリウィンドウは小さく、FeFETの不揮発記憶機能は弱くなる。FeFETでは、強誘電体の膜厚が減るにつれてメモリウィンドウが減少し、素子の記憶機能が低下することはすでに知られている（特許文献１）。幅の広いパターンを原型とする溝の上から成膜した強誘電体が溝の底面と側面のみを覆う実例として、図２８の左側に断面SEM写真を右側に被写体の説明を示した。
本発明の別の一形態であるFeFETの製造方法について図２９を用いて説明する。
<手順１>半導体基板の表面にバッファ絶縁体を成膜し、その上に有機物の突起型構造体を形成する。突起状構造体をマスクにしてバッファ絶縁体をエッチングしたあと、突起状構造体とバッファ絶縁体をマスクにして自己整合的に、半導体基板上にソースとドレインのためのイオン注入を行う。基板上でソースとドレインの間の距離はチャネル長（Ｌ）である。
<手順２>突起状構造体を隔壁で覆う。
<手順３>全体を上からエッチングする。このとき、隔壁の高さは、突起状構造体の中心のから左右に距離Ｌだけ離れた位置における隔壁の高さＨ１よりも、突起状構造体の側面に接する隔壁の高さＨ２のほうが、より低くなるまでエッチングする。
<手順４>突起状構造体を酸素プラズマで選択的にエッチングし、浅い溝を形成する。
<手順５>溝の上から強誘電体を成膜する。
<手順６>強誘電体の上から導体を成膜する。
<手順７>導体をリソグラフィとエッチングで溝の真上にゲート形状に成形する。
本発明では、溝の型となる突起型構造体の幅を１００ｎｍ以下にすることで、チャネル長が1００ｎｍ以下のFeFETを、強誘電体のエッチングに依ることなく製造できる。隔壁を、強誘電体およびバッファ絶縁体よりも低誘電率な材料で製造することにより、FeFETのゲート-基板間の静電容量をチャネル領域で有効に高めることができる。ゲート - ソース・ドレイン間オーバーラップ領域でのゲート-基板間の静電容量はチャネル領域でのそれよりも小さくなる。隔壁が厚いほどこの傾向は強まる。
本発明により製造されたFeFETは、強誘電体を埋め込む溝が浅いため、回転塗布による金属有機化合物分解法（ＭＯＤ）やスパッタ等の物理成膜法などの段差被覆性が必ずしも高くない成膜方法によっても強誘電体を成膜することができる。本発明にかかる浅い溝に埋め込む強誘電体の比誘電率は１００よりも小さい材料が望ましい。

以上のように、本発明によれば、難エッチング材料である強誘電体材料をエッチングすること無しに、チャネル長100nm以下で強誘電体の実効的な厚さ(H)がその２倍以上の高アスペクトな強誘電体ゲートトランジスタ(FeFET)のゲート積層構造を製造することが出来る。しかしFeFETを強誘電体層のエッチング無しに製造出来るという利点を生かすためには、FeFETを集積して回路化する場合にも回路製造上の工夫が必要である。すなわち、強誘電体層のエッチングを要するコンタクトホール形成の頻度を下げるような回路レイアウトの工夫が必要である。
FeFETを集積して回路化する好適な例としてＮＡＮＤ型フラッシュメモリアレイおよびＮＯＲ型フラッシュメモリアレイが挙げられる。これらのフラッシュメモリを強誘電体ＮＡＮＤおよび強誘電体ＮＯＲと称する。強誘電体ＮＡＮＤおよび強誘電体ＮＯＲのいずれのメモリアレイにおいても、１個のメモリセルが１個のFeFETである。半導体プロセスの世代に特徴的な最小加工寸法をFとすると、強誘電体ＮＡＮＤは１メモリセルの占有面積を4F2まで縮小し集積度が高いかわりにメモリセルへのアクセス方法をルールで制約するという特徴を持つ。強誘電体ＮＯＲではメモリセルへのランダムアクセスを可能にするかわりに１メモリセルの占有面積を4F2よりも緩めて集積度を下げることを甘受するという特徴を持つ。強誘電体ＮＡＮＤは、その高集積性によって、コンタクトホール形成の頻度は既に従来から最低限に抑えられている。一方で強誘電体ＮＯＲは、従来のメモリセルのレイアウトのままではソースもしくはドレイン端子用コンタクトホール形成の頻度が高いため、埋め込み型のFeFETのゲート積層構造が強誘電体エッチングレスで製造できるという利点を十分に生かせなかった。
本発明は、メモリセルへのランダムアクセスが可能で、かつ、コンタクトホール形成の頻度が少ない強誘電体ＮＯＲのメモリセルアレイを提供する。本発明に係る強誘電体ＮＯＲのメモリセルアレイは、半導体基板上に形成する活性領域の形状に特徴を有する。図３０に１メモリセルの占有面積が8F2の場合（図３０（ａ）のＡ）および6F2の場合（図３０（ｂ）のＡ）の強誘電体ＮＯＲの半導体基板上の活性領域の形状を例示する。これらの活性領域は梯子に似た形状を特徴とする。この形状を採用することで、共通の電位を与えたいドレイン領域同士をコンタクトホールを介さずに短絡することができる。同様に、共通の電位を与えたいソース領域同士を、コンタクトホールを介さずに短絡することができる。
本発明に係る強誘電体ＮＯＲのメモリセルアレイは、メモリセルのFeFETの形状および製造方法を限定しない。すなわち、本発明に係る強誘電体ＮＯＲのメモリセルアレイを構成するメモリセルは埋め込み型のFeFETであってもよいし、プレーナー型のFeFETであってもよい。
１個のメモリセルが埋め込み型のｎチャネル型FeFETである場合を例にとり、１メモリセルの占有面積が8F2の場合（図３０（ａ））および6F2の場合（図３０（ｂ））について、強誘電体ＮＯＲのメモリセルアレイの製造工程の概略を工程ＡからＦに例示する。メモリセルであるFeFETは、図３０（ａ）図３０（ｂ）の工程Ｃの図では埋め込み型の場合を表現しているが、前述のように、プレーナー型であってもよい。
強誘電体ＮＯＲのメモリセルアレイの等価回路を１メモリセルの占有面積が8F2の場合（図３１（ａ））および6F2の場合（図３１（ｂ））について示す。ひとつのメモリセルアレイを共有するメモリセルの基板端子同士は互いに同電位で、これをウェル電位と称する。ウェルは、例えば、図３０（ａ）図３０（ｂ）の工程Ａに見られるような梯子上の活性領域とその輪郭を成す素子分離領域を形成する前に、メモリセルアレイとなるべき領域にｐ型の深いイオン注入を行うことにより形成される。メモリセルに共通のｐ型のウェルを面内２次元的にも深さ方向にも取り囲むような形状になるように、あらかじめｎ型のウェルを深くかつ広く形成しておくこともある。
本発明に係る強誘電体ＮＯＲを動作させるための電圧印加条件の例を、１メモリセルの占有面積が8F2の場合（図３２（ａ））および6F2の場合（図３２（ｂ））について示す。図３２の例では、メモリセルはｎチャネル型のFeFETである。メモリセルは埋め込み型のFeFETであってもよいし、プレーナー型のFeFETであってもよい。ｎチャネル型のFeFETのId-Vg特性を測定すると、反時計回りの向きにId-Vgヒステリシス曲線を描く。すなわち大まかに言うと、基板端子に対してゲート端子に負の電圧パルスを与えるとFeFETのしきい値（Vth）は高くなり、基板端子に対してゲート端子に正の電圧パルスを与えるとFeFETのVthは低くなる。一方、フローティングゲート型やＭＯＮＯＳ型などの電子捕獲型のフラッシュメモリセルは、FeFETとは向きが反対のId-Vg曲線を示す。例えばｎチャネル型の電子捕獲型のフラッシュメモリセルのId-Vg特性を測定すると、時計回りの向きにId-Vgヒステリシス曲線を描く。
強誘電体ＮＯＲのメモリセルアレイの動作を図３２の例を用いて説明する。すべての動作条件を網羅するのに、a,b,c,dの４個のメモリセルがあれば足りる。まず、強誘電体ＮＯＲのメモリセルアレイを一括消去する。一括消去の動作では、メモリセルであるｎチャネル型のFeFETのゲート端子に対して、基板端子すなわちｎウェルに正の電圧パルスを与える。これは基板端子に対してゲート端子に負の電圧パルスを与えることと、相対的に同じである。従って、一括消去によって、メモリセルa,b,c,dのVthは高い側に揃う。次に、強誘電体ＮＯＲのメモリセルアレイにランダムに書き込む。このランダム書込みの動作では、書込むべく選択したメモリセルaの基板端子すなわちｎウェルに対して、ゲート端子に正の電圧パルスを与え、メモリセルaのVthを低い側に動かす。
選択メモリセルaに書き込む際には、非選択メモリセルb,c,dのVthはその時の高低に依らず変化の少ないことが求められる。すなわち、強誘電体ＮＯＲのメモリセルアレイには書き込みディスターブ耐性が求められる。また、選択メモリセルaを読み出す際には、選択メモリセルaのVthが読み出し動作の繰り返しによっても変化の少ないこと、および非選択メモリセルb,c,dのVthはその時の高低に依らず変化の少ないことが求められる。すなわち、強誘電体ＮＯＲのメモリセルアレイには読み出しディスターブ耐性が求められる。
本発明に係る強誘電体ＮＯＲは、１メモリセルの占有面積が8F2の場合（図３０（ａ））に、6F2の場合（図３０（ｂ））よりも書込みディスターブ耐性が高いという特徴を持つ。以下にこれを説明する。１メモリセルの占有面積が8F2の場合（図３３（ａ））および6F2の場合（図３３（ｂ））を想定し、強誘電体ＮＯＲの書き込みディスターブ耐性を最も厳しい２条件に対して調べた。すなわち、選択メモリセルaに書き込む際に、非選択メモリセルｂが消去状態であってその消去状態を維持できるかどうか、かつ、非選択メモリセルｄが書込み状態であってその書込み状態を維持できるかどうかを調べた。具体的には、消去条件：Ve1=Ve2=5.7
Vで一括消去後、書き込み条件：Vw1=7.2 Vでランダムにメモリセルを選択して書込む過程で、 非選択メモリセルｂ、ｄに隣接する選択メモリセルａに書き込んでいる状況を想定した。このとき、非選択メモリセルｂは消去後に非選択となり、非選択メモリセルｄは書込み後に非選択となったものと想定した。これらのメモリセルｂ、ｄに対して、書き込みディスターブの最も厳しい２条件に相当する電圧条件を与えて、その後読み出し動作を行うことによりVthを測定した。
メモリセルとして、ゲートエリアサイズがL=10μm、W=150μmのプレーナー型のFeFET一個を用意した。ゲート積層構造はIr / CSBT / HfO2/Siである。 CSBTの膜厚は約400nmである。図３２（ａ）(ｂ)の表記を用いると、消去条件はVe1=Ve2=5.7 V、書き込み条件はVw1=7.2 V、読み出し条件はVr1=1.6 V, Vr2=0.1Vで、Id=1.5E-6Aを示すVgをVthと判定した。書き込み電圧パルスの幅は１０μsで、消去電圧パルスの幅はそれよりも十分長く1ｍｓとした。
１メモリセルの占有面積が8F 2 の場合（図３３（ａ））
メモリセルbの状態はVe1=Ve2=5.7 Vで消去された状態で、Vthの初期値はVth=1.52Vであった。メモリセルｄの状態はVw1=7.2 Vで書込まれた状態で、Vthの初期値はVth=0.46Vであった。これらのメモリセルbとdの書き込みもしくは消去状態を維持したまま、近接するメモリセルaにのみ書込む場合を想定した。具体的には、Vw1=7.2 VとVw2(変数)を印加し、その都度、メモリセルbとdのVthを読み出した。Vw2(変数)は0Vから7.2Vまで変化させた。その結果、図３３(ａ)に見られるように、Vw2=4.8 VのときにメモリセルbとメモリセルdのVthの差は、0V≦Vw2≦7.2Vの範囲で最大のΔVth =0.96Vとなった。Vw2=4.8 Vのとき、メモリセルbのVth=1.46V、メモリセルdのVth=0.50V、を各々読み出した。
１メモリセルの占有面積が6F 2 の場合（図３３（ｂ））
メモリセルbの状態はVe1=Ve2=5.7 Vで消去された状態で、Vthの初期値はVth=1.49Vであった。メモリセルｄの状態はVw1=7.2 Vで書込まれた状態で、Vthの初期値はVth=0.47Vであった。これらのメモリセルbとdの書き込みもしくは消去状態を維持したまま、近接するメモリセルaにのみ書込む場合を想定した。具体的には、Vw1=7.2 VとVw2(変数)を印加し、その都度、メモリセルbとdのVthを読み出した。Vw2(変数)は0Vから7.2Vまで変化させた。その結果、図３３(ｂ)に見られるように、Vw2=7.2VのときにメモリセルbとメモリセルdのVthの差は、0V≦Vw2≦7.2Vの範囲で最大のΔVth =0.70Vとなった。Vw2=7.2 Vのとき、メモリセルbのVth=1.22V、メモリセルdのVth=0.52V、を各々読み出した。
上記の結果から、１メモリセルの占有面積が8F2の場合は１メモリセルの占有面積が6F2の場合よりも、メモリセルbとメモリセルdのVthの差が大きくなるようなVw2を選ぶことが出来るから、書込みディスターブ耐性がより高く優れていると言える。
また、本発明によれば、難エッチング材料である強誘電体材料をエッチングすること無しに、チャネル長100nm以下で強誘電体の実効的な厚さ(H)がその２倍以上の高アスペクトな強誘電体ゲートトランジスタ(FeFET)のゲート積層構造を製造することが出来る。この利点を生かし、FeFETをメモリセルとしてこれを３次元的に集積したメモリセルアレイを製造することが出来る。図３４に強誘電体ＮＯＲメモリセルアレイの製造方法の一例を、図３５に強誘電体ＮＡＮＤメモリセルアレイの製造方法の一例をそれぞれ示す。本発明に係る３次元的メモリセルアレイの製造工程では、半導体を成膜により形成すること以外は前述のメモリセル単体の製造工程の例と基本的には同じであるため再度の詳細な記載を割愛する。成膜により形成される半導体とは、例えば、亜鉛（Zn）、ガリウム（Ga）、インジウム（In）、スズ（Sn）の各単体酸化物やこれらの複合酸化物を基体とする酸化物半導体の他に、ポリシリコンなど、製造方法が単結晶バルク成長ではなく膜の堆積であるような半導体を指す。
強誘電体ＮＯＲメモリセルアレイ（図３４）、強誘電体ＮＡＮＤメモリセルアレイ（図３５）ともに、メモリセルを面内には２行２列以上で規則的に配列し、高さ方向には２階以上の階層に積み重ねたメモリセルアレイである。それらは、高さ方向において、最隣接する階層が互いに対を組み、各対の中では共有するゲート端子を挟んで上下に鏡像反転の位置関係を持ってメモリセルを積み重ねることを特徴としている。１階層あたり面内に、図３４では６Ｆ２の、図３５では４Ｆ２の高集積性を有し、それらがｎ階の多数階層に積み重なることで、本発明によればビットコストの低いメモリセルアレイを提供できる。
１ 基体（半導体基板）
２ 記憶体
３ 導体
４ 隔壁
１０ 上面
１１ 側面
１２ 底面

Claims (22)

  1. 半導体と記憶体と導体を重ねた積層構造を有し、
    前記記憶体は互いに区別し得る安定な状態を２つ以上有し同時には前記状態の１つを選択する物体であって、
    前記記憶体の向かい合う二面のうち一面は前記半導体に接し、もう一面は前記導体に接し、
    前記記憶体の側面は前記二面とは平行せず、前記記憶体の側面は隔壁に接して囲まれ、
    前記記憶体の、前記半導体と平行な方向の断面は、前記半導体と接する面で最も面積が狭く、
    前記半導体から離れるほど面積は同じかもしくは広くなり、
    前記断面の最小幅Ｌは１００ｎｍ以下であって、
    前記導体と前記半導体の間の最も短い距離Ｈは、前記Ｌの２倍以上であり、
    前記半導体と平行な方向に堆積した前記記憶体の厚さｄと、
    前記記憶体が前記半導体と平行な方向に堆積する成膜速度Ｖａと、
    前記記憶体が前記半導体と直交する方向に堆積する成膜速度Ｖｂと、
    前記Ｌとの間の関係性が
    Ｌ≦（２×ｄ×Ｖｂ／Ｖａ）
    である場合にのみ記憶機能を示すことを特徴とする半導体記憶素子の製造方法。
  2. 前記隔壁は、エッチング速度の異なる２つ以上の材料の積層から成ることを特徴とする請求項１に記載の半導体記憶素子の製造方法。
  3. 前記記憶体は緩衝絶縁体と強誘電体の積層から成り、前記強誘電体は前記半導体と直接には接触せず、前記緩衝絶縁体は前記隔壁よりも比誘電率が高い誘電体であることを特徴とする請求項１に記載の半導体記憶素子の製造方法。
  4. ゲート、ソース、ドレイン、基板の４端子を備えたトランジスタであって、ゲート端子は前記導体に接続され、前記ゲート端子と基板端子との間に印加される電圧は前記記憶体と前記半導体から成る積層に印加される電圧と等しく、ソース端子はソース領域に接続され、ドレイン端子はドレイン領域に接続され、前記ソース領域および前記ドレイン領域は、互いに重複しない前記半導体の一部であって、前記記憶体が前記半導体と接する面を間に挟み境界を接して両側に並ぶことを特徴とする請求項１に記載の半導体記憶素子の製造方法。
  5. 基板の上に聳立する突起型構造体を形成し、前記突起型構造体は有機物から成り、前記突起型構造体の幅は１００ｎｍ以下でありかつ高さは幅の２倍以上であって、前記突起型構造体を隔壁で覆い、前記隔壁で覆われた前記突起型構造体を上から基板に向かう方向に削った後、前記突起型構造体を選択的に除去することによって、幅が１００ｎｍ以下の溝を前記隔壁の中に形成する素子の製造方法。
  6. 前記隔壁は無機物から成り、前記突起型構造体を酸素プラズマエッチングで選択的に除去することを特徴とする請求項５に記載の素子の製造方法。
  7. 前記突起型構造体は２層以上の積層から成り、このうち少なくとも最下層を除く他の層を選択的に除去することを特徴とする請求項５に記載の製造方法。
  8. 前記基板は２層以上の積層から成ることを特徴とする請求項５，６，７のいずれか１項に記載の素子の製造方法。
  9. 前記隔壁は、エッチング速度の異なる２つ以上の材料の積層から成ることを特徴とする請求項５，６，７，８のいずれか１項に記載の素子の製造方法。
  10. 前記溝の開口部に基板から上に向かうほど広くなるような傾斜をつけることを特徴とする請求項５，６，７，８，９のいずれか１項に記載の素子の製造方法。
  11. 請求項５，６，７，８，９，１０のいずれか１項に記載の方法で得られた前記溝の中に電気的導体を入れることを特徴とする電気配線の製造方法。
  12. 前記隔壁は光を遮断する材料であって、請求項５，６，７，８，９，１０のいずれか１項に記載の方法で得られた前記溝の中に光透過材料を入れることを特徴とする光配線の製造方法。
  13. 請求項５，６，７，８，９，１０のいずれか１項に記載の方法で得られた前記溝の中に記憶体を入れることを特徴とする記憶素子の製造方法。
  14. 前記基板の少なくとも表面は半導体であって、前記隔壁を形成する前には、あらかじめ前記突起型構造体に対して自己整合的にソース領域とドレイン領域を前記半導体の中に形成し、請求項５，６，７，８，９，１０のいずれか１項に記載の方法で得られた前記溝の中に強誘電体材料を入れることを特徴とする強誘電体ゲートトランジスタの製造方法。
  15. 前記記憶体は有機金属気相成長法により成膜した強誘電体を含むことを特徴とする請求項１３に記載の強誘電体ゲートトランジスタの製造方法。
  16. 前記突起型構造体の幅を２種類以上設け、請求項５，６，７，８，９，１０のいずれか１項に記載の方法で得られた２個以上の幅の異なる溝の中に記憶体を同時に成膜して得られた２個以上の素子で構成され、前記溝の幅を変えることで前記溝の内部に充填される前記記憶体の基前記板からの高さを制御し、各素子の記憶機能の強さを可変にすることを特徴とする電子回路の製造方法。
  17. 半導体の上に突起型構造体を形成し、前記突起型構造体に対して自己整合的にソース領域とドレイン領域を形成し、前記半導体および前記突起型構造体の上を覆うように隔壁を形成し、請求項５，６，７，８，９，１０のいずれか１項に記載の方法で溝を形成し、前記隔壁のうち前記溝の壁面であるところの高さは、前記溝の幅に相当する距離だけ前記溝の中心から離れた位置における前記隔壁の高さと比べて、同じかまたはより低く、前記溝の中に強誘電体材料を入れることを特徴とする強誘電体ゲートトランジスタの製造方法。
  18. 請求項１ないし４のいずれか１項記載の半導体記憶素子の製造方法により製造した半導体記憶素子１個を１個のメモリセルとし、前記メモリセルを基板面内に２行２列以上で規則的に配列したメモリセルアレイであって、共通のメモリセルアレイに属するメモリセルの基板端子同士は互いに同電位であり、横方向の一列に並んだ２個以上のメモリセルのゲート端子同士を電気的に短絡するゲート線と、縦方向の一列に並んだ２個以上のメモリセルのドレイン端子同士を電気的に短絡するドレイン線と、縦方向の一列に並んだ２個以上のメモリセルのソース端子同士を電気的に短絡するソース線を備え、ドレイン線はソース線と並行し、ゲート線はドレイン線およびソース線と直交し、ドレイン線を構成するためのドレイン端子同士の短絡およびソース線を構成するためのソース端子同士の短絡は、両者共にコンタクトホールを介することなく、各メモリセルのドレイン領域およびソース領域に相当する半導体の活性領域同士の連結によってなされていることを特徴とするメモリセルアレイの製造方法。
  19. 前記メモリセルは縦方向の隣接する二列毎に対を組み、各一対の中で１本のソース線を共有し、ソース線を挟んで両側にドレイン線を有し、二列のメモリセルはソース線に対して左右対称な配置を有することを特徴とする請求項１８に記載のメモリセルアレイの製造方法。
  20. 半導体と記憶体と導体を重ねた積層構造を有し、前記記憶体は互いに区別し得る安定な状態を２つ以上有し同時には前記状態の１つを選択する物体であって、
    前記記憶体の向かい合う二面のうち一面は前記半導体に接し、もう一面は前記導体に接し、前記記憶体の側面は前記二面とは平行せず、前記記憶体の側面は隔壁に接して囲まれ、前記記憶体の、前記半導体と平行な方向の断面は、前記半導体と接する面で最も面積が狭く、前記半導体から離れるほど面積は同じかもしくは広くなり、前記断面の最小幅は１００ｎｍ以下であって、前記導体と前記半導体の間の最も短い距離は、前記断面の最小幅の２倍以上である半導体記憶素子をメモリセルとし、前記メモリセルを、基板面内には２行２列以上で規則的に配列し、かつ、前記基板に垂直な方向すなわち高さ方向には２階以上の階層に積み重ねたメモリセルアレイであって、高さ方向には上下で最近接する２つの階層同士が互いに対を組み、各対の中では上下のメモリセルが導体を挟んで面対称に向かい合い、上下の向かい合うメモリセル同士が導体を共有することを特徴とするメモリセルアレイ。
  21. 請求項１８のメモリセルアレイを１階層単位とし、前記階層単位を２階以上積み重ねたメモリセルアレイであって、高さ方向には上下で最近接する２つの階層単位同士が互いに対を組み、各対の中では上下のメモリセルがゲート線を挟んで面対称に向かい合い、上下の向かい合うメモリセル同士がゲート線を共有することを特徴とするメモリセルアレイの製造方法。
  22. 請求項１９のメモリセルアレイを１階層単位とし、前記階層単位を２階以上積み重ねたメモリセルアレイであって、高さ方向には上下で最近接する２つの階層単位同士が互いに対を組み、各対の中では上下のメモリセルがゲート線を挟んで面対称に向かい合い、上下の向かい合うメモリセル同士がゲート線を共有することを特徴とするメモリセルアレイの製造方法。
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