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JP7250141B2 - マルチスタック３次元メモリデバイスおよびそれらを形成するための方法 - Google Patents
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Description

（関連出願の相互参照）
本出願は、２０１８年１２月１８日に出願された中国特許出願第２０１８１１５４７６９０．７号の優先権を主張し、その全体が参照により本明細書に組み込まれる。
本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびそれらの製作方法に関する。
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さいサイズにスケーリングされる。しかしながら、メモリセルの機能サイズが下限に近づくにつれて、平面プロセスおよび製作技法は困難かつコストがかかるようになる。その結果、平面メモリセルに対するメモリ密度は上限に近づく。
３Ｄメモリアーキテクチャは、平面メモリセルにおける密度制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイ、およびメモリアレイとの間の信号を制御するための周辺デバイスを含む。
３Ｄメモリデバイスの実施形態およびそれらの製作方法が本明細書で開示される。
一例では、３Ｄメモリデバイスは、基板と、基板の上方の第１の単結晶シリコン層と、第１の単結晶シリコン層の上方の第１のメモリスタックと、第１のメモリスタックを通って垂直に延在する第１のチャネル構造と、第１のメモリスタックの上方の第１の相互接続層とを含む。第１のメモリスタックは、第１の複数の交互配置された導体層および誘電体層を含む。第１のチャネル構造は、第１の単結晶シリコン層の中まで延在し、単結晶シリコンを含む、第１の下側プラグを含む。第１の相互接続層は、第１のチャネル構造に電気的に接続された第１のビットラインを含む。
別の例では、３Ｄメモリデバイスは、基板と、基板の上方の第１のメモリスタックと、第１のメモリスタックを通って垂直に延在する第１のチャネル構造と、第１のメモリスタックの上方の第１の相互接続層と、第１のビットラインの直上の単結晶シリコン層と、単結晶シリコン層の上方の第２のメモリスタックと、第２のメモリスタックを通って垂直に延在する第２のチャネル構造と、第２のメモリスタックの上方の第２の相互接続層とを含む。第１のメモリスタックは、第１の複数の交互配置された導体層および誘電体層を含む。第１の相互接続層は、第１のチャネル構造に電気的に接続された第１のビットラインを含む。第２のメモリスタックは、第２の複数の交互配置された導体層および誘電体層を含む。第２のチャネル構造は、単結晶シリコン層の中まで延在し、単結晶シリコンを含む、下側プラグを含む。第２の相互接続層は、第２のチャネル構造に電気的に接続された第２のビットラインを含む。
さらに別の例では、３Ｄメモリデバイスを形成するための方法が開示される。第１の基板の上に第１の半導体デバイスが形成される。第１の単結晶シリコン層が、第２の基板から第１の基板の上の第１の半導体デバイスの上に転写される。交互配置された犠牲層および誘電体層を含む誘電体スタックが、第１の単結晶シリコン層の上に形成される。誘電体スタックを通って垂直に延在するチャネル構造が形成される。チャネル構造は、第１の単結晶シリコン層の中まで延在し、単結晶シリコンを含む、下側プラグを含む。誘電体スタックの中の犠牲層を導体層と置き換えることによって、交互配置された導体層および誘電体層を含むメモリスタックが形成される。メモリスタックの上方の、チャネル構造に電気的に接続されたビットラインを含む相互接続層が形成される。
本明細書の中に組み込まれ本明細書の一部を形成する添付図面は、本開示の実施形態を説明し、その説明と一緒に、本開示の原理を説明するとともに当業者が本開示を作成および使用することを可能にするためにさらに役に立つ。
本開示のいくつかの実施形態によるマルチスタック３Ｄメモリデバイスの一例の断面図である。 本開示のいくつかの実施形態によるマルチスタック３Ｄメモリデバイスの別の例の断面図である。 本開示のいくつかの実施形態によるマルチスタック３Ｄメモリデバイスのさらに別の例の断面図である。 本開示のいくつかの実施形態による、転写された相互接続層を有する例示的なマルチスタック３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による例示的なマルチデッキ３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、マルチデッキ３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、マルチデッキ３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、マルチデッキ３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、マルチデッキ３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、マルチデッキ３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、マルチデッキ３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、マルチデッキ３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、マルチデッキ３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、マルチデッキ３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、マルチデッキ３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、転写された相互接続層を有するマルチスタック３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、転写された相互接続層を有するマルチスタック３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、転写された相互接続層を有するマルチスタック３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、転写された相互接続層を有するマルチスタック３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、転写された相互接続層を有するマルチスタック３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、転写された相互接続層を有するマルチスタック３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、転写された相互接続層を有するマルチスタック３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、転写された相互接続層を有するマルチスタック３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、転写された相互接続層を有するマルチスタック３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、転写された相互接続層を有するマルチスタック３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、マルチスタック３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、マルチスタック３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、マルチスタック３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す図である。 本開示のいくつかの実施形態による、マルチデッキ３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。 本開示のいくつかの実施形態による、単結晶シリコン層を転写するための例示的な方法のフローチャートである。 本開示のいくつかの実施形態による、転写された相互接続層を有するマルチスタック３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。 本開示のいくつかの実施形態による、マルチスタック３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。
本開示の実施形態は、添付の図面を参照しながら説明される。
特定の構成および配置が説明されるが、このことが例示のために行われるにすぎないことを理解されたい。本開示の趣旨および範囲から逸脱することなく、他の構成および配置が使用され得ることを、当業者は認識されよう。本開示が様々な他の適用例においても採用され得ることが、当業者には明らかである。
「一実施形態」、「実施形態」、「例示的な実施形態」、「いくつかの実施形態」などへの本明細書における言及は、説明する実施形態が特定の特徴、構造、または特性を含み得ることを示すが、すべての実施形態が必ずしもその特定の特徴、構造、または特性を含み得るとは限らないことに、留意されたい。その上、そのような句は、必ずしも同じ実施形態に言及するとは限らない。さらに、特定の特徴、構造、または特性が、実施形態に関して説明されるとき、明示的に説明されるか否かにかかわらず、それは他の実施形態に関してそのような特徴、構造、または特性を生み出すために当業者の知識内にあることになる。
一般に、用語は、少なくとも部分的には文脈における使用から理解され得る。たとえば、本明細書で使用する「１つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、任意の特徴、構造、もしくは特性を単数の観念で説明するために使用されてよく、または特徴、構造、もしくは特性の組合せを複数の観念で説明するために使用されてよい。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などの用語も同じく、少なくとも部分的に文脈に応じて、単数の使用を伝えるかまたは複数の使用を伝えると理解されてよい。加えて、「に基づいて」という用語は、必ずしも要素の排他的なセットを伝えることを意図するとは限らないと理解されてよく、代わりに、再び少なくとも部分的に文脈に応じて、必ずしも明確に説明されるとは限らない追加の要素の存在を許容し得る。
「ｏｎ」が、何か「の直上に」を意味するだけでなく、それらの間に中間的な特徴または層を伴う何か「の上に」という意味も含み、「ａｂｏｖｅ」または「ｏｖｅｒ」が、何か「の上方に」または「にわたって」という意味を意味するだけでなく、それらの間に中間的な特徴または層を伴わない何か「の上方に」または「にわたって」（すなわち、何かの直上に）という意味を含むこともできるように、本開示における「の上に（ｏｎ）」、「の上方に（ａｂｏｖｅ）」、および「にわたって（ｏｖｅｒ）」の意味が最も広義に解釈されるべきであることが、容易に理解されるはずである。
さらに、「の真下に（ｂｅｎｅａｔｈ）」、「の下方に（ｂｅｌｏｗ）」、「下側の（ｌｏｗｅｒ）」、「の上方に（ａｂｏｖｅ）」、「上側の（ｕｐｐｅｒ）」などの、空間的相対語は、図面の中に示すような、ある要素または機能の、別の要素または機能への関係を表すために、説明しやすいように本明細書で使用され得る。空間的相対語は、図面の中に示す向きに加えて、使用時または動作時のデバイスの異なる向きを包含することを意図する。装置は、（９０度回転して、または他の向きに）別様に指向してよく、本明細書で使用する空間的相対記述語は、それに応じて同様に解釈されてよい。
本明細書で使用する「基板」という用語は、後続の材料層がその上に加えられる材料を指す。基板自体がパターン形成され得る。基板の上部に加えられた材料は、パターン形成され得るか、またはパターン形成されないままであり得る。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの、広範な半導体材料を含むことができる。代替として、基板は、ガラス、プラスチック、またはサファイアウエハなどの、非導電性材料から作られ得る。
本明細書で使用する「層」という用語は、厚さを有する領域を含む材料部分を指す。層は、下もしくは上にある構造の全体にわたって延在することができ、または下もしくは上にある構造の範囲よりも小さい範囲を有してもよい。さらに、層は、連続構造の厚さよりも薄い厚さを有する、均一または不均一な連続構造の領域であり得る。たとえば、層は、連続構造の上面と底面との間で、または上面および底面において、水平面の任意のペアの間に位置し得る。層は、水平に、垂直に、かつ／または先細の面に沿って、延在することができる。基板は層であり得、その中に１つまたは複数の層を含むことができ、かつ／あるいはその上に、その上方に、かつ／またはその下方に、１つまたは複数の層を有することができる。層は複数の層を含むことができる。たとえば、相互接続層は、（相互接続線および／またはビアコンタクトがその中に形成される）１つまたは複数の導体層および接触層、ならびに１つまたは複数の誘電体層を含むことができる。
本明細書で使用する「公称の／名目上」という用語は、所望の値の上方および／または下方の値の範囲と一緒に、製品またはプロセスの設計段階の間に設定される、構成要素またはプロセス動作に対する特性またはパラメータの所望または目標の値を指す。値の範囲は、製造プロセスにおけるわずかなばらつき、または公差に起因し得る。本明細書で使用する「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化し得る、所与の数量の値を示す。特定の技術ノードに基づいて、「約」という用語は、たとえば、値の１０～３０％（たとえば、その値の±１０％、±２０％、または±３０％）内で変化する、所与の数量の値を示すことができる。
本明細書で使用する「３Ｄメモリデバイス」という用語は、メモリストリング（ｍｅｍｏｒｙ ｓｔｒｉｎｇ）が基板を基準にして垂直方向に延在するように、横方向に指向した基板の上に、（ＮＡＮＤメモリストリングなどの、本明細書で「メモリストリング」と呼ばれる）メモリセルトランジスタの垂直に指向した列（ｓｔｒｉｎｇ）を有する、半導体デバイスを指す。本明細書で使用する「垂直の／垂直に」という用語は、基板の横方向の面に名目上直交することを意味する。
９６レベル以上を有するような先端技術を用いて３Ｄ ＮＡＮＤメモリデバイスを製作する際に、デッキ間プラグ（「デッキ間接合部」とも呼ばれる）によって電気的に接続され得る２つ以上の積層チャネル構造を含むマルチデッキアーキテクチャが、通常は使用される。いくつかの３Ｄ ＮＡＮＤメモリデバイスでは、たとえば、各々がチャネル構造、ローカルコンタクト、および相互接続部を含み、かつ真下のソース層の上に築かれている、複数のメモリスタックを有することによって、メモリスタックレベルにおいてメモリセルを垂直にさらにスケールアップするために、マルチスタックアーキテクチャが使用される。しかしながら、マルチデッキアーキテクチャにおけるデッキ間プラグ、および／またはマルチスタックアーキテクチャにおけるソース層は、堆積プロセスを使用して多結晶シリコン（ポリシリコン）から作られ、多結晶シリコンは、長い輸送中のキャリア移動度損失で知られている半導体材料である。マルチデッキアーキテクチャおよび／またはマルチスタックアーキテクチャを有する３Ｄ ＮＡＮＤメモリデバイスの性能は、ポリシリコンのデッキ間プラグおよび／またはソース層の電気的性能によってそのように限定される。
３Ｄ ＮＡＮＤメモリセル密度を増大させる別の方法は、ハイブリッドボンディングプロセスを使用して１つまたは複数の３Ｄ ＮＡＮＤメモリデバイスチップと周辺デバイスチップとをボンディングすることである。しかしながら、ハイブリッドボンディングプロセスは、高い位置合わせ確度を必要とし、熱プロセスによって引き起こされるメタルマイグレーションに起因して、ボンディング界面において空隙を誘導することがあり、そのことは、デバイス歩留まりに影響を及ぼすことがある。その上、メモリセルのレベルおよび密度が高くなるにつれて、ビットライン密度などの相互接続部の密度が同様に高くなり、それによって、製作複雑度およびサイクル時間が増大する。
本開示による様々な実施形態は、垂直にスケーラブルな様々なタイプの３Ｄメモリデバイス、ならびにいくつかの他の３Ｄメモリデバイスと比較して、改善された性能、短縮された製作サイクル、および高い歩留まりを有する、３Ｄメモリデバイスを形成するための方法を提供する。単結晶シリコンデッキ間プラグを有するマルチデッキ３Ｄメモリデバイス、または単結晶シリコンソース層を有するマルチスタック３Ｄメモリデバイスを形成するために、単結晶シリコン層をシリコン基板（「ドナー基板」と呼ばれる）からメモリデバイス構造に転写するデボンディングプロセスが使用され得る。ポリシリコンをキャリア移動度がもっと大きい単結晶シリコンと置き換えることによって、デッキ間接合部およびソースにおけるセル性能がより良好な、もっと大きいセル蓄積容量が達成され得る。ハイブリッドボンディングと比較して歩留まりおよびボンディング強度が大きいシリコン誘電体ボンディングプロセスを使用して、単結晶シリコン層がメモリデバイス構造にボンディングされ得る。その上、ビットラインなどの相互接続部は、メモリデバイス構造製作と並行して専用ドナー基板の上に形成されてよく、次いで、デボンディングプロセスを使用してメモリデバイス構造に転写されてよく、そのことは、製作サイクル時間を著しく短縮できる。いくつかの実施形態では、ウエハコストをさらに節約するために、単結晶シリコン層および／または相互接続部がそこから転写されるシリコンドナー基板は、繰り返し使用され得る。
図１Ａ～図１Ｃは、本開示の様々な実施形態による例示的なマルチスタック３Ｄメモリデバイス１００の断面図の異なる例を示す。３Ｄメモリデバイス１００は、（たとえば、メモリストリングのソース層として）単結晶シリコン層の上に形成されたメモリスタック、およびチャネル構造のアレイを各々が含む、積層メモリアレイデバイス構造を有するマルチスタックアーキテクチャを有することができる。３Ｄメモリデバイス１００は、非モノリシック３Ｄメモリデバイスの一例を表す。「非モノリシック」という用語は、３Ｄメモリデバイスの構成要素（たとえば、周辺デバイスおよび／またはメモリアレイデバイス）が、異なる基板の上に別々に形成され、次いで、たとえば、ボンディング技法によって接合されて、３Ｄメモリデバイスを形成し得ることを意味する。以下で詳細に説明するように、シリコン誘電体ボンディングなどのボンディング技法は、（その上に形成された他の構造を有するかまたは有しない）単結晶シリコン層を異なる基板間で転写する「デボンディング」プロセスの一部であり得るか、またはそれと組み合わせられ得る。３Ｄメモリデバイス１００のセル密度および製造歩留まりを大きくするために、任意の垂直の配置をなして任意の数のデバイス構造を接続するフレキシビリティを、デボンディングプロセスがもたらすことができることが理解される。セル密度をさらに大きくするために、メモリアレイデバイス構造（および、それらのメモリスタック）が垂直にスケーラブルであることも理解される。周辺デバイス層およびメモリアレイデバイス構造が任意の順序でスタッキングされ得ることがさらに理解される。たとえば、周辺デバイス層は、３Ｄメモリデバイス１００の、下部において、上部において、または中間に配設され得る。
図１Ａに示すように、３Ｄメモリデバイス１００は基板１０２を含むことができ、基板１０２は、シリコン（たとえば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ：ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）、または任意の他の好適な材料を含むことができる。いくつかの実施形態では、３Ｄメモリデバイス１００は、基板１０２の上の周辺デバイス層１０４を含む。周辺デバイス層１０４は基板１０２「の上に」形成され得、ここで、周辺デバイス層１０４の全体または一部は、基板１０２の中（たとえば、基板１０２の上面の下方）かつ／または基板１０２の直上に形成される。周辺デバイス層１０４は、基板１０２の上に形成された複数のトランジスタ１０６を含むことができる。トランジスタ１０６の分離領域（たとえば、シャロートレンチ分離（ＳＴＩ：ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ））およびドープ領域（たとえば、ソース領域およびドレイン領域）が、同様に基板１０２の中に形成され得る。
周辺デバイス層１０４は、３Ｄメモリデバイス１００の動作を容易にするために使用される任意の好適なデジタル、アナログ、および／または混合信号の周辺回路を含むことができる。たとえば、周辺デバイス層１０４は、データバッファ（たとえば、ビットラインページバッファ）、デコーダ（たとえば、行デコーダまたは列デコーダ）、センス増幅器、ドライバ（たとえば、ワードラインドライバ）、チャージポンプ、電流基準もしくは電圧基準、または回路の任意の能動素子もしくは受動素子（たとえば、トランジスタ、ダイオード、抵抗器、またはキャパシタ）のうちの１つまたは複数を含むことができる。いくつかの実施形態では、周辺デバイス層１０４は、相補型金属酸化物半導体（ＣＭＯＳ）技術を使用して基板１０２の上に形成される。
いくつかの実施形態では、周辺デバイス層１０４はマルチプレクサを含む。マルチプレクサ（「ＭＵＸ」とも呼ばれる）とは、いくつかのアナログまたはデジタルの入力信号のうちの１つを選択し、かつ選択された入力を単一のラインの中に転送する、デバイスである。いくつかの実施形態では、マルチプレクサは、異なるメモリスタックの中の複数のチャネル構造のうちの１つを選択し、選択されたチャネル構造からの入力をビットラインページバッファおよび／またはワードラインドライバなどのデータバッファおよび／またはドライバの中に転送するように構成される。すなわち、周辺デバイス層１０４のデータバッファおよびドライバは、マルチプレクサを通じて複数のチャネル構造によって共有され得る。
３Ｄメモリデバイス１００は、周辺デバイス層１０４との間で電気信号を伝達するために、周辺デバイス層１０４の上方の相互接続層（本明細書では「周辺相互接続層」１０８とも呼ばれる）を含むことができる。周辺相互接続層１０８は、横方向の相互接続線および垂直の相互接続アクセス（ビア）コンタクトを含む、複数の相互接続部（本明細書では「コンタクト」とも呼ばれる）を含むことができる。本明細書で使用する「相互接続部」という用語は、ミドルエンドオブライン（ＭＥＯＬ：ｍｉｄｄｌｅ－ｅｎｄ－ｏｆ－ｌｉｎｅ）相互接続部およびバックエンドオブライン（ＢＥＯＬ：ｂａｃｋ－ｅｎｄ－ｏｆ－ｌｉｎｅ）相互接続部などの、任意の好適なタイプの相互接続部を広く含むことができる。周辺相互接続層１０８は、相互接続部がその中で形を成すことができる１つまたは複数の層間誘電体（ＩＬＤ：ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ）層（「金属間誘電体（ＩＭＤ：ｉｎｔｅｒｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ）層」とも呼ばれる）をさらに含むことができる。すなわち、周辺相互接続層１０８は、複数のＩＬＤ層の中の相互接続部を含むことができる。周辺相互接続層１０８の中の相互接続部は、限定はしないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、シリサイド、またはそれらの任意の組合せを含む、導電性材料を含むことができる。周辺相互接続層１０８の中のＩＬＤ層は、限定はしないが、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低誘電率（低ｋ）誘電体、またはそれらの任意の組合せを含む、誘電体材料を含むことができる。
３Ｄメモリデバイス１００は、周辺デバイス層１０４および周辺相互接続層１０８の上方にスタッキングされた複数のメモリアレイデバイス構造１１０、１１２、および１１４を含むことができる。３Ｄメモリデバイス１００の中の構成要素の空間関係をさらに図示するために、図１Ａの中にｘ軸およびｙ軸が追加されることに留意されたい。基板１０２は、ｘ方向（横方向）において横方向に延在する２つの横方向の表面（たとえば、上面および底面）を含む。本明細書で使用するとき、ある構成要素（たとえば、層またはデバイス）が、半導体デバイス（たとえば、３Ｄメモリデバイス１００）の別の構成要素（たとえば、層またはデバイス）の「上に」あるのか、その「上方に」あるのか、それともその「下方に」あるのかは、基板がｙ方向において半導体デバイスの最も下の平面に配置されるとき、ｙ方向（垂直方向）において半導体デバイスの基板（たとえば、基板１０２）に対して決定される。空間関係を表すための同じ概念が本開示全体にわたって適用される。
いくつかの実施形態では、３Ｄメモリデバイス１００は、ＮＡＮＤメモリストリングのアレイの形態でメモリセルが設けられる、ＮＡＮＤフラッシュメモリデバイスである。ＮＡＮＤメモリストリングの各アレイは、メモリスタックの中に形成され得、各ＮＡＮＤメモリストリングは、１つのチャネル構造または複数のカスケード式チャネル構造を含むことができる。図１Ａに示すように、３Ｄメモリデバイス１００は、周辺デバイス層１０４および周辺相互接続層１０８の上方にスタッキングされた３つのメモリアレイデバイス構造１１０、１１２、および１１４を含むことができる。各メモリアレイデバイス構造１１０、１１２、または１１４は、ＮＡＮＤメモリストリングのソースがその中に形成される単結晶シリコン層（本明細書では「単結晶シリコンソース層」とも呼ばれる）、単結晶シリコンソース層の上のメモリスタック、およびメモリスタックを通って単結晶シリコンソース層の中まで各々が垂直に延在するチャネル構造のアレイを含むことができる。各メモリアレイデバイス構造１１０、１１２、または１１４は、それぞれのメモリスタックおよびチャネル構造の上方の、ビットラインを含む相互接続層（本明細書では「アレイ相互接続層」とも呼ばれる）をさらに含むことができる。他の実施形態では、３Ｄメモリデバイス１００が、周辺デバイス層１０４および周辺相互接続層１０８の上方に、３個よりも少数または多数のメモリアレイデバイス構造を含んでよいことが理解される。
図１Ａに示すように、３Ｄメモリデバイス１００の第１のメモリアレイデバイス構造１１０は、第１の単結晶シリコン層１１８、第１のメモリスタック１２０、第１のチャネル構造１２２のアレイ、および第１のアレイ相互接続層１４０を含むことができる。いくつかの実施形態では、第１の単結晶シリコン層１１８は、基板１０２（ドナー基板）以外の別の基板から転写され、周辺デバイス層１０４の上方の周辺相互接続層１０８の上にボンディングされる。その結果、第１のメモリアレイデバイス構造１１０はまた、基板１０２と第１の単結晶シリコン層１１８との間に第１のボンディング界面１１６を含むことができる。いくつかの実施形態では、第１のボンディング界面１１６は、周辺相互接続層１０８および第１の単結晶シリコン層１１８が遭遇およびボンディングされる場所である。実際には、第１のボンディング界面１１６は、周辺相互接続層１０８の上面および第１の単結晶シリコン層１１８の底面を含む、いくつかの厚さを有する層であり得る。
第１の単結晶シリコン層１１８は、第１のボンディング界面１１６および周辺相互接続層１０８の上方に配設され得る。第１の単結晶シリコン層１１８は、単結晶シリコンを含むことができ、たとえば、ポリシリコンまたはアモルファスシリコンなどの他の形態のシリコンよりも優れた電気的性能（たとえば、より大きいキャリア移動度）を有する単結晶シリコンから全体的に作られ得る。いくつかの実施形態では、第１の単結晶シリコン層１１８は、限定はしないが、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイドなどを含む、金属元素とともにシリコンを有する金属シリサイドなどの、単結晶シリコンから形成された複合材料を含む。第１の単結晶シリコン層１１８は、第１のチャネル構造１２２のアレイの共通ソースとして機能することができる。
いくつかの実施形態では、第１の単結晶シリコン層１１８の厚さは、１μｍと１００μｍとの間（たとえば、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、１５μｍ、２０μｍ、２５μｍ、３０μｍ、３５μｍ、４０μｍ、４５μｍ、５０μｍ、５５μｍ、６０μｍ、６５μｍ、７０μｍ、７５μｍ、８０μｍ、８５μｍ、９０μｍ、９５μｍ、１００μｍ、これらの値のうちのいずれかだけ下側端部によって仕切られる任意の範囲、またはこれらの値のうちの任意の２つによって規定される任意の範囲）などの、約１μｍと約１００μｍとの間にある。いくつかの実施形態では、第１のメモリスタック１２０がその上に形を成すことができる基盤として、第１の単結晶シリコン層１１８が、第１のメモリスタック１２０の少なくとも幅に沿って（たとえば、図１Ａに示すようなｘ方向において）横方向に延在する。第１の単結晶シリコン層１１８の初期横方向寸法が、第１の単結晶シリコン層１１８がそこから転写されるドナー基板の横方向寸法によって決定されてよく、基板１０２の上方にボンディングされた後に、たとえば、第１の単結晶シリコン層１１８をパターン形成およびエッチングすることによって変更されてよいことが理解される。
いくつかの実施形態では、第１のメモリアレイデバイス構造１１０は、各々が導体層および誘電体層を含む第１の複数のペア（本明細書では「導体／誘電体層ペア」と呼ばれる）を通って、その各々が垂直に延在する、第１のチャネル構造１２２を含む。スタッキングされた導体／誘電体層ペアは、本明細書では第１のメモリスタック１２０とも呼ばれる。いくつかの実施形態によれば、第１のメモリスタック１２０の中の交互配置された導体層および誘電体層は、垂直方向において互い違いになる。言い換えれば、第１のメモリスタック１２０の上部または下部における導体層を除いて、各導体層は、両側において２つの誘電体層が隣接することができ、各誘電体層は、両側において２つの導体層が隣接することができる。第１のメモリスタック１２０の中の導体層は、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、またはそれらの任意の組合せを含む、導電性材料を含むことができる。第１のメモリスタック１２０の中の誘電体層は、限定はしないが、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはそれらの任意の組合せを含む、誘電体材料を含むことができる。
いくつかの実施形態では、３Ｄメモリデバイス１００は、「電荷トラップ」タイプのＮＡＮＤメモリストリングなどのＮＡＮＤメモリストリングの形態でメモリセルが設けられる、ＮＡＮＤフラッシュメモリデバイスである。第１の各チャネル構造１２２は、複合誘電体層（「メモリ膜」１２４とも呼ばれる）および半導体チャネル１２６を含むことができる。いくつかの実施形態では、半導体チャネル１２６は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどの、シリコンを含む。いくつかの実施形態では、メモリ膜１２４は、トンネリング層、蓄積層（「電荷トラップ層」とも呼ばれる）、および障壁層を含む。メモリ膜１２４および半導体チャネル１２６は、いくつかの実施形態によれば、第１のチャネル構造１２２の側壁に沿って形成される。第１の各チャネル構造１２２は、円筒形状（たとえば、ピラー形状）を有することができる。半導体チャネル１２６、メモリ膜１２４のトンネリング層、蓄積層、および障壁層は、いくつかの実施形態によれば、この順序でピラーの中心から外面に向かって半径方向に沿って配置される。トンネリング層は、シリコン酸化物、シリコン酸窒化物、またはそれらの任意の組合せを含むことができる。蓄積層は、シリコン窒化物、シリコン酸窒化物、シリコン、またはそれらの任意の組合せを含むことができる。障壁層は、シリコン酸化物、シリコン酸窒化物、高誘電率（高ｋ）誘電体、またはそれらの任意の組合せを含むことができる。一例では、障壁層は、シリコン酸化物／シリコン酸窒化物／シリコン酸化物（ＯＮＯ）の複合層を含むことができる。別の例では、障壁層は、アルミニウム酸化物（Ａｌ２Ｏ３）、またはハフニウム酸化物（ＨｆＯ２）もしくはタンタル酸化物（Ｔａ２Ｏ５）層などの、高ｋ誘電体層を含むことができる。
いくつかの実施形態では、第１のチャネル構造１２２は、（各々がワードラインの一部である）複数の制御ゲートをさらに含む。第１のメモリスタック１２０の中の各導体層は、第１のチャネル構造１２２のメモリセルごとの制御ゲートとして働くことができる。第１の各チャネル構造１２２は、その上側端部において上側プラグ１２８を、またその下側端部において下側プラグ１３０を含むことができる。すなわち、半導体チャネル１２６は、いくつかの実施形態によれば、それぞれ、上側プラグ１２８と下側プラグ１３０との間にそれらと接触して垂直に配設される。本明細書で使用する、構成要素（たとえば、第１のチャネル構造１２２）の「上側端部」とは、ｙ方向において基板１０２から離れて遠い方の端部であり、構成要素（たとえば、第１のチャネル構造１２２）の「下側端部」とは、ｙ方向において基板１０２に近い方の端部である。
いくつかの実施形態では、上側プラグ１２８は、ポリシリコンなどの半導体材料を含み、第１のチャネル構造１２２のドレインとして動作する。いくつかの実施形態では、下側プラグ１３０は、第１の単結晶シリコン層１１８の中まで、すなわち、第１の単結晶シリコン層１１８の上面の下方に、延在する。下側プラグ１３０は、いくつかの実施形態によれば、半導体材料を含み、第１のチャネル構造１２２のソースの一部として動作する。図１Ａに示すように、第１のチャネル構造１２２のアレイは、下側プラグ１３０を第１の単結晶シリコン層１１８と接触させることによって、共通ソース、すなわち、第１の単結晶シリコン層１１８を、共有することができる。いくつかの実施形態では、下側プラグ１３０は、第１のチャネル構造１２２の下側端部において第１の単結晶シリコン層１１８からエピタキシャル成長された、選択的エピタキシャル成長（ＳＥＧ：ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）プラグである。ＳＥＧプラグとして、下側プラグ１３０は、いくつかの実施形態によれば、第１の単結晶シリコン層１１８と同じ材料、すなわち、単結晶シリコンを含む。
いくつかの実施形態では、第１のメモリアレイデバイス構造１１０は、第１のメモリスタック１２０を通って第１の単結晶シリコン層１１８まで垂直に延在するスリット構造１３２（たとえば、ゲートラインスリット（「ＧＬＳ：ｇａｔｅ ｌｉｎｅ ｓｌｉｔ」））をさらに含む。スリット構造１３２は、ゲート置換えプロセスによって第１のメモリスタック１２０の中に導体／誘電体層ペアを形成するために使用され得る。いくつかの実施形態では、スリット構造１３２は、第１のチャネル構造１２２のアレイを異なる領域（たとえば、メモリフィンガ（ｍｅｍｏｒｙ ｆｉｎｇｅｒ）および／またはメモリブロック）の中に分離するために、誘電体材料、たとえば、シリコン酸化物、シリコン窒化物、またはそれらの任意の組合せで、最初に充填される。次いで、スリット構造１３２は、アレイ共通ソース（ＡＣＳ：ａｒｒａｙ ｃｏｍｍｏｎ ｓｏｕｒｃｅ）を電気的に制御するために第１の単結晶シリコン層１１８と接触しているソース導体として、導電性材料および／または半導体材料、たとえば、Ｗ、Ｃｏ、ポリシリコン、またはそれらの任意の組合せで、充填され得る。
図１Ａに示すように、第１のメモリアレイデバイス構造１１０は、第１のメモリスタック１２０を通って垂直に延在するアレイ貫通コンタクト（ＴＡＣ：ｔｈｒｏｕｇｈ ａｒｒａｙ ｃｏｎｔａｃｔ）１３４をさらに含むことができる。ＴＡＣ１３４は、第１のメモリスタック１２０の厚さ全体を通って延在することができる。いくつかの実施形態では、ＴＡＣ１３４は、第１の単結晶シリコン層１１８の少なくとも一部を通ってさらに延在する。短縮された相互接続配線を有する電力バスの一部のようなＴＡＣ１３４は、第１のメモリアレイデバイス構造１１０との間で電気信号を搬送することができる。いくつかの実施形態では、ＴＡＣ１３４は、周辺デバイス層１０４（たとえば、トランジスタ１０６）と第１のチャネル構造１２２との間に電気接続をもたらすために、周辺デバイス層１０４に電気的に接続される。ＴＡＣ１３４はまた、第１のメモリスタック１２０に機械的支持を与えることができる。いくつかの実施形態では、ＴＡＣ１３４は、第１のメモリスタック１２０を通る垂直開口部を含み、ＴＡＣ１３４は、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、またはそれらの任意の組合せを含む、導電性材料で充填される。
いくつかの実施形態では、第１のメモリスタック１２０は、ワードライン（たとえば、第１のメモリスタック１２０の導体層の部分）をファンアウトするために、第１のメモリスタック１２０の片側において横方向に階段構造を含む。階段構造は、第１の単結晶シリコン層１１８から離れて垂直方向（たとえば、図１Ａにおける正のｙ方向）においてワードラインをファンアウトするために、第１のメモリスタック１２０の中心に向かって傾くことができる。第１のメモリアレイデバイス構造１１０は、いくつかの実施形態によれば、第１のチャネル構造１２２を第１のアレイ相互接続層１４０に電気的に接続するためのローカルコンタクトをさらに含む。いくつかの実施形態では、ローカルコンタクトの一部として、ビットラインコンタクト１３６が各々、対応する第１のチャネル構造１２２に個別にアドレス指定するために、上側プラグ１２８などの、それぞれの第１のチャネル構造１２２のドレインと接触している。いくつかの実施形態では、ローカルコンタクトの一部として、ワードラインコンタクト１３８が、１つまたは複数のＩＬＤ層内で垂直に延在する。各ワードラインコンタクト１３８は、第１のチャネル構造１２２の対応するワードラインを個別にアドレス指定するために、階段構造において第１のメモリスタック１２０の中に、第１のアレイ相互接続層１４０と接触している上側端部、および対応する導体層と接触している下側端部を有することができる。いくつかの実施形態では、ビットラインコンタクト１３６およびワードラインコンタクト１３８を含むローカルコンタクトは、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組合せなどの導電性材料で充填されたコンタクトホールおよび／またはコンタクトトレンチを含む。
第１のアレイ相互接続層１４０は、第１のメモリスタック１２０、および第１のチャネル構造１２２との間でそれを通じて電気信号を伝達するための第１のチャネル構造１２２の上方に、配設され得る。第１のアレイ相互接続層１４０は、１つまたは複数のＩＬＤ層の中に形成された、相互接続線およびビアコンタクトなどの複数の相互接続部を含むことができる。第１のアレイ相互接続層１４０の中の相互接続部は、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組合せを含む、導電性材料を含むことができる。第１のアレイ相互接続層１４０の中のＩＬＤ層は、限定はしないが、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低ｋ誘電体、またはそれらの任意の組合せを含む、誘電体材料を含むことができる。
いくつかの実施形態では、第１のアレイ相互接続層１４０は、第１のチャネル構造１２２の上方に配設されそれに電気的に接続された、第１のビットライン１４２を含む。第１のチャネル構造１２２の上側端部におけるドレイン、たとえば、上側プラグ１２８は、ビットラインコンタクト１３６を通じて第１のビットライン１４２に電気的に接続され得る。第１のビットライン１４２は、周辺相互接続層１０８の中のシリコン貫通ビア（ＴＳＶ：ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）１４５および相互接続部を通じて、マルチプレクサなどの周辺デバイス層１０４に電気的に接続され得る。その結果、第１のチャネル構造１２２は、第１のビットライン１４２を通じて周辺デバイス層１０４に電気的に接続され得る。第１のビットライン１４２およびＴＳＶ１４５は、第１のボンディング界面１１６の上方の１つまたは複数のＩＬＤ層の中に形成された、Ｗ、Ｃｏ、Ｃｕ、およびＡｌなどの、導電性材料を含むことができる。いくつかの実施形態では、第１のアレイ相互接続層１４０は、第１のビットライン１４２を保護し、第１のビットライン１４２などの、第１のアレイ相互接続層１４０の中の相互接続部と、第１のアレイ相互接続層１４０の上方に形成された構成要素との間の、電気的結合効果および電流漏洩を低減するために、第１のメモリアレイデバイス構造１１０の最上層として第１のビットライン１４２の上に形成されたパッシベーション層１４４（たとえば、ＩＬＤ層）をさらに含む。パッシベーション層１４４は、限定はしないが、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低ｋ誘電体、またはそれらの任意の組合せを含む、誘電体材料を含むことができる。以下で詳細に説明するように、他の実施形態ではパッシベーション層１４４が必要とされなくてよいことが理解される。
第１のメモリアレイデバイス構造１１０は、デボンディングプロセスを使用して第１の単結晶シリコン層１１８を別のドナー基板から基板１０２に転写することと、それに続いて第１のメモリスタック１２０、第１のチャネル構造１２２、スリット構造１３２、ＴＡＣ１３４、ローカルコンタクト（たとえば、ワードラインコンタクト１３８およびビットラインコンタクト１３６）、および第１のアレイ相互接続層１４０などの他の構成要素を、第１の単結晶シリコン層１１８の上方に形成することとによって、形成され得る。上記で説明したように、３Ｄメモリデバイス１００は、第１のメモリアレイデバイス構造１１０の上方にスタッキングされた第２のメモリアレイデバイス構造１１２などの、垂直にスタッキングされた複数のメモリアレイデバイス構造を含むことによって、垂直にスケーラブルであり得る。第１のメモリアレイデバイス構造１１０と同様に、第２のメモリアレイデバイス構造１１２は、第１のアレイ相互接続層１４０の上方に配設された第２の単結晶シリコン層１４８と、第２の単結晶シリコン層１４８の上方に配設された第２のメモリスタック１５０と、第２のメモリスタック１５０を通って第２の単結晶シリコン層１４８の中まで各々が垂直に延在する第２のチャネル構造１５２のアレイと、第２のメモリスタック１５０の上方に配設され第２のビットライン１５８を含む第２のアレイ相互接続層１５６とを含むことができる。第２の単結晶シリコン層１４８を第１のメモリアレイデバイス構造１１０の上にボンディングした結果として、第１のアレイ相互接続層１４０と第２の単結晶シリコン層１４８との間に第２のボンディング界面１４６が形成され得る。
第１のメモリアレイデバイス構造１１０の中の第１の単結晶シリコン層１１８と同様に、第２の単結晶シリコン層１４８は、単結晶シリコンを含むことができ、たとえば、ポリシリコンまたはアモルファスシリコンなどの他の形態のシリコンよりも優れた電気的性能（たとえば、より大きいキャリア移動度）を有する単結晶シリコンから全体的に作られ得る。いくつかの実施形態では、第２の単結晶シリコン層１４８は、限定はしないが、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイドなどを含む、金属元素とともにシリコンを有する金属シリサイドなどの、単結晶シリコンから形成された複合材料を含む。第２の単結晶シリコン層１４８は、第２のチャネル構造１５２のアレイの共通ソースとして機能することができる。
いくつかの実施形態では、第２の単結晶シリコン層１４８の厚さは、１μｍと１００μｍとの間（たとえば、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、１５μｍ、２０μｍ、２５μｍ、３０μｍ、３５μｍ、４０μｍ、４５μｍ、５０μｍ、５５μｍ、６０μｍ、６５μｍ、７０μｍ、７５μｍ、８０μｍ、８５μｍ、９０μｍ、９５μｍ、１００μｍ、これらの値のうちのいずれかだけ下側端部によって仕切られる任意の範囲、またはこれらの値のうちの任意の２つによって規定される任意の範囲）などの、約１μｍと約１００μｍとの間にある。いくつかの実施形態では、第２のメモリスタック１５０がその上に形を成すことができる基盤として、第２の単結晶シリコン層１４８が、第２のメモリスタック１５０の少なくとも幅に沿って（たとえば、図１Ａに示すようにｘ方向において）横方向に延在する。第２の単結晶シリコン層１４８の初期横方向寸法が、第２の単結晶シリコン層１４８がそこから転写されるドナー基板の横方向寸法によって決定されてよく、第１のアレイ相互接続層１４０の上方にボンディングされた後に、たとえば、第２の単結晶シリコン層１４８をパターン形成およびエッチングすることによって変更されてよいことが理解される。第１の単結晶シリコン層１１８および第２の単結晶シリコン層１４８の横方向寸法は、同じかまたは異なってよい。
いくつかの実施形態では、ウエハコストを節約するために、第２の単結晶シリコン層１４８は、第１の単結晶シリコン層１１８がそこから転写される同じドナー基板から転写される。他の実施形態では、製作サイクル時間をさらに短縮するために、第１の単結晶シリコン層１１８および第２の単結晶シリコン層１４８が、それぞれ、２つの異なるドナー基板から、並行して基板１０２に形成および転写されてよいことが理解される。第２の単結晶シリコン層１４８を第１のメモリアレイデバイス構造１１０の上にボンディングするために再び実行されたデボンディングプロセスの結果として、第１のアレイ相互接続層１４０と第２の単結晶シリコン層１４８との間に第２のボンディング界面１４６が形成され得る。いくつかの実施形態では、第２のボンディング界面１４６は、第１のアレイ相互接続層１４０および第２の単結晶シリコン層１４８が遭遇およびボンディングされる場所である。実際には、第２のボンディング界面１４６は、第１のアレイ相互接続層１４０の上面および第２の単結晶シリコン層１４８の底面を含む、いくつかの厚さを有する層であり得る。
いくつかの実施形態では、第２の単結晶シリコン層１４８は、中間にパッシベーション層１４４を用いずに第１のアレイ相互接続層１４０の中の第１のビットライン１４２の直上に配設される。たとえば、第２の単結晶シリコン層１４８の厚さを調整すること、および／または所望のドーピングレベルでの任意の好適なドーパントによって第２の単結晶シリコン層１４８の中にウェルを形成することによって、第１のアレイ相互接続層１４０と第２のメモリスタック１５０（および第２のチャネル構造１５２）との間の電気的結合および漏洩を低減する同じ効果が達成され得る。したがって、第２の単結晶シリコン層１４８は、第１のアレイ相互接続層１４０と第２のメモリスタック１５０との間にウェルを含むことができる。
第１のメモリアレイデバイス構造１１０の中の相対物と同様に、第２のメモリスタック１５０は、第２の複数の導体／誘電体層ペア、すなわち、交互配置された導体層および誘電体層を含むことができ、第２のチャネル構造１５２は、上記で詳細に説明したような「電荷トラップ」タイプのＮＡＮＤメモリストリングであり得る。いくつかの実施形態では、第２の各チャネル構造１５２は、ＮＡＮＤメモリストリングのソースの一部として第２の単結晶シリコン層１４８の中まで延在する、ＳＥＧプラグなどの下側プラグ１５４を含む。下側プラグ１５４は、第２のチャネル構造１５２の下側端部において第２の単結晶シリコン層１４８からエピタキシャル成長され得、単結晶シリコン、すなわち、第２の単結晶シリコン層１４８と同じ材料を含むことができる。第２の単結晶シリコン層１４８は、第２のチャネル構造１５２のアレイのソース層としてそのように動作することができる。
第１のメモリアレイデバイス構造１１０の中の相対物と同様に、３Ｄメモリデバイス１００の第２のメモリアレイデバイス構造１１２も、第２のメモリスタック１５０の上方に配設された第２のアレイ相互接続層１５６、および第２のチャネル構造１５２との間でそれを通じて電気信号を伝達するための第２のチャネル構造１５２を含むことができる。いくつかの実施形態では、第２のアレイ相互接続層１５６は、第２のチャネル構造１５２の上方に配設されそれに電気的に接続された、第２のビットライン１５８を含む。第２のチャネル構造１５２の上側端部におけるドレインは、ビットラインコンタクトを通じて第２のビットライン１５８に電気的に接続され得る。第２のビットライン１５８は、周辺相互接続層１０８の中のＴＳＶ１６０および相互接続部を通じて、マルチプレクサなどの周辺デバイス層１０４に電気的に接続され得る。その結果、第２のチャネル構造１５２は、第２のビットライン１５８を通じて周辺デバイス層１０４に電気的に接続され得る。いくつかの実施形態では、周辺デバイス層１０４の中のマルチプレクサは、第１のメモリアレイデバイス構造１１０の中の第１のチャネル構造１２２、および第２のメモリアレイデバイス構造１１２の中の第２のチャネル構造１５２のうちの、１つを選択するように構成される。第１のメモリアレイデバイス構造１１０の中の第１のチャネル構造１２２、および第２のメモリアレイデバイス構造１１２の中の第２のチャネル構造１５２は、いくつかの実施形態によれば、マルチプレクサによって周辺デバイス層１０４の中の同じデータバッファ（たとえば、ビットラインページバッファ）および／またはドライバ（たとえば、ワードラインドライバ）を共有する。スリット構造、ＴＡＣ、およびローカルコンタクトなどの、第２のメモリアレイデバイス構造１１２の追加構成要素は、第１のメモリアレイデバイス構造１１０の中のそれらの相対物と実質的に類似であり、したがって繰り返さない。
図１Ａに示すように、３Ｄメモリデバイス１００は、第２のメモリアレイデバイス構造１１２の上方にスタッキングされた第３のメモリアレイデバイス構造１１４を含むことによって、垂直にさらにスケーラブルであり得る。いくつかの実施形態では、第３のメモリアレイデバイス構造１１４は、第２のアレイ相互接続層１５６の上方に配設された第３の単結晶シリコン層１６４と、第３の単結晶シリコン層１６４の上方に配設された第３のメモリスタック１６６と、第３のメモリスタック１６６を通って第３の単結晶シリコン層１６４の中まで各々が垂直に延在する第３のチャネル構造１６８のアレイと、第３のメモリスタック１６６の上方に配設され第３のビットライン１７４を含む第３のアレイ相互接続層１７２とを含む。第３の単結晶シリコン層１６４を第２のメモリアレイデバイス構造１１２の上にボンディングした結果として、第２のアレイ相互接続層１５６と第３の単結晶シリコン層１６４との間に第３のボンディング界面１６２が形成され得る。第３の単結晶シリコン層１６４、第３のメモリスタック１６６、第３のチャネル構造１６８、第３のアレイ相互接続層１７２、および第３のボンディング界面１６２は、第１のメモリアレイデバイス構造１１０および第２のメモリアレイデバイス構造１１２の中のそれらの相対物と実質的に類似であり、したがって繰り返さない。
いくつかの実施形態では、ウエハコストを節約するために、第３の単結晶シリコン層１６４は、第１の単結晶シリコン層１１８および／または第２の単結晶シリコン層１４８がそこから転写される同じドナー基板から転写される。他の実施形態では、製作サイクル時間をさらに短縮するために、第１の単結晶シリコン層１１８、第２の単結晶シリコン層１４８、および第３の単結晶シリコン層１６４が、それぞれ、３つの異なるドナー基板から、並行して基板１０２に形成および転写されてよいことが理解される。第３の単結晶シリコン層１６４を第２のメモリアレイデバイス構造１１２の上にボンディングするために再び実行されたデボンディングプロセスの結果として、第２のアレイ相互接続層１５６と第３の単結晶シリコン層１６４との間に第３のボンディング界面１６２が形成され得る。いくつかの実施形態では、第３の各チャネル構造１６８は、ＮＡＮＤメモリストリングのソースの一部として第３の単結晶シリコン層１６４の中まで延在する、ＳＥＧプラグなどの下側プラグ１７０を含む。下側プラグ１７０は、第３のチャネル構造１６８の下側端部において第３の単結晶シリコン層１６４からエピタキシャル成長され得、単結晶シリコン、すなわち、第３の単結晶シリコン層１６４と同じ材料を含むことができる。第３の単結晶シリコン層１６４は、第３のチャネル構造１６８のアレイのソース層としてそのように動作することができる。
いくつかの実施形態では、第３のアレイ相互接続層１７２は、第３のチャネル構造１６８の上方に配設されそれに電気的に接続された、第３のビットライン１７４を含む。第３のチャネル構造１６８の上側端部におけるドレインは、ビットラインコンタクトを通じて第３のビットライン１７４に電気的に接続され得る。第３のビットライン１７４は、周辺相互接続層１０８の中のＴＳＶ１７５および相互接続部を通じて、マルチプレクサなどの周辺デバイス層１０４に電気的に接続され得る。その結果、第３のチャネル構造１６８は、第３のビットライン１７４を通じて周辺デバイス層１０４に電気的に接続され得る。いくつかの実施形態では、周辺デバイス層１０４の中のマルチプレクサは、第１のチャネル構造１２２、第２のチャネル構造１５２、および第３のチャネル構造１６８のうちの、１つを選択するように構成される。第１のチャネル構造１２２、第２のチャネル構造１５２、および第３のチャネル構造１６８は、いくつかの実施形態によれば、マルチプレクサによって周辺デバイス層１０４の中の同じデータバッファ（たとえば、ビットラインページバッファ）および／またはドライバ（たとえば、ワードラインドライバ）を共有する。スリット構造、ＴＡＣ、およびローカルコンタクトなどの、第３のメモリアレイデバイス構造１１４の追加構成要素は、第１のメモリアレイデバイス構造１１０および第２のメモリアレイデバイス構造１１２の中のそれらの相対物と実質的に類似であり、したがって繰り返さない。
図１Ａでは周辺デバイス層１０４がメモリアレイデバイス構造１１０、１１２、および１１４の下方に配設されるが、周辺デバイス層１０４の相対位置が、図１Ａにおける例によって限定されず、図１Ｂの中のメモリアレイデバイス構造１７６、１８４、および１９２の上方などの、任意の他の好適な位置であってよいことが理解される。図１Ｂに示すように、３Ｄメモリデバイス１００は、中間に周辺デバイス層を用いずに基板１０２の上に配設された第１のメモリアレイデバイス構造１７６を含むことができる。３Ｄメモリデバイス１００はまた、中間に第１のボンディング界面１８２を用いて第１のメモリアレイデバイス構造１７６の上に配設された第２のメモリアレイデバイス構造１８４を含むことができる。図１Ａの中の相対物に関して上記で説明したように、第２のメモリアレイデバイス構造１８４は、デボンディングプロセスを使用して単結晶シリコン層を別のドナー基板から基板１０２に転写することと、それに続いてメモリスタック、チャネル構造、スリット構造、ＴＡＣ、ローカルコンタクト、およびアレイ相互接続層などの他の構成要素を、単結晶シリコン層の上方に形成することとによって、形成され得る。３Ｄメモリデバイス１００は、中間に第２のボンディング界面１９１を用いて第２のメモリアレイデバイス構造１８４の上に配設された第３のメモリアレイデバイス構造１９２をさらに含むことができる。同様に、第３のメモリアレイデバイス構造１９２は、デボンディングプロセスを使用して別の単結晶シリコン層を別のドナー基板から基板１０２に転写することと、それに続いて他の構成要素を他の単結晶シリコン層の上方に形成することとによって、形成され得る。図１Ｂの中のメモリアレイデバイス構造１７６、１８４、および１９２の構成要素は、メモリアレイデバイス構造１１０、１１２、および１１４の中のそれらの相対物と実質的に類似であり、したがって繰り返さない。
図１Ｂに示すように、３Ｄメモリデバイス１００は、メモリアレイデバイス構造１７６、１８４、および１９２の上方に配設された単結晶シリコン層１９６を含む。いくつかの実施形態では、単結晶シリコン層１９６は、本明細書で詳細に説明するようなデボンディングプロセスを使用して別のドナー基板から基板１０２に転写される。単結晶シリコン層１９６を第３のメモリアレイデバイス構造１９２の上にボンディングするために実行されたデボンディングプロセスの結果として、第３のメモリアレイデバイス構造１９２と単結晶シリコン層１９６との間に第３のボンディング界面１９５が形成され得る。単結晶シリコン層１９６は、単結晶シリコンを含むことができ、たとえば、ポリシリコンまたはアモルファスシリコンなどの他の形態のシリコンよりも優れた電気的性能（たとえば、より大きいキャリア移動度）を有する単結晶シリコンから全体的に作られ得る。いくつかの実施形態では、単結晶シリコン層１９６は、限定はしないが、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイドなどを含む、金属元素とともにシリコンを有する金属シリサイドなどの、単結晶シリコンから形成された複合材料を含む。いくつかの実施形態では、単結晶シリコン層１９６の厚さは、１μｍと１００μｍとの間（たとえば、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、１５μｍ、２０μｍ、２５μｍ、３０μｍ、３５μｍ、４０μｍ、４５μｍ、５０μｍ、５５μｍ、６０μｍ、６５μｍ、７０μｍ、７５μｍ、８０μｍ、８５μｍ、９０μｍ、９５μｍ、１００μｍ、これらの値のうちのいずれかだけ下側端部によって仕切られる任意の範囲、またはこれらの値のうちの任意の２つによって規定される任意の範囲）などの、約１μｍと約１００μｍとの間にある。
いくつかの実施形態では、３Ｄメモリデバイス１００は、単結晶シリコン層１９６の上の周辺デバイス層１９７を含む。周辺デバイス層１９７は単結晶シリコン層１９６「の上に」形成され得、ここで、周辺デバイス層１９７の全体または一部は、単結晶シリコン層１９６の中（たとえば、単結晶シリコン層１９６の上面の下方）かつ／または単結晶シリコン層１９６の直上に形成される。周辺デバイス層１９７は、単結晶シリコン層１９６の上に形成された複数のトランジスタを含むことができる。トランジスタの分離領域（たとえば、ＳＴＩ）およびドープ領域（たとえば、ソース領域およびドレイン領域）が、同様に単結晶シリコン層１９６の中に形成され得る。３Ｄメモリデバイス１００は、周辺デバイス層１９７との間で電気信号を伝達するために、周辺デバイス層１９７の上方の相互接続層（本明細書では「周辺相互接続層」１９８とも呼ばれる）をさらに含むことができる。周辺相互接続層１９８は、複数のＭＥＯＬまたはＢＥＯＬ相互接続部を含むことができる。図１Ｂの中の周辺デバイス層１９７および周辺相互接続層１９８は、図１Ａの中のそれらの相対物と実質的に類似であり、したがって繰り返さない。
いくつかの実施形態では、第１のメモリアレイデバイス構造１７６は、第１のメモリアレイデバイス構造１７６のチャネル構造の上方に配設されそれに電気的に接続された、第１のビットライン１８０を含む、第１のアレイ相互接続層１７８を含む。第１のビットライン１８０は、周辺相互接続層１９８の中のＴＳＶおよび相互接続部を通じて、マルチプレクサなどの周辺デバイス層１９７に電気的に接続され得る。同様に、第２のメモリアレイデバイス構造１８４は、第２のメモリアレイデバイス構造１８４のチャネル構造の上方に配設されそれに電気的に接続された、第２のビットライン１９０を含む、第２のアレイ相互接続層１８８を含む。第２のビットライン１９０は、周辺相互接続層１９８の中のＴＳＶおよび相互接続部を通じて、マルチプレクサなどの周辺デバイス層１９７に電気的に接続され得る。同様に、第３のメモリアレイデバイス構造１９２は、第３のメモリアレイデバイス構造１９２のチャネル構造の上方に配設されそれに電気的に接続された、第３のビットライン１９４を含む、第３のアレイ相互接続層１９３を含む。第３のビットライン１９４は、周辺相互接続層１９８の中のＴＳＶおよび相互接続部を通じて、マルチプレクサなどの周辺デバイス層１９７に電気的に接続され得る。その結果、第１のメモリアレイデバイス構造１７６、第２のメモリアレイデバイス構造１８４、および第３のメモリアレイデバイス構造１９２の中の、チャネル構造は、それぞれ、第１のビットライン１８０、第２のビットライン１９０、および第３のビットライン１９４を通じて、周辺デバイス層１９７に電気的に接続され得る。周辺デバイス層１９７は、いくつかの実施形態によれば、第１のアレイ相互接続層１７８、第２のアレイ相互接続層１８８、および第３のアレイ相互接続層１９３（ならびにそれらの中の、第１のビットライン１８０、第２のビットライン１９０、および第３のビットライン１９４）の各々の上方に配設される。
図示しないが、３Ｄメモリデバイス１００の中の周辺デバイス層が、メモリアレイデバイス構造のうちの２つのすぐ間にあり得るが、メモリアレイデバイス構造のうちのいずれか１つと同じレベルの上にはあり得ないことが理解される。すなわち、周辺デバイス層は、周辺デバイス層に専用の単結晶シリコン層の上に形成され得、メモリアレイデバイス構造によって共有され得ない。他の実施形態では、３Ｄメモリデバイス１００の中の周辺デバイス層が、メモリアレイデバイス構造によって共有される同じ単結晶シリコン層（すなわち基板１０２）の上にあってよいことがさらに理解される。すなわち、周辺デバイス層は、メモリアレイデバイス構造と同じレベルの上、かつメモリアレイデバイス構造のメモリスタックの横に、形成され得る。周辺デバイスとメモリスタックの両方が配設されるレベルは、マルチスタック３Ｄメモリデバイス１００の最低レベル（すなわち、基板１０２の上）、最高レベル、または任意の中間レベルであり得る。
たとえば、図１Ｃに示すように、周辺デバイス層１１５およびメモリスタック１０７は両方とも、３Ｄメモリデバイス１００の中間レベルにおいて、（メモリアレイデバイス構造１０３の一部として）同じ単結晶シリコン層１０５の上に配設され得る。いくつかの実施形態では、周辺デバイス層１１５は、単結晶シリコン層１０５の上かつメモリスタック１０７の横にある。図１Ｃに示すように、３Ｄメモリデバイス１００は、基板１０２とメモリアレイデバイス構造１０３との間にメモリアレイデバイス構造１７６を、またメモリアレイデバイス構造１０３の上方に別のメモリアレイデバイス構造１１４を、さらに含むことができる。メモリアレイデバイス構造１１４および１７６の詳細は、図１Ａおよび図１Ｂに関して上記で説明され、したがって繰り返さない。
いくつかの実施形態では、単結晶シリコン層１０５は、本明細書で詳細に説明するようなデボンディングプロセスを使用して別のドナー基板から基板１０２に転写される。単結晶シリコン層１０５をメモリアレイデバイス構造１７６の上にボンディングするために実行されたデボンディングプロセスの結果として、メモリアレイデバイス構造１７６と単結晶シリコン層１０５との間に第１のボンディング界面１２３が形成され得る。単結晶シリコン層１０５は、単結晶シリコンを含むことができ、たとえば、ポリシリコンまたはアモルファスシリコンなどの他の形態のシリコンよりも優れた電気的性能（たとえば、より大きいキャリア移動度）を有する単結晶シリコンから全体的に作られ得る。いくつかの実施形態では、単結晶シリコン層１０５は、限定はしないが、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイドなどを含む、金属元素とともにシリコンを有する金属シリサイドなどの、単結晶シリコンから形成された複合材料を含む。いくつかの実施形態では、単結晶シリコン層１０５の厚さは、１μｍと１００μｍとの間（たとえば、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、１５μｍ、２０μｍ、２５μｍ、３０μｍ、３５μｍ、４０μｍ、４５μｍ、５０μｍ、５５μｍ、６０μｍ、６５μｍ、７０μｍ、７５μｍ、８０μｍ、８５μｍ、９０μｍ、９５μｍ、１００μｍ、これらの値のうちのいずれかだけ下側端部によって仕切られる任意の範囲、またはこれらの値のうちの任意の２つによって規定される任意の範囲）などの、約１μｍと約１００μｍとの間にある。いくつかの実施形態では、メモリスタック１０７と周辺デバイス層１１５の両方がその上に形を成すことができる基盤として、単結晶シリコン層１０５が、メモリスタック１０７と周辺デバイス層１１５の両方にぴったり合うように、メモリスタック１０７の幅よりも大きい幅に沿って（たとえば、図１Ｃに示すようにｘ方向において）横方向に延在する。
周辺デバイス層１１５は、単結晶シリコン層１０５の上かつメモリスタック１０７の横に形成された、複数のトランジスタ１１７を含むことができる。トランジスタ１１７の分離領域（たとえば、ＳＴＩ）およびドープ領域（たとえば、ソース領域およびドレイン領域）が、同様に単結晶シリコン層１０５の中に形成され得る。３Ｄメモリデバイス１００は、周辺デバイス層１１５との間で電気信号を伝達するために、周辺相互接続層をさらに含むことができる。図１Ｃの中の周辺デバイス層１１５および周辺相互接続層は、図１Ａの中のそれらの相対物と実質的に類似であり、したがって繰り返さない。
メモリアレイデバイス構造１０３は、（たとえば、その下側端部におけるそれぞれのＳＥＧプラグによって）メモリスタック１０７を通って単結晶シリコン層１０５の中まで各々が垂直に延在するチャネル構造１０９のアレイをさらに含むことができる。メモリアレイデバイス構造１０３は、メモリスタック１０７の上方のビットライン１１３を含みチャネル構造１０９に電気的に接続された、アレイ相互接続層１１１をさらに含むことができる。ビットライン１１３は、ビアコンタクト１１９を通じて周辺デバイス層１１５に電気的に接続され得る。メモリアレイデバイス構造１０３のアレイ相互接続層１１１とメモリアレイデバイス構造１１４の単結晶シリコン層１６４との間に、第２のボンディング界面１２５が形成され得る。
図２は、本開示のいくつかの実施形態による、転写された相互接続層を有する例示的なマルチスタック３Ｄメモリデバイス２００の断面図を示す。図１Ａ～図１Ｃにおいて、３Ｄメモリデバイス１００の各相互接続層は、相互接続部およびＩＬＤ層の堆積によって、それぞれのメモリスタックまたは周辺デバイス層の上方にモノリシックに形成される。（ビットラインを含む）相互接続層が、専用のウエハスライスとして非モノリシックに形成されてよく、本明細書で詳細に説明するデボンディングプロセスを使用して、別のドナー基板から３Ｄメモリデバイス２００に転写されてよいことが理解される。その結果、３Ｄメモリデバイス２００の製作サイクルは、複数の相互接続層を異なるドナー基板から並行して形成することによって短縮され得る。３Ｄメモリデバイス１００と２００の両方における類似の構造の詳細（たとえば、材料、製作プロセス、機能など）が、以下で繰り返されなくてよいことが理解される。
図２に示すように、３Ｄメモリデバイス２００は、シリコン（たとえば、単結晶シリコン）、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、ＳＯＩ、または任意の他の好適な材料を含むことができる、基板２０２を含むことができる。いくつかの実施形態では、３Ｄメモリデバイス２００は、ＮＡＮＤメモリストリングのアレイ、たとえば、第１の複数の交互配置された導体層および誘電体層を基板２０２の上方に有する第１のメモリスタック２１０を通って各々が垂直に延在する第１のチャネル構造２１２のアレイの形態で、メモリセルが設けられる、ＮＡＮＤフラッシュメモリデバイスである。第１の各チャネル構造２１２は、複合誘電体層（「メモリ膜」２１４とも呼ばれる）および半導体チャネル２１６を含むことができる。いくつかの実施形態では、半導体チャネル２１６は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどの、シリコンを含む。
いくつかの実施形態では、メモリ膜２１４は、トンネリング層、蓄積層（「電荷トラップ層」とも呼ばれる）、および障壁層を含む。メモリ膜２１４および半導体チャネル２１６は、いくつかの実施形態によれば、第１のチャネル構造２１２の側壁に沿って形成される。第１の各チャネル構造２１２は、その上側端部において上側プラグ２１８を、またその下側端部において下側プラグ２２０を含むことができる。いくつかの実施形態では、上側プラグ２１８は、ポリシリコンなどの半導体材料を含み、第１のチャネル構造２１２のドレインとして動作する。いくつかの実施形態では、下側プラグ２２０は、基板２０２の中まで、すなわち、基板２０２の上面の下方に、延在する。下側プラグ２２０は、いくつかの実施形態によれば、単結晶シリコンなどの半導体材料を含み、第１のチャネル構造２１２のソースの一部として動作する。
いくつかの実施形態では、３Ｄメモリデバイス２００は、第１のチャネル構造２１２のＡＣＳを電気的に制御するために、第１のメモリスタック２１０を通って基板２０２まで垂直に延在し、かつ基板２０２と接触しているソース導体として動作する、スリット構造２２２（たとえば、ＧＬＳ）をさらに含む。３Ｄメモリデバイス２００は、第１のメモリスタック２１０を通って垂直に延在するＴＡＣ２２４をさらに含むことができる。いくつかの実施形態では、３Ｄメモリデバイス２００は、ビットラインコンタクト２２８およびワードラインコンタクト２２６などの、第１のチャネル構造２１２に電気的に接続されるべきローカルコンタクトをさらに含む。
図２に示すように、３Ｄメモリデバイス２００は、第１のメモリスタック２１０および第１のチャネル構造２１２の上方に、第１のアレイ相互接続層２３２をさらに含むことができる。第１のアレイ相互接続層２３２は、第１のチャネル構造２１２との間で電気信号を伝達することができる。第１のアレイ相互接続層２３２は、いくつかの実施形態によれば、１つまたは複数のＩＬＤ層の中に形成された、第１のビットライン２３４などの複数の相互接続部を含む。真下のメモリスタックの上方に（たとえば、相互接続部およびＩＬＤ層の堆積によって）モノリシックに形成される、図１Ａ～図１Ｃの中の３Ｄメモリデバイス１００のアレイ相互接続層からの差異、すなわち、３Ｄメモリデバイス１００の第１のアレイ相互接続層２３２は、異なるドナー基板の上に非モノリシックに形成され、デボンディングプロセスを使用して第１のメモリスタック２１０の上に転写される。ボンディングの結果として、単結晶シリコン層と真下のアレイ相互接続層との間に配設される図１Ａ～図１Ｃの中の３Ｄメモリデバイス１００のボンディング界面とは異なる第１のボンディング界面２３０が、第１のアレイ相互接続層２３２と真下の第１のメモリスタック２１０との間に配設され得る。
いくつかの実施形態では、３Ｄメモリデバイス２００は、第１のアレイ相互接続層２３２の上に配設された第１の単結晶シリコン層２３６をさらに含む。第１の単結晶シリコン層２３６は、同じドナー基板の上に第１のアレイ相互接続層２３２とともにモノリシックに形成され得、次いで、第１のアレイ相互接続層２３２と一緒にドナー基板から転写され得る。その結果、いくつかの実施形態によれば、３Ｄメモリデバイス２００の中の第１の単結晶シリコン層２３６と真下の第１のアレイ相互接続層２３２との間には、ボンディング界面がない。上記で説明したように、いくつかの実施形態では、第１の単結晶シリコン層２３６は、中間にパッシベーション層（たとえば、ＩＬＤ層）を用いずに第１のアレイ相互接続層２３２の中の第１のビットライン２３４の直上に配設される。第１の単結晶シリコン層２３６は、第１のアレイ相互接続層２３２と第２のメモリスタック２３８との間の電気的結合および漏洩を低減するために、所望のドーピングレベルでの任意の好適なドーパントを用いて、第１のアレイ相互接続層２３２と第２のメモリスタック２３８との間にウェルを含めることができる。他の実施形態では、第１の単結晶シリコン層２３６と第１のアレイ相互接続層２３２の中の第１のビットライン２３４との間にパッシベーション層（図示せず）が形成されてよいことが理解される。たとえば、第１のビットライン２３４は、その上にパッシベーション層を含む１つまたは複数のＩＬＤ層の中に配設されてよい。
第１の単結晶シリコン層２３６は、単結晶シリコンを含むことができ、たとえば、ポリシリコンまたはアモルファスシリコンなどの他の形態のシリコンよりも優れた電気的性能（たとえば、より大きいキャリア移動度）を有する単結晶シリコンから全体的に作られ得る。いくつかの実施形態では、第１の単結晶シリコン層２３６は、限定はしないが、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイドなどを含む、金属元素とともにシリコンを有する金属シリサイドなどの、単結晶シリコンから形成された複合材料を含む。いくつかの実施形態では、第１の単結晶シリコン層２３６の厚さは、１μｍと１００μｍとの間（たとえば、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、１５μｍ、２０μｍ、２５μｍ、３０μｍ、３５μｍ、４０μｍ、４５μｍ、５０μｍ、５５μｍ、６０μｍ、６５μｍ、７０μｍ、７５μｍ、８０μｍ、８５μｍ、９０μｍ、９５μｍ、１００μｍ、これらの値のうちのいずれかだけ下側端部によって仕切られる任意の範囲、またはこれらの値のうちの任意の２つによって規定される任意の範囲）などの、約１μｍと約１００μｍとの間にある。いくつかの実施形態では、第２のメモリスタック２３８がその上に形を成すことができる基盤として、第１の単結晶シリコン層２３６が、第２のメモリスタック２３８の少なくとも幅に沿って（たとえば、図２に示すようにｘ方向において）横方向に延在する。第１の単結晶シリコン層２３６の初期横方向寸法が、第１の単結晶シリコン層２３６がそこから転写されるドナー基板の横方向寸法によって決定されてよく、第１のメモリスタック２１０の上方にボンディングされた後に、たとえば、第１の単結晶シリコン層２３６をパターン形成およびエッチングすることによって変更されてよいことが理解される。
３Ｄメモリデバイス１００と同様に、３Ｄメモリデバイス２００は、第２のメモリスタック２３８およびそれを通る第２のチャネル構造２４０のアレイを第１の単結晶シリコン層２３６の上に形成することによって、垂直にスケーラブルであり得る。第２のメモリスタック２３８は、いくつかの実施形態によれば、第２の複数の交互配置された導体層および誘電体層を第１の単結晶シリコン層２３６の上方に含む。いくつかの実施形態では、第２のチャネル構造２４０は、第２のメモリスタック２３８を通って垂直に延在し、第１の単結晶シリコン層２３６の中まで延在するＳＥＧプラグなどの下側プラグ２４２を含む。下側プラグ２４２は、第２のチャネル構造２４０の下側端部において第１の単結晶シリコン層２３６からエピタキシャル成長され得、単結晶シリコン、すなわち、第１の単結晶シリコン層２３６と同じ材料を含むことができる。第１の単結晶シリコン層２３６は、第２のチャネル構造２４０のアレイのソース層としてそのように動作することができる。
いくつかの実施形態では、３Ｄメモリデバイス２００は、第２のメモリスタック２３８を通って第１の単結晶シリコン層２３６まで各々が垂直に延在する、別のスリット構造２４６および別のＴＡＣ２４８をさらに含む。スリット構造２４６およびＴＡＣ２４８は、スリット構造２２２およびＴＡＣ２２４と実質的に類似であり、したがって繰り返さない。いくつかの実施形態では、３Ｄメモリデバイス２００は、第２のビットライン２５４を含む第２のアレイ相互接続層２５２、および第２のメモリスタック２３８と第２のアレイ相互接続層２５２との間の第２のボンディング界面２５０を、さらに含む。３Ｄメモリデバイス２００は、第２のアレイ相互接続層２５２の上の第２の単結晶シリコン層２５６をさらに含むことができる。第１のアレイ相互接続層２３２および第１の単結晶シリコン層２３６と同様に、第２のアレイ相互接続層２５２および第２の単結晶シリコン層２５６が、同じドナー基板の上にモノリシックに形成され得、次いで、デボンディングプロセスを使用して第２のメモリスタック２３８の上に一緒に転写され得る。第２のアレイ相互接続層２５２および第２の単結晶シリコン層２５６がその上に形成されるドナー基板は、ウエハコストを低減するために、第１のアレイ相互接続層２３２および第１の単結晶シリコン層２３６がその上に形成されるドナー基板と同じであってよく、または並列処理を達成してサイクル時間を短縮するために、第１のアレイ相互接続層２３２および第１の単結晶シリコン層２３６がその上に形成されるドナー基板とは異なってよい。
図２は周辺デバイス層を示さないが、図１Ａ～図１Ｃに関して上記で説明したようなマルチスタック３Ｄメモリデバイスの中の任意の好適な位置に、周辺デバイス層が配設され得ることが理解される。任意の好適な個数のアレイ相互接続層を単結晶シリコン層と一緒に１つまたは複数のドナー基板から基板２０２に転写することによって、３Ｄメモリデバイス２００が垂直にスケーラブルであるので、メモリスタックおよびそれを通るチャネル構造のアレイの個数が図２に示す例によって限定されないことがさらに理解される。
製造歩留まりを犠牲にすることなく、メモリスタックの中のレベルの数を増やすことによってセル密度をさらに大きくするために、３Ｄメモリデバイスのメモリスタックは、一緒にスタッキングされた複数のメモリデッキを含んでよく、その結果、その各々が複数のメモリデッキのうちのそれぞれのメモリデッキを通って垂直に延在する複数のチャネル構造を垂直に接続することによって、もっと長いＮＡＮＤメモリストリングが達成され得る。マルチデッキアーキテクチャを有する３Ｄメモリデバイスは、本明細書では「マルチデッキ３Ｄメモリデバイス」と呼ばれる。メモリスタックのうちの少なくとも１つが２つ以上のメモリデッキを含む限り、マルチスタック３Ｄメモリデバイス（たとえば、図１Ａ～図１Ｃおよび図２の中の３Ｄメモリデバイス１００および２００）が同様にマルチデッキ３Ｄメモリデバイスであってよいことが理解される。図３は、本開示のいくつかの実施形態による例示的なマルチデッキ３Ｄメモリデバイス３００の断面図を示す。図３は、３Ｄメモリデバイス３００の中の複数のメモリデッキを有する単一のメモリスタックを示すが、マルチデッキアーキテクチャが任意の数のメモリスタックに拡大され得ることが理解される。複数のメモリデッキを有するメモリスタックがマルチスタックアーキテクチャの下に（たとえば、図３に示すように）、その中間に、またはその上にあり得ることも理解される。３Ｄメモリデバイス１００および３００の両方における類似の構造の詳細（たとえば、材料、製作プロセス、機能など）が、以下で繰り返されなくてよいことがさらに理解される。
図３に示すように、３Ｄメモリデバイス３００は、シリコン（たとえば、単結晶シリコン）、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、ＳＯＩ、または任意の他の好適な材料を含むことができる、基板３０２を含むことができる。いくつかの実施形態では、３Ｄメモリデバイス３００は、ＮＡＮＤメモリストリングのアレイの形態でメモリセルが設けられる、ＮＡＮＤフラッシュメモリデバイスである。いくつかの実施形態では、各ＮＡＮＤメモリストリングは、垂直方向において互いに接触している複数のチャネル構造を含む。ＮＡＮＤメモリストリングの中のチャネル構造は、ポリシリコンまたはアモルファスシリコンなどの他の形態のシリコンよりも優れた電気的性能（たとえば、より大きいキャリア移動度）を有する単結晶シリコンを含む、デッキ間プラグに電気的に接続され得る。ＮＡＮＤメモリストリングの各チャネル構造は、（一緒にメモリスタックを形成する）スタッキングされた複数のメモリデッキのそれぞれのメモリデッキを通って垂直に延在することができる。
たとえば、図３に示すように、３Ｄメモリデバイス３００は、基板３０２の上方に配設された第１のメモリデッキ３０４を含むことができる。第１のメモリデッキ３０４は、第１の複数の導体／誘電体層ペア、すなわち、交互配置された導体層および誘電体層を含む。いくつかの実施形態では、３Ｄメモリデバイス３００は、第１のメモリデッキ３０４を通って各々が垂直に延在する第１のチャネル構造３１０のアレイを含む。第１の各チャネル構造３１０は、複合誘電体層（「メモリ膜」３１２とも呼ばれる）および半導体チャネル３１４を含むことができる。いくつかの実施形態では、半導体チャネル３１４は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどの、シリコンを含む。いくつかの実施形態では、メモリ膜３１２は、トンネリング層、蓄積層（「電荷トラップ層」とも呼ばれる）、および障壁層を含む。メモリ膜３１２および半導体チャネル３１４は、いくつかの実施形態によれば、第１のチャネル構造３１０の側壁に沿って形成される。第１の各チャネル構造３１０は、円筒形状（たとえば、ピラー形状）を有することができる。半導体チャネル３１４、メモリ膜３１２のトンネリング層、蓄積層、および障壁層は、いくつかの実施形態によれば、この順序でピラーの中心から外面に向かって半径方向に沿って配置される。
いくつかの実施形態では、第１の各チャネル構造３１０は、その上側端部において上側プラグ３１６を、またその下側端部において下側プラグ３１８を含むことができる。すなわち、半導体チャネル３１４は、いくつかの実施形態によれば、それぞれ、上側プラグ３１６と下側プラグ３１８との間にそれらと接触して垂直に配設される。いくつかの実施形態では、上側プラグ３１６は、ポリシリコンなどの半導体材料を含み、半導体チャネル３１４の上方にありそれと接触している。たとえば、上側プラグ３１６と半導体チャネル３１４の両方は、ポリシリコンを含むことができ、電気的に接続される。他の実施形態では、第１のチャネル構造３１０が上側プラグ３１６を含まなくてよいことが理解される。いくつかの実施形態では、下側プラグ３１８は、基板３０２の中まで、すなわち、基板３０２の上面の下方に、延在する。下側プラグ３１８は、いくつかの実施形態によれば、半導体材料を含み、（下部における第１のチャネル構造３１０とともに）それぞれのＮＡＮＤメモリストリングのソースの一部として動作する。いくつかの実施形態では、下側プラグ３１８は、第１のチャネル構造３１０の下側端部において基板３０２からエピタキシャル成長された、ＳＥＧプラグである。ＳＥＧプラグとして、下側プラグ３１８は、いくつかの実施形態によれば、基板３０２と同じ材料、たとえば、単結晶シリコンを含む。
図３に示すように、３Ｄメモリデバイス３００は、それぞれの第１のチャネル構造３１０の上方にそれと接触して各々が配設された、複数の第１のデッキ間プラグ３２０を含むことができる。いくつかの実施形態では、３Ｄメモリデバイス３００はまた、隣接する第１のデッキ間プラグ３２０を電気的に分離するために、第１のデッキ間プラグ３２０を取り囲む誘電体３２２を含む。誘電体３２２は、限定はしないが、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低ｋ誘電体、またはそれらの任意の組合せを含むことができる。いくつかの実施形態では、第１のデッキ間プラグ３２０は、基板３０２以外の別のドナー基板から転写される第１の単結晶シリコン層の中にパターン形成され、本明細書で開示するデボンディングプロセスを使用して第１のメモリデッキ３０４の上にボンディングされる。その結果、３Ｄメモリデバイス３００はまた、第１のメモリデッキ３０４と第１のデッキ間プラグ３２０との間に第１のボンディング界面３２４を含むことができる。第１のデッキ間プラグ３２０は、単結晶シリコンを含むことができ、たとえば、ポリシリコンまたはアモルファスシリコンなどの他の形態のシリコンよりも優れた電気的性能（たとえば、より大きいキャリア移動度）を有する単結晶シリコンから全体的に作られ得る。いくつかの実施形態では、第１のデッキ間プラグ３２０は、限定はしないが、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイドなどを含む、金属元素とともにシリコンを有する金属シリサイドなどの、単結晶シリコンから形成された複合材料を含む。単結晶シリコンがポリシリコンと比較して優れた電気的性能（たとえば、より大きいキャリア移動度）を有するので、単結晶シリコンを含む第１のデッキ間プラグ３２０は、特にデッキ間接合位置において、３Ｄメモリデバイス３００のより良好なセル性能とともにセル蓄積容量を増大させることができる。
第１のチャネル構造３１０が上側プラグ３１６を含む（たとえば、図３に示すような）いくつかの実施形態では、第１のデッキ間プラグ３２０は、第１のチャネル構造３１０の上側プラグ３１６の上方にありそれと接触している。第１のデッキ間プラグ３２０および上側プラグ３１６は一緒に、（第１のデッキ間プラグ３２０の中の）単結晶シリコンと（上側プラグ３１６の中の）ポリシリコンの両方を有する、半導体プラグとして見られることがある。第１のチャネル構造３１０が上側プラグ３１６を含まないいくつかの実施形態（図示せず）では、第１のデッキ間プラグ３２０は、第１のチャネル構造３１０の半導体チャネル３１４の上方にありそれと接触している。とはいえ、第１の各デッキ間プラグ３２０は、それぞれの第１のチャネル構造３１０の半導体チャネル３１４に電気的に接続され得る。いくつかの実施形態では、第１のデッキ間プラグ３２０の厚さは、１μｍと１００μｍとの間（たとえば、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、１５μｍ、２０μｍ、２５μｍ、３０μｍ、３５μｍ、４０μｍ、４５μｍ、５０μｍ、５５μｍ、６０μｍ、６５μｍ、７０μｍ、７５μｍ、８０μｍ、８５μｍ、９０μｍ、９５μｍ、１００μｍ、これらの値のうちのいずれかだけ下側端部によって仕切られる任意の範囲、またはこれらの値のうちの任意の２つによって規定される任意の範囲）などの、約１μｍと約１００μｍとの間にある。第１のデッキ間プラグ３２０および誘電体３２２は、いくつかの実施形態によれば、同じ層の中に形成され、したがって、名目上同じ厚さを有する。
上記で説明したように、マルチデッキアーキテクチャを有する３Ｄメモリデバイス３００は、第１のデッキ間プラグ３２０を通って第１のメモリデッキ３０４および第１のチャネル構造３１０の上部に、より多くのメモリデッキおよびチャネル構造をカスケード接続することによって、垂直にスケーラブルである。図３に示すように、３Ｄメモリデバイス３００は、第２の複数の交互配置された導体層および誘電体層を第１のデッキ間プラグ３２０の上方に含む、第２のメモリデッキ３０６をさらに含むことができる。いくつかの実施形態では、３Ｄメモリデバイス３００は、第２のメモリデッキ３０６を通って各々が垂直に延在する第２のチャネル構造３２６のアレイを含む。いくつかの実施形態によれば、第２の各チャネル構造３２６が、それぞれの第１のデッキ間プラグ３２０を通じてそれぞれの第１のチャネル構造３１０に電気的に接続されるように、第２の各チャネル構造３２６は、それぞれの第１のデッキ間プラグ３２０の上方にありそれと接触している。すなわち、第２の各チャネル構造３２６は、それぞれの第１のデッキ間プラグ３２０と位置合わせすることができ、それぞれの第１のチャネル構造３１０に電気的に接続され得る。その結果、第１のチャネル構造３１０および第２のチャネル構造３２６は、メモリセルの個数が増大したＮＡＮＤメモリストリングの部分になる。
第１のチャネル構造３１０と同様に、第２の各チャネル構造３２６は、メモリ膜３２８および半導体チャネル３３０を含むことができる。いくつかの実施形態では、半導体チャネル３３０は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどの、シリコンを含む。いくつかの実施形態では、メモリ膜３２８は、トンネリング層、蓄積層（「電荷トラップ層」とも呼ばれる）、および障壁層を含む。メモリ膜３２８および半導体チャネル３３０は、いくつかの実施形態によれば、第２のチャネル構造３２６の側壁に沿って形成される。第１のデッキ間プラグ３２０および周囲の誘電体３２２は、第１のメモリデッキ３０４と第２のメモリデッキ３０６との間で垂直な、同じ層の中にあり得る。いくつかの実施形態では、第２のチャネル構造３２６の半導体チャネル３３０は、第１のデッキ間プラグ３２０の上方にありそれと接触しており、第１のデッキ間プラグ３２０は、真下の第１のチャネル構造３１０の半導体チャネル３１４に電気的に接続される。その結果、第２のチャネル構造３２６の各半導体チャネル３３０は、単結晶シリコンを含むそれぞれの第１のデッキ間プラグ３２０を通じて、それぞれの第１のチャネル構造３１０の半導体チャネル３１４に電気的に接続され得る。
３Ｄメモリデバイス３００は、より多くのチャネル構造を連続的にカスケード接続するために、第２のメモリデッキ３０６の上方に第２のデッキ間プラグ３３４をさらに含むことができる。第１のデッキ間プラグ３２０と同様に、第２のデッキ間プラグ３３４は、周囲の誘電体３３６によって電気的に分離され得、単結晶シリコンを含むことができる。いくつかの実施形態では、第２のデッキ間プラグ３３４は、別のドナー基板から転写される第２の単結晶シリコン層の中にパターン形成され、本明細書で開示するデボンディングプロセスを使用して第２のメモリデッキ３０６の上にボンディングされる。第２の単結晶シリコン層がそこから転写されるドナー基板は、ウエハコストを節約するために、第１の単結晶シリコン層がそこから転写されるドナー基板と同じであり得る。第２の単結晶シリコン層がそこから転写されるドナー基板は、並列処理がサイクル時間を短縮することを可能にするために、第１の単結晶シリコン層がそこから転写されるドナー基板とは異なり得る。とはいえ、その結果、３Ｄメモリデバイス３００はまた、第２のメモリデッキ３０６と第２のデッキ間プラグ３３４との間に第２のボンディング界面３３８を含むことができる。
第１のチャネル構造３１０と同様に、第２のチャネル構造３２６は、（たとえば、図３に示すように）その上側端部においてポリシリコンを含み第２のチャネル構造３２６の半導体チャネル３３０と接触している、上側プラグ３３２を含むことができる。したがって、第２の各デッキ間プラグ３３４は、電気接続を形成するために、それぞれの第２のチャネル構造３２６の上側プラグ３３２の上方にあり得、それと接触することができる。いくつかの実施形態では、第２のデッキ間プラグ３３４および上側プラグ３３２は一緒に、（第２のデッキ間プラグ３３４の中の）単結晶シリコンと（上側プラグ３３２の中の）ポリシリコンの両方を有する、半導体プラグとして見られることがある。電気接続を形成するために、第２の各デッキ間プラグ３３４が、それぞれの第２のチャネル構造３２６の半導体チャネル３３０の上方にありそれと直接接触するように、他の実施形態では、第２のチャネル構造３２６が上側プラグ３３２を含まなくてよいことが理解される。
３Ｄメモリデバイス３００は、第３の複数の交互配置された導体層および誘電体層を第２のデッキ間プラグ３３４の上方に含む、第３のメモリデッキ３０８をさらに含むことができる。いくつかの実施形態では、３Ｄメモリデバイス３００は、第３のメモリデッキ３０８を通って各々が垂直に延在する第３のチャネル構造３４０のアレイを含む。第２のチャネル構造３２６と同様に、第３の各チャネル構造３４０は、第３のチャネル構造３４０の側壁に沿ったメモリ膜３４２および半導体チャネル３４４、ならびにそれらの上側端部における上側プラグ３４６を含むことができる。各上側プラグ３４６は、第１のチャネル構造３１０および第２のチャネル構造３２６の上方の第３のチャネル構造３４０の上側端部にあるので、それぞれのＮＡＮＤメモリストリングのソースとして動作することができる。いくつかの実施形態によれば、第３の各チャネル構造３４０が、それぞれの第１のデッキ間プラグ３２０および第２のデッキ間プラグ３３４を通じて、それぞれの第１のチャネル構造３１０および第２のチャネル構造３２６に電気的に接続されるように、第３の各チャネル構造３４０は、それぞれの第２のデッキ間プラグ３３４の上方にありそれと接触している。すなわち、第３の各チャネル構造３４０は、それぞれの第２のデッキ間プラグ３３４と位置合わせすることができ、それぞれの第１のチャネル構造３１０および第２のチャネル構造３２６に電気的に接続される。その結果、第１のチャネル構造３１０、第２のチャネル構造３２６、および第３のチャネル構造３４０は一緒に、メモリセルの個数が増大したＮＡＮＤメモリストリングを形成する。
いくつかの実施形態では、３Ｄメモリデバイス３００は、第１のメモリデッキ３０４、第２のメモリデッキ３０６、および第３のメモリデッキ３０８を通って基板３０２まで垂直に延在する、スリット構造３４８（たとえば、ＧＬＳ）をさらに含む。スリット構造３４８は、ゲート置換えプロセスによって第１のメモリデッキ３０４、第２のメモリデッキ３０６、および第３のメモリデッキ３０８の中に導体／誘電体層ペアを形成するために使用され得る。いくつかの実施形態では、スリット構造３４８は、ＮＡＮＤメモリストリングのアレイを異なる領域（たとえば、メモリフィンガおよび／またはメモリブロック）の中に分離するために、誘電体材料、たとえば、シリコン酸化物、シリコン窒化物、またはそれらの任意の組合せで、最初に充填される。次いで、スリット構造３４８は、ＡＣＳを電気的に制御するために基板３０２と接触するソース導体として、導電性材料および／または半導体材料、たとえば、Ｗ、Ｃｏ、ポリシリコン、またはそれらの任意の組合せで、充填され得る。
いくつかの実施形態では、３Ｄメモリデバイス３００は、第１のメモリデッキ３０４、第２のメモリデッキ３０６、および第３のメモリデッキ３０８を通って基板３０２まで垂直に延在するＴＡＣ３５０をさらに含む。短縮された相互接続配線を有する電力バスの一部のようなＴＡＣ３５０は、第１のメモリデッキ３０４、第２のメモリデッキ３０６、および第３のメモリデッキ３０８との間で電気信号を搬送することができる。ＴＡＣ３５０はまた、第１のメモリデッキ３０４、第２のメモリデッキ３０６、および第３のメモリデッキ３０８に機械的支持を与えることができる。いくつかの実施形態では、ＴＡＣ３５０は、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、またはそれらの任意の組合せを含む、導電性材料で充填される。
いくつかの実施形態では、第１のメモリデッキ３０４、第２のメモリデッキ３０６、および第３のメモリデッキ３０８は各々、ワードラインをファンアウトするために、それらの片側において横方向に階段構造を含む。３Ｄメモリデバイス３００は、いくつかの実施形態によれば、第１のチャネル構造３１０、第２のチャネル構造３２６、および第３のチャネル構造３４０を、アレイ相互接続層３５６に電気的に接続するために、アレイ相互接続層３５６、ならびにビットラインコンタクト３５２およびワードラインコンタクト３５４などのローカルコンタクトをさらに含む。アレイ相互接続層３５６は、第１のチャネル構造３１０、第２のチャネル構造３２６、および第３のチャネル構造３４０との間で電気信号を伝達するために、第１のメモリデッキ３０４、第２のメモリデッキ３０６、および第３のメモリデッキ３０８の上方に配設され得る。いくつかの実施形態では、アレイ相互接続層３５６は、第１のチャネル構造３１０、第２のチャネル構造３２６、および第３のチャネル構造３４０の上方に配設されそれらに電気的に接続された、ビットライン３５８を含む。第３のチャネル構造３４０の上側端部におけるドレイン、たとえば、上側プラグ３４６は、ビットラインコンタクト３５２を通じてビットライン３５８に電気的に接続され得る。ビットライン３５８は、ＴＳＶ３６０を通じて周辺デバイス層（図示せず）に電気的に接続され得る。周辺デバイス層は図３に示されないが、図１Ａ～図１Ｃに関して上記で説明したように、３Ｄメモリデバイス３００の中の任意の好適な位置に周辺デバイス層が配設され得ることが理解される。アレイ相互接続層３５６およびその中のビットライン３５８は、（たとえば、図３に示すように）それらの間にボンディング界面を伴わずに第３のメモリデッキ３０８の上方にモノリシックに形成され得る。アレイ相互接続層３５６およびその中のビットライン３５８が、異なるドナー基板の上に非モノリシックに形成されてよく、次いで、図２に関して上記で説明したようなデボンディングプロセスを使用して第３のメモリデッキ３０８の上に転写されてよいことが理解される。
図４Ａ～図４Ｊは、本開示のいくつかの実施形態による、マルチデッキ３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す。図７は、本開示のいくつかの実施形態による、マルチデッキ３Ｄメモリデバイスを形成するための例示的な方法７００のフローチャートである。図４Ａ～図４Ｊおよび図７に示す３Ｄメモリデバイスの例は、図３に示す３Ｄメモリデバイス３００を含む。図４Ａ～図４Ｊおよび図７は一緒に説明される。方法７００に示す動作が網羅的でないこと、および図示した動作のうちのいずれかの前に、その後に、またはその間に、他の動作が同様に実行され得ることが理解される。さらに、動作のうちのいくつかは、同時に、または図７に示すのとは異なる順序で、実行されてよい。
図７を参照すると、方法７００は、第１の誘電体デッキが第１の基板の上方に形成される、動作７０２において開始する。第１の誘電体デッキは、第１の複数の交互配置された犠牲層および誘電体層を含むことができる。第１の基板はシリコン基板であり得る。図４Ａに示すように、第１の誘電体デッキ４０４が第１のシリコン基板４０２の上方に形成される。いくつかの実施形態では、第１のシリコン基板４０２と第１の誘電体デッキ４０４との間に絶縁層（図示せず）が形成される。第１の誘電体デッキ４０４を形成するために、第１の誘電体層（「犠牲層」４０６と呼ばれる）、および犠牲層４０６とは異なる第２の誘電体層４０８が、限定はしないが、化学蒸気堆積（ＣＶＤ）、物理蒸着堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、任意の他の好適なプロセス、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用して、第１のシリコン基板４０２の上方に交互に堆積され得る。いくつかの実施形態では、各犠牲層４０６はシリコン窒化物を含み、各誘電体層４０８はシリコン酸化物を含む。
方法７００は、第１の誘電体デッキを通って垂直に延在する第１のチャネル構造が形成される、図７に示すような動作７０４に進む。いくつかの実施形態によれば、第１のチャネル構造を形成するために、第１の誘電体デッキを通って第１のチャネルホールがエッチングされ、その次に第１のチャネルホールの側壁に沿って第１のメモリ膜および第１の半導体チャネルが堆積される。いくつかの実施形態では、第１のチャネルホールの上側端部において、ポリシリコンを含む上側プラグがさらに形成される。
図４Ｂに示すように、第１の誘電体デッキ４０４を通って各々が垂直に延在する第１のチャネル構造４１０が、第１のシリコン基板４０２の上方に形成される。第１のチャネル構造４１０ごとに、いくつかの実施形態によれば、深い反応性イオンエッチ（ＲＩＥ：ｒｅａｃｔｉｖｅ－ｉｏｎ ｅｔｃｈ）などの、１つまたは複数のドライエッチプロセスおよび／またはウェットエッチプロセスを使用して、第１の誘電体デッキ４０４の交互配置された犠牲層４０６および誘電体層４０８を通って、第１のチャネルホール（図示せず）が最初にエッチングされる。第１のチャネルホールは、第１のシリコン基板４０２の上側部分の中まで連続的にエッチングされ得る。いくつかの実施形態では、第１のチャネルホールの下側部分を充填するために、第１のチャネル構造４１０の下側プラグ４１８、たとえば、ＳＥＧプラグが、エピタキシャル成長プロセスを使用して第１のシリコン基板４０２から形成される。下側プラグ４１８をエピタキシャル成長させるための製作プロセスは、限定はしないが、気相エピタキシ（ＶＰＥ）、液相エピタキシ（ＬＰＥ）、分子線エピタキシ（ＭＢＥ）、またはそれらの任意の組合せを含むことができる。
図４Ｂに示すように、下側プラグ４１８を形成した後、その次に第１のチャネルホールの側壁に沿ってメモリ膜４１２および半導体チャネル４１４が堆積され得る。いくつかの実施形態では、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、その次に障壁層、蓄積層、およびトンネリング層がこの順序で堆積されて、メモリ膜４１２を形成する。ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、次いで、半導体チャネル４１４がトンネリング層の上に堆積され得る。いくつかの実施形態では、メモリ膜４１２および半導体チャネル４１４は、第１のチャネルの下部において下側プラグ４１８の上に同様に堆積され、半導体チャネル４１４は、ＳＯＮＯパンチプロセスを使用して下側プラグ４１８と接触する。いくつかの実施形態では、半導体チャネル４１４の堆積の後にシリコン酸化物などの誘電体材料を堆積させることによって、第１のチャネルホールの残りの空間の中にキャッピング層が充填される。
図４Ｂに示すように、メモリ膜４１２および半導体チャネル４１４を形成した後、第１のチャネルホールの上側端部において上側プラグ４１６が形成される。いくつかの実施形態では、第１のチャネルホールの上側端部においてリセスを形成するために、第１のチャネルホールの上側端部におけるメモリ膜４１２および半導体チャネル４１４の部分が、化学機械研磨（ＣＭＰ）、グラインディング、ウェットエッチング、および／またはドライエッチングによって除去され得る。次いで、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスによって、ポリシリコンなどの半導体材料をリセスの中に堆積させることによって、上側プラグ４１６が形成され得る。第１のチャネル構造４１０は、それによって形成される。他の実施形態では、第１のチャネル構造４１０が上側プラグ４１６を含まなくてよく、上側プラグ４１６を形成するためのプロセスがスキップされ得ることが理解される。
方法７００は、たとえば、デボンディングプロセスを使用して、第１の単結晶シリコン層が第２の基板（「ドナー基板」）から第１の基板の上方の第１の誘電体デッキの上に転写される、図７に示すような動作７０６に進む。第２の基板はシリコン基板である。図８は、本開示のいくつかの実施形態による、単結晶シリコン層を転写するための例示的な方法８００のフローチャートである。図８を参照すると、方法８００は、第２の基板の中に不均一界面を形成するために第２の基板の中にドーパントが注入される、動作８０２において開始する。
図４Ｃに示すように、第２のシリコン基板４２０の中に不均一界面４２４を形成するために、第２のシリコン基板４２０の中へイオン注入プロセスが実行され、不均一界面４２４は、ドープされた第１の単結晶シリコン層４２２を第２のシリコン基板４２０の残部から分離する。いくつかの実施形態では、ドーパントは、水素イオンおよび／または水素原子を含む水素であり、その大部分が、後の熱プロセス中に第１の単結晶シリコン層４２２から外に拡散され得る。第２のシリコン基板４２０の中に不均一界面４２４を形成できる、任意の他の好適なドーパントが同様に使用され得ることが理解される。たとえば、プロトンまたはヘリウムイオンなどの光イオンを第１の単結晶シリコン層４２２の中に注入するために光イオン注入が使用されてよく、光イオンは、後で第１の単結晶シリコン層４２２から除去され得る。第１の単結晶シリコン層４２２の厚さ、すなわち、ｙ方向における不均一界面４２４と第２のシリコン基板４２０の前側との間の距離は、エネルギー、ドーパント、線量、時間などの、イオン注入の様々なパラメータ、ならびにイオン注入に後続する熱拡散の温度および時間などの、ポストアニールのパラメータによって、制御され得る。いくつかの実施形態では、第１の単結晶シリコン層４２２の厚さは、１μｍと１００μｍとの間（たとえば、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、１５μｍ、２０μｍ、２５μｍ、３０μｍ、３５μｍ、４０μｍ、４５μｍ、５０μｍ、５５μｍ、６０μｍ、６５μｍ、７０μｍ、７５μｍ、８０μｍ、８５μｍ、９０μｍ、９５μｍ、１００μｍ、これらの値のうちのいずれかだけ下側端部によって仕切られる任意の範囲、またはこれらの値のうちの任意の２つによって規定される任意の範囲）などの、約１μｍと約１００μｍとの間にある。厚さ均一性は、第２のシリコン基板４２０の表面全体にわたって注入されるドーパントの微調整制御によって制御され得る。
不均一界面４２４は、図４Ｃに示すように、水素が注入された単結晶シリコンおよびドープされていない単結晶シリコンなどの、異なる材料を有する２つの層の間の、第２のシリコン基板４２０の中の界面である。第２のシリコン基板４２０の中の不均一界面４２４の存在は、後でデボンディングプロセスにおいて、第１の単結晶シリコン層４２２、および第２のシリコン基板４２０の残部などの、２つの材料層の分離を容易にすることができる。不均一界面４２４がイオン注入を用いずに形成されてよく、たとえば、ＳＯＩ基板の中などの、異なる材料層の間の既存の界面であってよいことが理解される。
方法８００は、第２の基板および第１の基板が向かい合わせてボンディングされる、図８に示すような動作８０４に進む。いくつかの実施形態では、ボンディングは、ボンディング強度および歩留まりが比較的大きいシリコン誘電体ボンディングを含む。図４Ｄに示すように、第２のシリコン基板４２０は、第１の単結晶シリコン層４２２が第１のシリコン基板４０２の前側に向かって下向きになるように、逆さまにフリップ（ｆｌｉｐ）される。第１の単結晶シリコン層４２２と第１の誘電体デッキ４０４との間の第１のボンディング界面４２６の中にシリコン酸素結合を形成するために、第２のシリコン基板４２０の第１の単結晶シリコン層４２２、および第１のシリコン基板４０２の第１の誘電体デッキ４０４が、次いで、向かい合わせてボンディングされ得る。
方法８００は、単結晶シリコン層が、単結晶シリコン層を残すように第２の基板の中の不均一界面に沿って第２の基板から分割される、図８に示すような動作８０６に進む。単結晶シリコン層は、いくつかの実施形態によれば、第１の誘電体デッキの上にボンディングされたままである。図４Ｅに示すように、第１のボンディング界面４２６におけるボンディング強度が不均一界面４２４における破断力よりも大きいので、第１の単結晶シリコン層４２２は、たとえば、第２のシリコン基板４２０の上に機械的な力を加えることによって、不均一界面４２４に沿って第２のシリコン基板４２０から分割される。言い換えれば、第１の単結晶シリコン層４２２は、不均一界面４２４に沿って第２のシリコン基板４２０から破断および剥離され得る。その結果、第１の単結晶シリコン層４２２は、図４Ｃ～図４Ｅおよび図８に関して上記で説明したデボンディングプロセスを使用して、そのドナー基板－第２のシリコン基板４２０から、第１のシリコン基板４０２に転写され得る。
再び図７を参照すると、方法７００は、第１のデッキ間プラグが第１のチャネル構造の上方にありそれと接触するように、第１のデッキ間プラグが第１の単結晶シリコン層の中にパターン形成される、動作７０８に進む。第１のデッキ間プラグをパターン形成するために、第１のデッキ間プラグを取り囲む誘電体が堆積される。
図４Ｆに示すように、複数の第１のデッキ間プラグ４２８が、第１の誘電体デッキ４０４の上方の第１の単結晶シリコン層４２２の中にパターン形成される。第１の各デッキ間プラグ４２８は、それぞれの第１のチャネル構造４１０の上方にありそれと接触するように、それぞれの第１のチャネル構造４１０と位置合わせされ得る。いくつかの実施形態では、第１の単結晶シリコン層４２２が、フォトリソグラフィ、現像、およびエッチングプロセスを使用してパターン形成されて、真下の第１のチャネル構造４１０と位置合わせされたパターン形成済みの第１のデッキ間プラグ４２８を残す。次いで、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスと、それに後続する、上面を平坦化するための誘電体ＣＭＰプロセスとを使用して、第１のデッキ間プラグ４２８の間の開口部を充填するように、誘電体４３０が堆積され得る。その結果、同じ層の中で誘電体４３０を取り囲みそれによって電気的に分離された第１の誘電体デッキ４０４の上方に、第１のデッキ間プラグ４２８が形成され得る。第１のデッキ間プラグ４２８および誘電体４３０の厚さは、第１の単結晶シリコン層４２２の厚さと名目上同じであり得る。第１のチャネル構造４１０が上側プラグ４１６を含むいくつかの実施形態では、第１のデッキ間プラグ４２８は、（たとえば、図４Ｆに示すように）それぞれの第１のチャネル構造の上側プラグ４１６の上方にそれと接触して形成される。第１のチャネル構造４１０が上側プラグ４１６を含まないいくつかの実施形態では、第１のデッキ間プラグ４２８は、それぞれの第１のチャネル構造４１０の半導体チャネル４１４の上方にそれと接触して形成される。
方法７００は、第２の誘電体デッキが第１のデッキ間プラグの上方に形成される、図７に示すような動作７１０に進む。第２の誘電体デッキは、第２の複数の交互配置された犠牲層および誘電体層を含むことができる。図４Ｇに示すように、第２の誘電体デッキ４３２が、第１のデッキ間プラグ４２８の上方に形成される。第１の誘電体デッキ４０４を形成するために、犠牲層４３４および誘電体層４３６が、限定はしないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、任意の他の好適なプロセス、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用して、第１のデッキ間プラグ４２８の上方に交互に堆積され得る。いくつかの実施形態では、各犠牲層４３４はシリコン窒化物を含み、各誘電体層４３６はシリコン酸化物を含む。
方法７００は、第２のチャネル構造が第１のデッキ間プラグの上方にありそれと接触するように、第２の誘電体デッキを通って垂直に延在する第２のチャネル構造が形成される、図７に示すような動作７１２に進む。第２のチャネル構造を形成するために、いくつかの実施形態によれば、第２のチャネルホールが、第２の誘電体デッキを通ってエッチングされ、その次に第２のチャネルホールの側壁に沿って第２のメモリ膜および第２の半導体チャネルが堆積される。いくつかの実施形態では、第２のチャネルホールの上側端部において、ポリシリコンを含む上側プラグがさらに形成される。
図４Ｈに示すように、第２の誘電体デッキ４３２を通って各々が垂直に延在する第２のチャネル構造４３８が、第１のデッキ間プラグ４２８の上方に形成される。第２のチャネル構造４３８ごとに、いくつかの実施形態によれば、第２のチャネルホール（図示せず）が、ＤＲＩＥなどの１つまたは複数のドライエッチプロセスおよび／またはウェットエッチプロセスを使用して、第２の誘電体デッキ４３２を通って最初にエッチングされる。第２の各チャネルホールは、得られた第２のチャネル構造４３８がそれぞれの第１のデッキ間プラグ４２８および第１のチャネル構造４１０に電気的に接続されるように、それぞれの第１のデッキ間プラグ４２８と位置合わせされるようにパターン形成される。次いで、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、その次に第２のチャネルホールの側壁に沿ってメモリ膜４４０および半導体チャネル４４２が堆積され得る。その結果、第２のチャネル構造４３８の半導体チャネル４４２が、第１のデッキ間プラグ４２８の上方にそれと接触して形成され得る。
図４Ｈに示すように、メモリ膜４４０および半導体チャネル４４２を形成した後、第２のチャネル構造の上側端部において上側プラグ４４４が形成される。いくつかの実施形態では、第２のチャネルホールの上側端部においてリセスを形成するために、第２のチャネルホールの上側端部におけるメモリ膜４４０および半導体チャネル４４２の部分が、ＣＭＰ、グラインディング、ウェットエッチング、および／またはドライエッチングによって除去され得る。次いで、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスによって、ポリシリコンなどの半導体材料をリセスの中に堆積させることによって、上側プラグ４４４が形成され得る。第２のチャネル構造４３８は、それによって形成される。
方法７００は、ゲート置換え、すなわち、第１の誘電体デッキおよび第２の誘電体デッキの中の犠牲層を導体層と置き換えることによって、交互配置された導体層および誘電体層を各々が含む第１のメモリデッキおよび第２のメモリデッキが形成される、図７に示すような動作７１４に進む。第１および第２のメモリデッキを形成するために、第１および第２の誘電体デッキを通って垂直に延在するスリット開口部がエッチングされ、第１の誘電体デッキおよび第２の誘電体デッキの中の犠牲層は、スリット開口部を通じて導体層と置き換えられ、その次にスペーサおよび導体層がスリット開口部の中に堆積される。マルチデッキ３Ｄメモリデバイスを形成するための製作プロセスが垂直にスケーラブルであることが理解される。したがって、メモリデッキを形成するためのゲート置換えプロセスの前に、上記で説明した実質的に類似のプロセスを使用して、より多くの誘電体デッキ、チャネル構造、およびデッキ間プラグが形成されてよい。
図４Ｉに示すように、第１の誘電体デッキ４０４と第２の誘電体デッキ４３２の両方、ならびに（図４Ｈに示すような）第１のデッキ間プラグ４２８を取り囲む誘電体４３０を通って、垂直に延在する、スリット開口部（図示せず）が形成される。スリット開口部はパターン形成され得、ＤＲＩＥなどのウェットエッチプロセスおよび／またはドライエッチプロセスによってエッチングされ得る。第１の誘電体デッキ４０４の（図４Ａに示すような）各犠牲層４０６および第２の誘電体デッキ４３２の（図４Ｇに示すような）各犠牲層４３４は、次いで、スリット開口部を通じてエッチングされ得、犠牲層４０６および４３４によって残されたリセスをスリット開口部を通じて充填するように、導体層４４９が堆積され得る。すなわち、第１の誘電体デッキ４０４の各犠牲層４０６および第２の誘電体デッキ４３２の各犠牲層４３４は、導体層４４９によって置き換えることができ、それによって、それぞれ、交互配置された導体層４４９および誘電体層４０８を含む第１のメモリデッキ４４８、ならびに交互配置された導体層４４９および誘電体層４３６を含む第２のメモリデッキ４５０を形成する。導体層４４９との犠牲層４０６および４３４の置換えは、誘電体層４０８および４３６にとって選択的な、犠牲層４０６および４３４のウェットエッチおよび／またはドライエッチ、ならびにＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、残りのリセスを導体層４４９で充填することによって、実行され得る。
図４Ｉに示すように、ゲート置換えプロセスの後、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、その次に（たとえば、図示しない、シリコン酸化物層またはシリコン窒化物層などの１つまたは複数の誘電体層を含む）スペーサおよび（タングステン層などの）導体層がスリット開口部の中に堆積されて、第１のメモリデッキ４４８および第２のメモリデッキ４５０を通って第１のシリコン基板４０２の中まで垂直に延在するスリット構造４４６を形成する。いくつかの実施形態では、スペーサおよび導体層をスリット開口部の中に堆積させる前に、スリット開口部を通じて第１のシリコン基板４０２の中に、イオン注入および／または熱拡散によってドープ領域が形成される。
方法７００は、第２のメモリデッキの上方に相互接続層が形成される、図７に示すような動作７１６に進む。いくつかの実施形態では、第１のメモリデッキおよび第２のメモリデッキを通って垂直に延在するＴＡＣが形成され、相互接続層に電気的に接続される。図４Ｉに示すように、第１のメモリデッキ４４８および第２のメモリデッキ４５０を通って第１のシリコン基板４０２まで垂直に延在するＴＡＣ４５２は、ＤＲＩＥなどのウェットエッチプロセスおよび／またはドライエッチプロセスと、それに後続する、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスとによって、形成される。図４Ｊに示すように、アレイ相互接続層４５４は、第２のメモリデッキ４５０の上方に形成され、ＴＡＣ４５２に電気的に接続される。アレイ相互接続層４５４は、１つまたは複数のＩＬＤ層の中に形成され、かつ第１のチャネル構造４１０および第２のチャネル構造４３８に電気的に接続された、ビットラインなどの相互接続部、ならびにスリット構造４４６を含むことができる。いくつかの実施形態では、アレイ相互接続層４５４は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、第２のメモリデッキ４５０の上にモノリシックに形成される。アレイ相互接続層４５４の中の相互接続部は、フォトリソグラフィ、ドライエッチおよび／またはウェットエッチ、ならびにＣＭＰプロセスを使用してパターン形成され得る。いくつかの実施形態では、アレイ相互接続層４５４は、ドナー基板の上に非モノリシックに形成され、次いで、たとえば、図８に関して上記で説明したように、本明細書で説明するデボンディングプロセスを使用して、第１のシリコン基板４０２の上方の第２のメモリデッキ４５０の上に転写される。
図５Ａ～図５Ｊは、本開示のいくつかの実施形態による、転写された相互接続層を有するマルチスタック３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す。図９は、本開示のいくつかの実施形態による、転写された相互接続層を有するマルチスタック３Ｄメモリデバイスを形成するための例示的な方法９００のフローチャートである。図５Ａ～図５Ｊおよび図９に示す３Ｄメモリデバイスの例は、図２に示す３Ｄメモリデバイス２００を含む。図５Ａ～図５Ｊおよび図９は一緒に説明される。方法９００に示す動作が網羅的でないこと、および図示した動作のうちのいずれかの前に、その後に、またはその間に、他の動作が同様に実行され得ることが理解される。さらに、動作のうちのいくつかは、同時に、または図９に示すのとは異なる順序で、実行されてよい。
図９を参照すると、方法９００は、第１の基板の上に半導体デバイスが形成される、動作９０２において開始する。いくつかの実施形態では、半導体デバイスは周辺デバイス層を含む。いくつかの実施形態では、半導体デバイスは、メモリスタックを通って垂直に延在するチャネル構造を含む。いくつかの実施形態によれば、第１の基板の上の半導体デバイスの上方に相互接続層が形成される。基板はシリコン基板であり得る。
図５Ａに示すように、第１のシリコン基板５０２の上に周辺デバイス層５０４が形成される。周辺デバイス層５０４は、第１のシリコン基板５０２の上に形成された複数のトランジスタ５０６を含むことができる。トランジスタ５０６は、限定はしないが、フォトリソグラフィ、ドライエッチングおよび／またはウェットエッチング、薄膜堆積、熱成長、注入、ＣＭＰ、ならびに任意の他の好適なプロセスを含む複数のプロセスによって形成され得る。いくつかの実施形態では、イオン注入および／または熱拡散によって、第１のシリコン基板５０２の中にドープ領域が形成され、ドープ領域は、たとえば、トランジスタ５０６のソース領域および／またはドレイン領域として機能する。いくつかの実施形態では、ドライエッチングおよび／またはウェットエッチングならびに薄膜堆積によって、第１のシリコン基板５０２の中に分離領域（たとえば、ＳＴＩ）も形成される。周辺デバイス層５０４の中のトランジスタ５０６は、マルチプレクサ、データバッファ、およびドライバなどの、様々なタイプの回路を形成することができる。
図５Ａに示すように、第１のシリコン基板５０２の上の周辺デバイス層５０４の上方に、周辺相互接続層５０８が形成される。周辺相互接続層５０８は、複数のプロセスを使用して形成された、１つまたは複数のＩＬＤ層およびその中の相互接続部を含むことができる。たとえば、相互接続部は、限定はしないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって堆積された、導電性材料を含むことができる。ＩＬＤ層は、限定はしないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって堆積された、誘電体材料を含むことができる。
方法９００は、第１の単結晶シリコン層が第２の基板（「ドナー基板」）から第１の基板の上の第１の半導体デバイスの上に転写される、図９に示すような動作９０４に進む。いくつかの実施形態では、第１の単結晶シリコン層を転写するために、たとえば、水素などのドーパントを第２の基板の中に注入することによって、第２の基板の中に不均一界面が形成される。いくつかの実施形態では、第１の単結晶シリコン層を転写するために、第２の基板および第１の基板が、向かい合わせてボンディングされる。いくつかの実施形態では、第１の単結晶シリコン層を転写するために、第１の単結晶シリコン層は、第１の単結晶シリコン層を残すように第２の基板の中の不均一界面に沿って第２の基板から分割される。
図５Ｂに示すように、第２のシリコン基板５１０の中に不均一界面５１３を形成するために、第２のシリコン基板５１０の中へイオン注入プロセスが実行され、不均一界面５１３は、ドープされた第１の単結晶シリコン層５１２を第２のシリコン基板５１０の残部から分離する。いくつかの実施形態では、ドーパントは、水素イオンおよび／または水素原子を含む水素であり、その大部分が、後の熱プロセス中に第１の単結晶シリコン層５１２から外に拡散され得る。第２のシリコン基板５１０の中に不均一界面５１３を形成できる、任意の他の好適なドーパントが同様に使用され得ることが理解される。たとえば、プロトンまたはヘリウムイオンなどの光イオンを第１の単結晶シリコン層５１２の中に注入するために光イオン注入が使用されてよく、光イオンは、後で第１の単結晶シリコン層５１２から除去され得る。第１の単結晶シリコン層５１２の厚さ、すなわち、ｙ方向における不均一界面５１３と第２のシリコン基板５１０の前側との間の距離は、エネルギー、ドーパント、線量、時間などの、イオン注入の様々なパラメータ、ならびにイオン注入に後続する熱拡散の温度および時間などの、ポストアニールのパラメータによって、制御され得る。いくつかの実施形態では、第１の単結晶シリコン層５１２の厚さは、１μｍと１００μｍとの間（たとえば、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、１５μｍ、２０μｍ、２５μｍ、３０μｍ、３５μｍ、４０μｍ、４５μｍ、５０μｍ、５５μｍ、６０μｍ、６５μｍ、７０μｍ、７５μｍ、８０μｍ、８５μｍ、９０μｍ、９５μｍ、１００μｍ、これらの値のうちのいずれかだけ下側端部によって仕切られる任意の範囲、またはこれらの値のうちの任意の２つによって規定される任意の範囲）などの、約１μｍと約１００μｍとの間にある。厚さ均一性は、第２のシリコン基板５１０の表面全体にわたって注入されるドーパントの微調整制御によって制御され得る。
第２のシリコン基板５１０は、第１の単結晶シリコン層５１２が第１のシリコン基板５０２の前側に向かって下向きになるように、逆さまにフリップされ得る。第１の単結晶シリコン層５１２と周辺相互接続層５０８との間の第１のボンディング界面５１１の中にシリコン酸素結合を形成するために、第２のシリコン基板５１０の第１の単結晶シリコン層５１２、および第１のシリコン基板５０２の周辺相互接続層５０８が、次いで、向かい合わせてボンディングされ得る。図５Ｃに示すように、第１のボンディング界面５１１におけるボンディング強度が不均一界面５１３における破断力よりも大きいので、第１の単結晶シリコン層５１２は、たとえば、第２のシリコン基板５１０の上に機械的な力を加えることによって、不均一界面５１３に沿って第２のシリコン基板５１０から分割される。言い換えれば、第１の単結晶シリコン層５１２は、不均一界面５１３に沿って第２のシリコン基板５１０から破断および剥離され得る。その結果、第１の単結晶シリコン層５１２は、デボンディングプロセスを使用して、そのドナー基板－第２のシリコン基板５１０から、第１のシリコン基板５０２に転写され得る。
方法９００は、第１の単結晶シリコン層の上方の第１のメモリスタックを通って垂直に延在する第１のチャネル構造が形成される、図９に示すような動作９０６に進む。第１のメモリスタックは、交互配置された導体層および誘電体層を含むことができる。第１のチャネル構造は、いくつかの実施形態によれば、第１の単結晶シリコン層の中まで延在し、単結晶シリコンを含む、下側プラグを含む。いくつかの実施形態では、第１のメモリスタックを形成するために、交互配置された犠牲層および誘電体層を含む第１の誘電体スタックが、第１の単結晶シリコン層の上に形成され、第１のメモリスタックは、誘電体スタックの中の犠牲層を導体層と置き換えることによって形成される。たとえば、第１の誘電体スタックを通って垂直に延在するスリット開口部がエッチングされてよく、第１の誘電体スタックの中の犠牲層が、スリット開口部を通じて導体層と置き換えられてよく、その次にスペーサおよび導体層がスリット開口部の中に堆積されてよい。いくつかの実施形態では、第１のチャネル構造を形成するために、第１のチャネルホールが、第１の誘電体スタックを通って第１の単結晶シリコン層の中までエッチングされ、下側プラグは、第１の単結晶シリコン層から第１のチャネルホールの下部部分の中までエピタキシャル成長され、その次に第１のチャネルホールの側壁に沿って下側プラグの上方にメモリ膜および半導体チャネルが堆積される。
図５Ｄに示すように、交互配置された導体層および誘電体層を含む第１のメモリスタック５１４が、第１の単結晶シリコン層５１２の上に形成される。いくつかの実施形態では、交互配置された犠牲層および誘電体層を含む誘電体スタック（図示せず）が、限定はしないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスを使用して、２つの異なる誘電体層（たとえば、シリコン窒化物およびシリコン酸化物）を交互に堆積させることによって、最初に第１の単結晶シリコン層５１２の上に形成される。チャネルホール（図示せず）が、次いで、ＤＲＩＥなどのウェットエッチプロセスおよび／またはドライエッチプロセスを使用して、誘電体スタックを通って第１の単結晶シリコン層５１２の中までエッチングされ得る。いくつかの実施形態では、下側プラグ５２４、たとえば、ＳＥＧプラグが、たとえば、ＶＰＥ、ＬＰＥ、ＭＢＥ、またはそれらの任意の組合せを使用して、第１の単結晶シリコン層５１２から各チャネルホールの下部部分の中までエピタキシャル成長される。したがって、下側プラグ５２４は、第１の単結晶シリコン層５１２と同じ材料、すなわち、単結晶シリコンを含むことができる。
下側プラグ５２４を形成した後、その次に各チャネルホールの側壁に沿って下側プラグ５２４の上方にメモリ膜５１８および半導体チャネル５２０が堆積され得る。いくつかの実施形態では、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、その次に障壁層、蓄積層、およびトンネリング層がこの順序で堆積されて、メモリ膜５１８を形成する。ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、次いで、半導体チャネル５２０がトンネリング層の上に堆積され得る。メモリ膜５１８および半導体チャネル５２０を形成した後、各チャネルホールの上側端部において上側プラグ５２２が形成され得る。いくつかの実施形態では、チャネルホールの上側端部におけるメモリ膜５１８および半導体チャネル５２０の部分は、リセスを形成することによって除去される。次いで、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスによって、ポリシリコンなどの半導体材料をリセスの中に堆積させることによって、上側プラグ５２２が形成され得る。第１のチャネル構造５１６は、それによって形成される。
図５Ｄに示すように、誘電体スタックを通って垂直に延在するスリット開口部（図示せず）が形成される。スリット開口部はパターン形成され得、ＤＲＩＥなどのウェットエッチプロセスおよび／またはドライエッチプロセスによってエッチングされ得る。誘電体スタックの各犠牲層は、次いで、スリット開口部を通じてエッチングされ得、犠牲層によって残されたリセスをスリット開口部を通じて充填するように、導体層が堆積され得る。すなわち、誘電体スタックの各犠牲層は、導体層によって置き換えることができ、それによって、第１のメモリスタック５１４を形成する。導体層との犠牲層の置換えは、誘電体層にとって選択的な、犠牲層のウェットエッチおよび／またはドライエッチ、ならびにＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して残りのリセスを導体層で充填することによって、実行され得る。いくつかの実施形態では、ゲート置換えプロセスの後、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、その次に（たとえば、図示しない、シリコン酸化物層またはシリコン窒化物層などの１つまたは複数の誘電体層を含む）スペーサおよび（タングステン層などの）導体層がスリット開口部の中に堆積されて、第１のメモリスタック５１４を通って第１の単結晶シリコン層５１２の中まで垂直に延在するスリット構造５２６を形成する。
図５Ｄに示すように、いくつかの実施形態では、第１のメモリスタック５１４および第１の単結晶シリコン層５１２を通って垂直に延在するＴＡＣ５２８は、いくつかの実施形態によれば、ＤＲＩＥなどのウェットエッチプロセスおよび／またはドライエッチプロセスと、それに後続する、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスとによって、形成される。その結果、ＴＡＣ５２８は、周辺相互接続層５０８の中の相互接続部と接触することができる。
方法９００は、第２の単結晶シリコン層が第２の基板の中に形成される、図９に示すような動作９０８に進む。第２の基板は、いくつかの実施形態によれば、第１の単結晶シリコン層がそこから転写される同じドナー基板である。他の実施形態では、第２の単結晶シリコン層を形成するために、異なるドナー基板が使用されてよいことが理解される。いくつかの実施形態では、第２の単結晶シリコン層を形成するために、たとえば、第２の基板の中にドーパントを注入することによって、第２の基板の中に不均一界面が形成される。図５Ｅに示すように、第２のシリコン基板５１０の中に不均一界面５３３を形成するために、再び第２のシリコン基板５１０の中へイオン注入プロセスが実行され、不均一界面５３３は、ドープされた第２の単結晶シリコン層５３２を第２のシリコン基板５１０の残部から分離する。第２の単結晶シリコン層５３２を形成するための製作プロセスは、図５Ｂに関して上記で説明したような、第１の単結晶シリコン層５１２を形成するための製作プロセスと実質的に類似であり、したがって繰り返さない。
方法９００は、第２の単結晶シリコン層の上に相互接続層が形成される、図９に示すような動作９１０に進む。相互接続層はビットラインを含むことができる。図５Ｆに示すように、アレイ相互接続層５３４が、第２の単結晶シリコン層５３２の上に形成される。アレイ相互接続層５３４は、複数のプロセスを使用して形成された、１つまたは複数のＩＬＤ層、およびビットライン５３６を含むその中の相互接続部を含むことができる。たとえば、相互接続部は、限定はしないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって堆積された、導電性材料を含むことができる。ＩＬＤ層は、限定はしないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって堆積された、誘電体材料を含むことができる。いくつかの実施形態では、図５Ｆに示すように、ビットライン５３６は、中間にいかなるパッシベーション層（たとえば、シリコン酸化物などの誘電体を含むＩＬＤ層）も用いずに第２の単結晶シリコン層５３２の直上に形成される。いくつかの実施形態では、パッシベーション層（図示せず）が第２の単結晶シリコン層５３２の上に形成され、ビットライン５３６はパッシベーション層の上に形成される。
方法９００は、ビットラインが第１のチャネル構造に電気的に接続され、かつ第２の単結晶シリコン層が相互接続層の上方になるように、第２の単結晶シリコン層およびその上に形成された相互接続層が、第２の基板から第１の基板の上方の第１のメモリスタックの上に転写される、図９に示すような動作９１２に進む。いくつかの実施形態では、第２の単結晶シリコン層およびその上に形成された相互接続層を転写するために、第２の単結晶シリコン層およびその上に形成された相互接続層は、第２の基板の中の不均一界面に沿って第２の基板から分割され、第２の単結晶シリコン層およびその上に形成された相互接続層と第１の基板とが、向かい合わせてボンディングされる。ボンディングは、ハイブリッドボンディングを含むことができる。
図５Ｇに示すように、第２の単結晶シリコン層５３２およびその上に形成されたアレイ相互接続層５３４は、第２のシリコン基板５１０の上に機械的な力を加えることによって、不均一界面５３３に沿って第２のシリコン基板５１０から分割される。言い換えれば、第２の単結晶シリコン層５３２およびその上に形成されたアレイ相互接続層５３４は、不均一界面５３３に沿って第２のシリコン基板５１０から破断および剥離され得る。図５Ｈに示すように、第２の単結晶シリコン層５３２およびその上に形成されたアレイ相互接続層５３４は、アレイ相互接続層５３４が第１のシリコン基板５０２の前側、すなわち、第１のメモリスタック５１４の上面に向かって下向きになるように、逆さまにフリップされ得る。第２の単結晶シリコン層５３２およびその上に形成されたアレイ相互接続層５３４と、第１のシリコン基板５０２の第１のメモリスタック５１４とが、次いで、ハイブリッドボンディングを使用して向かい合わせてボンディングされ得、第１のメモリスタック５１４とアレイ相互接続層５３４との間に第２のボンディング界面５３８をもたらす。ハイブリッドボンディング（「金属／誘電体ハイブリッドボンディング」とも呼ばれる）は、（たとえば、ハンダまたは接着剤などの中間層を使用せずに、面の間にボンディングを形成する）直接ボンディング技術であり、金属と金属とのボンディングおよび誘電体と誘電体とのボンディングを同時に取得することができる。いくつかの実施形態では、ハイブリッドボンディングの前に、ボンディング面に処理プロセス、たとえば、プラズマ処理、ウェット処理、および／または熱処理が適用される。ハイブリッドボンディングの結果として、第２のボンディング界面５３８の異なる側部の上のボンディング接点が相互混合され得、第２のボンディング界面５３８の異なる側部の上の誘電体が共有結合され得る。ボンディングの後、いくつかの実施形態によれば、ビットライン５３６は第１のチャネル構造５１６に電気的に接続され、第２の単結晶シリコン層５３２はアレイ相互接続層５３４の上方になる。
方法９００は、第２の単結晶シリコン層の上方の第２のメモリスタックを通って垂直に延在する第２のチャネル構造が形成される、図９に示すような動作９１４に進む。第２のメモリスタックは、交互配置された導体層および誘電体層を含むことができる。第２のチャネル構造は、いくつかの実施形態によれば、第２の単結晶シリコン層の中まで延在し、単結晶シリコンを含む、下側プラグを含む。
図５Ｉに示すように、交互配置された導体層および誘電体層を含むメモリスタック５４２が、１つまたは複数の薄膜堆積プロセスと、それに後続する、後のゲート置換えプロセスとを使用して、２つの異なる誘電体層（たとえば、シリコン窒化物およびシリコン酸化物）を交互に堆積させることによって、第２の単結晶シリコン層５３２の上に形成される。いくつかの実施形態では、下側プラグ５４５、たとえば、ＳＥＧプラグは、たとえば、ＶＰＥ、ＬＰＥ、ＭＢＥ、またはそれらの任意の組合せを使用して、第２の単結晶シリコン層５３２から各チャネルホールの下部部分の中までエピタキシャル成長される。したがって、下側プラグ５４５は、第２の単結晶シリコン層５３２と同じ材料、すなわち、単結晶シリコンを含むことができる。下側端部において下側プラグ５４５を含むチャネル構造５４４は、次いで、薄膜堆積プロセスを使用して、その次に各チャネルホールの側壁に沿って下側プラグ５４５の上方にメモリ膜および半導体チャネルを堆積させることによって、形成され得る。いくつかの実施形態によれば、メモリスタック５４２を通って各々が垂直に延在するスリット構造５４６およびＴＡＣ５４８が形成される。メモリスタック５４２、チャネル構造５４４、スリット構造５４６、およびＴＡＣ５４８を形成するための製作プロセスは、図５Ｄに関して上記で説明したそれらの相対物と実質的に類似であり、したがって繰り返さない。
図５Ｊに示すように、いくつかの実施形態では、第３のボンディング界面５５２を形成するために、ビットライン５５６およびその上に形成された第３の単結晶シリコン層５５８を含むアレイ相互接続層５５４が、ボンディングされるべき第２のシリコン基板５１０（すなわち、異なるドナー基板）からメモリスタック５４２の上に転写される。いくつかの実施形態では、アレイ相互接続層５５４を形成することは、１つまたは複数のＩＬＤ層の中にビットライン５５６を形成することを含む。その結果、ビットライン５５６はチャネル構造５４４に電気的に接続され得、第３の単結晶シリコン層５５８はアレイ相互接続層５５４の上方になる。アレイ相互接続層５５４および第３の単結晶シリコン層５５８を転写するための製作プロセスは、図５Ｅ～図５Ｈに関して上記で説明したそれらの相対物と実質的に類似であり、したがって繰り返さない。相互接続層および単結晶シリコン層を転写し、単結晶シリコン層の上にメモリスタックおよびチャネル構造を形成するための、上記で説明した製作プロセスが、マルチスタック３Ｄメモリデバイスの中のメモリスタックの個数を増やすために連続的に繰り返され得ることが理解される。
図５Ａ～図５Ｊおよび図９は、転写された相互接続層を有するマルチスタック３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す。すなわち、アレイ相互接続層５３４および５５４ならびに単結晶シリコン層５１２および５３２は、第１のシリコン基板５０２以外の１つまたは複数のドナー基板（たとえば、第２のシリコン基板５１０）の上に非モノリシックに形成され、デボンディングプロセスを使用して第１のシリコン基板５０２の上方に後で転写される。相互接続部およびＩＬＤ層の堆積によって、第１のシリコン基板５０２の上方に相互接続層がモノリシックに形成され得ることが理解される。図６Ａ～図６Ｃは、本開示のいくつかの実施形態による、マルチスタック３Ｄメモリデバイスを形成するための例示的な製作プロセスを示す。図１０は、本開示のいくつかの実施形態による、マルチスタック３Ｄメモリデバイスを形成するための例示的な方法１０００のフローチャートである。図６Ａ～図６Ｃおよび図１０に示す３Ｄメモリデバイスの例は、図１Ａ～図１Ｃに示す３Ｄメモリデバイス１００を含む。図６Ａ～図６Ｃおよび図１０は一緒に説明される。方法１０００に示す動作が網羅的でないこと、および図示した動作のうちのいずれかの前に、その後に、またはその間に、他の動作が同様に実行され得ることが理解される。さらに、動作のうちのいくつかは、同時に、または図１０に示すのとは異なる順序で、実行されてよい。
図１０を参照すると、方法１０００は、第１の基板の上に半導体デバイスが形成される、動作１００２において開始する。いくつかの実施形態では、半導体デバイスは周辺デバイス層を含む。いくつかの実施形態では、半導体デバイスは、メモリスタックを通って垂直に延在するチャネル構造を含む。いくつかの実施形態によれば、第１の基板の上の半導体デバイスの上方に相互接続層が形成される。基板はシリコン基板であり得る。
図６Ａに示すように、周辺デバイス層６０４が第１のシリコン基板６０２の上に形成され、周辺相互接続層６０６が第１のシリコン基板６０２の上の周辺デバイス層６０４の上方に形成される。周辺デバイス層６０４および周辺相互接続層６０６を形成するための製作プロセスは、図５Ａに関して上記で説明した相対物を形成するための製作プロセスと実質的に類似であり、したがって繰り返さない。
方法１０００は、第１の単結晶シリコン層が第２の基板（「ドナー基板」）から第１の基板の上の第１の半導体デバイスの上に転写される、図１０に示すような動作１００４に進む。いくつかの実施形態では、第１の単結晶シリコン層を転写するために、たとえば、水素などのドーパントを第２の基板の中に注入することによって、第２の基板の中に不均一界面が形成される。いくつかの実施形態では、第１の単結晶シリコン層を転写するために、第２の基板および第１の基板が、向かい合わせてボンディングされる。いくつかの実施形態では、第１の単結晶シリコン層を転写するために、第１の単結晶シリコン層は、第１の単結晶シリコン層を残すように第２の基板の中の不均一界面に沿って第２の基板から分割される。
図６Ａに示すように、第１の単結晶シリコン層６１０は、デボンディングプロセスを使用して第２の基板（図示せず）から周辺相互接続層６０６の上に転写され、第１の単結晶シリコン層６１０と周辺相互接続層６０６との間に第１のボンディング界面６０８が得られる。第１の単結晶シリコン層６１０を形成および転写するための製作プロセスは、図５Ｂおよび図５Ｃに関して上記で説明した相対物を形成するための製作プロセスと実質的に類似であり、したがって繰り返さない。
方法１０００は、第１の単結晶シリコン層の上方のメモリスタックを通って垂直に延在するチャネル構造が形成される、図１０に示すような動作１００６に進む。メモリスタックは、交互配置された導体層および誘電体層を含むことができる。チャネル構造は、いくつかの実施形態によれば、第１の単結晶シリコン層の中まで延在し、単結晶シリコンを含む、下側プラグを含む。いくつかの実施形態では、メモリスタックを形成するために、交互配置された犠牲層および誘電体層を含む誘電体スタックが、第１の単結晶シリコン層の上に形成され、メモリスタックは、誘電体スタックの中の犠牲層を導体層と置き換えることによって形成される。たとえば、誘電体スタックを通って垂直に延在するスリット開口部がエッチングされてよく、誘電体スタックの中の犠牲層は、スリット開口部を通じて導体層と置き換えられてよく、その次にスペーサおよび導体層がスリット開口部の中に堆積されてよい。いくつかの実施形態では、チャネル構造を形成するために、チャネルホールが、誘電体スタックを通って第１の単結晶シリコン層の中までエッチングされ、下側プラグが、第１の単結晶シリコン層からチャネルホールの下部部分の中までエピタキシャル成長され、その次にチャネルホールの側壁に沿って下側プラグの上方にメモリ膜および半導体チャネルが堆積される。
図６Ａに示すように、交互配置された導体層および誘電体層を含むメモリスタック６１２が、第１の単結晶シリコン層６１０の上に形成される。メモリスタック６１２を通って垂直に延在するチャネル構造６１４が形成され得る。メモリスタック６１２、チャネル構造６１４、ならびにスリット構造およびＴＡＣなどの他の構成要素を形成するための製作プロセスは、図５Ｄに関して上記で説明した相対物を形成するための製作プロセスと実質的に類似であり、したがって繰り返さない。
方法１０００は、メモリスタックの上方に相互接続層が形成される、図１０に示すような動作１００８に進む。相互接続層は、チャネル構造に電気的に接続されたビットラインを含むことができる。図６Ａに示すように、アレイ相互接続層６１６が、メモリスタック６１２の上方に形成される。アレイ相互接続層６１６は、複数のプロセスを使用して形成された、１つまたは複数のＩＬＤ層、およびビットライン６１８を含むその中の相互接続部を含むことができる。たとえば、相互接続部は、限定はしないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって堆積された、導電性材料を含むことができる。ＩＬＤ層は、限定はしないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって堆積された、誘電体材料を含むことができる。いくつかの実施形態では、図６Ａに示すように、パッシベーション層６１９（たとえば、ＩＬＤ層）が、アレイ相互接続層６１６のビットライン６１８の上に形成される。いくつかの実施形態では、アレイ相互接続層６１６は、ビットライン６１８の上のパッシベーション層６１９を含まない。
方法１０００は、第２の単結晶シリコン層が第２の基板から第１の相互接続層の上に転写される、図１０に示すような動作１０１０に進む。第２の単結晶シリコン層がそこから転写されるドナー基板は、第１の単結晶シリコン層がそこから転写される同じ基板、または異なるドナー基板であってよい。図６Ｂに示すように、第２の単結晶シリコン層６２４は、第２のシリコン基板６２２の中に形成され、デボンディングプロセスを使用してアレイ相互接続層６１６の上に転写され、第２の単結晶シリコン層６２４とアレイ相互接続層６１６との間に第２のボンディング界面６２０が得られる。いくつかの実施形態では、図６Ｂに示すように、第２の単結晶シリコン層６２４は、パッシベーション層６１９の上に形成される。いくつかの実施形態では、第２の単結晶シリコン層６２４は、中間にパッシベーション層６１９を用いずにビットライン６１８の直上に形成される。イオン注入および／または熱拡散を使用して、第２の単結晶シリコン層６２４の中にウェルが形成され得る。第２の単結晶シリコン層６２４を形成および転写するための製作プロセスは、図５Ｂおよび図５Ｃに関して上記で説明した相対物を形成するための製作プロセスと実質的に類似であり、したがって繰り返さない。
方法１０００は、第２の半導体デバイスが第２の単結晶シリコン層の上方に形成される、図１０に示すような動作１０１２に進む。いくつかの実施形態では、半導体デバイスは周辺デバイス層を含む。いくつかの実施形態では、半導体デバイスは、メモリスタックを通って垂直に延在するチャネル構造を含む。
図６Ｃに示すように、交互配置された導体層および誘電体層を含むメモリスタック６２６が、第２の単結晶シリコン層６２４の上に形成される。メモリスタック６２６を通って垂直に延在するチャネル構造６３２が形成され得る。メモリスタック６２６、チャネル構造６３２、ならびにスリット構造およびＴＡＣなどの他の構成要素を形成するための製作プロセスは、図５Ｄに関して上記で説明した相対物を形成するための製作プロセスと実質的に類似であり、したがって繰り返さない。図６Ｃに示すように、アレイ相互接続層６２８が、メモリスタック６２６の上方に形成される。アレイ相互接続層６２８は、複数のプロセスを使用して形成された、１つまたは複数のＩＬＤ層、およびビットライン６３０を含むその中の相互接続部を含むことができる。アレイ相互接続層６２８を形成するための製作プロセスは、図６Ａに関して上記で説明した相対物を形成するための製作プロセスと実質的に類似であり、したがって繰り返さない。
単結晶シリコン層を転写し、単結晶シリコン層の上にメモリスタックおよびチャネル構造を形成するための、上記で説明した製作プロセスが、マルチスタック３Ｄメモリデバイスの中のメモリスタックの個数を増やすために連続的に繰り返され得ることが理解される。
本開示の一態様によれば、３Ｄメモリデバイスは、基板と、基板の上方の第１の単結晶シリコン層と、第１の単結晶シリコン層の上方の第１のメモリスタックと、第１のメモリスタックを通って垂直に延在する第１のチャネル構造と、第１のメモリスタックの上方の第１の相互接続層とを含む。第１のメモリスタックは、第１の複数の交互配置された導体層および誘電体層を含む。第１のチャネル構造は、第１の単結晶シリコン層の中まで延在し、単結晶シリコンを含む、第１の下側プラグを含む。第１の相互接続層は、第１のチャネル構造に電気的に接続された第１のビットラインを含む。
いくつかの実施形態では、第１の単結晶シリコン層の厚さは、約１μｍと約１００μｍとの間にある。
いくつかの実施形態では、第１の単結晶シリコン層は、第１のメモリスタックの少なくとも幅に沿って横方向に延在する。
いくつかの実施形態では、３Ｄメモリデバイスは、基板と第１の単結晶シリコン層との間の第１のボンディング界面をさらに含む。
いくつかの実施形態では、第１の下側プラグは、第１の単結晶シリコン層からエピタキシャル成長される。
いくつかの実施形態では、第１のチャネル構造は、ポリシリコンを含む第１の上側プラグ、ならびに第１のチャネル構造の側壁に沿った第１のメモリ膜および第１の半導体チャネルを含む。第１の半導体チャネルは、いくつかの実施形態によれば、それぞれ、第１の上側プラグと第１の下側プラグとの間にありそれらと接触している。
いくつかの実施形態では、３Ｄメモリデバイスは、第１のメモリスタックを通って第１の単結晶シリコン層まで垂直に延在するスリット構造をさらに含む。
いくつかの実施形態では、３Ｄメモリデバイスは、基板と第１の単結晶シリコン層との間で垂直な、第１のビットラインに電気的に接続された周辺デバイス層をさらに含む。
いくつかの実施形態では、３Ｄメモリデバイスは、第１のメモリスタックを通って垂直に延在し周辺デバイス層に電気的に接続された、アレイ貫通コンタクト（ＴＡＣ）をさらに含む。
いくつかの実施形態では、３Ｄメモリデバイスは、第１の相互接続層の上方の、第１のビットラインに電気的に接続された周辺デバイス層をさらに含む。
いくつかの実施形態では、３Ｄメモリデバイスは、第１の単結晶シリコン層の上かつ第１のメモリスタックの横の、第１のビットラインに電気的に接続された周辺デバイス層をさらに含む。
いくつかの実施形態では、３Ｄメモリデバイスは、第１の相互接続層の上方の第２の単結晶シリコン層と、第２の単結晶シリコン層の上方の第２のメモリスタックと、第２のメモリスタックを通って垂直に延在する第２のチャネル構造と、第２のメモリスタックの上方の第２の相互接続層とをさらに含む。いくつかの実施形態では、第２のメモリスタックは、第２の複数の交互配置された導体層および誘電体層を含み、第２のチャネル構造は、第２の単結晶シリコン層の中まで延在し、単結晶シリコンを含む、第２の下側プラグを含み、第２の相互接続層は、第２のチャネル構造に電気的に接続された第２のビットラインを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、第１の相互接続層と第２の単結晶シリコン層との間の第２のボンディング界面をさらに含む。
いくつかの実施形態では、第２の単結晶シリコン層は、第１のビットラインの直上に配設される。いくつかの実施形態では、第２の単結晶シリコン層は、第１の相互接続層と第２のメモリスタックとの間にウェルを含む。
本開示の別の態様によれば、３Ｄメモリデバイスは、基板と、基板の上方の第１のメモリスタックと、第１のメモリスタックを通って垂直に延在する第１のチャネル構造と、第１のメモリスタックの上方の第１の相互接続層と、第１のビットラインの直上の単結晶シリコン層と、単結晶シリコン層の上方の第２のメモリスタックと、第２のメモリスタックを通って垂直に延在する第２のチャネル構造と、第２のメモリスタックの上方の第２の相互接続層とを含む。第１のメモリスタックは、第１の複数の交互配置された導体層および誘電体層を含む。第１の相互接続層は、第１のチャネル構造に電気的に接続された第１のビットラインを含む。第２のメモリスタックは、第２の複数の交互配置された導体層および誘電体層を含む。第２のチャネル構造は、単結晶シリコン層の中まで延在し、単結晶シリコンを含む、下側プラグを含む。第２の相互接続層は、第２のチャネル構造に電気的に接続された第２のビットラインを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、基板と第１のメモリスタックとの間で垂直な、それぞれ、第１のビットラインおよび第２のビットラインに電気的に接続された周辺デバイス層をさらに含む。
いくつかの実施形態では、３Ｄメモリデバイスは、第２の相互接続層の上方の、それぞれ、第１のビットラインおよび第２のビットラインに電気的に接続された周辺デバイス層をさらに含む。
いくつかの実施形態では、３Ｄメモリデバイスは、単結晶シリコン層の上かつ第２のメモリスタックの横の、それぞれ、第１のビットラインおよび第２のビットラインに電気的に接続された周辺デバイス層をさらに含む。
いくつかの実施形態では、３Ｄメモリデバイスは、基板と第１のメモリスタックとの間の別の単結晶シリコン層をさらに含む。第１のチャネル構造は、いくつかの実施形態によれば、別の単結晶シリコン層の中まで延在し、単結晶シリコンを含む、別の下側プラグを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、第１の相互接続層と単結晶シリコン層との間のボンディング界面、および基板と別の単結晶シリコン層との間の別のボンディング界面をさらに含む。
いくつかの実施形態では、単結晶シリコン層は、第１の相互接続層と第２のメモリスタックとの間にウェルを含む。
本開示のさらに別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示される。第１の基板の上に第１の半導体デバイスが形成される。第１の単結晶シリコン層が、第２の基板から第１の基板の上の第１の半導体デバイスの上に転写される。交互配置された犠牲層および誘電体層を含む誘電体スタックが、第１の単結晶シリコン層の上に形成される。誘電体スタックを通って垂直に延在するチャネル構造が形成される。チャネル構造は、第１の単結晶シリコン層の中まで延在し、単結晶シリコンを含む、下側プラグを含む。誘電体スタックの中の犠牲層を導体層と置き換えることによって、交互配置された導体層および誘電体層を含むメモリスタックが形成される。メモリスタックの上方の、チャネル構造に電気的に接続されたビットラインを含む相互接続層が形成される。
いくつかの実施形態では、第１の単結晶シリコン層を第２の基板から転写するために、第２の基板の中に不均一界面が形成され、第２の基板および第１の基板が、向かい合わせてボンディングされ、第１の単結晶シリコン層が、第１の単結晶シリコン層を残すように第２の基板の中の不均一界面に沿って第２の基板から分割される。
いくつかの実施形態では、ボンディングはシリコン誘電体ボンディングを含む。
いくつかの実施形態では、第２の基板の中に不均一界面を形成するために、第２の基板の中にドーパントが注入される。いくつかの実施形態では、ドーパントは水素を含む。
いくつかの実施形態では、第１の単結晶シリコン層の厚さは、約１μｍと約１００μｍとの間にある。
いくつかの実施形態では、チャネル構造を形成するために、誘電体スタックを通って第１の単結晶シリコン層の中までチャネルホールがエッチングされ、第１の単結晶シリコン層からチャネルホールの下部部分の中まで下側プラグがエピタキシャル成長され、その次にチャネルホールの側壁に沿って下側プラグの上方にメモリ膜および半導体チャネルが堆積される。
いくつかの実施形態では、メモリスタックを形成するために、誘電体スタックを通って垂直に延在するスリット開口部がエッチングされ、誘電体スタックの中の犠牲層が、スリット開口部を通じて導体層と置き換えられ、その次にスペーサおよび導体層がスリット開口部の中に堆積される。
いくつかの実施形態では、第１の半導体デバイスは、周辺デバイス、または別のメモリスタックを通って垂直に延在する別のチャネル構造を含む。
いくつかの実施形態では、第２の単結晶シリコン層が、第２の基板から第１の基板の上方の相互接続層の上に転写され、第２の半導体デバイスが、第２の単結晶シリコン層の上方に形成される。
いくつかの実施形態では、第２の半導体デバイスは、周辺デバイス、または別のメモリスタックを通って垂直に延在する別のチャネル構造を含む。
いくつかの実施形態では、第２の半導体デバイスは、ビットラインの直上に形成される。
いくつかの実施形態では、第２の半導体デバイスを形成する前に、第２の半導体デバイスとビットラインとの間に層間誘電体（ＩＬＤ）層が形成される。
特定の実施形態の上記の説明は、本開示の一般的な概念から逸脱することなく過度の実験を伴わずに、当技術分野の技能の中の知識を適用することによって様々な適用例に対してそのような特定の実施形態を他者が容易に修正しかつ／または適合させることができる、本開示の一般的な性質をそのように明らかにする。したがって、そのような適合および修正は、本明細書で提示する教示および案内に基づいて、開示する実施形態の均等物の趣旨および範囲の中にあるものとする。本明細書の用語または語法が教示および案内に照らして当業者によって解釈されることになるように、本明細書における語法または用語が説明のためものであり限定でないことを理解されたい。
本開示の実施形態は、指定された機能およびそれらの関係の実装形態を示す機能上のビルディングブロックの助けをかりて、上記で説明されている。これらの機能上のビルディングブロックの境界は、説明の便宜のために本明細書では恣意的に規定されている。指定された機能およびそれらの関係が適切に実行される限り、代替の境界が規定され得る。
発明の概要および要約書のセクションは、発明者によって企図されるものとして、本開示の１つまたは複数の、ただしすべてではない、例示的な実施形態を記載することがあり、したがって、いかなる形でも本開示および添付の特許請求の範囲を限定するものではない。
本開示の広がりおよび範囲は、上記で説明した例示的な実施形態のうちのいずれによっても限定されるべきでなく、以下の特許請求の範囲およびそれらの均等物のみに従って規定されるべきである。
１００ マルチスタック３Ｄメモリデバイス
１０２ 基板
１０３ メモリアレイデバイス構造
１０４ 周辺デバイス層
１０５ 単結晶シリコン層
１０６ トランジスタ
１０７ メモリスタック
１０８ 周辺相互接続層
１０９ チャネル構造
１１０ 第１のメモリアレイデバイス構造
１１１ アレイ相互接続層
１１２ 第２のメモリアレイデバイス構造
１１３ ビットライン
１１４ 第３のメモリアレイデバイス構造
１１５ 周辺デバイス層
１１６ 第１のボンディング界面
１１７ トランジスタ
１１８ 第１の単結晶シリコン層
１１９ ビアコンタクト
１２０ 第１のメモリスタック
１２２ 第１のチャネル構造
１２３ 第１のボンディング界面
１２４ メモリ膜
１２５ 第２のボンディング界面
１２６ 半導体チャネル
１２８ 上側プラグ
１３０ 下側プラグ
１３２ スリット構造
１３４ アレイ貫通コンタクト（ＴＡＣ）
１３６ ビットラインコンタクト
１３８ ワードラインコンタクト
１４０ 第１のアレイ相互接続層
１４２ 第１のビットライン
１４４ パッシベーション層
１４５ シリコン貫通ビア（ＴＳＶ）
１４６ 第２のボンディング界面
１４８ 第２の単結晶シリコン層
１５０ 第２のメモリスタック
１５２ 第２のチャネル構造
１５４ 下側プラグ
１５６ 第２のアレイ相互接続層
１５８ 第２のビットライン
１６０ シリコン貫通ビア（ＴＳＶ）
１６２ 第３のボンディング界面
１６４ 第３の単結晶シリコン層
１６６ 第３のメモリスタック
１６８ 第３のチャネル構造
１７０ 下側プラグ
１７２ 第３のアレイ相互接続層
１７４ 第３のビットライン
１７５ シリコン貫通ビア（ＴＳＶ）
１７６ 第１のメモリアレイデバイス構造
１７８ 第１のアレイ相互接続層
１８０ 第１のビットライン
１８２ 第１のボンディング界面
１８４ 第２のメモリアレイデバイス構造
１８８ 第２のアレイ相互接続層
１９０ 第２のビットライン
１９１ 第２のボンディング界面
１９２ 第３のメモリアレイデバイス構造
１９３ 第３のアレイ相互接続層
１９４ 第３のビットライン
１９５ 第３のボンディング界面
１９６ 単結晶シリコン層
１９７ 周辺デバイス層
１９８ 周辺相互接続層
２００ マルチスタック３Ｄメモリデバイス
２０２ 基板
２１０ 第１のメモリスタック
２１２ 第１のチャネル構造
２１４ メモリ膜
２１６ 半導体チャネル
２１８ 上側プラグ
２２０ 下側プラグ
２２２ スリット構造
２２４ アレイ貫通コンタクト（ＴＡＣ）
２２６ ワードラインコンタクト
２２８ ビットラインコンタクト
２３０ 第１のボンディング界面
２３２ 第１のアレイ相互接続層
２３４ 第１のビットライン
２３６ 第１の単結晶シリコン層
２３８ 第２のメモリスタック
２４０ 第２のチャネル構造
２４２ 下側プラグ
２４６ スリット構造
２４８ アレイ貫通コンタクト（ＴＡＣ）
２５０ 第２のボンディング界面
２５２ 第２のアレイ相互接続層
２５４ 第２のビットライン
２５６ 第２の単結晶シリコン層
３００ マルチデッキ３Ｄメモリデバイス
３０２ 基板
３０４ 第１のメモリデッキ
３０６ 第２のメモリデッキ
３０８ 第３のメモリデッキ
３１０ 第１のチャネル構造
３１２ メモリ膜
３１４ 半導体チャネル
３１６ 上側プラグ
３１８ 下側プラグ
３２０ 第１のデッキ間プラグ
３２２ 誘電体
３２４ 第１のボンディング界面
３２６ 第２のチャネル構造
３２８ メモリ膜
３３０ 半導体チャネル
３３２ 上側プラグ
３３４ 第２のデッキ間プラグ
３３６ 誘電体
３３８ 第２のボンディング界面
３４０ 第３のチャネル構造
３４２ メモリ膜
３４４ 半導体チャネル
３４６ 上側プラグ
３４８ スリット構造
３５０ アレイ貫通コンタクト（ＴＡＣ）
３５２ ビットラインコンタクト
３５４ ワードラインコンタクト
３５６ アレイ相互接続層
３５８ ビットライン
３６０ シリコン貫通ビア（ＴＳＶ）
４０２ 第１のシリコン基板
４０４ 第１の誘電体デッキ
４０６ 犠牲層
４０８ 第２の誘電体層
４１０ 第１のチャネル構造
４１２ メモリ膜
４１４ 半導体チャネル
４１６ 上側プラグ
４１８ 下側プラグ
４２０ 第２のシリコン基板
４２２ 第１の単結晶シリコン層
４２４ 不均一界面
４２６ 第１のボンディング界面
４２８ 第１のデッキ間プラグ
４３０ 誘電体
４３２ 第２の誘電体デッキ
４３４ 犠牲層
４３６ 誘電体層
４３８ 第２のチャネル構造
４４０ メモリ膜
４４２ 半導体チャネル
４４４ 上側プラグ
４４６ スリット構造
４４８ 第１のメモリデッキ
４４９ 導体層
４５０ 第２のメモリデッキ
４５２ アレイ貫通コンタクト（ＴＡＣ）
４５４ アレイ相互接続層
５０２ 第１のシリコン基板
５０４ 周辺デバイス層
５０６ トランジスタ
５０８ 周辺相互接続層
５１０ 第２のシリコン基板
５１１ 第１のボンディング界面
５１２ 第１の単結晶シリコン層
５１３ 不均一界面
５１４ 第１のメモリスタック
５１６ 第１のチャネル構造
５１８ メモリ膜
５２０ 半導体チャネル
５２２ 上側プラグ
５２４ 下側プラグ
５２６ スリット構造
５２８ アレイ貫通コンタクト（ＴＡＣ）
５３２ 第２の単結晶シリコン層
５３３ 不均一界面
５３４ アレイ相互接続層
５３６ ビットライン
５３８ 第２のボンディング界面
５４２ メモリスタック
５４４ チャネル構造
５４５ 下側プラグ
５４６ スリット構造
５４８ アレイ貫通コンタクト（ＴＡＣ）
５５２ 第３のボンディング界面
５５４ アレイ相互接続層
５５６ ビットライン
５５８ 第３の単結晶シリコン層
６０２ 第１のシリコン基板
６０４ 周辺デバイス層
６０６ 周辺相互接続層
６０８ 第１のボンディング界面
６１０ 第１の単結晶シリコン層
６１２ メモリスタック
６１４ チャネル構造
６１６ アレイ相互接続層
６１８ ビットライン
６１９ パッシベーション層
６２０ 第２のボンディング界面
６２２ 第２のシリコン基板
６２４ 第２の単結晶シリコン層
６２６ メモリスタック
６２８ アレイ相互接続層
６３０ ビットライン
６３２ チャネル構造

Claims (17)

  1. ３次元（３Ｄ）メモリデバイスであって、
    基板と、
    前記基板の上方の第１の単結晶シリコン層と、
    前記第１の単結晶シリコン層の上方の、第１の複数の交互配置された導体層および誘電体層を備える第１のメモリスタックと、
    前記第１のメモリスタックを通って垂直に延在する第１のチャネル構造であって、前記第１の単結晶シリコン層の中まで延在し、単結晶シリコンを備える、第１の下側プラグを備える、第１のチャネル構造と、
    前記第１のメモリスタックの上方の、前記第１のチャネル構造に電気的に接続された第１のビットラインを備える第１の相互接続層と
    を備え、
    前記基板と前記第１の単結晶シリコン層との間で垂直な、前記第１のビットラインに電気的に接続された周辺デバイス層をさらに備える３次元（３Ｄ）メモリデバイス。
  2. 前記第１の単結晶シリコン層の厚さが、約１μｍと約１００μｍとの間にある、請求項１に記載の３Ｄメモリデバイス。
  3. 前記第１の単結晶シリコン層が、前記第１のメモリスタックの少なくとも幅に沿って横方向に延在する、請求項１に記載の３Ｄメモリデバイス。
  4. 前記基板と前記第１の単結晶シリコン層との間の第１のボンディング界面をさらに備える、請求項１に記載の３Ｄメモリデバイス。
  5. 前記第１のチャネル構造が、ポリシリコンを備える第１の上側プラグ、ならびに前記第１のチャネル構造の側壁に沿った第１のメモリ膜および第１の半導体チャネルを備え、
    前記第１の半導体チャネルが、それぞれ、前記第１の上側プラグと前記第１の下側プラグとの間にあり、前記第１の上側プラグおよび前記第１の下側プラグと接触している、
    請求項１に記載の３Ｄメモリデバイス。
  6. 前記第１のメモリスタックを通って前記第１の単結晶シリコン層まで垂直に延在するスリット構造をさらに備える、請求項１に記載の３Ｄメモリデバイス。
  7. 前記第１のメモリスタックを通って垂直に延在し、前記周辺デバイス層に電気的に接続された、アレイ貫通コンタクト（ＴＡＣ）をさらに備える、請求項１に記載の３Ｄメモリデバイス。
  8. 前記第１の相互接続層の上方の、前記第１のビットラインに電気的に接続された周辺デバイス層をさらに備える、請求項１に記載の３Ｄメモリデバイス。
  9. 前記第１の単結晶シリコン層の上かつ前記第１のメモリスタックの横の、前記第１のビットラインに電気的に接続された周辺デバイス層をさらに備える、請求項１に記載の３Ｄメモリデバイス。
  10. 前記第１の相互接続層の上方の第２の単結晶シリコン層と、
    前記第２の単結晶シリコン層の上方の、第２の複数の交互配置された導体層および誘電体層を備える第２のメモリスタックと、
    前記第２のメモリスタックを通って垂直に延在する第２のチャネル構造であって、前記第２の単結晶シリコン層の中まで延在し、単結晶シリコンを備える、第２の下側プラグを備える、第２のチャネル構造と、
    前記第２のメモリスタックの上方の、前記第２のチャネル構造に電気的に接続された第２のビットラインを備える第２の相互接続層と
    をさらに備える、請求項１に記載の３Ｄメモリデバイス。
  11. 前記第１の相互接続層と前記第２の単結晶シリコン層との間の第２のボンディング界面をさらに備える、請求項１０に記載の３Ｄメモリデバイス。
  12. 前記第２の単結晶シリコン層が、前記第１のビットラインの直上に配設される、請求項１０に記載の３Ｄメモリデバイス。
  13. 前記第２の単結晶シリコン層が、前記第１の相互接続層と前記第２のメモリスタックとの間にウェルを備える、請求項１２に記載の３Ｄメモリデバイス。
  14. ３次元（３Ｄ）メモリデバイスを形成するための方法であって、
    第１の基板の上に第１の半導体デバイスを形成するステップと、
    第１の単結晶シリコン層を第２の基板から前記第１の基板の上の前記第１の半導体デバイスの上に転写するステップと、
    交互配置された犠牲層および誘電体層を備える誘電体スタックを前記第１の単結晶シリコン層の上に形成するステップと、
    前記誘電体スタックを通って垂直に延在するチャネル構造を形成するステップであって、前記チャネル構造が、前記第１の単結晶シリコン層の中まで延在し、単結晶シリコンを備える、下側プラグを備える、ステップと、
    前記誘電体スタックの前記犠牲層を導体層と置き換えることによって、交互配置された前記導体層および前記誘電体層を備えるメモリスタックを形成するステップと、
    前記メモリスタックの上方の、前記チャネル構造に電気的に接続されたビットラインを備える相互接続層を形成するステップと
    を備える方法。
  15. 前記第１の単結晶シリコン層を前記第２の基板から転写するステップが、
    前記第２の基板に不均一界面を形成するステップと、
    前記第２の基板および前記第１の基板を、向かい合わせてボンディングするステップと、
    前記第１の単結晶シリコン層を、前記第１の単結晶シリコン層を残すように前記第２の基板の前記不均一界面に沿って前記第２の基板から分割するステップとを備える、
    請求項１４に記載の方法。
  16. 前記ボンディングがシリコン誘電体ボンディングを備える、請求項１５に記載の方法。
  17. 第２の単結晶シリコン層を前記第２の基板から前記第１の基板の上方の前記相互接続層の上に転写するステップと、
    第２の半導体デバイスを前記第２の単結晶シリコン層の上方に形成するステップと
    をさらに備える、請求項１４に記載の方法。
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Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10892269B2 (en) 2014-09-12 2021-01-12 Toshiba Memory Corporation Semiconductor memory device having a bonded circuit chip including a solid state drive controller connected to a control circuit
US11978731B2 (en) * 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
JP2018117102A (ja) * 2017-01-20 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置
US11211328B2 (en) * 2017-10-16 2021-12-28 SK Hynix Inc. Semiconductor memory device of three-dimensional structure
US11823888B2 (en) * 2017-12-20 2023-11-21 Samsung Electronics Co., Ltd. Memory stack with pads connecting peripheral and memory circuits
CN109768050B (zh) 2018-12-18 2020-11-17 长江存储科技有限责任公司 三维存储器及其制备方法
US10784282B2 (en) * 2018-12-22 2020-09-22 Xcelsis Corporation 3D NAND—high aspect ratio strings and channels
KR102832063B1 (ko) * 2019-03-20 2025-07-08 삼성전자주식회사 수직형 반도체 소자
US11144228B2 (en) * 2019-07-11 2021-10-12 Micron Technology, Inc. Circuit partitioning for a memory device
KR102626639B1 (ko) 2019-11-05 2024-01-19 양쯔 메모리 테크놀로지스 씨오., 엘티디. 본딩된 3차원 메모리 디바이스 및 그 형성 방법들
WO2021087762A1 (en) * 2019-11-05 2021-05-14 Yangtze Memory Technologies Co., Ltd. Bonded three-dimensional memory devices and methods thereof
WO2021087763A1 (en) 2019-11-05 2021-05-14 Yangtze Memory Technologies Co., Ltd. Bonded three-dimensional memory devices and methods for forming the same
US11004856B1 (en) * 2019-11-12 2021-05-11 International Business Machines Corporation Stacked vertical transistor memory cell with epi connections
US11387166B2 (en) * 2019-11-27 2022-07-12 Sandisk Technologies Llc Three-dimensional memory device with variable width contact via structures and methods for making the same
KR102866145B1 (ko) * 2019-12-18 2025-09-26 삼성전자주식회사 반도체 메모리 장치
KR102742126B1 (ko) * 2019-12-26 2024-12-16 삼성전자주식회사 반도체 소자
CN111211126B (zh) * 2020-01-13 2023-12-12 长江存储科技有限责任公司 三维存储器及其形成方法
KR102811458B1 (ko) * 2020-01-31 2025-05-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
JP7487320B2 (ja) * 2020-04-14 2024-05-20 長江存儲科技有限責任公司 バックサイド相互接続構造を備える３次元メモリデバイス
KR102879321B1 (ko) * 2020-04-17 2025-10-31 에스케이하이닉스 주식회사 저항 소자를 구비하는 반도체 장치
KR102648152B1 (ko) 2020-04-17 2024-03-14 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 장치
US11387245B2 (en) 2020-04-17 2022-07-12 Micron Technology, Inc. Electronic devices including pillars in array regions and non-array regions, and related systems and methods
WO2021225353A1 (ko) * 2020-05-04 2021-11-11 한양대학교 산학협력단 개선된 구조의 3차원 플래시 메모리
CN111771282B (zh) * 2020-05-22 2021-08-03 长江存储科技有限责任公司 存储器件及其形成方法
CN112424934B (zh) 2020-05-27 2024-04-09 长江存储科技有限责任公司 三维存储器件
CN111801797B (zh) * 2020-05-27 2021-05-25 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN112424933B (zh) 2020-05-27 2024-05-28 长江存储科技有限责任公司 用于形成三维存储器件的方法
WO2021237488A1 (en) * 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
CN112585754B (zh) * 2020-05-27 2024-07-19 长江存储科技有限责任公司 用于形成三维存储器件的方法
KR102832413B1 (ko) * 2020-05-29 2025-07-10 에스케이하이닉스 주식회사 수직형 구조를 갖는 메모리 장치
CN111758161B (zh) 2020-05-29 2021-08-17 长江存储科技有限责任公司 垂直存储器件
CN111900248B (zh) * 2020-07-06 2022-06-07 西安交通大学 一种基于电极堆栈的界面型多态阻变存储器及其制备方法
US11672132B2 (en) 2020-07-09 2023-06-06 Samsung Electronics Co., Ltd. Variable resistance memory device
CN112119497B (zh) 2020-08-17 2024-01-30 长江存储科技有限责任公司 在存储块之间具有稳定结构的三维存储器件以及用于形成其的方法
TWI719927B (zh) * 2020-08-20 2021-02-21 旺宏電子股份有限公司 記憶體裝置
US11289130B2 (en) * 2020-08-20 2022-03-29 Macronix International Co., Ltd. Memory device
US11587635B2 (en) 2020-09-04 2023-02-21 Micron Technology, Inc. Selective inhibition of memory
KR102820467B1 (ko) * 2020-09-15 2025-06-16 삼성전자주식회사 정보 저장 물질 패턴을 포함하는 반도체 장치
CN111987108B (zh) * 2020-09-21 2024-04-16 长江存储科技有限责任公司 三维存储器件及其制作方法
KR102913157B1 (ko) 2020-09-28 2026-01-14 삼성전자 주식회사 반도체 장치 및 이를 포함하는 전자 시스템
KR102803500B1 (ko) * 2020-09-28 2025-05-02 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 시스템, 및 이의 제조 방법
KR102856508B1 (ko) * 2020-10-19 2025-09-09 에스케이하이닉스 주식회사 컨택 플러그의 측면과 접촉하는 지지 패턴을 가진 3차원 반도체 소자
CN112259547A (zh) * 2020-10-23 2021-01-22 长江存储科技有限责任公司 半导体器件及其制作方法
CN112289797A (zh) * 2020-10-28 2021-01-29 长江存储科技有限责任公司 一种外围电路及三维存储器
KR102938306B1 (ko) * 2020-10-28 2026-03-12 삼성전자주식회사 기판의 양면에 배치된 주변 회로 영역들을 갖는 반도체 소자 및 이를 포함하는 데이터 저장 시스템
KR20220057834A (ko) 2020-10-30 2022-05-09 삼성전자주식회사 반도체 장치 및 이를 포함하는 대용량 데이터 저장 시스템
EP4055630A4 (en) * 2020-11-05 2024-01-03 SanDisk Technologies LLC THREE-DIMENSIONAL MEMORY ARRANGEMENT WITH A COMMON WORD LINE DRIVER ACROSS DIFFERENT STAGES AND METHOD FOR PRODUCING IT
US11322483B1 (en) 2020-11-05 2022-05-03 Sandisk Technologies Llc Three-dimensional memory device containing a shared word line driver across different tiers and methods for making the same
US11501821B2 (en) 2020-11-05 2022-11-15 Sandisk Technologies Llc Three-dimensional memory device containing a shared word line driver across different tiers and methods for making the same
CN112614853B (zh) * 2020-12-01 2023-05-12 长江存储科技有限责任公司 一种三维存储器件及其形成方法
KR102821749B1 (ko) 2020-12-10 2025-06-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
WO2022133844A1 (en) * 2020-12-24 2022-06-30 Yangtze Memory Technologies Co., Ltd. Contact pads of three-dimensional memory device and fabrication method thereof
CN112840454A (zh) 2021-01-15 2021-05-25 长江存储科技有限责任公司 垂直存储器件
CN115224037A (zh) * 2021-01-21 2022-10-21 长江存储科技有限责任公司 三维存储器的擦除操作方法
KR102896521B1 (ko) 2021-03-24 2025-12-09 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
CN112802855B (zh) * 2021-03-27 2023-06-02 长江存储科技有限责任公司 三维存储器件及其制造方法、以及三维存储器
JP7546703B2 (ja) * 2021-03-30 2024-09-06 長江存儲科技有限責任公司 基板内の埋め込み停止層を利用して三次元半導体デバイスを製作するための方法
KR102947601B1 (ko) 2021-04-27 2026-04-03 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
US11862628B2 (en) * 2021-05-20 2024-01-02 Micron Technology, Inc. Transistor configurations for multi-deck memory devices
CN113519055B (zh) * 2021-06-07 2023-07-21 长江存储科技有限责任公司 三维存储装置及其形成方法
WO2023272627A1 (en) 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN116058090B (zh) 2021-06-30 2026-04-14 长江存储科技有限责任公司 三维存储器装置及其形成方法
CN116058100B (zh) 2021-06-30 2025-12-30 长江存储科技有限责任公司 三维存储器装置及其形成方法
WO2023272558A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
CN116058101B (zh) * 2021-06-30 2026-04-14 长江存储科技有限责任公司 三维存储器器件及其形成方法
WO2023272638A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN121174520A (zh) * 2021-06-30 2025-12-19 长江存储科技有限责任公司 三维存储器装置及其形成方法
CN116368952A (zh) * 2021-06-30 2023-06-30 长江存储科技有限责任公司 三维存储器装置及其形成方法
CN115812345A (zh) 2021-06-30 2023-03-17 长江存储科技有限责任公司 三维存储器装置及其形成方法
CN113555369B (zh) * 2021-07-13 2025-01-28 维沃移动通信有限公司 存储装置、制备方法及电子设备
US11683937B2 (en) * 2021-08-09 2023-06-20 Micron Technology, Inc. On-die formation of single-crystal semiconductor structures
US12616012B2 (en) * 2021-08-19 2026-04-28 Intel Corporation Stacked random access memory devices with multilayer continuous vias
CN116130407A (zh) * 2021-11-15 2023-05-16 英特尔Ndtm美国有限公司 3d nand存储器及其制造方法
KR20230075917A (ko) 2021-11-23 2023-05-31 삼성전자주식회사 메모리 소자
US12424492B2 (en) * 2021-12-16 2025-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned contact for embedded memory
US11916032B2 (en) 2021-12-27 2024-02-27 Micron Technology, Inc. Microelectronic devices, related electronic systems, and methods of forming microelectronic devices
KR102711887B1 (ko) * 2022-04-05 2024-10-02 한양대학교 산학협력단 스택 공정 기반의 3차원 플래시 메모리 및 그 제조 방법
US12513906B2 (en) * 2022-07-05 2025-12-30 Yangtze Memory Technologies Co., Ltd. Three-dimensional NAND memory device having word line contact with dielectric filler
CN115172341A (zh) * 2022-07-12 2022-10-11 芯盟科技有限公司 处理器及其制造方法
US12484252B2 (en) * 2022-08-31 2025-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
KR20240084786A (ko) * 2022-12-07 2024-06-14 에스케이하이닉스 주식회사 반도체 메모리 장치
CN118872400A (zh) * 2023-02-28 2024-10-29 长江存储科技有限责任公司 三维存储装置
US20240321855A1 (en) * 2023-03-24 2024-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding techniques for stacked transistor structures
TW202503990A (zh) * 2023-07-12 2025-01-16 美商應用材料股份有限公司 具有cmos接合陣列之3d記憶體的源極接點
CN119497392A (zh) * 2023-08-18 2025-02-21 长江存储科技有限责任公司 半导体结构及其制造方法、存储系统
CN118116868B (zh) * 2024-02-29 2024-10-25 北京超弦存储器研究院 半导体结构及其制备方法、电子设备
US12563737B1 (en) * 2024-03-28 2026-02-24 Kepler Computing Inc. Memory device fabrication through wafer bonding
TW202604253A (zh) * 2024-03-31 2026-01-16 北卿 凌 半導體結構及記憶體元件及其製作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150061155A1 (en) 2013-08-28 2015-03-05 YuJeong Seo Semiconductor Devices and Methods of Fabricating the Same
US20170047343A1 (en) 2015-08-11 2017-02-16 Dohyun LEE Three-dimensional semiconductor memory device
CN107658317A (zh) 2017-09-15 2018-02-02 长江存储科技有限责任公司 一种半导体装置及其制备方法
WO2018055814A1 (ja) 2016-09-23 2018-03-29 東芝メモリ株式会社 メモリデバイス
WO2018161839A1 (en) 2017-03-08 2018-09-13 Yangtze Memory Technologies Co., Ltd. Interconnect structure of three-dimensional memory device

Family Cites Families (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH09139480A (ja) * 1995-01-27 1997-05-27 Toshiba Corp 薄膜キャパシタおよびこれを用いた半導体記憶装置
JPH11220103A (ja) * 1998-01-30 1999-08-10 Toshiba Corp 半導体記憶装置及びその製造方法
KR100431295B1 (ko) * 2001-10-12 2004-05-12 주식회사 하이닉스반도체 반도체소자의 플러그 형성방법
KR100446316B1 (ko) * 2002-03-30 2004-09-01 주식회사 하이닉스반도체 반도체장치의 콘택플러그 형성 방법
JP2005142260A (ja) * 2003-11-05 2005-06-02 Sanyo Electric Co Ltd 不揮発性半導体記憶装置
KR100519801B1 (ko) 2004-04-26 2005-10-10 삼성전자주식회사 스트레스 완충 스페이서에 의해 둘러싸여진 노드 콘택플러그를 갖는 반도체소자들 및 그 제조방법들
JP4814498B2 (ja) 2004-06-18 2011-11-16 シャープ株式会社 半導体基板の製造方法
KR100653699B1 (ko) * 2004-08-04 2006-12-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 배치방법
KR100678462B1 (ko) * 2004-11-16 2007-02-02 삼성전자주식회사 단결정 박막 트랜지스터들을 갖는 반도체 집적회로 소자들및 그 제조방법들
US20110143506A1 (en) * 2009-12-10 2011-06-16 Sang-Yun Lee Method for fabricating a semiconductor memory device
KR100737920B1 (ko) 2006-02-08 2007-07-10 삼성전자주식회사 반도체 소자 및 그 형성 방법
JP4257355B2 (ja) 2006-09-25 2009-04-22 エルピーダメモリ株式会社 半導体装置およびその製造方法
KR100798816B1 (ko) * 2006-10-10 2008-01-28 삼성전자주식회사 낸드형 비휘발성 기억 소자 및 그 형성 방법
US7494846B2 (en) * 2007-03-09 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Design techniques for stacking identical memory dies
KR20090008667A (ko) 2007-07-18 2009-01-22 삼성전자주식회사 반도체 장치 및 그 형성 방법
JP4635069B2 (ja) * 2008-03-26 2011-02-16 株式会社東芝 不揮発性半導体記憶装置
JP5086933B2 (ja) * 2008-08-06 2012-11-28 株式会社東芝 不揮発性半導体記憶装置の駆動方法
KR101548173B1 (ko) * 2008-09-18 2015-08-31 삼성전자주식회사 실리콘 다이렉트 본딩(ｓｄｂ)을 이용한 임시 웨이퍼 임시 본딩 방법, 및 그 본딩 방법을 이용한 반도체 소자 및 반도체 소자 제조 방법
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101559958B1 (ko) * 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
US8569829B2 (en) 2009-12-28 2013-10-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9099526B2 (en) * 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
JP2011204829A (ja) 2010-03-25 2011-10-13 Toshiba Corp 半導体記憶装置
JP2011233831A (ja) * 2010-04-30 2011-11-17 Hitachi Ltd 半導体記憶装置
WO2012071100A1 (en) * 2010-09-08 2012-05-31 William Marsh Rice University Siox-based nonvolatile memory architecture
JP2012089744A (ja) * 2010-10-21 2012-05-10 Elpida Memory Inc 半導体装置の製造方法
KR20130060065A (ko) * 2011-11-29 2013-06-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이의 제조 방법
KR102031182B1 (ko) * 2011-11-29 2019-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US9312257B2 (en) * 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9954080B2 (en) 2012-04-09 2018-04-24 Monolithic 3D Inc. 3D integrated circuit device
US8557632B1 (en) * 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
CN102693946B (zh) * 2012-06-11 2017-04-05 上海华虹宏力半导体制造有限公司 半导体器件制造方法以及存储器制造方法
KR101263182B1 (ko) * 2012-06-29 2013-05-10 한양대학교 산학협력단 비휘발성 메모리 소자, 제조방법 및 이를 이용한 메모리 시스템
US9515080B2 (en) * 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
KR20150106660A (ko) * 2014-03-12 2015-09-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9768270B2 (en) * 2014-06-25 2017-09-19 Sandisk Technologies Llc Method of selectively depositing floating gate material in a memory device
WO2016025478A1 (en) * 2014-08-11 2016-02-18 Massachusetts Institute Of Technology Interconnect structures for assembly of semiconductor structures including at least one integrated circuit structure
KR20160029236A (ko) * 2014-09-04 2016-03-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US9263459B1 (en) * 2014-09-26 2016-02-16 Intel Corporation Capping poly channel pillars in stacked circuits
US9362300B2 (en) * 2014-10-08 2016-06-07 Micron Technology, Inc. Apparatuses and methods for forming multiple decks of memory cells
US10573627B2 (en) * 2015-01-09 2020-02-25 Silicon Genesis Corporation Three dimensional integrated circuit
US20180175008A1 (en) * 2015-01-09 2018-06-21 Silicon Genesis Corporation Three dimensional integrated circuit
KR102298605B1 (ko) * 2015-01-14 2021-09-06 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
CN104701323B (zh) * 2015-03-16 2017-12-19 武汉新芯集成电路制造有限公司 一种存储结构
TWI549129B (zh) * 2015-03-20 2016-09-11 旺宏電子股份有限公司 具有解碼器及局部字元線驅動器之三維反及閘記憶體
KR20160124294A (ko) * 2015-04-16 2016-10-27 삼성전자주식회사 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법
US9502471B1 (en) * 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US9704878B2 (en) * 2015-10-08 2017-07-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming same
KR102499564B1 (ko) 2015-11-30 2023-02-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
TWI611607B (zh) * 2015-12-15 2018-01-11 旺宏電子股份有限公司 三維記憶體元件
KR102611438B1 (ko) * 2016-01-07 2023-12-08 삼성전자주식회사 반도체 메모리 소자
US10049744B2 (en) 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
KR102473664B1 (ko) * 2016-01-19 2022-12-02 삼성전자주식회사 Tsv 구조체를 가진 다중 적층 소자
JP6581012B2 (ja) * 2016-02-17 2019-09-25 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US10242998B2 (en) * 2016-03-15 2019-03-26 Toshiba Memory Corporation Semiconductor memory device having a laminated body including a plurality of control gate electrodes laminated in a first direction
US9711228B1 (en) * 2016-05-27 2017-07-18 Micron Technology, Inc. Apparatus and methods of operating memory with erase de-bias
KR102608180B1 (ko) 2016-06-01 2023-12-01 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US9748265B1 (en) * 2016-06-07 2017-08-29 Micron Technology, Inc. Integrated structures comprising charge-storage regions along outer portions of vertically-extending channel material
KR101799069B1 (ko) * 2017-02-28 2017-11-20 삼성전자주식회사 비대칭 워드라인 패드를 갖는 반도체 메모리 소자
CN106876401B (zh) 2017-03-07 2018-10-30 长江存储科技有限责任公司 存储器件的形成方法
JP2018148071A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
CN106910746B (zh) 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
JP2018163970A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
CN108807411B (zh) * 2017-04-28 2023-06-27 三星电子株式会社 三维半导体存储器装置
CN107658315B (zh) 2017-08-21 2019-05-14 长江存储科技有限责任公司 半导体装置及其制备方法
US10522561B2 (en) * 2017-08-23 2019-12-31 Yangtze Memory Technologies Co., Ltd. Method for forming a three-dimensional memory device
KR102308776B1 (ko) * 2017-08-24 2021-10-05 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법
KR20190026418A (ko) * 2017-09-05 2019-03-13 에스케이하이닉스 주식회사 반도체 메모리 장치
US10346088B2 (en) 2017-09-29 2019-07-09 Intel Corporation Method and apparatus for per-deck erase verify and dynamic inhibit in 3d NAND
CN107863348B (zh) * 2017-11-01 2019-03-12 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN107863351B (zh) 2017-11-21 2019-03-19 长江存储科技有限责任公司 一种高堆叠层数3d nand闪存的制作方法及3d nand闪存
KR102534838B1 (ko) * 2017-12-20 2023-05-22 삼성전자주식회사 3차원 구조를 갖는 메모리 장치
US10475515B2 (en) 2017-12-21 2019-11-12 Micron Technology, Inc. Multi-decks memory device including inter-deck switches
TWI669805B (zh) * 2018-01-04 2019-08-21 力晶積成電子製造股份有限公司 非揮發性記憶體結構及其製造方法
CN108511449B (zh) * 2018-03-14 2020-11-10 成都信息工程大学 一种三维nand型存储器下选择管的实现方法
US10354980B1 (en) * 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
WO2019200561A1 (en) 2018-04-18 2019-10-24 Yangtze Memory Technologies Co., Ltd. Method for forming channel hole plug of three-dimensional memory device
CN108565266B (zh) * 2018-06-04 2023-10-27 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN109196645B (zh) 2018-06-08 2019-09-10 长江存储科技有限责任公司 用于形成三维存储器件的双堆栈沟道孔结构的方法
WO2019237248A1 (en) * 2018-06-12 2019-12-19 Yangtze Memory Technologies Co., Ltd. Memory device and forming method thereof
CN108615733B (zh) * 2018-06-21 2023-12-19 长江存储科技有限责任公司 半导体结构及其形成方法
CN108538848B (zh) * 2018-06-21 2024-01-16 长江存储科技有限责任公司 半导体结构及其形成方法
JP7145984B2 (ja) * 2018-06-29 2022-10-03 長江存儲科技有限責任公司 ３次元メモリデバイスおよび３次元メモリデバイスを形成する方法
CN108847413B (zh) * 2018-08-31 2024-07-19 长江存储科技有限责任公司 3d存储器件
CN109314113B (zh) * 2018-09-14 2020-04-28 长江存储科技有限责任公司 三维存储器件以及用于形成三维存储器件的方法
KR102481648B1 (ko) * 2018-10-01 2022-12-29 삼성전자주식회사 반도체 장치
CN109524410B (zh) * 2018-11-23 2020-07-28 长江存储科技有限责任公司 形成三维存储器的方法
CN109524409B (zh) * 2018-11-23 2020-04-10 长江存储科技有限责任公司 形成三维存储器的方法
CN109768050B (zh) * 2018-12-18 2020-11-17 长江存储科技有限责任公司 三维存储器及其制备方法
US10957680B2 (en) * 2019-01-16 2021-03-23 Sandisk Technologies Llc Semiconductor die stacking using vertical interconnection by through-dielectric via structures and methods for making the same
US10665581B1 (en) * 2019-01-23 2020-05-26 Sandisk Technologies Llc Three-dimensional semiconductor chip containing memory die bonded to both sides of a support die and methods of making the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150061155A1 (en) 2013-08-28 2015-03-05 YuJeong Seo Semiconductor Devices and Methods of Fabricating the Same
US20170047343A1 (en) 2015-08-11 2017-02-16 Dohyun LEE Three-dimensional semiconductor memory device
WO2018055814A1 (ja) 2016-09-23 2018-03-29 東芝メモリ株式会社 メモリデバイス
WO2018161839A1 (en) 2017-03-08 2018-09-13 Yangtze Memory Technologies Co., Ltd. Interconnect structure of three-dimensional memory device
CN107658317A (zh) 2017-09-15 2018-02-02 长江存储科技有限责任公司 一种半导体装置及其制备方法

Also Published As

Publication number Publication date
WO2020124878A1 (en) 2020-06-25
WO2020124879A1 (en) 2020-06-25
CN110896669B (zh) 2021-01-26
TWI757626B (zh) 2022-03-11
JP2022513855A (ja) 2022-02-09
CN110914991A (zh) 2020-03-24
JP7250139B2 (ja) 2023-03-31
CN109768050B (zh) 2020-11-17
CN110896669A (zh) 2020-03-20
KR102645465B1 (ko) 2024-03-07
JP7292393B2 (ja) 2023-06-16
CN110914991B (zh) 2021-04-27
US10636813B1 (en) 2020-04-28
KR102645463B1 (ko) 2024-03-07
KR20210096208A (ko) 2021-08-04
CN112582426A (zh) 2021-03-30
KR102645500B1 (ko) 2024-03-07
TW202032761A (zh) 2020-09-01
US11011539B2 (en) 2021-05-18
US11367737B2 (en) 2022-06-21
US10600763B1 (en) 2020-03-24
CN112582426B (zh) 2024-02-27
CN109768050A (zh) 2019-05-17
US20210104543A1 (en) 2021-04-08
JP2022516240A (ja) 2022-02-25
EP3867953A1 (en) 2021-08-25
EP3867954A1 (en) 2021-08-25
TW202029480A (zh) 2020-08-01
EP3867953B1 (en) 2025-06-04
EP3867954B1 (en) 2024-01-03
EP3867952A4 (en) 2022-09-21
US20200194452A1 (en) 2020-06-18
TWI713207B (zh) 2020-12-11
CN110896668A (zh) 2020-03-20
WO2020124877A1 (en) 2020-06-25
CN110896668B (zh) 2021-07-20
JP2022514760A (ja) 2022-02-15
US20200194403A1 (en) 2020-06-18
US10985142B2 (en) 2021-04-20
TWI730377B (zh) 2021-06-11
EP3867952B1 (en) 2024-11-06
KR20210096209A (ko) 2021-08-04
KR20210096207A (ko) 2021-08-04
EP3867953A4 (en) 2022-08-10
EP3867954A4 (en) 2022-09-21
EP3867952A1 (en) 2021-08-25
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