JP7254261B2 - 演算回路、通信装置、制御回路、記憶媒体および演算方法 - Google Patents

Description

本開示は、確率的信号処理によって積和演算を行う演算回路、通信装置、制御回路、記憶媒体および演算方法に関する。

通信需要の増加に伴い、セルラシステム、衛星通信などに用いられる通信装置は、周波数利用効率の向上が求められている。周波数利用効率の向上には、信号処理の広帯域化に加えて、伝搬路、通信需要などの変化に応じて柔軟に周波数、時間、電力などの無線リソースを制御することが望ましく、通信装置は、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）などをはじめとするデジタルデバイスによって高度かつ高速な信号処理を実現している。

デジタル信号処理を実現するデジタルデバイスは、放射線によって内部回路のビットの値が反転するなどのソフトエラーが生じる。衛星搭載機器は、ソフトエラー耐性を強化した宇宙向け専用デバイスが利用されることが多いが、コスト、性能などの面において、地上で広く利用されている民生デバイスに劣る。そのため、民生デバイスのソフトエラー耐性を向上して宇宙用途に利用できれば、衛星の高性能化および低コスト化が期待できる。さらには、衛星搭載機器に限らず地上の設備においても放射線によるソフトエラーの影響は少なからず受けることから、ミッションクリティカルな機器についてはソフトエラー耐性の向上が求められる。

ソフトエラー耐性の向上が期待できる技術として確率的信号処理がある。従来のバイナリ演算ではＭＳＢ（Most Significant Bit）に近いほどビット反転による数値の誤差が大きくなるのに対して、確率的信号処理は、系列長Ｎの乱数における“０”と“１”との割合で数値を表現して演算を行うため、ビット間の重みが無くソフトエラー耐性の向上が期待できる。また、確率的信号処理は、加算、乗算などの回路構成を簡素化できるという特徴があり、非特許文献１において確率的信号処理を用いたデジタルフィルタなどが検討されている。

Ｈ．Ｉｃｈｉｈａｒａ， Ｔ．Ｓｕｇｉｎｏ， Ｓ．Ｉｓｈｉｉ， Ｔ．Ｉｗａｇａｋｉ ａｎｄ Ｔ．Ｉｎｏｕｅ， "Ｃｏｍｐａｃｔ ａｎｄ Ａｃｃｕｒａｔｅ Ｄｉｇｉｔａｌ Ｆｉｌｔｅｒｓ Ｂａｓｅｄ ｏｎ Ｓｔｏｃｈａｓｔｉｃ Ｃｏｍｐｕｔｉｎｇ，" ｉｎ ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｍｅｒｇｉｎｇ Ｔｏｐｉｃｓ ｉｎ Ｃｏｍｐｕｔｉｎｇ． ＤＯＩ： １０．１１０９／ＴＥＴＣ．２０１６．２６０８８２５

チャネライザをはじめとするデジタルペイロードは、デバイスの動作速度で処理可能な帯域幅よりも広帯域な信号を処理するため、系列長に応じた並列処理が必要となる。従来の確率的信号処理には、系列長を小さくすることで回路規模を小さくできるが、数値変換の粒度が粗くなり演算誤差が増大するというトレードオフの特性がある。一般的に、通信機器は、許容される通信性能が規定されるため、通信性能に即した演算誤差を満たす最短系列長は一意に定まることから、回路規模の削減が難しい、という問題があった。

本開示は、上記に鑑みてなされたものであって、回路規模の増加を抑制しつつ、ソフトエラー耐性を向上可能な演算回路を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本開示の演算回路は、量子化された信号を第一のビット列と第二のビット列とに分割し、第一のビット列を、２ビット以上であって１が存在する割合で数値を表現する系列に変換する変換部と、変換部で変換された系列を、組み合わせ回路を用いて確率的信号処理によって演算する演算部と、演算部で演算後の系列のうち１が存在する割合と、第二のビット列を第一のビット列の数で乗算した値とを加算し、量子化された信号に再変換する再変換部と、を備えることを特徴とする。

本開示に係る演算回路は、回路規模の増加を抑制しつつ、ソフトエラー耐性を向上させることができる、という効果を奏する。

実施の形態１に係る演算回路の構成例を示す図 実施の形態１に係る変換部の構成例を示す図 実施の形態１に係る変換部における変換例を示す図 実施の形態１に係る演算部の構成例を示す図 実施の形態１に係る演算部が備えるＳＳ乗算部の構成例を示す図 実施の形態１に係る演算部が備えるＳＳ乗算部の演算例を示す図 実施の形態１に係る演算部が備えるＢＳ乗算部の構成例を示す図 実施の形態１に係るＢＳ乗算部が備える並列乗算部の構成例を示す図 実施の形態１に係る演算部が備えるＢＳ乗算部の演算例を示す図 実施の形態１に係る演算部が備えるＳＳ加算部の構成例を示す図 実施の形態１に係る演算部が備えるＳＳ加算部の演算例を示す図 実施の形態１に係る演算部が備えるＢＳ加算部の構成例を示す図 実施の形態１に係る演算部が備えるＢＳ加算部の演算例を示す図 実施の形態１に係る演算回路の動作を示すフローチャート 実施の形態１に係る演算回路が備える処理回路をプロセッサおよびメモリで実現する場合の処理回路の構成例を示す図 実施の形態１に係る演算回路が備える処理回路を専用のハードウェアで構成する場合の処理回路の例を示す図 実施の形態２に係る演算回路を備える通信装置の構成例を示す図 実施の形態２に係るＦＩＲ（Finite Impulse Response）フィルタを実現する演算回路が備える演算部の構成例を示す図 実施の形態２に係る演算回路の演算部が備える遅延レジスタ部の構成例を示す図 実施の形態２に係る演算回路の演算部が備えるシフトレジスタ部の構成例を示す図 実施の形態２に係る演算回路の演算部が備える積和演算部の構成例を示す図 実施の形態２に係る演算回路におけるバイナリビット数と演算誤差との関係の例を示す図

以下に、本開示の実施の形態に係る演算回路、通信装置、制御回路、記憶媒体および演算方法を図面に基づいて詳細に説明する。

実施の形態１．
図１は、実施の形態１に係る演算回路１０の構成例を示す図である。演算回路１０は、変換部１００と、演算部２００と、再変換部３００と、を備える。

まず、変換部１００の構成および動作について説明する。変換部１００は、量子化された信号を第一のビット列と第二のビット列とに分割し、第一のビット列を、２ビット以上であって１が存在する割合で数値を表現する系列に変換する。図２は、実施の形態１に係る変換部１００の構成例を示す図である。変換部１００は、絶対値変換部１０１と、系列変換部１０４と、を備える。絶対値変換部１０１は、２の補数変換部１０２と、セレクタ１０３と、を備える。演算回路１０、すなわち変換部１００に入力される入力信号は、量子化されたバイナリの信号である。変換部１００は、入力信号であるバイナリを、上位ビットと下位ビットとに分割する。変換部１００は、上位ビットをそのままバイナリで出力する。また、変換部１００は、上位ビットのうち最上位ビットを符号ビットとして抽出して出力する。

絶対値変換部１０１には、下位ビットが入力される。絶対値変換部１０１は、入力された下位ビットに対して、最上位ビットの値に基づくバイナリを出力する。絶対値変換部１０１において、２の補数変換部１０２は、下位ビットを２の補数に変換して出力する。セレクタ１０３は、最上位ビットの値に基づいて出力する値を選択する。具体的には、セレクタ１０３は、最上位ビットが１、すなわち入力信号が負の値の場合、２の補数変換部１０２で変換されたバイナリを出力する。セレクタ１０３は、最上位ビットが０、すなわち入力信号が正の値の場合、下位ビットのバイナリをそのまま出力する。

系列変換部１０４は、絶対値変換部１０１から出力されたバイナリを確率的信号処理で演算するためのデータ系列に変換して出力する。以降の説明では、データ系列を単に系列と称する。系列変換部１０４における変換は、バイナリで表現された値を確率的信号処理におけるＳｔｏｃｈａｓｔｉｃ Ｎｕｍｂｅｒに変換することを意味している。系列変換部１０４は、バイナリを、０から１の値域で正規化した値が系列中の１が発生している確率に近くなるように変換する。系列変換部１０４は、系列の生成方法として、超一様分布、疑似乱数などを用いることができる。系列変換部１０４は、系列について、生成多項式などを用いて都度生成してもよいし、予めバイナリの値と系列との対応が示されたテーブルを保持し、テーブルを参照して求めてもよい。

図３は、実施の形態１に係る変換部１００における変換例を示す図である。入力信号は、６ｂｉｔの符号付きのバイナリとする。比較例として確率的信号処理における上位ビットと下位ビットとの分割を行わないケースは、本実施の形態において上位ビットへの分割数が０ｂｉｔの場合と等価である。図３において、比較例のバイナリの「ｎ／ａ」は「ｎｏ ａｓｓｉｇｎ」を示している。この場合、符号を示す最上位ビットを除いた５ｂｉｔと同じ精度の数値表現に必要な系列のビット数は２^５－１＝３１ｂｉｔ以上であり、入力信号（ｄｅｃ）に等しい数だけ１が発生する系列として表現される。なお、系列中の０および１の並びは、図３の例に限定されず、上述したように超一様分布、疑似乱数などを用いて得られる並びにすることができる。

一方、入力信号の６ｂｉｔを上位ビットの３ｂｉｔ、および下位ビットの３ｂｉｔに分割する場合、変換部１００は、バイナリとして入力信号の６ｂｉｔのうち上位ビットの３ｂｉｔをそのまま出力し、系列として下位ビットの３ｂｉｔの絶対値に等しい数だけ１が発生する系列を出力する。この場合、下位ビットである３ｂｉｔの数値表現に必要なビット数は２^３－１＝７ｂｉｔ以上である。すなわち、図３の例では、比較例では６ｂｉｔのバイナリを変換する場合に符号を含めて３３ｂｉｔ必要であったのに対して、入力信号の６ｂｉｔを上位ビットの３ｂｉｔ、および下位ビットの３ｂｉｔに分割することによって、３ｂｉｔのバイナリ、１ｂｉｔの符号、および８ｂｉｔの系列の合計１２ｂｉｔで表現できる。

なお、変換部１００は、出力するバイナリについて、ソフトエラー耐性が確保されていないため、冗長化してもよい。変換部１００は、例えば、３重冗長と多数決判定を組み込んでもよい。この場合、変換部１００から出力されるバイナリは３倍の９ｂｉｔになり、多数決判定の１ｂｉｔを含めて合計で１９ｂｉｔ必要になるが、比較例の３３ｂｉｔよりもビット数を削減できている。

つぎに、演算部２００の構成および動作について説明する。演算部２００は、変換部１００で変換された系列を、組み合わせ回路を用いて確率的信号処理によって演算する。図４は、実施の形態１に係る演算部２００の構成例を示す図である。演算部２００は、ＢＢ乗算部２１０と、ＢＳ乗算部２２０と、ＳＳ乗算部２３０と、ＢＢ加算部２４０と、ＢＳ加算部２５０と、ＳＳ加算部２６０と、を備える。ここで、一般的なデジタル信号処理の用途は、画像処理、変復調といった機能を実現するために用いられる。デジタル信号処理は、組み合わせ回路によって実現され、多くは乗算および加算を用いる。なお、図４の例では、演算部２００が各構成を一つ備える例を示しているが、これに限定されない。演算部２００は、演算回路１０が搭載される機器の用途によって、同一の構成を複数備えることも可能である。また、演算回路１０は、図４に示す構成以外の組み合わせ回路など、他の回路を備えていてもよい。

本実施の形態において、演算部２００は組み合わせ回路によって構成することができるが、以降の説明では構成要素である乗算および加算について説明する。以降の説明において、変換部１００から出力されるバイナリ、符号、および系列について、二つの値を乗算または加算する場合の一つ目の値のバイナリをｂ１とし、一つ目の値の符号および系列をｓ１とし、二つ目の値のバイナリをｂ２とし、二つ目の値の符号および系列をｓ２とする。また、説明を簡単にするため、一つ目の値を入力１と称し、二つ目の値を入力２と称する。

まず、二つの値の乗算を行う場合について説明する。二つの値の乗算を行う場合、演算の種類は、バイナリ同士の乗算であるｂ１×ｂ２、バイナリと系列との乗算であるｂ１×ｓ２とｂ２×ｓ１、および系列同士の乗算であるｓ１×ｓ２に分けられる。このうち、バイナリ同士の乗算であるＢＢ乗算は通常の乗算に相当するため、ＢＢ乗算を行うＢＢ乗算部２１０の説明については省略する。以降では、バイナリと系列との乗算であるＢＳ乗算を行うＢＳ乗算部２２０、および系列同士の乗算であるＳＳ乗算を行うＳＳ乗算部２３０について説明する。

図５は、実施の形態１に係る演算部２００が備えるＳＳ乗算部２３０の構成例を示す図である。図６は、実施の形態１に係る演算部２００が備えるＳＳ乗算部２３０の演算例を示す図である。ＳＳ乗算部２３０は、ＸＯＲ部２３１と、ＡＮＤ部２３２と、を備える。ＸＯＲ部２３１は、入力１の符号および入力２の符号の排他的論理和の演算、すなわちＸＯＲの演算を行って符号ビットを出力する。ＡＮＤ部２３２は、入力１の系列および入力２の系列同士を並列に論理積の演算、すなわちＡＮＤの演算を行って出力系列を得る。図６は、０．５×－０．５＝－０．２５の演算例を示している。ＸＯＲ部２３１から出力される符号ビット、すなわち出力符号は、入力１が０（正）、入力２が１（負）であるので１（負）となる。また、入力１の系列および入力２の系列はいずれも８ｂｉｔ中４ｂｉｔが１なので０．５（４／８）に相当し、ＡＮＤ後の出力系列は８ｂｉｔ中２ｂｉｔが１であるから０．２５（２／８）に相当する。このように、ＳＳ乗算部２３０は、第一の信号が分割されたうちの第一のビット列が変換された第一の系列と、第二の信号が分割されたうちの第一のビット列が変換された第二の系列との乗算を行う。ＳＳ乗算部２３０のことを第一の乗算部と称する場合がある。

図７は、実施の形態１に係る演算部２００が備えるＢＳ乗算部２２０の構成例を示す図である。ＢＳ乗算部２２０は、ＸＯＲ部２２１と、絶対値変換部２２２と、並列乗算部２２３と、を備える。図８は、実施の形態１に係るＢＳ乗算部２２０が備える並列乗算部２２３の構成例を示す図である。図９は、実施の形態１に係る演算部２００が備えるＢＳ乗算部２２０の演算例を示す図である。ＢＳ乗算部２２０は、入力１のバイナリのうち最上位ビットを入力１の符号として抽出する。ＸＯＲ部２２１は、入力１の符号および入力２の符号の排他的論理和の演算、すなわちＸＯＲの演算を行って符号ビットを出力する。絶対値変換部２２２は、変換部１００が備える絶対値変換部１０１と同様の構成によって、入力１のバイナリを絶対値に変換する。並列乗算部２２３は、絶対値変換部２２２で変換された入力１のバイナリと入力２の系列との並列乗算を行う。並列乗算部２２３は、図８に示すように、入力２の系列の１に対しては絶対値変換部２２２で絶対値変換されたバイナリを出力し、入力２の系列の０に対しては０を出力するようなセレクタ２２４で実現することができる。このように、ＢＳ乗算部２２０は、並列乗算において、第一の系列の値に基づいて、第二のビット列が絶対値変換された値、または０を出力するセレクタ２２４を備える。並列乗算部２２３は、絶対値変換部２２２で変換された入力１のバイナリが２のべき乗の場合、セレクタ２２４ではなく単純に系列の各要素をビットシフトしてもよい。

図９は、３×－０．５＝－１．５の演算例を示している。ＸＯＲ部２２１から出力される符号ビット、すなわち出力符号は、入力１が０（正）、入力２が１（負）であるので１（負）となる。また、入力１の系列および入力２の系列はいずれも８ｂｉｔ中４ｂｉｔが１なので０．５（４／８）に相当し、系列の各要素を３倍した出力系列は８ｂｉｔ中４ｂｉｔが３であるから１．５（１２／８）に相当する。このように、ＢＳ乗算部２２０は、第一の信号が分割されたうちの第一のビット列が変換された第一の系列と、第二の信号が分割されたうちの第二のビット列との乗算において、第二のビット列を絶対値変換した値と、第一の系列との並列乗算を行う。ＢＳ乗算部２２０のことを第二の乗算部と称する場合がある。

つぎに、二つの値の加算を行う場合について説明する。二つの値の加算を行う場合、演算の種類は、バイナリ同士の加算であるｂ１＋ｂ２、バイナリと系列との加算であるｂ１＋ｓ２とｂ２＋ｓ１、および系列同士の加算であるｓ１＋ｓ２に分けられる。このうち、バイナリ同士の加算であるＢＢ加算は通常の加算に相当するため、ＢＢ加算を行うＢＢ加算部２４０の説明については省略する。以降では、バイナリと系列との加算であるＢＳ加算を行うＢＳ加算部２５０、および系列同士の加算であるＳＳ加算を行うＳＳ加算部２６０について説明する。

図１０は、実施の形態１に係る演算部２００が備えるＳＳ加算部２６０の構成例を示す図である。図１１は、実施の形態１に係る演算部２００が備えるＳＳ加算部２６０の演算例を示す図である。ＳＳ加算部２６０は、並列加算部２６１を備える。並列加算部２６１は、入力１の系列および入力２の系列同士を各入力の符号を考慮して並列に加算し、符号付き出力系列を得る。並列加算部２６１から出力される並列加算後の各要素は符号付きの系列になる。図１１は、０．５＋（－０．５）＝０．０の演算例を示している。入力１の符号が０（正）の系列と入力２の符号が１（負）の系列でいずれも８ｂｉｔ中４ｂｉｔが１なので０．５（４／８）に相当し、並列加算部２６１が系列の各要素をバイナリ加算した符号付き出力系列は８ｂｉｔ中２ｂｉｔが１、２ｂｉｔが－１であるから０．０（０／８）に相当する。このように、ＳＳ加算部２６０は、第一の信号が分割されたうちの第一のビット列が変換された第一の系列と、第二の信号が分割されたうちの第一のビット列が変換された第二の系列との並列加算を行う。ＳＳ加算部２６０のことを第一の加算部と称する場合がある。

図１２は、実施の形態１に係る演算部２００が備えるＢＳ加算部２５０の構成例を示す図である。図１３は、実施の形態１に係る演算部２００が備えるＢＳ加算部２５０の演算例を示す図である。ＢＳ加算部２５０は、直列加算部２５１と、下位ビット拡張部２５２と、加算部２５３と、を備える。直列加算部２５１は、入力１の符号を考慮して入力１の系列の系列内の各要素を全て加算する。下位ビット拡張部２５２は、入力２のバイナリを左ビットシフトする。下位ビット拡張部２５２でシフトされるビット量は、変換部１００で分割された下位ビットのビット数と同じである。加算部２５３は、直列加算部２５１から出力された値と下位ビット拡張部２５２から出力された値とを加算して出力バイナリを得る。図１３は、３＋０．５＝３．５の演算例を示している。入力１の系列は８ｂｉｔ中４ｂｉｔが１なので、直列加算部２５１による直列加算によって４が得られる。下位ビット拡張部２５２は、入力２のバイナリの３に対して分割された下位ビットのビット数である３ｂｉｔ（８倍）を拡張して２４を得る。加算部２５３は、４＋２４＝２８の出力バイナリを得る。出力バイナリが２８なので、２８／８＝３．５に相当する。なお、ＢＳ加算部２５０は、出力バイナリのソフトエラー耐性が確保されていないため、出力バイナリを冗長化してもよい。このように、ＢＳ加算部２５０は、第一の信号が分割されたうちの第一のビット列が変換された第一の系列と、第二の信号が分割されたうちの第二のビット列との加算において、第一の系列のうち１が存在する割合と、第二のビット列を第一のビット列の数で乗算した値とを加算する。ＢＳ加算部２５０のことを第二の加算部と称する場合がある。

最後に再変換部３００の構成および動作について説明する。再変換部３００は、演算部２００で演算後の系列のうち１が存在する割合と、第二のビット列を第一のビット列の数で乗算した値とを加算し、量子化された信号に再変換する。再変換部３００は、演算部２００から出力される符号、バイナリ、系列のいずれかの組み合わせを変換部１００以前のフォーマットであるバイナリの形式に再変換する。再変換部３００の構成および動作については、図１２に示すＢＳ加算部２５０の構成および動作と同じであるため説明を省略する。

なお、上位ビットをバイナリ表現とし、下位ビットを確率的信号処理に適用可能な確率表現とした場合について説明したが、これに限定されない。演算回路１０は、入力信号をバイナリ表現と確率表現との組み合わせで演算することを特徴とするため、上位ビットを確率表現とし、下位ビットをバイナリ表現として演算を行ってもよい。この場合でも、演算回路１０は、同様の効果を得ることができる。

演算回路１０の動作を、フローチャートを用いて説明する。図１４は、実施の形態１に係る演算回路１０の動作を示すフローチャートである。演算回路１０において、変換部１００は、量子化された信号を第一のビット列と第二のビット列とに分割し、第一のビット列を、２ビット以上であって１が存在する割合で数値を表現する系列に変換する（ステップＳ１００）。演算部２００は、変換部１００で変換された系列を、組み合わせ回路を用いて確率的信号処理によって演算する（ステップＳ２００）。再変換部３００は、演算部２００で演算後の系列のうち１が存在する割合と、第二のビット列を第一のビット列の数で乗算した値とを加算し、量子化された信号に再変換する（ステップＳ３００）。

つづいて、演算回路１０のハードウェア構成について説明する。演算回路１０において、変換部１００、演算部２００、および再変換部３００は、処理回路により実現される。処理回路は、メモリに格納されるプログラムを実行するプロセッサおよびメモリであってもよいし、専用のハードウェアであってもよい。処理回路は制御回路とも呼ばれる。

図１５は、実施の形態１に係る演算回路１０が備える処理回路をプロセッサ９１およびメモリ９２で実現する場合の処理回路９０の構成例を示す図である。図１５に示す処理回路９０は制御回路であり、プロセッサ９１およびメモリ９２を備える。処理回路９０がプロセッサ９１およびメモリ９２で構成される場合、処理回路９０の各機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアまたはファームウェアはプログラムとして記述され、メモリ９２に格納される。処理回路９０では、メモリ９２に記憶されたプログラムをプロセッサ９１が読み出して実行することにより、各機能を実現する。すなわち、処理回路９０は、演算回路１０の処理が結果的に実行されることになるプログラムを格納するためのメモリ９２を備える。このプログラムは、処理回路９０により実現される各機能を演算回路１０に実行させるためのプログラムであるともいえる。このプログラムは、プログラムが記憶された記憶媒体により提供されてもよいし、通信媒体など他の手段により提供されてもよい。

上記プログラムは、変換部１００が、量子化された信号を第一のビット列と第二のビット列とに分割し、第一のビット列を、２ビット以上であって１が存在する割合で数値を表現する系列に変換する第一のステップと、演算部２００が、変換部１００で変換された系列を、組み合わせ回路を用いて確率的信号処理によって演算する第二のステップと、再変換部３００が、演算部２００で演算後の系列のうち１が存在する割合と、第二のビット列を第一のビット列の数で乗算した値とを加算し、量子化された信号に再変換する第三のステップと、を演算回路１０に実行させるプログラムであるとも言える。

ここで、プロセッサ９１は、例えば、ＣＰＵ（Central Processing Unit）、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、またはＤＳＰ（Digital Signal Processor）などである。また、メモリ９２は、例えば、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Electrically ＥＰＲＯＭ）などの、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、またはＤＶＤ（Digital Versatile Disc）などが該当する。

図１６は、実施の形態１に係る演算回路１０が備える処理回路を専用のハードウェアで構成する場合の処理回路９３の例を示す図である。図１６に示す処理回路９３は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ、ＦＰＧＡ、またはこれらを組み合わせたものが該当する。処理回路については、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。このように、処理回路は、専用のハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述の各機能を実現することができる。

以上説明したように、本実施の形態によれば、演算回路１０は、確率的信号処理で乗算および加算を実現する過程において、量子化された信号を上位ビットと下位ビットとに分割し、一方をバイナリ表現とし、他方を確率表現に変換することで、すなわち量子化された信号の一部のみを確率表現の系列に変換することで、確率的信号処理の演算対象の系列長の増加を抑制することができる。また、演算回路１０は、乗算および加算の演算において、バイナリと系列との組み合わせに応じた演算手段を提供することで、組み合わせ回路により、あらゆる機能を提供することができる。

これにより、演算回路１０は、所望の演算精度とソフトエラー耐性とを有するとともに、回路規模を削減するという効果を奏する。演算回路１０は、回路規模の増加を抑制しつつ、ソフトエラー耐性を向上させることができる。演算回路１０は、放射線耐性の低い民生ＦＰＧＡでのソフトエラー耐性を少ない回路規模で実現し、衛星搭載機器、地上設備などの信頼性を向上させることができる。

実施の形態２．
実施の形態１では、演算回路１０の基本構成、および演算部２００が乗算および加算を行う場合の具体的な構成および動作について説明した。実施の形態２では、通信装置に搭載される演算回路がＦＩＲフィルタを実現する場合について説明する。

図１７は、実施の形態２に係る演算回路１０ａを備える通信装置２０の構成例を示す図である。通信装置２０は、演算回路１０ａを備える。演算回路１０ａは、前述のように、ＦＩＲフィルタを実現する。演算回路１０ａは、図１に示す実施の形態１の演算回路１０に対して、演算部２００を演算部２００ａに置き換えたものである。以降では、ＦＩＲフィルタを実現する演算回路１０ａが備える演算部２００ａの具体的な構成および動作について説明する。

図１８は、実施の形態２に係るＦＩＲフィルタを実現する演算回路１０ａが備える演算部２００ａの構成例を示す図である。演算部２００ａは、遅延レジスタ部２７０と、シフトレジスタ部２８０と、積和演算部２９０と、を備える。一般的なＦＩＲフィルタは、ベースバンド信号のＩｃｈおよびＱｃｈのそれぞれについて、シフトレジスタで遅延させた信号に対してタップ係数で積和演算することで畳み込み演算を行う。図１８は、ＦＩＲフィルタの一種であるハーフバンドフィルタを実現する演算部２００ａの構成例を示している。ハーフバンドフィルタは、中心タップから一つおきにタップ係数が０になるため、タップ係数が０になる部分において演算が不要である。そのため、演算部２００ａは、ベースバンド信号のＩｃｈの信号について、遅延レジスタ部２７０で中心タップ分まで遅延させればよい。演算部２００ａは、ベースバンド信号のＱｃｈの信号について、シフトレジスタ部２８０および積和演算部２９０によって畳み込みを行う。ベースバンド信号のＩｃｈの信号およびＱｃｈの信号は、いずれも入力信号が演算回路１０ａの変換部１００を経由し、出力信号が演算回路１０ａの再変換部３００を経由するように、バイナリ、符号、および系列の３種類で表現するものとする。以降の説明において、ＩｃｈをＩチャネルと称し、ＱｃｈをＱチャネルと称することがある。

図１９は、実施の形態２に係る演算回路１０ａの演算部２００ａが備える遅延レジスタ部２７０の構成例を示す図である。遅延レジスタ部２７０は、ベースバンド信号のＩｃｈのバイナリ、符号、および系列をそれぞれ複数の遅延素子２７１によって中心タップのタイミングになるまで遅延させる。遅延素子２７１は、例えば、Ｆｌｉｐ－Ｆｌｏｐである。このように、遅延レジスタ部２７０は、ベースバンド信号のＩチャネルの信号の第一のビット列が変換された系列および第二のビット列を遅延させる。

図２０は、実施の形態２に係る演算回路１０ａの演算部２００ａが備えるシフトレジスタ部２８０の構成例を示す図である。シフトレジスタ部２８０は、一般的なシフトレジスタと基本的な考え方は同じで、複数の遅延素子２８１をカスケードに接続し、ベースバンド信号のＱｃｈのバイナリ、符号、および系列を順次移動させることで同時にｎ個の時間がずれたデータを出力する。ここで、ｎはＦＩＲフィルタのタップ数に相当する。このように、シフトレジスタ部２８０は、ベースバンド信号のＱチャネルの信号の第一のビット列が変換された系列および第二のビット列を遅延させ、ベースバンド信号のＱチャネルの信号について遅延量の異なる複数の系列および第二のビット列を出力する。

図２１は、実施の形態２に係る演算回路１０ａの演算部２００ａが備える積和演算部２９０の構成例を示す図である。積和演算部２９０は、複数のＢＳ乗算部２９１と、複数のＳＳ乗算部２９２と、ＳＳ加算部２９３と、直列加算部２９４と、ＢＢ乗算部２９５と、下位ビット拡張部２９６と、加算部２９７と、変換部２９８と、を備える。積和演算部２９０は、シフトレジスタ部２８０から出力されたｎ個のＱｃｈバイナリ、符号、および系列と、タップ係数とを積和演算する。ここで、ハーフバンドフィルタは、左右対称のタップ係数を有することから１番目の入力Ｒ（１）およびｎ番目の入力Ｒ（ｎ）は同じタップ係数で乗算できるため、積和演算部２９０は、以下の３種類の乗算を行う。

（１） 入力Ｒ（１）のバイナリと入力Ｒ（ｎ）のバイナリとを加算したものと、一番目のタップＴＡＰ（１）のタップ系列とのＢＳ乗算。
（２） 入力Ｒ（１）の系列とタップＴＡＰ（１）のタップ系列とのＳＳ乗算。
（３） 入力Ｒ（２）の系列とタップＴＡＰ（１）のタップ系列とのＳＳ乗算。

同様に、積和演算部２９０は、中心タップと対象位置に存在する二つのシフトレジスタ出力を一組にして演算を行う。なお、演算回路１０ａは、タップ係数についても、実施の形態１で示したように上位ビットと下位ビットとに分割することができ、インパルス応答の中心に近く係数が１を超えるものはバイナリと系列とを併用することで演算精度を改善できる。図２１の例では、ｋ番目のタップＴＡＰ（ｋ）のタップ係数がこれに該当する。タップＴＡＰ（ｋ）のタップ係数、入力Ｒ（ｍ）、および入力Ｒ（ｍ＋１）は、いずれもバイナリと系列とを有するため、積和演算部２９０は、以下の６種類の乗算を行う。

（１） 入力Ｒ（ｍ）のバイナリと入力Ｒ（ｍ＋１）のバイナリとを加算したものと、ｋ番目のタップＴＡＰ（ｋ）のタップ系列とのＢＳ乗算。
（２） 入力Ｒ（ｍ）の系列とタップＴＡＰ（ｋ）のタップ系列とのＳＳ乗算。
（３） 入力Ｒ（ｍ＋１）の系列とタップＴＡＰ（ｋ）のタップ系列とのＳＳ乗算。
（４） 入力Ｒ（ｍ）の系列とｋ番目のタップＴＡＰ（ｋ）のバイナリとのＢＳ乗算。
（５） 入力Ｒ（ｍ＋１）の系列とｋ番目のタップＴＡＰ（ｋ）のバイナリとのＢＳ乗算。
（６） 入力Ｒ（ｍ）のバイナリと入力Ｒ（ｍ＋１）のバイナリとを加算したものと、タップＴＡＰ（ｋ）のバイナリとのＢＢ乗算。

上記のＢＳ乗算についてはＢＳ乗算部２９１が行い、ＳＳ乗算についてはＳＳ乗算部２９２が行い、ＢＢ乗算についてはＢＢ乗算部２９５が行う。ＢＳ乗算部２９１は実施の形態１のＢＳ乗算部２２０と同様の構成であり、ＳＳ乗算部２９２は実施の形態１のＳＳ乗算部２３０と同様の構成であり、ＢＢ乗算部２９５は実施の形態１のＢＢ乗算部２１０と同様の構成である。そのため、詳細な演算内容については説明を省略する。

ＢＳ乗算部２９１およびＳＳ乗算部２９２は、演算後の符号および系列をＳＳ加算部２９３に出力する。ＳＳ加算部２９３は、実施の形態１のＳＳ加算部２６０と同様の構成である。ＳＳ加算部２９３は、複数のＢＳ乗算部２９１およびＳＳ乗算部２９２から取得した符号および系列について、系列要素毎に加算する。直列加算部２９４は、実施の形態１の直列加算部２５１と同様の演算によって、ＳＳ加算部２９３からの符号および系列について、符号を考慮して系列内の各要素を全て加算する。

ＢＢ乗算部２９５は、演算後のバイナリを下位ビット拡張部２９６に出力する。下位ビット拡張部２９６は、ＢＢ乗算部２９５から出力されたバイナリを左ビットシフトする。下位ビット拡張部２９６でシフトされるビット量は、変換部１００で分割された下位ビットのビット数と同じである。加算部２９７は、直列加算部２９４から出力されたバイナリと、下位ビット拡張部２９６から出力されたバイナリとを加算する。これより、積和演算部２９０は、積和演算のバイナリ出力を得ることができる。なお、積和演算部２９０は、ＦＩＲフィルタの後段で他の信号処理が存在する場合、加算部２９７から出力されたバイナリを再び変換部２９８でバイナリ、符号、および系列に変換する。

タップ係数が固定値の場合、タップ係数のバイナリとシフトレジスタ出力の系列とのＢＳ乗算を行うＢＳ乗算部２９１については、図８で示したように並列乗算部２２３のセレクタ２２４を用いることができる。また、タップ係数が２のべき乗、または±１である場合、積和演算部２９０を、ビットシフト部、ＮＯＴ回路などで実現できる。このように、積和演算部２９０は、シフトレジスタ部２８０から出力された遅延量の異なる複数の系列および第二のビット列の積和演算を行う。積和演算部２９０は、シフトレジスタ部２８０から出力された複数の系列および第二のビット列のうち、ハーフバンドフィルタの対応するタップ係数が同じものについては一組にして演算を行う。

ここで、演算回路１０ａの変換部１００における上位ビットと下位ビットとの分割方法については、演算回路１０ａ、または演算回路１０ａが搭載される通信装置２０の回路規模、許容される演算誤差、エラー耐性のトレードオフで決めることができる。例えば、演算回路１０ａの設計者は、演算誤差を許容値以内にするために必要な上位ビット数をシミュレーションなどで評価し、回路規模が最も小さくなるケースを採用すればよい。また、演算回路１０ａの設計者は、図２２に示すように、タップ係数を入力１とし、シフトレジスタ出力を入力２とすると、タップ係数（入力１）およびシフトレジスタ出力（入力２）の上位ビット（バイナリビット）の配分についても同様にトレードオフがあるためシミュレーションなどで評価し、回路規模が最も小さくなるケースを採用すればよい。図２２は、実施の形態２に係る演算回路１０ａにおけるバイナリビット数と演算誤差との関係の例を示す図である。なお、図２２に示す関係は、実施の形態１の演算回路１０にも成立する。このように、変換部１００が量子化された信号を第一のビット列と第二のビット列とに分割するときの第一のビット列および第二のビット列のビット数は、演算回路１０，１０ａの回路規模、演算回路１０，１０ａで許容される演算誤差、および演算回路１０，１０ａのエラー耐性に基づいて決定される。

また、本実施の形態では、演算回路１０ａで実現されるＦＩＲフィルタとして具体的にハーフバンドフィルタを例にして説明したが、フィルタの構成はこれに限定されない。演算回路１０ａは、デジタル信号処理で実現できる様々なフィルタに構成を変更しても本実施の形態と同様の効果を得ることができる。

また、実施の形態１と同様、上位ビットをバイナリ表現とし、下位ビットを確率的信号処理に適用可能な確率表現とした場合について説明したが、これに限定されない。演算回路１０ａは、入力信号をバイナリ表現と確率表現との組み合わせで演算することを特徴とするため、上位ビットを確率表現とし、下位ビットをバイナリ表現として演算を行ってもよい。この場合でも、演算回路１０ａは、同様の効果を得ることができる。

以上説明したように、本実施の形態によれば、通信装置２０は、実施の形態１の演算回路１０と同様の手法によって入力信号を上位ビットと下位ビットとに分割する演算回路１０ａによってフィルタを実現することで、所望の演算精度とソフトエラー耐性とを有するデジタル回路の回路規模を削減するという効果を奏する。演算回路１０ａは、特にデジタルフィルタのような積和演算を行う回路に適用されることによって、デジタルデバイスで構成される通信機器のソフトエラー耐性および回路規模を改善することができる。

以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１０，１０ａ 演算回路、２０ 通信装置、１００，２９８ 変換部、１０１，２２２ 絶対値変換部、１０２ ２の補数変換部、１０３，２２４ セレクタ、１０４ 系列変換部、２００，２００ａ 演算部、２１０，２９５ ＢＢ乗算部、２２０，２９１ ＢＳ乗算部、２２１，２３１ ＸＯＲ部、２２３ 並列乗算部、２３０，２９２ ＳＳ乗算部、２３２ ＡＮＤ部、２４０ ＢＢ加算部、２５０ ＢＳ加算部、２５１，２９４ 直列加算部、２５２，２９６ 下位ビット拡張部、２５３，２９７ 加算部、２６０，２９３ ＳＳ加算部、２６１ 並列加算部、２７０ 遅延レジスタ部、２７１，２８１ 遅延素子、２８０ シフトレジスタ部、２９０ 積和演算部、３００ 再変換部。

Claims (21)

1. 量子化された信号を第一のビット列と第二のビット列とに分割し、前記第一のビット列を、２ビット以上であって１が存在する割合で数値を表現する系列に変換する変換部と、
   前記変換部で変換された前記系列を、組み合わせ回路を用いて確率的信号処理によって演算する演算部と、
   前記演算部で演算後の系列のうち１が存在する割合と、前記第二のビット列を前記第一のビット列の数で乗算した値とを加算し、量子化された信号に再変換する再変換部と、
   を備えることを特徴とする演算回路。
2. 前記演算部は、第一の信号が分割されたうちの第一のビット列が変換された第一の系列と、第二の信号が分割されたうちの第一のビット列が変換された第二の系列との乗算を行う第一の乗算部、
   を備えることを特徴とする請求項１に記載の演算回路。
3. 前記演算部は、第一の信号が分割されたうちの第一のビット列が変換された第一の系列と、第二の信号が分割されたうちの第二のビット列との乗算において、前記第二のビット列を絶対値変換した値と、前記第一の系列との並列乗算を行う第二の乗算部、
   を備えることを特徴とする請求項１または２に記載の演算回路。
4. 前記第二の乗算部は、前記並列乗算において、前記第一の系列の値に基づいて、前記第二のビット列が絶対値変換された値、または０を出力するセレクタ、
   を備えることを特徴とする請求項３に記載の演算回路。
5. 前記演算部は、第一の信号が分割されたうちの第一のビット列が変換された第一の系列と、第二の信号が分割されたうちの第一のビット列が変換された第二の系列との並列加算を行う第一の加算部、
   を備えることを特徴とする請求項１から４のいずれか一つに記載の演算回路。
6. 前記演算部は、第一の信号が分割されたうちの第一のビット列が変換された第一の系列と、第二の信号が分割されたうちの第二のビット列との加算において、前記第一の系列のうち１が存在する割合と、前記第二のビット列を前記第一のビット列の数で乗算した値とを加算する第二の加算部、
   を備えることを特徴とする請求項１から５のいずれか一つに記載の演算回路。
7. 前記変換部が前記量子化された信号を前記第一のビット列と前記第二のビット列とに分割するときの前記第一のビット列および前記第二のビット列のビット数は、前記演算回路の回路規模、前記演算回路で許容される演算誤差、および前記演算回路のエラー耐性に基づいて決定される、
   ことを特徴とする請求項１から６のいずれか一つに記載の演算回路。
8. 通信装置が備えるフィルタを実現する演算回路において、
   前記演算部は、ベースバンド信号のＩチャネルの信号の第一のビット列が変換された系列および第二のビット列を遅延させる遅延レジスタ部と、前記ベースバンド信号のＱチャネルの信号の第一のビット列が変換された系列および第二のビット列を遅延させ、前記ベースバンド信号のＱチャネルの信号について遅延量の異なる複数の系列および第二のビット列を出力するシフトレジスタ部と、前記シフトレジスタ部から出力された遅延量の異なる複数の系列および第二のビット列の積和演算を行う積和演算部と、
   を備えることを特徴とする請求項１から７のいずれか一つに記載の演算回路。
9. 前記フィルタはハーフバンドフィルタであり、
   前記積和演算部は、前記シフトレジスタ部から出力された複数の系列および第二のビット列のうち、前記ハーフバンドフィルタの対応するタップ係数が同じものについては一組にして演算を行う、
   ことを特徴とする請求項８に記載の演算回路。
10. 請求項８または９に記載の演算回路によって実現されるフィルタを備えることを特徴とする通信装置。
11. 演算回路を制御するための制御回路であって、
    量子化された信号を第一のビット列と第二のビット列とに分割し、前記第一のビット列を、２ビット以上であって１が存在する割合で数値を表現する系列に変換、
    変換された前記系列を、組み合わせ回路を用いて確率的信号処理によって演算、
    演算後の系列のうち１が存在する割合と、前記第二のビット列を前記第一のビット列の数で乗算した値とを加算し、量子化された信号に再変換、
    を前記演算回路に実施させることを特徴とする制御回路。
12. 演算回路を制御するためのプログラムが記憶された記憶媒体であって、
    前記プログラムは、
    量子化された信号を第一のビット列と第二のビット列とに分割し、前記第一のビット列を、２ビット以上であって１が存在する割合で数値を表現する系列に変換、
    変換された前記系列を、組み合わせ回路を用いて確率的信号処理によって演算、
    演算後の系列のうち１が存在する割合と、前記第二のビット列を前記第一のビット列の数で乗算した値とを加算し、量子化された信号に再変換、
    を前記演算回路に実施させることを特徴とする記憶媒体。
13. 演算回路における演算方法であって、
    変換部が、量子化された信号を第一のビット列と第二のビット列とに分割し、前記第一のビット列を、２ビット以上であって１が存在する割合で数値を表現する系列に変換する第一のステップと、
    演算部が、前記変換部で変換された前記系列を、組み合わせ回路を用いて確率的信号処理によって演算する第二のステップと、
    再変換部が、前記演算部で演算後の系列のうち１が存在する割合と、前記第二のビット列を前記第一のビット列の数で乗算した値とを加算し、量子化された信号に再変換する第三のステップと、
    を含むことを特徴とする演算方法。
14. 前記第二のステップにおいて、前記演算部は、第一の信号が分割されたうちの第一のビット列が変換された第一の系列と、第二の信号が分割されたうちの第一のビット列が変換された第二の系列との乗算を行う、
    ことを特徴とする請求項１３に記載の演算方法。
15. 前記第二のステップにおいて、前記演算部は、第一の信号が分割されたうちの第一のビット列が変換された第一の系列と、第二の信号が分割されたうちの第二のビット列との乗算において、前記第二のビット列を絶対値変換した値と、前記第一の系列との並列乗算を行う、
    ことを特徴とする請求項１３または１４に記載の演算方法。
16. 前記第二のステップにおいて、前記演算部は、前記並列乗算において、前記第一の系列の値に基づいて、前記第二のビット列が絶対値変換された値、または０を出力する、
    ことを特徴とする請求項１５に記載の演算方法。
17. 前記第二のステップにおいて、前記演算部は、第一の信号が分割されたうちの第一のビット列が変換された第一の系列と、第二の信号が分割されたうちの第一のビット列が変換された第二の系列との並列加算を行う、
    ことを特徴とする請求項１３から１６のいずれか一つに記載の演算方法。
18. 前記第二のステップにおいて、前記演算部は、第一の信号が分割されたうちの第一のビット列が変換された第一の系列と、第二の信号が分割されたうちの第二のビット列との加算において、前記第一の系列のうち１が存在する割合と、前記第二のビット列を前記第一のビット列の数で乗算した値とを加算する、
    ことを特徴とする請求項１３から１７のいずれか一つに記載の演算方法。
19. 前記第一のステップにおいて、前記変換部が前記量子化された信号を前記第一のビット列と前記第二のビット列とに分割するときの前記第一のビット列および前記第二のビット列のビット数は、前記演算回路の回路規模、前記演算回路で許容される演算誤差、および前記演算回路のエラー耐性に基づいて決定される、
    ことを特徴とする請求項１３から１８のいずれか一つに記載の演算方法。
20. 通信装置が備えるフィルタを実現する演算回路において、
    前記第二のステップにおいて、前記演算部は、ベースバンド信号のＩチャネルの信号の第一のビット列が変換された系列および第二のビット列を遅延させ、前記ベースバンド信号のＱチャネルの信号の第一のビット列が変換された系列および第二のビット列を遅延させ、前記ベースバンド信号のＱチャネルの信号について遅延量の異なる複数の系列および第二のビット列を出力し、遅延量の異なる複数の系列および第二のビット列の積和演算を行う、
    ことを特徴とする請求項１３から１９のいずれか一つに記載の演算方法。
21. 前記フィルタはハーフバンドフィルタであり、
    前記第二のステップにおいて、前記演算部は、前記積和演算として、出力された複数の系列および第二のビット列のうち、前記ハーフバンドフィルタの対応するタップ係数が同じものについては一組にして演算を行う、
    ことを特徴とする請求項２０に記載の演算方法。

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