JP7258668B2 - 半導体装置、及び、半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置、及び、半導体装置の製造方法に関する。

ショットキメタルとして機能するメタライズ層と、その上に配設された電極とを備えるダイオードが提案されている。例えば特許文献１には、メタライズ層及び電極をウエットエッチングで一括してパターニングする技術が提案されている。

特開２０１５－２１１１７９号公報

しかしながら、特許文献１の技術のようにウエットエッチングを行う技術では、電極に対するメタライズ層のエッチング選択比が大きいと、メタライズ層の端部が電極の端部よりもメタライズ層の内側まで抉られ、洞窟形状になってしまうという問題がある。一方、電極に対するメタライズ層のエッチング選択比が小さいと、メタライズ層にヒゲ状の残渣が発生するという問題がある。

特許文献１の技術では、以上のようにメタライズ層を適切にパターニングできないことがある。その結果として、半導体装置の電気特性などの性能にばらつきが生じるため、半導体装置の再現性、ひいては信頼性が低下するという問題があった。特に、メタライズ層の厚さがサブミクロンオーダーであり、電極の厚さが数ミクロン以上であるような場合、つまり、電極の厚さがメタライズ層の厚さの数十倍となる場合には、上記の問題が顕在化する。

そこで、本発明は、上記のような問題点を鑑みてなされたものであり、半導体装置の信頼性を高めることが可能な技術を提供することを目的とする。

本発明に係る半導体装置は、炭化珪素を含む第１導電型のバッファ層と、前記バッファ層上に配設され、活性領域と、前記活性領域を囲むインターフェイス領域と、前記インターフェイス領域を囲む終端領域とが規定された、炭化珪素を含む第１導電型のドリフト層と、前記インターフェイス領域の前記ドリフト層の表面に配設された、第２導電型の第１不純物層と、前記第１不純物層の表面に配設され、側部及び底部が前記第１不純物層に覆われた、前記第１不純物層よりも不純物濃度が高い第２導電型の第２不純物層と、前記活性領域側の前記第１不純物層及び前記第２不純物層を露出して、前記終端領域側の前記第１不純物層及び前記第２不純物層上に配設された絶縁層と、前記絶縁層から露出された前記第１不純物層及び前記第２不純物層上、並びに、前記絶縁層上に直接接して配設された単一層のメタライズ層と、前記メタライズ層上に配設された単一層の電極とを備え、平面視において、前記メタライズ層の前記終端領域側の第１端部の位置と、前記電極の前記終端領域側の第２端部の位置とが同じであり、前記メタライズ層の厚さはサブミクロンメートルオーダーであり、前記電極の厚さはミクロンメートルオーダーである。

本発明によれば、平面視において、メタライズ層の終端領域側の第１端部の位置と、電極の終端領域側の第２端部の位置とが同じである。このような構成によれば、半導体装置の信頼性を高めることができる。

実施の形態１に係る半導体装置の構成を示す平面図である。 実施の形態１に係る半導体装置の構成を示す断面図である。 関連半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。

＜実施の形態１＞
以下、第１導電型はｎ型であり、第２導電型はｐ型である構成を例にして説明する。しかしながらこれに限ったものではなく、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。

図１は、本発明の実施の形態１に係る半導体装置の構成を示す平面図であり、図２は、図１のＡ－Ａ’線に沿った断面図である。図１に示すように、本実施の形態１に係る半導体装置には、活性領域２ａと、活性領域２ａを囲むインターフェイス領域２ｂと、インターフェイス領域２ｂを囲む終端領域２ｃとが規定されている。

図２の半導体装置は、バッファ層１と、ドリフト層２と、ｐ注入層３ａ，３ｂ，３ｃと、ｐ^＋注入層４ａ，４ｂと、酸化膜５と、ショットキメタルとして機能するメタライズ層６と、電極７と、コーティング封止材８と、裏面電極９とを備える。

バッファ層１の導電型はｎ^＋であり、バッファ層１のｎ型の不純物濃度は比較的高くなっている。以下の説明では、バッファ層１は、半導体基板から構成されるものとして説明するが、これに限ったものではなく、例えばエピタキシャル成長層から構成されてもよい。

ドリフト層２は、バッファ層１上に配設されている。ドリフト層２の導電型はｎ^－であり、ドリフト層２のｎ型の不純物濃度は比較的低くなっている。バッファ層１及びドリフト層２の合計の厚さは、例えば１００μｍである。本実施の形態１では、バッファ層１及びドリフト層２の材料は、ＳｉＣ（炭化珪素）であるものとするが、これに限ったものではなく、例えばＧａＮ（窒化ガリウム）及びダイヤモンドなどの他のワイドバンドギャップ半導体であってもよいし、Ｓｉ（珪素）であってもよい。

ドリフト層２には、上述した活性領域２ａ、インターフェイス領域２ｂ、終端領域２ｃが規定されている。活性領域２ａには、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＳＢＤ（Schottky Barrier Diode）、ＪＢＳ（Junction Barrier Schottky）、ＭＰＳ（Merged Pin Schottky）ダイオード、及び、ＩＧＢＴ（Insulated Gate Bipolar Transistor）の少なくともいずれか１つが配設される。

ｐ注入層３ａ，３ｂ，３ｃは、半導体装置において必要な耐圧が安定して確保されるためのショットキ電極端部の電界集中緩和構造を形成する。第１不純物層であるｐ注入層３ａは、インターフェイス領域２ｂのドリフト層２の表面に配設されており、ガードリングを形成している。ｐ注入層３ａの導電型はｐである。なお、ｐ注入層３ａの活性領域２ａ側の端部の位置は、活性領域２ａとインターフェイス領域２ｂとの間の境界の位置に対応し、ｐ注入層３ａの終端領域２ｃ側の端部の位置は、インターフェイス領域２ｂと終端領域２ｃとの間の境界の位置に対応している。なお、ここでいう対応は、同一及びほぼ同一であることを意味する。

ｐ注入層３ｂは、活性領域２ａのドリフト層２の表面に配設されており、ＪＢＳを形成している。ｐ注入層３ｃは、終端領域２ｃのドリフト層２の表面に配設されており、ＪＴＥ（Junction Termination Extension）またはＦＬＲ（Field Limiting Ring）を形成している。

ｐ^＋注入層４ａ，４ｂは、半導体装置において必要な耐圧がさらに安定して確保されるために配設される。第２不純物層であるｐ^＋注入層４ａは、ｐ注入層３ａの表面に配設されており、ｐ^＋注入層４ａの側部及び底部はｐ注入層３ａに覆われている。ｐ^＋注入層４ａの導電型はｐ^＋であり、ｐ^＋注入層４ａの不純物濃度はｐ注入層３ａの不純物濃度よりも高くなっている。ｐ^＋注入層４ａは、ｐ注入層３ａと同様にガードリングを形成している。

ｐ^＋注入層４ｂは、ｐ注入層３ｂの表面に配設されており、ｐ^＋注入層４ｂの側部及び底部はｐ注入層３ｂに覆われている。ｐ^＋注入層４ｂの導電型はｐ^＋であり、ｐ^＋注入層４ｂの不純物濃度はｐ注入層３ｂの不純物濃度よりも高くなっている。ｐ^＋注入層４ｂは、ｐ注入層３ｂと同様にＪＢＳを形成している。

絶縁層である酸化膜５は、活性領域２ａ側のｐ注入層３ａ及びｐ^＋注入層４ａを露出して、終端領域２ｃ側のｐ注入層３ａ及びｐ^＋注入層４ａ上に配設されている。本実施の形態１では、インターフェイス領域２ｂの酸化膜５は、終端領域２ｃのｐ注入層３ｃの位置を超えるように延設されている。酸化膜５の材料は、例えばＳｉＯ_２（二酸化珪素）などである。

メタライズ層６は、酸化膜５から露出されたｐ注入層３ａ及びｐ^＋注入層４ａ上、並びに、酸化膜５上に配設されている。本実施の形態１では、メタライズ層６は、インターフェイス領域２ｂだけでなく活性領域２ａにも配設されている。

なお、以下では、メタライズ層６の材料は、Ｔｉ（チタン）であるものとして説明するが、これに限ったものではなく、例えばＭｏ（モリブデン）、または、Ｗ（タングステン）などの金属材料であってもよい。このような構成によれば、良好なショットキ接合を得ることができる。なお、メタライズ層６の金属材料が異なると、メタライズ層６の仕事関数やＳｉＣとのピニング効果が異なるため、例えばダイオード特性として得られる順方向の障壁高さφＢも異なる。このため、半導体装置の仕様に合わせてメタライズ層６の金属材料を選べばよい。また、ｎ^－を有するドリフト層２上にメタライズ層６を形成する直前の保護膜として乾式熱酸化膜を形成すれば、ショットキ界面が安定するので、障壁高さの均一性の改善や逆リーク電流の低減が可能となる。

電極７は、メタライズ層６上に金属パッドとして配設されている。電極７の材料は、例えばＡｌ（アルミニウム）またはＡｌＳｉなどである。なお本実施の形態１では、メタライズ層６の厚さは例えば２００ｎｍ程度であるのに対して、電極７の厚さは、後工程のワイヤボンディングなどを考慮して例えば数μｍ程度にしている。

コーティング封止材８は、酸化膜５と、メタライズ層６の終端領域２ｃ側の第１端部６１と、インターフェイス領域２ｂ内の電極７と、の少なくとも一部を覆う。コーティング封止材８の材料は、例えばポリイミドである。

裏面電極９は、バッファ層１の表面のうち、ドリフト層２が配設された表面とは逆側の表面である裏面上に配設されている。

以上の構成において本実施の形態１では、平面視において、メタライズ層６の終端領域２ｃ側の第１端部６１の位置と、電極７の終端領域２ｃ側の第２端部７１の位置とは同じとなっている。つまり、メタライズ層６の第１端部６１と、電極７の第２端部７１とは面一となっている。また本実施の形態１では、平面視において第１端部６１及び第２端部７１は、ｐ^＋注入層４ａの活性領域２ａ側の端部と、終端領域２ｃ側の端部との間に位置している。

このように本実施の形態１では、平面視において、メタライズ層６の第１端部６１の位置と、電極７の第２端部７１の位置とは同じとなっており、メタライズ層６の第１端部６１には実質的に抉れも残渣もない。このため、半導体装置の電気特性などの性能のばらつきを抑制することができ、半導体装置の再現性、ひいては信頼性を高めることが可能となっている。

ここで、メタライズ層６の第１端部６１の抉れや残渣の影響を抑制するように構成された本実施の形態１に関連する半導体装置（以下「関連半導体装置」と記す）について説明する。図３は、関連半導体装置の構成を示す断面図である。図３の構成では、電極７が、メタライズ層６の第１端部６１を覆っている。このように構成された関連半導体装置によれば、メタライズ層６の第１端部６１の抉れや残渣の影響を抑制することは可能である。しかしながら、メタライズ層６及び電極７のそれぞれについてパターニングを行う必要があるため、製造コストが比較的高くなるという新たな問題が生じる。

メタライズ層６の第１端部６１の抉れや残渣の影響を抑制する方法として、関連半導体装置とは別に、メタライズ層６及び電極７のパターニングにリフトオフ法を用いることが考えられる。このリフトオフでは、予め選択的に露光されたフォトレジストの全面上に金属膜を形成した後、アセトン等のフォトレジストを溶解する有機溶媒中で超音波等を加える。この結果、溶解されたフォトレジスト上に形成された金属膜だけが除去され、それ以外の金属膜は残存するので、金属膜がパターニングされる。このようなリフトオフを用いれば、メタライズ層６及び電極７などの多層メタル電極を一括でパターニングすることができる。

しかしながら、このリフトオフによるパターニングでは、残渣が生じる等の問題が依然として発生しやすい。また、ジェットリフトオフ法などの技術が開発されてはいるが、量産化技術としては不向きである場合が多い。特に電極７の厚さが数μｍ以上である場合には、アセトン等によるフォトレジストを溶解が困難になる。

これに対して、次に説明する本実施の形態１に係る半導体装置の製造方法では、メタライズ層６の第１端部６１の抉れや残渣を抑制することが可能となっている。

＜製造方法＞
図４～図９は、本実施の形態１に係る半導体装置の製造方法を説明するための断面図である。なお、以下で説明するパターニングには、例えば、写真製版工程及びエッチング工程などが適宜用いられる。

まず、例えば、（０００１）面に８度のオフ角が付いた、４Ｈ－ＳｉＣからなるｎ^＋型の半導体基板を準備する。この半導体基板の抵抗率は、例えば、０．０２Ω・ｃｍ程度である。なお、この半導体基板は、半導体装置の完成時にはバッファ層１となることから、以下、半導体基板とバッファ層１とを区別せずに説明する。

図４に示すように、エピタキシャル成長によって、バッファ層１上にドリフト層２を形成する。ドリフト層２の不純物濃度は、例えば５×１０^１５／ｃｍ^３程度である。ドリフト層２の耐圧が、例えば６００～３３００Ｖまでの所望の耐圧となるように、ドリフト層２は、例えば５～３０μｍ程度の厚さで形成される。

それから図４に示すように、ドリフト層２上にパターニングされた図示しないエッチングマスクを形成し、当該エッチングマスクから露出されたドリフト層２表面に例えばＡｌイオンを注入することによってｐ注入層３ａ，３ｂ，３ｃを形成する。

次に図５に示すように、ドリフト層２上にパターニングされたＳｉＯ_２などのエッチングマスク１１を形成し、当該エッチングマスク１１から露出されたｐ注入層３ａ，３ｂ表面に例えばＡｌイオンを注入することによってｐ^＋注入層４ａ，４ｂを形成する。それから、ｐ注入層３ａ，３ｂ，３ｃ及びｐ^＋注入層４ａ，４ｂは、１６００～１７００℃程度の高温アニールによって活性化され、再結晶化される。

そして図６に示すように、活性領域２ａ側のｐ注入層３ａ及びｐ^＋注入層４ａを露出するようにパターニングされた酸化膜５を、終端領域２ｃ側のｐ注入層３ａ及びｐ^＋注入層４ａ上に形成する。

それから図７に示すように、これまでの工程で形成構造体の上面全面上、つまり酸化膜５及びドリフト層２上に、例えば厚さが２００ｎｍ程度でありＴｉからなる第１金属膜６ａを、スパッタ蒸着法で形成する。

次に図８に示すように、これまでの工程で形成構造体の上面全面上、つまり第１金属膜６ａ上に、例えば厚さが数μｍ程度でありＡｌまたはＡｌＳｉからなる第２金属膜７ａを、スパッタ蒸着法で形成する。

それから図９に示すように、第１金属膜６ａ及び第２金属膜７ａに一括してドライエッチングを行うことにより、平面視において、残存した第１金属膜６ａであるメタライズ層６の第１端部６１の位置と、残存した第２金属膜７ａである電極７の第２端部７１の位置とを同じにする。本実施の形態１では、このドライエッチングのエッチングガスは、ＢＣｌ_３及びＣｌ_２を含む。これにより、制御性が高くかつ均一なエッチングが可能になる。

ここで、電極７となる第２金属膜７ａの材料にＡｌＳｉを用いる場合には、構成原子の片方であるＳｉのエッチングレートが小さいため、Ｓｉ組成部がエッチングマスクとなりその直下の構成原子の他方であるＡｌが柱状残渣となる場合がある。しかしながら、ＢＣｌ_３／Ｃｌ_２のガス流量比、真空圧力、パワー、温度等の条件を調整することにより、ＡｌとＳｉのエッチング速度を適切化することが可能となり、上記残渣を低減することができる。また、比較的厚い第２金属膜７ａのエッチングの処理時間が長時間とならないので、メタライズ層６となる第１金属膜６ａのエッチング終了時に下層の酸化膜５やダイシングライン周辺のドリフト層２のオーバーエッチ量を最小限に抑えることができる。

ドライエッチングの条件例として、ＢＣｌ_３／Ｃｌ_２のガス流量比は３０～４０ｓｃｃｍ／１２０～１６０ｓｃｃｍであり、真空圧力は０．７Ｐａであり、Ｍｇ／ＲＦパワーは６００Ｗ／５０～８０Ｗであり、温度は２５℃である。この際、終点検出器（End Point Detector）も工夫して、オーバーエッチ量を低減することが好ましい。

その後、バッファ層１の裏面研磨等による薄化、裏面電極９の形成、コーティング封止材８の形成などを行うことによって、図２の半導体装置が完成する。

＜実施の形態１のまとめ＞
以上のような本実施の形態１に係る半導体装置によれば、一括してドライエッチングを行うことにより、平面視において、メタライズ層６の第１端部６１の位置と、電極７の第２端部７１の位置とが同じとなる。このような構成によれば、ウエットエッチングでエッチングする場合に生じていた抉れも残渣を抑制することができるので、半導体装置の信頼性を高めることができる。また、メタライズ層６及び電極７のそれぞれについてパターニングを行わなくても、メタライズ層６の第１端部６１の抉れや残渣の影響を抑制することができるので、製造コストを低減することができる。

なお、仮にメタライズ層６の第１端部６１に残渣がある構成、つまりメタライズ層６の第１端部６１が、電極７の第２端部７１よりも終端領域２ｃ側に突出した構成では、電界強度が上昇してしまうことを発明者はシミュレーションで確認した。具体的には、第１端部６１が、第２端部７１よりも終端領域２ｃに近い構成では、第１端部６１の位置と第２端部７１の位置とが同じである本実施の形態１の構成に比べて電界強度が２倍程度になることを発明者は確認した。このことに鑑みれば、本実施の形態１では、電界分布に問題を生じさせずに、上述のような電界強度の上昇を抑制することができる。

また本実施の形態１では、ドライエッチングのエッチングガスは、ＢＣｌ_３及びＣｌ_２を含む。このような構成によれば、制御性が高くかつ均一なエッチングが可能になる。

なお、平面視において、ｐ^＋注入層４ａの終端領域２ｃ側の端部が、電極７の第２端部７１よりも活性領域２ａに近い構成では、ｐ^＋注入層４ａの終端領域２ｃ側の端部において、電界が上昇してしまうことを発明者はシミュレーションで確認した。これに対して本実施の形態１では、平面視において第１端部６１及び第２端部７１が、ｐ^＋注入層４ａの終端領域２ｃ側の端部よりも活性領域２ａに近くなるように構成されている。このような構成によれば、ｐ^＋注入層４ａの終端領域２ｃ側の端部における電界を抑制することができる。なお、シミュレーションの結果と、チップの無効領域の低減化（材料節約及び事業上の原価低減化）の観点とから、図２の距離ｘが、０より大きく２０μｍ以下であることが好ましい。つまり、平面視において、第１端部６１及び第２端部７１と、ｐ^＋注入層４ａの終端領域２ｃ側の端部との間の距離ｘが、０より大きく２０μｍ以下であることが好ましい。

なお、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。

１ バッファ層、２ ドリフト層、２ａ 活性領域、２ｂ インターフェイス領域、２ｃ 終端領域、３ａ ｐ注入層、４ａ ｐ^＋注入層、５ 酸化膜、６ メタライズ層、６ａ 第１金属膜、７ 電極、７ａ 第２金属膜、６１ 第１端部、７１ 第２端部。

Claims (6)

1. 炭化珪素を含む第１導電型のバッファ層と、
   前記バッファ層上に配設され、活性領域と、前記活性領域を囲むインターフェイス領域と、前記インターフェイス領域を囲む終端領域とが規定された、炭化珪素を含む第１導電型のドリフト層と、
   前記インターフェイス領域の前記ドリフト層の表面に配設された、第２導電型の第１不純物層と、
   前記第１不純物層の表面に配設され、側部及び底部が前記第１不純物層に覆われた、前記第１不純物層よりも不純物濃度が高い第２導電型の第２不純物層と、
   前記活性領域側の前記第１不純物層及び前記第２不純物層を露出して、前記終端領域側の前記第１不純物層及び前記第２不純物層上に配設された絶縁層と、
   前記絶縁層から露出された前記第１不純物層及び前記第２不純物層上、並びに、前記絶縁層上に直接接して配設された単一層のメタライズ層と、
   前記メタライズ層上に配設された単一層の電極と
   を備え、
   平面視において、前記メタライズ層の前記終端領域側の第１端部の位置と、前記電極の前記終端領域側の第２端部の位置とが同じであり、
   前記メタライズ層の厚さはサブミクロンメートルオーダーであり、前記電極の厚さはミクロンメートルオーダーである、半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記メタライズ層は、チタン、モリブデン、または、タングステンを含む、半導体装置。
3. 請求項１または請求項２に記載の半導体装置であって、
   平面視において、前記第１端部及び前記第２端部は、前記第２不純物層の前記終端領域側の端部よりも前記活性領域に近い、半導体装置。
4. 請求項３に記載の半導体装置であって、
   平面視において、前記第１端部及び前記第２端部と、前記第２不純物層の前記終端領域側の端部との間の距離が、０より大きく２０μｍ以下である、半導体装置。
5. 炭化珪素を含む第１導電型のバッファ層を準備する工程と、
   活性領域と、前記活性領域を囲むインターフェイス領域と、前記インターフェイス領域を囲む終端領域とが規定された、炭化珪素を含む第１導電型のドリフト層を、前記バッファ層上に形成する工程と、
   第２導電型の第１不純物層を、前記インターフェイス領域の前記ドリフト層の表面に形成する工程と、
   側部及び底部が前記第１不純物層に覆われた、前記第１不純物層よりも不純物濃度が高い第２導電型の第２不純物層を、前記第１不純物層の表面に形成する工程と、
   前記活性領域側の前記第１不純物層及び前記第２不純物層を露出する絶縁層を、前記終端領域側の前記第１不純物層及び前記第２不純物層上に形成する工程と、
   前記絶縁層及び前記ドリフト層上に、単一層の第１金属膜を直接接して形成し、前記第１金属膜上に単一層の第２金属膜を形成する工程と、
   前記第１金属膜及び前記第２金属膜に一括してドライエッチングを行うことにより、平面視において、残存した前記第１金属膜であるメタライズ層の前記終端領域側の第１端部の位置と、残存した前記第２金属膜である電極の前記終端領域側の第２端部の位置とを同じにする工程と
   を備え、
   前記メタライズ層の厚さはサブミクロンメートルオーダーであり、前記電極の厚さはミクロンメートルオーダーである、半導体装置の製造方法。
6. 請求項５に記載の半導体装置の製造方法であって、
   前記ドライエッチングのエッチングガスは、ＢＣｌ_３及びＣｌ_２を含む、半導体装置の製造方法。

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