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JP7258764B2 - 記憶装置 - Google Patents
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Description

本発明の一形態は、記憶装置、電子部品またはこれらを用いた電子機器に関する。
プロセッサ等の大規模集積回路（ＬＳＩともいう）の高性能化には、その構成要素であるトランジスタの高性能化が必須である。トランジスタの素子性能の向上は微細化によって進められてきた。一方で、微細化とともにトランジスタのリーク電流が増大するため、消費電力の増加が問題になってきている。
この消費電力の増加への対策として、回路が動作していない期間は回路への電源供給を遮断する対策（パワーゲーティング）が有効である。例えば特許文献１では、抵抗変化型の記憶素子である磁気トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ：以下、ＭＴＪ）素子を使用したメモリであるＳＴＴ－ＭＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ－Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用い、メモリセルアレイへの電源供給を制御する構成について開示している。
国際公開第２０１５／０４１３０５号
トランジスタの微細化によって、ＭＴＪ素子のデータの書き換えに要する電流が不足する虞がある。データの書き換えに要する電流の不足に対しては、トランジスタのチャネル幅（Ｗ幅）を大きくしてＭＴＪ素子に流す電流を大きくすることが有効である。しかしながら、Ｗ幅方向を大きくする場合、リーク電流が増大してしまう虞がある。
データの書き換えに要する電流量を小さくするためには、ＭＴＪ素子の微細化が有効である。しかしながら限られたセル面積の中で、トランジスタのＷ幅を大きくする一方でＭＴＪ素子の微細化を進める構成では、素子のレイアウト時のバランスが図れずに高集積化が却って難しくなるといった虞がある。
本発明の一形態は、ＭＴＪ素子とトランジスタとを高集積化してレイアウトを行う際、書き換えに要する電流を大きくとることができる記憶装置等を提供することを課題の一とする。また、本発明の一形態は、ＭＴＪ素子とトランジスタとを高集積化してレイアウトを行う構成において、リーク電流を小さくできる記憶装置等を提供することを課題の一とする。また、本発明の一形態は、ＭＴＪ素子とトランジスタとを高集積化してレイアウトを行う構成において、素子の電気特性の変動を抑制できる記憶装置等を提供することを課題の一とする。また、本発明の一形態は消費電力の小さい記憶装置等を提供することを課題の一とする。また、本発明の一形態は新規な記憶装置等を提供することを課題の一とする。
本発明の一形態は、第１配線と、第２配線と、第１メモリセルと、を有し、第１メモリセルは、第１トランジスタおよび第１磁気トンネル接合素子を有し、第１トランジスタのソースまたはドレインの一方は、第１配線に電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第１磁気トンネル接合素子の一方の端子に電気的に接続され、第１磁気トンネル接合素子の他方の端子は、第２配線に電気的に接続され、第１トランジスタは、チャネル形成領域に酸化物半導体を有する記憶装置である。
本発明の一形態は、第１配線と、第２配線と、第１メモリセルと、センスアンプ回路と、を有し、第１メモリセルは、第１トランジスタおよび第１磁気トンネル接合素子を有し、第１トランジスタのソースまたはドレインの一方は、第１配線に電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第１磁気トンネル接合素子の一方の端子に電気的に接続され、第１磁気トンネル接合素子の他方の端子は、第２配線に電気的に接続され、第１トランジスタは、チャネル形成領域に酸化物半導体を有し、センスアンプ回路は、ＣＭＯＳ型のＳＲＡＭセルを構成する第２トランジスタを有し、センスアンプ回路は、第１配線または第２配線に電気的に接続され、第２トランジスタは、チャネル形成領域にシリコンを有する記憶装置である。
本発明の一形態において、プリチャージ回路を有し、プリチャージ回路は、第１配線をプリチャージする機能を有する第３トランジスタを有し、第３トランジスタは、チャネル形成領域にシリコンを有する記憶装置が好ましい。
本発明の一形態において、第１磁気トンネル接合素子は、自由層と、絶縁層と、固定層と、の積層構造を有する記憶装置が好ましい。
本発明の一形態において、第１トランジスタは、バックゲート電極を有する記憶装置が好ましい。
本発明の一形態において、第２メモリセルを有し、第２メモリセルは、第４トランジスタと、第２磁気トンネル接合素子と、を有し、第４トランジスタは、チャネル形成領域に酸化物半導体を有し、第１トランジスタと第４トランジスタとは、異なる層に設けられ、第１磁気トンネル接合素子と第２磁気トンネル接合素子とは、同じ層に設けられる記憶装置が好ましい。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。
本発明の一形態により、ＭＴＪ素子とトランジスタとを高集積化してレイアウトを行う際、書き換えに要する電流を大きくとることができる記憶装置等を提供することができる。また、本発明の一形態により、ＭＴＪ素子とトランジスタとを高集積化してレイアウトを行う構成において、リーク電流を小さくできる記憶装置等を提供することができる。また、本発明の一形態により、ＭＴＪ素子とトランジスタとを高集積化してレイアウトを行う構成において、素子の電気特性の変動を抑制できる記憶装置等を提供することができる。また、本発明の一形態により、消費電力の小さい記憶装置等を提供することができる。また、本発明の一形態により、新規な記憶装置等を提供することができる。
記憶装置の構成例を説明するためのブロック図。 記憶装置の構成例を説明するための回路図。 記憶装置の構成を説明するための模式図。 記憶装置の構成例を説明するための模式図。 記憶装置の構成例を説明するための模式図。 記憶装置の構成例を説明するための模式図。 記憶装置の構成例を説明するためのブロック図。 記憶装置の構成例を説明するための回路図。 記憶装置の構成例を説明するための回路図。 記憶装置の構成例を説明するための回路図。 記憶装置の構成例を説明するための回路図。 記憶装置の構成例を説明するための回路図。 記憶装置の構成例を説明するための断面図。 トランジスタの構成例を説明するための上面図および断面図。 トランジスタの構成例を説明するための上面図および断面図。 トランジスタの構成例を説明するための上面図および断面図。 トランジスタの構成例を説明するための上面図および断面図。 電子部品の例を示す模式図。 電子機器の例を示す模式図。 電子機器の例を示す模式図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書中において、高電源電圧をＨレベル（又はＶＤＤ）、低電源電圧をＬレベル（又はＧＮＤ）と呼ぶ場合がある。
また、本明細書において、配列の括弧が省略されて記載されている場合、それは配列要素のうち、不特定の１つを表す。例えば、メモリセル２ａは、メモリセル２ａ［０］乃至［３］のうち、不特定の１つのメモリセルを表す。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。また、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。また、本明細書等において、窒素を有する金属酸化物も金属酸化物と総称する場合がある。
（実施の形態１）
本実施の形態では、本発明の一形態であるＯＳトランジスタとＭＴＪ素子とを用いた記憶装置の構成について説明を行う。
本実施の形態では、１Ｔ－１ＭＴＪ（１トランジスタ１磁気トンネル接合素子）型セルであるメモリセルを有する記憶装置の構成例について説明する。なおメモリセルが有するアクセストランジスタ（データの書き込みまたは読み出しを制御するトランジスタ）は、ＯＳトランジスタである。
図１は、１Ｔ－１ＭＴＪのメモリセルを有する記憶装置のブロック図である。図１に示す記憶装置１００Ａは、回路ブロック１０１、パワースイッチ（ＰＳＷ）１０３、１０６を有する。回路ブロック１０１は、コントロール回路１０２、行回路１０４、列回路１０５、メモリセル及びセンスアンプアレイ１２０（ＭＣＳＡアレイ１２０という）を有する。行回路１０４は行デコーダ１１１、行ドライバ１１３を有する。列回路１０５は列デコーダ１１４、列ドライバ１１５および入出力回路１１６を有する。
記憶装置１００Ａには、電圧ＶＤＤ、ＶＨＭ（＞ＶＤＤ）、ＧＮＤ、Ｖｂｇ、クロック信号ＣＬＫ、アドレス信号ＡＤＤＲ、信号ＣＥ、ＧＷ、ＢＷ、信号ＤＡＴＡが入力される。記憶装置１００Ａにおいて、回路、信号および電圧は適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。また、記憶装置１００Ａの入力信号および出力信号の構造（例えば、ビット長）は、記憶装置１００Ａの動作、回路構成等に基づいて設定される。
コントロール回路１０２は、記憶装置１００Ａの動作全般を制御する機能を有するロジック回路である。コントロール回路１０２は、信号ＣＥ、ＧＷ、ＢＷを論理演算して、記憶装置１００Ａの動作を決定する機能を有する。またコントロール回路１０２は、決定した動作が実行されるように、行回路１０４、列回路１０５の制御信号を生成する機能を有する。なお、信号ＣＥ、ＧＷ、ＢＷはそれぞれ、チップイネーブル信号、グローバル書込みイネーブル信号、バイト書込みイネーブル信号である。信号ＤＡＴＡは書き込みデータまたは読み出しデータである。
記憶装置１００Ａは、階層ビット線構造をとる。ＭＣＳＡアレイ１２０は複数のブロック１３０、複数の配線ＧＢＬを有する。ブロック１３０は、複数のメモリセル、複数の配線ＢＬ、および複数の配線ＷＬを有する。ここでは、ブロック１３０の数をＮ０（Ｎ０は１以上の整数）としている。なお、ブロック１３０のうち１つを特定する必要があるときは、符号１３０［０］等を使用し、任意のセルブロックを指すときには符号１３０を用いる。他の要素についても同様であり、複数の要素を区別するために、［１］等の符号が用いられる。
ＰＳＷ１０３は回路ブロック１０１への電圧ＶＤＤの供給を制御する機能を有する。ＰＳＷ１０６は行回路１０４への電圧ＶＨＭの供給を制御する機能を有する。記憶装置１００Ａの高電源電圧が電圧ＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。電圧ＶＨＭは、配線ＷＬを高レベルにするために用いられる高電源電圧であり、電圧ＶＤＤよりも高い電圧である。ＰＳＷ１０３は、信号ＰＯＮ１によってオン・オフが制御される。ＰＳＷ１０６は、信号ＰＯＮ２によってオン・オフが制御される。図１では、回路ブロック１０１に供給する電圧ＶＤＤ、ＶＨＭを制御するパワースイッチをそれぞれ１つとしているが、複数にすることもできる。この場合、電圧を供給する回路ブロック毎にパワースイッチを設ければよい。
図２（Ａ）を参照して、ＭＣＳＡアレイ１２０、ブロック１３０の構成を説明する。ＭＣＳＡアレイ１２０は、センスアンプアレイ１２１上に、メモリセルアレイ１２５を積層した構造をもつ。センスアンプアレイ１２１はＮ０個のセンスアンプブロック１３１を有する。メモリセルアレイ１２５はＮ０個のローカルセルアレイ１３５を有する。ブロック１３０は、センスアンプブロック１３１にローカルセルアレイ１３５を積層した構造である。
ローカルセルアレイ１３５は、複数のメモリセル１２９を有する。図２（Ｂ）に示すように、メモリセル１２９は、トランジスタＴｒ１、ＭＴＪ素子９９を有する。トランジスタＴｒ１はバックゲートを有するＯＳトランジスタである。ＭＴＪ素子９９は、強磁性膜の単層または積層で構成される自由層１３６（記録層、フリー層、可動層ともいう）、固定層１３７（磁化固定層、ピン層、参照層ともいう）、絶縁層１３８（障壁層、トンネル絶縁膜、非磁性層ともいう）を有する。なお本明細書においては、ＭＴＪ素子９９の自由層１３６を一方の端子、固定層１３７を他方の端子という。
センスアンプブロック１３１には、複数のセンスアンプ１３２が設けられている。センスアンプ１３２は、配線ＢＬと配線ＢＬＢとの電圧を比較する機能、配線ＢＬと配線ＢＬＢとの電圧差を増幅する機能を有する。なお、センスアンプ１３２によって、同時に比較される２本の配線をビット線対とよぶ。図２（Ａ）の例では、配線ＢＬと配線ＢＬＢとがビット線対をなす。本明細書では、ビット線対（ＢＬ、ＢＬＢ）と記載する場合がある。
トランジスタＴｒ１のソースまたはドレインの一方は、配線ＢＬ（またはＢＬＢ）に接続される。トランジスタＴｒ１のゲートは、配線ＷＬに接続される。トランジスタＴｒ１のソースまたはドレインの他方は、ＭＴＪ素子９９の一方の端子に接続される。ＭＴＪ素子９９の他方の端子は、配線ＳＬに接続される。トランジスタＴｒ１のバックゲートは、配線ＢＧＬに接続される。電圧ＶｂｇによってトランジスタＴｒ１のしきい値電圧を変更することができる。
なお図２（Ｂ）は、図２（Ｃ）の構成とすることも可能である。図２（Ｃ）に図示する構成では、トランジスタＴｒ１のソースまたはドレインの一方は、配線ＳＬに接続される。トランジスタＴｒ１のゲートは、配線ＷＬに接続される。トランジスタＴｒ１のソースまたはドレインの他方は、ＭＴＪ素子９９の一方の端子に接続される。ＭＴＪ素子９９の他方の端子は、配線ＢＬ（またはＢＬＢ）に接続される。トランジスタＴｒ１のバックゲートは、配線ＢＧＬに接続される。
ここでＭＴＪ素子９９について図３（Ａ）乃至（Ｃ）を参照して説明する。
図３（Ａ）はＭＴＪ素子９９の断面構造の模式図である。ＭＴＪ素子９９は、絶縁層１３８で隔てられた強磁性体からなる自由層１３６及び強磁性体からなる固定層１３７によって構成されている。
固定層１３７は、磁化方向、つまりスピンの向きが固定されている層である。自由層１３６は磁化方向、つまりスピンの向きが固定されていない層である。絶縁層１３８は、酸化マグネシウム（ＭｇＯ）、または酸化アルミニウム（Ａｌ２Ｏ３）を有する。自由層１３６及び固定層１３７は、鉄（Ｆｅ）やコバルト（Ｃｏ）等の強磁性体又はこれらの合金を有する。自由層１３６、固定層１３７および絶縁層１３８は、単層や複数の層で形成することができる。
ＭＴＪ素子９９の抵抗値は、自由層１３６および固定層１３７の磁化方向（図３（Ａ）中、矢印シンボル１３９で図示）の相対的向きによって変化する。つまりＭＴＪ素子９９は、図３（Ａ）に図示するように磁化方向によって２つの状態を取り得る。磁化方向に依存する抵抗変化は、トンネル磁気抵抗（Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ、以下、ＴＭＲと呼ぶ。）と呼ばれている。自由層１３６と固定層１３７の磁化の向きがそろっている状態を平行状態と呼び、このときのＭＴＪ素子９９の抵抗値が最小となり、当該状態を“Ｐ”またはデータ“０”で表すことができる。自由層１３６と固定層１３７の磁化の向きが逆を向いている状態を反平行状態と呼び、このときのＭＴＪ素子９９の抵抗値が最大となり、当該状態を“ＡＰ”またはデータ“１”で表すことができる。自由層１３６の磁化の状態を固定層１３７に対して平行又は反平行に制御することにより“０”または“１”の記録、つまり、データの書き込みができる。ＭＴＪ素子９９は、磁化方向の向きに応じて抵抗変化が生じることを利用した抵抗変化型のメモリ素子である。
ＭＴＪ素子９９は、不揮発性、高速書き換えが可能で、原理的には無限の書き換え回数を有している。ＭＴＪ素子９９の書き込み電流は素子の微細化と共に縮小可能である。
次に、ＭＴＪ素子９９の動作原理について説明する。図３（Ｂ）は、ＭＴＪ素子９９において自由層１３６と固定層１３７の磁化方向を反平行状態から平行状態とするための、スピン注入方式で書き込む原理を示す図である。
図３（Ｂ）に示すように、反平行状態（“ＡＰ”）から平行状態（“Ｐ”）に書き込むためには、自由層１３６から固定層１３７の向きで電流ＩＡＰを印加する。このとき、電子は電流ＩＡＰと逆向きに流れる（点線矢印参照）。これにより、固定層１３７から自由層１３６へスピン１３３の注入が起きる。スピン分極された電流が自由層１３６の磁化に作用し、自由層１３６の磁化が固定層１３７と同じ向きに反転し、平行状態になる。なお注入されるスピン１３３は、破線矢印で図示している。
図３（Ｃ）は、ＭＴＪ素子９９において自由層１３６と固定層１３７の磁化方向を平行状態から反平行状態にスピン注入方式によって書き込む原理を示す図である。
図３（Ｃ）に示すように、図３（Ｂ）とは逆に平行状態（“Ｐ”）から反平行状態（“ＡＰ”）に書き込むためには、固定層１３７から自由層１３６への向きで電流ＩＰを流す。注入されたスピンは、自由層１３６で相殺されるが、絶縁層１３８で反射した電子は、自由層１３６と逆向きの磁化を持つ。絶縁層１３８で反射したスピンは自由層１３６の磁化を反転させ、反平行状態になる。なお反射するスピン１３３は、点線矢印で図示している。
ＭＴＪ素子９９は流す電流の向きによって、自由層１３６の磁化方向を固定層１３７の磁化方向に対して反転させ、磁化の向きが互いに平行の場合には、磁気抵抗が小さくなる。一方、自由層１３６の磁化方向が固定層１３７の磁化方向に対して反平行状態になると、磁気抵抗が大きくなる。なおＭＴＪ素子９９における自由層１３６と固定層１３７は、電流の向きを切り替えることで入れ替えて用いることも可能である。なおＭＴＪ素子９９では、素子を微細化することで磁化の反転に必要な電流を小さくすることができる。
次いで、金属酸化物を有するＯＳトランジスタについて、説明する。
金属酸化物のバンドギャップは２．５ｅＶ以上あるため、ＯＳトランジスタは極小のオフ電流をもつ。一例として、室温（２５℃）下において、ソースとドレイン間の電圧が３．５Ｖであるとき、チャネル幅１μｍ当たりのオフ電流を１×１０－２０Ａ未満、１×１０－２２Ａ未満、あるいは１×１０－２４Ａ未満とすることができる。そのため、メモリセル１２９は、トランジスタＴｒ１を介して配線ＢＬと配線ＳＬとの間をリークする電荷量が極めて少なくすることができる。
ＯＳトランジスタに適用される金属酸化物は、Ｚｎ酸化物、Ｚｎ－Ｓｎ酸化物、Ｇａ－Ｓｎ酸化物、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ－Ｍ－Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などがある。また、インジウムおよび亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ＯＳトランジスタの信頼性、電気特性の向上のため、半導体層に適用される金属酸化物は、ＣＡＡＣ－ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳなどの結晶部を有する金属酸化物であることが好ましい。ＣＡＡＣ－ＯＳとは、ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ＣＡＣ－ＯＳとは、Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ｎｃ－ＯＳとは、ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変化している箇所を指す。
ＣＡＣ－ＯＳは、キャリアとなる電子（または正孔）を流す機能と、キャリアとなる電子を流さない機能とを有する。電子を流す機能と、電子を流さない機能とを分離させることで、双方の機能を最大限に高めることができる。つまり、ＣＡＣ－ＯＳをＯＳトランジスタのチャネル形成領域に用いることで、高いオン電流と、極めて低いオフ電流との双方を実現できる。よって、ＯＳトランジスタは、メモリセルのアクセストランジスタに非常に好適である。
ＯＳトランジスタは、絶縁体上に設けることができる。そのため、Ｓｉトランジスタ上に設けられた絶縁体上にＯＳトランジスタを設ける構成とすることができる。つまり、Ｓｉトランジスタで構成される回路上にＯＳトランジスタで構成される回路を設ける構成とすることができる。ＳｉトランジスタとＯＳトランジスタとを併せ持つことによる回路面積の増加を抑制することができる。また回路面積の増加を抑制するためには、ＯＳトランジスタ上にＭＴＪ素子を設ける構成とすることも有効である。
アクセストランジスタとして用いるＯＳトランジスタは、ＭＴＪ素子にデータを書き込むための電流を流すためにＷ幅を大きくとる必要がある。アクセストランジスタとしてＳｉトランジスタを用いる場合には、微細化と書き込み電流の増大の双方を進める必要がある。一方でＯＳトランジスタをアクセストランジスタとする構成の場合、Ｓｉトランジスタを有する層上にＯＳトランジスタを有する層を設けることができ、Ｓｉトランジスタでの微細化とＯＳトランジスタでの書き込み電流の増大とを層ごとに分けて設計することが可能になる。そのため限られたセル面積の中で、Ｓｉトランジスタの微細化、ＯＳトランジスタのＷ幅を大きくすること、およびＭＴＪ素子の微細化、を一度に実現することができる。したがって、高集積化と低消費電力化との両立を図ることができる。またＭＴＪ素子の書き換えに要する電流を大きくとることができることによって、より確実にＭＴＪ素子のデータの書き込み及び読み出しを図ることができる。
またＯＳトランジスタは、オフ電流が小さい。そのためアクセストランジスタで電流を多く流すためにＷ幅方向を大きく設計しても、アクセストランジスタのオフ時のリーク電流の増大を抑制することができる。従って、低消費電力化が図られた記憶装置とすることができる。またＯＳトランジスタは、バックゲート電極に電位を与えることで閾値電圧等の電気特性の変動を抑制することができる。
図１乃至図３で説明した記憶装置１００Ａにおいては、ローカルセルアレイ１３５が有するトランジスタＴｒ１をＯＳトランジスタとし、他のトランジスタ、例えばセンスアンプブロック１３１が有するトランジスタをＳｉトランジスタとする構成とする。当該構成とすることで、Ｓｉトランジスタで構成される回路上にＯＳトランジスタで構成される回路が積層されているデバイス構造とすることができる。このようなデバイス構造について、図４乃至図６を参照して説明する。
記憶装置１００Ａにおいて、ローカルセルアレイ１３５のトランジスタＴｒ１はＯＳトランジスタとし、センスアンプブロック１３１のトランジスタはＳｉトランジスタとすることができる。この場合、ＭＣＳＡアレイ１２０は、Ｓｉトランジスタで構成される回路上にＯＳトランジスタで構成される回路が積層されているデバイス構造とすることができる。図４に、ＭＣＳＡアレイ１２０のデバイス構造例を模式的に示す。
図４の例では、センスアンプブロック１３１上に、ローカルセルアレイ１３５が積層されている。センスアンプブロック１３１にはセンスアンプ１３２が複数設けられている。ローカルセルアレイ１３５をセンスアンプ１３２に積層することで、記憶装置１００Ａの高集積化、つまり大容量化と小型化を効果的に行える。
ローカルセルアレイ１３５をセンスアンプ１３２に積層することで、記憶装置１００Ａの大容量化と小型化が可能となる。ＣＭＯＳ型ＤＲＡＭのメモリセルと比較した場合、メモリセルのビット当たりの面積をより小さくすることができる。
またＯＳトランジスタは、オフ時（待機時）のリーク電流の増大を抑制することができる。そのため、低消費電力化が図られた記憶装置とすることができる。
また図４の例では、トランジスタＴｒ１、つまりＯＳトランジスタを有する層の上側にＭＴＪ素子９９が設けられる様子を図示している。つまり図４の構成は、Ｓｉトランジスタを有する層上にＯＳトランジスタを有する層を設け、さらにＯＳトランジスタを有する層上にＭＴＪ素子９９を設ける構成となる。そのため、メモリセルのビット当たりの面積をより小さくすることができる。
次に、ローカルセルアレイ１３５が有するメモリセルの積層構造の変形例について、図５乃至図６を用いて説明を行う。
図５に示す回路図は、ローカルセルアレイ１３５とセンスアンプブロック１３１との間で、上層にある配線ＢＬ、ＢＬＢ同士を電気的に接続するための配線を有する。当該構成とすることで、ビット線、反転ビット線として機能する配線ＢＬ、ＢＬＢの寄生抵抗を小さくすることができる。
図６に示す回路図は、ＯＳトランジスタを有する層を２層にして積層した例である。図６では、ＯＳトランジスタを有する層として、ローカルセルアレイ１３５Ａおよびローカルセルアレイ１３５Ｂを積層し、その上にＭＴＪ素子９９を有する構成を図示している。ＯＳトランジスタは積層して設けることができるため、回路面積の縮小を図りながら、トランジスタサイズをそのままにすることができる。
以上、説明したように本発明の一態様で説明した記憶装置は、Ｓｉトランジスタで構成される回路上にＯＳトランジスタで構成される回路を設ける構成とすることができる。ＳｉトランジスタとＯＳトランジスタとを併せ持つことによる回路面積の増加を抑制することができる。また、限られたセル面積の中で、Ｓｉトランジスタの微細化、ＯＳトランジスタのＷ幅を大きくすること、およびＭＴＪ素子の微細化、を一度に実現することができる。したがって、高集積化と低消費電力化との両立を図ることができる。またＯＳトランジスタは、オフ電流が小さい。そのためアクセストランジスタで電流を多く流すためにＷ幅を大きく設計しても、リーク電流の増大を抑制することができる。
（実施の形態２）
本実施の形態では、実施の形態１に記載の記憶装置とは異なる構成の記憶装置について説明する。
図７は記憶装置の構成例を示すブロック図である。図７に示す記憶装置１００Ｂは、メモリセルアレイ１４０、回路ブロック１０１、パワースイッチ（ＰＳＷ）１０３、１０６を有する。回路ブロック１０１は、コントロール回路１１２、行回路１０４、列回路１０５を有する。行回路１０４は行デコーダ１１１、行ドライバ１１３を有する。列回路１０５は列デコーダ１１４、列ドライバ１１５および入出力回路１１６を有する。
記憶装置１００Ｂにおいて、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、ＣＥ、ＧＷ、ＣＬＫ、ＡＤＤＲ、ＰＯＮ１、ＰＯＮ２は外部からの入力信号であり、信号ＤＡＴＡは入出力されるデータ信号である。信号ＣＬＫはクロック信号である。信号ＣＥ、ＧＷ、および信号ＢＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＤＡＴＡは書き込みデータまたは読み出しデータである。信号ＰＯＮ１、ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、ＰＯＮ２は、コントロール回路１０２で生成してもよい。
コントロール回路１１２は、記憶装置１００Ｂの動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、記憶装置１００Ｂの動作モード（例えば、書き込み動作または読み出し動作など）を決定する。または、コントロール回路１１２は、この動作モードが実行されるように、回路ブロック１０１内の制御信号を生成する。
メモリセルアレイ１４０は、複数のメモリセル（ＭＣ）１５０、および複数の配線ＷＬ、ＮＷＬ、ＢＬ、ＢＬＢを有する。複数のメモリセル１５０は行列状に配置されている。
同じ行のメモリセル１５０は、その行の配線ＷＬ、ＮＷＬに接続される。配線ＷＬ、ＮＷＬはそれぞれワード線であり、配線ＢＬ、ＢＬＢは相補データを伝送するためのビット線対である。配線ＢＬＢは、配線ＢＬの論理を反転したデータが入力されるビット線であり、ビット補線や、反転ビット線と呼ばれる場合がある。メモリセル１５０は、２種類のメモリＳＭＣおよびメモリＮＶＭを有する。メモリＳＭＣは１ビットの相補データを記憶することができるメモリ回路である。メモリＮＶＭはｎビット（ｎは１よりも大きい整数）の相補データを記憶することができるメモリ回路であり、電源オフ状態でも長期間データを保持することが可能である。
メモリＳＭＣとメモリＮＶＭとはローカルビット線対（配線ＬＢＬ、ＬＢＬＢ）により接続されている。配線ＬＢＬは、配線ＢＬに対するローカルビット線であり、配線ＬＢＬＢは、配線ＢＬＢに対するローカルビット線である。配線ＬＢＬ、ＬＢＬＢによって、メモリＳＭＣとメモリＮＶＭとは電気的に接続されている。メモリセル１５０は回路ＬＰＣを有する。回路ＬＰＣは、配線ＬＢＬおよび配線ＬＢＬＢをプリチャージするためのローカルプリチャージ回路である。回路ＬＰＣの制御信号は、行回路１０４あるいは列回路１０５等の周辺回路で生成される。
行回路１０４および列回路１０５は、メモリセルアレイ１４０に対するデータの書き込みおよび読み出しをするための回路である。
行デコーダ１１１および列デコーダ１１４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ１１１は、アクセスする行を指定するための回路であり、列デコーダ１１４は、アクセスする列を指定するための回路である。行ドライバ１１３は、行デコーダ１１１が指定する行の配線ＷＬ、ＮＷＬを選択する機能を有する。具体的には、行ドライバ１１３は、配線ＷＬ、ＮＷＬを選択するための信号を生成する機能を有する。列ドライバ１１５は、データをメモリセルアレイ１４０に書き込む機能、メモリセルアレイ１４０からデータを読み出す機能、読み出したデータを保持する機能、配線ＢＬおよび配線ＢＬＢをプリチャージする機能等を有する。
入出力回路１１６は、メモリセルアレイ１４０に入出力されるデータについて、記憶装置１００Ｂ外部の回路の間で入出力する回路である。入力されるデータ、出力されるデータを総称してデータＤＡＴＡと図示している。
パワースイッチ１０３はメモリセルアレイ１４０以外の回路（回路ブロック１０１）へのＶＤＤの供給を制御する機能を有する。パワースイッチ１０６は、行回路１０４へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置１００Ｂの高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、配線ＮＷＬを高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってパワースイッチ１０３のオン・オフが制御され、信号ＰＯＮ２によってパワースイッチ１０６のオン・オフが制御される。図７では、回路ブロック１０１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。また負電圧ＶｂｇがＮＶＭに用いられるトランジスタに外部より印加される。
図８に、メモリセル１５０の回路構成例を示す。
ＳＭＣは、配線ＢＬ、配線ＢＬＢ、配線ＬＢＬ、配線ＬＢＬＢ、配線ＶＨＨ、および配線ＶＬＬと接続されている。
ＳＭＣは、ＣＭＯＳ型（６トランジスタ型）のＳＲＡＭセルと同様の回路構成であり、トランジスタＴｌｄ１、Ｔｌｄ２、Ｔｄｒ１、Ｔｄｒ２、Ｔａｃ１、Ｔａｃ２を有する。トランジスタＴｌｄ１、Ｔｌｄ２はロードトランジスタ（プルアップトランジスタ）であり、トランジスタＴｄｒ１、Ｔｄｒ２は駆動トランジスタ（プルダウントランジスタ）であり、トランジスタＴａｃ１、Ｔａｃ２はアクセストランジスタ（トランスファトランジスタ）である。
トランジスタＴａｃ１により配線ＢＬと配線ＬＢＬとの間の導通状態が制御される。トランジスタＴａｃ２により配線ＢＬＢと配線ＬＢＬＢとの間の導通状態が制御される。トランジスタＴａｃ１、Ｔａｃ２のオン・オフは配線ＷＬの電位によって制御される。トランジスタＴｌｄ１、Ｔｄｒ１によりインバータが構成され、トランジスタＴｌｄ２、Ｔｄｒ２によりインバータが構成されている。これら２個のインバータの入力端子は、それぞれ、他方の出力端子に接続されており、ラッチ回路が構成される。２個のインバータには、配線ＶＨＨ、ＶＬＬによって電源電圧が供給される。
図８に示すＮＶＭは、ｎ個（ｎは２以上の偶数）のメモリ回路ＮＭＣを有する。ｎ個のメモリ回路ＮＭＣは互いに異なる配線ＮＷＬに接続されている。また、ｎ個のメモリ回路ＮＭＣは１本の配線ＳＬと接続されている。ｎ個のメモリ回路ＮＭＣを区別するために、［０］、［１］等の符号を用い、ｎ本の配線ＮＷＬを区別するために、＿０、＿１等の符号を用いることとする。
メモリ回路ＮＭＣは１ビットのデータを保持することができるメモリ回路（メモリセルと呼ぶこともできる。）である。メモリ回路ＮＭＣは図２で説明した１Ｔ－１ＭＴＪ型セルの回路構成である。メモリ回路ＮＭＣはトランジスタＴｒ１およびＭＴＪ素子９９を有する。ＭＴＪ素子９９は図３で説明したように磁化の向きに応じて抵抗変化が生じるため、抵抗変化型のメモリ素子として機能する。配線ＳＬは、ＭＴＪ素子９９に電流を流すための電源線である。
トランジスタＴｒ１のソースまたはドレインの一方は、配線ＬＢＬ（または配線ＬＢＬＢ）に接続される。トランジスタＴｒ１のゲートは、配線ＮＷＬに接続される。トランジスタＴｒ１のソースまたはドレインの他方は、ＭＴＪ素子９９の一方の端子に接続される。ＭＴＪ素子９９の他方の端子は、配線ＳＬに接続される。トランジスタＴｒ１のバックゲートは、配線ＢＧＬに接続される。電圧ＶｂｇによってトランジスタＴｒ１のしきい値電圧を変更することができる。その結果、トランジスタＴｒ１がノーマリーオンになることを防ぐことができる。
メモリ回路ＮＭＣ［０］乃至メモリ回路ＮＭＣ［ｎ－１］のうち半数は配線ＬＢＬに接続され、残りの半数は配線ＬＢＬＢに接続されている。図８に示すＮＶＭは、メモリセルのレイアウト方式として折り返し型を適用した場合の回路図である。なお、折り返し型のメモリセルに関しては、後述の図１１で再び説明を行う。
トランジスタＴｒ１としてＯＳトランジスタを用いることが好ましい。ＯＳトランジスタを用いることで、トランジスタＴｒ１のオフ電流を極めて小さくできる。トランジスタＴｒ１のオフ電流を小さくすることで、配線ＬＢＬ（または配線ＬＢＬＢ）と配線ＳＬとの間を流れるリーク電流を小さくすることができる。オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ゼプトアンペア）以下であることをいう。なお、オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ（ヨクトアンペア）／μｍ以下であることがより好ましい。１ｚＡは１×１０－２１Ａであり、１ｙＡは１×１０－２４Ａである。
なお、メモリ回路ＮＭＣの数（ｎ）は８の倍数であることが好ましい。すなわち、ＮＶＭが保持できるデータのビット数は、８の倍数であることが好ましい。メモリ回路ＮＭＣを８の倍数とすることで、メモリセル１５０は、例えば１バイト（８ビット）、１ワード（３２ビット）、ハーフワード（１６ビット）など、それぞれの単位ごとにデータを扱うことができる。
回路ＬＰＣは、配線ＰＣＬおよび配線ＶＰＣと接続されている。配線ＰＣＬは、配線ＬＢＬ、ＬＢＬＢのプリチャージ動作制御用の信号を供給するための信号線である。配線ＶＰＣはプリチャージ電圧を供給するための電源線である。回路ＬＰＣは、トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２を有する。トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２のゲートは配線ＰＣＬに接続されている。トランジスタＴｅｑ１は配線ＬＢＬとＬＢＬＢと間の導通状態を制御する。トランジスタＴｐｃ１は配線ＬＢＬと配線ＶＰＣと間の導通状態を制御する。トランジスタＴｐｃ２は配線ＬＢＬＢと配線ＶＰＣと間の導通状態を制御する。
図８の例では、トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２はｎチャネル型トランジスタであるが、これらをｐチャネル型トランジスタとしてもよい。あるいは、回路ＬＰＣにＴｅｑ１を設けなくてもよい。この場合、トランジスタＴｐｃ１、Ｔｐｃ２は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタの何れでもよい。あるいは、回路ＬＰＣをトランジスタＴｅｑ１のみで構成することもできる。この場合もトランジスタＴｅｑ１はｎチャネル型トランジスタでも、ｐチャネル型トランジスタでもよい。トランジスタＴｅｑ１でなる回路ＬＰＣは、配線ＬＢＬと配線ＬＢＬＢとの電位を平滑化することで、配線ＬＢＬと配線ＬＢＬＢのプリチャージを行う。
行回路１０４は、メモリセルアレイ１４０に設けられる各種の電源線（配線ＶＨＨ、ＶＬＬ、ＶＰＣ）への電位を供給する機能を有する。そのため、パワースイッチ１０３がオフとなって、回路ブロック１０１へのＶＤＤの供給が停止すると、これら電源線への電位の供給も停止することとなる。
記憶装置１００Ｂにおいて、メモリＮＶＭのトランジスタＴｒ１はＯＳトランジスタとし、他のトランジスタは、例えば、Ｓｉトランジスタ等とすることができる。この場合、メモリセルアレイ１４０を、Ｓｉトランジスタで構成される回路上に、ＯＳトランジスタで構成される回路が積層されているデバイス構造とすることができる。図９に、メモリセルアレイ１４０のデバイス構造例を模式的に示す。
図９の例では、メモリセルアレイ１４０Ａ上に、メモリセルアレイ１４０Ｂが積層されている。メモリセルアレイ１４０Ａには回路ＳＭＣおよび回路ＬＰＣがマトリクス状に設けられている。メモリセルアレイ１４０Ｂには回路ＮＶＭがマトリクス状に設けられている。メモリセルアレイ１４０ＡはＳｉトランジスタで構成し、メモリセルアレイ１４０ＢはＯＳトランジスタで構成する。メモリセルアレイ１４０Ｂをメモリセルアレイ１４０Ａに積層することで、記憶装置１００Ｂの大容量化と小型化を効果的に行える。
メモリセルアレイ１４０Ｂをメモリセルアレイ１４０Ａに積層することで、メモリセルアレイ１４０の大容量化と小型化が可能となる。ＣＭＯＳ型ＳＲＡＭのメモリセルと比較した場合、メモリセル１５０のビット当たりの面積をより小さくすることができる。
回路ＮＶＭで構成されるメモリセルアレイ１４０Ｂは、Ｓｉトランジスタで構成されるメモリセルアレイ１４０Ａ上に、ＯＳトランジスタで構成される回路を設け、その上にＭＴＪ素子を設ける構成とすることができる。アクセストランジスタとして用いるＯＳトランジスタは、ＭＴＪ素子にデータを書き込むための電流を流すためにＷ幅方向を大きくとる必要がある。アクセストランジスタとしてＳｉトランジスタを用いる場合には、微細化と書き込み電流の増大の双方を進める必要があるが、微細化と書き込み電流とを層ごとに分けて設計することが可能になる。そのため、限られたセル面積の中で、トランジスタのＷ幅を大きくすることと、ＭＴＪ素子の微細化との両方を図ることができる。したがって、高集積化と低消費電力化との両立を図ることができる。
回路ＮＶＭで構成されるメモリセルアレイ１４０Ｂは、トランジスタのＷ幅方向を大きくするレイアウト面積を確保することができる。つまり、ＭＴＪ素子の書き換えに要する電流を大きくとることができる。そのため、より確実にＭＴＪ素子のデータの書き込み及び読み出しを図ることができる。ＭＴＪ素子は電源オフ状態でもデータを記憶することが可能であるので、記憶装置１００Ｂのパワーゲーティングが可能である。
ＳＲＡＭは高速であるため、標準的なプロセッサのオンチップ・キャッシュメモリに使用されている。ＳＲＡＭは待機時でも電力を消費してしまうということ、また大容量化が難しいという短所がある。例えば、モバイル機器用のプロセッサでは、オンチップ・キャッシュメモリの待機時の消費電力がプロセッサ全体の平均消費電力に占める割合の８０％に達するといわれている。これに対して、記憶装置１００Ｂは、読み出し、書き込みが速いというＳＲＡＭの長所を生かしつつ、ＳＲＡＭの短所が解消されているＲＡＭである。そのため、オンチップ・キャッシュメモリに記憶装置１００Ｂを適用することは、プロセッサ全体の消費電力の低減に有用である。記憶装置１００Ｂはビット当たりの面積が小さいため、大容量化が容易であるので、キャッシュメモリ等に好適である。
次に、ＮＶＭのレイアウト方式（折り返し型、ツインセル型、開放型）について、図１０乃至図１２を用いて説明を行う。なお、図１０乃至図１２はＮＶＭが８ビットのデータを記憶する（ＮＶＭはメモリ回路ＮＭＣ［０］乃至メモリ回路ＮＭＣ［７］を有する）例を示している。
図１０に示す回路図は、メモリセル１５０のレイアウト方式として折り返し型を適用した例である。ＳＭＣおよびＬＰＣが形成されている領域上に、メモリ回路ＮＭＣ［０］乃至メモリ回路ＮＭＣ［７］が設けられている。折り返し型のメモリセル１５０において、メモリ回路ＮＭＣは配線ＬＢＬに接続されるものと、配線ＬＢＬＢに接続されるものに分類される。折り返し型を適用することで、メモリセル１５０は、配線ＮＷＬの電位の変化によって、配線ＬＢＬまたは配線ＬＢＬＢに出力されるノイズを低減することができる。
図１１に示す回路図は、メモリセル１５０のレイアウト方式として開放型を適用した例である。折り返し型と同様に、メモリ回路ＮＭＣは１つのトランジスタと１つのＭＴＪ素子で構成されている。開放型のメモリセル１５０において、メモリ回路ＮＭＣは配線ＬＢＬに接続されるものと、配線ＬＢＬＢに接続されるものに分類される。図１１において、１つの配線ＮＷＬに２つのメモリ回路ＮＭＣが接続されているように見えるが、２つのメモリ回路ＮＭＣのうち１つは隣り合うメモリセル１５０に接続されたものである。開放型はメモリ回路ＮＭＣを高集積化することが可能で、他のレイアウト方式に比べて、記憶装置１００Ｂが記憶できるデータの容量を大きくすることができる。
図１２に示す回路図は、メモリセル１５０のレイアウト方式としてツインセル型を適用した例である。図１２において、メモリ回路ＮＭＣは２つのトランジスタと２つの容量素子で構成されている。すなわち、メモリ回路ＮＭＣは相補的な２つのメモリセルを有する。ツインセル型のメモリセル１５０は、２つのメモリセルに保持された相補データを１ビットとして扱う。
メモリ回路ＮＭＣは、一対のメモリセルを備えることで相補データを長時間保持することができる。メモリ回路ＮＭＣが相補データを保持していることで、メモリ回路ＮＭＣで保持している相補データを読み出すときには、回路ＳＭＣは差動増幅回路として機能することができる。このため、ツインセル型は、一対のメモリセルの一方が保持している電圧と、一対のメモリセルの他方が保持している電圧との電圧差が小さくとも、信頼性の高い読み出し動作ができる。
また図１３は、記憶装置１００Ｂの断面図の一例を示している。図１３に示す記憶装置１００Ｂは、下から順に積層された層Ｌ１、層Ｌ２、層Ｌ３、層Ｌ４を有する。なお層Ｌ３と層Ｌ４との間に、層Ｌ２および層Ｌ３を複数重ねて配置することで、さらに多くの層からなる多層構造とすることができる。
層Ｌ１は、トランジスタＭ１と、基板３００と、素子分離層３０１と、絶縁体３０２と、プラグ３１０などを有する。
層Ｌ２は、絶縁体３０３と、配線３２０と、絶縁体３０４と、プラグ３１１などを有する。
層Ｌ３は、絶縁体２１４と、絶縁体２１６と、トランジスタＴｒ１と、絶縁体２８０と、プラグ３１２と、絶縁体２８２と、配線３２１などを有する。トランジスタＴｒ１の第１ゲートは配線ＮＷＬとしての機能を有し、トランジスタＴｒ１の第２ゲートは配線ＢＧＬとしての機能を有する。図１３は、トランジスタＴｒ１としてＯＳトランジスタを用いた例を示している。
層Ｌ４は、ＭＴＪ素子９９と、プラグ３１３と、配線ＬＢＬなどを有する。ＭＴＪ素子９９は導電体３２２と、導電体３２３と、自由層３０５と、固定層３０６と、絶縁層３０７とで成る。
トランジスタＭ１は基板３００上に設けられ、素子分離層３０１によって隣接する他のトランジスタと分離されている。素子分離層３０１として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン等を用いることができる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
基板３００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。また、基板３００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。
また、基板３００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板３００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板３００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板３００が伸縮性を有してもよい。また、基板３００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板３００の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板３００を薄くすると、半導体装置を軽量化することができる。また、基板３００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板３００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。可とう性基板である基板３００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板３００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板３００としては、例えば、線膨張率が１×１０－３／Ｋ以下、５×１０－５／Ｋ以下、または１×１０－５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板３００として好適である。
本実施の形態では、一例として、基板３００に単結晶シリコンウェハを用いた例を示している。
トランジスタＭ１は、ウェルに設けられたチャネル形成領域及び不純物領域と、該不純物領域に接して設けられた導電性領域と、チャネル形成領域上に設けられたゲート絶縁体と、ゲート絶縁体上に設けられたゲート電極とを有する。トランジスタＭ１はＦＩＮ型トランジスタとすることができる。
本実施の形態では、一例として、トランジスタＭ１としてＳｉトランジスタを適用した例を示している。トランジスタＭ１は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれでもよく、回路によって適切なトランジスタを用いればよい。
絶縁体３０２は、層間絶縁体としての機能を有する。トランジスタＭ１にＳｉトランジスタを用いた場合、絶縁体３０２は水素を含むことが好ましい。絶縁体３０２が水素を含むことで、シリコンのダングリングボンドを終端し、トランジスタＭ１の信頼性を向上させる効果がある。絶縁体３０２として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン等を用いることが好ましい。
絶縁体３０３には、基板３００またはトランジスタＭ１などから、トランジスタＴｒ１が設けられる領域に、水素や不純物が拡散しないようなバリア膜を用いることが好ましい。例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。トランジスタＴｒ１が有する金属酸化物に水素が拡散することで、該金属酸化物の特性が低下する場合がある。従って、トランジスタＭ１と、トランジスタＴｒ１との間に、水素の拡散を抑制する膜を用いることが好ましい。
水素の拡散を抑制する膜とは、水素の脱離量が少ない膜のことを言う。水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））などを用いて分析することができる。例えば、絶縁体３０３の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３０３の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
また、絶縁体３０４、２１４、２８２は、銅の拡散を抑制する、または、酸素、および水素に対するバリア性を有する絶縁体を用いることが好ましい。例えば、銅の拡散を抑制する膜の一例として、窒化シリコンを用いることができる。また、酸化アルミニウムなどの金属酸化物を用いてもよい。
絶縁体２１６は、例えば、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
絶縁体２８０、トランジスタＴｒ１の詳細については後述の実施の形態３で説明を行う。
絶縁層３０７は、酸化マグネシウム（ＭｇＯ）、または酸化アルミニウム（Ａｌ２Ｏ３）等を用いればよい。自由層３０５及び固定層３０６は、鉄（Ｆｅ）やコバルト（Ｃｏ）等の強磁性体又はこれらの合金を用いればよい。自由層３０５、固定層３０６および絶縁層３０７は、単層や複数の層で形成することができる。なお自由層３０５、固定層３０６および絶縁層３０７は、加工を容易にするため、側壁に絶縁物等を有する構成でもよい。
図１３に示す導電体、配線及びプラグとして、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電体の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。
図１３において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で用いたＯＳトランジスタの構造について説明を行う。
図１４（Ａ）および図１４（Ｂ）は、トランジスタ２００ａの上面図および断面図である。図１４（Ａ）は上面図であり、図１４（Ｂ）は、図１４（Ａ）に示す一点鎖線Ｘ１－Ｘ２に対応する断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１４（Ｂ）は、絶縁体２１４及び絶縁体２１６上にトランジスタ２００ａが設けられた例を示している。
トランジスタ２００ａは、ゲート電極として機能する導電体２０５（導電体２０５ａ、および導電体２０５ｂ）および導電体２６０と、ゲート絶縁体として機能する絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体２５０と、金属酸化物２３０（金属酸化物２３０ａ、金属酸化物２３０ｂ、および金属酸化物２３０ｃ）と、ソースまたはドレインの一方として機能する導電体２４０ａと、ソースまたはドレインの他方として機能する導電体２４０ｂと、導電体２６０を保護する絶縁体２４１と、過剰酸素を有する（化学量論的組成よりも過剰に酸素を含む）絶縁体２８０と、を有する。
トランジスタ２００ａにおいて、導電体２６０をトップゲート、導電体２０５をボトムゲートと呼ぶ場合がある。あるいは、導電体２６０を第１ゲート、導電体２０５を第２ゲートと呼ぶ場合がある。
また、金属酸化物２３０は、金属酸化物２３０ａと、金属酸化物２３０ａ上の金属酸化物２３０ｂと、金属酸化物２３０ｂ上の金属酸化物２３０ｃと、を有する。トランジスタ２００ａをオンさせると、主として金属酸化物２３０ｂに電流が流れる。金属酸化物２３０ｂはチャネル形成領域としての機能を有する。一方、金属酸化物２３０ａおよび金属酸化物２３０ｃは、金属酸化物２３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
金属酸化物２３０ａ、金属酸化物２３０ｃは、金属酸化物２３０ｂよりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、金属酸化物２３０ｂの伝導帯下端のエネルギー準位と、金属酸化物２３０ａ、金属酸化物２３０ｃの伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、金属酸化物２３０ａ、金属酸化物２３０ｃの電子親和力と、金属酸化物２３０ｂの電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
金属酸化物２３０ｂにおいて、エネルギーギャップは２ｅＶ以上が好ましく、２．５ｅＶ以上３．０ｅＶ以下がより好ましい。また、金属酸化物２３０ａおよび金属酸化物２３０ｃにおいて、エネルギーギャップは２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましく、２．７ｅＶ以上３．５ｅＶ以下がさらに好ましい。また、金属酸化物２３０ａおよび金属酸化物２３０ｃのエネルギーギャップは、金属酸化物２３０ｂのエネルギーギャップよりも大きいことが好ましい。例えば、金属酸化物２３０ａおよび金属酸化物２３０ｃのエネルギーギャップは、金属酸化物２３０ｂのエネルギーギャップと比べて、０．１５ｅＶ以上、または０．５ｅＶ以上、または１．０ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
また、金属酸化物２３０ａ、金属酸化物２３０ｂおよび金属酸化物２３０ｃの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上６０ｎｍ以下である。
金属酸化物のキャリア密度を小さくすることで、トランジスタのしきい値電圧のマイナスシフトを抑制、またはトランジスタのオフ電流を低くすることができるため好ましい。金属酸化物のキャリア密度に影響を与える因子としては、金属酸化物中の酸素欠損（Ｖｏ）、または金属酸化物中の不純物などが挙げられる。金属酸化物中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、金属酸化物中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、金属酸化物中の欠陥準位密度を制御することで、金属酸化物のキャリア密度を制御することができる。
金属酸化物２３０ａおよび金属酸化物２３０ｃのキャリア密度は、例えば、８×１０１５ｃｍ－３未満、好ましくは１×１０１１ｃｍ－３未満、さらに好ましくは１×１０１０ｃｍ－３未満であり、１×１０－９ｃｍ－３以上とすればよい。
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合、金属酸化物のキャリア密度を大きくする方が好ましい。金属酸化物のキャリア密度を大きくするには、金属酸化物の不純物濃度をわずかに高める、あるいは、金属酸化物のバンドギャップをより小さくするとよい。
金属酸化物２３０ｂのキャリア密度は、金属酸化物２３０ａおよび金属酸化物２３０ｃと比較して大きいことが好ましい。
金属酸化物２３０ａと金属酸化物２３０ｂとの界面、または金属酸化物２３０ｂと金属酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くすることが好ましい。具体的には、金属酸化物２３０ａと金属酸化物２３０ｂ、金属酸化物２３０ｂと金属酸化物２３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物２３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、金属酸化物２３０ａ、金属酸化物２３０ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は金属酸化物２３０ｂとなる。金属酸化物２３０ａと金属酸化物２３０ｂとの界面、および金属酸化物２３０ｂと金属酸化物２３０ｃとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
金属酸化物２３０ａ、金属酸化物２３０ｃは、金属酸化物２３０ｂと比較して、導電率が十分に低い材料を用いることが好ましい。例えば、金属酸化物２３０ａ、金属酸化物２３０ｃには、絶縁性が高くなる原子数比の金属酸化物を用いればよい。なお絶縁性が高くなる原子数比は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：２およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：４、およびその近傍値である。
特に、金属酸化物２３０ｂに前述の原子数比の金属酸化物を用いる場合、金属酸化物２３０ａおよび金属酸化物２３０ｃには、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である金属酸化物を用いることが好ましい。また、金属酸化物２３０ｃとして、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である金属酸化物を用いることが好適である。
導電体２０５は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等である。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
例えば、導電体２０５ａとして、水素に対するバリア性を有する導電体として、窒化タンタル等を用い、導電体２０５ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、金属酸化物２３０への水素の拡散を抑制することができる。なお、図１４（Ｂ）では、導電体２０５ａ、および導電体２０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。
絶縁体２２０、および絶縁体２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４として過剰酸素を含む絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ２００ａを構成する金属酸化物に接して設けることにより、金属酸化物中の酸素欠損を補償することができる。なお、絶縁体２２２と絶縁体２２４とは、必ずしも同じ材料を用いて形成しなくともよい。
絶縁体２２２は、例えば、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
なお、絶縁体２２２が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
また、絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚を適宜調整することで、しきい値電圧を制御することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚をそれぞれ薄くすることで、導電体２０５によるしきい値電圧制御が容易になり好ましい。例えば、絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚はそれぞれ５０ｎｍ以下、さらに好ましくはそれぞれ３０ｎｍ以下、さらに好ましくはそれぞれ１０ｎｍ以下、さらに好ましくはそれぞれ５ｎｍ以下にすればよい。
絶縁体２５０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２５０として、絶縁体２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を金属酸化物２３０に接して設けることにより、金属酸化物２３０中の酸素欠損を低減することができる。
また、絶縁体２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、金属酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
導電体２４０ａ、２４０ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、図では単層構造を示したが、２層以上の積層構造としてもよい。
例えば、チタン膜とアルミニウム膜を積層するとよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、ゲート電極として機能する導電体２６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
例えば、アルミニウム上にチタン膜を積層する二層構造とするとよい。また、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造としてもよい。
また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電体２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
導電体２６０として、仕事関数の高い導電性材料を用いることで、トランジスタ２００ａのしきい値電圧を大きくし、カットオフ電流を下げることができる。導電体２６０の仕事関数は好ましくは、４．８ｅＶ以上、さらに好ましくは５．０ｅＶ以上、さらに好ましくは５．２ｅＶ以上、さらに好ましくは５．４ｅＶ以上、さらに好ましくは５．６ｅＶ以上の導電性材料を用いればよい。仕事関数の大きな導電性材料として、例えば、モリブデン、酸化モリブデン、白金（Ｐｔ）、Ｐｔシリサイド、ニッケルシリサイド、インジウム錫酸化物、窒素添加されたＩｎ－Ｇａ－Ｚｎ酸化物などが挙げられる。
導電体２６０を覆うように絶縁体２４１を設ける。絶縁体２４１は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、導電体２６０が熱処理工程によって、酸化することを防ぐことができる。なお、絶縁体２４１は、導電体２６０に酸化し難い材料を用いることで、省略することができる。
トランジスタ２００ａの上方には、絶縁体２８０を設ける。絶縁体２８０は過剰酸素を有することが好ましい。特に、トランジスタ２００ａ近傍の層間膜などに、過剰酸素を有する絶縁体を設けることで、トランジスタ２００ａの酸素欠損を低減することで、信頼性を向上させることができる。
過剰酸素を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
また、トランジスタ２００ａを覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
また図１５（Ａ）および図１５（Ｂ）は、トランジスタ２００ａとは異なる構造であるトランジスタ２００ｂの上面図および断面図である。図１５（Ａ）は上面図であり、図１５（Ｂ）は、図１５（Ａ）に示す一点鎖線Ｘ１－Ｘ２に対応する断面図である。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１５（Ａ）および図１５（Ｂ）のトランジスタ２００ｂは、図１４（Ａ）、（Ｂ）のトランジスタ２００ａの変形例である。トランジスタ２００ｂは、絶縁体２５０、金属酸化物２３０ｃ、および導電体２６０の側面と接して配置された、絶縁体２７５を有する。
また図１６（Ａ）および図１６（Ｂ）は、トランジスタ２００ａ、２００ｂとは異なる構造であるトランジスタ２００ｃの上面図および断面図である。図１６（Ａ）は上面図であり、図１６（Ｂ）は、図１６（Ａ）に示す一点鎖線Ｘ１－Ｘ２に対応する断面図である。なお、図１６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１６（Ａ）および図１６（Ｂ）のトランジスタ２００ｃは、図１４（Ａ）、（Ｂ）のトランジスタ２００ａの変形例である。トランジスタ２００ｃは、絶縁体２８０中の導電体２６０を設ける領域に開口部を設け、当該開口部に絶縁体２７３、絶縁体２５０、導電体２６０を順に埋め込む構成を図示している。絶縁体２８０、絶縁体２７３、絶縁体２５０、導電体２６０上には、絶縁体２７４および絶縁体２８１が設けられる。当該構成とすることで、微細加工が可能なトランジスタを得ることができる。
また図１７（Ａ）および図１７（Ｂ）は、トランジスタ２００ａ、２００ｂ、２００ｃとは異なる構造であるトランジスタ２００ｄの上面図および断面図である。図１７（Ａ）は上面図であり、図１７（Ｂ）は、図１７（Ａ）に示す一点鎖線Ｘ１－Ｘ２に対応する断面図である。なお、図１７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１７（Ａ）および図１７（Ｂ）のトランジスタ２００ｄは、図１４（Ａ）、（Ｂ）のトランジスタ２００ａの変形例である。トランジスタ２００ｄは、絶縁体２８０中の導電体２６０を設ける領域にダミーの構造体を設け、当該構造体を除去して設けられる開口部に金属酸化物２３０ｃ、絶縁体２５０、導電体２６０を順に埋め込む構成を図示している。絶縁体２８０、絶縁体２４１、導電体２６０上には、絶縁体２７４および絶縁体２８１が設けられる。当該構成とすることで、微細加工が可能なトランジスタを得ることができる。
以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態は、上記実施の形態に示す記憶装置が組み込まれた電子部品および電子機器の一例を示す。
まず、記憶装置が組み込まれた電子部品の例を、図１８を用いて説明を行う。
図１８に示す電子部品７０００はＩＣチップであり、リード及び回路部を有する。電子部品７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。
電子部品７０００の回路部は、基板７０３１、層７０３２の積層でなる。
基板７０３１として、上記実施の形態に示すＳｉトランジスタを形成する基板に用いることが可能な材料を適用すればよい。また、基板７０３１としてシリコンなどの半導体基板を用いた場合、基板７０３１に集積回路を形成し、その上にＯＳトランジスタを有する層７０３２を形成してもよい。
層７０３２は、上記実施の形態に示すＯＳトランジスタを有する。例えば、上記実施の形態に示す記憶装置１００Ａまたは１００Ｂを基板７０３１および層７０３２に設けることができる。
ＯＳトランジスタは、他の半導体素子に積層させて設けることができるため、電子部品７０００を小型化することができる。
電子部品７０００は、上記実施の形態で説明したように、層７０３２の上層にＭＴＪ素子等の素子を設けることができる。
図１８では、電子部品７０００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
次に、上記電子部品を備えた電子機器の例について図１９乃至図２０を用いて説明を行う。
図１９（Ａ）に示すロボット２１００は、演算装置２１１０、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７、移動機構２１０８を備える。
ロボット２１００において、演算装置２１１０、照度センサ２１０１、上部カメラ２１０３、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７等に、上記電子部品を使用することができる。
マイクロフォン２１０２は、使用者の話し声及び環境音等を検知する機能を有する。また、スピーカ２１０４は、音声を発する機能を有する。ロボット２１００は、マイクロフォン２１０２およびスピーカ２１０４を用いて、使用者とコミュニケーションをとることが可能である。
ディスプレイ２１０５は、種々の情報の表示を行う機能を有する。ロボット２１００は、使用者の望みの情報をディスプレイ２１０５に表示することが可能である。ディスプレイ２１０５は、タッチパネルを搭載していてもよい。
上部カメラ２１０３および下部カメラ２１０６は、ロボット２１００の周囲を撮像する機能を有する。また、障害物センサ２１０７は、移動機構２１０８を用いてロボット２１００が前進する際の進行方向における障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７を用いて、周囲の環境を認識し、安全に移動することが可能である。
図１９（Ｂ）に示す飛行体２１２０は、演算装置２１２１と、プロペラ２１２３と、カメラ２１２２と、を有し、自律して飛行する機能を有する。
飛行体２１２０において、演算装置２１２１およびカメラ２１２２に上記電子部品を用いることができる。
図１９（Ｃ）は、自動車の一例を示す外観図である。自動車２９８０は、カメラ２９８１等を有する。また、自動車２９８０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車２９８０は、カメラ２９８１が撮影した画像を解析し、歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。
自動車２９８０において、カメラ２９８１に上記電子部品を用いることができる。
図１９（Ｄ）に示す情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリーなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。情報端末２９１０はその内部の記憶装置とカメラ２９１３に上記電子部品を用いることができる。
図１９（Ｅ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０は、筐体２９６１の内側にアンテナ、バッテリーなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。情報端末２９６０はその内部の記憶装置に上記電子部品を用いることができる。
図２０は、掃除ロボットの一例を示す模式図である。
掃除ロボット５１００は、上面に配置されたディスプレイ５１０１、側面に配置された複数のカメラ５１０２、ブラシ５１０３、操作ボタン５１０４を有する。また図示されていないが、掃除ロボット５１００の下面には、タイヤ、吸い込み口等が備えられている。掃除ロボット５１００は、その他に赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなどの各種センサを備えている。また、掃除ロボット５１００は、無線による通信手段を備えている。
カメラ５１０２に、上記電子部品を用いることができる。
掃除ロボット５１００は自走し、ゴミ５１２０を検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
また、掃除ロボット５１００はカメラ５１０２が撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシ５１０３に絡まりそうな物体を検知した場合は、ブラシ５１０３の回転を止めることができる。
ディスプレイ５１０１には、バッテリーの残量や、吸引したゴミの量などを表示することができる。また、掃除ロボット５１００が走行した経路をディスプレイ５１０１に表示させてもよい。また、ディスプレイ５１０１をタッチパネルとし、操作ボタン５１０４をディスプレイ５１０１に設けてもよい。
掃除ロボット５１００は、スマートフォンなどの携帯電子機器５１４０と通信することができる。カメラ５１０２が撮影した画像は、携帯電子機器５１４０に表示させることができる。そのため、掃除ロボット５１００の持ち主は、外出先からでも、部屋の様子を知ることができる。
また以下では、各実施の形態で説明した用語等の説明について付記する。
本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態（オンと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（ＶＧ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶＧがＶｔｈ以上のときのドレイン電流を言う。また、トランジスタのオン電流は、ドレインとソースの間の電圧（ＶＤ）に依存する場合がある。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態（オフと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶＧがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧがＶｔｈよりも低いときのドレイン電流を言う。トランジスタのオフ電流は、ＶＧに依存する場合がある。従って、トランジスタのオフ電流が１０－２１Ａ未満である、とは、トランジスタのオフ電流が１０－２１Ａ未満となるＶＧの値が存在することを言う場合がある。
トランジスタのオフ電流は、ＶＤに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、ＶＤの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶＤにおけるオフ電流を表す場合がある。
本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
１００：記憶装置、１０１：回路ブロック、１０２：コントロール回路、１０３：ＰＳＷ、１０４：行回路、１０５：列回路、１０６：ＰＳＷ、１１０：メモリセルアレイ、１１１：行デコーダ、１１３：行ドライバ、１１４：列デコーダ、１１５：列ドライバ、１１６：入出力回路、１２０：ＭＣＳＡアレイ、１３０：ブロック、１３１：センスアンプブロック、１３２：センスアンプ、１３５：ローカルセルアレイ

Claims (3)

  1. 第１乃至第３配線と、
    第１メモリセルと、
    センスアンプ回路と、を有し、
    前記第１メモリセルは、前記センスアンプ回路上に積層され、
    前記第１メモリセルは、第１乃至第４トランジスタと、第１乃至第４磁気トンネル接合素子を有し、
    前記第１トランジスタのソースまたはドレインの一方は、前記第１配線に電気的に接続され、
    前記第１トランジスタのソースまたはドレインの他方は、前記第１磁気トンネル接合素子の一方の端子に電気的に接続され、
    前記第１磁気トンネル接合素子の他方の端子は、前記第２配線に電気的に接続され、
    前記第２トランジスタのソースまたはドレインの一方は、前記第１配線に電気的に接続され、
    前記第２トランジスタのソースまたはドレインの他方は、前記第２磁気トンネル接合素子の一方の端子に電気的に接続され、
    前記第２磁気トンネル接合素子の他方の端子は、前記第２配線に電気的に接続され、
    前記第３トランジスタのソースまたはドレインの一方は、前記第３配線に電気的に接続され、
    前記第３トランジスタのソースまたはドレインの他方は、前記第３磁気トンネル接合素子の一方の端子に電気的に接続され、
    前記第３磁気トンネル接合素子の他方の端子は、前記第２配線に電気的に接続され、
    前記第４トランジスタのソースまたはドレインの一方は、前記第３配線に電気的に接続され、
    前記第４トランジスタのソースまたはドレインの他方は、前記第４磁気トンネル接合素子の一方の端子に電気的に接続され、
    前記第４磁気トンネル接合素子の他方の端子は、前記第２配線に電気的に接続され、
    前記第１及び第２トランジスタは、第１の方向に沿って隣接して配置され、
    前記第３及び第４トランジスタは、前記第１の方向に沿って隣接して配置され、
    前記第１及び第２磁気トンネル接合素子は、前記第１の方向に沿って隣接して配置され、
    前記第２及び第３磁気トンネル接合素子は、前記第１の方向に沿って隣接して配置され、
    前記第３及び第４磁気トンネル接合素子は、前記第１の方向に沿って隣接して配置され、
    前記センスアンプ回路の第１端子は、前記第１配線と電気的に接続され、
    前記センスアンプ回路の第２端子は、前記第３配線と電気的に接続され、
    前記センスアンプ回路は、ＣＭＯＳ型のＳＲＡＭセルを構成する第５トランジスタを有し、
    前記第１乃至４トランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第５トランジスタは、チャネル形成領域にシリコンを有する記憶装置。
  2. 請求項１において、
    プリチャージ回路を有し、
    前記プリチャージ回路は、前記第１配線または前記第３配線をプリチャージする機能を有する第６トランジスタを有し、
    前記第６トランジスタは、チャネル形成領域にシリコンを有する記憶装置。
  3. 請求項１または請求項２において、
    前記第１乃至４磁気トンネル接合素子は、それぞれ、自由層と、絶縁層と、固定層と、の積層構造を有する記憶装置。
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