JP7273532B2 - 半導体装置、信号処理システムおよび信号処理システムの制御方法 - Google Patents

Description

本発明は、半導体装置、信号処理システムおよび信号処理システムの制御方法に関し、例えば、装置およびシステムのクロック制御技術に関する。

例えば、特許文献１には、遅延故障検出回路を備える半導体集積回路装置が示される。当該遅延故障検出回路は、複数の信号遅延パスを有し、複数の信号遅延パスの間の遅延量の大小関係を計測してメモリに格納する。そして、当該遅延故障検出回路は、複数の信号遅延パスで遅延量を計測する毎に、計測結果に基づく遅延量の大小関係とメモリに格納された大小関係とを比較することで、複数の信号遅延パスにおける経年劣化を検出する。

特開２０１０－２８７８６０号公報

例えば、自動車等の分野で用いられる信号処理システムには、高い信頼性が要求される。そこで、特許文献１に示されるような遅延故障検出回路を設けると、経年劣化によってシステム上の重大な不具合が生じる前に、その予兆を検出することが可能になる。しかし、特許文献１の技術では、経年劣化を検出することはできるが、それによってシステムの誤動作を防止し、安全性を確保できるとは限らない。

すなわち、誤動作を防止するためには、例えば、経年劣化の検出に応じてシステムを切り替えられるようにシステムを二重化したり、あるいは、経年劣化の検出に応じて早期の部品交換をユーザに要求する等の別の対策が必要となる。システムの二重化は、コストの増大を招き、また、システムの切り替えの際の制御の複雑化等も招く。一方、早期の部品交換をユーザに要求する場合には、部品を交換するまでの安全性を維持できるように、実用上まだ十分に製品寿命が残っている段階で部品の交換を要求する必要がある。これは、結果的にコストの増大を招く。

後述する実施の形態は、このようなことに鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態による信号処理システムは、発振回路と、保護対象回路と、遅延時間検出回路と、クロック制御回路とを有する。発振回路は、周波数制御信号を受けて、周波数制御信号に応じた周波数を有するクロック信号を生成する。保護対象回路は、当該クロック信号に基づいて動作する。遅延時間検出回路は、保護対象回路内の所定の回路素子群の構成が反映された検査用回路素子群を含み、検査用回路素子群で生じる信号の遅延時間を検出することで遅延時間を反映した遅延量検出信号を出力する。クロック制御回路は、保護対象回路の外部に設けられ、遅延量検出信号を受けて、遅延時間の増加に応じてクロック信号の周波数を低くする周波数制御信号を生成する。

前記一実施の形態によれば、信号処理システムにおいて、経年劣化による遅延故障が発生した場合であっても、誤動作を防止することが可能になる。

本発明の実施の形態１による信号処理システムの概略構成例を示すブロック図である。 図１の信号処理システムにおける遅延時間検出回路の構成例を示す回路図である。 図２の遅延時間検出回路の動作例を示すタイミングチャートである。 図１の信号処理システムにおける遅延量電圧変換回路の構成例を示す回路図である。 図４の遅延量電圧変換回路における積分回路の動作例を示す波形図である。 図１において、遅延時間検出回路で検出された劣化遅延時間と遅延量検出電圧との関係の一例を示す図である。 図１の信号処理システムにおける遅延量電圧変換回路の別の構成例を示す回路図である。 図１の信号処理システムにおける周波数制御回路の構成例を示す回路図である。 図８の周波数制御回路における遅延量検出電圧と周波数制御信号との関係の一例を示す図である。 図１の信号処理システムにおける発振回路の構成例を示す回路図である。 図１の信号処理システムにおける発振回路の別の構成例を示す回路図である。 図１において、遅延時間検出回路で検出された劣化遅延時間に対するクロック信号の周波数特性の一例を示す図である。 本発明の実施の形態１による信号処理システムの制御方法において、制御手順の一例を示すフロー図である。 図１の信号処理システムと図２１の信号処理システムとの製品寿命を比較する概念図である。 本発明の実施の形態２による信号処理システムにおいて、遅延時間検出回路で検出された劣化遅延時間に対するクロック信号の周波数特性の一例を示す図である。 本発明の実施の形態３による信号処理システムの概略構成例を示すブロック図である。 図１６の信号処理システムにおける劣化判定回路の構成例を示す回路図である。 本発明の実施の形態３による信号処理システムの制御方法において、制御手順の一例を示すフロー図である。 図１６の信号処理システムを適用した車両制御システムの構成例を示すブロック図である。 本発明の実施の形態４による信号処理システムの概略構成例を示すブロック図である。 本発明の第１の比較例となる信号処理システムの概略構成例を示すブロック図である。 本発明の第２の比較例となる信号処理システムの概略構成例を示すブロック図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
《信号処理システムの概略》
図１は、本発明の実施の形態１による信号処理システムの概略構成例を示すブロック図である。図１に示す信号処理システムＳＹＳａは、発振回路ＶＣＯと、被検査回路ＤＵＴと、クロック制御回路ＣＫＣＴＬとを有する。発振回路ＶＣＯは、周波数制御信号Ｖｃｓを受けて、周波数制御信号Ｖｃｓに応じた周波数を有するクロック信号ＣＬＫを生成する。被検査回路ＤＵＴは、保護対象回路ＰＲＣと、遅延時間検出回路ＤＬＹＤＥＴとを有する。

保護対象回路ＰＲＣは、クロック信号ＣＬＫに基づいて動作し、例えば、クロック信号ＣＬＫに同期してラッチ動作を行うラッチ回路ＬＴや、各種組み合わせ回路（図示せず）等を含む。具体的には、保護対象回路ＰＲＣは、ロジック回路およびアナログ回路を備えたマイクロコンピュータ（ＭＣＵ（Micro Controller Unit））、またはＣＰＵ（Central Processing unit）、あるいは各種制御ロジック回路等である。

遅延時間検出回路ＤＬＹＤＥＴは、保護対象回路ＰＲＣ内の所定の回路素子群で生じる信号の遅延時間を検出する。具体的には、遅延時間検出回路ＤＬＹＤＥＴは、保護対象回路ＰＲＣ内の所定の回路素子群の構成が反映された検査用回路素子群を含み、検査用回路素子群で生じる信号の遅延時間を検出することで当該遅延時間を反映した遅延量検出信号Ｑを出力する。遅延量検出信号Ｑは、例えば、遅延時間を反映したパルス幅を有するアナログ信号である。ここで、少なくとも保護対象回路ＰＲＣと遅延時間検出回路ＤＬＹＤＥＴは、同一の半導体チップに搭載される。遅延時間検出回路ＤＬＹＤＥＴは、例えば、保護対象回路ＰＲＣの内部、または、保護対象回路ＰＲＣの近傍に設けられる。

クロック制御回路ＣＫＣＴＬは、保護対象回路ＰＲＣの外部に設けられ、遅延量検出信号Ｑを受けて、遅延時間の増加に応じてクロック信号ＣＬＫの周波数を低くする周波数制御信号Ｖｃｓを生成する。クロック制御回路ＣＫＣＴＬは、この例では、遅延量電圧変換回路ＤＶＣと、周波数制御回路ＦＣＴＬとを有する。遅延量電圧変換回路ＤＶＣは、遅延量検出信号Ｑを、遅延量検出信号Ｑのパルス幅に応じた電圧値を有する遅延量検出電圧Ｖｃｎｔに変換する。周波数制御回路ＦＣＴＬは、遅延量検出電圧Ｖｃｎｔに基づき、遅延時間の増加に応じてクロック信号ＣＬＫの周波数を低くする周波数制御信号Ｖｃｓを生成する。例えば、周波数制御信号Ｖｃｓは、アナログ電圧であり、発振回路ＶＣＯは、電圧制御発振器である。

このように、図１の信号処理システムＳＹＳａは、保護対象回路ＲＰＣ（実際には遅延時間検出回路ＤＬＹＤＥＴ）で生じる信号の遅延時間に基づき、保護対象回路ＲＰＣに供給するクロック信号ＣＬＫの周波数を制御する帰還制御システムを構成している。具体的には、当該システムは、遅延時間の増加に応じてクロック信号ＣＬＫの周波数を低下させている。このため、保護対象回路ＰＲＣは、経年劣化によって遅延時間が増加した場合（言い換えれば遅延故障が生じた場合）であっても、誤動作することなく、正常動作時とほぼ同等の動作を継続することができる。

なお、図１に示す発振回路ＶＣＯ、被検査回路ＤＵＴおよびクロック制御回路ＣＫＣＴＬは、信号処理システムＳＹＳａの小型化および大量生産を可能にするため、例えば、一つの半導体チップ（半導体装置）で構成される。ただし、これに限定されず、複数の半導体チップで信号処理システムを構成してもよい。

《遅延時間検出回路の詳細》
図２は、図１の信号処理システムにおける遅延時間検出回路の構成例を示す回路図である。図３は、図２の遅延時間検出回路の動作例を示すタイミングチャートである。図２の遅延時間検出回路ＤＬＹＤＥＴは、論理演算回路（この例では排他的論理和回路）ＥＯＲと、遅延生成回路ＤＬＹＧと、２個のバッファＢＦ１，ＢＦ２とを備える。遅延生成回路ＤＬＹＧは、バッファＢＦ１を介して入力されたクロック信号ＣＬＫを遅延させることで遅延クロック信号ＣＫｄを生成する。

論理演算回路ＥＯＲは、バッファＢＦ２を介して入力されたクロック信号ＣＫｒと、遅延クロック信号ＣＫｄとを入力として論理演算（ＥＸＯＲ演算）を行うことで、クロック信号ＣＫｒと遅延クロック信号ＣＫｄとの時間差を検出する。そして、論理演算回路ＥＯＲは、図３に示されるように、クロック信号ＣＬＫと同じ周波数（周期Ｔ）で、検出した時間差に基づくパルス幅Ｄを有する信号を遅延量検出信号Ｑとして出力する。言い換えれば、論理演算回路ＥＯＲは、遅延量検出信号Ｑとして、クロック信号の周期Ｔに対する時間差（パルス幅Ｄ）の比率を表す信号であり、“Ｄ／Ｔ”のデューティ比を有する信号を出力する。

ここで、遅延生成回路ＤＬＹＧは、保護対象回路ＰＲＣ内の所定の回路素子群の構成が反映された検査用回路素子群で構成される。当該検査用回路素子群（保護対象回路ＰＲＣ内の所定の回路素子群）は、経年劣化に伴う遅延時間の増加が予測される回路群であり、予め設計者等によって観測対象として定められるものである。当該検査用回路素子群は、保護対象回路ＰＲＣ内の所定の回路素子群の劣化度合いを忠実に再現できるように、保護対象回路ＰＲＣ内、または保護対象回路ＰＲＣの近傍に配置される。ここでは、一例として、検査用回路素子群は、複数段のインバータ回路ＩＶで構成される。ただし、検査用回路素子群は、これに限らず、インバータ回路、ＮＡＮＤ演算回路、ＮＯＲ演算回路等の各種論理演算回路を適宜組み合わせて直列に接続したような構成であってもよい。

図３には、経年劣化が生じていない場合の遅延クロック信号ＣＫｄ１と、経年劣化に伴い遅延時間の増加が生じた場合の遅延クロック信号ＣＫｄ２とが示される。遅延クロック信号ＣＫｄ２によって得られる遅延量検出信号Ｑ２のパルス幅Ｄ２は、遅延クロック信号ＣＫｄ１によって得られる遅延量検出信号Ｑ１のパルス幅Ｄ１よりも大きくなる。このように、経年劣化が進むほど、遅延量検出信号Ｑのデューティ比は大きくなる。

《遅延量電圧変換回路の詳細》
図４は、図１の信号処理システムにおける遅延量電圧変換回路の構成例を示す回路図である。図４に示す遅延量電圧変換回路ＤＶＣは、遅延時間検出回路ＤＬＹＤＥＴからの遅延量検出信号Ｑを平均化するアクティブ・ロウパスフィルタ回路である。具体的には、遅延量電圧変換回路ＤＶＣは、演算増幅器ＡＭＰ１、入力抵抗Ｒ０、帰還容量Ｃ０および可変電圧源ＶＧｍを含む負帰還構成の積分回路と、帰還抵抗Ｒｆ１とを備える。可変電圧源ＶＧｍは、接地電源電圧ＧＮＤを基準に電圧Ｖｍを生成する。演算増幅器ＡＭＰ１には、電源電圧ＡＶＤＤが供給される。

入力抵抗Ｒ０には、遅延量検出信号Ｑの電圧と電圧Ｖｍとの差分に応じた入力電流が流れる。当該入力電流は、帰還抵抗Ｒｆ１に流れると共に帰還容量Ｃ０に蓄積される。定常状態に達した場合、概略的には、入力電流の平均電流が帰還抵抗Ｒｆ１に流れ、入力電流と平均電流との差分電流が帰還容量Ｃ０によって充放電されることになる。このため、遅延量検出信号Ｑのデューティ比が大きくなるほど、平均電流は増加し、遅延量検出電圧Ｖｃｎｔは、帰還抵抗Ｒｆ１を介して低下する。また、平均電流、ひいては遅延量検出電圧Ｖｃｎｔのレベルは、電圧Ｖｍによっても制御される。

図５は、図４の遅延量電圧変換回路における積分回路の動作例を示す波形図である。図５に示すように、遅延量検出信号Ｑが入力されない場合は、演算増幅器ＡＭＰ１からは、オフセット電圧Ｖｏｆｆｓｅｔが遅延量検出電圧Ｖｃｎｔとして出力される。オフセット電圧Ｖｏｆｆｓｅｔは、例えば、電圧Ｖｍによって設定することができる。遅延量検出信号Ｑが入力されると、パルス幅Ｄ１の“Ｈ”レベル期間（時刻ｔ１～ｔ２の期間）と、パルス幅Ｄ２の“Ｈ”レベル期間（時刻ｔ４～ｔ５の期間）では、積分回路の機能により遅延量検出電圧Ｖｃｎｔは低下する。一方、“Ｌ”レベル期間（時刻ｔ２～ｔ３の期間と時刻ｔ５～ｔ６の期間）では、積分回路の機能により遅延量検出電圧Ｖｃｎｔはオフセット電圧Ｖｏｆｆｓｅｔに向けて上昇する。

これにより、遅延量検出電圧Ｖｃｎｔの平均電圧値は、パルス幅Ｄ１を含むクロック信号ＣＬＫの周期Ｔ（時刻ｔ１～ｔ３の期間）では“Ｖｃｎｔ１”となり、パルス幅Ｄ２を含むクロック信号ＣＬＫの周期Ｔ（時刻ｔ４～ｔ６の期間）では“Ｖｃｎｔ２”となる。ここで、パルス幅Ｄ２は、パルス幅Ｄ１よりも大きい。このため、“Ｖｃｎｔ２”は“Ｖｃｎｔ１”よりも低くなる。

図６は、図１において、遅延時間検出回路で検出された劣化遅延時間と遅延量検出電圧との関係の一例を示す図である。図６において、劣化遅延時間“ｔｄ０”は、図２における遅延生成回路ＤＬＹＧに経年劣化に伴う遅延が生じていないとみなされる場合の遅延時間（例えば、図３のパルス幅Ｄ１に対応）である。また、劣化遅延時間“ｔｄ１”は、遅延生成回路ＤＬＹＧに経年劣化に伴う遅延が生じている場合の遅延時間（例えば、図３のパルス幅Ｄ２に対応）である。劣化遅延時間が“ｔｄ０”から“ｔｄ１”に向けて増加すると、その増加分に応じて遅延量検出電圧Ｖｃｎｔは、“Ｖ１”から“Ｖ０”に向けて低下する。

ここで、クロック信号ＣＬＫの周波数は、当該遅延量検出電圧Ｖｃｎｔの大きさに比例するように制御される。図６の例では、劣化遅延時間“ｔｄ０”を超えた領域は、遅延量検出電圧Ｖｃｎｔに応じてクロック信号ＣＬＫの周波数を低下させることで救済を行う劣化救済領域となっている。一方、劣化遅延時間“ｔｄ０”に達しない領域は、一定周波数で動作させる通常領域となっている。

また、図６には、このクロック信号ＣＬＫの周波数に基づいて定められる限界遅延量電圧Ｖｌｍｔが示される。限界遅延量電圧Ｖｌｍｔは、各劣化遅延時間に対して、保護対象回路ＰＲＣが動作可能な最大クロック周波数に対応する電圧である。遅延量検出電圧Ｖｃｎｔの特性は、図６に示されるように、この限界遅延量電圧Ｖｌｍｔに対して救済マージン電圧ΔＶだけ低くなるように定められる。言い換えれば、実際に生成するクロック信号ＣＬＫの周波数は、最大クロック周波数よりも救済マージン電圧ΔＶに応じた周波数だけ低くなるように定められる。

具体的には、救済マージン電圧ΔＶは、保護対象回路ＰＲＣにデバイス温度の変動、電源電圧の変動および製造バラツキ等が生じた場合でも、信号処理システムが安定して動作できるように、必要最小限の大きさに設定される。救済マージン電圧ΔＶは、例えば、図４における可変電圧源ＶＧｍからの電圧Ｖｍによって調整することができる。ただし、図４の可変電圧源ＶＧｍは、場合によっては、予め最適な出力電圧が設定された固定電圧源であってもよい。なお、救済マージン電圧ΔＶは、後述する周波数制御回路ＦＣＴＬ内のレベルシフト回路ＬＳ（図８参照）で設定することも可能である。

また、遅延量電圧変換回路ＤＶＣは、遅延量検出信号Ｑのパルス幅の大きさを直流電圧値に変換できる機能を有するものであればよく、特に図４の構成例に限定されず、例えば、図７に示すような回路を含めて様々な回路で実現できる。図７は、図１の信号処理システムにおける遅延量電圧変換回路の別の構成例を示す回路図である。図７に示す遅延量電圧変換回路ＤＶＣｂは、抵抗Ｒｓおよび容量Ｃ１によって、遅延時間検出回路ＤＬＹＤＥＴからの遅延量検出信号Ｑを平均化するパッシブ・ロウパスフィルタ回路である。

《周波数制御回路の詳細》
図８は、図１の信号処理システムにおける周波数制御回路の構成例を示す回路図である。図８に示す周波数制御回路ＦＣＴＬは、ゲイン調整回路ＶＧＡと、レベルシフト回路ＬＳとを備える。ゲイン調整回路ＶＧＡは、例えば、抵抗Ｒ１、帰還抵抗Ｒ２および演算増幅器ＡＭＰ２を備える反転増幅器である。演算増幅器ＡＭＰ２には、電源電圧ＡＶＤＤが供給される。ゲイン調整回路ＶＧＡは、抵抗Ｒ１，Ｒ２の抵抗値をｒ１，ｒ２として、遅延量電圧変換回路ＤＶＣからの遅延量検出電圧Ｖｃｎｔを、ゲインＧ（＝－ｒ２／ｒ１）で反転増幅する。この例では、ゲインＧは、帰還抵抗Ｒ２を可変抵抗とすることで可変制御される。ただし、予め最適なゲインとなるように定めた固定抵抗を用いてもよい。

レベルシフト回路ＬＳは、例えば、抵抗Ｒ３～Ｒ５と、帰還抵抗Ｒ６と、演算増幅器ＡＭＰ３と、可変電圧源ＶＧｒとを有する差動増幅器である。演算増幅器ＡＭＰ３には、電源電圧ＡＶＤＤが供給される。可変電圧源ＶＧｒは、接地電源電圧ＧＮＤを基準に電圧Ｖｃｏｒｅｆを生成する。当該レベルシフト回路ＬＳは、ゲイン調整回路ＶＧＡの出力電圧（Ｇ×Ｖｃｎｔ）に対してバイアスレベルを調整することで周波数制御信号Ｖｃｓを生成する。具体的には、差動増幅器は、例えば、抵抗Ｒ３～Ｒ６を同一の抵抗値に設定した場合、“Ｖｃｏｒｅｆ－（Ｇ×Ｖｃｎｔ）”を出力する。すなわち、差動増幅器は、ゲイン調整回路ＶＧＡの出力電圧（Ｇ×Ｖｃｎｔ）を反転した上で電圧Ｖｃｏｒｅｆだけレベルシフトすることで周波数制御信号Ｖｃｓを生成する。なお、可変電圧源ＶＧｒは、予め最適な出力電圧が設定された固定電圧源であってもよい。

図９は、図８の周波数制御回路における遅延量検出電圧と周波数制御信号との関係の一例を示す図である。図９に示すように、遅延時間の増加に応じて遅延量検出電圧Ｖｃｎｔが“Ｖ１”から“Ｖ０”に向けて低下すると、この低下に応じて、周波数制御信号Ｖｃｓ（ここでは直流電圧）も、“Ｖ１１”から“Ｖ１０”に向けて低下する。遅延量検出電圧Ｖｃｎｔは、図８に示されるように、２個の演算増幅器ＡＭＰ２，ＡＭＰ３の負極入力端子（－）を介して伝送させる。このため、遅延量検出電圧Ｖｃｎｔと周波数制御信号Ｖｃｓは、正比例の関係となる。図９において、遅延量検出電圧Ｖｃｎｔに対する周波数制御信号Ｖｃｓの感度は、ゲイン調整回路ＶＧＡで調整される。また、周波数制御信号Ｖｃｓの電圧レンジは、レベルシフト回路ＬＳによって調整される。

周波数制御回路ＦＣＴＬは、図８の構成例に限定されるものでなく、遅延量検出電圧Ｖｃｎｔを増幅できるものであればゲイン調整回路ＶＧＡに適用でき、周波数制御信号Ｖｃｓのバイアスレベルを調整できるものであればレベルシフト回路ＬＳに適用できる。例えば、ゲイン調整回路ＶＧＡとして、反転増幅器の代わりに非反転増幅器等を用いてもよい。また、レベルシフト回路ＬＳとして、ソースフォロワのトランジスタ回路等を用いてもよい。

《発振回路の詳細》
図１０は、図１の信号処理システムにおける発振回路の構成例を示す回路図である。図１１は、図１の信号処理システムにおける発振回路の別の構成例を示す回路図である。図１０および図１１に示す発振回路ＶＣＯａ，ＶＣＯｂは、電圧制御発振器である。図１０の発振回路ＶＣＯａは、縦続接続された複数段のインバータ回路ＩＶ１～ＩＶ３と、最終段のインバータ回路ＩＶ３から出力されるクロック信号ＣＬＫを遅延させて初段のインバータ回路ＩＶ１へ帰還する抵抗Ｒ１０および可変容量Ｃｖとを備える。複数段のインバータ回路ＩＶ１～ＩＶ３には、電圧源ＶＳからの電源電圧ＶＤＤが供給される。

可変容量Ｃｖの容量値は、周波数制御信号Ｖｃｓよって制御される。これにより、最終段のインバータ回路ＩＶ３から初段のインバータ回路ＩＶ１に入力される信号の遅延時間が変化し、クロック信号ＣＬＫの周波数を変えることができる。具体的には、例えば、遅延時間検出回路ＤＬＹＤＥＴによって検出される遅延時間が増加した場合、周波数制御信号Ｖｃｓの電圧レベルが低下する。これに応じて、可変容量Ｃｖの容量が増加し、インバータ回路ＩＶ３からインバータ回路ＩＶ１に伝送される信号の遅延時間が増加するため、クロック信号ＣＬＫの周波数は低くなる。

一方、図１１に示す発振回路ＶＣＯｂは、図１０における可変容量Ｃｖの代わりに固定容量Ｃ１０を備え、電圧源ＶＳの代わりに可変電圧源ＶＶＳを備える。可変電圧源ＶＶＳからの電源電圧ＶＤＤは、周波数制御信号Ｖｃｓよって制御される。インバータ回路ＩＶ１～ＩＶ３における信号の遅延時間は、電源電圧ＶＤＤに依存するため、電源電圧ＶＤＤを制御することで、クロック信号ＣＬＫの周波数を変えることができる。具体的には、例えば、遅延時間検出回路ＤＬＹＤＥＴによって検出される遅延時間が増加した場合、周波数制御信号Ｖｃｓの電圧レベルが低下する。これに応じて、可変電圧源ＶＶＳが電源電圧ＶＤＤを低下させると、各インバータ回路ＩＶ１～ＩＶ３における信号の遅延時間が増加するため、クロック信号ＣＬＫの周波数は低くなる。

図１２は、図１において、遅延時間検出回路で検出された劣化遅延時間に対するクロック信号の周波数特性の一例を示す図である。図６に示したように、保護対象回路ＰＲＣ（実際には遅延時間検出回路ＤＬＹＤＥＴ）で検出される劣化遅延時間が“ｔｄ０”から“ｔｄ１”に向けて増加すると、遅延量検出電圧Ｖｃｎｔは“Ｖ１”から“Ｖ０”に向けて低下する。遅延量検出電圧Ｖｃｎｔが“Ｖ１”から“Ｖ０”に向けて低下すると、図９に示したように、周波数制御信号Ｖｃｓの電圧レベルは、“Ｖ１１”から“Ｖ１０”に向けて低下する。

すなわち、保護対象回路ＰＲＣで検出される劣化遅延時間が“ｔｄ０”から“ｔｄ１”に向けて増加すると、周波数制御信号Ｖｃｓの電圧レベルは、“Ｖ１１”から“Ｖ１０”に向けて低下する。その結果、図１２に示されるように、クロック信号ＣＬＫの周波数ｆｃｌｋは、周波数制御信号Ｖｃｓの電圧レベルの“Ｖ１１”から“Ｖ１０”に向けた低下に応じて、“ｆ１”から“ｆ０”に向けて低下する。

このように、実施の形態１の信号処理システムを用いると、保護対象回路ＰＲＣで検出される遅延時間の増加に応じて、自動的にクロック信号ＣＬＫの周波数ｆｃｌｋを下げることができる。その結果、保護対象回路ＰＲＣにおいて、経年劣化に伴い遅延時間が増加した場合（言い換えれば遅延故障が生じた場合）であっても、誤動作を防止することが可能になる。

図１２の例では、図６でも述べたように、劣化遅延時間が“ｔｄ０”よりも小さい領域では、クロック信号ＣＬＫは、例えば、製品の通常仕様に基づく規定の周波数ｆ１（ｆｓｐｅｃ）に設定される。一方、劣化遅延時間が“ｔｄ０”を超えて増加すると、クロック信号ＣＬＫの周波数ｆｃｌｋは、劣化遅延時間の増加に応じて連続的に低下する。また、劣化遅延時間が更に増加し、“ｔｄ１”に到達すると、信号処理システムは、保護対象回路ＰＲＣの製品寿命に到達したと判定し、クロック信号ＣＬＫの生成を停止する。このように、劣化遅延時間が“ｔｄ０”～“ｔｄ１”の領域は、処理能力を低下させる代わりに、誤動作を防止し、例えば、システムの安全性等を確保するための劣化救済領域となる。

《信号処理システムの変形例》
以上に説明したように、ここでは、図１の信号処理システムＳＹＳａをアナログ回路で構成したが、一部または全てをディジタル回路に置き換えることも可能である。一例として、発振回路ＶＣＯとして、電圧制御発振器の代わりにＤＣＯ（Digitally Controlled Oscillator）を用い、周波数制御回路ＦＣＴＬをディジタル回路で構成してもよい。この場合、周波数制御回路ＦＣＴＬは、例えば、遅延量電圧変換回路ＤＶＣの出力電圧をアナログディジタル変換器でディジタル信号に変換し、各種演算処理を行うことで周波数制御信号Ｖｃｓをディジタル信号で出力する。ＤＣＯは、このディジタル信号に応じた周波数を有するクロック信号ＣＬＫを生成する。また、場合によっては、遅延量電圧変換回路ＤＶＣをディジタルフィルタ等で構成し、遅延量検出信号Ｑを、デューティ比の値を表すディジタル信号とすることも可能である。

このようなディジタル回路を用いた場合、例えば、図１２に示した劣化遅延時間とクロック信号ＣＬＫの周波数ｆｃｌｋとの関係は、アナログディジタル変換器の分解能や、ＤＣＯの分解能等に応じて離散的（階段状）となる。したがって、ディジタル回路を用いることも可能であるが、クロック信号ＣＬＫの周波数ｆｃｌｋを高分解能かつシームレスに制御する観点では、信号処理システムＳＹＳａをアナログ回路で構成する方がより望ましい。また、アナログ回路を用いることで、ディジタル回路を用いる場合と比べて、制御遅延が減少し、応答速度を速めることも可能となる。

《信号処理システムの制御フロー》
図１３は、本発明の実施の形態１による信号処理システムの制御方法において、制御手順の一例を示すフロー図である。図１３において、まず、発振回路ＶＣＯは、周波数制御信号Ｖｃｓに応じた周波数ｆｃｌｋを有するクロック信号ＣＬＫを生成する（ステップＳ１）。次いで、遅延時間検出回路ＤＬＹＤＥＴは、保護対象回路ＲＰＣ内の所定の回路素子群で生じる信号の遅延時間を検出し、遅延量検出信号Ｑを出力する（ステップＳ２）。

続いて、遅延量電圧変換回路ＤＶＣは、遅延量検出信号Ｑを、遅延量検出信号Ｑのパルス幅Ｄに応じた電圧値を有する遅延量検出電圧Ｖｃｎｔに変換する（ステップＳ３）。その後、クロック制御回路ＣＫＣＴＬは、遅延量検出電圧Ｖｃｎｔに基づき、遅延時間の増加に応じてクロック信号ＣＬＫの周波数を低くする周波数制御信号Ｖｃｓを生成する（ステップＳ４）。

《信号処理システム（比較例）の概略》
図２１は、本発明の第１の比較例となる信号処理システムの概略構成例を示すブロック図である。第１の比較例の信号処理システムＳＹＳ’ａは、故障検出ユニットＥＲＲＤＵを備える。故障検出ユニットＥＲＲＤＵは、発振器ＯＳＣと、複数の遅延生成回路ＤＬＹＧ’１～ＤＬＹＧ’３と、セレクタＳＥＬと、遅延故障検出回路ＤＥＴとを有する。当該故障検出ユニットＥＲＲＤＵは、特許文献１の場合と同様に、複数の遅延生成回路（信号遅延パス）ＤＬＹＧ’１～ＤＬＹＧ’３の間の大小関係を、セレクタＳＥＬおよび遅延故障検出回路ＤＥＴを用いて検出し、メモリに格納する。そして、当該故障検出ユニットＥＲＲＤＵは、検出を行う毎に、検出結果とメモリに格納された大小関係とを比較することで、複数の信号遅延パスにおける経年劣化を検出する。

このように、信号処理システムＳＹＳ’ａ内に故障検出ユニットＥＲＲＤＵを設けると、経年劣化を検出することはできる。ただし、システム内に故障検出ユニットＥＲＲＤＵを設けただけでは、システムの誤動作を防止し、安全性を確保できるとは限らない。すなわち、前述したように、システムの二重化や、経年劣化の検出に応じて早期の部品交換をユーザに要求する等の別の対策が必要となる。その結果、コストの増大や、過度のマージン確保による製品寿命の短縮といった問題が生じる。また、部品交換を行う場合には、交換が行われるまでの期間で、システムの誤動作を防止できるとは限らず、安全性等を確保できるとは限らない。

図２２は、本発明の第２の比較例となる信号処理システムの概略構成例を示すブロック図である。図２２に示す信号処理システムＳＹＳ’ｂは、ＣＰＵと、予めメモリに格納された設定テーブルＴＢＬと、ＰＬＬ（Phase Locked Loop）とを備える。ＰＬＬは、ＣＰＵにクロック信号ＣＬＫを供給する。ＣＰＵは、例えば、図２１に示したような故障検出ユニットＥＲＲＤＵを備える。設定テーブルＴＢＬは、遅延時間ｔｄと、クロック信号ＣＬＫの周波数ｆｃｌｋとの関係を定める。ＣＰＵは、プログラム処理を用いて、故障検出ユニットＥＲＲＤＵによって検出された遅延時間ｔｄに基づいて設定テーブルＴＢＬを参照することで、周波数ｆｃｌｋを取得する。そして、ＣＰＵは、この周波数ｆｃｌｋをＰＬＬに指示し、これに応じて、ＰＬＬは、クロック信号ＣＬＫの周波数を変更する。

例えば、このような信号処理システムを用いることでも、実施の形態１の信号処理システムＳＹＳａと同様の制御を行うことが可能である。しかし、図２２のような方式では、ＣＰＵが、遅延時間の検出結果に基づいて自己の判断で自己のクロック信号ＣＬＫの周波数を変更することになる。この場合、ＣＰＵの処理負荷が大きくなる。一方、実施の形態１の方式では、図１に示したように、保護対象回路ＰＲＣ（図２２のＣＰＵに対応）の外部に制御ループが設けられ、保護対象回路ＰＲＣの処理を介さずにクロック信号ＣＬＫの周波数を制御できる。その結果、保護対象回路ＰＲＣの処理負荷の増大を防止できる。

さらに、図２２のような方式では、遅延時間の検出結果に応じて周波数が制御されるが、これに伴う変更後の周波数が何らかの形で検証される方式ではない。すなわち、図２２の方式は、制御によって状態が変化し、この状態の変化を検出して更なる制御を行うといった閉ループの制御システムとは異なり、実質的に、単に、周波数を変更して制御を終える開ループの制御システムとなる。この場合、周波数を制御する際の精度は、発振回路の回路構成やプロセス構造等に依存する。

一方、実施の形態１の方式では、遅延時間検出回路ＤＬＹＤＥＴは、遅延量検出信号Ｑとして、図３に示したように、クロック信号ＣＬＫの周期Ｔに対するパルス幅（時間差）Ｄの比率を表す信号を出力し、クロック制御回路ＣＫＣＴＬは、当該遅延検出信号Ｑに基づいてクロック信号ＣＬＫの周波数を制御する。すなわち、遅延時間検出回路ＤＬＹＤＥＴは、例えば、クロック信号ＣＬＫとは異なるパルス信号を受けて動作することも可能であるが、ここでは、保護対象回路ＲＰＣと同じクロック信号ＣＬＫを受けて動作する。その結果、実質的に、実際のクロック信号ＣＬＫの周波数（周期Ｔ）を検出した上で、それを反映した制御が行われるため、発振回路の回路構成やプロセス構造等に関わらず、クロック信号ＣＬＫの周波数（周期Ｔ）を高精度に制御することが可能になる。

具体的な動作例として、例えば、図３に示したように、パルス幅（時間差）Ｄが大きくなると、遅延量検出信号Ｑのデューティ比が大きくなり、図４の遅延量電圧変換回路（ロウパスフィルタ回路）ＤＶＣのゲインに基づいて遅延量検出電圧Ｖｃｎｔが下がる。遅延量検出電圧Ｖｃｎｔが下がると、図８の周波数制御回路ＦＣＴＬのゲインＧに基づいて、クロック信号ＣＬＫの周期Ｔが伸びるように制御される。周期Ｔが伸びると、遅延量検出信号Ｑのデューティ比が小さくなり、遅延量電圧変換回路ＤＶＣのゲインに基づいて遅延量検出電圧Ｖｃｎｔが上がる。遅延量検出電圧Ｖｃｎｔが上がると、周波数制御回路ＦＣＴＬのゲインＧに基づいて、周期Ｔが縮むように制御される。

以降、周期Ｔの縮みに応じて、遅延量電圧変換回路ＤＶＣが遅延量検出電圧Ｖｃｎｔを下げ、これに応じて、周波数制御回路ＦＣＴＬが周期Ｔを延ばし、これに応じて、遅延量電圧変換回路ＤＶＣが遅延量検出電圧Ｖｃｎｔを上げ、これに応じて、周波数制御回路ＦＣＴＬが周期Ｔを縮める、といった動作が繰り返される。この際に、遅延量電圧変換回路ＤＶＣのゲインおよび周波数制御回路ＦＣＴＬのゲインＧを適切に定めると、繰り返しの過程で遅延量検出電圧Ｖｃｎｔおよび周期Ｔの変化量が順次小さくなっていき、クロック信号ＣＬＫの周期Ｔ（周波数）を所定値に収束させることができる。

《実施の形態１の方式と第１の比較例の方式との製品寿命比較》
図１４は、図１の信号処理システムと図２１の信号処理システムとの製品寿命を比較する概念図である。図１４の上段枠には、遅延故障が発生し動作不能となるまでの本来の製品寿命が示される。図１４の中段枠には、図２１の信号処理システムＳＹＳ’ａ（比較例の方式）を用いた場合の製品寿命が示される。比較例の方式では、動作不能となる前に十分な故障検出マージンΔＴ１を確保した上で、遅延故障を検出する必要がある。この故障検出マージンΔＴ１は、特に、図２１で述べたように、早期の部品交換をユーザに要求する場合において大きくなる。その結果、製品寿命は、本来の製品寿命に比べて過度に短くなる。

図１４の下段枠には、図１の信号処理システムＳＹＳａ（実施の形態の方式）を用いた場合の製品寿命が示される。図１の信号処理システムＳＹＳａでは、保護対象回路ＰＲＣの遅延時間ｔｄの増加に応じて最低限の救済マージンΔＴ２（図６の救済マージン電圧ΔＶに対応）を確保した状態で、クロック信号ＣＬＫの周波数ｆｃｌｋが自動調整される。当該救済マージンΔＴ２は、周波数ｆｃｌｋの自動調整によって救済を行うため、少なくとも比較例の方式における故障検出マージンΔＴ１よりも少なくてよい。

また、図１４の下段枠には、遅延時間ｔｄに応じて周波数ｆｃｌｋを連続的に自動調整する場合と、段階的に自動調整する場合とが示される。段階的に自動調整する場合とは、前述したように、信号処理システムの一部または全部をディジタル回路で構成した場合に対応する。ここでは、理解を容易にするため、段階的に自動調整する場合を想定して説明を行う。まず、製品の使用開始直後（すなわち、遅延故障が生じていない状態）では、信号処理システムＳＹＳａは、周波数ｆｃｌｋを第１の周波数ｆｃｌｋ［１］に設定する。その後、遅延時間ｔｄが第１の基準量ｄ１に達すると、信号処理システムＳＹＳａは、周波数ｆｃｌｋを自動調整することで救済を開始する。基準量ｄ１は、例えば、図１２における劣化遅延時間“ｔｄ０”に対応する。

信号処理システムＳＹＳａは、遅延時間ｔｄが第１の基準量Ｄ１に達すると、周波数ｆｃｌｋを、第１の周波数ｆｃｌｋ［１］よりも低い第２の周波数ｆｃｌｋ［２］に低下させる。その後、遅延時間ｔｄが第１の基準量ｄ１よりも大きい第２の基準量ｄ２に達すると、信号処理システムＳＹＳａは、周波数ｆｃｌｋを、第２の周波数ｆｃｌｋ［２］よりも低い第３の周波数ｆｃｌｋ［３］に低下させる。その後、同様にして、処理能力の低下が許容される下限周波数に向けて周波数の自動調整が行われ、この下限周波数に対して救済マージンΔＴ２を加えたところで周波数の自動調整は終了する。

ここで、例えば、保護対象回路ＲＰＣが第２の周波数ｆｃｌｋ［２］で動作する場合、基準量ｄ１～ｄ２の間の遅延時間ｔｄが生じても、保護対象回路ＲＰＣの誤動作は生じない。すなわち、各基準量ｄ１，ｄ２は、第２の周波数ｆｃｌｋ［２］で保護対象回路ＲＰＣを動作させた場合に誤動作を引き起こす遅延時間ｔｄに対して最低限のマージンを持った値に予め設定される。

例えば、保護対象回路ＲＰＣにおける使用開始直後の遅延時間を“ｔｄ［０］”とし、第１の周波数ｆｃｌｋ［１］に対応するクロック信号ＣＬＫの周期Ｔの１％の時間を“Δｔｃ［１］”とすると、基準量ｄ１は、例えば、“ｔｄ［０］＋Δｔｃ［１］”等に定められる。同様に、第２の周波数ｆｃｌｋ［２］に対応するクロック信号ＣＬＫの周期Ｔの１％の時間を“Δｔｃ［２］”とすると、基準量ｄ２は、例えば、“ｄ１＋Δｔｃ［２］”等に定められる。この場合、図１４における救済マージンΔＴ２が十分に大きくなり、誤動作に対するマージンを十分に確保することができる。

また、基準量ｄ１，ｄ２は、前述したクロック信号ＣＬＫの周期Ｔの１％の時間の代わりに１０％の時間となるように定められてもよい。この場合、誤動作に対するマージンは小さくなるが、保護対象回路ＲＰＣをより高い周波数で動作させることができ、ひいては、処理能力の低下を抑制することができる。また、クロック信号ＣＬＫの周波数の切り替え頻度を少なくすることができ、信号処理システムの動作の安定性が得られる。

《実施の形態１の効果》
以上のように、実施の形態１の信号処理システムを用いることで、代表的には、経年劣化による遅延故障が発生した場合であっても、誤動作を防止することが可能になる。また、当該信号処理システムを自動車等を代表とする安全性が要求されるシステムに適用した場合、正常動作時とほぼ同等の安全性を維持できる。すなわち、クロック信号ＣＬＫの周波数ｆｃｌｋを落とすことで処理能力は低下するが、処理能力の低下が許される範囲内で、演算ミスや論理暴走等の誤動作を防止し、安全性を維持することが可能になる。また、このような効果を、図２２で述べたように、保護対象回路ＰＲＣの処理負荷を増大させることなく得ることができる。

さらに、別の観点では、図１４で述べたように、実効的に製品寿命を延ばすことが可能になる。その結果、コストを低減できる。このコストの低減効果は、システムの二重化等が不要になることからも得られる。

なお、ここでは、経年変化に伴う遅延時間の増加を問題としたが、遅延時間の増加は、例えば、電源電圧、周囲温度等の様々な環境パラメータの変動によっても生じ得る。例えば、電源電圧のバラつきであれば、定格電圧の±１０％、周囲温度Ｔａのバラつきであれば、Ｔａは－４０℃から１２５℃といったような変動が生じる。システム設計や回路設計の段階では、通常、このような変動を加味して十分な安全マージンを確保する必要がある。

一方、実施の形態１の信号処理システムを用いると、このような環境パラメータの変動によって遅延時間が増加した場合でも、クロック信号ＣＬＫの周波数ｆｃｌｋを落とすことで救済できる。その結果、システム設計や回路設計の段階で必要とされる安全マージンを緩和をすることができ、その分だけ、設計を容易化できる。さらに、設計段階に限らず、製造段階でも安全マージンを緩和をすることができるため、信号処理システムの生産歩留を向上できる。

（実施の形態２）
《信号処理システム（実施の形態２）の動作》
図１５は、本発明の実施の形態２による信号処理システムにおいて、遅延時間検出回路で検出された劣化遅延時間に対するクロック信号の周波数特性の一例を示す図である。実施の形態２による信号処理システムの構成は、実施の形態１の場合と同様である。図１５に示す特性は、図１２における通常領域がオーバークロック領域に置き換わっている。オーバークロック領域において、図１のクロック制御回路ＣＫＣＴＬは、劣化遅延時間の減少に応じてクロック信号ＣＬＫの周波数ｆｃｌｋを高くする周波数制御信号Ｖｃｓを生成する。

すなわち、クロック信号ＣＬＫの周波数ｆｃｌｋは、図１２の通常領域では、製品仕様に基づく規定の周波数ｆ１（ｆｓｐｅｃ）に定められたが、図１５のオーバークロック領域では、規定の周波数ｆ１（ｆｓｐｅｃ）を超える値に定められる。保護対象回路ＰＲＣの遅延時間は、一般的に、電源電圧が高くなった場合、または周囲温度が低下した場合等で減少する。保護対象回路ＰＲＣは、遅延時間が減少すると、より速い速度で動作することが可能になる。そこで、このような場合には、クロック信号ＣＬＫの周波数ｆｃｌｋを高くすることで、保護対象回路ＰＲＣの処理能力を向上させることが可能になる。

（実施の形態３）
《信号処理システム（実施の形態３）の概略》
図１６は、本発明の実施の形態３による信号処理システムの概略構成例を示すブロック図である。図１６に示す信号処理システムＳＹＳｂは、図１の構成例に対して、さらに、劣化判定回路ＪＤＧと、警告発生回路ＡＲＭとを備える。劣化判定回路ＪＤＧは、遅延時間検出回路ＤＬＹＤＥＴの遅延量検出信号Ｑに基づく遅延時間が予め定めた基準値よりも大きい場合に、システムの劣化を示す劣化検出信号ＩＮＴを生成する。この例では、劣化判定回路ＪＤＧは、当該遅延時間を遅延量電圧変換回路ＤＶＣからの遅延量検出電圧Ｖｃｎｔに基づいて認識する。警告発生回路ＡＲＭは、劣化検出信号ＩＮＴに応じて、システムの外部へ警告信号を出力する。

具体的には、劣化検出信号ＩＮＴは、図１２の劣化救済領域（劣化遅延時間ｔｄ０～ｔｄ１の範囲）で生成される。これにより、劣化検出信号ＩＮＴは、劣化に伴いクロック信号ＣＬＫの周波数ｆｃｌｋを低く抑えて延命している状態であることを意味する。図１５の信号処理システムＳＹＳｂは、例えば、システムの小型化、および大量生産を可能にするため、一つの半導体チップで構成される。ただし、信号処理システムＳＹＳｂは、これに限らず、複数の半導体チップで構成されてもよい。

《劣化判定回路の詳細》
図１７は、図１６の信号処理システムにおける劣化判定回路の構成例を示す回路図である。図１７の劣化判定回路ＪＤＧは、この例では、演算増幅器ＡＭＰ４と、抵抗Ｒ１１と、帰還抵抗Ｒ１２と、可変電圧源ＶＧｃｐとを備えた反転増幅器である。可変電圧源ＶＧｃｐは、基準電圧Ｖｃｐを生成する。例えば、抵抗Ｒ１１，Ｒ１２の比率によってゲインを大きく設定することで、当該反転増幅器は、基準電圧Ｖｃｐと遅延量検出電圧Ｖｃｎｔとの大小関係を比較判定するコンパレータ回路として機能する。ここで、基準電圧Ｖｃｐは、適宜可変設定することが可能である。このため、劣化判定回路ＪＤＧは、例えば、図１２の劣化救済領域（劣化遅延時間ｔｄ０～ｔｄ１の範囲）において、劣化遅延時間の程度を複数段階に分けて検出することも可能である。

なお、図１６の警告回路ＡＲＭは、図示は省略するが、例えば、外部のコンピュータや、または図１９で述べる車両制御システムＶＨＣ内の上位制御システムＣＳＹＳ等と通信を行うインタフェース回路を有する。また、警告回路ＡＲＭは、例えば、劣化検出信号ＩＮＴに応じて警告ランプを点灯する回路や、または警告音を発する回路等を含んでもよい。例えば、車両の運転手は、警告ランプの点灯や警告音を聞くことにより、信号処理システムに劣化が生じており、クロック信号ＣＬＫの周波数を下げて延命している状態であることを知ることができる。また、運転手は、場合によっては、この延命状態を知った段階で部品交換の依頼等を行ってもよい。

《信号処理システム（実施の形態３）の制御フロー》
図１８は、本発明の実施の形態３による信号処理システムの制御方法において、制御手順の一例を示すフロー図である。図１８に示すフローでは、図１３に示したステップＳ１～Ｓ３の制御ののち、ステップＳ６，Ｓ７の制御が行われる。ステップＳ６において、劣化判定回路ＪＤＧは、ステップＳ３で変換された遅延量検出電圧Ｖｃｎｔと、予め定めた基準電圧Ｖｃｐとを比較し、遅延量検出電圧Ｖｃｎｔが基準電圧Ｖｃｐに達した場合に、システムの劣化を示す劣化検出信号ＩＮＴを生成する。その後、ステップＳ７において、警告回路ＡＲＭは、劣化検出信号ＩＮＴに応じて、外部へ警告信号を出力する。

《車両制御システムの構成》
図１９は、図１６の信号処理システムを適用した車両制御システムの構成例を示すブロック図である。図１９に示す車両制御システムＶＨＣは、上位制御システムＣＳＹＳ、ボディシステムＢＤ、シャシーシステムＣＨＳ、パワートレインシステムＰＷＴＲ、先進自動運転システムＡＤＡＳ、およびヒュ－マンマシンインタフェースＨＭＩを備える。図１６の信号処理システムＳＹＳｂは、例えば、上位制御システムＣＳＹＳを除くいずれかのシステムに適用される。この場合、上位制御システムＣＳＹＳは、当該いずれかのシステムが搭載した警告回路ＡＲＭからの警告信号を受けて、例えば、システム全体の速度調整等の制御を行う。

なお、図１６の信号処理システムＳＹＳｂは、勿論、上位制御システムＣＳＹＳに適用されてもよく、車両制御システムＶＨＣ内の図示しない他のシステムに適用されてもよい。また、ここでは、車両制御システムＶＨＣに、図１６の信号処理システムＳＹＳｂを適用したが、勿論、図１の信号処理システムＳＹＳａを適用してもよい。

《実施の形態３の効果》
以上、実施の形態３の信号処理システムを用いると、実施の形態１，２で述べた各種効果が得られることに加えて、さらに、信号処理システムが正規の寿命を超えて延命中であることを、上位システムやユーザーに伝えることができる。その結果、上位システムは、例えば、他のシステムとの調整を行うこと等で、システム全体としての誤動作を防止し、安全性を高めることが可能になる。また、ユーザーは、前述した劣化救済によって保護対象回路ＰＲＣの安全性がある程度確保されているため、警告信号を受けた場合でも十分な猶予を持って部品交換等を依頼することができる。このような効果は、特に、図１９のような車両制御システムＶＨＣにおいて有益となる。

（実施の形態４）
《信号処理システム（実施の形態４）の概略》
図２０は、本発明の実施の形態４による信号処理システムの概略構成例を示すブロック図である。図２０に示す信号処理システムは、図１６の構成例に対して、実装形態を限定した構成例となっている。図２０において、保護対象回路ＰＲＣおよび遅延時間検出回路ＤＬＹＤＥＴを備える被検査回路ＤＵＴは、同一の半導体チップ（半導体装置ＤＥＶａ）に搭載される。一方、その残りとなる発振回路ＶＣＯ、クロック制御回路ＣＫＣＴＬ、劣化判定回路ＪＤＧおよび警告回路ＡＲＭは、当該半導体チップ（半導体装置ＤＥＶａ）の外部の半導体装置ＤＥＶｂに搭載される。半導体装置ＤＥＶｂは、例えば、一つの半導体チップで構成される。

半導体装置ＤＥＶａは、クロック信号ＣＬＫが入力される外部端子ＰＮ１と遅延量検出信号Ｑを出力する外部端子ＰＮ２とを備える。半導体装置ＤＥＶｂは、半導体装置ＤＥＶａの外部端子ＰＮ１へクロック信号ＣＬＫを出力する外部端子ＰＮ３と、半導体装置ＤＥＶａの外部端子ＰＮ２からの遅延量検出信号Ｑが入力される外部端子ＰＮ４とを備える。

《実施の形態４の効果》
以上、実施の形態４の信号処理システムを用いると、実施の形態１～３で述べた各種効果が得られることに加えて、さらに、既存の装置を有効活用して、システムの汎用性を高めること等が可能になる。すなわち、半導体装置ＤＥＶａは、遅延時間検出回路ＤＬＹＤＥＴと同様の機能を搭載していれば、既存の様々な装置であってよい。そして、この既存の装置に対して、半導体装置ＤＥＶｂを追加することで、実施の形態１～３で述べた各種方式が実現できるようになる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

ＡＲＭ 警告回路
ＣＫＣＴＬ クロック制御回路
ＤＥＶ 半導体装置（半導体チップ）
ＤＬＹＤＥＴ 遅延時間検出回路
ＤＶＣ 遅延量電圧変換回路（フィルタ回路）
ＥＯＲ 論理演算回路
ＩＮＴ 劣化検出信号
ＪＤＧ 劣化判定回路
ＬＳ レベルシフト回路
ＰＲＣ 保護対象回路
Ｑ 遅延量検出信号
ＳＹＳ 信号処理システム
ＶＣＯ 発振回路
ＶＧＡ ゲイン調整回路
Ｖｃｎｔ 遅延量検出電圧
Ｖｃｓ 周波数制御信号

Claims (14)

1. 周波数制御信号を受けて、前記周波数制御信号に応じた周波数を有するクロック信号を生成する発振回路と、
   前記クロック信号に基づいて動作する保護対象回路と、
   前記保護対象回路内の所定の回路素子群の構成が反映された検査用回路素子群を含み、前記検査用回路素子群で生じる信号の遅延時間を検出することで前記遅延時間を反映した遅延量検出信号を出力する遅延時間検出回路と、
   前記保護対象回路の外部に設けられ、前記遅延量検出信号を受けて、前記遅延時間の増加に応じて前記クロック信号の周波数を低くする前記周波数制御信号を生成するクロック制御回路と、
   を有し、
   前記遅延時間検出回路は、前記クロック信号と、前記クロック信号を前記検査用回路素子群で遅延させた遅延クロック信号とを入力として論理演算を行うことで、前記クロック信号と同じ周波数で、前記クロック信号と前記遅延クロック信号との時間差に基づくパルス幅を有する信号を前記遅延量検出信号として出力し、
   前記クロック制御回路は、前記遅延量検出信号を平均化するフィルタ回路を有し、前記フィルタ回路の出力電圧に基づいて前記周波数制御信号を生成する、
   信号処理システム。
2. 請求項１記載の信号処理システムにおいて、
   前記クロック制御回路は、前記遅延時間に応じて前記クロック信号の周波数を連続的に変化させる前記周波数制御信号を生成する、
   信号処理システム。
3. 請求項１記載の信号処理システムにおいて、
   前記クロック制御回路は、さらに、
   前記フィルタ回路の出力電圧を所定のゲインで増幅するゲイン調整回路と、
   前記ゲイン調整回路の出力電圧に対してバイアスレベルを調整することで前記周波数制御信号を生成するレベルシフト回路と、
   を有する信号処理システム。
4. 請求項１記載の信号処理システムにおいて、
   前記クロック制御回路は、前記遅延時間の減少に応じて前記クロック信号の周波数を高くする前記周波数制御信号を生成する、
   信号処理システム。
5. 請求項１記載の信号処理システムにおいて、
   さらに、前記遅延量検出信号に基づく前記遅延時間が予め定めた基準値よりも大きい場合に、システムの劣化を示す劣化検出信号を生成する劣化判定回路を有する、
   信号処理システム。
6. 請求項１記載の信号処理システムにおいて、
   前記保護対象回路および前記遅延時間検出回路は、同一の半導体チップに搭載され、
   前記発振回路および前記クロック制御回路は、前記半導体チップの外部に搭載される、
   信号処理システム。
7. 請求項１記載の信号処理システムにおいて、
   前記保護対象回路、前記遅延時間検出回路、前記発振回路および前記クロック制御回路は、同一の半導体チップに搭載される、
   信号処理システム。
8. 保護対象回路および遅延時間検出回路が搭載された半導体チップに対してクロック信号を供給する半導体装置であって、
   前記保護対象回路は、前記クロック信号に基づいて動作し、
   前記遅延時間検出回路は、前記保護対象回路内の所定の回路素子群の構成が反映された検査用回路素子群を含み、前記検査用回路素子群で生じる信号の遅延時間を検出することで前記遅延時間を反映した遅延量検出信号を出力し、
   前記半導体装置は、
   前記遅延量検出信号を受けて、前記遅延時間の増加に応じて前記クロック信号の周波数を低くする周波数制御信号を生成するクロック制御回路と、
   前記周波数制御信号を受けて、前記周波数制御信号に応じた周波数を有する前記クロック信号を生成する発振回路と、
   を有し、
   前記遅延量検出信号は、前記クロック信号と、前記クロック信号を前記検査用回路素子群で遅延させた遅延クロック信号との時間差を反映して、前記クロック信号と同じ周波数で前記時間差に基づくパルス幅を有する信号であり、
   前記クロック制御回路は、前記遅延量検出信号を平均化するフィルタ回路を有し、前記フィルタ回路の出力電圧に基づいて前記周波数制御信号を生成する、
   半導体装置。
9. 請求項８記載の半導体装置において、
   前記クロック制御回路は、前記遅延時間に応じて前記クロック信号の周波数を連続的に変化させる前記周波数制御信号を生成する、
   半導体装置。
10. 請求項８記載の半導体装置において、
    前記クロック制御回路は、前記遅延時間の減少に応じて前記クロック信号の周波数を高くする前記周波数制御信号を生成する、
    半導体装置。
11. クロック信号に基づいて動作する保護対象回路と、
    前記保護対象回路内の所定の回路素子群で生じる信号の遅延時間を検出し、前記遅延時間を反映したパルス幅を有する遅延量検出信号を出力する遅延時間検出回路と、
    遅延量電圧変換回路、クロック制御回路および発振回路と、
    を有する信号処理システムの制御方法であって、
    前記発振回路が、周波数制御信号に応じた周波数を有する前記クロック信号を生成する第１の工程と、
    前記遅延時間検出回路が、前記遅延時間を検出し前記遅延量検出信号を出力する第２の工程と、
    前記遅延量電圧変換回路が、前記遅延量検出信号を遅延量検出電圧に変換する第３の工程と、
    前記クロック制御回路が、前記遅延量検出電圧に基づき、前記遅延時間の増加に応じて前記クロック信号の周波数を低くする前記周波数制御信号を生成する第４の工程と、
    を有し、
    前記第２の工程は、
    前記クロック信号を前記保護対象回路内の所定の回路素子群で遅延させた信号となる遅延クロック信号を生成する工程と、
    前記遅延時間検出回路が、前記クロック信号と前記遅延クロック信号との時間差を検出し、検出した時間差に基づくパルス幅Ｄを用いて、前記遅延量検出信号として、“Ｄ／Ｔ”（Ｔは前記クロック信号の周期）のデューティ比を有する信号を出力する工程と、
    を有し、
    前記第３の工程では、
    前記遅延量電圧変換回路が、前記遅延量検出信号を、フィルタを用いて平均化することで、前記遅延量検出信号の前記パルス幅Ｄと前記クロック信号の周期Ｔとに応じた電圧値を有する遅延量検出電圧に変換する、
    信号処理システムの制御方法。
12. 請求項１１記載の信号処理システムの制御方法において、
    前記第４の工程では、前記クロック制御回路は、前記遅延時間に応じて前記クロック信号の周波数を連続的に変化させる前記周波数制御信号を生成する、
    信号処理システムの制御方法。
13. 請求項１１記載の信号処理システムの制御方法において、
    さらに、前記遅延量検出電圧が予め定めた基準電圧に達した場合に、システムの劣化を示す劣化検出信号を生成する工程を有する、
    信号処理システムの制御方法。
14. 請求項１３記載の信号処理システムの制御方法において、
    さらに、前記劣化検出信号に応じて、外部へ警告信号を出力する工程を有する、
    信号処理システムの制御方法。

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