JP7278992B2 - 整合手順によってｉｃ製造プロセスに適用されるドーズ補正を決定するための方法 - Google Patents

Description

本発明は、特に、電子的または光学的リソグラフィの分野に適用される。本発明は、いくつかあるプロセスの中でも、マスク描画および直接描画に適用される。本発明はまた、ナノインプリント、ＤＳＡ（誘導自己組織化）、エッチング、ＣＭＰ（化学機械研磨／平坦化）、アニーリング、ベーキング、計測（ｍｅｔｒｏｌｏｇｙ）など、半導体製造プロセスの他の工程に適用され得る。

マスク描画または直接描画プロセス中、いくつかの因子は、誤差を誘起することおよび期待される解像度の達成を妨げることの一因となる。これらの因子のいくつかは、電子散乱（前方および後方）、レジスト拡散、レジスト厚、エッチング、フレア、かぶり（ｆｏｇｇｉｎｇ）、計測などである。解像度を改善し、かつこれらの現象の影響を低減するために、数ある中でも近接効果補正（ＰＥＣ）、かぶり効果補正（ＦＥＣ）、エッチング補償などのいくつかの戦略がある。これらの戦略は、ドーズおよび／または幾何学形状補償によるこれらの因子の補正の各効果の影響の予測に基づく。したがって、補正の品質は、現象を予測するために使用される、製造プロセス毎に異なるモデルの品質に依存する。モデルおよび補正の高精度化が確かに得られるが、高い計算費用がかかる。

問題は、いかなる製造フローでもプロセスを随時変更する必要があることである。これは、新しい装置、新しいレジストなどの購入から発生し得る。多くの場合、以前のフローから同一作用を維持することが望ましい。従来技術では、これはプロセス条件を合わせ込むことにより実現される。物理的プロセスパラメータ（エッチバイアス、電力、レジスト厚、ベークなど）が変更され、これは、時間がかかりかつ極めて高価である。

この負担を軽減するための解決策が光学的近接効果補正（ＯＰＣ）との関連で発見された。これらの解決策のいくつかが米国特許第６，０３３，８１４号明細書および同第６，４６３，４０３号明細書により開示されている。従来技術のこれらの方法の基本概念は、２つの別個モデル（元のプロセスのモデル、およびその出力が元のプロセスのモデルに整合される必要がある新しいプロセスのモデル）を校正することである。２つの校正が行われると、２つの校正されたモデルを使用することにより、元のプロセスの標的を新しいプロセスのものへ変更することが必要である。依然として極めて厄介でありかつ重い計算であるいくつかの計算手順（２回の校正、２回のシミュレーション、１回の補正）が実行される必要がある。

本出願の譲受人は、既に、ＩＣ製造プロセスのパラメータを決定する方法を発明することによりこの従来技術を越える改善を行った。ＰＣＴ／欧州特許出願公開第２０１５／０６２３３４号明細書に開示のこの発明によると、そのパラメータが標的プロセスと基準プロセスとの間の計測結果の差に応じて決定されるサイジング校正テーブルが標的設計の幾何学形状に適用される。

この方法は、一方のプロセスが他方のプロセスを模倣することを可能にする（整合は両方向に作用し得るために逆も同様）単一差分モデル（ｓｉｎｇｌｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｍｏｄｅｌ）を実施することにより、負担および計算仕事量を軽減し、したがって校正および補正努力を低減する。さらに、プロセス整合法を使用することは、プロセス整合に制約を課す（例えば、使用される測定点が設計全体にわたって良好に分散されない場合に整合結果を保持するか、または測定結果間の内挿および外挿の１つを行うか、またはパラメータに線形性を課す）ことを可能にすることにより、所望の結果を実現するより大きい柔軟性を与える。

しかし、サイジングは、ある制限内においてのみ適用され得、すなわち、プロセスウインドウがエッジ変位とともに低下するため、制限を越えてサイジングを適用することは可能ではない。

米国特許第６，０３３，８１４号明細書 米国特許第６，４６３，４０３号明細書 欧州特許出願公開第２０１５－０６２３３４号明細書

これらの制限を克服するために、本発明によると、適切なレベルのプロセスウインドウを維持するために、幾何学形状補正の代わりにドーズ補正が少なくとも部分的に適用されることが決定される。

この趣旨で、本発明は、少なくとも出力変数を含む出力ベクトルであって、半導体集積回路を製造するための第２のプロセスの少なくとも特徴に適用される補正を定義する出力ベクトルをコンピュータによって決定する方法であって、第１のレイアウトの第１の複数の点において、同じ半導体集積回路を製造するための第１のプロセスの入力ベクトルであって、少なくとも入力変数を含む入力ベクトルの第１の系列の値を取得することと、第１のレイアウト上の同じ第１の複数の点と、第２のレイアウト上の第２の複数の点との一方において、第２のプロセスの入力ベクトルの少なくとも成分の第２の系列の値を取得することと、少なくとも状態変数を含む状態ベクトルであって、入力ベクトルの第１の系列の値と第２の系列の値との間の差の状態を表す状態ベクトルの値を決定することと、状態ベクトルの系列の値の出力ベクトルであって、エッジ変位を含む出力ベクトルを直接計算によって取得することとを含み、第１のドーズ補正である、第１のプロセスの少なくとも特徴に適用される第２のドーズ補正をエッジ変位から決定することとをさらに含む、方法を開示する。

有利には、エッジ変位は、第２のドーズ補正によって完全に置換される。

有利には、エッジ変位は、第２のドーズ補正の一部によって部分的にのみ置換される。

有利には、第１のプロセスの少なくとも特徴に適用される第２のドーズ補正をエッジ変位から決定することは、前記第１のプロセスの基準物理モデルに基づく。

有利には、本発明は、第１のプロセスの少なくとも特徴に適用される第２のドーズ補正をエッジ変位から決定する前に標的設計の輪郭を分割することをさらに含む。

有利には、標的設計の輪郭を分割することは、第２の寸法が２α以下である場合に第１の寸法においてのみ行われ、αは、前方散乱効果を表す基準物理モデルのパラメータである。

有利には、第１のプロセスは、入力レイアウトと同一の出力レイアウトを生成する仮想プロセスである。

有利には、入力ベクトルは、集積回路の入力設計のＣＤおよびスペースの少なくとも１つを入力変数として含む。

有利には、第１のレイアウトは、校正レイアウトである。

有利には、第１のプロセスは、基準プロセスである。

請求項１～１０のいずれかに記載の方法であって、状態ベクトルの系列の値は、入力ベクトルの第１の系列の値と第２の系列の値とを使用して、補間および外挿手順の少なくとも一方の出力において計算される、方法である。

有利には、第１の状態変数は、第１および第２のプロセスが使用される値の領域上のパラメータベクトルの少なくとも成分に関するその判別力（ｄｉｓｃｒｉｍｉｎａｔｏｒｙ ｐｏｗｅｒ）に基づいて選択される。

有利には、少なくとも第２の状態変数は、組み合わせ判別力を規定の計算負荷予算内で増加させるために第１の状態変数へ追加される。

有利には、状態ベクトルは、ＣＤ、スペース、および密度の少なくとも１つを表す状態変数を含む。

本発明はまた、半導体集積回路を製造するための第２のプロセスの少なくとも第２のパラメータに適用される系列の補正を決定するためのコンピュータプログラムを含む非一時的記憶媒体であって、前記コンピュータプログラムは、第１のレイアウトの第１の複数の点において、同じ半導体集積回路を製造するための第１のプロセスの入力ベクトルであって、少なくとも入力変数を含む入力ベクトルの第１の系列の値を取得することと、第１のレイアウト上の同じ第１の複数の点と、第２のレイアウト上の第２の複数の点との一方において、第２のプロセスの入力ベクトルの少なくとも成分の第２の系列の値を取得することと、少なくとも状態変数を含む状態ベクトルであって、入力ベクトルの第１の系列の値と第２の系列の値との間の差の状態を表す状態ベクトルの値を決定することと、状態ベクトルの系列の値の出力ベクトルであって、エッジ変位を含む出力ベクトルを直接計算によって取得することとを行うように構成されたコンピュータコード命令を含み、コンピュータコード命令は、第１のドーズ補正である、第１のプロセスの少なくとも特徴に適用される第２のドーズ補正をエッジ変位から決定するようにさらに構成される、非一時的記憶媒体を開示する。

本発明はまた、本発明によるコンピュータプログラムの少なくとも出力を使用するように構成された半導体製造装置であって、半導体ウェハ上に直接描画することと、マスク板上に描画することと、半導体ウェハをエッチングするか、化学的もしくは機械的に平坦化するか、またはベーキングすることと、半導体ウェハをアニールすることと、マスクまたは半導体表面を検査することとの１つを行うように構成された半導体製造装置を開示する。

多くの用途について、幾何学的レイアウトは変更されるべきでないが、それにもかかわらず、本発明により、プロセスと基準プロセスとの整合がドーズ補正のみを使用して行われ得る。多くの他の用途について、ドーズ補正と幾何学形状補正との組み合わせを許容することも本発明の利点である。

また、理想的な基準プロセスを使用することが可能である。すなわち、理想的なプロセスは、入力レイアウトと同一の標的レイアウトを生成するプロセスである。本発明の方法は、標的レイアウトを生成するために入力レイアウトの幾何学形状に適用される補正を直接生成する。

本発明は、様々な実施形態および添付図面の説明からよりよく理解され、その様々な特徴および利点が明らかになる。

サイジング校正テーブルを使用する従来技術のプロセス整合法を示す。 従来技術における第２のプロセスを第１のプロセスへ整合させる方法のフローチャートを表す。 従来技術の整合方法のいくつかの限界を示す。 従来技術の整合方法のいくつかの限界を示す。 本発明の多くの変形形態におけるドーズ補正を使用するプロセス整合方法のフローチャートを表す。 本発明の多くの変形形態におけるドーズ補正を使用するプロセス整合方法のフローチャートを表す。 本発明の多くの変形形態におけるドーズ補正を使用するプロセス整合方法のフローチャートを表す。 本発明の多くの変形形態におけるドーズ補正を使用するプロセス整合方法のフローチャートを表す。 本発明の２つの実施形態における本発明の方法の分割工程を表す。 本発明の２つの実施形態における本発明の方法の分割工程を表す。 本発明の多くの実施形態における、ダウンスケーリング係数およびアップスケーリング係数をそれぞれ使用する本発明のドーズ補正法のプロセス解像度への影響を示す。 本発明の多くの実施形態における、ダウンスケーリング係数およびアップスケーリング係数をそれぞれ使用する本発明のドーズ補正法のプロセス解像度への影響を示す。 従来技術の幾何学形状整合プロセスと本発明によるドーズ整合プロセスとの比較を概略的に示す。 従来技術の幾何学形状整合プロセスと本発明によるドーズ整合プロセスとの比較を概略的に示す。

図１は、サイジング校正テーブルを使用する従来技術のプロセス整合法を示す。

標的設計１０１は、第１のプロセスを使用することによりマスクまたはウェハ上にインプリントされ得る源設計の幾何学形状は１０２であり、一方、第２のプロセスに関して源設計の幾何学形状は１０３となる。第１のプロセスを第２のプロセスにより置換することができるように解決されるべき課題は、第２のプロセスを使用して、標的設計１０１を得るために源設計１０２に適用される幾何学形状補正を決定することである。

この結果を実現するための従来技術の差分方法は、本出願の譲受人へ委譲されたＰＣＴ／欧州特許出願公開第２０１５－０６２３３４号明細書により開示されている。

図２に関連して以下の記述でさらに説明されるように、サイジングテーブルは、入力パラメータ（ＣＤ、スペース、または密度など）と、エッジ変位などの出力パラメータとの間のテーブル内の関係を確立するためのメトリックを使用して、１つまたは複数の基準設計に基づいて校正される。

図２は、従来技術における第２のプロセスを第１のプロセスへ整合させる方法のフローチャートを表す。

従来技術のこの方法では、戦略は、両方のプロセスからの測定結果を使用することと、次に、一方のプロセスが他方を模倣することを可能にする差分モデルを校正することとからなる。この手法では、整合されるプロセスからは、計測結果以外のいかなる他の情報も要求されない。この手法はまた、余計な努力なしに、単一モデルを使用することにより両方のプロセスを互いに整合させ得るという利点を提供することに留意することが重要である。

第１の工程２１０は、整合されるプロセス２２０、２３０が使用される設計の支配的特徴に依存し得る校正レイアウトを定義することである。例えば、プロセスが密な線を有するマンハッタン設計の再生に主に使用される場合、好適には、校正レイアウトは密な線を含むべきである。同様に、プロセスが密なまたは分散した自由形状設計（ｆｒｅｅ ｆｏｒｍ ｄｅｓｉｇｎ）に主に使用される場合である。任意選択的に、校正レイアウトを定義する必要はない。標的設計上で整合される２つのプロセスを実行した計測結果またはそれを実行するシミュレーションを使用することが可能である。

工程２４０では、本方法は、２つのプロセス２２０、２３０の結果２５０、２６０に対して差分モデルの校正を行う。

次に、その結果のモデルが、様々なタイプのプロセス整合戦略を使用することにより補正フロー２７０において適用され得る。

半導体ＩＣを製造するためのプロセスは、製造工程と標的設計のタイプとに依存して多かれ少なかれ重要であり得る多くの変数により特徴付けられる。プロセス影響をモデル化する際、限界寸法（ＣＤ）、スペース、エッジ、密度のようないくつかの変数が空間領域（ｓｐａｃｅ ｄｏｍａｉｎ）において選択される。いくつかの他の変数（例えば、レジスト閾値）が電子ビームドーズ領域において選択される。輪郭の粗度も、特に自由形状設計がプロセスの使用分野に入る場合に使用され得る。

したがって、出力変数をベクトルの関数になるように表すことが有利であり得る。このベクトルは、使用される必要がある変数を成分として有し、その結果、それらの使用分野全体にわたるプロセス間の差が良好に表される。変数のいくつかは、モデルの状態（例えば、ＣＤ、スペース、密度）を定義する。これらの変数は「状態変数」またはメトリックと名付けられ得、「状態ベクトル」を定義する。いくつかの他の変数（エッジ変位、ドーズ変動、それらの組み合わせ等）がモデルの差分出力を定義する。これらの変数は、「出力変数」と名付けられ、「出力ベクトル」を定義する。

差分モデルは、有利には、「入力変数」を定義し、かつ「入力ベクトル」にグループ化され得る校正レイアウト上の測定結果から校正され得る。入力変数はまた、輪郭粗度（すなわち、線エッジ粗度 － ＬＥＲ － もしくは線幅粗度 － ＬＷＲ －）または線端収縮 － ＬＥＳ － などのＣＤ、スペースまたは他のパラメータであり得る。測定は、使用分野をカバーするのに十分な数の点において行われなければならず、これらの点の場所も下位レイアウトの多様性を表さなければならない。しかし、本発明はまた、面倒かつ高価である校正レイアウト工程を使用することなく行われ得る、

校正レイアウトを使用する際、入力ベクトルの第１の系列の値（２５０）は、プロセスＩ（２２０）を適用することにより多くの計測点において測定され、パラメータの第２の系列の値（２６０）は、プロセスＩＩ（２３０）を適用することにより同じ計測点において測定される。通常、計測点の数は１０００程度である。

本方法によると、使用分野全体にわたって２つのプロセスの入力変数の差の状態を可能な限り表すように選択される状態変数または「メトリック」を定義することが有利である。有利には、メトリックもベクトルにより表される。状態ベクトルは、第１の成分（例えば、ＣＤ）を選択し、モデルを試験し、次に第２の成分、第３の成分（例えば、スペースと密度）等々を追加することにより、かつ計算負荷の増加が所定予算に達するとプロセスを停止することにより、経験的に構築され得る。

様々なメトリックが使用され得る（例えば、スペース、ＣＤ、密度）。ＰＣＴ／欧州特許出願公開第２０１５－０６２３３４号明細書においてより詳細に規定された例により、線の配置では、スペースメトリックは、線間の介在距離を測定し、ＣＤメトリックは、線の幅を測定し（レジストの色調に依存して逆も同様）、密度メトリックは、設計の全表面に対する線の表面の比を測定する。したがって、これらの３つのうちの２つ以上のメトリックの組み合わせが、設計内の様々なパターンの特異性をよりよく取得できるようにする。

実際、ＣＤ、スペース、密度は、代表的モデルを校正することができるプロセスを特徴付けるために最も頻繁に使用される入力変数である。

プロセスから見た標的設計の状態変数の多くの可能な表現の中でも、「カーネル」の幾何学的概念を使用する表現は、この概念がパターンの組に関して定義するために使用され得るため、いくつかの利点をもたらす。

特に有利である特定のカーネル関数は、本出願の出願人へ同時譲渡されたＰＣＴ／欧州特許出願公開第２０１５－０６２３０１号明細書において開示された。この出願では、カーネル関数と、視角とズレ角とに依存する変形関数との合成関数による設計の可視領域（ｖｉｓｉｂｉｌｉｔｙ ｄｏｍａｉｎ）に関する畳み込みの使用が開示されている。畳み込み関数の使用は計算負荷を著しく軽減する。

メトリックのこの計算の出力では、入力変数と出力変数との関係のモデルが決定され得る。このモデルは、コンピュータ的により効率的であるテーブルに変換され得る。

次に、工程２７０が適用され、これにより、本発明の差分モデルにより決定される出力ベクトルは、プロセスＩＩのデータ準備ファイルを導出するためにプロセスＩのデータ準備ファイルに適用される。

この方法の様々な変形形態は、サイジングテーブルを得るのに有利であり得る。

例えば、第１の変形形態では、校正レイアウトの使用は厄介かつ高価であり得る。代りに、本方法の変形形態では、２つの異なるレイアウトから得られた既存の計測結果を使用することが有利であり得る。

次に、他のレイアウトの計測点の組におけるレイアウトの１つの計測結果の１つの計算が行われる。有利には、この工程は内挿および外挿の組み合わせである。この内挿／外挿工程は、線形であってもよく、またはレイアウトの差を適切に考慮するように選択された異なる関数を使用してもよい。この工程は、整合の精度を低減するアーチアファクトを導入し得、したがって補正される必要があり得る。例えば、異なるサイジング因子が設計の下位部のスケールに依存して補正として適用され得る。代替的に、内挿／外挿工程が状態ベクトルに適用され得る。

次に、メトリックベクトルの使用を含む差分モデル校正の工程が上に説明したように適用される。次に、プロセスＩのデータ準備ファイルの補正の工程がプロセスＩＩのパラメータを得るために上に説明したように適用される。

この変形形態の利点の１つは、整合される必要がある２つのプロセスに関する機密データへアクセスする必要なしに、差分モデルの校正を可能にすることである。

第２の変形形態では、２つの基準入力データセットを使用するプロセス整合方法と補間／外挿法とを使用し得る。

これは、レイアウトの代わりに、本方法が、計測結果ですらないことがあり得る、整合される２つのプロセスからの入力データを使用することを除き、先の変形形態とそれほど異ならない。例として、入力データは、既存モデルからシミュレートされたデータの組であり得る。入力データはまた、ＣＤ対ピッチ曲線の境界などの線形性要件であり得る。

内挿／外挿工程は、２つの異なるレイアウトの計測結果の代わりに、プロセスＩおよびプロセスＩＩの入力データ間で行われる。補正工程も適用され得る。

先の実施形態の差分モデル校正工程および設計補正工程は、上に説明したのと同じ方法で行われる。

第３の変形形態では、校正レイアウトがプロセスＩの計測結果を得るために使用され、プロセスＩＩの基準データが使用される。

差分校正工程および設計補正工程は、上に説明したのと同じ方法で適用される。

第４の変形形態では、校正レイアウトがプロセスＩおよびプロセスＩＩの計測結果を得るために使用される。

次に、２つの異なるモデルがプロセスＩおよびプロセスＩＩに対して校正されるか、または既存校正データが再使用され得る。次に、差分モデルは、計測結果の代わりに、２つのプロセスの校正モデルの出力に適用されるメトリックベクトルを使用することにより、２つのモデルの校正の結果から校正される。

この差分モデル校正のすべての変形形態では、プロセスＩは、理想的または完全なプロセス（すなわち、入力レイアウトと同一の標的または出力レイアウトを常に生成するプロセス）であり得る。

図２の実施形態では、計測結果Ｉ（２５０）は、標的レイアウトのすべての点で零に等しい誤差として定義される。したがって、計測データは仮想的である。

基準理想プロセスの結果に整合するように、実際のプロセスに適用される補正を計算するために差分モデルまたはサイジングテーブルを使用する利点は、入力レイアウトに適用される幾何学形状補正が計算の出力において直接決定されることである。これは、規定の公差内の最適解を発見するために通常使用される標準的シミュレーション手法と対照的である。これらの解決策では、レジスト内の標的レイアウトをインプリントするために規定の入力レイアウトに適用される幾何学形状補正を発見するため、規定の入力レイアウトのレジスト内のインプリントを決定するために使用されるモデルを反転する必要がある。実際的な意味では、これらのモデルは一般的に反転可能ではないため、一解決策が公差マージン内で発見されるまですべての解決策を計算することにより、ブートストラップ法を適用する必要がある。これは、理想基準プロセスにより本方法を適用する際にもはや必要でない、コンピュータ集約型であり、かつ長く、かつ面倒なプロセスである。

本方法は、標的輪郭の規定点（ＣＤ、スペース、密度メトリックが定義され得る）において適用される変位を与えることにも留意すべきである。これは、モデルが標的輪郭のすべての点において（上記メトリックが定義されない点でも）適用されるドーズ量を計算するシミュレーション手法による古典的計算と対照的である。

図３ａおよび図３ｂは、従来技術の整合方法のいくつかの限界を示す。

上述の方法の出力において決定されるサイジング補正は、補正が短距離領域内でありかつ後方散乱（または長距離）効果の変動が無視され得る（すなわち一例として１未満の長距離密度である）限り有効である。また、好適には、サイジング補正は、サイズ変更されるパターンが３αより大きいＣＤを有する場合、より頑強になるであろう。ここで、αは、絶縁プロセスの物理モデルを表す点広がり関数（ＰＳＦ）の短距離パラメータである。

図３ａでは、負のサイジング手順（すなわち、標的プロセスによりインプリントされるパターンのサイズが基準プロセスのものより小さくなるサイジング手順）が示される。

図３ｂでは、正のサイジング手順（すなわち、標的プロセスによりインプリントされるパターンのサイズが基準プロセスのものより大きくなるサイジング手順）が示される。

単に一例として、－２０ｎｍ～０のサイジング補正および０～＋２０ｎｍのサイジング補正がこれらの２つの図にそれぞれ示される。標的ＣＤは５０～１０００ｎｍで変化する。密度は０～０．８３で変化する。上に説明した有効性限界に基づき、最大サイジング補正を規定する規定の標的ＣＤの最大密度の組み合わせは、そのパラメータがα＝３０（順方向散乱ビームの幅ＦＷ）、β＝９０００（後方向散乱ビームの幅ＢＷ）、η＝０．８３（ＦＷおよびＢＷビームの強度の比）、１エッジ当たり０．８ｎｍの補正処理の公差（１ＣＤ当たり１．６ｎｍ）において設定される２つのガウス分布を有する古典的ＰＳＦを使用することにより決定される。

同じ陰影３１０ａ、３１０ｂを有する表面は、サイジング補正の最大振幅（この場合には２０ｎｍ）が可能である標的ＣＤと標的密度との組み合わせを規定する。サイジング補正の最大振幅の値は、表面３１０ａ、３１０ｂから白い表面へ２０ｎｍから０まで低下する。プロセス整合は白い表面内で可能ではない。

負のサイジングの図３ａでは、１００ｎｍ未満の標的ＣＤに関して最大サイジングの値は急速に低下し、０．６を越える密度に関してさらに急速に低下することが分かる。

正のサイジングの図３ｂでは、同じタイプの制約も存在することが分かる。

したがって、幾何学形状サイジング手順は、高密度パターン内の微細幾何学形状に関して狭い範囲の有効性を有する。本発明は、従来技術のこの限界を克服する。

図４ａ、４ｂ、４ｃ、４ｄは、本発明の多くの変形形態におけるドーズ補正を使用するプロセス整合方法のフローチャートを表す。

最初に本発明によるドーズ整合プロセスの一般的フローチャートについて説明する。

工程４１０ａでは、基準プロセスからのドーズ補正により整合されるべき標的設計が本発明の方法に入力される。

工程４２０ａでは、標的設計の輪郭が、図５に関連して以下に説明するように分割される。任意選択的に、標的設計の輪郭だけでなく標的設計全体も同時に分割され得る。

工程４３０ａでは、標的プロセス（プロセスＩＩ）において適用されるドーズ補正Ｄ_０が本発明の方法に入力される。

工程４４０ａでは、標的プロセスの基準物理モデルが本発明の方法に入力される。基準モデルは任意のＰＳＦであり得る。標準ＰＳＦは２つのガウス分布を含み、１つは順方向散乱効果をモデル化するためのもの（短距離）、他方は後方散乱効果をモデル化するためのもの（長距離）である。ＰＳＦはまた、ローレンツ関数とガウス関数との組み合わせまたはその最良適合が校正手順により決定される他のタイプの関数を含め、他の関数（Ｖｏｉｇｔ関数など）またはその近似に基づき得る。基準プロセスの基準モデルは、テーブルの生成がプロセスＩＩのドーズ補正をエッジ変位に変換できるようにする。このようなテーブルの反転は、エッジ変位またはバイアスから、前記変位またはバイアスを得るために適用されるドーズ補正への変換を可能にする。次に、基準物理モデルは、座標Ｘ，Ｙを有するショットに適用される係数Ｋの値のテーブルにより表され得る、ここで、標的プロセスに適用される基本ドーズ補正は、工程４３０ａの出力において決定されたＤ_０である。Ｋの計算は、図４ｃに関連した以下の記述においてさらに論述される。

工程４５０ａでは、差分モデル（またはサイジング校正テーブルもしくはバイアステーブル）が上記図２に関連して論述された本方法の変形形態の１つを使用して計算される。

工程４６０ａでは、標的設計の密度を考慮して規定される幾何学形状補正の標的最大量に基づき（図３ａおよび図３ｂに関連した上記論述を参照）、適用されるドーズ／幾何学形状補正の比率Ｒが計算される。例えば、規定の密度における標的ＣＤの２０ｎｍのサイジング補正が使用される。次に、適用される残りのサイジング補正が計算され、比率Ｒはドーズにより適用される補正と全補正（すなわち全エッジ変位）との比として計算される。Ｒの計算は、図４ｄに関連した以下の記述においてさらに論述される。

次に、適用されるドーズおよび幾何学形状補正が工程４７０ａにおいて計算される。

図４ｂは、幾何学形状補正を使用してプロセスＩＩをプロセスＩへ整合するための差分モデルの校正４１１ｂ時の標的プロセス（プロセスＩＩ）の物理モデルが校正される（４２２ｂ）実施形態を表す。プロセスＩＩの計測結果（４１３ｂ）が２つの校正のために使用され、一方、プロセスＩの計測結果（４１２ｂ）は差分幾何学形状モデルを校正するためにのみ使用される。校正から得られる標的プロセスの結果の差分モデル４１４ｂおよび物理モデル４２３ｂは、次に、ドーズ／幾何学形状補正工程４７０ａにおいて使用される準備ができている。モデルは、バイアスおよびドーズの補正値のテーブルの形式であり得る。併せて計算される代わりに、モデルは様々な計測結果と別個に計算され得る。または、標的プロセスが、良好に合う既知の物理モデルを有する場合のみ、このモデルは事前校正なしに使用され得る。

図４ｃは、ドーズのみを使用する本発明によるプロセス整合方法を示す。

ドーズ補正は、補正後の設計のエッジにおけるドーズと補正前のエッジにおけるドーズとの比である係数Ｋを使用して計算される。エッジにおいて適用される全ドーズは、標的プロセスの物理モデルから生じるドーズ補正Ｄ_０の値×（１＋Ｋ）に等しい。

しかし、本発明によるプロセス整合方法はまた、幾何学形状補正とドーズ補正とを組み合わせ得る。本発明のこのような実施形態が図４ｄに示される。２つの補正の比率はパラメータＲにより定義される。

Ｒ＝１の場合、整合はドーズにおいてのみ行われる。０＜Ｒ＜１の場合、補正の比率Ｒが最初に図４ｃの方法を使用して適用され、次に、幾何学形状補正が、（１－Ｒ）を掛けることにより得られる全バイアスに等しい追加サイジングを得るために適用される。

Ｒは、閾値を上回る値にプロセスウインドウを維持するように選択され得る。プロセスウインドウの測定は正規化イメージログスロープ（ＮＩＬＳ）である。以下の記述の図７ａおよび図７ｂの説明を参照されたい。いくつかの有利な実施形態では、Ｒは、２を越える値にＮＩＬＳ指数を維持するように選択される。Ｒの異なる値が標的設計の異なる領域に対して選択され得る。例えば、ドーズの高比率（Ｒの高い値）の整合が、標的設計の低密度領域より高密度領域に対して選択され得る。これは、プロセスウインドウまたはＮＩＬＳ指数の劣化が、プロセス整合が幾何学形状整合により大きく依存する場合にこれらの高密度領域でより大きくなるからである。いくつかの実施形態では、Ｒは、密度の差のために必要とされる場合にはショット間で変更され得る。

図５ａおよび図５ｂは、本発明の２つの実施形態における本発明の方法の分割工程を表す。

αが順方向散乱効果の範囲を規定するＰＳＦのパラメータであるとすると、設計の分割から生じるショットの幅が２αより大きくなることは当該技術分野の原則である。したがって、設計の輪郭上のパターンが図５ｂのように５αより広い場合、パターンは、２αの幅の少なくとも２つのショットにそれぞれ分割される。逆に、輪郭の幅が図５ａのように５αより小さい場合、その幅ではなく、その長さに沿ってのみ分割される。

次に、整合プロセスが各ショットに適用され得る。

図６ａおよび図６ｂは、本発明の多くの実施形態における、ダウンスケーリング係数およびアップスケーリング係数をそれぞれ使用する本発明のドーズ補正法のプロセス解像度への影響を示す。

これらの図では、純粋なドーズ補正を使用する負の補正（図６ａ）および正の補正（図６ｂ）の両方の場合、プロセス整合が有効である領域は、幾何学形状補正のみが適用される図３ａおよび図３ｂと比較して増加されることが分かる。この差は、図６ａ（または６ｂ）が図３ａ（または３ｂ）と比較される場合、領域６１０ａ（または６１０ｂ）のより大きいサイズにより測定される。

図７ａおよび図７ｂは、従来技術の幾何学形状整合プロセスと本発明によるドーズ整合プロセスとの比較を概略的に示す。

２つの図は、横座標（ｎｍ）にインプリントされる設計の寸法、レジスト閾値７１０、縦座標に照射線量７２０を有するグラフを表す。パターンの元の幅７３０は、レジストレベルで受け取ったドーズ７４０により印刷パターンの幅７５０に変換される。

ＮＩＬＳ指数は、下記式により定義される。

ここで、
－ 「ｗ」は、定格パターンの幅７３０である、
－ 「ドーズ」は、レジストレベルで受け取ったドーズ７４０である、
－ 「閾値」は、レジスト閾値７１０である。

図７ａは、幾何学形状のみによるプロセス整合が適用される場合を表す。図７ｂは、ドーズのみによるプロセスに整合が適用される場合を表す。単に一例として、プロセスウインドウ（閾値レベルで受け取ったドーズの傾斜）が第１の場合より第２の場合においてより広いことがこの図で分かる。すなわち、ドーズによるプロセス整合（図７ｂ）のＮＩＬＳ指数は２．６４であり、一方、幾何学形状によるプロセス整合（図７ａ）のＮＩＬＳ指数は２．０３である。

本発明の方法は、差分モデルを使用するプロセス整合に関心があり得る以下のような多くの使用ケースにおいて使用され得る。
－ 半導体ウェハ上への電子ビーム直接描画または光学的投影リソグラフィ。本発明の方法は、異なるレジストまたは新しい機械のような製作の変更を吸収し、かつ元のプロセスと同じ結果をウェハ上に提供するために使用され得る。
－ マスク描写。本発明の方法は、マスク描画フローの変更を吸収するために使用され得、異なるフローから同一の印刷マスクを提供することができる、マスク描画工程におけるウェハ影響を適切に考慮することが可能である。
－ 検査。場合により、計測標準規格に関して言えば正確であるより一貫しているほうがより重要である。本発明のプロセス整合の使用は、均等な結果を提供するために異なる計測システムを校正できるようにし得る。
－ 例えばエッチング、ＣＭＰアニーリングなど、半導体製造プロセスの他の工程。

本明細書で開示された例は、本発明のいくつかの実施形態の単なる例であり、添付の特許請求の範囲により定義される前記発明の範囲を決して限定しない。

Claims (15)

1. 少なくとも出力変数を含む出力ベクトルであって、半導体集積回路を製造するための標的プロセスの少なくとも特徴に適用される補正を定義する出力ベクトルをコンピュータによって決定する方法であって、
   － 標的設計において、前記同じ半導体集積回路を製造するための基準プロセスの入力ベクトルであって、少なくとも入力変数を含む入力ベクトルの第１の系列の値を取得すること（４１２ｂ）と、
   － 前記標的設計と、基準設計とにおいて、前記標的プロセスの入力ベクトルの少なくとも成分の第２の系列の値を取得すること（４１３ｂ）と、
   － 前記入力ベクトルの前記第１の系列の値と前記第２の系列の値との間の差に基づいて、少なくとも状態変数を含む状態ベクトルの値を決定すること（４１３ｂ）と、
   － 前記状態ベクトルの前記系列の値の出力ベクトルであって、エッジ変位を含む出力ベクトルを直接計算によって取得すること（４５０ａ）と
   を含み、
   方法はさらに、前記標的プロセスの少なくとも特徴に適用される第２のドーズ補正を前記エッジ変位から決定すること（４４０ａ、４６０ａ）を含み、前記標的プロセスの前記少なくとも特徴は、第１のドーズ補正（４３０ａ）であり、
   前記基準プロセスは、前記基準設計を取得するためのプロセスであり、前記標的プロセスは、前記標的設計を取得するためのプロセスである、方法。
2. 前記標的プロセスの入力ベクトルの少なくとも成分の第２の系列の値は、前記標的設計において取得される、請求項１に記載の方法。
3. 前記エッジ変位は、前記第２のドーズ補正によって完全に置換される、請求項１または２に記載の方法。
4. 前記エッジ変位は、前記第２のドーズ補正の一部によって部分的にのみ置換される、請求項１または２に記載の方法。
5. 前記基準プロセスの前記少なくとも特徴に適用される第２のドーズ補正を前記エッジ変位から決定することは、前記基準プロセスの基準物理モデルに基づく、請求項１～４のいずれか一項に記載の方法。
6. 前記基準プロセスの前記少なくとも特徴に適用される第２のドーズ補正を前記エッジ変位から決定する前に標的設計の輪郭を分割することをさらに含む、請求項５に記載の方法。
7. 前記標的設計の輪郭を分割することは、第２の寸法が２α以下である場合に第１の寸法においてのみ行われ、αは、前方散乱効果を表す前記基準物理モデルのパラメータである、請求項６に記載の方法。
8. 前記基準プロセスは、入力設計と同一の出力設計を生成する仮想プロセスである、請求項１～７のいずれか一項に記載の方法。
9. 前記入力ベクトルは、前記集積回路の入力設計のＣＤおよびスペースの少なくとも１つを入力変数として含む、請求項１～８のいずれか一項に記載の方法。
10. 前記標的設計は、校正設計である、請求項１～９のいずれか一項に記載の方法。
11. 前記状態ベクトルの前記系列の値は、前記入力ベクトルの前記第１の系列の値と前記第２の系列の値とを使用して、補間および外挿手順の少なくとも一方の出力において計算される、請求項１～１０のいずれか一項に記載の方法。
12. 少なくとも第２の状態変数は、計算負荷が所定の計算負荷予算に到達するまで、前記状態変数へ追加される、請求項１１に記載の方法。
13. 前記状態ベクトルは、ＣＤ、スペース、および密度の少なくとも１つを表す状態変数を含む、請求項１２に記載の方法。
14. 半導体集積回路を製造するための標的プロセスの少なくとも特徴に適用される系列の補正を決定するためのコンピュータプログラムを含む非一時的記憶媒体であって、前記コンピュータプログラムは、
    － 標的設計において、前記同じ半導体集積回路を製造するための基準プロセスの入力ベクトルであって、少なくとも入力変数を含む入力ベクトルの第１の系列の値を取得することと、
    － 前記標的設計と、基準設計とにおいて、前記標的プロセスの入力ベクトルの少なくとも成分の第２の系列の値を取得することと、
    － 前記入力ベクトルの前記第１の系列の値と前記第２の系列の値との間の差に基づいて、少なくとも状態変数を含む状態ベクトルの値を決定することと、
    － 前記状態ベクトルの前記系列の値の出力ベクトルであって、エッジ変位を含む出力ベクトルを直接計算によって取得することと
    を行うように構成されたコンピュータコード命令を含み、前記コンピュータコード命令は、第１のドーズ補正である、前記標的プロセスの前記少なくとも特徴に適用される第２のドーズ補正を前記エッジ変位から決定するようにさらに構成されており、
    前記基準プロセスは、前記基準設計を取得するためのプロセスであり、前記標的プロセスは、前記標的設計を取得するためのプロセスである、非一時的記憶媒体。
15. 請求項１４に記載のコンピュータプログラムの少なくとも出力を使用するように構成された半導体製造装置であって、半導体ウェハ上に直接描画することと、マスク板上に描画することと、半導体ウェハをエッチングするか、化学的もしくは機械的に平坦化するか、またはベーキングすることと、半導体ウェハをアニールすることと、マスクまたは半導体表面を検査することとの１つを行うように構成された半導体製造装置。

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