JP7289681B2 - 表示装置 - Google Patents

Description

本発明の実施形態は、表示装置に関する。

自発光素子である発光ダイオード（ＬＥＤ：Light Emitting Diode）を用いたＬＥＤディスプレイが知られているが、近年では、より高精細化した表示装置として、マイクロＬＥＤと称される微小な発光ダイオード素子を用いた表示装置（以下、マイクロＬＥＤディスプレイと表記）が開発されている。

このマイクロＬＥＤディスプレイは、従来の液晶表示ディスプレイや有機ＥＬディスプレイと異なり、表示領域に、チップ状の多数のマイクロＬＥＤ（以下、ＬＥＤチップと表記）が実装されて形成されるため、高精細化と大型化の両立が容易であり、次世代ディスプレイとして注目されている。

ところで、マイクロＬＥＤディスプレイの製造時には上記したＬＥＤチップがアレイ基板に実装されるが、この際にアレイ基板にダメージを与えやすく、マイクロＬＥＤディスプレイにおける欠陥の発生の要因となる。

特開２０１８－０１４４７５号公報

そこで、本発明が解決しようとする課題は、欠陥の発生を抑制することが可能な信頼性の高い表示装置を提供することにある。

実施形態に係る表示装置は、基板と、前記基板上に形成された複数の画素と、を有し、前記複数の画素はそれぞれ、前記基板上に配置された画素電極と、前記画素電極上に実装された発光素子と、前記画素電極を介して前記発光素子に対して供給される電流を制御する駆動トランジスタと、前記画素電極と前記駆動トランジスタとの間に、平面視において当該画素電極と少なくとも一部が重畳するように形成された導電層とを具備する。前記導電層は、前記複数の画素に亘って形成されており、平面視において前記発光素子が実装されている前記画素電極の領域と重畳する位置に形成された開口部を有し、前記平面視において前記発光素子が実装されている前記画素電極の領域と重畳しない。

実施形態に係る表示装置の構成を概略的に示す斜視図。 表示装置の回路構成を示す平面図。 表示装置における画素の回路構成の一例を示す図。 本実施形態の比較例に係る表示装置の断面構造の一例を示す図。 本実施形態の比較例に係る表示装置の断面構造の他の例を示す図。 本実施形態に係る表示装置の断面構造の一例を示す図。 本実施形態における画素に対する導電層のレイアウトの一例を示す平面図。 本実施形態の比較例における画素ＰＸに対する導電層のレイアウトの一例を示す平面図。 本実施形態における画素に対する導電層のレイアウトの他の例を示す平面図。 本実施形態に係る表示装置における駆動トランジスタのリセット動作、オフセットキャンセル動作、画素信号の書き込み動作及び発光素子の発光動作に関する各種信号の出力例を示すタイミングチャート。 駆動トランジスタのリセット動作の概要について説明するための図。 オフセットキャンセル動作の概要について説明するための図。 画像信号の書き込み動作の概要について説明するための図。 画像信号の書き込み動作の概要について説明するための図。 発光素子の発光動作の概要について説明するための図。 発光素子に電流が流れ始めるタイミングについて説明するための図。 駆動トランジスタの出力電流と発光素子に流れる電流との関係について説明するための図。 駆動トランジスタのソース電極の電位上昇と発光素子に流れる電流との関係ついて説明するための図。 画素電極と同じ層に共通電極が配置されている場合の表示装置の断面構造の一例を示す図。 画素電極と共通電極とが同じ層に配置されている場合の画素に対する導電層のレイアウトの一例を示す平面図。

以下、図面を参照して、実施形態について説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の趣旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

図１は、本実施形態に係る表示装置１の構成を概略的に示す斜視図である。図１は、第１方向Ｘと、第１方向Ｘに垂直な第２方向Ｙと、第１方向Ｘ及び第２方向Ｙに垂直な第３方向Ｚによって規定される三次元空間を示している。なお、第１方向Ｘ及び第２方向Ｙは、互いに直交しているが、９０°以外の角度で交差していてもよい。また、本実施形態においては、第３方向Ｚを上と定義し、第３方向Ｚと反対側の方向を下と定義する。「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は、第１部材に接していてもよく、第１部材から離れて位置していてもよい。

以下、本実施形態においては、表示装置１が自発光素子であるマイクロＬＥＤを用いたマイクロＬＥＤ表示装置（マイクロＬＥＤディスプレイ）である場合について説明する。

図１に示すように、表示装置１は、表示パネル２、第１回路基板３及び第２回路基板４等を備える。

表示パネル２は、一例では矩形状である。図示した例では、表示パネル２の短辺ＥＸは、第１方向Ｘと平行であり、表示パネル２の長辺ＥＹは、第２方向Ｙと平行である。第３方向Ｚは、表示パネル２の厚さ方向に相当する。表示パネル２の主面は、第１方向Ｘと第２方向Ｙとにより規定されるＸ－Ｙ平面に平行である。表示パネル２は、表示領域ＤＡ、及び表示領域ＤＡの外側の非表示領域ＮＤＡを有している。非表示領域ＮＤＡは、端子領域ＭＴを有している。図示した例では、非表示領域ＮＤＡは、表示領域ＤＡを囲んでいる。

表示領域ＤＡは、画像を表示する領域であり、例えばマトリクス状に配置された複数の画素ＰＸを備えている。画素ＰＸは、発光素子（マイクロＬＥＤ）及び当該発光素子を駆動するためのスイッチング素子（駆動トランジスタ）等を含む。

端子領域ＭＴは、表示パネル２の短辺ＥＸに沿って設けられ、表示パネル２を外部装置等と電気的に接続するための端子を含んでいる。

第１回路基板３は、端子領域ＭＴの上に実装され、表示パネル２と電気的に接続されている。第１回路基板３は、例えばフレキシブルプリント回路基板である。第１回路基板３は、表示パネル２を駆動する駆動ＩＣチップ（以下、パネルドライバと表記）５等を備えている。なお、図示した例において、パネルドライバ５は、第１回路基板３の上に配置されているが、第１回路基板３の下に配置されていてもよい。また、パネルドライバ５は、第１回路基板３以外に実装されていてもよく、例えば第２回路基板４に実装されていてもよい。

第２回路基板４は、例えばフレキシブルプリント回路基板である。第２回路基板４は、第１回路基板３の例えば下方において第１回路基板３と接続されている。

上記したパネルドライバ５は、例えば第２回路基板４を介して制御基板（図示せず）と接続されている。パネルドライバ５は、例えば制御基板から出力される映像信号に基づいて複数の画素ＰＸを駆動することによって表示パネル２に画像を表示する制御を実行する。

なお、表示パネル２は、斜線を付して示す折り曲げ領域ＢＡを有していてもよい。折り曲げ領域ＢＡは、表示装置１が電子機器等の筐体に収容される際に折り曲げられる領域である。折り曲げ領域ＢＡは、非表示領域ＮＤＡのうち端子領域ＭＴ側に位置している。第１回路基板３及び第２回路基板４は、折り曲げ領域ＢＡが折り曲げられることによって、表示パネル２と対向するように、表示パネル２の下方に配置されることができる。

図２は、表示装置１の回路構成を示す平面図である。図２に示すように、表示装置１は、アクティブマトリクス型の表示パネル２を備えている。表示パネル２は、絶縁基板２１を有する。この絶縁基板２１上には、複数の画素ＰＸと、各種配線と、ゲートドライバＧＤ１及びＧＤ２と、選択回路ＳＤとが配置されている。

複数の画素ＰＸは、表示領域ＤＡにおいてマトリクス状に配列されている。複数の画素ＰＸの各々は、複数の副画素を有している。本実施形態において、画素ＰＸは、第１色を呈する副画素ＳＰＲ、第２色を呈する副画素ＳＰＧ及び第３色を呈する副画素ＳＰＢの３種類の副画素を含む。ここでは、第１色、第２色及び第３色は、例えばそれぞれ赤色、緑色及び青色であるものとする。

画素ＰＸは、発光素子（マイクロＬＥＤ）と、発光素子に駆動電流を供給し、当該発光素子を駆動するための画素回路とを含む。画素回路は、後述する駆動トランジスタ及び各種のスイッチング素子等を含む。

上記した各種配線は、表示領域ＤＡにおいて延在し、非表示領域ＮＤＡに引き出されている。図２においては、各種配線の一部として、複数本の制御配線ＳＳＧと、複数本の画像信号線ＶＬとが例示されている。

表示領域ＤＡにおいて、制御配線ＳＳＧ及び画像信号線ＶＬは、副画素ＳＰＲ、ＳＰＧ及びＳＰＢに接続されている。制御配線ＳＳＧは、非表示領域ＮＤＡにおいてゲートドライバＧＤ１及びＧＤ２に接続されている。画像信号線ＶＬは、非表示領域ＮＤＡにおいて選択回路ＳＤに接続されている。

ゲートドライバＧＤ１及びＧＤ２と選択回路ＳＤとは、非表示領域ＮＤＡに位置している。ゲートドライバＧＤ１、ＧＤ２及び選択回路ＳＤには、パネルドライバ５から各種の信号や電圧が与えられる。

次に、図３を参照して、表示装置１における画素の回路構成（画素回路）の一例について説明する。本実施形態において、複数の画素ＰＸは同様に構成されている。また、上記したように画素ＰＸは副画素ＳＰＲ、ＳＰＧ及びＳＰＢを有するが、当該副画素ＳＰＲ、ＳＰＧ及びＳＰＢは同様に構成されている。このため、ここでは便宜的に、副画素ＳＰＲ、ＳＰＧ及びＳＰＢのうちの１つの副画素（以下、副画素ＳＰと表記）の構成（画素回路）について主に説明する。

図３に示すように、副画素ＳＰは、発光素子ＬＥＤ、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、画素トランジスタＳＳＴ、初期化トランジスタＩＳＴ、リセットトランジスタＲＳＴ、保持容量Ｃｓ及び補助容量Ｃａｄを含む。本実施形態において、これらは副画素ＳＰ毎に配置される。

図３に示す各トランジスタは、ｎチャネル型トランジスタである。なお、出力トランジスタＢＣＴ、画素トランジスタＳＳＴ、初期化トランジスタＩＳＴ及びリセットトランジスタＲＳＴは、それぞれトランジスタで構成されていなくてもよい。出力トランジスタＢＣＴ、画素トランジスタＳＳＴ、初期化トランジスタＩＳＴ及びリセットトランジスタＲＳＴは、それぞれ、出力スイッチ、画素スイッチ、初期化スイッチ、リセットスイッチとして機能するものであればよい。

以下の説明においては、トランジスタのソース電極及びドレイン電極の一方を第１電極、他方を第２電極とする。また、容量素子の一方の電極を第１電極、他方の電極を第２電極とする。

駆動トランジスタＤＲＴ、後述する画素電極及び発光素子ＬＥＤは、第１電源線ＰＶＨと第２電源線ＰＶＬとの間で直列に接続されている。第１電源線ＰＶＨは定電位に保持され、第２電源線ＰＶＬは第１電源線ＰＶＨの電位とは異なる定電位に保持されている。本実施形態において、第１電源線ＰＶＨの電位ＰＶＤＤは、第２電源線ＰＶＬの電位ＰＶＳＳより高い。具体的には、第１電源線ＰＶＨの電位ＰＶＤＤは例えば９Ｖであり、第２電源線ＰＶＬの電位ＰＶＳＳは例えば０Ｖである。

駆動トランジスタＤＲＴの第１電極は、発光素子ＬＥＤの第１電極（陽極）、保持容量Ｃｓの第１電極及び補助容量Ｃａｄの第１電極に接続されている。駆動トランジスタＤＲＴの第２電極は、出力トランジスタＢＣＴの第１電極に接続されている。駆動トランジスタＤＲＴは、発光素子ＬＥＤに対して供給される電流（電流値）を制御するように構成されている。

出力トランジスタＢＣＴの第２電極は、第１電源線ＰＶＨに接続されている。また発光素子ＬＥＤの第２電極（陰極）は、第２電源線ＰＶＬに接続されている。

画素トランジスタＳＳＴの第１電極は、駆動トランジスタＤＲＴのゲート電極、初期化トランジスタＩＳＴの第１電極及び保持容量Ｃｓの第２電極に接続されている。画素トランジスタＳＳＴの第２電極は、画像信号線ＶＬに接続されている。初期化トランジスタＩＳＴの第２電極は初期化電源線ＢＬに接続されている。

保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極と第１電極（ソース電極）との間に電気的に接続されている。詳細については後述するが、本実施形態において、保持容量Ｃｓの値（容量サイズ）は、補助容量Ｃａｄの値（容量サイズ）より小さい。

補助容量Ｃａｄの第２電極は、定電位に保持されている。本実施形態において、補助容量Ｃａｄの第２電極は、例えば第１電源線ＰＶＨに接続され、第１電源線ＰＶＨの電位と同一の定電位（ＰＶＤＤ）に保持されている。なお、補助容量Ｃａｄの第２電極は、第２電源線ＰＶＬの電位と同一の定電位（ＰＶＳＳ）に保持されていてもよいし、第１電源線ＰＶＨ及び第２電源線ＰＶＬとは異なる電源線（第３電源線）と同一の定電位に保持されていてもよい。第３電源線としては、定電位に保持される配線として、初期化電源線ＢＬまたはリセット電源線ＲＬを挙げることができる。

リセットトランジスタＲＳＴの第１電極は、駆動トランジスタＤＲＴの第１電極に接続されている。リセットトランジスタＲＳＴの第２電極は、リセット電源線ＲＬに接続されている。

画像信号線ＶＬには、映像信号等の画像信号Ｖｓｉｇが供給される。画像信号Ｖｓｉｇは画素（ここでは、副画素ＳＰ）に書き込まれる信号であり、当該画像信号Ｖｓｉｇの最小値は例えば０Ｖであり、当該画像信号Ｖｓｉｇの最大値は例えば３Ｖである。

初期化電源線ＢＬには、初期化電位Ｖｉｎｉが供給される。初期化電位Ｖｉｎｉは、例えば１．２Ｖである。

リセット電源線ＲＬは、リセット電源電位Ｖｒｓｔに設定される。リセット電源電位Ｖｒｓｔは、ＰＶＳＳに対して発光素子ＬＥＤが発光しないような電位差を有する電位が与えられ、例えば－２Ｖである。

出力トランジスタＢＣＴのゲート電極は、制御配線ＳＢＧに接続されている。この制御配線ＳＢＧには、出力制御信号ＢＧが供給される。

画素トランジスタＳＳＴのゲート電極は、制御配線ＳＳＧに接続されている。この制御配線ＳＳＧには、画素制御信号ＳＧが供給される。

初期化トランジスタＩＳＴのゲート電極は、制御配線ＳＩＧに接続されている。この制御配線ＳＩＧには、初期化制御信号ＩＧが供給される。

リセットトランジスタＲＳＴのゲート電極は、制御配線ＳＲＧに接続されている。この制御配線ＳＲＧには、リセット制御信号ＲＧが供給される。

なお、図３に示す素子容量Ｃｌｅｄは、発光素子ＬＥＤの第１電極（陽極）と第２電極（陰極）との間の容量である。

図３においては、上記の全てのトランジスタがＮｃｈＴＦＴであるものとして説明したが、例えば駆動トランジスタＤＲＴ以外のトランジスタは、全てがＰｃｈＴＦＴであってもよいし、ＮｃｈＴＦＴ及びＰｃｈＴＦＴが混在していてもよい。

また、駆動トランジスタＤＲＴがＰｃｈＴＦＴであってもよい。その場合、本実施形態とは逆向きに、発光素子ＬＥＤに電流が流れるように構成されていればよい。いずれの場合においても、補助容量Ｃａｄは、発光素子ＬＥＤの電極のうち駆動トランジスタＤＲＴ側の電極に結合されていればよい。

また、図２において説明したように、表示装置１は、２つのゲートドライバＧＤ１及びＧＤ２を備えているため、１つの画素ＰＸ（副画素ＳＰ）に両側のゲートドライバＧＤ１及びＧＤ２から給電することが可能である。ここでは、上記した制御配線ＳＳＧについては両側給電方式が採用されており、他の制御配線については片側給電方式が採用されているものとする。ただし、表示装置１は、２つのゲートドライバＧＤ１及びＧＤ２を備えていなくてもよく、少なくとも１つのゲートドライバを備えていればよい。

なお、図３において説明した回路構成は一例であり、上記した駆動トランジスタＤＲＴ、保持容量Ｃｓ及び補助容量Ｃａｄを含むものであれば、表示装置１の回路構成は他の構成であっても構わない。例えば図３において説明した回路構成のうちの一部が省略されていてもよいし、他の構成が追加されても構わない。

ここで、詳しい動作については後述するが、上記した図３に示す回路構成において発光素子ＬＥＤが発光する際に当該発光素子ＬＥＤに流れる電流（マイクロＬＥＤ電流）は、以下の式（１）により定義される。

なお、式（１）において、Ｃｏｘは単位面積当たりのゲート静電容量、μはキャリア移動度、Ｗは駆動トランジスタＤＲＴのチャネル幅、Ｌは駆動トランジスタＤＲＴのチャネル長である。また、Ｖｓｉｇは、上記した画像信号Ｖｓｉｇを表しており、副画素ＳＰに書き込まれる書き込み電圧値である。Ｖｉｎｉは、上記した初期化電位を表しており、オフセットキャンセル（Ｖｔｈ補正）時の駆動トランジスタＤＲＴのゲート電圧値である。また、Ｃｓは上記した保持容量Ｃｓの値であり、Ｃａｄは上記した補助容量（追加容量）Ｃａｄの値であり、Ｃｌｅｄは上記した素子容量Ｃｌｅｄの値である。

ここで、素子容量Ｃｌｅｄは、発光素子ＬＥＤの面積が持つ容量であり、発光素子ＬＥＤのサイズに比例する。このため、表示装置１を高精細化した場合には、発光素子ＬＥＤのサイズが縮小するので、素子容量Ｃｌｅｄの値は保持容量Ｃｓの値と比較して小さくなる。

素子容量Ｃｌｅｄと保持容量Ｃｓとが上記した関係にある場合において、式（１）の補助容量Ｃａｄが例えば保持容量Ｃｓよりも相当小さいものとすると、発光素子ＬＥＤを発光させるために必要な電流を確保することができない場合がある。なお、必要な電流を確保するために式（１）のＶｓｉｇを大きくすることが考えられるが、当該Ｖｓｉｇの出力振幅は、パネルドライバの出力振幅に制限されるので、自由に大きくできない場合がある。このため、補助容量Ｃａｄを十分に確保することが重要である。

以下、図４を参照して、本実施形態の比較例について説明する。図４は、本実施形態の比較例に係る表示装置の断面構造の一例を模式的に示す図である。

図４においては、本実施形態の比較例に係る表示装置が表示パネル２´を備えるものとし、当該表示パネル２´が有する表示領域ＤＡに配置されている１つの画素ＰＸ（副画素ＳＰＲ、ＳＰＧ及びＳＰＢ）及び非表示領域ＮＤＡの断面構造について主に説明する。なお、非表示領域ＮＤＡは、折り曲げられる折り曲げ領域ＢＡと、端子領域ＭＴとを含んでいる。

図４に示すように、表示パネル２´のアレイ基板ＡＲは、絶縁基板２１を備えている。絶縁基板２１としては、主に、石英、無アルカリガラス等のガラス基板、またはポリイミド等の樹脂基板を用いることができる。樹脂基板は可撓性を有し、シートディスプレイとして表示装置を構成することができる。なお、樹脂基板としては、ポリイミドに限らず、他の樹脂材料を用いてもよい。これにより、絶縁基板２１は、有機絶縁層または樹脂層等と称してもよい。

絶縁基板２１上には、三層積層構造のアンダーコート層２２が設けられている。アンダーコート層２２は、シリコン酸化物（ＳｉＯ２）で形成された第１層２２ａ、シリコン窒化物（ＳｉＮ）で形成された第２層２２ｂ、及びシリコン酸化物（ＳｉＯ２）で形成された第３層２２ｃを有している。最下層の第１層２２ａは基材である絶縁基板２１との密着性向上のため、中層の第２層２２ｂは外部からの水分及び不純物のブロック膜として設けられている。また、最上層の第３層２２ｃは、第２層２２ｂ中に含有する水素原子が後述する半導体層ＳＣ側に拡散しないようにするブロック膜として設けられている。

なお、アンダーコート層２２は、この構造に限定されるものではない。アンダーコート層２２は、更に積層があってもよいし、単層構造または二層構造であってもよい。例えば、絶縁基板２１がガラスである場合、シリコン窒化膜は比較的密着性がよいため、当該絶縁基板２１上に直接シリコン窒化膜を形成しても構わない。

遮光層２３は、絶縁基板２１の上に配置されている。遮光層２３の位置は、後にＴＦＴを形成する箇所に合わせられている。本実施形態において、遮光層２３は、例えば金属で形成されているが、黒色層等の遮光性を有する材料で形成されていればよい。

また、本実施形態において、遮光層２３は、第１層２２ａの上に設けられ、第２層２２ｂで覆われている。なお、遮光層２３は、絶縁基板２１の上に設けられ、第１層２２ａで覆われていてもよい。

このような遮光層２３によれば、ＴＦＴチャネル裏面への光の侵入を抑制することができるため、絶縁基板２１側から入射され得る光に起因したＴＦＴ特性の変化を抑制することが可能である。また、遮光層２３を導電層で形成した場合には、当該遮光層２３に所定の電位を与えることで、ＴＦＴにバックゲート効果を付与することも可能である。

上記したアンダーコート層２２上には、駆動トランジスタＤＲＴ等の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が形成される。ＴＦＴとしては半導体層ＳＣにポリシリコンを利用するポリシリコンＴＦＴを例としている。本実施形態においては、低温ポリシリコンを利用して半導体層ＳＣが形成されている。ここでは、駆動トランジスタＤＲＴは、Ｎチャネル型のＴＦＴ（ＮｃｈＴＦＴ）である。

ＮｃｈＴＦＴの半導体層ＳＣは、第１領域と、第２領域と、第１領域及び第２領域の間のチャネル領域と、チャネル領域及び第１領域の間並びにチャネル領域及び第２領域の間にそれぞれ設けられた低濃度不純物領域とを有する。第１及び第２領域の一方がソース領域として機能し、第１及び第２領域の他方がドレイン領域として機能している。

ゲート絶縁膜ＧＩとしては、シリコン酸化膜が用いられる。ゲート電極ＧＥは、ＭｏＷ（モリブデン・タングステン）で形成されている。なお、ゲート電極ＧＥ等のゲート絶縁膜ＧＩの上に形成される配線や電極は、１ｓｔ配線または１ｓｔメタルと称される。ゲート電極ＧＥは、ＴＦＴのゲート電極としての機能に加え、後述する保持容量電極としての機能を有している。ここではトップゲート型のＴＦＴを例として説明しているが、ＴＦＴはボトムゲート型のＴＦＴであってもよい。

ゲート絶縁膜ＧＩ及びゲート電極ＧＥの上には、層間絶縁膜２４が設けられている。層間絶縁膜２４は、ゲート絶縁膜ＧＩ及びゲート電極ＧＥの上に、例えばシリコン窒化膜及びシリコン酸化膜を順に積層して構成されている。

なお、ゲート絶縁膜ＧＩ及び層間絶縁膜２４は、折り曲げ領域ＢＡに設けられていない。この場合、折り曲げ領域ＢＡを含む絶縁基板２１上の全領域に、ゲート絶縁膜ＧＩ及び層間絶縁膜２４を形成した後、ゲート絶縁膜ＧＩ及び層間絶縁膜２４にパターニングを行って折り曲げ領域ＢＡに相当する箇所を除去している。更に、層間絶縁膜２４等の除去によってアンダーコート層２２が露出するため、当該アンダーコート層２２についてもパターニングを行って折り曲げ領域ＢＡに相当する箇所を除去している。アンダーコート層２２を除去した後には、絶縁基板２１を構成する例えばポリイミドが露出する。なお、アンダーコート層２２のエッチングを通じて、絶縁基板２１の上面が一部浸食された膜減りを生ずる場合がある。

この場合、層間絶縁膜２４の端部における段差部分及びアンダーコート層２２の端部における段差部分のそれぞれの下層に図示しない配線パターンを形成しておいてもよい。これによれば、次の工程で形成する引き回し配線ＬＬが段差部分を横切る際に、配線パターンの上を通る。層間絶縁膜２４とアンダーコート層２２との間にはゲート絶縁膜ＧＩがあり、アンダーコート層２２と絶縁基板２１との間には例えば遮光層２３があるので、それらの層を利用して配線パターンを形成することができる。

層間絶縁膜２４の上には、第１電極Ｅ１、第２電極Ｅ２及び引き回し配線ＬＬが設けられている。第１電極Ｅ１、第２電極Ｅ２及び引き回し配線ＬＬにおいては、それぞれ三層積層構造（Ｔｉ系／Ａｌ系／Ｔｉ系）が採用される。この三層積層構造において、下層は、Ｔｉ（チタン）、Ｔｉを含む合金等のＴｉを主成分とする金属材料からなる。中間層は、Ａｌ（アルミニウム）、Ａｌを含む合金等のＡｌを主成分とする金属材料からなる。上層は、Ｔｉ、Ｔｉを含む合金等のＴｉを主成分とする金属材料からなる。なお、第１電極Ｅ１等の層間絶縁膜２４の上に形成される配線や電極は、２ｎｄ配線または２ｎｄメタルと称される。

第１電極Ｅ１は、半導体層ＳＣの第１領域に接続されている。第２電極Ｅ２は、半導体層ＳＣの第２領域に接続されている。例えば、半導体層ＳＣの第１領域がソース領域として機能する場合、第１電極Ｅ１はソース電極であり、第２電極Ｅ２はドレイン電極である。この場合、第１電極Ｅ１は、層間絶縁膜２４及びＴＦＴのゲート電極（保持容量電極）ＧＥとともに保持容量Ｃｓを形成する。

引き回し配線ＬＬは、絶縁基板２１の周縁の端部まで延在され、第１回路基板３やパネルドライバ（駆動ＩＣ）５を接続する端子を形成する。なお、引き回し配線ＬＬは、折り曲げ領域ＢＡを横切って端子部に到達するように形成されるため、層間絶縁膜２４及びアンダーコート層２２の段差を横切る。上記したように段差部分には遮光層２３による配線パターンが形成されているため、引き回し配線ＬＬが段差の凹部で段切れを生じたとしても、下の配線パターンにコンタクトすることで導通を維持することが可能である。

平坦化膜２５は、ＴＦＴ及び引き回し配線ＬＬを覆うように、層間絶縁膜２４、第１電極Ｅ１、第２電極Ｅ２及び引き回し配線ＬＬの上に形成されている。平坦化膜２５としては、感光性アクリル等の有機絶縁材料が多く用いられる。ＣＶＤ等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や表面の平坦性に優れる。平坦化膜２５は、画素コンタクト部及び周辺領域では除去される。

平坦化膜２５の上には、導電層２６ａ及び２６ｂを含む導電層が設けられている。この導電層は、酸化物導電層として、例えばＩＴＯ（インジウム・ティン・オキサイド）で形成されている。

導電層２６ａは、例えば平坦化膜２５の除去により第１電極Ｅ１が露出した箇所を被覆する。導電層２６ａは、製造工程で第１電極Ｅ１や引き回し配線ＬＬの露出部がダメージを負わないようにするためのバリア膜となることを目的の一つとしている。

なお、導電層２６ｂ等の平坦化膜２５上に形成される配線や電極は、３ｒｄ配線または３ｒｄメタルと称される。また、端子部の表面を形成する導電層として、図４に示す導電層２６ｃが形成されていてもよい。

平坦化膜２５及び導電層（導電層２６ａ及び２６ｂ）は、絶縁層２７で被覆されている。絶縁層２７は、例えばシリコン窒化膜で形成されている。絶縁層２７の上に、画素電極２８が形成されている。画素電極２８は、絶縁層２７の開口を介して導電層２６ａにコンタクトし、第１電極Ｅ１に電気的に接続されている。ここでは、画素電極２８は、発光素子ＬＥＤ（ＬＥＤチップ）を実装するための接続端子となる。画素電極２８は、単一の導電層、二層以上の導電層を含む積層体で形成されている。画素電極２８においては、例えば二層積層構造（Ａｌ系／Ｍｏ系）が採用される。この二層積層構造において、下層は、Ｍｏ、Ｍｏを含む合金等のＭｏを主成分とする金属材料からなる。上層は、Ａｌ、Ａｌを含む合金等のＡｌを主成分とする金属材料からなる。

図４に示すように、導電層２６ｂ、絶縁層２７及び画素電極２８は、上記した補助容量Ｃａｄを形成している。

絶縁層２７及び画素電極２８の上には、絶縁層２９が設けられている。絶縁層２９は、例えばシリコン窒化物で形成されている。絶縁層２９は、画素電極２８の端部等を絶縁するとともに、画素電極２８の表面の一部に発光素子ＬＥＤを実装するための開口を有している。絶縁層２９の開口の大きさは、発光素子ＬＥＤの実装工程における実装ずれ量等を考慮し、発光素子ＬＥＤよりも一回り大きめの開口とする。例えば発光素子ＬＥＤが実質的に１０μｍ×１０μｍの実装面積である場合、上記開口は実質的に２０μｍ×２０μｍは確保されることが好ましい。

表示領域ＤＡにおいては、アレイ基板ＡＲ（画素電極２８）の上に、発光素子ＬＥＤが実装される。発光素子ＬＥＤは、陽極ＡＮと、陰極ＣＡと、光を放出する発光層ＬＩとを有している。陽極ＡＮ及び陰極ＣＡは、発光層ＬＩを介して対向する位置に配置されている。

発光素子ＬＥＤは、Ｒ、Ｇ、Ｂの発光色を有するものがそれぞれ用意されており、対応する画素電極２８に陽極側端子が接触し固定されている。図４に示す例おいては、赤色の発光色を有する発光素子ＬＥＤをＬＥＤ（Ｒ）、緑色の発光色を有する発光素子ＬＥＤをＬＥＤ（Ｇ）及び青色の発光色を有する発光素子ＬＥＤをＬＥＤ（Ｂ）として示している。換言すれば、発光素子ＬＥＤ（Ｒ）は副画素ＳＰＲに含まれる発光素子ＬＥＤであり、発光素子ＬＥＤ（Ｇ）は副画素ＳＰＧに含まれる発光素子ＬＥＤであり、発光素子ＬＥＤ（Ｂ）は副画素ＳＰＢに含まれる発光素子ＬＥＤである。

発光素子ＬＥＤの陽極ＡＮと画素電極２８との間の接合は、両者の間で良好な導通が確保でき、かつ、アレイ基板ＡＲの形成物を破損しないものであれば特に限定されない。例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して発光素子ＬＥＤをアレイ基板ＡＲ上に載せた後に焼成結合する等の手法、或いは画素電極２８の表面と、発光素子ＬＥＤの陽極ＡＮとに同系材料を用い、超音波接合等の固層接合の手法を採用することができる。

発光素子ＬＥＤが実装されたアレイ基板ＡＲの上には、素子絶縁層３０が設けられている。素子絶縁層３０は、アレイ基板ＡＲの上で、発光素子ＬＥＤの間の空隙部に充填された樹脂材料で形成されている。なお、素子絶縁層３０は、発光素子ＬＥＤのうち陰極ＣＡの表面を露出させる。

対向電極３１は、発光素子ＬＥＤを介して画素電極２８と対向する位置に配置される。対向電極３１は、対向電極３１の陰極ＣＡの表面と素子絶縁層３０の上に形成され、陰極ＣＡに接触することによって、当該陰極ＣＡと電気的に接続される。対向電極３１は、発光素子ＬＥＤからの出射光を取り出すために、透明電極として形成される必要がある。対向電極３１は、透明導電材料として例えばＩＴＯを用いて形成される。対向電極３１は、表示領域ＤＡに実装された複数の発光素子ＬＥＤの陰極ＣＡを共通に接続する。図示されていないが、対向電極３１は、例えば表示領域ＤＡの外側に設けられた陰極コンタクト部でアレイ基板ＡＲ側に設けられた配線と接続される。

対向電極３１は、表示領域ＤＡを平面視で覆うように形成されると共に、非表示領域ＮＤＡまで延在して、導電層２６ｄと電気的に接続される。導電層２６ｄは、第２電源線ＰＶＬに通じている。

一方、発光素子ＬＥＤの側壁部分が保護膜等で絶縁されている場合は、必ずしも樹脂材料等で間隙を充填する必要はなく、樹脂材料は、陽極ＡＮと、陽極ＡＮから露出した画素電極２８の表面とを少なくとも絶縁することができればよい。この場合、図５に示すように発光素子ＬＥＤの陰極ＣＡまで達しないような膜厚で素子絶縁層３０を形成し、続けて上記対向電極３１を形成する。対向電極３１が形成される表面に発光素子ＬＥＤの実装に伴う凹凸の一部が残存しているが、対向電極３１を形成する材料が段切れすることなく連続的に覆うことができればよい。

上記したようにアレイ基板ＡＲは、絶縁基板２１から対向電極３１までの構造を有しているが、必要に応じて、対向電極３１の上にカバーガラス等のカバー部材やタッチパネル基板等が設けられていてもよい。このカバー部材やタッチパネル基板は、例えば樹脂等を用いた充填剤を介して設けられてもよい。

図４を参照して本実施形態の比較例に係る表示装置（表示パネル２´）について説明したが、当該表示装置においては、上記したように十分な補助容量Ｃａｄを確保する必要がある。この補助容量Ｃａｄは図４において説明したように導電層２６ｂ、絶縁層２７及び画素電極２８によって形成されるが、十分な補助容量Ｃａｄを確保するためには、平面視において画素電極２８と重畳する導電層２６ｂ（３ｒｄメタル）の面積を大きくすることが好ましい。このため、本実施形態の比較例に係る表示装置において、導電層２６ｂは、図４に示すように例えば画素電極２８と第１電極Ｅ１（駆動トランジスタＤＲＴ）とを電気的に接続するコンタクト部以外の領域に形成されている。

しかしながら、本実施形態の比較例に係る表示装置の構成では、上記したように発光素子ＬＥＤ（ＬＥＤチップ）がアレイ基板ＡＲ（画素電極２８）上に実装される際に、当該アレイ基板ＡＲにダメージを与えやすく、点欠陥が発生する可能性がある。具体的には、本実施形態の比較例に係る表示装置においては、ＤＣ電源（第１電源線ＰＶＨ）と接続されている導電層２６ｂが画素電極２８の直下に配置されているが、当該導電層２６ｂと画素電極２８との間に設けられている絶縁層２７は薄く、発光素子ＬＥＤの実装時に、ＬＥＤチップの押圧によって画素電極２８と導電層２６ｂとがショートする可能性がある。

そこで、本実施形態に係る表示装置１においては、図６に示すように、平面視において発光素子ＬＥＤが実装されている画素電極２８の領域（以下、発光素子ＬＥＤの実装領域と表記）と重畳しないように導電層２６ｂが形成されているものとする。

なお、図６は本実施形態に係る表示装置１の断面構造を示しているが、上記した導電層２６ｂ以外は図４と同様であるため、ここではその詳しい説明を省略する。

また、本実施形態は、図５に示す断面構造に適用されても構わない。この場合、図５に示す導電層２６ｂが、平面視において発光素子ＬＥＤの実装領域と重畳しないように形成されればよい。

ここで、図７は、本実施形態における画素ＰＸ（副画素ＳＰＲ、ＳＰＧ及びＳＰＢ）に対する導電層２６ｂのレイアウト（形状）の一例を示す平面図である。

図７に示すように、副画素ＳＰＲ、ＳＰＧ及びＳＰＢを含む画素ＰＸは、単個の導電層２６ｂを共用している。換言すれば、導電層２６ｂは、複数の副画素ＳＰＲ、ＳＰＧ及びＳＰＢ（複数の画素ＰＸ）に亘って連続的に延在するように形成されている。なお、導電層２６ｂは、上記したように画素電極２８の下方に位置している。

また、図７においては、副画素ＳＰＲに含まれる画素電極２８（つまり、副画素ＳＰＲの発光素子ＬＥＤ（Ｒ）に接続される画素電極２８）を便宜的に画素電極２８Ｒとする。更に、副画素ＳＰＧに含まれる画素電極２８（つまり、副画素ＳＰＧの発光素子ＬＥＤ（Ｇ）に接続される画素電極２８）を便宜的に画素電極２８Ｇとする。同様に、副画素ＳＰＢに含まれる画素電極２８（つまり、副画素ＳＰＢの発光素子ＬＥＤ（Ｂ）に接続される画素電極２８）を便宜的に画素電極２８Ｂとする。

図７の平面視において、画素電極２８Ｒは、矩形状に形成されている。また、画素電極２８Ｇ及び２８Ｂは、非矩形状に形成されている。なお、画素電極２８Ｒ、２８Ｇ及び２８Ｂは、画素電極２８Ｒのサイズが最も大きく、画素電極２８Ｇ及び２８Ｂのサイズが同一となるように形成されている。なお、画素電極２８Ｇ及び２８Ｂのサイズは、異なっていてもよい。

また、配置領域ＬＡＲ、ＬＡＧ及びＬＡＢは、第１方向Ｘに並んでいる。ここで、配置領域ＬＡＲは、副画素ＳＰＲの画素回路のうち例えば補助容量Ｃａｄ（画素電極２８Ｒ）以外の残りの素子が配置される領域である。配置領域ＬＡＧは、副画素ＳＰＧの画素回路のうち例えば発光素子ＬＥＤ（Ｇ）及び補助容量Ｃａｄ（画素電極２８Ｇ）以外の残りの素子が配置される領域である。配置領域ＬＡＢは、副画素ＳＰＢの画素回路のうち例えば発光素子ＬＥＤ（Ｂ）及び補助容量Ｃａｄ（画素電極２８Ｂ）以外の残りの素子が配置される領域である。

なお、図７に示す例において、発光素子ＬＥＤ（Ｒ）は配置領域ＬＡＲに位置しているが、発光素子ＬＥＤ（Ｇ）及びＬＥＤ（Ｂ）はそれぞれ配置領域ＬＡＧ及びＬＡＢに跨るように位置している。また、画素電極２８Ｒは、配置領域ＬＡＲに位置するとともに、配置領域ＬＡＧに更に位置している。また、画素電極２８Ｇ及び２８Ｂの各々は、配置領域ＬＡＧ及びＬＡＢに位置している。なお、画素電極２８（２８Ｒ、２８Ｇ及び２８Ｂ）は、隣の画素ＰＸの配置領域に位置するように設けられても構わない。

また、図７に示すように、導電層２６ｂは、開口部４１Ｒ、４１Ｇ及び４１Ｂを有する。開口部４１Ｒは、画素電極２８Ｒと副画素ＳＰＲに含まれる第１電極Ｅ１（駆動トランジスタＤＲＴ）とをコンタクトするために導電層２６ｂに形成されている開口部である。開口部４１Ｇは、画素電極２８Ｇと副画素ＳＰＧに含まれる第１電極Ｅ１（駆動トランジスタＤＲＴ）とをコンタクトするために導電層２６ｂに形成されている開口部である。開口部４１Ｂは、画素電極２８Ｂと副画素ＳＰＢに含まれる第１電極Ｅ１（駆動トランジスタＤＲＴ）とをコンタクトするために導電層２６ｂに形成されている開口部である。図７に示す例において、開口部４１Ｒ、４１Ｇ及び４１Ｂ（つまり、画素電極２８Ｒ、２８Ｇ及び２８Ｂの各々と駆動トランジスタＤＲＴとをそれぞれ電気的に接続するコンタクト部）は、第１方向Ｘに延在する直線状に配置されている。

更に、導電層２６ｂは、開口部４２Ｒ、４２Ｇ及び４２Ｂを有する。開口部４２Ｒは、導電層２６ｂが副画素ＳＰＲの発光素子ＬＥＤ（Ｒ）の実装領域と重畳しないように当該導電層２６ｂに形成されている開口部である。開口部４２Ｇは、導電層２６ｂが副画素ＳＰＧの発光素子ＬＥＤ（Ｇ）の実装領域と重畳しないように当該導電層２６ｂに形成されている開口部である。開口部４２Ｂは、導電層２６ｂが副画素ＳＰＢの発光素子ＬＥＤ（Ｂ）の実装領域と重畳しないように当該導電層２６ｂに形成されている開口部である。

図７に示す例において、開口部４２Ｒは、平面視において発光素子ＬＥＤ（Ｒ）の実装領域よりも一回り大きく形成されている。開口部４２Ｒは、例えば上記した絶縁層２９に設けられている開口（発光素子ＬＥＤ（Ｒ）を実装するための開口）と同程度の大きさに形成されていてもよい。

なお、開口部４２Ｒは、少なくとも発光素子ＬＥＤ（Ｒ）の実装領域よりも大きく形成されていればよい。また、開口部４２Ｒは、導電層２６ｂが発光素子ＬＥＤ（Ｒ）の実装領域と重畳せず、かつ、当該実装領域の端部と導電層２６ｂ（開口部４２Ｒ）の端部とが交差しないように形成されていればよい。ここでは、開口部４２Ｒについて説明したが、開口部４２Ｇ及び４２Ｂについても同様である。

また、図７に示す例において、開口部４２Ｒ、４２Ｇ及び４２Ｂ（つまり、発光素子ＬＥＤ（Ｒ）、ＬＥＤ（Ｇ）及びＬＥＤ（Ｂ）の実装領域）のうちの少なくとも１つは、１つの直線状に配置されないように形成されている。具体的には、開口部４２Ｒ及び４２Ｇは第１方向Ｘに延在する直線状に配置されているが、開口部４２Ｂは当該第１方向Ｘに延在する直線状には配置されていない。また、開口部４２Ｇ及び４２Ｂは第２方向Ｙに延在する直線状に配置されているが、開口部４２Ｒは当該第２方向Ｙに延在する直線状には配置されていない。

ここで、図８は本実施形態の比較例における画素ＰＸ（副画素ＳＰＲ、ＳＰＧ及びＳＰＢ）に対する導電層２６ｂのレイアウト（形状）の一例を示している。本実施形態においては、図８に示す本実施形態の比較例と比較して、発光素子ＬＥＤ（Ｒ）、ＬＥＤ（Ｇ）及びＬＥＤ（Ｂ）の各々の実装領域直下の導電層２６ｂをくり抜くように開口部４２Ｒ、４２Ｇ及び４２Ｂが形成されていることによって、発光素子ＬＥＤの実装時に画素電極２８（２８Ｒ、２８Ｇ及び２８Ｂ）と導電層２６ｂとがショートしてしまうような事態を抑制することができる。

なお、図７に示す開口部４２Ｒ、４２Ｇ及び４２Ｂの各々のサイズは、同一であってもよいし、異なっていてもよい。開口部４２Ｒ、４２Ｇ及び４２Ｇの各々のサイズは、例えば発光素子ＬＥＤ（Ｒ）、ＬＥＤ（Ｇ）及びＬＥＤ（Ｂ）（つまり、画素電極２８Ｒ、２８Ｇ及び２８Ｂ上に実装されるＬＥＤチップ）のサイズに基づいて決定されればよい。

ここで、上記した補助容量Ｃａｄの値（大きさ）は、画素電極２８と重畳する導電層２６ｂの面積に比例する。そのため、図７に示すように画素電極２８Ｇ及び２８Ｂよりも画素電極２８Ｒが大きい場合には、副画素ＳＰＧ及びＳＰＢの各々における補助容量Ｃａｄは副画素ＳＰＲにおける補助容量Ｃａｄよりも小さくなる。

このため、例えば開口部４２Ｒについては比較的サイズが大きくなるように形成することによって上記した点欠陥の発生（つまり、画素電極２８Ｒ及び導電層２６ｂ間のショート）を抑制することを優先し、開口部４２Ｇ及び４２Ｂについては開口部４２Ｒよりも比較的サイズが小さくなるように形成することによって、点欠陥の発生を最低限抑制するとともに、補助容量Ｃａｄについても最大限確保するようにしてもよい。すなわち、本実施形態においては、画素電極２８上に実装される発光素子ＬＥＤの発光色または当該画素電極２８のサイズ等に応じて、開口部４２Ｒ、４２Ｇ及び４２Ｂのサイズが決定されていてもよい。また、補助容量Ｃａｄを確保するために、開口部４２Ｒ、４２Ｇ及び４２Ｂの大きさに応じて画素電極２８Ｒ、２８Ｇ及び２８Ｂのサイズを大きくするように設計されてもよい。

なお、図６においては本実施形態に係る表示装置１の断面構造を示しているが、例えば図６に示す副画素ＳＰＢに対応する部分は、図７に示すＡ－Ａ線に沿った断面構造（つまり、開口部４１Ｂ及び４２Ｂを含む断面構造）を示している。図７においては示されていないが、副画素ＳＰＲ及びＳＰＧについても同様である。

また、上記した図７に示す導電層２６ｂのレイアウトは一例であり、導電層２６ｂは、例えば図９に示すように形成されていてもよい。図９に示す例では、画素電極２８Ｒ、２８Ｇ及び２８Ｂは、それぞれ矩形状に形成されており、第１方向Ｘに並んで（ストライプ状に）配置されている。

また、図９の平面視において、開口部４１Ｒ、４１Ｇ及び４１Ｂ（つまり、画素電極２８Ｒ、２８Ｇ及び２８Ｂの各々と駆動トランジスタＤＲＴとをそれぞれ電気的に接続するコンタクト部）は、第１方向Ｘに延在する直線状に配置されている。

更に、開口部４２Ｒ、４２Ｇ及び４２Ｂ（つまり、発光素子ＬＥＤ（Ｒ）、ＬＥＤ（Ｇ）及びＬＥＤ（Ｂ）の各々の実装領域）は、第１方向Ｘに延在する直線状に配置されている。

本実施形態においては、図９に示すように画素電極２８Ｒ、２８Ｇ及び２８Ｂが配置されている場合であっても、導電層２６ｂに開口部４２Ｒ、４２Ｇ及び４２Ｂを形成することによって、画素電極２８（２８Ｒ、２８Ｇ及び２８Ｂ）と導電層２６ｂとがショートしてしまうような事態を抑制することができる。

なお、図９に示す構成によれば、例えば図７に示す場合と比較して少なくとも画素電極２８Ｇ及び２８Ｂを大きくすることができるため、副画素ＳＰＧ及びＳＰＢにおける補助容量Ｃａｄを確保することができる。この場合、余裕のあるサイズで開口部４２Ｇ及び４２Ｂを形成することができるため、発光素子ＬＥＤの実装時における欠陥の発生を抑制する信頼性を向上させることができる。

また、図９においては例えば開口部４２Ｒ、４２Ｇ及び４２Ｂが直線状に配置されているが、当該開口部４２Ｒ、４２Ｇ及び４２Ｂは、例えばＶ字形状となるように配置されていてもよい。

以下、表示装置１（図３に示す画素回路）における動作について説明する。なお、上記した図３に示す回路構成においては、リセット制御信号ＲＧが駆動トランジスタＤＲＴの第１電極（ソース電極）に入力される構成により、リセットが駆動トランジスタＤＲＴを介さずに行うように構成されている。また、アノード間ショートの発生を回避するために、リセットトランジスタは、ドライバ内ではなく、画素毎に配置されている。更に、例えば出力トランジスタＢＣＴを３つの副画素ＳＰＲ、ＳＰＧ及びＳＰＢに対して１つ配置する構成の場合には、信号書き込み（移動度補正なし）の際に各副画素の駆動トランジスタＤＲＴを介してアノード間が接続されることになり、Ｒ、Ｇ及びＢ間で信号混色が生じる場合がある。このため、本実施形態において、出力トランジスタＢＣＴは、副画素毎に配置されている。

図１０は、表示装置１におけるリセット動作、オフセットキャンセル（ＯＣ）動作、書き込み動作及び発光動作に関する各種信号の出力例を示すタイミングチャートである。ここでは、主に制御配線ＳＲＧ、ＳＢＧ、ＳＩＧ及びＳＳＧに供給される信号について説明する。

なお、上記した各動作は、画素ＰＸの行単位で行われるものとする。図１０においては、１行目の画素ＰＸに接続されている制御配線ＳＲＧに供給されるリセット制御信号をＲＧ１、制御配線ＳＢＧに供給される出力制御信号をＢＧ１、制御配線ＳＩＧに供給される初期化制御信号をＩＧ１、制御配線ＳＳＧに供給される画素制御信号をＳＧ１として示している。

また、図１０においては、２行目の画素ＰＸに接続されている制御配線ＳＲＧに供給されるリセット制御信号をＲＧ２、制御配線ＳＢＧに供給される出力制御信号をＢＧ２、制御配線ＳＩＧに供給される初期化制御信号をＩＧ２、制御配線ＳＳＧに供給される画素制御信号をＳＧ２として示している。

詳しい説明は省略するが、図１０に示す３行目及び４行目の画素ＰＸに接続されている各制御配線に供給される制御信号についても同様である。図１０においては、１行目～４行目の画素ＰＸに対する各制御信号のタイミングを示しているが、５行目以降の画素ＰＸについても同様である。

以下、１行目の画素ＰＸのリセット動作、オフセットキャンセル動作、画像信号の書き込み動作及び発光動作に係る制御信号について説明する。なお、各動作の詳細については後述する。各画素ＰＸにおけるリセット動作、オフセットキャンセル動作、書き込み動作及び発光動作は、パネルドライバ５から出力される信号（ＳＥＬＲ／Ｇ／Ｂ）に従って画素ＳＰＲ、ＳＰＧ及びＳＰＢ（ＲＧＢ）のうちの１つを選択することにより実行される。

また、表示装置１の回路構成においては全てのトランジスタがＮｃｈＴＦＴである場合を想定しており、このようなトランジスタのゲート電極にロー（Ｌ）レベルの信号が供給されると当該トランジスタはＯＦＦ状態（非導通状態）となる。一方、このようなトランジスタのゲート電極にハイ（Ｈ）レベルの信号が供給されると当該トランジスタはＯＮ状態（導通状態）となる。

まず、保持容量Ｃｓのリセット動作に先立って、出力制御信号ＢＧ１がＨレベルからＬレベルになるとともに、リセット制御信号ＲＧ１がＬレベルからＨレベルになる。これにより、出力トランジスタＢＣＴを介した第１電源線ＰＶＨと第２電源線ＰＶＬとの間での電流が遮られるとともに、リセット配線（リセットトランジスタＲＳＴの第１電極に接続されている配線）のリセット電源電位Ｖｒｓｔで出力トランジスタＢＣＴと発光素子ＬＥＤの陽極ＡＮとの間がリセットされる。

次に、初期化制御信号ＩＧ１がＬレベルからＨレベルになる。この場合、初期化トランジスタＩＳＴがＯＮ状態となり、初期化電位Ｖｉｎｉの初期化電源線ＢＬと保持容量Ｃｓとが導通し、初期過電位（Ｖｉｎｉ）で保持容量Ｃｓがリセットされる。

なお、保持容量Ｃｓのリセットに先立って信号がＬレベルになっていた出力制御信号ＢＧ１は、保持容量Ｃｓのリセット期間の完了に伴いＨレベルになる。また、リセット制御信号ＲＧ１は、保持容量Ｃｓのリセット期間の完了に伴いＬレベルになる。

また、初期化制御信号ＩＧ１は、オフセットキャンセル期間の完了に伴いＬレベルになる。

その後、画素制御信号ＳＧ１がＬレベルからＨレベルになる。この場合、画像信号線ＶＬを介して画像信号Ｖｓｉｇに応じた電流が画素トランジスタＳＳＴを通じて保持容量Ｃｓ等に流れ、当該保持容量Ｃｓには画像信号Ｖｓｉｇに応じた電荷が蓄積される。これにより、１行目の画素ＰＸ（画素ＰＳＲ、ＳＰＧ及びＳＰＢ）への書き込み動作が完了する。

書き込み動作が完了した場合、上記した画像信号Ｖｓｉｇに基づいて決定される電流値に従って発光素子ＬＥＤに電流が流れることにより、当該発光素子ＬＥＤが発光する。

ここでは、１行目の画素ＰＸのリセット動作、オフセットキャンセル動作、書き込み動作及び発光動作に関する制御信号について説明したが、２行目以降の画素ＰＸにおける各動作（制御信号）についても同様である。

なお、画像信号Ｖｓｉｇの書き込みは、１Ｈ（１行の水平走査期間）内に実施されるものとする。また、リセット動作及びオフセットキャンセル動作は、前段画素の書き込みと並行して実施されるものとする。更に、リセット動作及びオフセットキャンセル動作は画像信号Ｖｓｉｇの書き込み動作の前に終了するが、画像信号Ｖｓｉｇの書き込みのタイミングは例えば液晶表示装置（ＬＣＤ）と概ね同様である。なお、リセット動作が行われる期間及びオフセットキャンセル動作が行われる期間の調整は、画像信号Ｖｓｉｇの書き込み動作と独立しているため、自由度が高い。

以下、図１１～１６を参照して、表示装置１の動作の概要について説明する。なお、以下の説明においては、上記した保持容量Ｃｓの第１電極と接続される駆動トランジスタＤＲＴの第１電極がソース電極、出力トランジスタＢＣＴの第１電極と接続される駆動トランジスタＤＲＴの第２電極がドレイン電極であるものとして説明する。

まず、図１１を参照して、駆動トランジスタＤＲＴのリセット動作の概要について説明する。

図１１に示すように、駆動トランジスタＤＲＴのリセット動作の場合、出力制御信号ＢＧ及び画素制御信号ＳＧをＬレベルとし、初期化制御信号ＩＧ及びリセット制御信号ＲＧをＨレベルとする。

これによれば、出力トランジスタＢＣＴはＯＦＦ状態（ＢＣＴ＝ＯＦＦ）、画素トランジスタＳＳＴはＯＦＦ状態（ＳＳＴ＝ＯＦＦ）、初期化トランジスタＩＳＴはＯＮ状態（ＩＳＴ＝ＯＮ）、リセットトランジスタＲＳＴはＯＮ状態（ＲＳＴ＝ＯＮ）となる。すなわち、この場合には、初期化トランジスタＩＳＴ及びリセットトランジスタＲＳＴがＯＮ状態に切り替えられている。

このような駆動トランジスタＤＲＴのリセット動作においては、駆動トランジスタＤＲＴのソース電位をリセット電源電圧Ｖｒｓｔ（例えば、－２Ｖ）、駆動トランジスタＤＲＴのゲート電位を初期化電位Ｖｉｎｉ（例えば、１．２Ｖ）とすることによって、駆動トランジスタＤＲＴをＯＮ状態にして、リセット電源電圧Ｖｒｓｔを駆動トランジスタＤＲＴのソース電極に充電する。なお、リセット電源電圧Ｖｒｓｔの印加によって発光素子ＬＥＤに流れる電流Ｉｌｅｄは０である。

これにより、前フレームの情報がリセットされ、オフセットキャンセル動作の準備が完了する。

次に、図１２を参照して、オフセットキャンセル動作の概要について説明する。図９に示すように、オフセットキャンセル動作の場合には、出力制御信号ＢＧをＬレベルからＨレベルに切り替え、リセット制御信号ＲＧをＨレベルからＬレベルに切り替える。これによれば、出力トランジスタＢＣＴはＯＮ状態に、リセットトランジスタＲＳＴはＯＦＦ状態に、それぞれ切り替えられる。

この場合、駆動トランジスタＤＲＴのドレイン電極には、出力トランジスタＢＣＴを介して第１電源線ＰＶＨから電流が流れ込む。

ここで、駆動トランジスタＤＲＴはＯＮ状態となっているため、駆動トランジスタＤＲＴのドレイン電極に供給された電流は駆動トランジスタＤＲＴのチャネルを流れ、当該駆動トランジスタＤＲＴのソース電極の電位が上昇する。その後、駆動トランジスタＤＲＴのソース電極の電位とゲート電極の電位との差が駆動トランジスタＤＲＴのしきい値電圧（Ｖｔｈ）に達すると、駆動トランジスタＤＲＴはＯＦＦ状態となる。換言すれば、駆動トランジスタＤＲＴのゲート電極－ソース電極間の電圧は駆動トランジスタＤＲＴのしきい値と概ね等しい電圧に収束し、このしきい値に相当する電位差が保持容量Ｃｓに保持される。

具体的には、駆動トランジスタＤＲＴのゲート電極には初期化電位（Ｖｉｎｉ）が供給されており、当該駆動トランジスタＤＲＴのソース電極の電位がＶｉｎｉ－Ｖｔｈに達すると駆動トランジスタＤＲＴはＯＦＦ状態となる。これにより、駆動トランジスタＤＲＴのＶｔｈのばらつき分のオフセットが当該駆動トランジスタＤＲＴのゲート電極－ソース電極間に生じる。これにより、駆動トランジスタＤＲＴのしきい値のオフセットキャンセル動作は完了する。

上記したようにオフセットキャンセル動作は、駆動トランジスタＤＲＴのゲート電極－ソース電極間に当該駆動トランジスタＤＲＴのしきい値（Ｖｔｈ）を保持させるために行われる。

なお、第２電源線ＰＶＬの電位ＰＶＳＳが０Ｖの場合、発光素子ＬＥＤの陽極と陰極との間（駆動トランジスタＤＲＴのソース電極と第２電源線ＰＶＬとの間）の電位Ｖｌｅｄ＝Ｖｉｎｉ－Ｖｔｈとなる。この場合、Ｖｌｅｄが発光素子ＬＥＤのしきい値（Ｖｔｈ－ＬＥＤ）を超えないようにＶｉｎｉ（初期化電位）は調整されているものとする。

次に、図１３及び図１４を参照して、画像信号（映像信号）Ｖｓｉｇの書き込み動作の概要について説明する。

図１３に示すように、画像信号Ｖｓｉｇの書き込み動作の前には、出力制御信号ＢＧ及び初期化制御信号ＩＧをＨレベルからＬレベルに切り替えることによって、出力トランジスタＢＣＴ及び初期化トランジスタＩＳＴはそれぞれＯＦＦ状態に切り替えられる。これにより、第１電源線ＰＶＨ（ＰＶＤＤ）から駆動トランジスタＤＲＴのソース電極への電流経路を遮断しておく。

なお、この場合における駆動トランジスタＤＲＴのゲート電極はＶｉｎｉを保持しており、当該駆動トランジスタＤＲＴのソース電極はＶｉｎｉ－Ｖｔｈを保持している。これによれば、駆動トランジスタＤＲＴのゲート電極－ソース電極間の電圧（Ｖｇｓ）はＶｔｈ（ＤＲＴ）である。

画像信号Ｖｓｉｇの書き込み動作の場合には、図１４に示すように、画素制御信号ＳＧをＬレベルからＨレベルに切り替える。

これによれば、画素トランジスタＳＳＴはＯＮ状態に切り替えられる。この場合、画素トランジスタＳＳＴを通じて画像信号Ｖｓｉｇが駆動トランジスタＤＲＴのゲート電極に書き込まれる。例えば、画像信号Ｖｓｉｇの電圧値は、０～３Ｖの範囲内の値である。そして、本実施形態において、画像信号Ｖｓｉｇのダイナミックレンジは、副画素ＳＰＲ、ＳＰＧ及びＳＰＢで同一である。

ここで、駆動トランジスタＤＲＴのソース電極は上記したオフセットキャンセル動作によりＶｔｈの値毎に異なる電位となっているため、同じ画像信号Ｖｓｉｇを書き込む場合であっても、当該駆動トランジスタＤＲＴの電圧Ｖｇｓは異なる。画像信号Ｖｓｉｇの書き込みが完了した駆動トランジスタＤＲＴにおいて、電圧Ｖｇｓは次の式（２）で表される。

なお、上記した書き込み動作においては、出力トランジスタＢＣＴがＯＦＦ状態であるため、発光素子ＬＥＤは点灯（発光）しない。

また、書き込み動作時においても、上記した発光素子ＬＥＤのしきい値（Ｖｔｈ－ＬＥＤ）を超えないようにＶｉｎｉは調整されている。

次に、図１５を参照して、発光素子ＬＥＤを発光させる発光動作の概要について説明する。発光動作の場合、出力制御信号ＢＧをＬレベルからＨレベルに切り替え、画素制御信号ＳＧをＨレベルからＬレベルに切り替える。これによれば、出力トランジスタＢＣＴはＯＮ状態、画素トランジスタＳＳＴはＯＦＦ状態に、それぞれ切り替えられる。

これにより、第１電源線ＰＶＨ（ＰＶＤＤ）から駆動トランジスタＤＲＴに電流が流れ始め、駆動トランジスタＤＲＴのソース電極の電位が上昇を始める。

ここで、駆動トランジスタＤＲＴのゲート電極はフローティングであるため、Ｖｇｓは一定となる。この場合、駆動トランジスタＤＲＴのゲート電極の電位も合わせて上昇を開始する。なお、この現象はブートストラップと称される。

発光動作においては、図１６に示すように、駆動トランジスタＤＲＴのソース電極及びＰＶＳＳ間の電圧（Ｖｌｅｄ）がＶｔｈ－ＬＥＤ以上になると、発光素子ＬＥＤに電流Ｉｌｅｄが流れ始める。この電流Ｉｌｅｄにより、発光素子ＬＥＤは、点灯（発光）する。

なお、図１７に示すように、発光動作（発光期間）における電流Ｉｌｅｄは、駆動トランジスタＤＲＴから与えられる出力電流（駆動トランジスタＤＲＴの飽和領域の出力電流）Ｉｄｒｔに相当する（Ｉｌｅｄ＝Ｉｄｒｔ）。

ここで、書き込み動作終了時の駆動トランジスタＤＲＴのソース電極（発光素子ＬＥＤのアノード）の電位（ＤＲＴ－Ｓ）は、

で表される。
この場合、図１８に示すように、式（３）によって表される駆動トランジスタＤＲＴのソース電極の電位が上昇し、発光素子ＬＥＤに電流が流れ始めた後、Ｉｄｒｔ＝Ｉｌｅｄとなったところで、当該駆動トランジスタＤＲＴのソース電極の電位上昇が止まり、定常状態となる。詳細については省略するが、この電流Ｉｌｅｄ（Ｉｄｒｔ）は上記した式（１）によって表されるため、発光素子ＬＥＤにはＶｔｈに依存しない電流が流れることになる。

本実施形態に係る表示装置１（表示パネル２）は、上記した各動作によって各画素ＰＸ（副画素ＳＰＲ、ＳＰＧ及びＳＰＢ）の発光素子ＬＥＤを発光させることによって、各種画像を表示することができる。

上記したように本実施形態においては、画素電極２８と駆動トランジスタＤＲＴとの間に、平面視において当該画素電極２８と少なくとも一部が重畳するように形成された導電層２６ｂを備え、当該導電層２６ｂは、平面視において発光素子ＬＥＤが実装されている画素電極２８の領域（発光素子ＬＥＤの実装領域）と重畳しない。

本実施形態においては、このような構成により、発光素子ＬＥＤ（ＬＥＤチップ）を実装する際に画素電極２８（アノード）と導電層２６ｂ（３ｒｄメタル）とがショートし、例えば点欠陥のような欠陥が発生してしまうことを抑制することが可能となり、信頼性の高い表示装置を提供することができる。

なお、本実施形態において、導電層２６ｂは、複数の画素ＰＸ（副画素ＳＰＲ、ＳＰＧ及びＳＰＢ）に亘って形成されており、平面視において発光素子ＬＥＤの実装領域（と重畳する位置に形成された開口部を有する。このような構成によれば、上記したように画素電極２８と導電層２６ｂとのショートを回避することができる。

本実施形態においては、導電層２６ｂが開口部を有するものとして説明したが、当該導電層２６ｂは発光素子ＬＥＤの実装領域と重畳しないように形成されていればよい。すなわち、導電層２６ｂには、開口部の代わりに、例えばスリット（隙間領域）等が形成されていても構わない。

また、本実施形態においては、導電層２６ｂの端部と発光素子ＬＥＤの実装領域の端部とが平面視において交差しないように導電層２６ｂが形成されていればよく、上記した開口部またはスリットの形状または大きさについては制限されない。

なお、本実施形態において、画素電極２８の形状、当該画素電極２８と駆動トランジスタＤＲＴとを電気的に接続するコンタクト部の配置、発光素子ＬＥＤの実装領域の配置等は、例えば図７に示すようであってもよいし、図９に示すようであってもよい。

すなわち、本実施形態においては、表示装置１が図７に示されるように構成されている場合であっても、図９に示されるように構成されている場合であっても、開口部４２Ｒ、４２Ｇ及び４２Ｂを設けることによって、欠陥の発生を抑制することが可能となる。

なお、本実施形態においては、上記した図６に示すように発光素子ＬＥＤを介して画素電極２８と対向する位置に対向電極３１が配置される場合について説明したが、発光素子ＬＥＤの陽極に接続される電極及び当該発光素子ＬＥＤの陰極に接続される電極の配置は図６とは異なっていてもよい。

具体的には、図１９に示すように、発光素子ＬＥＤの陽極ＡＮに接続される画素電極２８と同じ層に当該発光素子ＬＥＤの陰極ＣＡに接続される電極（以下、共通電極と表記）３２が配置されていてもよい。このような構成の場合には、画素電極２８及び共通電極３２が配置されている層と駆動トランジスタＤＲＴとの間に配置された導電層２６ｂが、平面視において発光素子ＬＥＤの実装領域（当該発光素子ＬＥＤが実装されている画素電極２８及び共通電極３２の領域）と重畳しないように形成されていればよい。図１９においては、便宜的に、副画素ＳＰＢに関する断面構造のみが示されているが、他の副画素ＳＰＲ及びＳＰＧについても同様である。

なお、図１９に示す画素電極２８及び共通電極３２間の間隙と発光素子ＬＥＤの陽極ＡＮ及び陰極ＣＡ間の間隙とは、発光素子ＬＥＤの陽極ＡＮ及び陰極ＣＡの上面に沿うように例えば樹脂材料を用いて平坦化される。

また、共通電極３２は、各発光素子ＬＥＤの陰極ＣＡに接するように連続的に形成されていればよい（ＩＯＴスパッタ等）。

ここで、図２０は、図１９に示すように画素電極２８と共通電極３２とが同じ層に配置されている場合の画素ＰＸ（副画素ＳＰＲ、ＳＰＧ及びＳＰＢ）に対する導電層２６ｂのレイアウト（形状）の一例を示す平面図である。

なお、図２０においては、上記した図７と同様の部分について同一参照符号を付している。ここでは、図７と同様の部分については詳しい説明を省略し、図７と異なる部分については主に説明する。

図２０に示すように、副画素ＳＰＲ、ＳＰＧ及びＳＰＢを含む画素ＰＸは、単個の導電層２６ｂを共用するとともに、単個の共通電極３２を共用している。

上記したように画素電極２８及び共通電極３２とは同じ層に配置されている。このため、図２０の平面視において、画素電極２８Ｒ、２８Ｇ及び２８Ｂは、それぞれ矩形状に形成され、共通電極３２に形成されている開口部に配置されている。

図２０に示すように、発光素子ＬＥＤ（Ｒ）は、画素電極２８Ｒ及び共通電極３２に跨るように配置されている。具体的には、発光素子（Ｒ）は、当該発光素子ＬＥＤ（Ｒ）の陽極ＡＮが画素電極２８Ｒに接続され、当該発光素子ＬＥＤ（Ｒ）の陽極ＣＡが共通電極３２に接続されるように実装される。ここでは、発光素子ＬＥＤ（Ｒ）について説明したが、他の発光素子ＬＥＤ（Ｇ）及びＬＥＤ（Ｂ）についても同様である。

ここで、導電層２６ｂは、開口部４１Ｒ、４１Ｇ及び４１Ｂを有する。開口部４１Ｒは、画素電極２８Ｒと副画素ＳＰＲに含まれる駆動トランジスタＤＲＴとをコンタクトするために導電層２６ｂに形成されている開口部である。開口部４１Ｇは、画素電極２８Ｇと副画素ＳＰＧに含まれる駆動トランジスタＤＲＴとをコンタクトするために導電層２６ｂに形成されている開口部である。開口部４１Ｂは、画素電極２８Ｂと副画素ＳＰＢに含まれる駆動トランジスタＤＲＴとをコンタクトするために導電層２６ｂに形成されている開口部である。図２０に示す例において、開口部４１Ｒ、４１Ｇ及び４１Ｂは、第１方向Ｘに延在する直線状に配置されている。

更に、導電層２６ｂは、開口部４２Ｒ、４２Ｇ及び４２Ｂを有する。開口部４２Ｒは、導電層２６ｂが副画素ＳＰＲの発光素子ＬＥＤ（Ｒ）の実装領域と重畳しないように当該導電層２６ｂに形成されている開口部である。開口部４２Ｇは、導電層２６ｂが副画素ＳＰＧの発光素子ＬＥＤ（Ｇ）の実装領域と重畳しないように当該導電層２６ｂに形成されている開口部である。開口部４２Ｂは、導電層２６ｂが副画素ＳＰＢの発光素子ＬＥＤ（Ｂ）の実装領域と重畳しないように当該導電層２６ｂに形成されている開口部である。図２０に示す例において、開口部４２Ｒ、４２Ｇ及び４２Ｂは、第１方向Ｘに延在する直線状に配置されている。

図２０に示す例において、開口部４２Ｒは、平面視において発光素子ＬＥＤ（Ｒ）の実装領域よりも一回り大きく形成されている。開口部４２Ｒは、上記した絶縁層２９に設けられている開口（発光素子ＬＥＤ（Ｒ）を実装するための開口）と同程度の大きさに形成されていてもよい。

なお、開口部４２Ｒは、少なくとも発光素子ＬＥＤ（Ｒ）の実装領域よりも大きく形成されていればよい。また、開口部４２Ｒは、発光素子ＬＥＤ（Ｒ）の実装領域と重畳せず、かつ、当該実装領域の端部と導電層２６ｂ（開口部４２Ｒ）の端部とが交差しないように形成されていればよい。ここでは、開口部４２Ｒについて説明したが、開口部４２Ｇ及び４２Ｂについても同様である。

なお、上記した図１９に示す副画素ＳＰＢに対応する部分は、図２０に示すＢ－Ｂ線に沿った断面構造（つまり、開口部４１Ｂ及び４２Ｂを含む断面構造）を示している。

図２０においては、開口部４１Ｒ、４１Ｇ及び４１Ｂと、開口部４２Ｒ、４２Ｇ及び４２Ｂとが、それぞれ第１方向Ｘに延在する直線状に配置されている例が示されているが、当該開口部の配置（つまり、画素電極２８と駆動トランジスタＤＲＴとのコンタクト部または発光素子ＬＥＤの実装領域の配置）は、図２０に示すものとは異なっていてもよい。

上記したように本実施形態は、画素電極２８及び共通電極３２が同じ層に配置されている場合（つまり、マイクロＬＥＤの電極が同層構造の場合）であっても適用可能であり、欠陥の発生を抑制することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…表示装置、２…表示パネル、３…第１回路基板、４…第２回路基板、５…パネルドライバ、２１…絶縁基板、２６ｂ…導電層、２８…画素電極、ＤＲＴ…駆動トランジスタ、ＬＥＤ…発光素子、３１…対向電極、３２…共通電極。

Claims (9)

1. 基板と、
   前記基板上に形成された複数の画素と、を有し、
   前記複数の画素はそれぞれ、
   前記基板上に配置された画素電極と、
   前記画素電極上に実装された発光素子と、
   前記画素電極を介して前記発光素子に対して供給される電流を制御する駆動トランジスタと、
   前記画素電極と前記駆動トランジスタとの間に、平面視において当該画素電極と少なくとも一部が重畳するように形成された導電層と
   を具備し、
   前記導電層は、前記複数の画素に亘って形成されており、平面視において前記発光素子が実装されている前記画素電極の領域と重畳する位置に形成された開口部を有し、前記平面視において前記発光素子が実装されている前記画素電極の領域と重畳しない
   表示装置。
2. 前記導電層の端部は、前記発光素子が実装されている前記画素電極の領域の端部と平面視において交差しない請求項１記載の表示装置。
3. 前記複数の画素の各々に含まれる前記画素電極のうちの少なくとも１つは、平面視において非矩形状に形成されており、
   前記複数の画素の各々に含まれる前記画素電極と前記駆動トランジスタとを電気的に接続するコンタクト部は、平面視において第１方向に延在する直線状に配置されており、
   前記複数の画素の各々に含まれる前記画素電極の前記発光素子が実装されている領域のうちの少なくとも１つは、平面視において他の画素電極の前記発光素子が実装されている領域が配置されている第２方向に延在する直線状に配置されない
   請求項１記載の表示装置。
4. 前記複数の画素の各々に含まれる前記画素電極は、平面視において矩形状に形成されており、
   前記複数の画素の各々に含まれる前記画素電極と前記駆動トランジスタとを電気的に接続するコンタクト部は、平面視において第１方向に延在する直線状に配置されており、
   前記複数の画素の各々に含まれる前記画素電極の前記発光素子が実装されている領域は、平面視において第２方向に延在する直線状に配置されている
   請求項１記載の表示装置。
5. 前記発光素子を介して前記画素電極と対向する位置に配置された対向電極を具備する請求項１～４のいずれか一項に記載の表示装置。
6. 基板と、
   前記基板上に形成された複数の画素と、を有し、
   前記複数の画素はそれぞれ、
   前記基板上に配置された画素電極と、
   前記画素電極と同じ層に配置された共通電極と、
   前記画素電極及び前記共通電極上に実装された発光素子と、
   前記画素電極を介して前記発光素子に対して供給される電流を制御する駆動トランジスタと、
   前記画素電極及び前記共通電極が配置されている層と前記駆動トランジスタとの間に、平面視において当該画素電極及び当該共通電極と少なくとも一部が重畳するように形成された導電層と
   を具備し、
   前記導電層は、平面視において前記発光素子が実装されている前記画素電極及び前記共通電極の領域と重畳せず、
   前記共通電極は、前記複数の画素に亘って形成されており、
   前記複数の画素の各々に含まれる画素電極は、前記共通電極に形成された開口部に配置されている
   表示装置。
7. 前記導電層は、前記複数の画素に亘って形成されており、前記平面視において前記発光素子が実装されている前記画素電極及び前記共通電極の領域と重畳しない位置に形成された開口部を有する
   請求項６記載の表示装置。
8. 前記導電層の端部は、前記発光素子が実装されている前記画素電極及び前記共通電極の領域の端部と平面視において交差しない請求項６または７記載の表示装置。
9. 前記複数の画素の各々に含まれる前記画素電極は、平面視において矩形状に形成されており、
   前記複数の画素の各々に含まれる前記画素電極と前記駆動トランジスタとを電気的に接続するコンタクト部は、平面視において第１方向に延在する直線状に配置されており、
   前記複数の画素の各々に含まれる前記画素電極及び前記共通電極の前記発光素子が実装されている領域は、平面視において第２方向に延在する直線状に配置されている
   請求項６記載の表示装置。

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