JP7302007B2 - 半導体デバイス、マーキングパターンおよび半導体デバイスの形成方法 - Google Patents

Description

本開示の実施形態は、三次元（３Ｄ）メモリデバイスの階段構造を形成する際のマーキングパターンに関する。

プレーナメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さいサイズにスケーリングされる。しかしながら、メモリセルの形状サイズが下限に近づくにつれて、プレーナプロセスおよび製造技術は難しくなり、費用がかかるようになる。その結果、プレーナメモリセルのメモリ密度は上限に近づく。

３Ｄメモリアーキテクチャは、プレーナメモリセルにおける密度制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間の信号を制御するための周辺デバイスとを含む。

３Ｄメモリデバイスの階段構造を形成する際のマーキングパターンの実施形態が開示される。

一例では、半導体デバイスは、基板の上に垂直方向に沿って交互に配置された複数の絶縁層および複数の導体層を有するスタック構造を含む。いくつかの実施形態では、半導体デバイスはまた、基板の上でスタック構造に隣接する異なる材料の複数の交互配置された層を有するマーキングパターンを含む。マーキングパターンは、マーキング領域内に位置する中央マーキング構造を含み、中央マーキング構造は、マーキング領域をスタック構造から遠い第１のマーキングサブ領域と、スタック構造に近い第２のマーキングサブ領域とに分割し、第１のマーキングサブ領域の第１のパターン密度は、第２のマーキングサブ領域の第２のパターン密度以上である。

別の例では、フォトレジストトリミングプロセスのトリミングレートを制御するためのマーキングパターンは、複数の交互配置された層を含み、複数の交互配置された層は、基板の上に垂直方向に沿ってスタックされた異なる材料の少なくとも２つの層を含む。いくつかの実施形態では、マーキングパターンはまた、マーキング領域をデバイス領域から遠い第１のマーキングサブ領域と、デバイス領域に近い第２のマーキングサブ領域とに分割する中央マーキング構造を含み、第１のマーキングサブ領域の第１のパターン密度は、第２のマーキングサブ領域の第２のパターン密度以上である。

別の例では、半導体デバイスを形成するための方法は、以下の動作を含む。まず、誘電体スタックの上のデバイス領域およびデバイス領域に隣接するマーキング領域が決定され、誘電体スタックは、基板の上に交互に配置された複数の絶縁材料層および複数の犠牲材料層を含む。デバイス領域およびマーキング領域は、同じエッチングプロセスを使用してパターニングされて、マーキング領域に中央マーキング構造およびデバイス領域に階段パターンを有するマーキングパターンを形成することができる。マーキングパターンおよび階段パターンは、少なくとも１つの絶縁材料層および１つの犠牲材料層の厚さに等しい同じ厚さを有することができ、中央マーキング構造は、マーキング領域をデバイス領域から遠い第１のマーキングサブ領域と、デバイス領域に近い第２のマーキングサブ領域とに分割する。第１のマーキングサブ領域の第１のパターン密度は、第２のマーキングサブ領域の第２のパターン密度以上であってもよい。階段パターンを覆い、マーキングパターンを露出させるためにフォトレジスト層を形成することができ、フォトレジスト層は、水平方向に沿って誘電体スタックの一部が露出するようにトリミングすることができる。エッチングプロセスを実行して、マーキングパターンを維持し、露出された誘電体スタックの一部を除去し、階段を形成することができる。

本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と共に、本開示の原理を説明し、当業者が本開示を作成および使用することを有効にするのにさらに役立つ。
時間ｔ０において３Ｄメモリデバイスを形成する際にフォトレジスト（ＰＲ）トリミングレート制御に使用されるマーキングパターンの断面図を示す。 時間ｔｎにおけるマーキングパターンの断面図を示す。 本開示のいくつかの実施形態による、３Ｄメモリデバイスおよびマーキングパターンを示す。 本開示のいくつかの実施形態による、例示的なマーキングパターンの上面図を示す。 本開示のいくつかの実施形態による、図３Ａに示す例示的なマーキングパターンの断面図を示す。 本開示のいくつかの実施形態による、図３Ａおよび図３Ｂに示す例示的なマーキングパターン、ならびに３Ｄメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、別の例示的なマーキングパターンの上面図を示す。 本開示のいくつかの実施形態による、図４Ａに示す別の例示的なマーキングパターンの断面図を示す。 本開示のいくつかの実施形態による、図４Ａおよび図４Ｂに示す別の例示的なマーキングパターン、ならびに３Ｄメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、フォトレジスト層のトリミングレート制御のための例示的なマーキングパターンを使用して３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、フォトレジスト層のトリミングレート制御のための例示的なマーキングパターンを使用して３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、フォトレジスト層のトリミングレート制御のための例示的なマーキングパターンを使用して３Ｄメモリデバイスを形成するための例示的な製造プロセスのフローチャートを示す。

本開示の実施形態について、図面を参照しながら説明する。

特定の構成および配置について説明するが、これは例示のみを目的として行われることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。本開示が様々な他の用途にも使用できることは、当業者には明らかであろう。

本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「例示的な実施形態（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」などへの言及は、記載された実施形態が特定の特徴、構造、または特性を含み得ることを示すが、あらゆる実施形態が必ずしも特定の特徴、構造、または特性を含むとは限らないことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性を達成することは、当業者の知識の範囲内である。

一般に、用語は、文脈における使用から少なくとも部分的に理解され得る。例えば、本明細書で使用される「１つ以上」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、または特性を単数の意味で説明するために使用されてもよく、または特徴、構造、または特性の組み合わせを複数の意味で説明するために使用されてもよい。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」などの用語は、文脈に少なくとも部分的に依存して、単数形の用法を表すか、または複数形の用法を表すと理解されてもよい。さらに、「に基づく」という用語は、必ずしも排他的な要因のセットを伝達することを意図していないと理解されてもよく、代わりに、同じく文脈に少なくとも部分的に依存して、必ずしも明示的に説明されていない追加の要因の存在を可能にしてもよい。

本明細書で使用される場合、「名目／名目上」という用語は、製品またはプロセスの設計段階中に設定される、構成要素またはプロセス動作の特性またはパラメータの所望のまたは目標の値を、所望の値より上および／または下の値の範囲と共に指す。値の範囲は、製造プロセスまたは公差のわずかな変動に起因し得る。本明細書で使用される場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化し得る所与の量の値を示す。特定の技術ノードに基づいて、用語「約」は、例えば、値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）の範囲内で変化する所与の量の値を示すことができる。

本明細書で使用される場合、階段構造は、少なくとも２つの水平面（例えば、ｘ－ｙ平面に沿った）および少なくとも２つの（例えば、第１および第２の）垂直面（例えば、ｚ軸に沿った）を含む一組の表面を指し、各水平面は、水平面の第１の縁から上向きに延びる第１の垂直面に隣接し、水平面の第２の縁から下向きに延びる第２の垂直面に隣接する。「段」または「階段」は、隣接する表面のセットの高さの垂直方向のシフトを指す。本開示において、「階段」という用語および「段」という用語は、階段構造の１つのレベルを指し、互換的に使用される。本開示において、水平方向は、基板（例えば、その上に構造を形成するための製造プラットフォームを提供する基板）の上面に平行な方向（例えば、ｘ軸またはｙ軸）を指すことができ、垂直方向は、構造の上面に垂直な方向（例えば、ｚ軸）を指すことができる。

本開示では、階段構造は、誘電体スタック層の上でエッチングマスク、例えばＰＲ層を使用して誘電体対を繰り返しエッチングすることによって、交互に配置された複数の誘電体対（例えば、絶縁材料層／犠牲材料層の対）を含む誘電体スタックから形成することができる。１つの誘電体対における絶縁材料層およびその下の犠牲材料層は、同じまたは異なる厚さを有することができる。いくつかの実施形態では、１つ以上の誘電体対は１つのことを形成することができる。階段構造の形成中、ＰＲ層はトリミングされ（例えば、誘電体スタック層の境界から、多くの場合、すべての方向から、徐々に内側にエッチングされる）、誘電体スタックの露出部分をエッチングするためのエッチングマスクとして使用される。トリミングされたＰＲの量は、階段の寸法に直接関連し得る（例えば、決定因子）。ＰＲ層のトリミングは、適切なエッチング、例えば等方性ドライエッチングまたはウェットエッチングを用いて得ることができる。階段構造を形成するために、１つ以上のＰＲ層を連続的に形成およびトリミングすることができる。各誘電体対は、ＰＲ層のトリミング後に、絶縁材料層およびその下の犠牲材料層の両方の一部を除去するために適切なエッチング液を使用してエッチングすることができる。エッチングされた絶縁材料層および犠牲材料層は、絶縁層および犠牲層と呼ばれる。階段構造の形成後、ＰＲ層を除去し、犠牲層を金属／導体層（例えば、タングステン）で置き換えることができる。金属／導体層は、３Ｄメモリデバイスのゲート電極（またはワード線）を形成することができる。

３Ｄメモリデバイスの製造では、階段などの３Ｄ特徴部のエッチングおよび形成のために、エッチングマスク、例えばＰＲ層がしばしば使用される。例えば、ＰＲ層は、デバイス領域を覆うように形成され、デバイス領域の一部を露出させるために繰り返しトリミングされる。次いで、露出されたデバイス領域の一部を除去することができる。ＰＲ層は、いくつかの階段を形成するための製造プロセスにおいて繰り返しトリミングすることができる。より高い記憶容量の需要を満たすために、３Ｄメモリデバイスにはより多くのメモリセルが望まれている。増加した数のメモリセルを形成するための１つの手法は、より多くの導体層（すなわち、ゲート電極）を、したがってより多くのメモリセルを形成するために、３Ｄメモリデバイスの基板の上にスタックする階段の数を増やすことである。このとき、階段の形成のためにより厚いエッチングマスクが必要とされる。エッチングマスクが所望のレートでトリミングされることを保証する（例えば、階段は所望の寸法を有することができる）ために、マーキングパターンを使用して、トリミングプロセス中および／または後のエッチングマスクのトリミングレートを監視／制御する。一例では、マーキングパターンとＰＲ層との間の距離が（例えば、繰り返して）リアルタイムで測定され、ＰＲ層のトリミングレートを決定および／または監視する。

しかしながら、３Ｄメモリデバイスの既存の製造プロセスでは、マーキングパターンは、複数の階段のスタック構造が形成されるデバイス領域に隣接するマーキング領域に単一のマーキング構造を含むことが多い。デバイス領域のパターン密度（例えば、特徴部によって占められる表面積の割合）は、マーキング領域のパターン密度とは異なり、ローディング効果（例えば、パターン密度の差によって引き起こされるエッチングレートの差）を生じさせる可能性がある。例えば、デバイス領域のパターン密度は、マーキング領域のパターン密度よりも高くなる可能性があり、マーキングパターン上のエッチングレートを所望よりも速くすることを引き起こす。また、デバイス領域のパターン密度が高いと、階段の形成中にマーキングパターンが不均一にエッチングされる可能性がある。得られたマーキングパターンは、水平方向に（例えば、ｘ方向に沿って）「シフト」する可能性がある。マーキングパターンの水平位置の変化は、マーキングパターンと階段との間の（例えば、水平方向に沿った）距離の測定の精度を低下させる可能性がある。

図１Ａおよび図１Ｂは、この問題を示している。製造プロセスの開始時（Ｔ（時間）＝ｔ０）に、スタック構造１０２の上部に階段パターン１０４と同じようにマーキングパターン１０６が形成される。スタック構造１０２は、基板１０１の上にある。スタック構造１０２は、基板１０１の上に垂直に（ｚ軸に沿って）配置された交互配置された絶縁材料層１１２－１（例えば、酸化ケイ素）および犠牲材料層１１２－２（例えば、窒化ケイ素）のスタックを含む。スタック構造１０２は、階段パターン１０４に隣接する単一のマーキング構造を含むマーキングパターン１０６を形成するようにパターニングされる。マーキング構造１０６の水平位置は、階段パターン１０４の縁部からマーキング構造１０６の中央線（例えば、水平方向またはｘ方向に沿って）までの距離Ｄ_０に現れる。階段パターン１０４の縁部の位置は、後続の階段形成プロセスにおいて、底部階段の縁部の位置に変換することができる。マーキング構造１０６の中央線は、階段のエッチングにおけるＰＲ層のトリミングレートを決定するための基準として使用することができる。

マーキング構造１０６の形成後、階段パターン１０４を覆うようにＰＲ層（例えば、図１の「ＰＲ」）が形成される。ＰＲ層を繰り返しトリミングして、スタック構造１０２の一部を露出させる。露出されたスタック構造１０２の一部は、垂直方向に沿って基板１０１に沿ってスタックする複数の階段を形成するために繰り返しエッチング除去される。図１Ｂに示すように、（例えば、Ｔ＝ｔｎにおいて）いくつかの階段が形成された後、ローディング効果は、階段から遠い側のマーキングパターン１０６のエッチングプロファイルと、階段に近い側のマーキングパターン１０６のエッチングプロファイルとの間に顕著な差を早くも引き起こす。マーキング構造１０６の中央線と底部階段Ｓ_ｎの縁部との間の距離Ｄ_ｎに現れる、マーキング構造１０６の中央線と底部階段Ｓ_ｎの縁部との間の減少した距離によって示されるように、マーキング構造１０６は、Ｔ＝ｔ０においてその元の水平位置から「シフト」する。マーキング構造１０６の寸法もまた、少なくとも水平方向に沿って縮小される。したがって、マーキング構造１０６は、ＰＲのトリミングレートの測定に使用されるときに誤差を引き起こす可能性がある。

本開示による様々な実施形態は、三次元（３Ｄ）メモリデバイスを形成する際のマーキングパターンとフォトレジストトリミングレート制御のための方法とを提供する。これらの構造および方法を使用すると、階段のエッチング中にマーキング構造（およびマーキング構造の中央線）が水平にシフトする可能性が低くなり、ＰＲ層のトリミングレート制御の精度が向上する。マーキングパターンは、マーキングパターンの一部である、マーキング構造に対するローディング効果を補償／低減するために設けられる。具体的には、マーキングパターンは、階段から遠い側と近い側とのエッチングレートの差を小さくすることができる。マーキング構造のエッチングは対称性を高めることができ、階段の形成におけるマーキング構造の水平方向の「シフト」を低減する。いくつかの実施形態では、マーキングパターンは、絶縁材料および犠牲材料の複数の交互配置された層を含むスタック構造のエッチングから形成される。いくつかの実施形態では、マーキングパターンの各マーキング構造は、垂直方向（例えば、ｚ軸）に沿って交互配置された絶縁材料の少なくとも１つの層および犠牲材料の少なくとも１つの層を含む。

図２は、いくつかの実施形態による、スタック構造２０２と、基板２０１の上のスタック構造２０２に隣接するマーキングパターン２０６とを有する構造２００を示す。構造２００は、すべての階段のエッチングが完了した後に形成することができる。いくつかの実施形態では、スタック構造２０２は、デバイス領域２０４内に形成され、マーキングパターン２０６は、デバイス領域２０４に隣接するマーキング領域２０８内に形成される。基板２０１は、３Ｄメモリデバイスを形成するための任意の適切な材料を含むことができる。例えば、基板２０１は、シリコン、シリコンゲルマニウム、炭化ケイ素、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、ガラス、窒化ガリウム、ヒ化ガリウム、および／または他の適切なＩＩＩ－Ｖ族化合物を含むことができる。

スタック構造２０２は、基板２０１の上に垂直に（ｚ軸に沿って）配置された複数の交互配置された絶縁層および犠牲層を含むことができる。いくつかの実施形態では、各絶縁層および対応する犠牲層は階段を形成する。対応する犠牲層は、絶縁層の上に直接または絶縁層の下に直接あってもよい。説明を容易にするために、本開示では、階段は絶縁層とその下の犠牲層とを含む。いくつかの実施形態では、スタック構造２０２は、基板２０１の上のスタックする複数の階段（Ｓ_１、．．．、Ｓ_ｎ－１、Ｓ_ｎ）を含む。いくつかの実施形態では、犠牲層は、その後、３Ｄメモリデバイスの複数のワード線を形成するための導体層で置き換えられる。いくつかの実施形態では、犠牲層は、絶縁層とは異なる任意の適切な材料を含む。例えば、犠牲層は、多結晶シリコン、窒化ケイ素、多結晶ゲルマニウム、および／または多結晶ゲルマニウムシリコンを含むことができる。いくつかの実施形態では、犠牲層は窒化ケイ素を含む。絶縁層は、任意の適切な絶縁材料、例えば酸化ケイ素を含むことができる。スタック構造２０２は、基板２０１の上に犠牲材料層および絶縁材料層を交互に堆積し、続いて各誘電体対（例えば、絶縁材料層およびその下の犠牲材料層を含む）をエッチングしてｚ軸に沿って階段を形成することによって形成することができる。犠牲材料層および絶縁材料層の堆積は、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、スパッタリング、金属有機化合物化学気相成長（ＭＯＣＶＤ）、および／または原子層成長（ＡＬＤ）などの任意の適切な堆積方法を含むことができる。いくつかの実施形態では、犠牲材料層および絶縁材料層は、それぞれＣＶＤによって形成される。

マーキングパターン２０６は、基板２０１の上でスタック構造２０２に隣接して配置された複数のマーキング構造（例えば、２０６－０、２０６－１、および２０６－２）を含むことができる。マーキングパターン２０６におけるマーキング構造のレイアウトは、ＰＲ層のトリミングレートを決定するための基準として使用されるマーキング構造に対するローディング効果を低減することができる。マーキング構造の実際の数は、図２に示すマーキングパターン２０６には反映されていない。図３Ａ～図３Ｃは、マーキングパターン２０６の第１のレイアウト３００を示す。図４Ａ～図４Ｃは、マーキングパターン２０６の第２のレイアウト４００を示す。

図３Ａは、いくつかの実施形態による、階段の形成中のマーキングパターン２０６の第１のレイアウト３００の上面図を示す。図３Ｂは、いくつかの実施形態による、階段の形成中の第１のレイアウト３００の断面図を示す。図３Ｃは、いくつかの実施形態による、階段形成後の第１のレイアウト３００の断面図を示す。図３Ａおよび図３Ｂに示すように、スタック構造２０２内に階段を形成する間、ＰＲ層（例えば、図３Ａおよび図３Ｂの「ＰＲ」）は繰り返しトリミングされ、階段をエッチングするためのエッチングマスクとして機能する。スタック構造２０２は、基板２０１の上に交互に配置された複数の絶縁材料層３１２－１および犠牲材料層３１２－２を含むことができる。

マーキングパターン２０６は、マーキング領域２０８内に配置されてもよく、中央マーキング構造２０６－０を含んでもよい。中央マーキング構造２０６－０の中央線は、ＰＲ層のトリミングレートを決定するための基準として使用することができる。いくつかの実施形態では、中央マーキング構造２０６－０（または中央マーキング構造２０６－０の中央線）は、マーキング領域２０８を第１のマーキングサブ領域２０８－１および第２のマーキングサブ領域２０８－２に分割する。第１のマーキングサブ領域２０８－１は、スタック構造２０２（またはＰＲ層）からより遠く離れていてもよい。第２のマーキングサブ領域２０８－２は、スタック構造２０２（またはＰＲ層）により近くてもよい。いくつかの実施形態では、第１のマーキングサブ領域２０８－１のパターン密度は、第２のマーキングサブ領域２０８－２のパターン密度と名目上同じである。第１のマーキングサブ領域２０８－１および第２のマーキングサブ領域２０８－２の同じパターン密度は、中央マーキング構造２０６－０のエッチングに対するローディング効果を低減し、中央マーキング構造２０６－０上により均一にエッチングされたプロファイルをもたらすことができる。

いくつかの実施形態では、マーキング領域２０８のサイズ／範囲は、基板１０１および／またはスタック構造２０２上にマーキング領域２０８を形成するために使用することができる利用可能な領域に基づいて決定される。第１のマーキングサブ領域２０８－１および第２のマーキングサブ領域２０８－２は、同じまたは異なる寸法を有し得る。いくつかの実施形態では、第１のマーキングサブ領域２０８－１は、１つ以上の第１のマーキング構造を含み、第２のマーキングサブ領域２０８－２は、１つ以上の第２のマーキング構造を含む。第１のマーキングサブ領域２０８－１および第２のマーキングサブ領域２０８－２におけるそれぞれのマーキング構造の数、分布、形状、および／または寸法は、第１のマーキングサブ領域２０８－１および第２のマーキングサブ領域２０８－２のパターン密度が名目上同じになるように配置される。各サブ領域内のマーキング構造の具体的な数、分布、形状、および／または寸法は、３Ｄメモリデバイスの異なる設計および／または製造に従って決定されるべきであり、本開示の実施形態によって限定されるべきではない。いくつかの実施形態では、中央マーキング構造２０６－０は、中央線に関して対称的な寸法および形状を有する。いくつかの実施形態では、中央マーキング構造２０６－０は、絶縁材料および犠牲材料の複数の交互配置された層を含む。例えば、図３Ｂに示すように、中央マーキング構造２０６－０は、絶縁材料および犠牲材料（例えば、マーキング領域２０８内の２つの誘電体対のパターニングから形成される）の４つの交互配置された層を含む。

一例では、図３Ａおよび図３Ｂに示すように、第１のマーキングサブ領域２０８－１は、第１のマーキング構造２０６－１を含み、第２のマーキングサブ領域２０８－２は、第２のマーキング構造２０６－２を含む。第１のマーキング構造２０６－１および第２のマーキング構造２０６－２は、水平方向（例えば、ｘ軸）に沿って中央マーキング構造２０６－０から等間隔に配置することができる。いくつかの実施形態では、水平方向に沿って、中央マーキング構造２０６－０の中央線と第１のマーキング構造２０６－１の中央線との間の距離は、中央マーキング構造２０６－０の中央線と第２のマーキング構造２０６－２の中央線との間の距離と同じである。距離はそれぞれ、図３Ａに「ｄ_１」として示されている。いくつかの実施形態では、第１のマーキング構造２０６－１および第２のマーキング構造２０６－２は、同じ形状および寸法を有する。すなわち、第１のマーキング構造２０６－１および第２のマーキング構造２０６－２は、水平方向に沿って中央マーキング構造２０６－０の両側に対称的に分布している。いくつかの実施形態では、第１のマーキングサブ領域２０８－１および第２のマーキングサブ領域２０８－２は、同じ寸法および領域を有し、マーキング領域２０８内のすべてのマーキング構造（例えば、中央マーキング構造２０６－０、第１のマーキング構造２０６－１、および第２のマーキング構造２０６－２）は、形状および寸法が同一である。マーキング構造は、マーキングパターン２０６内の中央マーキング構造２０８－０の中央線に関して対称的に分布している。いくつかの実施形態では、第１のマーキング構造２０６－１は、第１のマーキングサブ領域２０８－１に均一に分布し、第２のマーキング構造２０６－２は、第２のマーキングサブ領域２０８－２に、それぞれｄ_１と同じまたは異なる距離で均一に分布する。階段のエッチング中、中央マーキング構造２０６－０の中央線と底部階段構造Ｓ_ｎの縁部との間の距離Ｄ_３は、ほとんどまたは全く変化しない。すなわち、中央マーキング構造２０６－０（または中央マーキング構造２０６－０の中央線）は、その元の水平位置からほとんどまたは全く変化しない。

図３Ｃは、いくつかの実施形態による、階段のエッチングが完了した後の第１のレイアウト３００の断面図を示す。図３Ｃに示すように、中央マーキング構造２０６－０の水平寸法（例えば、幅）は、ほとんどまたは全く減少せず、距離Ｄ_３は、ほとんどまたは全く変化しない。中央マーキング構造２０６－０の中央線を使用して、ＰＲ層のトリミングレートをより高い精度で決定することができる。

図４Ａは、いくつかの実施形態による、階段の形成中のマーキングパターン２０６の第２のレイアウト４００の上面図を示す。図４Ｂは、いくつかの実施形態による、階段の形成中の第２のレイアウト４００の断面図を示す。図３Ｃは、いくつかの実施形態による、階段の形成後の第２のレイアウト４００の断面図を示す。マーキングパターン２０６、マーキングサブ領域（２０８－１および２０８－２）、およびマーキング構造（例えば、２０６－０、．．．、２０６－３）は、図３Ａ～図３Ｃに示す対応する構造と同じであっても異なっていてもよい。

図３Ａ～図３Ｃに示すマーキングパターン２０６とは異なり、図４Ａ～図４Ｃに示すマーキングパターン２０６では、第１のマーキングサブ領域２０８－１のパターン密度は、第２のマーキングサブ領域２０８－２のパターン密度よりも高い。第１のマーキングサブ領域２０８－１のより高いパターン密度は、中央マーキング構造２０６－０のエッチングに対するローディング効果を低減／補償し、中央マーキング構造２０６－０上により均一にエッチングされたプロファイルをもたらすことができる。第１のマーキングサブ領域２０８－１および第２のマーキングサブ領域２０８－２内のマーキング構造は、第１のマーキングサブ領域２０８－１および第２のマーキングサブ領域２０８－２内の中央マーキング構造２０６－０の中央線に対して非対称に分布する。第１のマーキングサブ領域２０８－１および第２のマーキングサブ領域２０８－２におけるそれぞれのマーキング構造の数、分布、形状、および／または寸法は、第１のマーキングサブ領域２０８－１のパターン密度が第２のマーキングサブ領域２０８－２のパターン密度よりも高くなるように配置される。各サブ領域内のマーキング構造の具体的な数、分布、形状、および／または寸法は、３Ｄメモリデバイスの異なる設計および／または製造に従って決定されるべきであり、本開示の実施形態によって限定されるべきではない。いくつかの実施形態では、中央マーキング構造２０６－０は、中央線に関して対称的な寸法および形状を有する。いくつかの実施形態では、中央マーキング構造２０６－０は、絶縁材料および犠牲材料の複数の交互配置された層を含む。例えば、図４Ｂに示すように、中央マーキング構造２０６－０は、絶縁材料および犠牲材料（例えば、マーキング領域２０８内の２つの誘電体対のパターニングから形成される）の４つの交互配置された層を含む。

一例では、図４Ａおよび図４Ｂに示すように、第１のマーキングサブ領域２０８－１は、２つの第１のマーキング構造２０６－１および２０６－３を含み、第２のマーキングサブ領域２０８－２は、１つの第２のマーキング構造２０６－２を含む。いくつかの実施形態では、第１のマーキングサブ領域２０８－１は、中央マーキング構造２０６－０と第１のマーキング構造２０６－３との間に位置する。いくつかの実施形態では、水平方向に沿って、中央マーキング構造２０６－０の中央線と第１のマーキング構造２０６－１の中央線との間の距離ｄ_２は、中央マーキング構造２０６－０の中央線と第２のマーキング構造２０６－２の中央線との間の距離ｄ_３よりも小さい。いくつかの実施形態では、水平方向に沿って、第１のマーキング構造２０６－１と２０６－３の中央線間の距離ｄ_４は、距離ｄ_３よりも小さい。いくつかの実施形態では、第１のマーキング構造２０６－１は、それぞれ距離ｄ_４で第１のマーキングサブ領域２０８－１に均一に分布し、第２のマーキング構造２０６－２は、距離ｄ_３で第２のマーキングサブ領域２０８－２に均一に分布する。いくつかの実施形態では、第１のマーキング構造２０６－１および２０６－３は、第２のマーキング構造２０６－２と同じ形状および寸法を有する。いくつかの実施形態では、第１のマーキングサブ領域２０８－１および第２のマーキングサブ領域２０８－２は、同じ寸法および領域を有し、マーキング領域２０８内のすべてのマーキング構造（例えば、中央マーキング構造２０６－０、第１のマーキング構造２０６－１ならびに２０６－３、および第２のマーキング構造２０６－２）は、形状および寸法が同一である。

階段のエッチング中、中央マーキング構造２０６－０の中央線と底部階段構造Ｓ_ｎの縁部との間の距離Ｄ_４は、ほとんどまたは全く変化しない。すなわち、中央マーキング構造２０６－０（または中央マーキング構造２０６－０の中央線）は、その元の水平位置からほとんどまたは全く変化しない。

図４Ｃは、いくつかの実施形態による、階段のエッチングが完了した後の第２のレイアウト４００の断面図を示す。図４Ｃに示すように、中央マーキング構造２０６－０の水平寸法（例えば、幅）は、ほとんどまたは全く減少せず、距離Ｄ_４は、ほとんどまたは全く変化しない。中央マーキング構造２０６－０の中央線を使用して、ＰＲ層のトリミングレートをより高い精度で決定することができる。

図５Ａおよび図５Ｂは、いくつかの実施形態による、スタック構造５０２内に複数の階段を形成する製造プロセスを示す。図５Ｂは、図５Ａの続きである。図６は、図５Ａおよび図５Ｂに記載の製造プロセスのフローチャート６００を示す。例示を目的として、図３Ａ～図３Ｃに示されるマーキングパターン２０６と同様または同じマーキングパターン５０６が、図５Ａおよび図５Ｂに示されている。図４Ａ～図４Ｃに示すマーキングパターン２０６は、同様の製造プロセスで形成することができ、ここでは繰り返さない。スタック構造５０２は、図２～図４に示すスタック構造２０２と同じまたは同様であってもよい。図示を簡単にするために、図５Ａおよび図５Ｂでは、スタック構造５０２下の基板は省略されている。いくつかの実施形態では、中央マーキング構造５０６－０（または中央マーキング構造５０６－０の中央線）を基準として使用して、階段の形成中のＰＲ層のトリミングレートを決定することができる。

図６に示すように、製造プロセスの開始時に、デバイス領域およびデバイス領域に隣接するマーキング領域が決定され（動作６０２）、マーキング領域内にマーキングパターンおよびデバイス領域内に階段パターンを形成するためにパターニングプロセスが実行される（動作６０４）。図５Ａは、対応する構造を示す。

図５Ａのプロセス（Ｉ）に示すように、Ｔ＝ｔ０において、スタック構造５０２の上のデバイス領域５０４およびマーキング領域５０８が決定される。マーキング領域５０８は、スタック構造５０２の上でデバイス領域５０４に隣接していてもよく、スタック構造５０２は、基板（図示せず）の上にスタックされる複数の交互配置された絶縁材料層５１２－１（絶縁材料層３１２－１と同様または同じ）および犠牲材料層５１２－２（犠牲材料層３１２－２と同様または同じ）を含む。

パターニングプロセスを実行して、デバイス領域５０４に階段パターン５１４を形成し、マーキング領域５０８にマーキングパターン５０６を形成することができる。いくつかの実施形態では、スタック構造５０２の露出部分に対してフォトリソグラフィープロセスが実行され、マーキングパターン５０６または階段パターン５１４の所望の厚さに達するまで、スタック構造５０２の露出部分を除去するために適切なエッチングプロセスが実行される。例えば、時限エッチングプロセスおよび／または選択的エッチングプロセスを実行して、絶縁材料層５１２－１および犠牲材料層５１２－２の一部を除去することができる。エッチングプロセスは、ウェットエッチングおよび／またはドライエッチングを含むことができる。いくつかの実施形態では、マーキングパターン５０６および階段パターン５１４は、垂直方向（例えば、ｚ軸）に沿って同じ厚さを有し、これは少なくとも１つの誘電体対の厚さを含む。いくつかの実施形態では、マーキングパターン５０６および階段パターン５１４はそれぞれ、例えば、垂直方向に沿って交互配置された２つの絶縁材料層および２つの犠牲材料層を有する、２つの誘電体対の厚さに等しい厚さを有する。

いくつかの実施形態では、マーキングパターン５０６は、マーキング領域５０８をデバイス領域５０４から遠い第１のマーキングサブ領域５０８－１と、デバイス領域５０４に近い第２のマーキングサブ領域５０８－２とに分割する中央マーキング構造５０６－０を含む。第１のマーキングサブ領域５０８－１のパターン密度は、第２のマーキングサブ領域５０８－２のパターン密度以上であってもよい。いくつかの実施形態では、第１のマーキングサブ領域５０８－１のパターン密度は、第２のマーキングサブ領域５０８－２のパターン密度と同じである。いくつかの実施形態では、第１のマーキングサブ領域５０８－１は、第１のマーキング構造５０６－１を含み、第２のマーキングサブ領域５０８－２は、第２のマーキング基板５０６－２を含む。マーキングパターン５０６の特定のパターンは、図２～図４のマーキングパターン２０６の説明を参照することができ、ここでは繰り返さない。

再び図６を参照すると、階段パターンの上にフォトレジスト層が形成されてマーキング領域が露出され（動作６０６）、フォトレジスト層が繰り返しトリミングされ、かつ、エッチングマスクとして使用され、スタック構造内に複数の階段が形成される（動作６０８）。図５Ａおよび図５Ｂは、対応する構造を示す。

図５Ａのプロセス（ＩＩ）に示すように、Ｔ＝ｔ１において、階段パターン５１４を覆うようにＰＲ層が形成される。ＰＲ層は、マーキング領域５０８を露出させる。ＰＲ層は繰り返しトリミングされ、かつ、スタック構造５０２内に複数の階段を形成するためのエッチングマスクとして使用される。適切なエッチングプロセス（例えば、ドライエッチング）を実行して、スタック構造５０２の露出部分を除去し、スタック構造５０２内に階段を形成し、垂直方向に沿ってマーキングパターン５０６のパターンを転写することができる。図５Ａ～図５Ｂに示すように、プロセス（ＩＩ）～（Ｖ）は、階段の形成およびＴ＝ｔ２からＴ＝ｔ５へのマーキングパターン５０６のパターン転写を示す。中央マーキング構造５０６－０（または中央マーキング構造５０６－０の中央線）と底部階段Ｓ_ｎの縁部との間の距離Ｄ_５は、スタック構造のエッチング（例えば、マーキングパターン５０６のパターン転写）中にほとんどまたは全く変化しなくてもよい。

再び図６を参照すると、中央マーキング構造と階段およびＰＲ層のうちの１つ以上との間の距離を測定して、フォトレジスト層のトリミングレートを決定することができる（動作６１０）。図５Ｂは、対応する構造を示す。

いくつかの実施形態では、中央マーキング構造５０６－０と階段との間の距離Ｄ_ｓおよび／または中央マーキング構造５０６－０とＰＲ層との間の距離Ｄ_ｐは、ＰＲ層のトリミングレートを決定するために、適切な監視手段を使用して、例えばトリミングおよびエッチングプロセス中または後に測定することができる。階段は、形成された任意の所望の階段とすることができる。距離Ｄ_ｓは、階段の縁部の水平位置を反映している場合があり、これは、ＰＲ層がトリミングされる量およびレートに関連する。いくつかの実施形態では、距離Ｄ_ｓを基準値と比較して、ＰＲが所望のトリミングレートでトリミングされているかどうか、および／または階段が所望の水平位置に形成されているかどうかを決定することができる。いくつかの実施形態では、距離Ｄ_ｐをリアルタイムで測定して、ＰＲ層が所望のトリミングレートでトリミングされているかどうかを決定する。いくつかの実施形態では、距離Ｄ_ｐを繰り返し測定して、ＰＲ層のトリミングレートを決定することができる。例えば、Ｔ＝ｔ３からＴ＝ｔ５までのＰＲ層のトリミングレートは、ΔＤ_ｐ／（ｔ５－ｔ３）として計算することができ、ここで、ΔＤ_ｐは、Ｔ＝ｔ３およびＴ＝ｔ５における距離Ｄ_ｐの差を表す。ＰＲのトリミングレートを決定するために中央マーキング構造５０６－０を使用する具体的な方法は、本開示の実施形態によって限定されるべきではない。いくつかの実施形態では、ＰＲトリミングパラメータ、例えば圧力、ガス流量、および／または温度を、実際のＰＲトリミングレートが所望のＰＲトリミングレートに近づくように制御および／または調整することができる。

いくつかの実施形態では、半導体デバイスは、基板の上に垂直方向に沿って交互に配置された複数の絶縁層および複数の導体層を有するスタック構造を含む。いくつかの実施形態では、半導体デバイスはまた、基板の上でスタック構造に隣接する異なる材料の複数の交互配置された層を有するマーキングパターンを含む。マーキングパターンは、マーキング領域内に位置する中央マーキング構造を含み、中央マーキング構造は、マーキング領域をスタック構造から遠い第１のマーキングサブ領域と、スタック構造に近い第２のマーキングサブ領域とに分割し、第１のマーキングサブ領域の第１のパターン密度は、第２のマーキングサブ領域の第２のパターン密度以上である。

いくつかの実施形態では、第１のマーキングサブ領域は、少なくとも１つの第１のマーキング構造を含み、第２のマーキングサブ領域は、少なくとも１つの第２のマーキング構造を含み、少なくとも１つの第１のマーキング構造の数は、少なくとも１つの第２のマーキング構造の数以上である。いくつかの実施形態では、中央マーキング構造、少なくとも１つの第１のマーキング構造、および少なくとも１つの第２のマーキング構造のそれぞれは、第１の材料および第２の材料の複数の交互配置された層を含み、第１の材料は第２の材料とは異なる。

いくつかの実施形態では、第１のマーキングサブ領域の第１のパターン密度は、第２のマーキングサブ領域の第２のパターン密度に等しく、少なくとも１つの第１のマーキング構造および少なくとも１つの第２のマーキング構造は、水平方向に沿って中央マーキング構造の両側に対称的に分布する。

いくつかの実施形態では、少なくとも１つの第１のマーキング構造の数は、少なくとも１つの第２のマーキング構造の数に等しい。

いくつかの実施形態では、少なくとも１つの第１のマーキング構造および少なくとも１つの第２のマーキング構造は、同じ形状および同じ寸法を有し、中央マーキング構造および少なくとも１つの第１のマーキング構造は、第１のマーキングサブ領域内で同じ距離で水平方向に沿って均等に配置され、中央マーキング構造および少なくとも１つの第２のマーキング構造は、第２のマーキングサブ領域内で同じ距離で水平方向に沿って均等に配置される。

いくつかの実施形態では、第１のマーキングサブ領域の第１のパターン密度は、第２のマーキングサブ領域の第２のパターン密度よりも大きく、少なくとも１つの第１のマーキング構造および少なくとも１つの第２のマーキング構造は、水平方向に沿って中央マーキング構造の両側に非対称に分布する。

いくつかの実施形態では、少なくとも１つの第１のマーキング構造の数は、少なくとも１つの第２のマーキング構造の数よりも大きい。

いくつかの実施形態では、少なくとも１つの第１のマーキング構造および少なくとも１つの第２のマーキング構造は、同じ形状および同じ寸法を有する。いくつかの実施形態では、水平方向に沿って、少なくとも１つの第１のマーキング構造のうちの２つの間の距離は、少なくとも１つの第２のマーキング構造のうちの２つの間の距離よりも小さい。

いくつかの実施形態では、水平方向に沿って、中央マーキング構造および少なくとも１つの第１のマーキング構造は、第１のマーキングサブ領域内で第１の距離で均等に分布し、中央マーキング構造および少なくとも１つの第２のマーキング構造は、第２のマーキングサブ領域内で第２の距離で均等に分布し、第１の距離は第２の距離よりも小さい。

いくつかの実施形態では、スタック構造は階段構造を含み、複数の絶縁層のそれぞれおよび対応する導体層は、階段構造の階段を形成する。

いくつかの実施形態では、中央マーキング構造の高さは、垂直方向に沿った少なくとも１つの階段の厚さに等しい。

いくつかの実施形態では、フォトレジストトリミングプロセスのトリミングレートを制御するためのマーキングパターンは、複数の交互配置された層を含み、複数の交互配置された層は、基板の上に垂直方向に沿ってスタックされた異なる材料の少なくとも２つの層を含む。いくつかの実施形態では、マーキングパターンはまた、マーキング領域をデバイス領域から遠い第１のマーキングサブ領域と、デバイス領域に近い第２のマーキングサブ領域とに分割する中央マーキング構造を含み、第１のマーキングサブ領域の第１のパターン密度は、第２のマーキングサブ領域の第２のパターン密度以上である。

いくつかの実施形態では、第１のマーキングサブ領域は、少なくとも１つの第１のマーキング構造を含み、第２のマーキングサブ領域は、少なくとも１つの第２のマーキング構造を含み、少なくとも１つの第１のマーキング構造の数は、少なくとも１つの第２のマーキング構造の数以上である。

いくつかの実施形態では、第１のマーキングサブ領域の第１のパターン密度は、第２のマーキングサブ領域の第２のパターン密度に等しく、少なくとも１つの第１のマーキング構造および少なくとも１つの第２のマーキング構造は、水平方向に沿って中央マーキング構造の両側に対称的に分布する。

いくつかの実施形態では、少なくとも１つの第１のマーキング構造の数は、少なくとも１つの第２のマーキング構造の数に等しい。

いくつかの実施形態では、少なくとも１つの第１のマーキング構造および少なくとも１つの第２のマーキング構造は、同じ形状および同じ寸法を有し、中央マーキング構造および少なくとも１つの第１のマーキング構造は、第１のマーキングサブ領域内で同じ距離で水平方向に沿って均等に配置される。いくつかの実施形態では、中央マーキング構造および少なくとも１つの第２のマーキング構造は、第２のマーキングサブ領域内で同じ距離で水平方向に沿って均等に配置される。

いくつかの実施形態では、第１のマーキングサブ領域の第１のパターン密度は、第２のマーキングサブ領域の第２のパターン密度よりも大きく、少なくとも１つの第１のマーキング構造および少なくとも１つの第２のマーキング構造は、水平方向に沿って中央マーキング構造の両側に非対称に分布する。

いくつかの実施形態では、少なくとも１つの第１のマーキング構造の数は、少なくとも１つの第２のマーキング構造の数よりも大きい。

いくつかの実施形態では、少なくとも１つの第１のマーキング構造および少なくとも１つの第２のマーキング構造は、同じ形状および同じ寸法を有する。いくつかの実施形態では、水平方向に沿って、少なくとも１つの第１のマーキング構造のうちの２つの間の距離は、少なくとも１つの第２のマーキング構造のうちの２つの間の距離よりも小さい。

いくつかの実施形態では、水平方向に沿って、中央マーキング構造および少なくとも１つの第１のマーキング構造は、第１のマーキングサブ領域内で第１の距離で均等に分布し、中央マーキング構造および少なくとも１つの第２のマーキング構造は、第２のマーキングサブ領域内で第２の距離で均等に分布し、第１の距離は第２の距離よりも小さい。

いくつかの実施形態では、半導体デバイスを形成するための方法は、以下の動作を含む。まず、誘電体スタックの上のデバイス領域およびデバイス領域に隣接するマーキング領域が決定され、誘電体スタックは、基板の上に交互に配置された複数の絶縁材料層および複数の犠牲材料層を含む。デバイス領域およびマーキング領域は、同じエッチングプロセスを使用してパターニングされて、マーキング領域に中央マーキング構造およびデバイス領域に階段パターンを有するマーキングパターンを形成することができる。マーキングパターンおよび階段パターンは、少なくとも１つの絶縁材料層および１つの犠牲材料層の厚さに等しい同じ厚さを有することができ、中央マーキング構造は、マーキング領域をデバイス領域から遠い第１のマーキングサブ領域と、デバイス領域に近い第２のマーキングサブ領域とに分割する。第１のマーキングサブ領域の第１のパターン密度は、第２のマーキングサブ領域の第２のパターン密度以上であってもよい。階段パターンを覆い、マーキングパターンを露出させるためにフォトレジスト層を形成することができ、フォトレジスト層は、水平方向に沿って誘電体スタックの一部が露出するようにトリミングすることができる。エッチングプロセスを実行して、マーキングパターンを維持し、露出された誘電体スタックの一部を除去し、階段を形成することができる。

いくつかの実施形態では、マーキングパターンを形成することは、第１のマーキングサブ領域内に少なくとも１つの第１のマーキング構造を形成することと、第２のマーキングサブ領域内に少なくとも１つの第２のマーキング構造を形成することとを含む。少なくとも１つの第１のマーキング構造の数は、少なくとも１つの第２のマーキング構造の数以上であってもよい。

いくつかの実施形態では、マーキングパターンを形成することは、水平方向に沿って中央マーキング構造の両側に均等に分散された、少なくとも１つの第１のマーキング構造および少なくとも１つの第２のマーキング構造を対称的に形成することを含む。第１のマーキングサブ領域の第１のパターン密度は、第２のマーキングサブ領域の第２のパターン密度に等しくてもよい。

いくつかの実施形態では、マーキングパターンを形成することは、水平方向に沿って中央マーキング構造の両側に少なくとも１つの第１のマーキング構造および少なくとも１つの第２のマーキング構造を非対称に形成することを含み、第１のマーキングサブ領域の第１のパターン密度は、第２のマーキングサブ領域の第２のパターン密度よりも大きい。

いくつかの実施形態では、マーキングパターンを形成することは、マーキング領域内の少なくとも１つの絶縁材料層および少なくとも１つの犠牲材料層の一部を除去して、中央マーキング構造、少なくとも１つの第１のマーキング構造、および少なくとも１つの第２のマーキング構造を形成することを含む。

いくつかの実施形態では、階段を形成することは、複数の絶縁材料層のうちの１つの一部および複数の犠牲材料層のうちの１つの一部を除去して、絶縁層および対応する犠牲層をそれぞれ形成することを含む。

いくつかの実施形態では、方法は、中央マーキング構造とフォトレジスト層との間の距離を測定することをさらに含む。

いくつかの実施形態では、方法は、水平方向に沿って誘電体スタックの別の一部を露出させるためにフォトレジスト層をトリミングすることと、マーキングパターンのパターンを転写し、露出された誘電体スタックの別の一部を除去して別の階段を形成するために別のエッチングプロセスを実行することと、中央マーキング構造とフォトレジスト層との間の別の距離を測定することと、距離と、別の距離と、第１の距離および別の距離を形成するためにフォトレジストがトリミングされる時間間の時間間隔との間のそれぞれの距離に基づいて、フォトレジスト層のトリミングのエッチングレートを決定することとをさらに含む。

特定の実施形態の前述の説明は、本開示の一般的な性質を明らかにするので、他者は、当業者の技術の範囲内で知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正および／または適合させることができる。したがって、そのような適合および修正は、本明細書に提示された教示およびガイダンスに基づいて、開示された実施形態の均等物の意味および範囲内にあることが意図されている。本明細書の表現または用語は、本明細書の用語または表現が教示およびガイダンスに照らして当業者によって解釈されるように、限定ではなく説明を目的とするものであることを理解されたい。

本開示の実施形態は、指定された機能およびその関係の実装を示す機能的構成要素を用いて上述されている。これらの機能的構成要素の境界は、説明の便宜上、本明細書では任意に定義されている。指定された機能およびそれらの関係が適切に実行される限り、代替の境界を定義することができる。

発明の概要および要約のセクションは、発明者によって企図される本開示のすべてではないが１つまたは複数の例示的な実施形態を記載することができ、したがって、本開示および添付の特許請求の範囲を限定することを意図するものでは決してない。

本開示の幅および範囲は、上述の例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの均等物によってのみ定義されるべきである。

Claims (20)

1. 半導体デバイスであって、
   垂直方向に沿って基板の上に交互に配置された複数の絶縁層および複数の導体層を含むスタック構造と、
   前記基板の上で前記スタック構造に隣接する異なる材料の複数の交互配置された層を有するマーキングパターンであって、前記マーキングパターンは、マーキング領域内に位置する中央マーキング構造を含み、前記中央マーキング構造は、前記マーキング領域を前記スタック構造から遠い第１のマーキングサブ領域と、前記スタック構造に近い第２のマーキングサブ領域とに分割し、前記第１のマーキングサブ領域の第１のパターン密度は、前記第２のマーキングサブ領域の第２のパターン密度以上である、マーキングパターンと、を含む、半導体デバイス。
2. 前記第１のマーキングサブ領域は少なくとも１つの第１のマーキング構造を含み、前記第２のマーキングサブ領域は少なくとも１つの第２のマーキング構造を含み、
   前記少なくとも１つの第１のマーキング構造の数は、前記少なくとも１つの第２のマーキング構造の数以上であり、
   前記中央マーキング構造、前記少なくとも１つの第１のマーキング構造、および前記少なくとも１つの第２のマーキング構造のそれぞれは、第１の材料および第２の材料の前記複数の交互配置された層を含み、前記第１の材料は前記第２の材料とは異なる、
   請求項１に記載の半導体デバイス。
3. 前記第１のマーキングサブ領域の前記第１のパターン密度は、前記第２のマーキングサブ領域の前記第２のパターン密度に等しく、
   前記少なくとも１つの第１のマーキング構造および前記少なくとも１つの第２のマーキング構造は、水平方向に沿って前記中央マーキング構造の両側に対称的に分布する、
   請求項２に記載の半導体デバイス。
4. 前記少なくとも１つの第１のマーキング構造の前記数は、前記少なくとも１つの第２のマーキング構造の前記数に等しい、請求項３に記載の半導体デバイス。
5. 前記少なくとも１つの第１のマーキング構造および前記少なくとも１つの第２のマーキング構造は、同じ形状および同じ寸法を有し、
   前記中央マーキング構造および前記少なくとも１つの第１のマーキング構造は、前記第１のマーキングサブ領域内で同じ距離で前記水平方向に沿って均等に配置され、
   前記中央マーキング構造および前記少なくとも１つの第２のマーキング構造は、前記第２のマーキングサブ領域内で前記同じ距離で前記水平方向に沿って均等に配置される、
   請求項４に記載の半導体デバイス。
6. 前記第１のマーキングサブ領域の前記第１のパターン密度は、前記第２のマーキングサブ領域の前記第２のパターン密度より大きく、
   前記少なくとも１つの第１のマーキング構造および前記少なくとも１つの第２のマーキング構造は、水平方向に沿って前記中央マーキング構造の両側に非対称に分布する、
   請求項２に記載の半導体デバイス。
7. 前記少なくとも１つの第１のマーキング構造の前記数は、前記少なくとも１つの第２のマーキング構造の前記数よりも大きい、請求項６に記載の半導体デバイス。
8. 前記少なくとも１つの第１のマーキング構造および前記少なくとも１つの第２のマーキング構造は、同じ形状および同じ寸法を有し、
   前記水平方向に沿って、前記少なくとも１つの第１のマーキング構造のうちの２つの間の距離は、前記少なくとも１つの第２のマーキング構造のうちの２つの間の距離よりも小さい、
   請求項７に記載の半導体デバイス。
9. 前記水平方向に沿って、前記中央マーキング構造および前記少なくとも１つの第１のマーキング構造は、前記第１のマーキングサブ領域内で第１の距離で均等に分布し、前記中央マーキング構造および前記少なくとも１つの第２のマーキング構造は、前記第２のマーキングサブ領域内で第２の距離で均等に分布し、前記第１の距離は前記第２の距離よりも小さい、請求項８に記載の半導体デバイス。
10. 前記スタック構造は、階段構造を含み、前記複数の絶縁層のそれぞれおよび対応する導体層は、前記階段構造の階段を形成する、請求項１に記載の半導体デバイス。
11. 前記中央マーキング構造の高さは、前記垂直方向に沿った少なくとも１つの階段の厚さに等しい、請求項１０に記載の半導体デバイス。
12. フォトレジストトリミングプロセスのトリミングレートを制御するためのマーキングパターンであって、
    複数の交互配置された層であって、基板の上に垂直方向に沿ってスタックされた異なる材料の少なくとも２つの層を含む、複数の交互配置された層と、
    マーキング領域をデバイス領域から遠い第１のマーキングサブ領域と、前記デバイス領域に近い第２のマーキングサブ領域とに分割する中央マーキング構造であって、前記第１のマーキングサブ領域の第１のパターン密度は、前記第２のマーキングサブ領域の第２のパターン密度以上である、中央マーキング構造と、を含む、マーキングパターン。
13. 前記第１のマーキングサブ領域は、少なくとも１つの第１のマーキング構造を含み、前記第２のマーキングサブ領域は、少なくとも１つの第２のマーキング構造を含み、前記少なくとも１つの第１のマーキング構造の数は、前記少なくとも１つの第２のマーキング構造の数以上である、請求項１２に記載のマーキングパターン。
14. 前記第１のマーキングサブ領域の前記第１のパターン密度は、前記第２のマーキングサブ領域の前記第２のパターン密度に等しく、
    前記少なくとも１つの第１のマーキング構造および前記少なくとも１つの第２のマーキング構造は、水平方向に沿って前記中央マーキング構造の両側に対称的に分布し、
    前記少なくとも１つの第１のマーキング構造の前記数は、前記少なくとも１つの第２のマーキング構造の前記数に等しい、
    請求項１３に記載のマーキングパターン。
15. 前記第１のマーキングサブ領域の前記第１のパターン密度は、前記第２のマーキングサブ領域の前記第２のパターン密度よりも大きく、
    前記少なくとも１つの第１のマーキング構造および前記少なくとも１つの第２のマーキング構造は、水平方向に沿って前記中央マーキング構造の両側に非対称に分布し、
    前記少なくとも１つの第１のマーキング構造の前記数は、前記少なくとも１つの第２のマーキング構造の前記数よりも大きい、
    請求項１３に記載のマーキングパターン。
16. 半導体デバイスを形成するための方法であって、
    誘電体スタック上のデバイス領域および前記デバイス領域に隣接するマーキング領域を決定することであって、前記誘電体スタックは、基板の上に交互に配置された複数の絶縁材料層および複数の犠牲材料層を含む、マーキング領域を決定することと、
    前記デバイス領域および前記マーキング領域を同じエッチングプロセスを使用してパターニングして、前記マーキング領域に中央マーキング構造および前記デバイス領域に階段パターンを有するマーキングパターンを形成することであって、
    前記マーキングパターンおよび前記階段パターンは、少なくとも１つの絶縁材料層および１つの犠牲材料層の厚さに等しい同じ厚さを有し、
    前記中央マーキング構造は、前記マーキング領域を前記デバイス領域から遠い第１のマーキングサブ領域と、前記デバイス領域に近い第２のマーキングサブ領域とに分割し、前記第１のマーキングサブ領域の第１のパターン密度は、前記第２のマーキングサブ領域の第２のパターン密度以上である、マーキングパターンを形成することと、
    前記階段パターンを覆い、マーキングパターンを露出させるためにフォトレジスト層を形成することと、
    前記フォトレジスト層をトリミングして、水平方向に沿って前記誘電体スタックの一部を露出させることと、
    前記マーキングパターンを維持し、露出された前記誘電体スタックの前記一部を除去して階段を形成するエッチングプロセスを実行することと、を含む、方法。
17. 前記マーキングパターンを形成することは、前記第１のマーキングサブ領域内に少なくとも１つの第１のマーキング構造を形成することと、前記第２のマーキングサブ領域内に少なくとも１つの第２のマーキング構造を形成することとを含み、前記少なくとも１つの第１のマーキング構造の数は、前記少なくとも１つの第２のマーキング構造の数以上である、請求項１６に記載の方法。
18. 前記マーキングパターンを形成することは、前記水平方向に沿って前記中央マーキング構造の両側に均等に分散された、前記少なくとも１つの第１のマーキング構造および前記少なくとも１つの第２のマーキング構造を対称的に形成することを含み、前記第１のマーキングサブ領域の前記第１のパターン密度は、前記第２のマーキングサブ領域の前記第２のパターン密度に等しい、請求項１７に記載の方法。
19. 前記マーキングパターンを形成することは、前記水平方向に沿って前記中央マーキング構造の両側に前記少なくとも１つの第１のマーキング構造および前記少なくとも１つの第２のマーキング構造を非対称に形成することを含み、前記第１のマーキングサブ領域の前記第１のパターン密度は、前記第２のマーキングサブ領域の前記第２のパターン密度よりも大きい、請求項１８に記載の方法。
20. 第１の時刻における前記中央マーキング構造と前記フォトレジスト層との間の距離を測定することと、
    前記水平方向に沿って前記誘電体スタックの別の一部を露出させるために前記フォトレジスト層をトリミングすることと、
    前記マーキングパターンのパターンを転写し、露出された前記誘電体スタックの前記別の一部を除去して別の階段を形成するために別のエッチングプロセスを実行することと、
    前記別の一部を露出させるために前記フォトレジスト層をトリミングした後の第２の時刻における前記中央マーキング構造と前記フォトレジスト層との間の別の距離を測定することと、
    （ｉ）前記距離と前記別の距離との差と、（ｉｉ）前記第１の時刻と前記第２の時刻との時間間隔とに基づいて、前記フォトレジスト層の前記トリミングのエッチングレートを決定することと、をさらに含む、
    請求項１６に記載の方法。

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