JP7322158B2 - ３次元メモリデバイスおよびその製造方法 - Google Patents

Description

本開示は、メモリデバイスおよびその製造方法に関し、より具体的には、３次元（３Ｄ）メモリデバイスおよびその製造方法に関する。

平面的なメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さいサイズにスケーリングされる。しかし、メモリセルの特徴サイズが下限に接近するにつれて、平面的なプロセスおよび製作技法は、困難でコストがかかるようになる。結果として、平面的なメモリセルに関するメモリ密度は、上限に接近する。

３次元（３Ｄ）メモリアーキテクチャは、平面的なメモリセルの密度限界に対処することが可能である。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへのおよびメモリアレイからの信号を制御するための周辺デバイスとを含む。従来の３Ｄメモリアーキテクチャにおいて、メモリストリングが、半導体基板の上の複数の層スタック構造体を貫通するチャネルホールの中に形成されている。エピタキシャル構造体が、メモリストリングのチャネル層と半導体基板とを電気的に接続するために、それぞれのチャネルホールの底部に形成されている。しかし、スタック構造体の中の層の量が増加するにつれて、および、スタック構造体の中のそれぞれの層が、より高いストレージ密度のために、より薄くなるにつれて、いくつかの問題は深刻になり、３Ｄメモリデバイスの電気的性能および製造歩留まりに影響を与える。したがって、３Ｄメモリデバイスの構造および／または製造プロセスは、３Ｄメモリデバイスの電気的性能および／または製造歩留まりを改善するために修正されなければならない。

３次元（３Ｄ）メモリデバイスおよびその製造方法が、本開示において提供される。トラッピング層は、３Ｄメモリデバイスの電気的性能を改善するために、垂直方向に整合させられ、互いに分離されている複数のトラッピングセクションを含む。

本開示の一実施形態によれば、３Ｄメモリデバイスが提供される。３Ｄメモリデバイスは、基板と、絶縁層と、ゲート材料層と、垂直構造体とを含む。絶縁層およびゲート材料層は、基板の上に配設されており、垂直方向に交互に積層されている。垂直構造体は、垂直方向にゲート材料層を貫通する。垂直構造体は、半導体層およびトラッピング層を含む。半導体層は、垂直方向に細長くなっている。トラッピング層は、水平方向に半導体層を取り囲む。トラッピング層は、垂直方向に整合させられ、互いに分離されているトラッピングセクションを含む。

いくつかの実施形態において、トラッピングセクションのうちの１つは、水平方向に半導体層とゲート材料層のうちの１つとの間に位置する。

いくつかの実施形態において、絶縁層のうちの１つは、垂直方向に互いに隣接するトラッピングセクションのうちの２つの間に部分的に位置する。

いくつかの実施形態において、垂直方向におけるトラッピングセクションのそれぞれの長さは、垂直方向におけるゲート材料層のそれぞれの長さよりも小さい。

いくつかの実施形態において、３Ｄメモリデバイスは、絶縁層のうちの少なくとも１つに配設されている空隙をさらに含み、空隙は、垂直方向に互いに隣接するゲート材料層のうちの２つの間に位置する。

いくつかの実施形態において、垂直構造体は、水平方向にトラッピング層および半導体層を取り囲むブロッキング層をさらに含み、ブロッキング層は、垂直方向に整合させられ、互いに分離されているブロッキングセクションを含む。

いくつかの実施形態において、ブロッキングセクションのうちの１つは、水平方向にトラッピングセクションのうちの１つとゲート材料層のうちの１つとの間に配設されている。

いくつかの実施形態において、垂直方向は、水平方向と直交する。

本開示の一実施形態によれば、３Ｄメモリデバイスの製造方法が提供される。製造方法は、以下のステップを含む。交互の犠牲スタックが、基板の上に形成される。交互の犠牲スタックは、垂直方向に交互に積層された第１の犠牲層および第２の犠牲層を含む。垂直構造体が、垂直方向に交互の犠牲スタックを貫通して形成される。垂直構造体は、半導体層およびトラッピング層を含む。半導体層は、垂直方向に細長くなっている。トラッピング層は、水平方向に半導体層を取り囲む。第１の犠牲層が、垂直構造体の一部を露出させるために除去される。第１の犠牲層が除去された後に、第１のエッチングプロセスが実施される。トラッピング層は、第１のエッチングプロセスによってエッチングされて、垂直方向に整合させられ、互いに分離されているトラッピングセクションを含む。

いくつかの実施形態において、垂直構造体は、水平方向にトラッピング層および半導体層を取り囲むブロッキング層をさらに含み、３Ｄメモリデバイスの製造方法は、第１の犠牲層が除去された後であって、かつ、第１のエッチングプロセスの前に、第２のエッチングプロセスを実施するステップをさらに含む。ブロッキング層は、第２のエッチングプロセスによってエッチングされて、トラッピング層の一部を露出させる。

いくつかの実施形態において、３Ｄメモリデバイスの製造方法は、第２の犠牲層同士の間に絶縁層を形成するステップをさらに含む。絶縁層および第２の犠牲層は、垂直方向に交互に積層される。

いくつかの実施形態において、空隙が、絶縁層のうちの少なくとも１つに形成される。

いくつかの実施形態において、絶縁層のうちの１つが、垂直方向に互いに隣接するトラッピングセクションのうちの２つの間に部分的に位置する。

いくつかの実施形態において、３Ｄメモリデバイスの製造方法は、絶縁層を形成するステップの後に、第２の犠牲層をゲート材料層と置換するステップをさらに含む。

いくつかの実施形態において、空隙が、絶縁層のうちの少なくとも１つに形成され、空隙は、垂直方向に互いに隣接するゲート材料層のうちの２つの間に位置する。

いくつかの実施形態において、トラッピングセクションのうちの１つが、水平方向に半導体層とゲート材料層のうちの１つとの間に位置する。

いくつかの実施形態において、垂直方向におけるトラッピングセクションのそれぞれの長さは、垂直方向におけるゲート材料層のそれぞれの長さよりも小さい。

いくつかの実施形態において、垂直構造体は、基板とトラッピング層との間に配設されているエピタキシャル層をさらに含み、エピタキシャル層の一部は、第２の犠牲層が除去された後であって、かつ、ゲート材料層が形成される前に、酸化物領域になるように酸化される。

いくつかの実施形態において、酸化物領域は、水平方向にエピタキシャル層とゲート材料層のうちの１つとの間に位置する。

いくつかの実施形態において、垂直方向は、水平方向と直交する。

本開示の他の態様は、本開示の説明、特許請求の範囲、および図面に照らして、当業者によって理解され得る。

本発明のこれらのおよび他の目的は、さまざまな図および図面に図示されている好適な実施形態の以下の詳細な説明を読んだ後に、間違いなく当業者に明らかになることとなる。

添付の図面は、本明細書に組み込まれ、明細書の一部を形成しており、添付の図面は、本開示の実施形態を図示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、当業者が本開示を作製および使用することを可能にする役割を果たす。

本開示の一実施形態による３次元（３Ｄ）メモリデバイスを図示する概略図である。 図１に示されている３Ｄメモリデバイスの一部分を図示する概略図である。 本開示の一実施形態による、３Ｄメモリデバイスの製造方法のフローチャートである。 本開示の一実施形態による３Ｄメモリデバイスの製造方法を図示する概略図である。 本開示の一実施形態による３Ｄメモリデバイスの製造方法を図示する概略図であり、図４の後に続くステップにおける概略図である。 本開示の一実施形態による３Ｄメモリデバイスの製造方法を図示する概略図であり、図５の後に続くステップにおける概略図である。 本開示の一実施形態による３Ｄメモリデバイスの製造方法を図示する概略図であり、図６の後に続くステップにおける概略図である。 本開示の一実施形態による３Ｄメモリデバイスの製造方法を図示する概略図であり、図７の後に続くステップにおける概略図である。 本開示の一実施形態による３Ｄメモリデバイスの製造方法を図示する概略図であり、図８の後に続くステップにおける概略図である。 本開示の一実施形態による３Ｄメモリデバイスの製造方法を図示する概略図であり、図９の後に続くステップにおける概略図である。 本開示の一実施形態による３Ｄメモリデバイスの製造方法を図示する概略図であり、図１０の後に続くステップにおける概略図である。 本開示の一実施形態による３Ｄメモリデバイスの製造方法を図示する概略図であり、図１１の後に続くステップにおける概略図である。 本開示の一実施形態による３Ｄメモリデバイスの製造方法を図示する概略図であり、図１２の後に続くステップにおける概略図である。 本開示の一実施形態による３Ｄメモリデバイスの製造方法を図示する概略図であり、図１３の後に続くステップにおける概略図である。 本開示の一実施形態による３Ｄメモリデバイスの製造方法を図示する概略図であり、図１４の後に続くステップにおける概略図である。

特定の構成および配置が議論されているが、これは、単に例示目的のためだけに行われているということが理解されるべきである。当業者は、本開示の要旨および範囲から逸脱することなく、他の構成および配置が使用され得るということを認識することとなる。本開示は、さまざまな他の用途においても用いられ得るということが、当業者に明らかであることとなる。

本明細書における「１つの実施形態」、「ある実施形態」、「いくつかの実施形態」などに対する言及は、説明されている実施形態が、特定の特徴、構造体、または特質を含むことが可能であるが、すべての実施形態が、必ずしも、その特定の特徴、構造体、または特質を含むとは限らない可能性があるということを示しているということが留意される。そのうえ、そのような語句は、必ずしも、同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造体、または特質が、実施形態に関連して説明されているときには、明示的に説明されているかどうかにかかわらず、他の実施形態に関連して、そのような特徴、構造体、または特質に影響を与えることは、当業者の知識の範囲内であることとなる。

一般的に、専門用語は、文脈における使用法から少なくとも部分的に理解され得る。たとえば、本明細書で使用されているような「１つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、単数形の意味で、任意の特徴、構造体、または特質を説明するために使用され得るか、または、複数形の意味で、特徴、構造体、または特質の組み合わせを説明するために使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などのような用語は、繰り返しになるが、少なくとも部分的に文脈に応じて、単数形の使用法を伝えるということ、または、複数形の使用法を伝えるということを理解され得る。加えて、「基づく」という用語は、必ずしも、排他的な要因のセットを伝えることを意図しているとは限らないということが理解され得、その代わりに、繰り返しになるが、少なくとも部分的に文脈に応じて、必ずしも明示的に記載されていない追加的な要因の存在を可能にする可能性がある。

さまざまなエレメント、コンポーネント、領域、層、および／またはセクションを説明するために、第１の、第２のなどの用語が本明細書で使用され得るが、これらのエレメント、コンポーネント、領域、層、および／またはセクションは、これらの用語によって限定されるべきではないということが理解されることとなる。これらの用語は、１つのエレメント、コンポーネント、領域、層、および／またはセクションを別のものから区別するためだけに使用されている。したがって、下記に議論されている第１のエレメント、コンポーネント、領域、層、またはセクションは、本開示の教示から逸脱することなく、第２のエレメント、コンポーネント、領域、層またはセクションと呼ばれ得る。

本開示における「の上に」、「の上方に（ａｂｏｖｅ）」、および「の上方に（ｏｖｅｒ）」の意味は、最も広い様式で解釈されるべきであり、「の上に」は、何か「の上に直接的に」を意味するだけではなく、中間特徴または層がそれらの間にある状態で、何か「の上に」を意味することも含むようになっており、「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」は、何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」を意味するだけでなく、中間特徴または層がそれらの間にない状態で、それが何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」（すなわち、何かの上に直接的に）あることを意味することも含むことが可能であるということが容易に理解されるべきである。

さらに、「の下に」、「の下方に」、「下側」、「の上方に」、および「上側」などのような、空間的に相対的な用語は、説明を容易にするために、図に図示されているような別のエレメントまたは特徴に対する１つのエレメントまたは特徴の関係を説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示されている配向に加えて、使用中または動作中のデバイスの異なる配向を包含することを意図している。装置は、その他の方法で配向され得（９０度回転させられるか、または、他の配向で）、本明細書で使用されている空間的に相対的な記述子は、同様にそのように解釈され得る。

「形成する」という用語、または、「配設する」という用語は、材料の層を物体に適用する挙動を説明するために以降で使用されている。そのような用語は、それに限定されないが、熱膨張、スパッタリング、蒸発、化学蒸着、およびエピタキシャル成長、電気めっきなどを含む、任意の可能な層形成技法を説明することを意図している。

図１および図２を参照されたい。図１は、本開示の実施形態による３次元（３Ｄ）メモリデバイスを図示する概略図であり、図２は、図１に示されている３Ｄメモリデバイスの一部分を図示する概略図である。図１および図２に示されているように、この実施形態では、３Ｄメモリデバイス１００が提供される。３Ｄメモリデバイス１００は、基板１０、複数の絶縁層３８Ａ、複数のゲート材料層５０Ｇ、および垂直構造体ＶＳを含む。絶縁層３８Ａおよびゲート材料層５０Ｇは、基板１０の上に配設されており、垂直方向Ｄ１に交互に積層されている。いくつかの実施形態において、垂直方向Ｄ１は、基板１０の厚さ方向と見なされ得、垂直方向Ｄ１は、基板１０の上部表面に直交することが可能であるが、それに限定されない。垂直構造体ＶＳは、垂直方向Ｄ１にゲート材料層５０Ｇを貫通している。垂直構造体ＶＳは、半導体層２８およびトラッピング層２４を含む。半導体層２８は、垂直方向Ｄ１に細長くなっている。トラッピング層２４は、水平方向Ｄ２に半導体層２８を取り囲む。垂直方向Ｄ１は、水平方向Ｄ２に直交することが可能であり、水平方向Ｄ２は、基板１０の上部表面に平行であることが可能であるが、それに限定されない。トラッピング層２４は、複数のトラッピングセクション、たとえば、複数の第１のトラッピングセクション２４Ａおよび第２のトラッピングセクション２４Ｂなどを含む。第１のトラッピングセクション２４Ａは、垂直方向Ｄ１に第２のトラッピングセクション２４Ｂの上方に配設され得、第１のトラッピングセクション２４Ａは、垂直方向Ｄ１に整合させられ、互いに分離され得る。

いくつかの実施形態において、垂直構造体ＶＳは、エピタキシャル層２０、ブロッキング層２２、トンネリング層２６、充填層３０、および導電性構造体３４をさらに含むことが可能である。ブロッキング層２２は、トラッピング層２４、トンネリング層２６、半導体層２８、および充填層３０を、水平方向Ｄ２に取り囲むことが可能である。トンネリング層２６は、半導体層２８とトラッピング層２４との間に配設され得、充填層３０は、半導体層２８、トンネリング層２６、トラッピング層２４、およびブロッキング層２２によって、水平方向Ｄ２に取り囲まれ得る。いくつかの実施形態において、垂直構造体ＶＳは、垂直方向Ｄ１に交互の誘電体／ゲート材料スタックＳＴ２を貫通するＮＡＮＤストリングと見なされ得るが、それに限定されない。いくつかの実施形態において、垂直構造体ＶＳは、垂直方向Ｄ１に細長い円筒形状を有することが可能であり、半導体層２８、トンネリング層２６、トラッピング層２４、およびブロッキング層２２が、円筒の中心から円筒の外側表面に向けて、半径方向にこの順序で配置され得るが、それに限定されない。

いくつかの実施形態において、ブロッキング層２２の底部部分、トラッピング層２４の底部部分、および、トンネリング層２６の底部部分は、垂直方向Ｄ１に積層され、エピタキシャル層２０の上に配設され得る。したがって、エピタキシャル層２０は、垂直方向Ｄ１にブロッキング層２２と基板１０との間に配設され得る。いくつかの実施形態において、開口部が、ブロッキング層２２の底部部分、トラッピング層２４の底部部分、および、トンネリング層２６の底部部分を、垂直方向Ｄ１に貫通することが可能であり、エピタキシャル層２０の一部を露出させることが可能であり、半導体層２８は、エピタキシャル層２０に接触するために、エピタキシャル層２０と直接的に電気的に接続されるために、この開口部の中に部分的に配設され得るが、それに限定されない。いくつかの実施形態において、エピタキシャル層２０は、ＮＡＮＤメモリ構造体の中の底部選択ゲート（ＢＳＧ）トランジスターのチャネル構造体と見なされ得、半導体層２８は、エピタキシャル層２０を介して、基板１０の中のドープされたウェル（ｄｏｐｅｄ ｗｅｌｌ）（図示せず）に電気的に接続され得るが、それに限定されない。いくつかの実施形態において、１つまたは複数の空隙（たとえば、図１に示されている第１の空隙３２など）が、充填層３０に配設され得、導電性構造体３４は、充填層３０の上方に配設されており、半導体層２８と直接的に接続され得るが、それに限定されない。

いくつかの実施形態において、交互の誘電体／ゲート材料スタックＳＴ２の中のゲート材料層５０Ｇのうちの少なくともいくつかは、メモリユニットの中のゲート構造体として使用され得、メモリユニットは、ゲート材料層５０Ｇによって水平方向Ｄ２取り囲まれている、ブロッキング層２２の一部、トラッピング層２４の一部、トンネリング層２６の一部、および、半導体層２８の一部を含むことが可能である。換言すれば、３Ｄメモリデバイス１００は、垂直方向Ｄ１に積層された複数のメモリユニットを含むことが可能である。いくつかの実施形態において、ゲート材料層５０Ｇは、導電性材料の単一の層であるか、または、異なる材料の複数の層であることが可能である。たとえば、ゲート材料層５０Ｇのそれぞれは、ゲート誘電体層５２、バリア層５４、および金属層５６を含むことが可能であるが、それに限定されない。ゲート材料層５０Ｇのそれぞれにおいて、ゲート誘電体層５２が、水平方向Ｄ２に金属層５６とブロッキング層２２との間に部分的に配設され得、また、垂直方向Ｄ１に金属層５６と絶縁層３８Ａとの間に部分的に配設され得、バリア層５４が、ゲート誘電体層５２と金属層５６との間に配設され得る。

図１および図２に示されているように、第１のトラッピングセクション２４Ａのうちの１つは、水平方向Ｄ２に半導体層２８とゲート材料層５０Ｇのうちの１つとの間に位置し得る。第１のトラッピングセクション２４Ａのそれぞれは、水平方向Ｄ２にゲート材料層５０Ｇのうちの１つに対応して位置し得、異なるゲート材料層５０Ｇに対応して位置する第１のトラッピングセクション２４Ａは、垂直方向Ｄ１に配置されている複数のメモリユニットに対応して位置する連続的なトラッピング層の中の電荷の横方向拡散、および／または、水平方向Ｄ２に絶縁層３８Ａと半導体層２８との間に位置するトラッピング層の中に捕獲された電荷によって発生させられる結合効果などのような、隣接するメモリユニット同士の間の干渉を低減させるために、互いに分離されている。換言すれば、互いに分離されて配設されている第１のトラッピングセクション２４Ａは、３Ｄメモリデバイス１００の電気的性能（たとえば、電荷捕獲および／または電界維持能力など）を改善するために、異なるメモリユニットにそれぞれ属することが可能である。その理由は、連続的なトラッピング層の中の電荷、および／または、水平方向Ｄ２に絶縁層３８Ａと半導体層２８との間に位置するトラッピング層の中に捕獲された電荷の横方向拡散が、それに応じて回避され得るからである。

いくつかの実施形態において、ブロッキング層２２は、複数の第１のブロッキングセクション２２Ａおよび第２のブロッキングセクション２２Ｂを含むことが可能である。第１のブロッキングセクション２２Ａは、垂直方向Ｄ１に第２のブロッキングセクション２２Ｂの上方に配設され得、第１のブロッキングセクション２２Ａは、垂直方向Ｄ１に整合させられ、互いに分離され得る。いくつかの実施形態において、第１のブロッキングセクション２２Ａのそれぞれは、水平方向Ｄ２に第１のトラッピングセクション２４Ａのうちの１つとゲート材料層５０Ｇのうちの１つとの間に位置し得、互いに分離されて配設されている第１のブロッキングセクション２２Ａは、異なるメモリユニットにそれぞれ属することが可能である。いくつかの実施形態において、絶縁層３８Ａのうちの１つは、垂直方向Ｄ１に互いに隣接する第１のトラッピングセクション２４Ａのうちの２つの間に部分的に位置し得る。換言すれば、垂直方向Ｄ１に互いに隣接する第１のトラッピングセクション２４Ａのうちの２つは、絶縁層３８Ａによって分離され得る。追加的に、いくつかの実施形態において、３Ｄメモリデバイス１００は、絶縁層３８Ａのうちの少なくとも１つに配設されている第２の空隙４０をさらに含むことが可能である。いくつかの実施形態において、第２の空隙４０は、ゲート材料層５０Ｇ同士の間の静電容量を低減させるために、および、ゲート材料層５０Ｇ同士の間のＲＣ遅延問題を改善するために、垂直方向Ｄ１に互いに隣接するゲート材料層５０Ｇのうちの２つの間に位置し得る。いくつかの実施形態において、隣接するメモリユニット同士の間の干渉問題をさらに低減させるために、第２の空隙４０は、垂直方向Ｄ１に互いに隣接して配設されている第１のブロッキングセクション２２Ａのうちの２つの間に部分的に位置し得、および／または、垂直方向Ｄ１に互いに隣接して配設されている第１のトラッピングセクション２４Ａのうちの２つの間に部分的に位置し得るが、それに限定されない。いくつかの実施形態において、水平方向Ｄ２に絶縁層３８Ａと半導体層２８との間にトラッピング層２４を形成することを回避するために、垂直方向Ｄ１への第１のトラッピングセクション２４Ａのそれぞれの長さＬ１は、垂直方向Ｄ１へのゲート材料層５０Ｇのそれぞれの長さＬ３よりも小さくなっていることが可能である。いくつかの実施形態において、垂直方向Ｄ１への第１のブロッキングセクション２２Ａのそれぞれの長さＬ２は、同様に、垂直方向Ｄ１へのゲート材料層５０Ｇのそれぞれの長さＬ３よりも小さくなっていることが可能であるが、それに限定されない。

いくつかの実施形態において、３Ｄメモリデバイス１００は、第１の封鎖層１６、第２の封鎖層１８、ドープ領域３６、第１の酸化物領域４２、第２の酸化物領域４４、第２の絶縁材料６０、スリット構造体７０、および第１の開口部Ｈ１をさらに含むことが可能である。第１の封鎖層１６および第２の封鎖層１８は、交互の誘電体／ゲート材料スタックＳＴ２の上に配設され得、垂直構造体ＶＳは、第２の封鎖層１８および第１の封鎖層１６をさらに貫通することが可能である。第１の酸化物領域４２は、エピタキシャル層２０に配設され得、第１の酸化物領域４２は、水平方向Ｄ２にエピタキシャル層２０とゲート材料層５０Ｇのうちの１つとの間に位置し得る。いくつかの実施形態において、第１の酸化物領域４２は、ＮＡＮＤメモリ構造体の中のＢＳＧトランジスターのゲート誘電体層の一部と見なされ得るが、それに限定されない。ドープ領域３６は、基板１０に配設され得、第２の酸化物領域４４は、ドープ領域３６の上に配設され得る。第１の開口部Ｈ１は、垂直方向Ｄ１にドープ領域３６の上方に位置する、第２の封鎖層１８、第１の封鎖層１６、および、交互の誘電体／ゲート材料スタックＳＴ２を貫通することが可能である。スリット構造体７０は、第１の開口部Ｈ１に配設され得、ドープ領域３６と接触して電気的に接続されるように、ドープ領域３６の上方の第２の酸化物領域４４を貫通することが可能である。第２の絶縁材料６０は、第１の開口部Ｈ１に配設され得、ゲート材料層５０Ｇからスリット構造体７０を絶縁するために、水平方向Ｄ２にスリット構造体７０を取り囲むことが可能である。いくつかの実施形態において、基板１０がＰ型半導体基板であるときには、ドープ領域３６は、Ｎ型ドープ領域であることが可能であり、ドープ領域３６は、共通のソース領域と見なされ得、スリット構造体７０は、ソース接触構造体と見なされ得るが、それに限定されない。

図３～図１５および図１～図２を参照されたい。図３は、本開示の実施形態による３Ｄメモリデバイスの製造方法のフローチャートであり、図４～図１５は、この実施形態では、３Ｄメモリデバイスの製造方法を図示する概略図である。図５は、図４の後に続くステップにおける概略図であり、図６は、図５の後に続くステップにおける概略図であり、図７は、図６の後に続くステップにおける概略図であり、図８は、図７の後に続くステップにおける概略図であり、図９は、図８の後に続くステップにおける概略図であり、図１０は、図９の後に続くステップにおける概略図であり、図１１は、図１０の後に続くステップにおける概略図であり、図１２は、図１１の後に続くステップにおける概略図であり、図１３は、図１２の後に続くステップにおける概略図であり、図１４は、図１３の後に続くステップにおける概略図であり、図１５は、図１４の後に続くステップにおける概略図であり、図１は、図１５の後に続くステップにおける概略図と見なされ得る。３Ｄメモリデバイス１００の製造方法は、それに限定されないが、以下のステップを含むことが可能である。図４に示されているように、基板１０が提供され、交互の犠牲スタックＳＴ１が基板１０の上に形成される。いくつかの実施形態において、基板１０は、シリコン（たとえば、単結晶シリコン、多結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、リン化インジウム（ＩｎＰ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレーター（ＳＯＩ）、ゲルマニウムオンインシュレーター（ＧＯＩ）、または、それらの任意の適切な組み合わせを含むことが可能である。交互の犠牲スタックＳＴ１は、垂直方向Ｄ１に交互に積層されている複数の第１の犠牲層１２および複数の第２の犠牲層１４を含むことが可能である。後続のプロセスにおいて必要とされるエッチング選択性を提供するために、第１の犠牲層１２の材料組成は、第２の犠牲層１４の材料組成とは異なっている。たとえば、第１の犠牲層１２の材料は、酸化ケイ素または窒化ケイ素を含むことが可能であり、第２の犠牲層１４の材料は、ポリシリコンを含むことが可能であるが、それに限定されない。いくつかの実施形態において、第１の犠牲層１２および第２の犠牲層１４は、必要とされるエッチング選択性を備えた他の適切な材料からも作製され得る。いくつかの実施形態において、交互の犠牲スタックＳＴ１の中の第１の犠牲層１２および第２の犠牲層１４の合計数は、３２または６４であることが可能であるが、それに限定されない。

図３および図４に示されているように、ステップＳ１１において、垂直構造体ＶＳは、垂直方向Ｄ１に交互の犠牲スタックＳＴ１を貫通して形成され得る。いくつかの実施形態において、第１の封鎖層１６および第２の封鎖層１８は、垂直構造体ＶＳを形成するステップの前に形成され得、垂直構造体ＶＳは、垂直方向Ｄ１に第２の封鎖層１８および第１の封鎖層１６をさらに貫通することが可能である。いくつかの実施形態において、第１の封鎖層１６および第２の封鎖層１８は、第１の犠牲層１２を除去するように構成された後続のプロセス、および、第２の犠牲層１４を除去するように構成された後続のプロセスによってエッチングされることを回避するために、第１の犠牲層１２の材料および第２の犠牲層１４の材料とは異なる誘電材料を含むことが可能である。

いくつかの実施形態において、垂直構造体ＶＳの形成方法は、それに限定されないが、以下のステップを含むことが可能である。最初に、開口部が、垂直方向Ｄ１に交互の犠牲スタックＳＴ１を貫通して形成され得る。いくつかの実施形態において、３Ｄメモリデバイスの上面図における開口部の形状は、円形、長方形、または他の適切な閉じた形状であることが可能である。いくつかの実施形態において、基板１０の一部は、開口部によって露出され得、基板１０の一部は、開口部を形成するステップによって除去され得る。その後に、エピタキシャル層２０が、開口部の中に形成され得、次いで、ブロッキング層２２、トラッピング層２４、およびトンネリング層２６が、垂直方向Ｄ１にエピタキシャル層２０の上方に形成され得る。いくつかの実施形態において、エピタキシャル層２０は、選択エピタキシャル成長（ＳＥＧ）プロセスによって形成されたポリシリコン層であることが可能であり、エピタキシャル層２０は、開口部によって露出された基板１０の表面において成長することが可能であるが、それに限定されない。エピタキシャル層２０は、他の適切なエピタキシャル材料を含むことが可能であり、および／または、いくつかの実施形態において、他の適切なプロセスによって形成され得る。追加的に、ブロッキング層２２、トラッピング層２４、およびトンネリング層２６は、原子層堆積（ＡＬＤ）プロセス、化学蒸着（ＣＶＤ）プロセス、または他の適切なフィルム形成プロセスなどのような、堆積プロセスによって形成され得る。いくつかの実施形態において、ブロッキング層２２は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、または、それらの任意の組み合わせを含むことが可能であり、トラッピング層２４は、窒化ケイ素、酸窒化ケイ素、シリコン、または、それらの任意の組み合わせを含むことが可能であり、トンネリング層２６は、酸化ケイ素、酸窒化ケイ素、または、それらの任意の組み合わせを含むことが可能である。たとえば、ブロッキング層２２、トラッピング層２４、およびトンネリング層２６は、酸化物－窒化物－酸化物（ＯＮＯ）構造体であることが可能であるが、それに限定されない。

その後に、開口部が、ブロッキング層２２の底部部分、トラッピング層２４の底部部分、および、トンネリング層２６の底部部分を垂直方向Ｄ１に貫通して形成され、エピタキシャル層２０の一部を露出させることが可能であり、半導体層２８が、交互の犠牲スタックＳＴ１を貫通する開口部の中に形成され得、ブロッキング層２２、トラッピング層２４、およびトンネリング層２６を貫通する開口部の中に形成され得る。半導体層２８は、垂直方向Ｄ１に細長くなっていることが可能であり、半導体層２８は、水平方向Ｄ２に、トンネリング層２６、トラッピング層２４、およびブロッキング層２２によって取り囲まれ得る。充填層３０および導電性構造体３４が、半導体層２８を形成するステップの後に形成され得る。充填層３０は、水平方向Ｄ２に、半導体層２８、トンネリング層２６、トラッピング層２４、およびブロッキング層２２によって取り囲まれ得る。いくつかの実施形態において、半導体層２８は、アモルファスシリコン、ポリシリコン、または他の適切な半導体材料を含むことが可能であり、充填層３０は、酸化物または他の適切な絶縁材料を含むことが可能であるが、それに限定されない。導電性構造体３４が、充填層３０の上方の凹部の上に形成され得、導電性構造体３４は、ポリシリコンまたは他の適切な導電性材料を含むことが可能である。いくつかの実施形態において、トンネリング層２６は、電子電荷（電子または正孔）をトンネリングするために使用され得る。半導体層２８からの電子または正孔は、トンネリング層２６を通ってトラッピング層２４にトンネルすることが可能であり、トラッピング層２４は、メモリ動作のための電子電荷（電子または正孔）を貯蔵するために使用され得るが、それに限定されない。したがって、垂直構造体ＶＳは、エピタキシャル層２０、ブロッキング層２２、トラッピング層２４、トンネリング層２６、半導体層２８、充填層３０、第１の空隙３２、および導電性構造体３４を含むことが可能であるが、それに限定されない。

図５に示されているように、第１の開口部Ｈ１は、第２の封鎖層１８、第１の封鎖層１６、および交互の犠牲スタックＳＴ１を貫通して形成され得、垂直構造体ＶＳを形成するステップの後に、基板１０の一部を露出させることが可能であり、ドープ領域３６は、第１の開口部Ｈ１によって露出された基板１０の中に形成され得る。いくつかの実施形態において、ドープ領域３６は、インプランテーションプロセスまたは他の適切なドーピングアプローチによって形成され得る。いくつかの実施形態において、ドープ領域３６は、共通のソース領域と見なされ得、第１の開口部Ｈ１は、共通のソーストレンチと見なされ得るが、それに限定されない。いくつかの実施形態において、第１の開口部Ｈ１およびドープ領域３６を形成するステップによって損傷および／または影響を受けることから垂直構造体ＶＳを保護するために、パターニングされたマスク層（図示せず）が、第１の開口部Ｈ１を形成するステップの前に、垂直構造体ＶＳをカバーするように形成され得、パターニングされたマスク層は、ドープ領域３６が形成された後に除去され得るが、それに限定されない。いくつかの実施形態において、垂直構造体ＶＳは、第２の封鎖層１８を貫通しない場合があり、第２の封鎖層１８は、後続のプロセスによって損傷および／または影響を受けることから垂直構造体ＶＳを保護するために、後続のプロセスの間に垂直構造体ＶＳをカバーすることが可能であるが、それに限定されない。

図３および図６に示されているように、ステップＳ１２において、ドープ領域３６を形成するステップの後に、垂直構造体ＶＳの一部を露出させるために、交互の犠牲スタックＳＴ１の中の第１の犠牲層１２が除去され得る。いくつかの実施形態において、第１の犠牲層１２は、他の材料層に損傷を与えることなく第１の犠牲層１２を完全に除去することができるウェットエッチングプロセスまたは他の適切な除去アプローチによって除去され得る。図３、図６、および図７に示されているように、ステップＳ１３において、エッチングプロセスが、第１の犠牲層１２を除去するステップによって露出されたブロッキング層２２の一部を除去するために実施され得る。ブロッキング層２２は、エッチングプロセスによってエッチングされ、トラッピング層２４の一部を露出させることが可能であり、ブロッキング層２２は、エッチングプロセスによってエッチングされ、第１のブロッキングセクション２２Ａおよび第２のブロッキングセクション２２Ｂを含むことが可能である。換言すれば、ブロッキング層２２の一部分は、エッチングプロセスによってエッチングされ、第１のブロッキングセクション２２Ａになることが可能であり、ブロッキング層２２の別の部分は、エッチングプロセスによってエッチングされ、第２のブロッキングセクション２２Ｂになることが可能である。複数の第２の開口部Ｈ２が、水平方向Ｄ２にブロッキング層２２を貫通して形成され得、トラッピング層２４の一部を露出させることが可能である。第１のブロッキングセクション２２Ａは、垂直方向Ｄ１に整合させられ、互いに分離され得る。第１のブロッキングセクション２２Ａは、垂直方向Ｄ１に第２のブロッキングセクション２２Ｂの上方に配設され得、第２のブロッキングセクション２２Ｂは、第１のブロッキングセクション２２Ａから分離されて配設され得る。

図３、図７、および図８に示されているように、ステップＳ１４において、別のエッチングプロセスは、第２の開口部Ｈ２によって露出されたトラッピング層２４を除去するために実施され得る。トラッピング層２４は、エッチングプロセスによってエッチングされ、トンネリング層２６の一部を露出させることが可能であり、トラッピング層２４は、エッチングプロセスよってエッチングされ、第１のトラッピングセクション２４Ａおよび第２のトラッピングセクション２４Ｂを含むことが可能である。換言すれば、トラッピング層２４の一部分は、エッチングプロセスによってエッチングされ、第１のトラッピングセクション２４Ａになることが可能であり、トラッピング層２４の別の部分は、エッチングプロセスによってエッチングされ、第２のトラッピングセクション２４Ｂになることが可能である。複数の第３の開口部Ｈ３が、水平方向Ｄ２にトラッピング層２４を貫通して形成され得、トンネリング層２６の一部を露出させることが可能である。第１のトラッピングセクション２４Ａは、垂直方向Ｄ１に整合させられ、互いに分離され得る。第１のトラッピングセクション２４Ａは、垂直方向Ｄ１に第２のトラッピングセクション２４Ｂの上方に配設され得、第２のトラッピングセクション２４Ｂは、第１のトラッピングセクション２４Ａから分離されて配設され得るが、それに限定されない。いくつかの実施形態において、第２のトラッピングセクション２４Ｂは、最も底部にある第１のトラッピングセクション２４Ａと直接的に接続され得る。いくつかの実施形態において、トラッピング層２４をエッチングするように構成されたエッチングプロセスは、第１のエッチングプロセスと見なされ得、ブロッキング層２２をエッチングするように構成されたエッチングプロセスは、第１のエッチングプロセスの前に実施される第２のエッチングプロセスと見なされ得る。第１のエッチングプロセスおよび第２のエッチングプロセスは、第１の犠牲層を除去するステップの後に実施され得る。いくつかの実施形態において、第１のエッチングプロセスおよび第２のエッチングプロセスは、高いエッチング選択性を備えたウェットエッチングプロセスまたは他の適切なエッチングアプローチを含むことが可能である。いくつかの実施形態において、特に、トンネリング層２６の材料がブロッキング層２２の材料と同様であるときに、第１のエッチングプロセスにおいて使用されるエッチャントは、第２のエッチングプロセスにおいて使用されるエッチャントとは異なっていることが可能であるが、本開示は、これに限定されない。いくつかの実施形態において、ブロッキング層２２およびトラッピング層２４は、また、第１のブロッキングセクション２２Ａおよび第１のトラッピングセクション２４Ａを形成するために、同じエッチングプロセスによってエッチングされ得る。

図３、図９、および図１０に示されているように、ステップＳ１５において、絶縁層３８Ａが、垂直方向Ｄ１に第２の犠牲層１４同士の間に形成され得る。いくつかの実施形態において、第１の絶縁材料３８は、第２の犠牲層１４同士の間に部分的に形成され得、ＣＶＤプロセスまたは他の適切なフィルム形成プロセスによって、第１の開口部Ｈ１の中に部分的に形成され得る。第１の絶縁材料３８は、酸化物、窒化物、酸窒化物、または他の適切な絶縁材料を含むことが可能である。第１の開口部Ｈ１の中に形成された第１の絶縁材料３８は、第２の犠牲層１４同士の間に絶縁層３８Ａを形成するために、その後に除去され得る。したがって、絶縁層３８Ａおよび第２の犠牲層１４が、垂直方向Ｄ１に交互に積層され得る。いくつかの実施形態において、絶縁層３８Ａのうちの１つは、垂直方向Ｄ１に互いに隣接する第１のトラッピングセクション２４Ａのうちの２つの間に部分的に位置し得る。換言すれば、垂直方向Ｄ１に互いに隣接する第１のトラッピングセクション２４Ａのうちの２つは、絶縁層３８Ａによって分離され得る。いくつかの実施形態において、特に、垂直方向Ｄ１に互いに隣接して位置する第２の犠牲層１４のうちの２つの間の距離が極端に短いとき、および／または、第１の絶縁材料３８のギャップ充填能力が比較的に悪いときには、１つまたは複数の第２の空隙４０が、絶縁層３８Ａのうちの１つの中に形成され得る。第２の空隙４０は、垂直方向Ｄ１に互いに隣接する第２の犠牲層１４のうちの２つの間に位置し得る。いくつかの実施形態において、第２の空隙４０は、垂直方向Ｄ１に互いに隣接して配設されている第１のブロッキングセクション２２Ａのうちの２つの間に部分的に位置し得、および／または、垂直方向Ｄ１に互いに隣接して配設されている第１のトラッピングセクション２４Ａのうちの２つの間に部分的に位置し得るが、それに限定されない。

図３および図１０～図１５に示されているように、ステップＳ１６において、第２の犠牲層１４は、絶縁層３８Ａを形成するステップの後に、ゲート材料層５０Ｇと置換され得る。第２の犠牲層１４をゲート材料層５０Ｇと置換する方法は、それに限定されないが、以下のステップを含むことが可能である。図１０および図１１に示されているように、第２の犠牲層１４は、垂直方向Ｄ１に絶縁層３８Ａ同士の間に複数の第４の開口部Ｈ４を形成するために除去され得る。いくつかの実施形態において、第４の開口部Ｈ４は、ゲートトレンチと見なされ得、第２の犠牲層１４は、他の材料層に損傷を与えることなく第２の犠牲層１４を完全に除去することができるウェットエッチングプロセスまたは他の適切な除去アプローチによって除去され得るが、それに限定されない。いくつかの実施形態において、第２の犠牲層１４の材料が基板１０の材料と同様であるときには、第１の開口部Ｈ１によって露出されるドープ領域３６の一部が、第２の犠牲層１４を除去するように構成されたエッチングプロセスによって除去され得る。

図１０～図１２に示されているように、いくつかの実施形態において、エピタキシャル層２０の一部は、第２の犠牲層１４を除去するステップの後に、および、ゲート材料層を形成するステップの前に、酸化プロセスによって第１の酸化物領域４２になるように酸化され得る。いくつかの実施形態において、第４の開口部Ｈ４のうちの１つは、エピタキシャル層２０の一部を露出させることが可能であり、第１の酸化物領域４２は、第４の開口部Ｈ４によって露出されたエピタキシャル層２０の中に形成され得る。いくつかの実施形態において、第１の酸化物領域４２を形成するための酸化プロセスは、熱酸化プロセス、化学的な酸化プロセス、または他の適切な酸化アプローチを含むことが可能であり、ドープ領域３６の一部は、酸化プロセスによって第２の酸化物領域４４になるように酸化され得るが、それに限定されない。図１３に示されているように、ゲート材料５０は、絶縁層３８Ａ同士の間に部分的に形成され得、第１の開口部Ｈ１の中に部分的に形成され得る。いくつかの実施形態において、ゲート材料５０は、単一の導電性材料、または、異なる材料層（たとえば、上記に説明されている図２に示されているゲート誘電体層５２、バリア層５４、および金属層５６など）を含む複合材料であることが可能である。いくつかの実施形態において、ゲート誘電体層５２は、高ｋ誘電材料または他の適切な誘電材料を含むことが可能であり、バリア層５４は、窒化チタン、窒化タンタル、または他の適切なバリア材料を含むことが可能であり、金属層５６は、比較的に低い抵抗率を有する金属材料（たとえば、銅、アルミニウム、タングステン、または他の適切な金属材料など）を含むことが可能である。

図１３および図１４に示されているように、第１の開口部Ｈ１の中に形成されたゲート材料５０は、絶縁層３８Ａ同士の間にゲート材料層５０Ｇを形成するために、その後に除去され得る。したがって、絶縁層３８Ａおよびゲート材料層５０Ｇは、交互の誘電体／ゲート材料スタックＳＴ２を形成するために、垂直方向Ｄ１に交互に積層され得る。いくつかの実施形態において、ゲート材料層５０Ｇは、水平方向Ｄ２に凹んでいることが可能であるが、それに限定されない。いくつかの実施形態において、ゲート材料層５０Ｇ同士の間の静電容量を低減させるために、および、ゲート材料層５０Ｇ同士の間のＲＣ遅延問題を改善するために、第２の空隙４０が、垂直方向Ｄ１に互いに隣接するゲート材料層５０Ｇのうちの２つの間に位置し得る。いくつかの実施形態において、第１の酸化物領域４２が、水平方向Ｄ２にエピタキシャル層２０とゲート材料層５０Ｇのうちの１つとの間に位置し得、第１の酸化物領域４２は、ＮＡＮＤメモリ構造体の中のＢＳＧトランジスターのゲート誘電体層の一部と見なされ得るが、それに限定されない。

図１５および図１に示されているように、いくつかの実施形態において、第２の絶縁材料６０が、第１の開口部Ｈ１の中に形成され得、スリット構造体７０が、ドープ領域３６と接触して電気的に接続されるように、ドープ領域３６の上方の第２の絶縁材料６０および第２の酸化物領域４４を貫通するように形成され得る。いくつかの実施形態において、第２の絶縁材料６０は、酸化ケイ素または他の適切な絶縁材料を含むことが可能であり、スリット構造体７０は、導電性材料（たとえば、タングステン、銅、アルミニウム、または他の適切な導電性材料など）を含むことが可能である。

上記の説明を要約すると、本開示による３Ｄメモリデバイスおよびその製造方法において、トラッピング層は、複数の第１のトラッピングセクションを含み、複数の第１のトラッピングセクションは、垂直方向に整合させられ、隣接するメモリユニット同士の間の干渉を低減させるために互いに分離されている。垂直方向に配置されている複数のメモリユニットに対応して位置する連続的なトラッピング層の中の電荷の横方向拡散、および／または、水平方向に絶縁層と半導体層との間に位置するトラッピング層の中に捕獲された電荷によって発生させられる結合効果などのような、関連の問題が回避され得、３Ｄメモリデバイスの電気的性能が、それにしたがって改善され得る。加えて、ゲート材料層同士の間の静電容量を低減させるために、および、ゲート材料層同士の間のＲＣ遅延問題を改善するために、空隙が、垂直方向に互いに隣接するゲート材料層のうちの２つの間に配設されている絶縁層の中に形成され得る。

当業者は、本発明の教示を保ちながら、デバイスおよび方法の多数の修正例および代替例が作製され得るということに容易に気付くこととなる。したがって、上記の開示は、添付の特許請求の範囲の境界および境界線によってのみ限定されるものと解釈されるべきである。

１０ 基板
１２ 第１の犠牲層
１４ 第２の犠牲層
１６ 第１の封鎖層
１８ 第２の封鎖層
２０ エピタキシャル層
２２ ブロッキング層
２２Ａ 第１のブロッキングセクション
２２Ｂ 第２のブロッキングセクション
２４ トラッピング層
２４Ａ 第１のトラッピングセクション
２４Ｂ 第２のトラッピングセクション
２６ トンネリング層
２８ 半導体層
３０ 充填層
３２ 第１の空隙
３４ 導電性構造体
３６ ドープ領域
３８ 第１の絶縁材料
３８Ａ 絶縁層
４０ 第２の空隙
４２ 第１の酸化物領域
４４ 第２の酸化物領域
５０ ゲート材料
５０Ｇ ゲート材料層
５２ ゲート誘電体層
５４ バリア層
５６ 金属層
６０ 第２の絶縁材料
７０ スリット構造体
１００ ３Ｄメモリデバイス
Ｄ１ 垂直方向
Ｄ２ 水平方向
Ｈ１ 第１の開口部
Ｈ２ 第２の開口部
Ｈ３ 第３の開口部
Ｈ４ 第４の開口部
Ｌ１ 第１のトラッピングセクション２４Ａの長さ
Ｌ２ 第１のブロッキングセクション２２Ａの長さ
Ｌ３ ゲート材料層５０Ｇの長さ
ＳＴ１ 交互の犠牲スタック
ＳＴ２ 交互誘電体／ゲート材料スタック
ＶＳ 垂直構造体

Claims (10)

1. 基板と、
   前記基板の上に配設されている絶縁層と、
   前記基板の上に配設されているゲート材料層であって、前記絶縁層および前記ゲート材料層は、垂直方向に交互に積層されている、ゲート材料層と、
   前記垂直方向に前記ゲート材料層を貫通する垂直構造体であって、前記垂直構造体は、
   前記垂直方向に細長くなっている半導体層、
   水平方向に前記半導体層を取り囲むトラッピング層であって、前記トラッピング層が、前記垂直方向に整合させられ、互いに分離された複数のトラッピングセクションを含み、前記垂直方向における前記トラッピングセクションのそれぞれの長さが、前記垂直方向における前記ゲート材料層のそれぞれの長さより小さい、トラッピング層、
   前記半導体層と前記トラッピング層との間に配設されるトンネリング層、および、
   前記絶縁層のうちの少なくとも１つに配設されている空隙であって、前記空隙が、前記垂直方向に互いに隣接する前記ゲート材料層のうちの２つの間に位置し、前記空隙が、前記絶縁層の少なくとも１つの一部によって前記トンネリング層から分離される、空隙、
   を含む、垂直構造体と、
   を備え、
   前記トラッピングセクションが第１のトラッピングセクション及び第２のトラッピングセクションを含み、
   前記第１のトラッピングセクションが前記垂直方向に前記第２のトラッピングセクションの上方に配設され、
   前記第２のトラッピングセクションが前記第１のトラッピングセクションのそれぞれから分離され、
   前記絶縁層の１つが、前記垂直方向に前記トンネリング層の下に完全に配設される前記第２のトラッピングセクション、及び前記第１のトラッピングセクションの１つと直接的に接続される、３次元（３Ｄ）メモリデバイス。
2. 前記トラッピングセクションのうちの１つは、前記水平方向に前記半導体層と前記ゲート材料層のうちの１つとの間に位置する、請求項１に記載の３Ｄメモリデバイス。
3. 前記絶縁層のうちの１つは、前記垂直方向に互いに隣接する前記トラッピングセクションのうちの２つの間に部分的に位置する、請求項１に記載の３Ｄメモリデバイス。
4. 前記垂直構造体は、前記水平方向に前記トラッピング層および前記半導体層を取り囲むブロッキング層をさらに含み、前記ブロッキング層は、前記垂直方向に整合させられ、互いに分離されているブロッキングセクションを含む、請求項１に記載の３Ｄメモリデバイス。
5. 前記ブロッキングセクションのうちの１つは、前記水平方向に前記トラッピングセクションのうちの１つと前記ゲート材料層のうちの１つとの間に配設されている、請求項４に記載の３Ｄメモリデバイス。
6. 前記垂直方向は、前記水平方向と直交する、請求項１に記載の３Ｄメモリデバイス。
7. 前記絶縁層のそれぞれが、酸化物、窒化物または酸窒化物である、請求項１に記載の３Ｄメモリデバイス。
8. 前記半導体層が前記垂直方向に前記第２のトラッピングセクションを貫通し、
   前記第２のトラッピングセクションの全体が、前記垂直方向に前記トンネリング層の下に完全に配設され、
   前記垂直方向に前記トンネリング層の下に完全に配設された前記第２のトラッピングセクションに直接的に接続された前記絶縁層の１つの材料組成が、前記第１のトラッピングセクションの１つに直接的に接続された前記絶縁層の１つの材料組成と同一である、
   請求項１に記載の３Ｄメモリデバイス。
9. 前記垂直方向に前記トンネリング層の下に完全に配設される前記第２のトラッピングセクション、及び前記第１のトラッピングセクションの１つと直接的に接続される前記絶縁層の１つが、前記垂直方向に前記第１のトラッピングセクションの下に完全に配設される、請求項８に記載の３Ｄメモリデバイス。
10. 前記垂直方向に前記トンネリング層の下に完全に配設される前記第２のトラッピングセクションと直接的に接続される前記絶縁層の１つ、及び前記第１のトラッピングセクションの１つと直接的に接続される前記絶縁層の１つが、互いに直接的に接続される、請求項８に記載の３Ｄメモリデバイス。

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