JP7334638B2 - 半導体装置 - Google Patents

Description

本明細書に開示の技術は、半導体装置に関する。

特許文献１に開示の半導体装置は、ソース電極と層間絶縁膜とゲート配線を有している。ソース電極は、半導体基板上に配置されており、トランジスタのソースに接続されている。層間絶縁膜は、半導体基板上に配置されている。ゲート配線は、層間絶縁膜上に配置されており、トランジスタのゲートに接続されている。半導体基板は、ゲート配線の下部で層間絶縁膜に接するｐ型領域を有している。ｐ型領域は、ソース電極に接している。このため、ｐ型領域は、ソース電極と略同電位を有している。ソース電極と略同電位のｐ型領域をゲート配線の下部に配置することで、ゲート配線の下部の層間絶縁膜に印加される電圧を低減し、層間絶縁膜の劣化を抑制することができる。

特開２０１３－２３９５５４号公報

特許文献１の半導体装置では、ゲート配線の下部のｐ型領域に電流が流入する場合がある。ｐ型領域に流入した電流は、ソース電極へ流れる。すると、ゲート配線の下部においてｐ型領域の電位が上昇する。このため、ゲート配線に高い電圧が印加され、層間絶縁膜の劣化が進行する。本明細書では、層間絶縁膜の劣化をより好適に抑制する技術を提案する。

本明細書が開示する半導体装置は、トランジスタを有する半導体基板と、前記半導体基板上に配置されているとともに前記トランジスタのソースに接続されているソース電極と、前記半導体基板上に配置されている層間絶縁膜と、前記層間絶縁膜上に配置されているとともに前記トランジスタのゲートに接続されているゲート配線、を有する。前記半導体基板が、第１ｐ型領域と、ｎ型領域と、第２ｐ型領域を有する。前記第１ｐ型領域は、前記ゲート配線の下部で前記層間絶縁膜に接している。前記ｎ型領域は、前記第１ｐ型領域に接している。前記第２ｐ型領域は、前記ｎ型領域に接し、前記ｎ型領域によって前記第１ｐ型領域から分離されており、前記ソース電極に接している。

この半導体装置では、ゲート配線の下部の第１ｐ型領域の周囲に、ｎ型領域と、第２ｐ型領域が配置されている。第２ｐ型領域に電流が流れていない状態では、ｎ型領域と第１ｐ型領域が第２ｐ型領域と略同電位（すなわち、ソース電極と略同電位）となる。このため、層間絶縁膜に高い電圧は印加されない。また、第２ｐ型領域に電流が流入する場合がある。第２ｐ型領域に流入した電流は、ソース電極へ流れる。また、第２ｐ型領域に流入した電流の一部は、ｎ型領域を経由してソース電極へ流れる。このため、第２ｐ型領域に電流が流れると、ゲート配線の下部の第２ｐ型領域とｎ型領域の電位が上昇する。しかしながら、この場合でも、ｎ型領域から第１ｐ型領域へは電流が流入しないので、第１ｐ型領域の電位はあまり変化しない。すなわち、第２ｐ型領域に電流が流入する場合でも、ゲート配線の下部で層間絶縁膜に接する第１ｐ型領域の電位はあまり変化せず、層間絶縁膜に高い電圧は印加されない。このように、この半導体装置では、層間絶縁膜に高い電圧が印加されることを抑制でき、層間絶縁膜の劣化を抑制できる。

実施例１の半導体装置の断面図。 比較例の半導体装置の断面図。 実施例１を変形した変形例１の半導体装置の説明図。 実施例１を変形した変形例２の半導体装置の説明図。 実施例２の半導体装置の断面図。

図１に示す実施例１の半導体装置１０は、半導体基板１２を有している。半導体基板１２は、炭化ケイ素（ＳｉＣ）により構成されている。半導体基板１２の上面に、ソース電極１４が設けられている。半導体基板１２の下面に、ドレイン電極１６が設けられている。

ソース電極１４の下部の半導体基板１２の上面に、トレンチ１８が設けられている。なお、図１では１つのトレンチ１８が示されているが、半導体基板１２の上面に複数のトレンチ１８が設けられている。各トレンチ１８内に、ゲート絶縁膜２０とゲート電極２２が配置されている。ゲート電極２２は、ゲート絶縁膜２０によって半導体基板１２から絶縁されている。各ゲート電極２２の上面は、層間絶縁膜２４によって覆われている。層間絶縁膜２４は、酸化シリコンによって構成されている。各ゲート電極２２は、層間絶縁膜２４によってソース電極１４から絶縁されている。

ソース電極１４の下部の半導体基板１２内に、ソース領域３０、ボディ領域３２、ドリフト領域３６、及び、ドレイン領域３８が設けられている。ソース領域３０は、高濃度のｎ型領域であり、ソース電極１４にオーミック接触している。ソース領域３０は、ゲート絶縁膜２０に接している。ボディ領域３２は、コンタクト領域３２ａと低濃度領域３２ｂを有している。コンタクト領域３２ａは、高濃度のｐ型領域であり、ソース電極１４にオーミック接触している。低濃度領域３２ｂは、コンタクト領域３２ａよりも低いｐ型不純物濃度を有するｐ型領域である。低濃度領域３２ｂは、ソース領域３０とコンタクト領域３２ａに接している。低濃度領域３２ｂは、ソース領域３０の下側でゲート絶縁膜２０に接している。ドリフト領域３６は、低濃度のｎ型領域である。ドリフト領域３６は、低濃度領域３２ｂの下側に配置されている。ドリフト領域３６は、低濃度領域３２ｂの下側でゲート絶縁膜２０に接している。ドレイン領域３８は、高濃度のｎ型領域である。ドレイン領域３８は、ドリフト領域３６の下側に配置されている。ドレイン領域３８は、ドレイン電極１６にオーミック接触している。ソース領域３０、ボディ領域３２、ドリフト領域３６、ドレイン領域３８、及び、ゲート電極２２等によって、ＦＥＴが構成されている。

ソース電極１４に覆われていない範囲の半導体基板１２上に、層間絶縁膜４０とゲート配線４２が設けられている。層間絶縁膜４０は、酸化シリコンによって構成されている。層間絶縁膜４０は、半導体基板１２の上面上に配置されている。ゲート配線４２は、ポリシリコンによって構成されている。ゲート配線４２は、層間絶縁膜４０上に配置されている。ゲート配線４２は、層間絶縁膜４０によって半導体基板１２から絶縁されている。ゲート配線４２は、図示しない位置で、各ゲート電極２２に接続されている。また、ゲート配線４２は、図示しないゲートパッドに接続されている。ゲートパッドとゲート配線４２を介して、各ゲート電極２２の電位が制御される。ゲート配線４２は、層間絶縁膜２４によって覆われている。

ゲート配線４２の下部の半導体基板１２内に、第１ｐ型領域５１と、ｎ型領域５４と、第２ｐ型領域５２が配置されている。第１ｐ型領域５１は、ゲート配線４２の下部の層間絶縁膜４０に接している。ｎ型領域５４は、第１ｐ型領域５１の周囲に配置されており、第１ｐ型領域５１に接している。第２ｐ型領域５２は、ボディ領域３２と連続する領域である。第２ｐ型領域５２は、ｎ型領域５４の周囲に配置されており、ｎ型領域５４に接している。第２ｐ型領域５２は、ｎ型領域５４によって第１ｐ型領域５１から分離されている。第２ｐ型領域５２は、コンタクト領域５２ａと低濃度領域５２ｂを有している。コンタクト領域５２ａは、低濃度領域５２ｂよりも高いｐ型不純物濃度を有している。コンタクト領域５２ａは、ソース電極１４にオーミック接触している。低濃度領域５２ｂは、ｎ型領域５４及びコンタクト領域５２aと接している。低濃度領域５２ｂに対して下側からドリフト領域３６が接している。

第１ｐ型領域５１のｐ型不純物濃度は、ｎ型領域５４のｎ型不純物濃度よりも高い。ｎ型領域５４のｎ型不純物濃度は、低濃度領域５２ｂのｐ型不純物濃度よりも高い。一例では、第１ｐ型領域５１のｐ型不純物濃度を１×１０^１９～１×１０^２０／ｃｍ^３とし、ｎ型領域５４のｎ型不純物濃度を１×１０^１９～１×１０^２０／ｃｍ^３とし、低濃度領域５２ｂのｐ型不純物濃度を１×１０^１６～１×１０^１７／ｃｍ^３とすることができる。

第１ｐ型領域５１、ｎ型領域５４、及び、第２ｐ型領域５２は、イオン注入により形成することができる。この場合、第１ｐ型領域５１、コンタクト領域５２ａ、及び、コンタクト領域３２ａを共通のイオン注入工程で形成することができる。また、ｎ型領域５４とソース領域３０を共通のイオン注入工程で形成することができる。また、低濃度領域５２ｂと低濃度領域３２ｂを共通のイオン注入工程で形成することができる。

ＦＥＴをターンオフするときには、ドリフト領域３６から第２ｐ型領域５２に電流が流入する。それ以外の場合には、ゲート配線４２の下部の第２ｐ型領域５２には電流が流れない。第２ｐ型領域５２に電流が流れていない状態では、第２ｐ型領域５２の電位はソース電極１４の電位と略等しい。このため、ｎ型領域５４と第１ｐ型領域５１の電位も、ソース電極１４の電位と略等しい。ゲート配線４２の電位は、図示しないゲートパッドによって制御される。ゲート配線４２の電位は、ソース電極１４の電位に近い範囲（例えば、０～１０Ｖの範囲）で変動する。このため、第２ｐ型領域５２に電流が流れていない状態では、ゲート配線４２と第１ｐ型領域５１の間にそれほど高い電位差は生じず、層間絶縁膜４０に高い電圧は印加されない。

ＦＥＴをターンオフするときには、破線矢印１００に示すように、ドリフト領域３６からボディ領域３２と第２ｐ型領域５２にホール（すなわち、電流）が流入する。第２ｐ型領域５２に流入した電流は、矢印１０２に示すように、第２ｐ型領域５２内を流れてソース電極１４に排出される。このように第２ｐ型領域５２内に電流が流れるので、ゲート配線４２の下部（すなわち、位置Ａ）において第２ｐ型領域５２の電位が上昇する。位置Ａにおいて第２ｐ型領域５２の電位が上昇すると、第２ｐ型領域５２とｎ型領域５４の界面のｐｎ接合５６に順方向に電圧が印加される。このため、ｐｎ接合５６がオンし、矢印１０４に示すように、電流がｎ型領域５４に流入する。ｎ型領域５４に流入した電流は、矢印１０４に示すようにソース電極１４に排出される。このようにｎ型領域５４内に電流が流れるので、ゲート配線４２の下部（すなわち、位置Ｂ）においてｎ型領域５４の電位が上昇する。位置Ｂにおいてｎ型領域５４の電位が上昇すると、ｎ型領域５４と第１ｐ型領域５１の界面のｐｎ接合５８に逆方向に電圧が印加される。このため、ｐｎ接合５８はオンせず、第１ｐ型領域５１には電流が流入しない。したがって、第１ｐ型領域５１の電位はフローティングとなる。したがって、位置Ｂにおいてｎ型領域５４の電位が上昇しても、第１ｐ型領域５１の電位はあまり上昇しない。このため、層間絶縁膜４０に高い電圧が印加されない。

以上に説明したように、実施例１の半導体装置１０では、第２ｐ型領域５２に電流が流れている状態でも、第２ｐ型領域５２に電流が流れていない状態でも、層間絶縁膜４０に高い電圧が印加されない。したがって、層間絶縁膜４０の劣化を抑制することができる。

また、ゲート配線４２と第２ｐ型領域５２が層間絶縁膜４０を介して対向しているので、この部分にコンデンサが形成されている。図２に示すように、ゲート配線４２の直下の位置で第２ｐ型領域５２が層間絶縁膜４０に接していると、ゲート配線４２と第２ｐ型領域５２の間の静電容量は極めて大きい。これに対し、図１に示すように、ゲート配線４２と第２ｐ型領域５２の間に電位がフローティングしている第１ｐ型領域５１が存在すると、ゲート配線４２と第２ｐ型領域５２の間の静電容量は、ゲート配線４２と第１ｐ型領域５１の間の静電容量と第１ｐ型領域５１と第２ｐ型領域５２の間の静電容量の合成容量（直列接続されたコンデンサの合成容量）となる。このため、図１では、ゲート配線４２と第２ｐ型領域５２の間の静電容量が小さい。このように、第１ｐ型領域５１が設けられていることで、ゲート配線４２と第２ｐ型領域５２の間の静電容量が小さくなり、これによって、ＦＥＴのゲート－ソース間容量が低減される。

なお、図３に示すように、ｎ型領域５４がソース電極１４にオーミック接触していてもよい。この構成によれば、ｎ型領域５４の電位がより安定するので、層間絶縁膜４０に印加される電圧をより効果的に抑制することができる。

また、図４に示すように、半導体基板１２上に２つのソース電極１４を配置し、第２ｐ型領域５２を第１コンタクト部５２ｘと第２コンタクト部５２ｙでソース電極１４に接触させてもよい。この場合、第１コンタクト部５２ｘと第２コンタクト部５２ｙの間にゲート配線４２を配置してもよい。この構成によれば、第２ｐ型領域５２に電流が流れるときに、第１コンタクト部５２ｘと第２コンタクト部５２ｙのそれぞれから電流がソース電極１４に排出される。このため、第２ｐ型領域５２内の電流経路の電気抵抗が低減され、ゲート配線４２の下部の位置で第２ｐ型領域５２の電位がより上昇し難い。これによって、層間絶縁膜４０に印加される電圧をより効果的に抑制することができる。

図５に示す実施例２の半導体装置２００では、ドリフト領域３６が、高濃度領域３６ａと低濃度領域３６ｂを有している。高濃度領域３６ａは、トレンチ１８の下端を含む深さに配置されている。低濃度領域３６ｂは、高濃度領域３６ａの下側に配置されている。また、半導体基板１２は、トレンチ１８の下部のドリフト領域３６内に配置された底部ｐ型領域２０２を有している。また、半導体基板１２は、半導体基板１２の上面から底部ｐ型領域２０２に達する位置まで伸びる接続ｐ型領域２０４を有している。接続ｐ型領域２０４の上端は、ソース電極１４にオーミック接触している。

また、実施例２の半導体装置２００では、第２ｐ型領域５２の低濃度領域５２ｂが、底部ｐ型領域２０２と同じ深さに配置されている。また、第２ｐ型領域５２のコンタクト領域５２ａが、接続ｐ型領域２０４と同じ深さに配置されている。また、ｎ型領域５４が、ドリフト領域３６の高濃度領域３６ａと同じ深さに配置されている。また、第１ｐ型領域５１が、ボディ領域３２の低濃度領域３２ｂと同じ深さに配置されている。

以上を除いて、実施例２の半導体装置２００の構成は、実施例１の半導体装置１０の構成と等しい。

実施例２のように、底部ｐ型領域２０２と接続ｐ型領域２０４が設けられていると、ＦＥＴの耐圧を向上させることができる。また、実施例２でも、実施例１と同様に、ゲート配線４２の下部に第１ｐ型領域５１、ｎ型領域５４、及び、第２ｐ型領域５２が設けられているので、ゲート配線４２の下部の層間絶縁膜４０に印加される電圧を低減することができる。

なお、実施例２では、ドリフト領域３６の低濃度領域３６ｂによって構成されている半導体基板にｐ型不純物をイオン注入することで、底部ｐ型領域２０２と第２ｐ型領域５２低濃度領域５２ｂを同時に形成することができる。また、その半導体基板上にエピタキシャル成長によって、ドリフト領域３６の高濃度領域３６ａとｎ型領域５４を同時に形成することができる。また、その上にエピタキシャル成長によってボディ領域３２の低濃度領域３２ｂと第１ｐ型領域５１を同時に形成することができる。その後、イオン注入によって、接続ｐ型領域２０４とコンタクト領域５２ａを同時に形成することができ、これによって、ｎ型領域５４をドリフト領域３６の高濃度領域３６ａから分離することができる。

また、実施例２では、第１ｐ型領域５１のｐ型不純物濃度が低濃度領域５２ｂのｐ型不純物濃度よりも高く、低濃度領域５２ｂのｐ型不純物濃度がｎ型領域５４のｎ型不純物濃度よりも高い。一例では、第１ｐ型領域５１のｐ型不純物濃度を１×１０^１７～１×１０^２０／ｃｍ^３とし、低濃度領域５２ｂのｐ型不純物濃度を１×１０^１７～１×１０^１８／ｃｍ^３とし、ｎ型領域５４のｎ型不純物濃度を１×１０^１５～１×１０^１７／ｃｍ^３とすることができる。また、コンタクト領域５２ａと接続ｐ型領域２０４のｐ型不純物濃度を、１×１０^１８～１×１０^２０／ｃｍ^３とすることができる。

また、実施例２において、ｎ型領域５４をソース電極１４にオーミック接触させてもよい。また、実施例２において、ゲート配線４２の両側にソース電極１４を設け、それらのソース電極１４に第２ｐ型領域５２をオーミック接触させてもよい。

なお、上述した実施例１、２では、半導体基板１２が炭化ケイ素により構成されていた。しかしながら、半導体基板１２が、ケイ素、窒化ガリウム等の他の材料により構成されていてもよい。但し、半導体基板１２が炭化ケイ素や窒化ガリウム等の化合物半導体により構成されている場合には、半導体基板１２の内部に低抵抗のｐ型領域を形成することが難しく、ゲート配線の下部のｐ型領域の電位が上昇し易い。したがって、本明細書に開示の技術を化合物半導体基板に適用することで、より高い効果を得ることができる。

本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。

本明細書が開示する一例の半導体装置では、ゲート配線の下部のｎ型領域が、ソース電極に接していてもよい。

この構成によれば、ｎ型領域の電位がより安定し、その結果、第１ｐ型領域の電位がより安定する。

本明細書が開示する一例の半導体装置では、前記第２ｐ型領域が、第１コンタクト部と第２コンタクト部で前記ソース電極に接していてもよい。前記ゲート配線が、前記第１コンタクト部と前記第２コンタクト部の間に配置されていてもよい。

この構成によれば、第２ｐ型領域の電位がより安定し、その結果、第１ｐ型領域の電位がより安定する。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０ ：半導体装置
１２ ：半導体基板
１４ ：ソース電極
１６ ：ドレイン電極
１８ ：トレンチ
２０ ：ゲート絶縁膜
２２ ：ゲート電極
２４ ：層間絶縁膜
３０ ：ソース領域
３２ ：ボディ領域
３２ａ ：コンタクト領域
３２ｂ ：低濃度領域
３６ ：ドリフト領域
３６ａ ：高濃度領域
３６ｂ ：低濃度領域
３８ ：ドレイン領域
４０ ：層間絶縁膜
４２ ：ゲート配線
５１ ：第１ｐ型領域
５２ ：第２ｐ型領域
５２ａ ：コンタクト領域
５２ｂ ：低濃度領域
５２ｘ ：第１コンタクト部
５２ｙ ：第２コンタクト部
５４ ：ｎ型領域
５６ ：ｐｎ接合
５８ ：ｐｎ接合
１００ ：矢印
１０２ ：矢印
２００ ：半導体装置
２０２ ：底部ｐ型領域
２０４ ：接続ｐ型領域

Claims (3)

1. 半導体装置であって、
   トランジスタを有する半導体基板と、
   前記半導体基板上に配置されており、前記トランジスタのソースに接続されているソース電極と、
   前記半導体基板上に配置されている層間絶縁膜と、
   前記層間絶縁膜上に配置されており、前記トランジスタのゲートに接続されているゲート配線、
   を有し、
   前記半導体基板が、
   前記ゲート配線の下部で前記層間絶縁膜に接する第１ｐ型領域と、
   前記第１ｐ型領域に接するｎ型領域と、
   前記ｎ型領域に接し、前記ｎ型領域によって前記第１ｐ型領域から分離されており、前記ソース電極に接する第２ｐ型領域、
   を有する半導体装置。
2. 前記ｎ型領域が、前記ソース電極に接している請求項１の半導体装置。
3. 前記第２ｐ型領域が、第１コンタクト部と第２コンタクト部で前記ソース電極に接しており、
   前記ゲート配線が、前記第１コンタクト部と前記第２コンタクト部の間に配置されている、
   請求項１または２の半導体装置。

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