Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7354035B2 - 半導体装置 - Google Patents
[go: Go Back, main page]

JP7354035B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7354035B2
JP7354035B2 JP2020050005A JP2020050005A JP7354035B2 JP 7354035 B2 JP7354035 B2 JP 7354035B2 JP 2020050005 A JP2020050005 A JP 2020050005A JP 2020050005 A JP2020050005 A JP 2020050005A JP 7354035 B2 JP7354035 B2 JP 7354035B2
Authority
JP
Japan
Prior art keywords
electrode
region
semiconductor
semiconductor region
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020050005A
Other languages
English (en)
Other versions
JP2021150535A (ja
Inventor
裕幸 岸本
浩朗 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2020050005A priority Critical patent/JP7354035B2/ja
Priority to US17/007,241 priority patent/US11626514B2/en
Publication of JP2021150535A publication Critical patent/JP2021150535A/ja
Priority to US18/118,021 priority patent/US20230207687A1/en
Application granted granted Critical
Publication of JP7354035B2 publication Critical patent/JP7354035B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0295—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/154—Dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/155—Shapes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/292—Non-planar channels of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
    • H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/314—Channel regions of field-effect devices of FETs of IGFETs having vertical doping variations 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/153—Impurity concentrations or distributions

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明の実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置は、電力変換等の用途に用いられる。このような半導体装置については、信頼性の高いことが望ましい。
特開２０１８－０１４３９２号公報 特開２０１８－０４６２５３号公報
本発明が解決しようとする課題は、信頼性の高い半導体装置を提供することである。
実施形態の半導体装置は、第１導電型の第１半導体層と、第１半導体層の上に設けられた、第１導電型の第２半導体層と、第２半導体層の上に設けられた、第２導電型の第１半導体領域と、第１半導体領域の上に設けられた、第１導電型の第２半導体領域と、第１半導体領域の上から第２半導体層に到達する第１トレンチ内に、第１半導体領域と第１絶縁膜を介して設けられた第１電極と、第１半導体領域の上から第２半導体層に到達する第２トレンチ内に、第１半導体領域と第２絶縁膜を介して設けられた第２電極と、第２半導体領域の上から第１半導体領域に到達し、第１トレンチと第２トレンチの間に設けられ、第１半導体領域及び第２半導体領域に電気的に接続された第３電極と、第１絶縁膜と第３電極の間に設けられた第２半導体領域と、第３電極の間に設けられ、第１半導体領域よりも第２導電型不純物濃度の高い第３半導体領域と、第２絶縁膜と第３電極の間に設けられた第２半導体領域と、第３電極の間に設けられ、第１半導体領域よりも第２導電型不純物濃度の高い第４半導体領域と、第１半導体層と第３電極の間に、第３半導体領域及び第４半導体領域と離間して設けられ、第１半導体領域よりも第２導電型不純物濃度の高い第５半導体領域と、を備え、第３半導体領域は、第１絶縁膜と第３電極の間に設けられた第２半導体領域の第１下面より上に設けられた第１部分と、第１下面より下に設けられた第２部分と、第１電極と第２部分の間で第１下面より下に設けられ第１部分及び第２部分より第２導電型不純物密度の低い第５部分と、を有し、第４半導体領域は、第２絶縁膜と第３電極の間に設けられた第２半導体領域の第２下面より上に設けられた第３部分と、第２下面より下に設けられた第４部分と、第２電極と第４部分の間で第２下面より下に設けられ第３部分及び第４部分より第２導電型不純物密度の低い第６部分と、を有し、第１半導体層から第２半導体層に向かう第１方向に垂直な方向である第２方向における第１部分の第１幅は、第２方向における第２部分の第２幅より大きく、第２方向における第３部分の第３幅は、第２方向における第４部分の第４幅より大きい。
第１実施形態の半導体装置の模式断面図である。 第１実施形態の半導体装置の要部の模式断面図である。 第１実施形態の半導体装置の製造工程を示す模式断面図である。 第１実施形態の半導体装置の製造工程を示す模式断面図である。 第１実施形態の半導体装置の製造工程を示す模式断面図である。 第１実施形態の半導体装置の製造工程を示す模式断面図である。 第１実施形態の半導体装置の製造工程を示す模式断面図である。 第１実施形態の半導体装置の製造工程を示す模式断面図である。 第１実施形態の半導体装置の製造工程を示す模式断面図である。 第１実施形態の半導体装置の作用効果を説明するための模式図である。 第２実施形態の半導体装置の要部の模式断面図である。 第３実施形態の半導体装置の要部の模式断面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
以下の説明において、ｎ＋、ｎ、ｎ－および、ｐ＋、ｐ、ｐ－の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
（第１実施形態）
本実施形態の半導体装置は、第１導電型の第１半導体層と、第１半導体層の上に設けられた、第１導電型の第２半導体層と、第２半導体層の上に設けられた、第２導電型の第１半導体領域と、第１半導体領域の上に設けられた、第１導電型の第２半導体領域と、第１半導体領域の上から第２半導体層に到達する第１トレンチ内に、第１半導体領域と第１絶縁膜を介して設けられた第１電極と、第１半導体領域の上から第２半導体層に到達する第２トレンチ内に、第１半導体領域と第２絶縁膜を介して設けられた第２電極と、第２半導体領域の上から第１半導体領域に到達し、第１トレンチと第２トレンチの間に設けられ、第１半導体領域及び第２半導体領域に電気的に接続された第３電極と、第１絶縁膜と第３電極の間に設けられた第２半導体領域と、第３電極の間に設けられ、第１半導体領域よりも第２導電型不純物濃度の高い第３半導体領域と、第２絶縁膜と第３電極の間に設けられた第２半導体領域と、第３電極の間に設けられ、第１半導体領域よりも第２導電型不純物濃度の高い第４半導体領域と、第１半導体層と第３電極の間に、第３半導体領域及び第４半導体領域と離間して設けられ、第１半導体領域よりも第２導電型不純物濃度の高い第５半導体領域と、を備える。
図１は、本実施形態の半導体装置１００の模式断面図である。図２は、本実施形態の半導体装置１００の要部の模式断面図である。半導体装置１００は、例えば、縦型のＭＯＳＦＥＴである。
半導体装置１００は、ドレイン層１０と、ドリフト層１２と、ベース領域１４と、ソース領域１６と、第１ｐ＋領域２０と、第２ｐ＋領域２２と、第３ｐ＋領域２４と、バリアメタル３６と、ドレイン電極３８と、ソース電極４２と、第１トレンチ５０と、第３絶縁膜５２と、絶縁膜５３と、第１フィールドプレート電極５４と、第５絶縁膜５６と、第１ゲート電極５８と、層間絶縁膜６０と、第２トレンチ７０と、第４絶縁膜７２と、絶縁膜７３と、第２フィールドプレート電極７４と、第６絶縁膜７６と、第２ゲート電極７８と、を備える。
なお、ドレイン層１０は、第１半導体層の一例である。ドリフト層１２は、第２半導体層の一例である。ベース領域１４は、第１半導体領域の一例である。ソース領域１６は、第２半導体領域の一例である。第１ｐ＋領域２０は、第３半導体領域の一例である。第２ｐ＋領域２２は、第４半導体領域の一例である。第３ｐ＋領域２４は、第５半導体領域の一例である。ソース電極４２の一部である第２電極部分４２ｂは、第３電極の一例である。第１フィールドプレート電極５４は、第４電極の一例である。第１ゲート電極５８は、第１電極の一例である。第２フィールドプレート電極７４は、第５電極の一例である。第２ゲート電極７８は、第２電極の一例である。ドレイン電極３８は、第６電極の一例である。絶縁膜５３としての絶縁膜５３ｂは、第１絶縁膜の一例である。絶縁膜７３としての絶縁膜７３ａは、第２絶縁膜の一例である。
ドレイン層１０は、ＭＯＳＦＥＴのドレインとして機能する層である。ドレイン層１０は、例えば、ｎ＋型の半導体材料を含む。
ドレイン電極３８は、ドレイン層１０の下に設けられ、ドレイン層１０と電気的に接続されている。言い換えると、ドレイン層１０は、ドレイン電極３８とドリフト層１２の間に設けられている。ドレイン電極３８は、ＭＯＳＦＥＴのドレイン電極として機能する電極である。
ドリフト層１２は、ドレイン層１０の上に設けられている。ドリフト層１２は、ＭＯＳＦＥＴのドリフト層として機能する層である。ドリフト層１２は、例えば、ｎ－型の半導体材料を含む。
ここで、Ｘ方向と、Ｘ方向に対して垂直に交差するＹ方向と、Ｘ方向及びＹ方向に垂直に交差するＺ方向を定義する。ドレイン電極３８、ドレイン層１０及びドリフト層１２は、Ｘ方向及びＹ方向に平行なＸＹ平面に平行に設けられた層である。Ｚ方向は、ドレイン電極３８、ドレイン層１０及びドリフト層１２が積層された方向である。
ベース領域１４は、ドリフト層１２の上に設けられている。ベース領域１４は、ＭＯＳＦＥＴのベースとして機能する領域である。ベース領域１４は、第１ゲート電極５８又は第２ゲート電極７８に電圧が印加された場合にチャネルを形成し、ソース領域１６とドレイン層１０の間にキャリアが流れることを可能とする領域である。ベース領域１４は、例えば、ｐ－型の半導体材料を含む。半導体装置１００は、ベース領域１４としての、ベース領域１４ａ、１４ｂ及び１４ｃを含む。
ソース領域１６は、ベース領域１４の上に設けられている。ソース領域１６は、ＭＯＳＦＥＴのソースとして機能する領域である。第１ゲート電極５８又は第２ゲート電極７８に適切な電圧が印加された場合に、ソース領域１６とドレイン層１０の間にキャリアが流れる。ソース領域１６は、例えば、ｎ＋型の半導体材料を含む。半導体装置１００は、ソース領域１６としての、ソース領域１６ａ、１６ｂ、１６ｃ及び１６ｄを含む。
第１トレンチ５０は、ベース領域１４の上からドリフト層１２に到達するように設けられている。
第２トレンチ７０は、ベース領域１４の上からドリフト層１２に到達するように設けられている。
第１フィールドプレート電極５４は、第１トレンチ５０内に、第３絶縁膜５２を介して設けられている。第１フィールドプレート電極５４は、例えば、第１ゲート電極５８とドレイン電極３８の間の逆方向電界の集中を緩和して、耐圧を増加させるために設けられている。例えば、第１フィールドプレート電極５４は、図１の奥行き方向に設けられた、図示されていない部分において、上方に延びた部分を有する。そして、第１フィールドプレート電極５４は、かかる上方に延びた部分を用いて、ソース電極４２と電気的に接続されている。なお、第１フィールドプレート電極５４とソース電極４２の接続のされ方は、これに限定されるものではない。また、第１フィールドプレート電極５４は、設けられていなくても良い。
第２フィールドプレート電極７４は、第２トレンチ７０内に、第４絶縁膜７２を介して設けられている。第２フィールドプレート電極７４は、例えば、第２ゲート電極７８とドレイン電極３８の間の逆方向電界の集中を緩和して、耐圧を増加させるために設けられている。例えば、第２フィールドプレート電極７４は、図１の奥行き方向に設けられた、図示されていない部分において、上方に延びた部分を有する。そして、第２フィールドプレート電極７４は、かかる上方に延びた部分を用いて、ソース電極４２と電気的に接続されている。なお、第２フィールドプレート電極７４とソース電極４２の接続のされ方は、これに限定されるものではない。また、第２フィールドプレート電極７４は、設けられていなくても良い。
第３絶縁膜５２は、第１トレンチ５０内に設けられている。第３絶縁膜５２は、第１フィールドプレート電極５４をドリフト層１２から絶縁する、フィールドプレート絶縁膜として機能する。例えば、第３絶縁膜５２は、第１フィールドプレート電極５４の周囲に、第１フィールドプレート電極５４を覆うように設けられていても良い。
絶縁膜５３は、第１トレンチ５０内の、第３絶縁膜５２の上に設けられている。絶縁膜５３としての絶縁膜５３ａは、ベース領域１４ａと第１ゲート電極５８の間に設けられている。絶縁膜５３としての絶縁膜５３ｂは、ベース領域１４ｂと第１ゲート電極５８の間に設けられている。言い換えると、第１ゲート電極５８は、第１トレンチ５０内に、絶縁膜５３ａを介してベース領域１４ａに対向するように設けられている。また、第１ゲート電極５８は、第１トレンチ５０内に、絶縁膜５３ｂを介してベース領域１４ｂに対向するように設けられている。絶縁膜５３は、第１ゲート電極５８をベース領域１４から絶縁する、ゲート絶縁膜として機能する。絶縁膜５３ａの膜厚及び絶縁膜５３ｂの膜厚は、第３絶縁膜５２の膜厚より薄い。
第３絶縁膜５２及び絶縁膜５３は、第１フィールドプレート電極５４及び第１ゲート電極５８を、ドリフト層１２、ベース領域１４及びソース領域１６から絶縁している。
第４絶縁膜７２は、第２トレンチ７０内に設けられている。第４絶縁膜７２は、第２フィールドプレート電極７４をドリフト層１２から絶縁する、フィールドプレート絶縁膜として機能する。例えば、第４絶縁膜７２は、第２フィールドプレート電極７４の周囲に、第２フィールドプレート電極７４を覆うように設けられていても良い。
絶縁膜７３は、第２トレンチ７０内の、第４絶縁膜７２の上に設けられている。絶縁膜７３としての絶縁膜７３ａは、ベース領域１４ｂと第２ゲート電極７８の間に設けられている。絶縁膜５３としての絶縁膜７３ｂは、ベース領域１４ｃと第２ゲート電極７８の間に設けられている。言い換えると、第２ゲート電極７８は、第２トレンチ７０内に、絶縁膜７３ａを介してベース領域１４ｂに対向するように設けられている。また、第２ゲート電極７８は、第２トレンチ７０内に、絶縁膜７３ｂを介してベース領域１４ｃに対向するように設けられている。絶縁膜７３は、第２ゲート電極７８をベース領域１４から絶縁する、ゲート絶縁膜として機能する。絶縁膜７３ａの膜厚及び絶縁膜７３ｂの膜厚は、第４絶縁膜７２の膜厚より薄い。なお、絶縁膜７３は、第４絶縁膜７２と同じ工程で同時に形成されていても良いし、別の工程で形成されていてもかまわない。
第４絶縁膜７２及び絶縁膜７３は、第２フィールドプレート電極７４及び第２ゲート電極７８を、ドリフト層１２、ベース領域１４及びソース領域１６から絶縁している。
第５絶縁膜５６は、第１フィールドプレート電極５４の上に設けられている。例えば、第３絶縁膜５２が第１フィールドプレート電極５４を覆うように設けられている場合、第５絶縁膜５６は、第３絶縁膜５２の一部の上に設けられている。第５絶縁膜５６は、例えばＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）により形成された絶縁膜である。なお、第５絶縁膜５６が設けられずに、第３絶縁膜５２が、第５絶縁膜５６が設けられた部分に形成されていてもかまわない。
第６絶縁膜７６は、第２フィールドプレート電極７４の上に設けられている。例えば、第４絶縁膜７２が第２フィールドプレート電極７４を覆うように設けられている場合、第６絶縁膜７６は、第４絶縁膜７２の一部の上に設けられている。第６絶縁膜７６は、例えばＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）により形成された絶縁膜である。第６絶縁膜７６は、例えば第４絶縁膜７２と同時に形成される。なお、第６絶縁膜７６が設けられずに、第４絶縁膜７２が、第６絶縁膜７６が設けられた部分に形成されていてもかまわない。
第１ゲート電極５８は、第５絶縁膜５６の上に設けられている。第１ゲート電極５８は、ＭＯＳＦＥＴのゲートとして機能する電極である。
第２ゲート電極７８は、第６絶縁膜７６の上に設けられている。第２ゲート電極７８は、ＭＯＳＦＥＴのゲートとして機能する電極である。
層間絶縁膜６０としての層間絶縁膜６０ａは、第１ゲート電極５８の上に設けられている。層間絶縁膜６０としての層間絶縁膜６０ｂは、第２ゲート電極７８の上に設けられている。
ソース電極４２は、第１電極部分４２ａ、第２電極部分４２ｂ、第３電極部分４２ｃ、第４電極部分４２ｄ、第５電極部分４２ｅ、第６電極部分４２ｆ及び第７電極部分４２ｇと、を有する。第７電極部分４２ｇは、層間絶縁膜６０の上にわたって設けられている。第４電極部分４２ｄ、第５電極部分４２ｅ及び第６電極部分４２ｆは、第７電極部分４２ｇの下に、層間絶縁膜６０を貫通して設けられている。第１電極部分４２ａは、第４電極部分４２ｄの下に、ベース領域１４ａに到達して設けられている。第２電極部分４２ｂは、第５電極部分４２ｅの下に、ベース領域１４ｂに到達して設けられている。第３電極部分４２ｃは、第６電極部分４２ｆの下に、ベース領域１４ｃに到達して設けられている。ソース電極４２は、ＭＯＳＦＥＴのソースとして機能する電極である。例えば、第１電極部分４２ａ、第２電極部分４２ｂ、第３電極部分４２ｃ、第４電極部分４２ｄ、第５電極部分４２ｅ、第６電極部分４２ｆ及び第７電極部分４２ｇは、同時に形成される。しかし、第１電極部分４２ａ、第２電極部分４２ｂ、第３電極部分４２ｃ、第４電極部分４２ｄ、第５電極部分４２ｅ、第６電極部分４２ｆ及び第７電極部分４２ｇは、同時に形成されなくてもかまわない。
第１ｐ＋領域２０である第１ｐ＋領域２０ａ１、２０ａ２及び２０ｂは、第３絶縁膜５２と第２電極部分４２ｂの間に設けられたソース領域１６ｂと、第２電極部分４２ｂの間に設けられている。第１ｐ＋領域２０ａ１は、ソース領域１６ｂの下面１６ｂ１より上に設けられている。第１ｐ＋領域２０ａ２は、ソース領域１６ｂの下面１６ｂ１より下に設けられている。第１ｐ＋領域２０ｂは、ソース領域１６ｂの下面１６ｂ１より下の、第１ｐ＋領域２０ａ２の下方及び側方に設けられている。第１ｐ＋領域２０ａ１、２０ａ２及び２０ｂは、例えば、ｐ＋型の半導体材料を含む。第１ｐ＋領域２０ｂは、不純物活性化のための熱処理の際に、第１ｐ＋領域２０ａ１及び２０ａ２に含まれているｐ型不純物が拡散して形成された領域である。例えば、第１ｐ＋領域２０ｂのｐ型不純物濃度は、第１ｐ＋領域２０ａ１及び２０ａ２のｐ型不純物濃度より低い。なお第１ｐ＋領域２０ａ１は第１部分の一例であり、第１ｐ＋領域２０ａ２は第２部分の一例である。また、ソース領域１６ｂの下面１６ｂ１は、第１下面の一例である。
第２ｐ＋領域２２である第２ｐ＋領域２２ａ１、２２ａ２及び２２ｂは、第４絶縁膜７２と第２電極部分４２ｂの間に設けられたソース領域１６ｃと、第２電極部分４２ｂの間に設けられている。第２ｐ＋領域２２ａ１は、ソース領域１６ｃの下面１６ｃ１より上に設けられている。第２ｐ＋領域２２ａ２は、ソース領域１６ｃの下面１６ｃ１より下に設けられている。第２ｐ＋領域２２ｂは、ソース領域１６ｃの下面１６ｃ１より下の、第２ｐ＋領域２２ａ２の下方及び側方に設けられている。第２ｐ＋領域２２ａ１、２２ａ２及び２２ｂは、例えば、ｐ＋型の半導体材料を含む。第２ｐ＋領域２２ｂは、不純物活性化のための熱処理の際に、第２ｐ＋領域２２ａ１及び２２ａ２に含まれているｐ型不純物が拡散して形成された領域である。例えば、第２ｐ＋領域２２ｂのｐ型不純物濃度は、第２ｐ＋領域２２ａ１及び２２ａ２のｐ型不純物濃度より低い。なお第２ｐ＋領域２２ａ１は第３部分の一例であり、第２ｐ＋領域２２ａ２は第４部分の一例である。また、ソース領域１６ｃの下面１６ｃ１は、第２下面の一例である。
ここで、ソース領域１６ｂは、第１ｐ＋領域２０の上に延在している。また、ソース領域１６ｃは、第２ｐ＋領域２２の上に延在している。
同様に、第１電極部分４２ａと絶縁膜５３ａの間にｐ＋領域２６が設けられ、第３電極部分４２ｃと絶縁膜７３ｂの間にｐ＋領域２８が設けられている。
第３ｐ＋領域２４である第３ｐ＋領域２４ａ及び２４ｂは、ドリフト層１２と第２電極部分４２ｂの間に、第１ｐ＋領域２０及び第２ｐ＋領域２２と離間して設けられている。第３ｐ＋領域２４ａ及び２４ｂは、例えば、ｐ＋型の半導体材料を含む。第３ｐ＋領域２４ｂは、不純物活性化のための熱処理の際に、第３ｐ＋領域２４ａに含まれているｐ型不純物が拡散して形成された領域である。例えば、第３ｐ＋領域２４ｂのｐ型不純物濃度は、第３ｐ＋領域２４ａのｐ型不純物濃度より低い。
同様に、第１電極部分４２ａとドリフト層１２の間にｐ＋領域３０が設けられ、第３電極部分４２ｃとドリフト層１２の間にｐ＋領域３２が設けられている。
バリアメタル３６は、ベース領域１４、ソース領域１６、第１ｐ＋領域２０、第２ｐ＋領域２２、第３ｐ＋領域２４、ｐ＋領域２６、ｐ＋領域２８、ｐ＋領域３０及び層間絶縁膜６０と、ソース電極４２との間に設けられている。バリアメタル３６は、ソース電極４２と、半導体装置１００に用いられている半導体材料との、反応防止のために用いられる膜である。バリアメタル３６は、例えばＴｉ（チタン）、ＴｉＮ（窒化チタン）、Ｔａ（タンタル）又はＴａＮ（窒化タンタル）等を含む。
例えば、図２に示すように、第３ｐ＋領域２４ａは、第２電極部分４２ｂの底面に設けられたバリアメタル３６ａと接している。また、例えば、図２に示すように、第１ｐ＋領域２０である第１ｐ＋領域２０ａ１、２０ａ２及び２０ｂは、第２電極部分４２ｂの左側面に設けられたバリアメタル３６ｂと接している。また、例えば、図２に示すように、第２ｐ＋領域２２である第２ｐ＋領域２２ａ１、２２ａ２及び２２ｂは、第２電極部分４２ｂの右側面に設けられたバリアメタル３６ｃと接している。バリアメタル３６ｄは、第５電極部分４２ｅ及びソース領域１６ｂと接している。バリアメタル３６ｅは、第５電極部分４２ｅ及びソース領域１６ｃと接している。バリアメタル３６ｆは、層間絶縁膜６０ａ及び第５電極部分４２ｅと接している。バリアメタル３６ｇは、層間絶縁膜６０ｂ及び第５電極部分４２ｅと接している。バリアメタル３６ｈは、第７電極部分４２ｇ及び層間絶縁膜６０ａと接している。バリアメタル３６ｉは、第７電極部分４２ｇ及び層間絶縁膜６０ｂと接している。なお、バリアメタル３６ａは第１バリアメタル部の一例である。また、バリアメタル３６ｂは第２バリアメタル部の一例である。また、バリアメタル３６ｃは第３バリアメタル部の一例である。また、バリアメタル３６ｄは第４バリアメタル部の一例である。また、バリアメタル３６ｅは第５バリアメタル部の一例である。また、バリアメタル３６ｆは第６バリアメタル部の一例である。また、バリアメタル３６ｇは第７バリアメタル部の一例である。また、バリアメタル３６ｈは第８バリアメタル部の一例である。また、バリアメタル３６ｉは第９バリアメタル部の一例である。
ドレイン層１０、ドリフト層１２、ベース領域１４、ソース領域１６、第１ｐ＋領域２０、第２ｐ＋領域２２、第３ｐ＋領域２４、ｐ＋領域２６、ｐ＋領域２８、ｐ＋領域３０及びｐ＋領域３２に用いられる半導体材料は、例えばシリコン（Ｓｉ）である。しかし、ドレイン層１０、ドリフト層１２、ベース領域１４、ソース領域１６、第１ｐ＋領域２０、第２ｐ＋領域２２、第３ｐ＋領域２４、ｐ＋領域２６、ｐ＋領域２８、ｐ＋領域３０及びｐ＋領域３２に用いられる半導体材料は、例えば炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）又はヒ化ガリウム（ＧａＡｓ）等の他の半導体材料であってもかまわない。
半導体材料としてシリコンが用いられる場合、ｎ型不純物としては例えばヒ素（Ａｓ）、リン（Ｐ）又はアンチモン（Ｓｂ）を、またｐ型不純物としては例えばＢ（ホウ素）を、それぞれ用いることができる。
第１ゲート電極５８、第２ゲート電極７８、第１フィールドプレート電極５４及び第２フィールドプレート電極７４は、不純物を含むポリシリコン等の導電材料を含む。
第３絶縁膜５２、第４絶縁膜７２及び層間絶縁膜６０は、酸化シリコン又は窒化シリコン（ＳｉＮ）等の絶縁材料を含む。
ドレイン電極３８及びソース電極４２は、例えばアルミニウム（Ａｌ）等の金属を含む。
図３ないし図９は、本実施形態の半導体装置１００の製造工程を示す模式断面図である。
まず、ドレイン層１０の上に、例えばエピタキシャル成長により、ドリフト層１２を形成する。例えば、ドレイン層１０を半導体基板とし、ドレイン層１０の上にエピタキシャル成長によりドリフト層１２を形成する。次に、例えばフォトリソグラフィー及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いて、ドリフト層１２に第１トレンチ５０及び第２トレンチ７０を形成する（図３）
次に、例えば特許文献２（特開２０１８－０４６２５３号公報）記載の製造方法を用い、図４に示された製造途中の半導体装置を形成する。
次に、例えばＣＶＤにより、ソース領域１６、第１ゲート電極５８及び第２ゲート電極７８の上に、層間絶縁膜６０を形成する（図５）。
次に、例えばフォトリソグラフィー及びＲＩＥによりエッチングを行い、層間絶縁膜６０にトレンチ８２ａ、トレンチ８２ｂ及びトレンチ８２ｃを形成する。次に、例えばＲＩＥにより、それぞれトレンチ８２ａ、トレンチ８２ｂ及びトレンチ８２ｃの下に、ベース領域１４に到達するトレンチ８０ａ、トレンチ８０ｂ及びトレンチ８０ｃを形成する（図６）。なお形成されたトレンチ８０及びトレンチ８２の形は、図６に示したような、下方に向かって幅が狭くなっていくものであってもかまわない。
次に、薬液を用いて層間絶縁膜６０を選択的にエッチングし、トレンチ８２ａ、８２ｂ及び８２ｃの幅を広げる（図７）。
次に、例えばｐ型不純物の一例であるＢのイオン注入により、第１ｐ＋領域２０、第２ｐ＋領域２２、第３ｐ＋領域２４、ｐ＋領域２６、ｐ＋領域２８、ｐ＋領域３０及びｐ＋領域３２をそれぞれ形成する（図８）。次に、不純物活性化のため、適宜熱処理を行う。
次に、トレンチ８０内、トレンチ８２内及び層間絶縁膜６０の側面及び上面に、例えばスパッタリングを用いて、バリアメタル３６を形成する（図９）。
次に、例えばＣＶＤ又はＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて、ソース電極４２及びドレイン電極３８を形成する。以上により、本実施形態の半導体装置を得る。
次に、本実施形態の半導体装置１００の作用効果を記載する。
従前、複数のソース領域１６の間にベース領域１４を設ける構造が用いられていた。一方で、上記の構造を微細化するために、複数のソース領域１６の下にベース領域１４を設け、複数のソース領域１６の間にベース領域１４に到達するソース電極４２の一部（例えば第２電極部分４２ｂ）を設け、ソース領域１６及びベース領域１４とソース電極４２を電気的に接続させる構造が用いられるようになった。
ここで、半導体装置１００に逆方向電圧が加わった場合には、ベース領域１４をホールが移動する。そして、かかるホールは、ベース領域１４に到達するソース電極４２の一部に向かって流れる。本来ベース領域１４の電圧は、逆方向電圧が加わったときの素子破壊を抑制するために、ソース電極４２の電位と等しいことが好ましい。しかし、ベース領域１４の電位とソース電極４２の電位の間に電位差が発生すると、ソース領域１６、ベース領域１４及びドリフト層１２により形成される寄生バイポーラトランジスタが動作し、素子破壊が発生してしまう。そのため、ベース領域１４の電位とソース電極４２の電位の間に電位差が発生しないようにすることが求められていた。
この素子破壊を抑制するために、第２電極部分４２ｂの下に、ベース領域１４よりもｐ型不純物濃度の高い第３ｐ＋領域２４を設けることが考えられる。第３ｐ＋領域２４のホールの伝導度はベース領域１４のホール伝導度より高いため、ベース領域１４にソース電極４２の電位との電位差が発生しにくくなるためである。
ここで、ベース領域１４内にｐ型不純物濃度が高い領域を設ける場合、ｐ型不純物がＭＯＳＦＥＴのチャネルにまで拡散すると、ＭＯＳＦＥＴの閾値電圧Ｖｔｈが増加してしまう。一般に、ＭＯＳＦＥＴの閾値電圧Ｖｔｈとアバランシェ耐量には二律背反（トレードオフ）の関係がある。そのため、閾値電圧Ｖｔｈの増加を抑制しつつ、アバランシェ耐量を増加させることが望まれていた。
本実施形態の半導体装置１００は、ソース領域１６ｂと第２電極部分４２ｂの間に設けられ、ベース領域１４よりもｐ型不純物濃度の高い第１ｐ＋領域２０と、ソース領域１６ｃと第２電極部分４２ｂの間に設けられ、ベース領域１４よりもｐ型不純物濃度の高い第２ｐ＋領域２２と、を備える。ここで、第３ｐ＋領域２４は、第１ｐ＋領域２０及び第２ｐ＋領域２２と離間して設けられている。第１ｐ＋領域２０及び第２ｐ＋領域２２のホール伝導度はベース領域１４のホール伝導度よりも高いため、さらにベース領域１４にソース電極４２の電位との電位差が発生しにくくなる。
図１０は、本実施形態の半導体装置１００の作用効果を説明するための模式図である。ベース領域１４内におけるＭＯＳＦＥＴのチャネル及びその近傍のＡ点、及びＡ点よりもドリフト層１２に近い、ＭＯＳＦＥＴのチャネル及びその近傍のＢ点が示されている。図１０中「ソース領域」はチャネル近傍のキャリア濃度（電子濃度）である。図１０中「ベース領域その１」は、第１ｐ＋領域２０及び第２ｐ＋領域２２を設けない場合の、チャネル近傍のキャリア濃度（ホール濃度）である。図１０中「ベース領域その２」は、第１ｐ＋領域２０及び第２ｐ＋領域２２を設けた場合の、チャネル近傍のキャリア濃度（ホール濃度）である。
Ａ点におけるｐ型不純物濃度は、第１ｐ＋領域２０及び第２ｐ＋領域２２を設けなくても、比較的高い。そのため、新たに第１ｐ＋領域２０及び第２ｐ＋領域２２を設け、ｐ型不純物がＡ点に拡散しても、Ａ点では電子濃度がホール濃度に比べてはるかに高いため、閾値電圧Ｖｔｈに与える影響は少ない。これに対して、Ｂ点におけるｐ型不純物濃度は、第１ｐ＋領域２０及び第２ｐ＋領域２２を設けない場合、比較的低い。もし、第１ｐ＋領域２０及び第２ｐ＋領域２２を、第３ｐ＋領域２４と離間せずに設けた場合には、Ｂ点に拡散するｐ型不純物の量が多くなりすぎて、閾値電圧Ｖｔｈが増加してしまう。そのために、アバランシェ耐量が低下してしまう。本実施形態のように、第３ｐ＋領域２４を、第１ｐ＋領域２０及び第２ｐ＋領域２２と離間して設けることにより、閾値電圧Ｖｔｈの増加を抑制することが可能となる。
第１ｐ＋領域２０は、ソース領域１６ｂの下面１６ｂ１より上に設けられた第１ｐ＋領域２０ａ１と、ソース領域１６ｂの下面１６ｂ１より下に設けられた第１ｐ＋領域２０ａ２及び第１ｐ＋領域２０ｂを有している。また、第２ｐ＋領域２２は、ソース領域１６ｃの下面１６ｃ１より上に設けられた第２ｐ＋領域２２ａ１と、ソース領域１６ｃの下面１６ｃ１より下に設けられた第２ｐ＋領域２２ａ２及び第２ｐ＋領域２２ｂを有している。これは、ソース領域１６の下面より下にｐ型不純物密度の高い領域を設け、ホールがより第２電極部分４２ｂに流れやすくなるようにするためである。
ソース領域１６ｂは、第１ｐ＋領域２０の上に延在している。また、ソース領域１６ｃは、第２ｐ＋領域２２の上に延在している。これは、ソース領域１６ｂ及びソース領域１６ｃと第２電極部分４２ｂをよく電気的に接続させて、ソース領域１６の電位を下げるためである。
本実施形態の半導体装置１００によれば、信頼性の高い半導体装置の提供が可能となる。
（第２実施形態）
本実施形態の半導体装置１１０は、ドレイン層とドリフト層が積層された方向に垂直な方向における第１部分の第１幅は、ドレイン層とドリフト層が積層された方向に垂直な方向における第２部分の第２幅より大きく、ドレイン層とドリフト層が積層された方向に垂直な方向における第３部分の第３幅は、ドレイン層とドリフト層が積層された方向に垂直な方向における第４部分の第４幅より大きい点で、第１実施形態の半導体装置１００と異なっている。ここで、第１実施形態と重複する点の記載は省略する。
図１１は、本実施形態の半導体装置１１０の要部の模式断面図である。第１ｐ＋領域２０ａ１の第１幅ｄ１は第１ｐ＋領域２０ａ２の第２幅ｄ２より大きく、第２ｐ＋領域２２ａ１の第３幅ｄ３は第２ｐ＋領域２２ａ２の第４幅ｄ４より大きい。ここで幅は、ＸＹ面に平行な方向の長さである。
第２電極部分４２ｂとＭＯＳＦＥＴのチャネルの距離を短くすれば、ベース領域１４を流れるホールの抵抗は低下する。しかし、本実施形態の半導体装置１１０によれば、第２電極部分４２ｂとＭＯＳＦＥＴのチャネルの距離を短くすることなく、ｐ＋領域の体積を大きくして、ベース領域１４を流れるホールの抵抗を小さくすることができる。これにより、信頼性の高い半導体装置の提供が可能となる。
（第３実施形態）
本実施形態の半導体装置１２０は、第１絶縁膜と第３電極の間に設けられた第２半導体領域は、第３半導体領域の上及び第３半導体領域と第３電極の間に延在し、第２絶縁膜と第３電極の間に設けられた第２半導体領域は、第４半導体領域の上及び第４半導体領域と第３電極の間に延在する点で、第１実施形態の半導体装置１００及び第２実施形態の半導体装置１１０と異なっている。また、第３半導体領域の第３下面は第１半導体領域と接し、第４半導体領域の第４下面は第１半導体領域と接する点で、第１実施形態の半導体装置１００及び第２実施形態の半導体装置１１０と異なっている。ここで、第１及び第２実施形態と重複する内容の記載は省略する。
図１２は、本実施形態の半導体装置１２０の要部の模式断面図である。
ソース領域１６ｂは、第１ｐ＋領域２０の上及びソース領域１６ｂと第２電極部分４２ｂの間に延在している。ソース領域１６ｃは、第２ｐ＋領域２２の上及びソース領域１６ｃと第２電極部分４２ｂの間に延在している。
半導体装置１２０においては、第１ｐ＋領域２０は、第２電極部分４２ｂの左側面に設けられたバリアメタル３６ｂと接していない。また、第２ｐ＋領域２２は、第２電極部分４２ｂの右側面に設けられたバリアメタル３６ｃと接していない。
本実施形態の半導体装置１２０によっても、第２電極部分４２ｂとＭＯＳＦＥＴのチャネルの距離を短くすることなく、ｐ＋領域の体積を大きくして、ベース領域１４をホールが流れるときの抵抗を小さくすることができる。これにより、信頼性の高い半導体装置の提供が可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ドレイン層（第１半導体層）
１２ ドリフト層（第２半導体層）
１４ ベース領域（第１半導体領域）
１６ ソース領域（第２半導体領域）
２０ 第１ｐ＋領域（第３半導体領域）
２２ 第２ｐ＋領域（第４半導体領域）
２４ 第３ｐ＋領域（第５半導体領域）
３６ バリアメタル
３８ ドレイン電極（第６電極）
４２ ソース電極（第３電極）
５０ 第１トレンチ
５２ 第３絶縁膜
５３ｂ 第１絶縁膜
５４ 第１フィールドプレート電極（第４電極）
５６ 第５絶縁膜
５８ 第１ゲート電極（第１電極）
６０ 層間絶縁膜
７０ 第２トレンチ
７２ 第４絶縁膜
７３ａ 第２絶縁膜
７４ 第２フィールドプレート電極（第５電極）
７６ 第６絶縁膜
７８ 第２ゲート電極（第２電極）
１００ 半導体装置
１１０ 半導体装置
１２０ 半導体装置

Claims (5)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層の上に設けられた、第１導電型の第２半導体層と、
    前記第２半導体層の上に設けられた、第２導電型の第１半導体領域と、
    前記第１半導体領域の上に設けられた、第１導電型の第２半導体領域と、
    前記第１半導体領域の上から前記第２半導体層に到達する第１トレンチ内に、前記第１半導体領域と第１絶縁膜を介して設けられた第１電極と、
    前記第１半導体領域の上から前記第２半導体層に到達する第２トレンチ内に、前記第１半導体領域と第２絶縁膜を介して設けられた第２電極と、
    前記第２半導体領域の上から前記第１半導体領域に到達し、前記第１トレンチと前記第２トレンチの間に設けられ、前記第１半導体領域及び前記第２半導体領域に電気的に接続された第３電極と、
    前記第１絶縁膜と前記第３電極の間に設けられた前記第２半導体領域と、前記第３電極の間に設けられ、前記第１半導体領域よりも第２導電型不純物濃度の高い第３半導体領域と、
    前記第２絶縁膜と前記第３電極の間に設けられた前記第２半導体領域と、前記第３電極の間に設けられ、前記第１半導体領域よりも第２導電型不純物濃度の高い第４半導体領域と、
    前記第１半導体層と前記第３電極の間に、前記第３半導体領域及び前記第４半導体領域と離間して設けられ、前記第１半導体領域よりも第２導電型不純物濃度の高い第５半導体領域と、
    を備え、
    前記第３半導体領域は、前記第１絶縁膜と前記第３電極の間に設けられた前記第２半導体領域の第１下面より上に設けられた第１部分と、前記第１下面より下に設けられた第２部分と、前記第１電極と前記第２部分の間で前記第１下面より下に設けられ前記第１部分及び前記第２部分より第２導電型不純物密度の低い第５部分と、を有し、
    前記第４半導体領域は、前記第２絶縁膜と前記第３電極の間に設けられた前記第２半導体領域の第２下面より上に設けられた第３部分と、前記第２下面より下に設けられた第４部分と、前記第２電極と前記第４部分の間で前記第２下面より下に設けられ前記第３部分及び前記第４部分より第２導電型不純物密度の低い第６部分と、を有し、
    前記第１半導体層から前記第２半導体層に向かう第１方向に垂直な方向である第２方向における前記第１部分の第１幅は、前記第２方向における前記第２部分の第２幅より大きく、
    前記第２方向における前記第３部分の第３幅は、前記第２方向における前記第４部分の第４幅より大きい、
    半導体装置。
  2. 第１導電型の第１半導体層と、
    前記第１半導体層の上に設けられた、第１導電型の第２半導体層と、
    前記第２半導体層の上に設けられた、第２導電型の第１半導体領域と、
    前記第１半導体領域の上に設けられた、第１導電型の第２半導体領域と、
    前記第１半導体領域の上から前記第２半導体層に到達する第１トレンチ内に、前記第１半導体領域と第１絶縁膜を介して設けられた第１電極と、
    前記第１半導体領域の上から前記第２半導体層に到達する第２トレンチ内に、前記第１半導体領域と第２絶縁膜を介して設けられた第２電極と、
    前記第２半導体領域の上から前記第１半導体領域に到達し、前記第１トレンチと前記第２トレンチの間に設けられ、前記第１半導体領域及び前記第２半導体領域に電気的に接続された第３電極と、
    前記第１絶縁膜と前記第３電極の間に設けられた前記第２半導体領域と、前記第３電極の間に設けられ、前記第１半導体領域よりも第２導電型不純物濃度の高い第３半導体領域と、
    前記第２絶縁膜と前記第３電極の間に設けられた前記第２半導体領域と、前記第３電極の間に設けられ、前記第１半導体領域よりも第２導電型不純物濃度の高い第４半導体領域と、
    前記第１半導体層と前記第３電極の間に、前記第３半導体領域及び前記第４半導体領域と離間して設けられ、前記第１半導体領域よりも第２導電型不純物濃度の高い第５半導体領域と、
    を備え、
    前記第３半導体領域は、前記第１絶縁膜と前記第３電極の間に設けられた前記第２半導体領域の第１下面より上に設けられた第１部分と、前記第１下面より下に設けられた第２部分と、前記第２部分の下及び前記第１電極と前記第２部分の間で前記第１下面より下に設けられ前記第１部分及び前記第２部分より第２導電型不純物密度の低い第５部分と、を有し、
    前記第４半導体領域は、前記第２絶縁膜と前記第３電極の間に設けられた前記第２半導体領域の第２下面より上に設けられた第３部分と、前記第２下面より下に設けられた第４部分と、前記第４部分の下及び前記第２電極と前記第４部分の間で前記第２下面より下に設けられ前記第３部分及び前記第４部分より第２導電型不純物密度の低い第６部分と、を有し、
    前記第１半導体層から前記第２半導体層に向かう第１方向に垂直な方向である第２方向における前記第５部分の幅は、前記第２方向における前記第１部分の幅より大きく、
    前記第２方向における前記第６部分の幅は、前記第２方向における前記第２部分の幅より大きい、
    半導体装置。
  3. 前記第１絶縁膜と前記第３電極の間に設けられた前記第２半導体領域は、前記第３半導体領域の上に延在し、
    前記第２絶縁膜と前記第３電極の間に設けられた前記第２半導体領域は、前記第４半導体領域の上に延在する、
    請求項１又は請求項２記載の半導体装置。
  4. 前記第１トレンチ内の前記第１電極の下に、前記第２半導体層に第３絶縁膜を介して対向する第４電極と、
    前記第２トレンチ内の前記第２電極の下に、前記第２半導体層に第４絶縁膜を介して対向する第５電極と、
    をさらに備える請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 第６電極をさらに有し、前記第１半導体層は前記第６電極と前記第２半導体層の間に設けられている請求項１乃至請求項４いずれか一項記載の半導体装置。
JP2020050005A 2020-03-19 2020-03-19 半導体装置 Active JP7354035B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2020050005A JP7354035B2 (ja) 2020-03-19 2020-03-19 半導体装置
US17/007,241 US11626514B2 (en) 2020-03-19 2020-08-31 Trench vertical power MOSFET with channel including regions with different concentrations
US18/118,021 US20230207687A1 (en) 2020-03-19 2023-03-06 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020050005A JP7354035B2 (ja) 2020-03-19 2020-03-19 半導体装置

Publications (2)

Publication Number Publication Date
JP2021150535A JP2021150535A (ja) 2021-09-27
JP7354035B2 true JP7354035B2 (ja) 2023-10-02

Family

ID=77748311

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020050005A Active JP7354035B2 (ja) 2020-03-19 2020-03-19 半導体装置

Country Status (2)

Country Link
US (2) US11626514B2 (ja)
JP (1) JP7354035B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI752512B (zh) * 2020-05-29 2022-01-11 國立陽明交通大學 溝槽式電晶體及其製造方法
JP2024044959A (ja) * 2022-09-21 2024-04-02 株式会社東芝 半導体装置及びその製造方法
JP7851878B2 (ja) * 2023-03-14 2026-04-27 株式会社東芝 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009027152A (ja) 2007-06-20 2009-02-05 Denso Corp 半導体装置及び半導体装置の製造方法
JP2018006639A (ja) 2016-07-06 2018-01-11 株式会社東芝 半導体装置及びその製造方法
JP2018060984A (ja) 2016-10-07 2018-04-12 トヨタ自動車株式会社 半導体装置
JP2019165065A (ja) 2018-03-19 2019-09-26 株式会社豊田中央研究所 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4109565B2 (ja) 2003-03-31 2008-07-02 ローム株式会社 半導体装置の製造方法および半導体装置
US8076719B2 (en) * 2008-02-14 2011-12-13 Maxpower Semiconductor, Inc. Semiconductor device structures and related processes
JP2016063004A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体装置及びその製造方法
JP6681238B2 (ja) 2016-03-28 2020-04-15 ローム株式会社 半導体装置および半導体装置の製造方法
JP6832645B2 (ja) 2016-07-20 2021-02-24 ローム株式会社 半導体装置
JP6649216B2 (ja) 2016-09-16 2020-02-19 株式会社東芝 半導体装置およびその製造方法
US11251297B2 (en) * 2018-03-01 2022-02-15 Ipower Semiconductor Shielded gate trench MOSFET devices
US10998438B2 (en) * 2018-03-01 2021-05-04 Ipower Semiconductor Self-aligned trench MOSFET structures and methods
JP7187539B2 (ja) * 2018-03-30 2022-12-12 ローム株式会社 半導体装置
JP7249269B2 (ja) 2019-12-27 2023-03-30 株式会社東芝 半導体装置およびその製造方法
US11469313B2 (en) * 2020-01-16 2022-10-11 Ipower Semiconductor Self-aligned trench MOSFET and IGBT structures and methods of fabrication

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009027152A (ja) 2007-06-20 2009-02-05 Denso Corp 半導体装置及び半導体装置の製造方法
JP2018006639A (ja) 2016-07-06 2018-01-11 株式会社東芝 半導体装置及びその製造方法
JP2018060984A (ja) 2016-10-07 2018-04-12 トヨタ自動車株式会社 半導体装置
JP2019165065A (ja) 2018-03-19 2019-09-26 株式会社豊田中央研究所 半導体装置

Also Published As

Publication number Publication date
US20210296489A1 (en) 2021-09-23
JP2021150535A (ja) 2021-09-27
US20230207687A1 (en) 2023-06-29
US11626514B2 (en) 2023-04-11

Similar Documents

Publication Publication Date Title
US10128344B2 (en) Semiconductor device
CN101971331B (zh) 用于形成具有含碳区域的功率器件的结构和方法
CN111952352B (zh) 超结半导体装置及超结半导体装置的制造方法
CN113764521B (zh) 半导体装置
US10439060B2 (en) Semiconductor device and method of manufacturing semiconductor device
US11043582B2 (en) Semiconductor device
US20180308972A1 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US11282929B2 (en) Semiconductor device
US20230207687A1 (en) Semiconductor device
JP2016178314A (ja) 半導体装置
KR20160150349A (ko) 전력 반도체 소자
US12336221B2 (en) Semiconductor device
US20160260810A1 (en) Semiconductor device
WO2025038601A1 (en) Wide bandgap trench gate semiconductor device with buried gate
US12132083B2 (en) Silicon carbide semiconductor device
US20250098234A1 (en) Semiconductor device
US20240313106A1 (en) Semiconductor device
US20260075913A1 (en) Semiconductor device and method of manufacturing semiconductor device
US9960269B2 (en) Semiconductor device and method of manufacturing the same
JP2024124977A (ja) 半導体装置及び半導体装置の製造方法
JP2024132218A (ja) 半導体装置
JP2025044047A (ja) 半導体装置
JP2024154505A (ja) 化合物半導体装置
CN120813003A (zh) 半导体装置及其制造方法
CN121645939A (zh) 半导体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230117

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20230516

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230727

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20230804

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230822

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230920

R150 Certificate of patent or registration of utility model

Ref document number: 7354035

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150