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JP7354943B2 - 接合型半導体受光素子及び接合型半導体受光素子の製造方法 - Google Patents
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JP7354943B2 - 接合型半導体受光素子及び接合型半導体受光素子の製造方法 - Google Patents

接合型半導体受光素子及び接合型半導体受光素子の製造方法 Download PDF

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Description

本発明は、接合型半導体受光素子、及び接合型半導体受光素子の製造方法に関する。
化合物半導体の持つ特性と他の機能性基板とを接合することにより得られる新規機能性基板としての接合型半導体素子が各種提案されている。
ＩｏＴ用センサーでは、駆動基板を有するシリコン基板上に、受電源として太陽電池（ＰＶ）を、信号受信部としてフォトダイオード（ＰＤ）を、信号発信部としてレーザーダイオード（ＬＤ）や発光ダイオード（ＬＥＤ）を実装して機能性チップが実現できる。
発光ダイオードにおいては、シリコン基板に金属接合で発光層を接合したＬＥＤが、あるいは透明なサファイア基板に透明接着剤で発光層を接合したＬＥＤが提案されている。
いずれの構造においても、線膨脹係数や屈折率など、異なる物性を有する材料同士を接合し、実現している特徴がある。
異種材料同士を接合する技術では接合材そのものが着目されてきた。接合後のデバイスではパッケージを行う必要があり、パッケージプロセス、あるいはパッケージ後の動作過程において、少なからず熱履歴を受けるため、異種材料に伴う物性の違いから不良を引き起こすことがあった。
発生しやすい不良が、接合面からの剥離、及び、薄膜部たる化合物半導体機能層（デバイス機能層）部の破壊である。
封止材を注入し、パッケージを行う際、封止材を軟化するため、軟化点以上の温度まで熱を加えて注入を行う。注入後は軟化点以下（一般には室温）まで封止材の温度を下げ、パッケージングを行う。
封止材の注入過程で、デバイス機能層部である化合物半導体部、接合部、支持部である支持基板部それぞれに同様の温度がかかり、室温低下時に、それぞれの物性値に従って収縮する。熱膨脹係数は一般に同一でないため、それぞれの部位において熱収縮に伴う応力を抱えることになる。
応力が過大に大きい場合、パッケージ直後に不良として検知が可能である。しかし、パッケージ直後に破壊が起こらなかった場合、通電し、動作することによるパッケージ内の温度の上昇・下降により、徐々に剥離または破壊が進む。時間が経過した後、剥離や破壊が発生し、デバイスが動作不良となってしまう。
単体部品の場合の不良は１個だけにとどまるが、複数の機能性部を１チップに実装した場合、影響はチップ全体に及び、１個の機能部の剥離・故障によりシステム全体の故障に結びついてしまう。
また、特にＩｎＰ基板を用いた素子は、機械的に非常に脆く、かつ、価格が高価である。ＩｎＰ基板に複数種類の層を積層することで、太陽電池や発光素子、受光素子等の様々な機能層を形成することが可能だが、機械的な脆性は素子の大面積化を困難とし、出発基板たるＩｎＰが高価格であることは、ＩｎＰ系素子の用途を非常に限定的にする原因の一つとしていた。
例えば、ＩｎＰ系受光素子は、ＩｎＰ基板上にエピタキシャル成長によりデバイス機能層の構造を作製し、極性の異なる電極を形成して得ることができる。受光素子は、面積デバイスであるため、受光感度を高めるためにはチップサイズを大きくする必要がある。しかしながら、チップの大型化に伴い、チップ総厚が横幅より薄くなると、機械的強度の低下により、歩留まりの低下や突発故障リスクが増加する。
以上の問題を回避する方策として、ＩｎＰ基板厚をチップ層厚よりも大きくすることが挙げられる。この方策によると、機械的強度を高めることは可能である。しかしながら、ＩｎＰ結晶は非常に高価であり、ＩｎＰ基板を厚膜化することで、コストが大幅に増大し、価格の点で使用はできない製品になってしまう。
ＩｎＰ基板と、機械的強度が高くかつ安価な別の基板（例えばＳｉ）とを接合する方策も考えられるが、ＩｎＰとＳｉとは熱膨張係数が異なり、高温接合が必要な直接接合は難しい。また、接合後の基板の厚さが厚すぎると、デバイス実装上、問題が生じるため、膜厚調整等の研磨作業などの付加作業が必要となり、その過程で、ＩｎＰ基板が、加工圧力に耐えることができず接合基板が割れるといった問題がある。これらのため、この方策の実現は難しい。
更にまた、上記の脆性の問題を回避するため、出発基板と異なる材料を支持基板として接合する方法を選択した場合、支持基板を入射光に対して透明な材料を選択することが可能ではあるが、一般にエピタキシャル層を構成する材料と支持基板の屈折率差は大きく、そのため臨界角が小さくなり、接合界面において全反射を起こす入射光が大きくなるという問題がある。そのため、裏面入射型受光素子を作製しようとした際、受光効率が低下する問題もあった。
特開平０９－０６３９５１号公報 特開２００１－１０２６６８号公報 特開２０１７－２２８５６９号公報 特開２００６－２１０９１６号公報
以上のように、機械的強度の高い受光素子の開発が求められていた。
本発明は、上記問題を解決するためになされたものであり、優れた機械的強度を示すことができる接合型半導体受光素子、及び機械的強度の高い接合型半導体受光素子を製造できる製造方法を提供することを目的とする。
上記課題を解決するために、本発明では、デバイス機能層となるエピタキシャル層と該デバイス機能層とは異なる材料の支持基板とが接合材層を介して接合された接合型半導体受光素子であって、前記デバイス機能層の接合面に凹凸パターンが形成されているものであることを特徴とする接合型半導体受光素子を提供する。
本発明の接合型半導体受光素子は、このように接合界面であるデバイス機能層の接合面に凹凸パターンが形成されており且つ接合材層を介してデバイス機能層と支持基板とが接合されていることにより、デバイス機能層となるエピタキシャル層と支持基板との間で、向上した接合力を示すことができる。それにより、本発明の接合型半導体受光素子は、温度の上昇及び下降を原因とした、互いに異なる材料であるデバイス機能層と支持基板との剥離及び破壊を防ぐことができ、その結果、優れた機械的強度を示すことができる。
また、接合面に形成された凹凸パターンの存在により、接合界面において全反射を起こす入射光を抑えることができるため、裏面入射型受光素子とした場合、受光効率の低下を抑制することができる。
前記デバイス機能層は、Ｉｎｘ（ＧａｙＡｌ１－ｙ）１－ｘＡｓ（０．４≦ｘ≦０．６、０≦ｙ≦１）からなる層を１層以上含み、前記Ｉｎｘ（ＧａｙＡｌ１－ｙ）１－ｘＡｓからなる層の厚さが０．１μｍ以上のものとすることができる。
前記デバイス機能層は、ＩｎＰからなる層を１層以上含み、前記ＩｎＰからなる層の厚さが０．１μｍ以上のものとすることができる。
このように、デバイス機能層は、様々な層を含むことができる。
前記支持基板は、ＡｌＮ、Ａｌ２Ｏ３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ、及びＳｉＯ２からなる群より選択される少なくとも１種の材料であって、結晶あるいは非晶質の構造を有する材料を含むものであることが好ましい。
支持基板として上記材料を含むものであれば、より優れた機械的強度を示すことができる接合型半導体受光素子とすることができる。
前記接合材層は、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、低融点ガラス、及び多孔質酸化ケイ素からなる群より選択される少なくとも１種を含むものであることが好ましい。
或いは、前記接合材層は、Ａｕ、Ａｇ、Ａｌ、Ｇａ、Ｉｎ、Ｎｉ、Ｐｔ及びＴｉからなる群より選択される少なくとも１種の金属を含むものであることが好ましい。
これらの接合材層を含むものであれば、デバイス機能層と支持基板との間でより向上した接合力を示すことができ、その結果、より優れた機械的強度を示すことができる接合型半導体受光素子となる。
また、本発明では、接合型半導体受光素子の製造方法であって、
出発基板上に、デバイス機能層をエピタキシャル成長させる工程、
前記デバイス機能層の表面に凹凸パターンを設ける工程、及び
支持基板と前記デバイス機能層とを接合材層を介して接合する工程
を有することを特徴とする接合型半導体受光素子の製造方法を提供する。
本発明の接合型半導体受光素子の製造方法は、接合界面であるデバイス機能層の接合面に凹凸パターンを形成し、デバイス機能層と支持基板とを接合材層を介して接合することにより、デバイス機能層となるエピタキシャル層と支持基板との間の接合力を向上させることができる。それにより、本発明の接合型半導体受光素子の製造方法は、例えば温度の上昇及び下降を原因とした、互いに異なる材料であるデバイス機能層と支持基板との剥離及び破壊を防ぐことが可能であり、その結果、優れた機械的強度を示すことが可能な接合型半導体受光素子を製造できる。
また、接合面に凹凸パターンを形成することにより、接合界面において全反射を起こす入射光を抑えることができるため、裏面入射型受光素子を作製しようとした際、受光効率の低下を抑制することができる。
前記デバイス機能層として、Ｉｎｘ（ＧａｙＡｌ１－ｙ）１－ｘＡｓ（０．４≦ｘ≦０．６、０≦ｙ≦１）からなる層を１層以上含み、前記Ｉｎｘ（ＧａｙＡｌ１－ｙ）１－ｘＡｓからなる層の厚さが０．１μｍ以上であるものをエピタキシャル成長させることができる。
前記デバイス機能層として、ＩｎＰからなる層を１層以上含み、前記ＩｎＰからなる層の厚さが０．１μｍ以上であるものをエピタキシャル成長させることができる。
このように、デバイス機能層として、様々な層を有するものをエピタキシャル成長させることができる。
前記支持基板として、ＡｌＮ、Ａｌ２Ｏ３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ、及びＳｉＯ２からなる群より選択される少なくとも１種の材料であって、結晶あるいは非晶質の構造を有する材料を含むものを用いることが好ましい。
このような材料を含む支持基板を用いることにより、より優れた機械的強度を示すことができる接合型半導体受光素子を製造することができる。
前記接合材層として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、低融点ガラス、及び多孔質酸化ケイ素からなる群より選択される少なくとも１種を含むものを用いることが好ましい。
或いは、前記接合材層として、Ａｕ、Ａｇ、Ａｌ、Ｇａ、Ｉｎ、Ｎｉ、Ｐｔ及びＴｉからなる群より選択される少なくとも１種の金属を含むものを用いることが好ましい。
これらの接合材層を用いることにより、デバイス機能層と支持基板との間の接合力を更に向上でき、その結果、より優れた機械的強度を示すことができる接合型半導体受光素子を製造できる。
前記デバイス機能層を形成する前に、前記出発基板上に犠牲層を形成する工程を更に有し、
前記凹凸パターンを設ける工程と前記接合する工程との間に、
デバイス予定エリアに沿って、前記デバイス機能層にトレンチを形成する工程と
前記デバイス機能層の前記表面上及び前記トレンチの表面上にエッチング保護膜を形成する工程、及び
前記トレンチの底部の前記エッチング保護膜に、前記犠牲層の一部が露出するように開口部を形成する工程
を更に有し、
前記接合する工程の後に、
前記犠牲層を選択エッチングすることにより、前記出発基板と前記デバイス機能層とを分離する工程
を更に有することが好ましい。
このようにすることで、出発基板を繰り返し使用することができ、その結果、接合型半導体受光素子の製造コストを低減することができる。
以上のように、本発明の接合型半導体受光素子であれば、デバイス機能層となるエピタキシャル層と支持基板との間で優れた接合強度を示すことができるので、例えば温度の上昇及び下降を原因とした、互いに異なる材料であるデバイス機能層と支持基板との剥離及び破壊を防ぐことができる。その結果、本発明の接合型半導体受光素子は、優れた機械的強度を示すことができる。
また、本発明の接合型半導体受光素子の製造方法であれば、デバイス機能層となるエピタキシャル層と支持基板との間の接合力を向上させることができるので、例えば温度の上昇及び下降を原因とした、互いに異なる材料であるデバイス機能層と支持基板との剥離及び破壊を防ぐことが可能な接合型半導体受光素子を製造することができる。その結果、本発明の接合型半導体受光素子の製造方法であれば、優れた機械的強度を示すことが可能な接合型半導体受光素子を製造できる。
本発明の接合型半導体受光素子の一例を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第一の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 本発明の第二の実施形態の接合型半導体素子の製造方法の１つの工程を示す概略断面図である。 比較例２、実施例１及び実施例２の不良率を示すグラフである。 比較例１の材料費を１００％とした、実施例１及び２の相対材料費を示すグラフである。
上述のように、機械的強度の高い受光素子の開発が求められていた。
本発明者らは、上記課題について鋭意検討を重ねた結果、接合界面であるデバイス機能層の接合面に凹凸パターンを形成し、デバイス機能層と支持基板とを接合材層を介して接合することにより、デバイス機能層となるエピタキシャル層と支持基板との間の接合力を向上させることができることを見出し、本発明を完成させた。
即ち、本発明は、デバイス機能層となるエピタキシャル層と該デバイス機能層とは異なる材料の支持基板とが接合材層を介して接合された接合型半導体受光素子であって、前記デバイス機能層の接合面に凹凸パターンが形成されているものであることを特徴とする接合型半導体受光素子である。
また、本発明は、接合型半導体受光素子の製造方法であって、
出発基板上に、デバイス機能層をエピタキシャル成長させる工程、
前記デバイス機能層の表面に凹凸パターンを設ける工程、及び
支持基板と前記デバイス機能層とを接合材層を介して接合する工程
を有することを特徴とする接合型半導体受光素子の製造方法である。
なお、特許文献１には、化合物半導体とＳｉ基板とを接合する方法が開示されているが、この方法は、化合物半導体とＳｉ基板とを直接接合するものである。
また、特許文献２には、エピタキシャル成長により得られた層同士を接合後、一方の層の下に設けられたＡｌｙＧａ１－ｙＡｓ層をエッチングして、エピタキシャル層と出発基板とを分離する方法が開示されている。しかしながら、特許文献２には、エピタキシャル層と支持基板であるシリコン基板とを直接接合している。
また、特許文献３には、ヒートシンク機能を有する基板がアバランシェフォトダイオード（ＡＰＤ）メサに接着層を介して接合されたアバランシェフォトダイオードが開示されている。しかしながら、引用文献３には、ＡＰＤメサの接合面に凹凸を形成することは開示されていない。
また、特許文献４には、透明基板と発光スタックとを例えばベンゾシクロブテン（ＢＣＢ）などの透明接着層を介して接合してなる発光装置において、接合部が例えば粗面、凹凸またはピラミッド形状などの微細な突起を有するものが開示されている。しかしながら、特許文献４に記載されているのは発光素子であって、受光素子ではない。
以下、本発明について図面を参照しながら詳細に説明するが、本発明はこれらに限定されるものではない。
［接合型半導体受光素子］
本発明の接合型半導体受光素子は、デバイス機能層となるエピタキシャル層と該デバイス機能層とは異なる材料の支持基板とが接合材層を介して接合された接合型半導体受光素子であって、前記デバイス機能層の接合面に凹凸パターンが形成されているものであることを特徴とするものである。
このように接合界面であるデバイス機能層の接合面に凹凸パターンが形成されており且つ接合材層を介してデバイス機能層と支持基板とが接合されていることにより、デバイス機能層となるエピタキシャル層と支持基板との間で、向上した接合力を示すことができる。それにより、本発明の接合型半導体受光素子は、例えば温度の上昇及び下降を原因とした、互いに異なる材料であるデバイス機能層と支持基板との剥離及び破壊を防ぐことができ、その結果、優れた機械的強度を示すことができる。
また、接合面に形成された凹凸パターンの存在により、接合界面において全反射を起こす入射光を抑えることができるため、裏面入射型受光素子とした場合、受光効率の低下を抑制することができる。
凹凸パターンの形状は、特に限定されない。凹凸パターンによる段差は、０．０１μｍ以上５．０μｍ以下であることが好ましく、０．１μｍ以上１．０μｍ以下であることがより好ましい。また、凹凸パターンは、デバイス機能層の接合面の１０％以上１００％以下を占めることが好ましく、８０％以上１００％以下を占めることがより好ましい。
デバイス機能層は、Ｉｎｘ（ＧａｙＡｌ１－ｙ）１－ｘＡｓ（０．４≦ｘ≦０．６、０≦ｙ≦１）からなる層を１層以上含み、Ｉｎｘ（ＧａｙＡｌ１－ｙ）１－ｘＡｓからなる層の厚さが０．１μｍ以上のものとすることができる。デバイス機能層は、ＩｎＰからなる層を１層以上含み、ＩｎＰからなる層の厚さが０．１μｍ以上のものとすることもできる。
このように、デバイス機能層は、様々な層を含むことができる。
支持基板は、ＡｌＮ、Ａｌ２Ｏ３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ、及びＳｉＯ２からなる群より選択される少なくとも１種の材料であって、結晶あるいは非晶質の構造を有する材料を含むものであることが好ましい。
支持基板として上記材料を含むものであれば、より優れた機械的強度を示すことができる接合型半導体受光素子とすることができる。
接合材層は、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、低融点ガラス、及び多孔質酸化ケイ素からなる群より選択される少なくとも１種を含むものであることが好ましい。
或いは、接合材層は、Ａｕ、Ａｇ、Ａｌ、Ｇａ、Ｉｎ、Ｎｉ、Ｐｔ及びＴｉからなる群より選択される少なくとも１種の金属を含むものであることが好ましい。
これらの接合材層を含むものであれば、デバイス機能層と支持基板との間でより向上した接合力を示すことができ、その結果、より優れた機械的強度を示すことができる接合型半導体受光素子となる。
次に、図１を参照しながら、本発明の接合型半導体受光素子の一例を説明する。
図１に示す接合型半導体受光素子１００は、デバイス機能層となるエピタキシャル層１０と、支持基板３０と、接合材層２０とを含む。デバイス機能層１０は、接合材層２０を介して、支持基板３０に接合されている。
デバイス機能層１０の支持基板３０との接合面１０Ａには、凹凸パターン１０Ｂが形成されている。
［接合型半導体受光素子の製造方法］
本発明の接合型半導体受光素子の製造方法は、
出発基板上に、デバイス機能層をエピタキシャル成長させる工程、
前記デバイス機能層の表面に凹凸パターンを設ける工程、及び
支持基板と前記デバイス機能層とを接合材層を介して接合する工程
を有することを特徴とする。
本発明の接合型半導体受光素子の製造方法は、接合界面であるデバイス機能層の接合面に凹凸パターンを形成し、デバイス機能層と支持基板とを接合材層を介して接合することにより、デバイス機能層となるエピタキシャル層と支持基板との間の接合力を向上させることができる。それにより、本発明の接合型半導体受光素子の製造方法は、例えば温度の上昇及び下降を原因とした、互いに異なる材料であるデバイス機能層と支持基板との剥離及び破壊を防ぐことが可能であり、その結果、優れた機械的強度を示すことが可能な接合型半導体受光素子を製造できる。
また、接合面に凹凸パターンを形成することにより、接合界面において全反射を起こす入射光を抑えることができるため、裏面入射型受光素子を作製しようとした際、受光効率の低下を抑制することができる。
本発明の接合型半導体受光素子の製造方法によると、本発明の接合型半導体受光素子を製造することができる。
凹凸パターンの形成方法は、特に限定されない。例えば、凹凸パターンは、フォトリソグラフィー法によってパターンを描画して周期的にパターン化されたものでもよいし、ウェットエッチングによる面荒らし処理の結果として凹凸面を形成しても良い。凹凸パターンによる段差は、０．０１μｍ以上５．０μｍ以下とすることが好ましく、０．１μｍ以上１．０μｍ以下とすることがより好ましい。また、凹凸パターンは、デバイス機能層の接合面の１０％以上１００％以下を占めるように形成することが好ましく、８０％以上１００％以下を占めるように形成することがより好ましい。
デバイス機能層として、Ｉｎｘ（ＧａｙＡｌ１－ｙ）１－ｘＡｓ（０．４≦ｘ≦０．６、０≦ｙ≦１）からなる層を１層以上含み、Ｉｎｘ（ＧａｙＡｌ１－ｙ）１－ｘＡｓからなる層の厚さが０．１μｍ以上であるものをエピタキシャル成長させることができる。
デバイス機能層として、ＩｎＰからなる層を１層以上含み、ＩｎＰからなる層の厚さが０．１μｍ以上であるものをエピタキシャル成長させることもできる。
このように、デバイス機能層として、様々な層を有するものをエピタキシャル成長させることができる。
支持基板として、ＡｌＮ、Ａｌ２Ｏ３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ、及びＳｉＯ２からなる群より選択される少なくとも１種の材料であって、結晶あるいは非晶質の構造を有する材料を含むものを用いることが好ましい。
このような材料を含む支持基板を用いることにより、より優れた機械的強度を示すことができる接合型半導体受光素子を製造することができる。
接合材層として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、低融点ガラス、及び多孔質酸化ケイ素からなる群より選択される少なくとも１種を含むものを用いることが好ましい。
或いは、接合材層として、Ａｕ、Ａｇ、Ａｌ、Ｇａ、Ｉｎ、Ｎｉ、Ｐｔ及びＴｉからなる群より選択される少なくとも１種の金属を含むものを用いることが好ましい。
これらの接合材層を用いることにより、デバイス機能層と支持基板との間の接合力を更に向上でき、その結果、より優れた機械的強度を示すことができる接合型半導体受光素子を製造できる。
デバイス機能層を形成する前に、前記出発基板上に犠牲層を形成する工程を更に有し、
凹凸パターンを設ける工程と上記接合する工程との間に、
デバイス予定エリアに沿って、デバイス機能層にトレンチを形成する工程と
デバイス機能層の表面上及びトレンチの表面上にエッチング保護膜を形成する工程、及び
トレンチの底部のエッチング保護膜に、犠牲層の一部が露出するように開口部を形成する工程
を更に有し、
上記接合する工程の後に、
犠牲層を選択エッチングすることにより、出発基板とデバイス機能層とを分離する工程
を更に有することが好ましい。
このようにすることで、出発基板を繰り返し使用することができ、その結果、接合型半導体受光素子の製造コストを低減することができる。
犠牲層を形成する工程、トレンチを形成する工程、エッチング保護膜を形成する工程、トレンチの底部のエッチング保護膜に開口部を形成する工程、及び犠牲層を選択エッチングする工程は、特に限定されない。それぞれの例を、以下の第一及び第二の実施形態において説明する。
次に、図面を参照しながら、本発明の接合型半導体受光素子、及び接合型半導体受光素子の製造方法の幾つかの実施形態を詳細に説明する。
（第一の実施形態）
まず、第一の実施形態として、図２～図１４を参照しながら、本発明の接合型半導体受光素子の一例、及びその製造方法の一例を説明する。
まず、以下の手順で、図２に示す、出発基板１とデバイス機能層１０との間に犠牲層３を配し、デバイス機能層１０が受光素子（ＰＤ）構造を有するエピタキシャルウェーハ２００を準備する。
出発基板１として例えば半絶縁性ＩｎＰ基板１上に形成されるデバイス機能層１０を、以下の順にエピタキシャル成長させる。半絶縁性ＩｎＰ出発基板１上にｉ－ＩｎＰバッファ層２を例えば厚さ０．５μｍで形成し、ｉ－ＩｎｘＧａ１－ｘＡｓ（０．４≦ｘ≦０．６）犠牲層（以下、ｉ－ＩｎＧａＡｓ犠牲層）３を例えば厚さ０．３μｍで形成する。次いで、ｉ－ＩｎＧａＡｓ犠牲層３上に、ｉ－ＩｎＰエッチストップ層４を例えば厚さ０．３μｍで、ｉ－ＩｎｘＧａ１－ｘＡｓ（０．４≦ｘ≦０．６）コンタクト層（以下、ＩｎＧａＡｓコンタクト層）１１を例えば厚さ０．１μｍで、ｉ－ＩｎＰキャップ層１２を例えば厚さ０．１μｍで、ｉ－ＩｎｘＧａ１－ｘＡｓ（０．４≦ｘ≦０．６）吸収層（以下、ＩｎＧａＡｓ吸収層）１３を例えば厚さ３．０μｍで、ｎ－ＩｎＰ層１４を例えば厚さ１．０μｍで順にエピタキシャル成長により形成し、エピタキシャルウェーハ２００とする。
次に、エピタキシャルウェーハ２００表面１０Ａ（デバイス機能層１０の接合面１０Ａ）のｎ－ＩｎＰ層１４上に、図３に示すように凹凸パターン１０Ｂを形成する。凹凸パターン１０Ｂは、フォトリソグラフィー法によってパターンを描画して周期的にパターン化されたものでも良いし、ウェットエッチングによる面荒らし処理の結果としての凹凸面を形成しても良い。
次に、図４に示すように、デバイス予定エリア１０Ｃのサイズに沿って、デバイス機能層１０にトレンチ５を形成する。トレンチ５の形成は、ウェットエッチング、ドライエッチングいずれの方法でも可能である。
ウェットエッチングの場合は、例えば以下の手順でトレンチ５を形成することができる。まず、フォトリソグラフィー法により、デバイス機能層１０の接合面１０Ａ上にレジストパターンを形成する。形成したレジストパターンに基づいて、ｎ－ＩｎＰ層１４を塩素系エッチャントで選択エッチングする。ｎ－ＩｎＰ層１４の選択エッチング後、硫酸過水系エッチャントに切り替えてｉ－ＩｎＧａＡｓ吸収層１３を選択エッチングする。次いで、塩素系エッチャントに切替え、ｉ－ＩｎＰキャップ層１２を選択エッチングする。次いで、硫酸過水系エッチャントに切り替えて、ｉ－ＩｎＧａＡｓコンタクト層１１を選択エッチングする。次いで、塩素系エッチャントに切替え、ｉ－ＩｎＰエッチングストップ層４を選択エッチングする。以上の工程を経ることで、トレンチ底部５Ａにｉ－ＩｎＧａＡｓ犠牲層３が露出したトレンチ５を形成することができる。
また、ドライエッチングの場合は、Ｃｌ２等の塩素系ガスとＡｒ等のプラズマ安定化ガスとを混合した雰囲気にてガスエッチングすることによりエッチングが可能である。ドライエッチングを選択した場合、トレンチ５の側壁形状に凹凸が生じないという利点があるが、エッチング選択性が低いため、ｉ－ＩｎＧａＡｓ犠牲層３で自動的にエッチングを止めることが難しい、そのため、ｉ－ＩｎＧａＡｓ犠牲層３の厚さはウェットエッチングの場合と比べて厚くする必要があり、０．３μｍ以上の犠牲層を準備することが好適である。
次に、図５に示すように、トレンチ部５を含むデバイス機能層１０の全面にエッチング保護膜６を形成する。すなわち、デバイス機能層１０の表面及びトレンチ５の表面上にエッチング保護膜６を形成する。エッチング保護膜６の形成はゾルゲル法、ディップ法、ＲＦ－ＥＢ、スパッタ、ＣＶＤ等、保護膜を成膜出来るのであればどのような方法でも選択可能である。例えば、ＴＥＯＳとＯ２を組み合わせた材料系にてｐ－ＣＶＤ法を用いてＳｉＯ２のエッチング保護膜６を例えば厚さ０．３μｍで形成することができる。
次に、フォトリソグラフィー法により、エッチング保護膜６のうち、トレンチ５の底部５Ａ上に形成した部分６Ａの表面に、レジストマスクとしてのレジストパターンを形成し、図６に示すように、レジストマスクにてトレンチ５の底部に開口パターン６Ｂを形成する。
開口パターン６Ｂを形成するためのエッチングには、例えばフッ酸系エッチャントを用いることができる。ただ、開口エッチングはウェットエッチングに限らない。ドライエッチングの場合は、フッ素系ガス（ＮＦ３、ＳＦ６等）を用いても同様の結果が得られる。
次に、図７に示すように、被接合基板である支持基板３０として例えばＳｉ基板を準備し、Ｓｉ基板３０の表面に接合材として例えばベンゾシクロブテン（ＢＣＢ）を塗布して、接合材層２０を形成する。
支持基板３０としては、Ｓｉ基板に限定されるものではなく、例えばＡｌＮ、Ａｌ２Ｏ３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ、及びＳｉＯ２からなる群より選択される少なくとも１種の材料であって、結晶あるいは非晶質の構造を有する材料を含むものを用いることができる。これらの材料は、ＩｎＰ基板より機械的な強度に優れる材料であるため、好ましい。
接合材は、ＢＣＢの他に、例えば、ポリイミド（ＰＩ）、低融点ガラス、多孔質酸化ケイ素のいずれかから選択することもできる。
接合材層２０は例えば１．０μｍの厚さとすることができる。膜厚はこれに限定されず、工程を通す上で支障のない膜厚であれば、どのような膜厚でも選択可能である。次工程における接合圧力が５０Ｎ／ｃｍ２以下である場合、接合時の圧着圧力にて接合材層２０のＢＣＢがトレンチ５層に染み出す量が少ないため、ＢＣＢ塗布層厚を１．０μｍ超とすることが可能である。
接合可能であれば接合材層２０は、いかなる薄い膜厚も選択可能であるが、凹凸パターン１０Ｂの段差より高い膜厚で形成することが好ましい。
次に、図８に示すように、支持基板３０とエピタキシャルウェーハ２００とを、接合材層２０を介して熱圧着して接合し、接合ウェーハ３００を形成する。接合硬化温度は２５０℃以上とすることが好ましい。また、接合圧力は５０Ｎ／ｃｍ２以上とすることが好ましい。これらの条件は接合強度を十分に得るために好適な条件であるが、温度や圧力はこれらに限定されない。
次に、接合ウェーハ３００を硫酸過水系エッチャントに浸漬する。ｉ－ＩｎＧａＡｓ犠牲層３は、ｉ－ＩｎＰバッファ層２とｉ－ＩｎＰエッチストップ層４とに挟持されており、硫酸過水はＩｎＰに対してエッチング選択性がある（ＩｎＰをエッチングしない）ため、ｉ－ＩｎＧａＡｓ犠牲層３のみがエッチングされ、図９に示すように、ＩｎＰ出発基板１とデバイス機能層１０とが分離する。分離後は、図９に示すように、デバイス機能層１０部が孤立した島状パターンが支持基板３０上に残置する。なお、ｉ－ＩｎＧａＡｓコンタクト層１１及びｉ－ＩｎＧａＡｓ吸収層１３は、ｉ－ＩｎＰエッチストップ層４及びエッチング保護膜６により保護されるため、エッチングされない。

次に、ｉ－ＩｎＰエッチストップ層４を前述と同様に塩素系エッチャントで選択エッチングする。ｉ－ＩｎＰエッチストップ層４が除去されたことで、エッチング保護層６の一部が表面に飛び出る形となり、次工程以降で剥離しやすく、歩留まり低下の要因となるため、水流などでこれらの飛び出た部分を部分的に剥離する。剥離後、図１０に示すように、ｉ－ＩｎＧａＡｓコンタクト層１１の一部が露出する。次いで、デバイス機能層１０の表面にＺｎを拡散し、表面にｐ型層を形成する。
次に、デバイス機能層１０の一部を前述と同様にウェットエッチングで切り欠き、図１１に示すように、ｎ－ＩｎＰ層１４の一部を露出させる。ｎ－ＩｎＰ層１４を露出させる工程はトレンチ形成工程と同様の方法で形成可能である。切り欠き工程後、エッチング保護層６は突出する。飛び出た部分は次工程以降で剥離しやすく、歩留まり低下の要因となるため、水流などでこれら飛び出た部分を部分的に剥離する。
次に、デバイス機能層１０の表面に保護膜１５を形成する。保護膜１５の形成には、トレンチ５へ形成したエッチング保護膜６と同様の工程が適用可能である。その後、図１２に示すように、形成した保護膜１５の一部に前述と同様の手順で、電極形成のための開口部１５Ａ及び１５Ｂとを形成する。開口部１５Ａを通して、ｉ－ＩｎＧａＡｓコンタクト層１１の一部が露出し、開口部１５Ｂを通して、ｎ－ＩｎＰ層１４の一部が露出する。
次に、開口部１５Ａ及び１５Ｂに、図１３に示すように電極１６及び１７を形成する。電極１６及び１７形成後、ｉ－ＩｎＧａＡｓコンタクト層１１の一部を前述と同様にウェットエッチング法にて除去し、図１３に示すようにアパーチャ部１１Ａを形成する。アパーチャ部１１Ａ形成後、ＳｉＮｘ（０＜ｘ≦２）等の保護層を形成し、電極に対応する部分及びダイシング部に対応する部分を除去する。
ＳｉＮｘ保護層パターン形成後、図１４に示すように、接合ウェーハ３００をダイシングもしくはスクライブ／ブレーキング法により個別素子に分離し、受光素子１００を形成する。
これにより、図１４に示す、デバイス機能層１０となるエピタキシャル層と、支持基板３０とが接合材層２０を介して接合されており、デバイス機能層１０の接合面１０Ａに凹凸パターン１０Ｂが形成されているものである第一の実施形態に係る接合型半導体受動素子が得られる。
（第二の実施形態）
次に、第二の実施形態として、図１５～図２７を参照しながら、本発明の接合型半導体受光素子の他の一例、及びその製造方法の一例を説明する。
まず、図１５に示す、出発基板１とデバイス機能層１０の間に犠牲層３を配し、デバイス機能層１０が受光素子（ＰＤ）構造を有するエピタキシャルウェーハ２００を以下のようにして準備する。
出発基板１として例えば半絶縁性ＩｎＰ出発基板１上に形成されるデバイス機能層１０を以下の順にエピタキシャル成長させる。まず、半絶縁性ＩｎＰ出発基板１上にｉ－ＩｎＰバッファ層２を例えば厚さ０．５μｍで形成し、次いでｉ－ＩｎｘＧａ１－ｘＡｓ（０．４≦ｘ≦０．６）犠牲層（以下、ｉ－ＩｎＧａＡｓ犠牲層）３を例えば厚さ０．３μｍで形成する。次いで、ｉ－ＩｎＧａＡｓ犠牲層３上に、ｉ－ＩｎＰエッチストップ層４を例えば厚さ０．３μｍで、ｉ－ＩｎｘＧａ１－ｘＡｓ（０．４≦ｘ≦０．６）コンタクト層（以下、ｉ－ＩｎＧａＡｓコンタクト層）１１を例えば厚さ０．１μｍで、ｉ－ＩｎＰキャップ層１２を例えば厚さ０．１μｍで、ｉ－ＩｎｘＧａ１－ｘＡｓ（０．４≦ｘ≦０．６）吸収層（以下、ｉ－ＩｎＧａＡｓ吸収層）１３を例えば厚さ３．０μｍで、ｎ－ＩｎＰ層１４を例えば厚さ１．０μｍで順にエピタキシャル成長により形成し、エピタキシャルウェーハ２００とする。
次に、エピタキシャルウェーハ２００表面１０Ａ（デバイス機能層１０の接合面１０Ａ）のｎ－ＩｎＰ層１４上に、図１６に示すような凹凸パターン１０Ｂを形成する。凹凸パターン１０Ｂは、フォトリソグラフィー法によってパターンを描画して周期的にパターン化されたものでも良いし、ウェットエッチングによる面荒らし処理の結果としての凹凸面を形成しても良い。
次に、図１７に示すように、デバイス予定エリア１０Ｃのサイズに沿って、デバイス機能層１０にトレンチ５を形成する。トレンチ５の形成はウェットエッチング、ドライエッチングいずれの方法も可能である。
ウェットエッチングの場合は、例えば以下の手順でトレンチ５を形成することができる。まず、フォトリソグラフィー法により、デバイス機能層１０の接合面１０Ａ上にレジストパターンを形成する。形成したレジストパターンに基づいて、ｎ－ＩｎＰ層１４を塩素系エッチャントで選択エッチングする。ｎ－ＩｎＰ層１４の選択エッチング後、硫酸過水系エッチャントに切り替えてｉ－ＩｎＧａＡｓ吸収層１３を選択エッチングする。次いで、塩素系エッチャントに切替え、ｉ－ＩｎＰキャップ層１２を選択エッチングする。次いで、硫酸過水系エッチャントに切り替えて、ｉ－ＩｎＧａＡｓコンタクト層１１を選択エッチングする。次いで、塩素系エッチャントに切替え、ｉ－ＩｎＰエッチングストップ層４を選択エッチングする。以上の工程を経ることで、トレンチ底部５Ａにｉ－ＩｎＧａＡｓ犠牲層３が露出したトレンチ５を形成することができる。
また、ドライエッチングの場合は、Ｃｌ２等の塩素系ガスとＡｒ等のプラズマ安定化ガスとを混合した雰囲気にてガスエッチングすることによりエッチングが可能である。ドライエッチングを選択した場合、トレンチ５の側壁形状に凹凸が生じないという利点があるが、エッチング選択性が低いため、ｉ－ＩｎＧａＡｓ犠牲層３で自動的にエッチングを止めることが難しい、そのため、ｉ－ＩｎＧａＡｓ犠牲層３の厚さはウェットエッチングの場合と比べて厚くする必要があり、０．３μｍ以上の犠牲層を準備することが好適である。
次に、図１８に示すように、トレンチ部５を含むデバイス機能層１０の全面にエッチング保護膜６を形成する。すなわち、デバイス機能層１０の表面及びトレンチ５の表面上にエッチング保護膜６を形成する。エッチング保護膜６の形成はゾルゲル法、ディップ法、ＲＦ－ＥＢ、スパッタ、ＣＶＤ等、保護膜を成膜出来るのであればどのような方法でも選択可能である。例えば、ＴＥＯＳとＯ２を組み合わせた材料系にてｐ－ＣＶＤ法を用いてＳｉＯ２保護膜６を例えば厚さ０．３μｍで形成することができる。
次に、フォトリソグラフィー法により、エッチング保護膜６のうち、凹凸パターン１０Ｂに対応する部分の一部の表面にレジストパターンを形成し、これらの部分に開口部を形成する。
開口部のエッチングにはフッ酸系エッチャントを用いることができる。ただ、開口部のエッチングはウェットエッチングに限らない。ドライエッチングの場合は、フッ素系ガス（ＮＦ３、ＳＦ６等）を用いることができる。
次いで、エッチング保護膜６のうちｎ－ＩｎＰ層１４の凹凸パターン１０Ｂ上の部分に形成された開口部に、図１９に示すｎ－ＩｎＰ層１４に接する接合金属層２１を蒸着する。例えば、レジスト剥離と電極パターン出しを同時に行うセルフアライン手法にて開口部に接合金属層２１を形成する。
接合金属層２１は、例えば、ｎ－ＩｎＰ層１４に接する層にＰｔを、接合界面にＡｕを配置することができる。接合金属層２１は、次工程の接合が可能な構造で、かつ、後の工程の犠牲層エッチングに対して耐性のある材料系であればどのような材料の組み合わせも選択可能である。ｎ－ＩｎＰ層１４に接する層にはＰｔの他、ＡｌやＴｉが選択可能である。接合界面層にはＡｕの他、Ａｌ、Ａｇ、Ｇａ、Ｉｎ、Ｎｉ等が選択可能である。例えば、Ｐｔ層を例えば０．１μｍ、Ａｕ層を例えば１μｍとして順次形成することができる。
次に、フォトリソグラフィー法により、エッチング保護膜６のうち、トレンチ５の底部５Ａ上に形成した部分６Ａの表面に、レジストマスクとしてのレジストパターンを形成し、図１９に示すように、レジストマスクにてトレンチ５の底部に開口パターン６Ｂを形成する。
開口パターン６Ｂを形成するためのエッチングには、例えばフッ酸系エッチャントを用いることができる。ただ、開口部のエッチングはウェットエッチングに限らない。ドライエッチングの場合は、フッ素系ガス（ＮＦ３、ＳＦ６等）を用いることができる。
次に、図２０に示すように、被接合基板である支持基板３０として例えばＳｉ基板を準備し、Ｓｉ基板３０の表面に接合金属層２２を形成する。
支持基板３０としては、Ｓｉ基板に限定されるものではなく、例えばＡｌＮ、Ａｌ２Ｏ３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ、及びＳｉＯ２からなる群より選択される少なくとも１種の材料であって、結晶あるいは非晶質の構造を有する材料を含むものを用いることができる。これらの材料は、ＩｎＰ基板より機械的な強度に優れる材料であるため、好ましい。
接合金属層２２は、例えば、Ｓｉ基板（支持基板）３０に接する層にＰｔ、接合界面にＡｕを配置したものを用いることができる。接合金属層２２は、次工程の接合が可能な構造で、かつ、後の工程の犠牲層エッチングに対して耐性のある材料系であればどのような材料の組み合わせも選択可能であることは言うまでも無い。Ｓｉ基板３０に接する層にはＰｔの他、ＡｌやＴｉを選択可能である。接合界面層にはＡｕの他、Ａｌ、Ａｇ、Ｇａ、Ｉｎ、Ｎｉ等が選択可能である。例えば、Ｐｔ層を例えば０．１μｍ、Ａｕ層を例えば１μｍとして順次形成することができる。
接合金属層２１及び２２の厚さは、接合可能であればいかなる膜厚も選択可能であるが、凹凸パターン１０Ｂの段差より厚い膜厚で形成することが好ましい。
次に、図２１に示すように、支持基板３０とエピタキシャルウェーハ２００とを、接合金属層２１及び２２が接するように熱圧着して接合し、接合ウェーハ３００を形成する。接合温度は３５０℃以上とすることが好ましい。また、接合圧力は５０Ｎ／ｃｍ２以上とすることが好ましい。これらの条件は接合強度を十分に得るために好適な条件であるが、温度や圧力はこれらに限定されない。
次に、接合ウェーハ３００を硫酸過水系エッチャントに浸漬する。ｉ－ＩｎＧａＡｓ犠牲層はｉ－ＩｎＰバッファ層２とｉ－ＩｎＰエッチストップ層４に挟持されており、硫酸過水はＩｎＰに対してエッチング選択性がある（ＩｎＰをエッチングしない）ため、ｉ－ＩｎＧａＡｓ犠牲層３のみがエッチングされ、図２２に示すように、ＩｎＰ出発基板１とデバイス機能層１０が分離する。分離後は、図２２に示すように、デバイス機能層１０部が孤立した島状パターンが支持基板３０上に残置する。なお、ｉ－ＩｎＧａＡｓコンタクト層１１及びｉ－ＩｎＧａＡｓ吸収層１３は、ｉ－ＩｎＰエッチストップ層４及びエッチング保護膜６により保護されるため、エッチングされない。
次に、ｉ－ＩｎＰエッチストップ層４を前述と同様に塩素系エッチャントで選択エッチングする。ｉ－ＩｎＰエッチストップ層４が除去されたことで、エッチング保護層６の一部が表面に飛び出る形となり、次工程以降で剥離しやすく、歩留まり低下の要因となるため、水流などで、これらの飛び出た部分を部分的に剥離する。これにより、図２３に示すように、ｉ－ＩｎＧａＡｓコンタクト層１１の一部が露出する。
ｉ－ＩｎＰエッチストップ層４除去後、図２４に示すように、トレンチ５の側壁を被覆するＳｉＯ２膜のエッチング保護層６を除去する。
次いで、デバイス機能層１０の表面を再度ＳｉＯ２膜の保護膜１５で被覆し、図２５に示すように、フォトリソグラフィー法により保護膜１５の一部に開口部１５Ａを形成する。開口部１５Ａに対し、Ｚｎを拡散し、開口部１５Ａ表面にｐ型層を形成する。
次いで、図２６に示すように、開口部１５Ａの一部に電極１６を形成する。電極１６形成後、ｉ－ＩｎＧａＡｓコンタクト層１１の一部を前述と同様にウェットエッチング法にて除去し、図２６に示すようにアパーチャ部１１Ａを形成する。アパーチャ部１１Ａ形成後、ＳｉＮｘ（０＜ｘ≦２）等の保護層を形成し、電極に対応する部分及びダイシング部に対応する部分を除去する。
ＳｉＮｘ保護層パターン形成後、支持基板３０の裏面に、図２６に示す電極４０を形成する。次いで、図２７に示すように、接合ウェーハ３００をダイシングもしくはスクライブ／ブレーキング法により個別素子に分離し、受光素子１００を形成する。
これにより、図２７に示す、デバイス機能層１０となるエピタキシャル層と、支持基板３０とが接合金属層２１及び２２からなる接合材層２０を介して接合されており、デバイス機能層１０の接合面１０Ａに凹凸パターン１０Ｂが形成されているものである第二の実施形態に係る接合型半導体受動素子が得られる。
上記第一及び第二の実施形態で用いた、ｉ－ＩｎＧａＡｓコンタクト層１１及びｉ－ＩｎＧａＡｓ吸収層１３は、ｉ－ＩｎｘＧａ１－ｘＡｓ（０．４≦ｘ≦０．６）の代わりに、Ａｌを含む、ｉ－Ｉｎｘ（ＧａｙＡｌ１－ｙ）１－ｘＡｓ（０．４≦ｘ≦０．６、０＜ｙ≦１）であっても良い。また、上記第一及び第二の実施形態で用いた、ｉ－ＩｎＧａＡｓ犠牲層３は、ｉ－ＩｎｘＧａ１－ｘＡｓ（０．４≦ｘ≦０．６）の代わりに、Ｐを含む、ｉ－ＩｎｘＧａ１－ｘＡｓｚＰ１－ｚ（０．４≦ｘ≦０．６、０．８≦ｚ＜１）の層であってもよい。
以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
実施例１では、以下の手順で、図１４に示した構造と同様の、接合型半導体受光素子１００を作製した。
まず、半絶縁性ＩｎＰ出発基板１上に、デバイス機能層（エピ機能層）１０を以下の手順でエピタキシャル成長で形成した。半絶縁性ＩｎＰ出発基板１上に、ｉ－ＩｎＰバッファ層２を厚さ０．５μｍで形成し、ｉ－ＩｎＧａＡｓ犠牲層３を厚さ０．３μｍで形成した。次いで、ｉ－ＩｎＧａＡｓ犠牲層３上に、ｉ－ＩｎＰエッチストップ層４を厚さ０．３μｍで、ｉ－ＩｎＧａＡｓコンタクト層１１を厚さ０．１μｍで、ｉ－ＩｎＰキャップ層１２を厚さ０．１μｍで、ｉ－ＩｎＧａＡｓ吸収層１３を厚さ３．０μｍで、ｎ－ＩｎＰ層１４を厚さ１．０μｍで順にエピタキシャル成長により形成し、図２に示したのと同様のエピタキシャルウェーハ２００を製造した。
次に、エピタキシャルウェーハ２００表面１０Ａのｎ－ＩｎＰ層１４上に、ウェットエッチングにより図３に示したような凹凸パターン１０Ｂを形成した。
次いで、図４に示したように、デバイス予定エリア１０Ｃのサイズに沿って、Ｃｌ２ガスによるドライエッチングにより、デバイス機能層１０にトレンチ５を形成した。
次に、図５に示すように、デバイス機能層１０の表面及びトレンチ５の表面上に、ＴＥＯＳとＯ２を組み合わせた材料にてｐ－ＣＶＤ法を用いてＳｉＯ２膜のエッチング保護膜６を０．３μｍ形成した。
次に、フォトリソグラフィー法により、エッチング保護膜６のうち、トレンチ５の底部５Ａ上に形成した部分６Ａの表面に、レジストマスクとしてのレジストパターンを形成し、図６に示すように、レジストマスクにてトレンチ５の底部にフッ酸により開口パターン６Ｂを形成した。
次に、図７に示すように、被接合基板である支持基板３０としてＳｉ基板を準備し、Ｓｉ基板３０の表面に１．０μｍの厚さで接合材としてＢＣＢを塗布して、接合材層２０を形成した。
次に、図８に示すように、支持基板３０とエピタキシャルウェーハ２００とを、接合材２０を介して熱圧着（熱硬化温度２７０℃、圧力１００Ｎ／ｃｍ２）して接合し、接合ウェーハ３００を形成した。
次に、接合ウェーハ３００を硫酸過水エッチャントに浸漬し、ｉ－ＩｎＧａＡｓ犠牲層３をエッチングすることで、図９に示したように、ＩｎＰ出発基板１とデバイス機能層１０を分離した。
次に、ｉ－ＩｎＰエッチストップ層４を前述と同様に塩素系エッチャントで選択エッチングした。水流によりエッチング保護膜６の飛び出た部分を部分的に剥離した。これにより、図１０に示す接合ウェーハ３００が得られた。剥離後、デバイス機能層１０の表面にＺｎを拡散し、表面にｐ型層を形成した。
次に、デバイス機能層１０の一部を前述と同様にウェットエッチングで切り欠き、図１１に示すように、ｎ－ＩｎＰ層１４の一部を露出させた。
次に、デバイス機能層１０の表面に保護膜１５を形成し、この保護膜１５の一部に、図１２に示したように、電極形成のための開口部１５Ａ及び１５Ｂを形成した。開口部１５Ａを通して、ｉ－ＩｎＧａＡｓコンタクト層１１の一部が露出し、開口部１５Ｂを通して、ｎ－ＩｎＰ層１４の一部が露出した。
次に、開口部１５Ａ及び１５Ｂに、図１３に示すように電極１６及び１７を形成した。電極１６及び１７はＴｉ層０．１μｍ、Ａｕ層１．０μｍを順に堆積したものとした。
電極１６及び１７形成後、ｉ－ＩｎＧａＡｓコンタクト層１１の一部を前述と同様にウェットエッチング法にて除去し、図１３に示したようにアパーチャ部１１Ａを形成した。アパーチャ部１１Ａ形成後、ＳｉＮｘ（０＜ｘ≦２）の保護層を形成し、電極に対応する部分及びダイシング部に対応する部分を除去した。
ＳｉＮｘ保護層パターン形成後、図１４に示すように、接合ウェーハ３００をダイシングにより個別素子に分離し、実施例１の受光素子１００を形成した。
その後、受光素子１００の電極に配線を行い、封止材を注入してパッケージングを行った。封止材を軟化するため、軟化点以上の温度まで熱を加えて注入を行い、注入後は室温まで封止材の温度を下げ、パッケージングを行なった。
（実施例２）
実施例２では、以下の手順で、図２７に示した構造と同様の、接合型半導体受光素子１００を作製した。
まず、半絶縁性ＩｎＰ出発基板１上に、デバイス機能層（エピ機能層）１０を以下の順にエピタキシャル成長により形成した。まず、半絶縁性ＩｎＰ出発基板１上にｉ－ＩｎＰバッファ層２を厚さ０．５μｍを形成し、次いでｉ－ＩｎＧａＡｓ犠牲層３を厚さ０．３μｍで形成した。次いで、ｉ－ＩｎＧａＡｓ犠牲層３上に、ｉ－ＩｎＰエッチストップ層４を厚さ０．３μｍで、ｉ－ＩｎＧａＡｓコンタクト層１１を厚さ０．１μｍで、ｉ－ＩｎＰキャップ層１２を厚さ０．１μｍで、ｉ－ＩｎＧａＡｓ吸収層１３を厚さ３．０μｍで、ｎ－ＩｎＰ層１４を厚さ１．０μｍで順にエピタキシャル成長により形成し、図１５に示したのと同様のエピタキシャルウェーハ２００を製造した。
次に、エピタキシャルウェーハ２００表面１０Ａのｎ－ＩｎＰ層１４上に、図１６に示したように、ウェットエッチングにより凹凸パターン１０Ｂを形成した。
次に、図１７に示したように、デバイス予定エリア１０Ｃのサイズに沿って、Ｃｌ２ガスによるドライエッチングによりトレンチ５を形成した。
次に、図１８に示したように、デバイス機能層１０の表面及びトレンチ５の表面上にＴＥＯＳとＯ２を組み合わせた材料にてｐ－ＣＶＤ法を用いてＳｉＯ２膜のエッチング保護膜６を厚さ０．３μｍで形成した。
次に、フォトリソグラフィー法により、エッチング保護膜６のうち、凹凸パターン１０Ｂに対応する部分の一部の表面にレジストパターンを形成し、これらの部分にフッ酸により開口部を形成した。この開口部に、図１９に示した、ｎ－ＩｎＰ層１４に接する接合金属層２１を蒸着した。具体的には、レジスト剥離と電極パターン出しを同時に行うセルフアライン手法にて開口部にＰｔ層０．１ｕｍ、Ａｕ層１μｍからなる接合金属層２１を形成した。
次に、フォトリソグラフィー法により、エッチング保護膜６のうち、トレンチ５の底部５Ａ上に形成した部分６Ａの表面に、レジストマスクとしてのレジストパターンを形成し、図１９に示したように、レジストマスクにてトレンチ５の底部にフッ酸により開口パターン６Ｂを形成した。
次に、図２０に示すように、被接合基板である支持基板３０としてＳｉ基板を準備し、Ｓｉ基板３０の表面にＰｔ層０．１μｍ、Ａｕ層１μｍからなる接合金属層２２を形成した。
次に、図２１に示したように、支持基板３０とエピタキシャルウェーハ２００とを、接合金属層２１及び２２が接するように熱圧着（温度４００℃、圧力１００Ｎ／ｃｍ２）して接合し、接合ウェーハ３００を形成した。
次に、接合ウェーハ３００を硫酸過水エッチャントに浸漬し、ｉ－ＩｎＧａＡｓ犠牲層３をエッチングすることで、図２２に示したように、ＩｎＰ出発基板１とデバイス機能層１０とを分離した。
次に、ｉ－ＩｎＰエッチストップ層を前述と同様に塩素系エッチャントで選択エッチングした。そして水流によりエッチング保護膜６の飛び出た部分を部分的に剥離した。これにより、図２３に示したように、ｉ－ＩｎＧａＡｓコンタクト層１１の一部が露出した。
ｉ－ＩｎＰエッチストップ層４除去後、図２４に示したように、トレンチ５の側壁を被覆するＳｉＯ２膜のエッチング保護膜を除去した。
次いで、デバイス機能層１０の表面を再度ＳｉＯ２膜の保護膜１５で被覆し、図２５に示したように、フォトリソグラフィー法により保護膜１５の一部に開口部１５Ａを形成した。開口部１５Ａに対し、Ｚｎを拡散し、開口部１５Ａ表面にｐ型層を形成した。
次いで、図２６に示したように、開口部１５Ａの一部に電極１６を形成した。電極形成後、ｉ－ＩｎＧａＡｓコンタクト層１１の一部を前述と同様にウェットエッチング法にて除去し、図２６に示したようにアパーチャ部１１Ａを形成した。アパーチャ部１１Ａ形成後、ＳｉＮｘ（０＜ｘ≦２）の保護層を形成し、電極に対応する部分及びダイシング部に対応する部分を除去した。
ＳｉＮｘ保護層パターン形成後、支持基板３０の裏面に、図２６に示した電極４０を形成した。次いで、図２７に示したように、接合ウェーハ３００をダイシングにより個別素子に分離し、実施例２の受光素子１００を形成した。
その後、受光素子１００の電極に配線を行い、封止材を注入してパッケージングを行った。封止材を軟化するため、軟化点以上の温度まで熱を加えて注入を行い、注入後は室温まで封止材の温度を下げ、パッケージングを行なった。
（比較例１）
比較例１では、以下の手順で、比較例１の受光素子を作製した。
まず、ｎ型ＩｎＰ基板上にデバイス機能層を形成した。デバイス機能層は、以下の順に積層した。ｎ型ＩｎＰ基板上にｉ－ＩｎＰバッファ層を厚さ０．５μｍで形成し、ｉ－ＩｎＧａＡｓコンタクト層を厚さ０．１μｍで形成し、エピタキシャルウェーハを製造した。
次に、フォトリソグラフィー法により、デバイス機能層の表面にレジストパターンを形成し、このレジストパターンに基づいて、デバイス機能層にトレンチを形成した。次いで、レジストマスクにて、トレンチ底部に開口部を形成した。
次いで、デバイス機能層表面にＺｎを拡散し、表面にｐ型層を形成した。
次いで、デバイス機能層の開口パターン部に電極を形成した。電極は、Ｔｉ層０．１μｍ、Ａｕ層１．０μｍを順に堆積したものとした。
電極形成後、ｉ－ＩｎＧａＡｓコンタクト層の一部をウェットエッチング法にて除去し、アパーチャ部を形成した。アパーチャ部形成後、ＳｉＮｘ（０＜ｘ≦２）の保護層を形成し、電極に対応する部分及びダイシング部に対応する部分を除去した。
その後、ｎ型ＩｎＰ基板のデバイス機能層とは反対側の面に前述と同様の構造、材料にて裏面コンタクト電極を形成した。
裏面コンタクト電極形成後、ダイシングにより個別素子に分離し、比較例１の受光素子を形成した。
その後、受光素子の電極に配線を行い、封止材を注入してパッケージングを行った。封止材を軟化するため、軟化点以上の温度まで熱を加えて注入を行い、注入後は室温まで封止材の温度を下げ、パッケージングを行なった。
（比較例２）
比較例２では、デバイス機能層１０のｎ－ＩｎＰ層１４上に凹凸パターン１０Ｂを設けなかったことを除き実施例１と同様に受光素子を製造した。
＜結果＞
図２８に、比較例２、実施例１及び実施例２におけるパッケージ後のチップ剥離（不通）不良率に関するデータを示す。
実施例１及び実施例２ではデバイス機能層１０の支持基板３０との接合面１０Ａに凹凸パターン１０Ｂを設けたことにより、接合界面の機械強度が高まり、パッケージングにおける温度変化を原因とした剥離不良に対する歩留まりが改善したことが判る。
一方、比較例２は、接合面１０Ａに凹凸パターン１０Ｂを設けなかったために、十分な接合力を示すことができず、剥離が起きてしまったと考えられる。
また、比較例１では、出発基板を支持基板として用いたが、デバイス機能層と出発基板との間の接合面に凹凸パターンを設けなかったため、比較例１の受光素子は、実施例１及び２の受光素子よりも接合部の機械的強度が乏しかったと考えられる。
また、図２９に、比較例１を基準として、実施例１及び実施例２における材料費の比較を示す。実施例１及び実施例２においては、比較例１に対して半分程度まで材料コストが低減したことが判る。
これは、出発基板を再利用することにより、実質的に出発基板の材料費が無視できるほど低減できたことで、構成材の増加による材料費の吸収できた効果による。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１…出発基板、 ２…ｉ－ＩｎＰバッファ層、 ３…ｉ－ＩｎＧａＡｓ犠牲層、 ４…ｉ－ＩｎＰエッチストップ層、 ５…トレンチ、 ５Ａ…トレンチの底部、 ６…エッチング保護膜、 ６Ａ…エッチング保護膜の一部、 ６Ｂ…開口パターン、 １０…デバイス機能層（エピタキシャル層）、 １０Ａ…接合面、 １０Ｂ…凹凸パターン、 １０Ｃ…デバイス予定エリア、 １１…ｉ－ＩｎＧａＡｓコンタクト層、 １２…ｉ－ＩｎＰキャップ層、 １３…ｉ－ＩｎＧａＡｓ吸収層、 １４…ｎ－ＩｎＰ層、 １５…保護膜、 １５Ａ及び１５Ｂ…開口部、 １６及び１７…電極、 ２０…接合材層、 ２１及び２２…接合金属層、 ３０…支持基板、 ４０…裏面電極、 １００…接合型半導体受光素子、 ２００…エピタキシャルウェーハ、 ３００…接合ウェーハ。

Claims (15)

  1. デバイス機能層となるエピタキシャル層と該デバイス機能層とは異なる材料の支持基板とが接合材層を介して接合された接合型半導体受光素子であって、前記デバイス機能層の前記支持基板と前記接合材層を介して接合する接合面に凹凸パターンが形成されており、
    前記デバイス機能層は、Ｉｎ ｘ （Ｇａ ｙ Ａｌ １－ｙ ） １－ｘ Ａｓ（０．４≦ｘ≦０．６、０≦ｙ≦１）からなる層を１層以上含み、前記Ｉｎ ｘ （Ｇａ ｙ Ａｌ １－ｙ ） １－ｘ Ａｓからなる層の厚さが０．１μｍ以上のものであることを特徴とする接合型半導体受光素子。
  2. 前記デバイス機能層は、ＩｎＰからなる層を１層以上含み、前記ＩｎＰからなる層の厚さが０．１μｍ以上のものであることを特徴とする請求項１に記載の接合型半導体受光素子。
  3. デバイス機能層となるエピタキシャル層と該デバイス機能層とは異なる材料の支持基板とが接合材層を介して接合された接合型半導体受光素子であって、前記デバイス機能層の前記支持基板と前記接合材層を介して接合する接合面に凹凸パターンが形成されており、
    前記デバイス機能層は、ＩｎＰからなる層を１層以上含み、前記ＩｎＰからなる層の厚さが０．１μｍ以上のものであることを特徴とする接合型半導体受光素子。
  4. 前記支持基板は、ＡｌＮ、Ａｌ２Ｏ３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ、及びＳｉＯ２からなる群より選択される少なくとも１種の材料であって、結晶あるいは非晶質の構造を有する材料を含むものであることを特徴とする請求項１から請求項３のいずれか一項に記載の接合型半導体受光素子。
  5. 前記接合材層は、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、低融点ガラス、及び多孔質酸化ケイ素からなる群より選択される少なくとも１種を含むものであることを特徴とする請求項１から請求項４のいずれか一項に記載の接合型半導体受光素子。
  6. 前記接合材層は、Ａｕ、Ａｇ、Ａｌ、Ｇａ、Ｉｎ、Ｎｉ、Ｐｔ及びＴｉからなる群より選択される少なくとも１種の金属を含むものであることを特徴とする請求項１から請求項４のいずれか一項に記載の接合型半導体受光素子。
  7. 前記凹凸パターンは、前記デバイス機能層の前記接合面の１０％以上１００％以下を占めるものであることを特徴とする請求項１から請求項６のいずれか一項に記載の接合型半導体受光素子。
  8. 接合型半導体受光素子の製造方法であって、
    出発基板上に、デバイス機能層をエピタキシャル成長させる工程、
    前記デバイス機能層の表面に凹凸パターンを設ける工程、及び
    前記デバイス機能層の前記凹凸パターンを設けた前記表面が接合面となるように、支持基板と前記デバイス機能層とを接合材層を介して接合する工程
    を有し、
    前記デバイス機能層として、Ｉｎ ｘ （Ｇａ ｙ Ａｌ １－ｙ ） １－ｘ Ａｓ（０．４≦ｘ≦０．６、０≦ｙ≦１）からなる層を１層以上含み、前記Ｉｎ ｘ （Ｇａ ｙ Ａｌ １－ｙ ） １－ｘ Ａｓからなる層の厚さが０．１μｍ以上であるものをエピタキシャル成長させることを特徴とする接合型半導体受光素子の製造方法。
  9. 前記デバイス機能層として、ＩｎＰからなる層を１層以上含み、前記ＩｎＰからなる層の厚さが０．１μｍ以上であるものをエピタキシャル成長させることを特徴とする請求項８に記載の接合型半導体受光素子の製造方法。
  10. 接合型半導体受光素子の製造方法であって、
    出発基板上に、デバイス機能層をエピタキシャル成長させる工程、
    前記デバイス機能層の表面に凹凸パターンを設ける工程、及び
    前記デバイス機能層の前記凹凸パターンを設けた前記表面が接合面となるように、支持基板と前記デバイス機能層とを接合材層を介して接合する工程
    を有し、
    前記デバイス機能層として、ＩｎＰからなる層を１層以上含み、前記ＩｎＰからなる層の厚さが０．１μｍ以上であるものをエピタキシャル成長させることを特徴とする接合型半導体受光素子の製造方法。
  11. 前記支持基板として、ＡｌＮ、Ａｌ２Ｏ３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ、及びＳｉＯ２からなる群より選択される少なくとも１種の材料であって、結晶あるいは非晶質の構造を有する材料を含むものを用いることを特徴とする請求項８から請求項１０のいずれか一項に記載の接合型半導体受光素子の製造方法。
  12. 前記接合材層として、ベンゾシクロブテン（ＢＣＢ）、ポリイミド（ＰＩ）、低融点ガラス、及び多孔質酸化ケイ素からなる群より選択される少なくとも１種を含むものを用いることを特徴とする請求項８から請求項１１のいずれか一項に記載の接合型半導体受光素子の製造方法。
  13. 前記接合材層として、Ａｕ、Ａｇ、Ａｌ、Ｇａ、Ｉｎ、Ｎｉ、Ｐｔ及びＴｉからなる群より選択される少なくとも１種の金属を含むものを用いることを特徴とする請求項８から請求項１１のいずれか一項に記載の接合型半導体受光素子の製造方法。
  14. 前記デバイス機能層を形成する前に、前記出発基板上に犠牲層を形成する工程を更に有し、
    前記凹凸パターンを設ける工程と前記接合する工程との間に、
    デバイス予定エリアに沿って、前記デバイス機能層にトレンチを形成する工程と
    前記デバイス機能層の前記表面上及び前記トレンチの表面上にエッチング保護膜を形成する工程、及び
    前記トレンチの底部の前記エッチング保護膜に、前記犠牲層の一部が露出するように開口部を形成する工程
    を更に有し、
    前記接合する工程の後に、
    前記犠牲層を選択エッチングすることにより、前記出発基板と前記デバイス機能層とを分離する工程
    を更に有することを特徴とする請求項８から請求項１３のいずれか一項に記載の接合型半導体受光素子の製造方法。
  15. 前記凹凸パターンを、前記デバイス機能層の前記接合面の１０％以上１００％以下を占めるように設けることを特徴とする請求項８から請求項１４のいずれか一項に記載の接合型半導体受光素子の製造方法。
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