JP7355082B2 - 試験方法および製造方法 - Google Patents

Description

本発明は、半導体装置の試験方法および製造方法に関する。

従来、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置を収容した半導体モジュールが知られている（例えば特許文献１参照）。
特許文献１ 特開２０２１－１６２４６号公報

半導体モジュールの状態で検出される不良の割合を低減できることが好ましい。

上記課題を解決するために、本発明の第１の態様においては、半導体装置を試験する試験方法を提供する。半導体装置は、メイントランジスタ部およびメインダイオード部を含むメイン素子部と、電流検出用のセンストランジスタ部とが設けられてよい。試験方法は、チップまたはウエハの状態の半導体装置において、センストランジスタ部をダイオード動作させる素子動作段階を備えてよい。試験方法は、ダイオード動作しているセンストランジスタ部の主端子間の電圧と主端子に流れる電流との関係を示す電圧－電流特性を測定する素子測定段階を備えてよい。試験方法は、電圧－電流特性に基づいて、半導体装置の良否を判定する素子判定段階を備えてよい。

素子測定段階において、メイン素子部の主端子の少なくとも一つを開放にした状態で、電圧－電流特性を測定してよい。

素子動作段階において、メイン素子部の定格電流よりも小さい第１の試験電流を、センストランジスタ部に流してよい。

素子判定段階では、電圧－電流特性と、参照特性とを比較して半導体装置の良否を判定してよい。素子判定段階において、半導体装置の構造に基づいて、電圧－電流特性および参照特性の少なくとも一方を補正してよい。

試験方法は、半導体装置を組み込んだ半導体モジュールにおいて、メイン素子部の主端子と、センストランジスタ部の主端子との間に電流測定用抵抗を接続した状態でメイン素子部に電流を流した場合に、電流測定用抵抗における降下電圧を取得するモジュール特性取得段階を備えてよい。試験方法は、降下電圧と、電圧－電流特性との相関を取得する相関取得段階を備えてよい。素子判定段階では、電圧－電流特性と、相関に応じて決定した参照特性とを比較して半導体装置の良否を判定してよい。

試験方法は、素子判定段階において良品と判定された半導体装置を組み込んだ半導体モジュールにおいて、メイン素子部の主端子と、センストランジスタ部の主端子との間に電流測定用抵抗を接続した状態でメイン素子部に第２の試験電流を流すモジュール動作段階を備えてよい。試験方法は、メイン素子部に第２の試験電流を流した場合の電流測定用抵抗における降下電圧を測定するモジュール測定段階を備えてよい。試験方法は、降下電圧に基づいて半導体モジュールの良否を判定するモジュール判定段階を備えてよい。

素子動作段階において、センストランジスタ部の主端子間に印加する電圧を、４Ｖ以上、６Ｖ以下に設定してよい。

本発明の第２の態様においては、半導体装置が組み込まれた半導体モジュールを製造する製造方法を提供する。製造方法は、第１の態様に係る試験方法により半導体装置を試験する素子試験段階を備えてよい。製造方法は、素子試験段階において良品と判定された半導体装置を用いて半導体モジュールを製造するモジュール製造段階を備えてよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

試験対象の半導体装置１００の概要を説明する斜視断面図である。 半導体装置１００を組み込んだ半導体モジュール２００の概要を説明する回路図である。 複数の半導体モジュール２００について、降下電圧Ｖｅｓを測定した結果を示す図である。 本発明の一つの実施形態に係る、半導体装置１００の試験方法を説明する図である。 素子動作段階Ｓ４０２および素子測定段階Ｓ４０４の一例を説明する図である。 複数の半導体装置１００における、センストランジスタ部１１０の電圧－電流特性の測定例を示す図である。 半導体モジュール２００の製造方法の概要を説明する図である。 素子試験の他の例を示す図である。 モジュール試験段階Ｓ７１０で行う試験項目の一例を説明する図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本明細書においては半導体基板（または半導体装置）の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。

本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。

図１は、試験対象の半導体装置１００の概要を説明する斜視断面図である。図１においては、半導体装置１００の部分的な斜視断面図を示している。半導体装置１００は、半導体基板１０にトランジスタ等の半導体素子が形成された装置である。半導体基板１０は、シリコン等の半導体材料で形成された基板である。半導体装置１００は、複数のチップが形成されたウエハの状態であってよく、ウエハから切り出されたチップの状態であってもよい。半導体装置１００は、半導体基板１０の上面２１および下面２３に設けられた絶縁膜および電極等を備えるが、図１では半導体基板１０以外の構造を省略している。図１においては、半導体基板１０の上面２１と平行な面内において直交する２つの軸をｘ軸およびｙ軸とする。また上面２１と垂直な軸をｚ軸とする。本明細書では、ｚ軸の方向を深さ方向と称する場合がある。

本例の半導体装置１００は、メイン素子部１５０およびセンストランジスタ部１１０を備える。メイン素子部１５０は、メイントランジスタ部７０およびメインダイオード部８０を含む。メイントランジスタ部７０は、例えばＩＧＢＴ素子を含むが、他のトランジスタを含んでもよい。メインダイオード部８０は、メイントランジスタ部７０と逆並列に設けられた環流ダイオードを含む。本例の半導体装置１００は、いわゆる逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ）である。

センストランジスタ部１１０は、メイン素子部１５０に流れる電流を検出するために設けられている。センストランジスタ部１１０は、メイントランジスタ部７０と同様の構造を有し、メイントランジスタ部７０と同様の制御信号（例えばゲート電圧）が入力される。ただしｘｙ面においてセンストランジスタ部１１０が占める面積は、メイントランジスタ部７０が占める面積より小さい。センストランジスタ部１１０の面積は、メイントランジスタ部７０の面積の１％以下であってよく、０．１％以下であってもよい。センストランジスタ部１１０に流れる電流の大きさは、メイントランジスタ部７０に流れる電流の大きさに、上述した面積比に応じた値を乗じた大きさになる。このため、センストランジスタ部１１０に流れる電流を測定することで、メイントランジスタ部７０に流れる電流の大きさを推定できる。

本例の半導体装置１００は、境界部１２０および分離部１３０を更に備えている。境界部１２０は、ｘｙ面においてメイントランジスタ部７０、メインダイオード部８０およびセンストランジスタ部１１０の端部に設けられている。また、分離部１３０は、ｘｙ面において、センストランジスタ部１１０と、メイン素子部１５０との間に配置されている。

半導体基板１０は、Ｎ－型のドリフト領域１８を有する。ドリフト領域１８は、メイン素子部１５０、センストランジスタ部１１０、分離部１３０および境界部１２０のそれぞれに設けられている。

半導体基板１０の上面２１側には、１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０が設けられている。本明細書では、ゲートトレンチ部４０およびダミートレンチ部３０をトレンチ部と称する場合がある。トレンチ部の内部には、ポリシリコン等の導電部材と、導電部材と半導体基板１０とを絶縁する絶縁膜とが設けられる。ゲートトレンチ部４０は、半導体基板１０の上面２１の上方に配置されたゲート電極と電気的に接続される。ゲートトレンチ部４０はゲート電圧が印加されてゲート電極として機能する。ダミートレンチ部３０にはゲート電圧が印加されず、ゲート電極として機能しない。ダミートレンチ部３０には、後述するエミッタ電極が接続されてよい。それぞれのトレンチ部は、半導体基板１０の上面２１からドリフト領域１８まで深さ方向に設けられている。

複数のトレンチ部は、所定の配列方向に沿って、所定の間隔で配置されている。図１の例では、ｘ軸と平行な方向に沿って、複数のトレンチ部が配列されている。またトレンチ部は、半導体基板１０の上面２１において、所定の方向に延伸している。図１の例では、ｙ軸と平行な方向にトレンチ部が延伸している。

メイントランジスタ部７０およびメインダイオード部８０のそれぞれは、複数のトレンチ部を有する。本例のメイントランジスタ部７０には、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に設けられている。ただし、メイントランジスタ部７０におけるトレンチ部の配列はこれに限定されない。本例のメインダイオード部８０には、複数のダミートレンチ部３０が、配列方向に沿って設けられている。本例のメインダイオード部８０には、ゲートトレンチ部４０が設けられていない。

配列方向において各トレンチ部の間には、メサ部が設けられている。本例のメサ部は、半導体基板１０の上面において、トレンチに沿ってｙ軸方向に延伸して設けられている。メイントランジスタ部７０のメサ部には、Ｎ＋型のエミッタ領域１２およびＰ型のベース領域１４が、半導体基板１０の上面２１側から順番に設けられている。エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度が高い。ベース領域１４の下方にはドリフト領域１８が設けられている。

エミッタ領域１２は半導体基板１０の上面２１に露出しており、且つ、ｘｙ面においてトレンチ部と接して設けられている。ベース領域１４は、エミッタ領域１２の下方に設けられ、且つ、ｘｙ面においてトレンチ部と接して設けられている。エミッタ領域１２およびベース領域１４は、半導体基板１０の上面２１の上方に設けられたエミッタ電極と電気的に接続される。ベース領域１４は、半導体基板１０の上面２１に設けられたＰ＋型のコンタクト領域１５を介して、エミッタ電極と接続されてよい。コンタクト領域１５のドーピング濃度は、ベース領域１４のドーピング濃度よりも高い。半導体基板１０の上面２１において、エミッタ領域１２とコンタクト領域１５とがｙ軸方向に沿って交互に配置されてよい。

メインダイオード部８０のメサ部には、半導体基板１０の上面２１に接して、Ｐ型のベース領域１４が設けられている。ベース領域１４の下方には、ドリフト領域１８が設けられている。

各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達している。エミッタ領域１２が設けられている領域においては、各トレンチ部はエミッタ領域１２も貫通していてよい。ゲートトレンチ部４０に所定のゲート電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層に電子の反転層によるチャネルが形成される。当該チャネルによりエミッタ領域１２とドリフト領域１８との間で電流が流れる。

メイントランジスタ部７０において、半導体基板１０の下面２３と接する領域には、Ｐ＋型のコレクタ領域２２が設けられる。コレクタ領域２２のドーピング濃度は、ベース領域１４のドーピング濃度より高い。

メインダイオード部８０において、半導体基板１０の下面２３と接する領域には、Ｎ＋型のカソード領域８２が設けられる。カソード領域８２のドーピング濃度は、ドリフト領域１８のドーピング濃度より高い。コレクタ領域２２およびカソード領域８２は、半導体基板１０の下面２３に設けられたコレクタ電極と接続する。上述したゲート電極、エミッタ電極およびコレクタ電極は、アルミニウム等の金属材料で形成されてよい。

センストランジスタ部１１０は、メイントランジスタ部７０と同様の構造を有する。ただし、センストランジスタ部１１０には、ダミートレンチ部３０が設けられていなくてもよい。またセンストランジスタ部１１０の上方には、エミッタ電極に代えてセンス電極が設けられる。センス電極はエミッタ電極と同様の機能および構造を有し、且つ、エミッタ電極とは分離して設けられる。

境界部１２０には、１つ以上のトレンチ部が設けられる。境界部１２０に設けられるトレンチ部は、ダミートレンチ部３０であってよく、ゲートトレンチ部４０であってよく、ダミートレンチ部３０およびゲートトレンチ部４０の両方であってもよい。本例の境界部１２０のメサ部には、コンタクト領域１５と、ベース領域１４とが設けられる。コンタクト領域１５は上面２１に露出している。ベース領域１４は、コンタクト領域１５とドリフト領域１８との間に設けられる。境界部１２０には、半導体基板１０の下面２３に接するコレクタ領域２２が設けられてよい。

分離部１３０には、Ｐ＋型のウェル領域１１が設けられる。ウェル領域１１は、ベース領域１４よりもドーピング濃度が高い。またウェル領域１１は、半導体基板１０の上面２１から、トレンチ部よりも深い位置まで設けられる。分離部１３０には、ｘｙ面内においてウェル領域１１に挟まれたベース領域１４が設けられてもよい。分離部１３０を設けることで、センストランジスタ部１１０とメイン素子部１５０との間におけるキャリアの移動を抑制する。

図２は、半導体装置１００を組み込んだ半導体モジュール２００の概要を説明する回路図である。半導体モジュール２００は、半導体装置１００を収容する樹脂ケースを有してよい。樹脂ケースには、半導体装置１００と接続する配線パターン、端子および電気素子が収容されてよい。

図１において説明したように、半導体装置１００はメイントランジスタ部７０、メインダイオード部８０およびセンストランジスタ部１１０を備える。メイントランジスタ部７０およびメインダイオード部８０は逆並列に接続されている。つまり、メイントランジスタ部７０のエミッタと、メインダイオード部８０のアノードが接続され、メイントランジスタ部７０のコレクタと、メインダイオード部８０のカソードが接続される。図２においては、半導体装置１００のエミッタ電極を端子Ｅで示し、コレクタ電極を端子Ｃで示し、ゲート電極を端子Ｇで示し、センス電極を端子Ｓで示している。

本例の半導体モジュール２００は、端子Ｃに接続される端子Ｐ、端子Ｅに接続される端子Ｎ、および、端子Ｇに接続される端子ＣＴを有する。また半導体モジュール２００は、これらの端子を接続する配線を有する。また本例の半導体モジュール２００は、電流検出用の抵抗２１０を有する。抵抗２１０は、端子Ｎと端子Ｓとの間に接続される。抵抗２１０における降下電圧Ｖｅｓを測定することで、センストランジスタ部１１０に流れる電流の大きさを検出できる。抵抗２１０の抵抗値は、例えば１００Ω以上である。

半導体モジュール２００の試験として、メイン素子部１５０をダイオード動作させたときの降下電圧Ｖｅｓを検出する項目が考えられる。メイン素子部１５０のダイオード動作とは、メイントランジスタ部７０およびセンストランジスタ部１１０をオフ状態にして、メインダイオード部８０に対して順方向に所定の電流を流すことを指す。本例の試験では、第２の試験電流Ｉ２をメインダイオード部８０に流している。第２の試験電流Ｉ２は、例えばダイオード動作時における半導体装置１００の定格電流である。

センストランジスタ部１１０をオフ状態に制御しているので、センストランジスタ部１１０におけるエミッタ領域１２とコレクタ領域２２との間には電流が流れない。図１の電流経路９１に示すように、センストランジスタ部１１０におけるベース領域１４と、メインダイオード部８０のカソード領域８２とがダイオード動作することで電流が流れうるが、電流経路９１は非常に長いので、当該電流はほとんど流れない。従って、降下電圧Ｖｅｓは、ほとんど発生しない。

一方で、センストランジスタ部１１０の近傍のコレクタ領域２２にＮ型の欠陥９３（図１参照）が形成されると、センストランジスタ部１１０におけるベース領域１４と欠陥９３とがダイオード動作して電流が流れる。センストランジスタ部１１０のベース領域１４と欠陥９３との間の電流経路９２は、電流経路９１よりも短い。このため、電流経路９２における電流が比較的に大きくなり、降下電圧Ｖｅｓが大きくなる。欠陥９３は、Ｎ型のドナーが誤って注入された領域であってよく、コレクタ領域２２が欠損することでドリフト領域１８が残留した部分であってもよい。欠陥９３は、他の原因により、センストランジスタ部１１０のベース領域１４との間で電流が流れる部分であってもよい。

図３は、複数の半導体モジュール２００について、降下電圧Ｖｅｓを測定した結果を示す図である。図３における横軸は半導体モジュール２００のロットを示し、縦軸は降下電圧Ｖｅｓを示している。

半導体モジュール２００の試験においては、メイン素子部１５０をダイオード動作させたときの降下電圧Ｖｅｓが所定の基準値Ｖｒｅｆを超えた場合に、半導体モジュール２００を不良品と判定してスクリーニングする場合がある。しかし、半導体モジュール２００の状態で不良品をスクリーニングすると、それまでの製造コストが無駄になってしまう。このため、欠陥９３のような部分を有する半導体装置１００を、半導体モジュール２００に組み込む前にスクリーニングできることが好ましい。

図４は、本発明の一つの実施形態に係る、半導体装置１００の試験方法を説明する図である。本明細書では、半導体装置１００の試験を素子試験または素子試験段階と称する場合がある。本例の試験方法は、素子動作段階Ｓ４０２、素子測定段階Ｓ４０４および素子判定段階Ｓ４０６を備える。

図５は、素子動作段階Ｓ４０２および素子測定段階Ｓ４０４の一例を説明する図である。本例の素子動作段階Ｓ４０２では、チップまたはウエハ状態の半導体装置１００において、センストランジスタ部１１０をダイオード動作させる。チップ状態とは、複数の半導体装置１００が形成された半導体ウエハから半導体装置１００が切り出されて個片化したチップの状態であり、且つ、半導体モジュール２００に組み込まれていない状態を指す。またウエハ状態とは、半導体ウエハに設けられた半導体装置１００が半導体ウエハから切り出されていない状態を指す。半導体ウエハには半導体装置１００が複数形成される。チップ状態およびウエハ状態のいずれにおいても、それぞれの半導体装置１００は、図１において説明した構造を有する。半導体装置１００には、エミッタ電極、コレクタ電極、ゲート電極およびセンス電極等の各電極が設けられている。

また、センストランジスタ部１１０をダイオード動作させるとは、センストランジスタ部１１０をオフ状態に制御するゲート電圧を印加して、センス電極（端子Ｓ）からコレクタ電極（端子Ｃ）に所定の電流を流すことを指す。図５の例では、第１の試験電流Ｉ１をセンストランジスタ部１１０に流している。

図１に示すように、欠陥９３が無い半導体装置１００のセンストランジスタ部１１０をダイオード動作させると、電流経路９１に沿って電流が流れる。一方で、欠陥９３が存在する半導体装置１００のセンストランジスタ部１１０をダイオード動作させると、電流経路９２に沿って電流が流れる。欠陥９３の有無および欠陥９３の位置に応じて電流経路の長さが変化するので、センストランジスタ部１１０のダイオード特性も変動する。このため、センストランジスタ部１１０のダイオード特性を測定することで、半導体モジュール２００における降下電圧Ｖｅｓを測定するのと同様に、欠陥９３の有無等を判別する試験を実施できる。ダイオード特性とは、例えばセンストランジスタ部１１０の主端子間の電圧（Ｖｓｃ）と、主端子に流れる電流（Ｉ１）との関係を示す電圧－電流特性である。センストランジスタ部１１０の主端子とは、センス電極（端子Ｓ）およびコレクタ電極（端子Ｃ）である。

素子測定段階Ｓ４０４においては、当該電圧－電流特性を測定する。素子測定段階Ｓ４０４においては、１つの電圧（Ｖｓｃ）に対する電流（Ｉ１）を測定してよく、複数の電圧（Ｖｓｃ）のそれぞれに対する電流（Ｉ１）を測定してもよい。

素子動作段階Ｓ４０２においては、メイン素子部１５０の主端子の少なくとも一つを開放にした状態で、センストランジスタ部１１０の電圧－電流特性を測定することが好ましい。本例においては、Ｅ端子（エミッタ電極）を開放状態にしている。これにより、メイン素子部１５０を動作させずに、センストランジスタ部１１０の電圧－電流特性を精度よく測定できる。

図６は、複数の半導体装置１００における、センストランジスタ部１１０の電圧－電流特性の測定例を示す図である。上述したように、欠陥９３の有無、および、欠陥９３の位置等に応じて、センストランジスタ部１１０の電圧－電流特性は変化する。

素子判定段階Ｓ４０６では、センストランジスタ部１１０の電圧－電流特性に基づいて、半導体装置１００の良否を判定する。素子判定段階Ｓ４０６では、予め設定される参照特性と、測定した電圧－電流特性とを比較することで、半導体装置１００の良否を判定してよい。

例えば素子判定段階Ｓ４０６では、センストランジスタ部１１０の主端子間に所定の試験電圧Ｖｔが印加されたときの、第１の試験電流Ｉ１に基づいて、それぞれの半導体装置１００の良否を判定する。試験電圧Ｖｔおよび第１の試験電流Ｉ１の組み合わせが、電圧－電流特性に相当する。素子判定段階Ｓ４０６では、試験電圧Ｖｔを印加したときの第１の試験電流Ｉ１が所定の閾値電流Ｉｔを超えている場合に、半導体装置１００を不良と判定してよい。閾値電流Ｉｔが上述した参照特性に相当する。

閾値電流Ｉｔは、降下電圧Ｖｅｓを用いた試験で不良品と判定される半導体装置１００の電圧－電流特性（Ｖｅｓ：ＮＧ）と、降下電圧Ｖｅｓを用いた試験で良品と判定される半導体装置１００の電圧－電流特性（Ｖｅｓ：ＯＫ）とを区別できるように設定することが好ましい。

降下電圧Ｖｅｓを用いて試験で不良品と判定される半導体装置１００は、良品と判定される半導体装置１００に比べて第１の試験電流Ｉ１が流れやすい。このため、不良品のセンストランジスタ部１１０の電圧－電流特性は、良品のセンストランジスタ部１１０の電圧－電流特性に比べて、上側（電流が大きくなる方向）にシフトする。このため、閾値電流Ｉｔを適切に設定することで、降下電圧Ｖｅｓを用いた試験と同様に、欠陥９３の有無および位置等に応じた不良を検出できる。

また、閾値電流Ｉｔは、半導体モジュール２００の試験において用いられるべき基準値Ｖｒｅｆに対応する値に設定してもよい。基準値Ｖｒｅｆは、半導体モジュール２００に対して要求される仕様値であってよい。閾値電流Ｉｔを小さくすると、電圧－電流特性を用いた試験で不良品と判定される割合が高くなる。同様に、基準値Ｖｒｅｆを小さくすると、降下電圧Ｖｅｓを用いた試験で不良品と判定される割合が高くなる。降下電圧Ｖｅｓと基準値Ｖｒｅｆとを比較した試験における不良品の割合と、電圧－電流特性を用いた試験で不良品と判定される割合とが一致するように、閾値電流Ｉｔが設定されてよい。基準値Ｖｒｅｆと閾値電流Ｉｔとの関係は、実験またはシミュレーション等により予め取得しておくことが好ましい。

図１から図６において説明したようにチップまたはウエハ状態の半導体装置１００に対して、センストランジスタ部１１０の電圧－電流特性を用いて試験することで、チップまたはウエハ状態で半導体装置１００を予めスクリーニングできる。このため半導体モジュール２００における不良品率を低減でき、製造コストを低減できる。また、センストランジスタ部１１０の電圧－電流特性を用いた試験により、半導体モジュール２００の降下電圧Ｖｅｓを用いた試験を代替できる。半導体モジュール２００の降下電圧Ｖｅｓを用いた試験は実施してよく、省略してもよい。

なお、第１の試験電流Ｉ１は、メイン素子部１５０の定格電流よりも小さくてよい。メイン素子部１５０の定格電流は、メイン素子部１５０をダイオード動作させたときの定格電流であってよい。メイン素子部１５０の定格電流より小さい第１の試験電流Ｉ１であっても、センストランジスタ部１１０の電圧－電流特性は測定できる。素子動作段階Ｓ４０２および素子測定段階Ｓ４０４においては、半導体装置１００のＣ端子およびＳ端子に試験用のプローブを直接的に接触させて、電圧および電流を印加することが考えられる。本例では比較的に小さい第１の試験電流Ｉ１を用いるので、半導体装置１００の端子と試験用のプローブとの接触抵抗が高くても、半導体装置１００に電流を供給しやすい。第１の試験電流Ｉ１は、メイン素子部１５０の定格電流の半分以下であってよく、１／１０以下であってもよい。第１の試験電流Ｉ１は、第２の試験電流Ｉ２の半分以下であってよく、１／１０以下であってもよい。

図７は、半導体モジュール２００の製造方法の概要を説明する図である。本例の製造方法は、素子形成段階Ｓ７０２、ダイシング段階Ｓ７０４、チップ試験段階Ｓ７０６、モジュール製造段階Ｓ７０８およびモジュール試験段階Ｓ７１０を備える。

素子形成段階Ｓ７０２においては、ウエハ状態の半導体基板に、複数の半導体装置１００を形成する。素子形成段階Ｓ７０２においては、ウエハ状態の半導体装置１００を試験してもよい。素子形成段階Ｓ７０２においては、図４から図６において説明した素子試験を行ってよく、他の試験を行ってもよい。

ダイシング段階Ｓ７０４においては、複数の半導体装置１００をウエハから切り出して個片化（チップ化）する。ダイシング段階Ｓ７０４においては、ウエハに対するテープ貼付等の処理を行ってよい。また、ダイシング段階Ｓ７０４においては、ウエハ状態での試験で不良品と判定された半導体装置１００を分別してよい。

チップ試験段階Ｓ７０６では、チップ状態の半導体装置１００を試験する。チップ試験段階Ｓ７０６では、図４から図６において説明した素子試験を行ってよく、他の試験を行ってもよい。ただし、素子形成段階Ｓ７０２およびチップ試験段階Ｓ７０６の少なくとも一方においては、図４から図６において説明した素子試験を行う。チップ試験段階Ｓ７０６には、半導体装置１００の外観試験が含まれていてもよい。

モジュール製造段階Ｓ７０８では、チップ試験段階Ｓ７０６までの各試験で良品と判定された半導体装置１００を用いて、半導体モジュール２００を製造する。半導体モジュール２００は、１つ以上の半導体装置１００と、半導体装置１００に接続される配線、端子および電気素子等と、半導体装置１００、配線、端子、電気素子等を収容する樹脂ケースとを備えてよい。

モジュール試験段階Ｓ７１０では、半導体モジュール２００を試験する。モジュール試験段階Ｓ７１０では、図２および図３において説明した試験を行ってよく、他の試験を行ってもよい。モジュール試験段階Ｓ７１０で良品と判定された半導体モジュール２００が出荷されてよい。

本例では、素子形成段階Ｓ７０２およびチップ試験段階Ｓ７０６の少なくとも一方において、図４から図６において説明した素子試験を行う。このため、モジュール試験段階Ｓ７１０において不良品となる半導体モジュール２００の割合を低減し、製造コストを低減できる。また、モジュール試験段階Ｓ７１０において図２および図３で説明した試験を省略することもできる。

図８は、素子試験の他の例を示す図である。本例の素子試験は、図４において説明した例に対して、モジュール特性取得段階Ｓ８０２および相関取得段階Ｓ８０４を更に備える。相関取得段階Ｓ８０４の後に、図４において説明した素子動作段階Ｓ４０２以降の処理を行ってよい。

モジュール特性取得段階Ｓ８０２では、半導体装置１００を半導体モジュール２００に組み込んだ場合の、図２において説明した降下電圧Ｖｅｓに関する情報を取得する。つまり、メイン素子部１５０の主端子（本例では端子Ｅ）と、センストランジスタ部１１０の主端子（本例では端子Ｓ）との間に電流測定用の抵抗２１０を接続した状態で、メイン素子部１５０に試験電流Ｉ２を流した場合の降下電圧Ｖｅｓを測定する。モジュール特性取得段階Ｓ８０２では、試験対象の半導体装置１００と同一の構造を有する参照用の半導体装置を、半導体モジュール２００と同一の構造を有する参照用の半導体モジュールに組み込んで、降下電圧Ｖｅｓを測定してよい。モジュール特性取得段階Ｓ８０２では、複数の参照用半導体装置のそれぞれについて降下電圧Ｖｅｓを測定してよい。モジュール特性取得段階Ｓ８０２では、欠陥９３を形成した参照用半導体装置と、欠陥９３を形成していない参照用半導体装置のそれぞれについて、降下電圧Ｖｅｓを測定してよい。

相関取得段階Ｓ８０４では、降下電圧Ｖｅｓと、センストランジスタ部１１０の電圧－電流特性との相関を取得する。相関取得段階Ｓ８０４では、モジュール特性取得段階Ｓ８０２で用いる参照用の半導体装置の電圧－電流特性を予め測定して、モジュール特性取得段階Ｓ８０２で測定した降下電圧Ｖｅｓとの相関を取得してよい。

例えば相関取得段階Ｓ８０４では、図６に示したように、降下電圧Ｖｅｓが所定の基準値を満たす（Ｖｅｓ：ＯＫ）参照用の半導体装置の電圧－電流特性と、降下電圧Ｖｅｓが所定の基準値を満たさない（Ｖｅｓ：ＮＧ）参照用の半導体装置の電圧－電流特性とを分別してよい。

素子動作段階Ｓ４０２以降では、図４において説明した例と同様に、試験対象の半導体装置１００を試験する。ただし素子判定段階Ｓ４０６では、相関取得段階Ｓ８０４において取得した相関に基づいて、半導体装置１００の良否を判定する。上述したように素子判定段階Ｓ４０６では、センストランジスタ部１１０の電圧－電流特性と、所定の参照特性（例えば図６における閾値電流Ｉｔ）とを比較して半導体装置１００の良否を判定する。本例の素子判定段階Ｓ４０６では、上述した相関に基づいて閾値電流Ｉｔを設定する。素子判定段階Ｓ４０６では、図６に示したように、降下電圧Ｖｅｓが所定の基準値を満たす（Ｖｅｓ：ＯＫ）電圧－電流特性と、降下電圧Ｖｅｓが所定の基準値を満たさない（Ｖｅｓ：ＮＧ）電圧－電流特性とを区別できるように、閾値電流Ｉｔを設定する。つまり閾値電流Ｉｔの大きさは、良品（Ｖｅｓ：ＯＫ）の電圧－電流特性における試験電圧Ｖｔに対する電流より大きく、不良品（Ｖｅｓ：ＮＧ）の電圧－電流特性における試験電圧Ｖｔに対する電流より小さい。これにより、降下電圧Ｖｅｓを用いた試験と同様の結果を、電圧電流特性を用いた試験で得ることができる。

図４から図８において説明した素子動作段階Ｓ４０２および素子測定段階Ｓ４０４において、センストランジスタ部１１０の主端子間に印加する試験電圧Ｖｔは、４Ｖ以上、６Ｖ以下であってよい。図６に示すように、試験電圧Ｖｔが大きいほど、良品（Ｖｅｓ：ＯＫ）の電圧－電流特性と、不良品（Ｖｅｓ：ＮＧ）の電圧－電流特性との電流値の乖離が大きくなる。このため、試験電圧Ｖｔを大きくすることで、良否を判定するための閾値電流Ｉｔを設定しやすくなり、また、良否の判定精度が向上する。試験電圧Ｖｔは、４Ｖ以上であってよく、４．５Ｖ以上であってもよい。一方で、試験電圧Ｖｔおよび第１の試験電流Ｉ１が大きくなると、半導体装置１００の端子と試験用プローブとの接触部分における発熱が大きくなってしまう。試験電圧Ｖｔは、６Ｖ以下であってよく、５．５Ｖ以下であってもよい。

また、素子判定段階Ｓ４０６においては、半導体装置１００の構造に基づいて、センストランジスタ部１１０の電圧－電流特性および参照特性（例えば閾値電流Ｉｔ）の少なくとも一方を補正してよい。一例として素子判定段階Ｓ４０６においては、半導体装置１００のロット毎に、閾値電流Ｉｔを補正してよい。図６に示した電圧－電流特性は、半導体装置１００の構造を示す構造パラメータに応じて変動する。構造パラメータは、例えば半導体基板１０の厚み、ベース領域１４、ドリフト領域１８等の各領域のドーピング濃度等である。構造パラメータは、センストランジスタ部１１０がダイオード動作するときの電流経路の抵抗値に影響を与えるパラメータであってよい。電流経路の抵抗値が変動すると、電圧－電流特性が変動する。

素子判定段階Ｓ４０６においては、半導体装置１００の各ロットにおける構造パラメータの値を取得してよい。当該値は、ロット内における平均値であってよい。素子判定段階Ｓ４０６では、当該ロットの構造パラメータの値に基づいて、当該ロットに属する半導体装置１００に対する閾値電流Ｉｔを補正してよい。構造パラメータの値と、用いるべき閾値電流Ｉｔの値との関係は、予め実験的に取得してよく、シミュレーション等により取得してもよい。また、閾値電流Ｉｔを補正するのに代えて、電圧－電流特性を補正することでも、同様の効果が得られる。

図９は、モジュール試験段階Ｓ７１０で行う試験項目の一例を説明する図である。本例のモジュール試験段階Ｓ７１０では、図２および図３において説明した試験を行う。本例のモジュール試験段階Ｓ７１０は、モジュール動作段階Ｓ９０２、モジュール測定段階Ｓ９０４、および、モジュール判定段階Ｓ９０６を備える。

モジュール動作段階Ｓ９０２では、素子判定段階Ｓ４０６において良品と判定された半導体装置１００を組み込んだ半導体モジュール２００を、図２において説明したように動作させる。つまりモジュール動作段階Ｓ９０２では、メイン素子部１５０の主端子（本例では端子Ｅ）と、センストランジスタ部１１０の主端子（本例では端子Ｓ）との間に電流測定用の抵抗２１０を接続した状態で、メイン素子部１５０に第２の試験電流Ｉ２を流す。図２において説明したように、モジュール動作段階Ｓ９０２およびモジュール測定段階Ｓ９０４では、メイントランジスタ部７０およびセンストランジスタ部１１０はオフ状態に制御される。また第２の試験電流Ｉ２は、メインダイオード部８０に対して順方向の電流である。

モジュール測定段階Ｓ９０４では、メイン素子部１５０に第２の試験電流Ｉ２を流した場合の抵抗２１０における降下電圧Ｖｅｓを測定する。半導体モジュール２００は、抵抗２１０の両端間の電圧を測定するための端子を有してよい。

モジュール判定段階Ｓ９０６では、降下電圧Ｖｅｓに基づいて半導体モジュール２００の良否を判定する。モジュール判定段階Ｓ９０６では、図３において説明したように、降下電圧Ｖｅｓが所定の基準値Ｖｒｅｆを超えるか否かに基づいて、半導体モジュール２００の良否を判定してよい。モジュール判定段階Ｓ９０６で良品と判定された半導体モジュール２００が出荷されてよい。図１から図８において説明したように、ウエハ状態またはチップ状態の半導体装置１００に対して、センストランジスタ部１１０の電圧－電流特性を用いた試験を行うことで、半導体モジュール２００における降下電圧Ｖｅｓを用いた試験と同等の試験を予め実施できる。このため、モジュール判定段階Ｓ９０６において不良と判定される半導体モジュール２００の割合を低減し、製造コストを低減できる。

図４または図８において説明した素子試験においては、複数の半導体装置１００を並列に試験してよい。例えばウエハ状態の複数の半導体装置１００のそれぞれに対して測定用のプローブを接触させて、素子試験を行ってよい。素子試験においては比較的に小さい第１の試験電流Ｉ１を用いるので、複数の半導体装置１００を並列に試験することが比較的に容易である。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１８・・・ドリフト領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、３０・・・ダミートレンチ部、４０・・・ゲートトレンチ部、７０・・・メイントランジスタ部、８０・・・メインダイオード部、８２・・・カソード領域、９１、９２・・・電流経路、９３・・・欠陥、１００・・・半導体装置、１１０・・・センストランジスタ部、１２０・・・境界部、１３０・・・分離部、１５０・・・メイン素子部、２００・・・半導体モジュール、２１０・・・抵抗

Claims (8)

1. メイントランジスタ部およびメインダイオード部を含むメイン素子部と、電流検出用のセンストランジスタ部とが設けられた半導体装置を試験する試験方法であって、
   チップまたはウエハの状態の前記半導体装置において、前記センストランジスタ部をダイオード動作させる素子動作段階と、
   前記ダイオード動作している前記センストランジスタ部の主端子間の電圧と主端子に流れる電流との関係を示す電圧－電流特性を測定する素子測定段階と、
   前記電圧－電流特性に基づいて、前記半導体装置の良否を判定する素子判定段階と
   を備える試験方法。
2. 前記素子測定段階において、前記メイン素子部の主端子の少なくとも一つを開放にした状態で、前記電圧－電流特性を測定する
   請求項１に記載の試験方法。
3. 前記素子動作段階において、前記メイン素子部の定格電流よりも小さい第１の試験電流を、前記センストランジスタ部に流す
   請求項１または２に記載の試験方法。
4. 前記素子判定段階では、前記電圧－電流特性と、参照特性とを比較して前記半導体装置の良否を判定し、
   前記素子判定段階において、前記半導体装置の構造に基づいて、前記電圧－電流特性および前記参照特性の少なくとも一方を補正する
   請求項１から３のいずれか一項に記載の試験方法。
5. 前記半導体装置を組み込んだ半導体モジュールにおいて、前記メイン素子部の主端子と、前記センストランジスタ部の主端子との間に電流測定用抵抗を接続した状態で前記メイン素子部に電流を流した場合に、前記電流測定用抵抗における降下電圧を取得するモジュール特性取得段階と、
   前記降下電圧と、前記電圧－電流特性との相関を取得する相関取得段階と
   を更に備え、
   前記素子判定段階では、前記電圧－電流特性と、前記相関に応じて決定した参照特性とを比較して前記半導体装置の良否を判定する
   請求項１から３のいずれか一項に記載の試験方法。
6. 前記素子判定段階において良品と判定された前記半導体装置を組み込んだ半導体モジュールにおいて、前記メイン素子部の主端子と、前記センストランジスタ部の主端子との間に電流測定用抵抗を接続した状態で前記メイン素子部に第２の試験電流を流すモジュール動作段階と、
   前記メイン素子部に前記第２の試験電流を流した場合の前記電流測定用抵抗における降下電圧を測定するモジュール測定段階と、
   前記降下電圧に基づいて前記半導体モジュールの良否を判定するモジュール判定段階と
   を更に備える請求項１から５のいずれか一項に記載の試験方法。
7. 前記素子動作段階において、前記センストランジスタ部の主端子間に印加する電圧を、４Ｖ以上、６Ｖ以下に設定する
   請求項１から６のいずれか一項に記載の試験方法。
8. 半導体装置が組み込まれた半導体モジュールを製造する製造方法であって、
   請求項１から７のいずれか一項に記載の試験方法により前記半導体装置を試験する素子試験段階と、
   前記素子試験段階において良品と判定された前記半導体装置を用いて前記半導体モジュールを製造するモジュール製造段階と
   を備える製造方法。

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