JP7359012B2 - スイッチング素子 - Google Patents

Description

本明細書に開示の技術は、スイッチング素子に関する。

特許文献１に開示のスイッチング素子は、メイン領域と、メイン領域よりも面積が小さいセンス領域を有する半導体基板を備えている。このスイッチング素子は、メイン領域内とセンス領域内のそれぞれに、半導体基板の上面に設けられたトレンチと、トレンチの内面を覆うゲート絶縁膜と、トレンチ内に配置されたゲート電極を有している。メイン領域とセンス領域のそれぞれには、ｎ型のソース領域と、ｐ型のボディ領域と、ｎ型のドリフト領域が設けられている。ソース領域は、ゲート絶縁膜に接している。ボディ領域は、ソース領域の下側でゲート絶縁膜に接している。ドリフト領域は、ボディ領域の下側でゲート絶縁膜に接している。

特開２０１５－１６７２０８号公報

特許文献１のスイッチング素子では、センス領域の面積がメイン領域の面積よりも小さい。センス領域の面積が小さいので、センス領域でアバランシェ降伏が生じると、アバランシェ電流の密度が高くなり、センス領域に大きな負荷が加わる。このため、特許文献１のスイッチング素子は、アバランシェ耐量が低い。本明細書は、メイン領域とセンス領域を有するスイッチング素子において、アバランシェ耐量を向上させる技術を提供する。

トレンチを有するスイッチング素子の技術分野では、トレンチの下端近傍に電界が集中することを抑制するために、半導体基板の内部に、ｐ型の底部領域とｐ型の接続領域を設ける技術が知られている。底部領域は、トレンチの底面においてゲート絶縁膜に接する領域である。接続領域は、トレンチの側面においてゲート絶縁膜に接しており、ボディ領域と底部領域を接続する領域である。底部領域と接続領域を設けることにより、スイッチング素子がオフするときに底部領域からドリフト領域に向かって空乏層が広がり、トレンチの下端に電界が集中することが抑制される。本発明者らは、底部領域及び接続領域を利用して、スイッチング素子のアバランシェ耐量を向上可能なことを見出した。本明細書が開示するスイッチング素子は、以下の構成を有する。

本明細書が開示するスイッチング素子は、半導体基板と、トレンチと、ゲート絶縁膜と、ゲート電極を有する。前記半導体基板は、メイン領域と、前記メイン領域よりも面積が小さいセンス領域を有する。前記トレンチは、前記メイン領域内と前記センス領域内の前記半導体基板の上面に設けられている。前記ゲート絶縁膜は、前記メイン領域内と前記センス領域内の前記トレンチの内面を覆っている。前記ゲート電極は、前記メイン領域内と前記センス領域内の前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されている。前記メイン領域と前記センス領域のそれぞれが、前記ゲート絶縁膜に接しているｎ型のソース領域と、前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型のボディ領域と、前記ボディ領域の下側で前記ゲート絶縁膜に接しているｎ型のドリフト領域と、前記トレンチの底面において前記ゲート絶縁膜に接しているｐ型の底部領域と、前記トレンチの側面において前記ゲート絶縁膜に接しているとともに前記ボディ領域と前記底部領域を接続しているｐ型の接続領域、を有している。前記底部領域と前記接続領域の少なくとも一方のｐ型不純物濃度が、前記センス領域内で前記メイン領域内よりも高い。

なお、本明細書において、スイッチング素子は、ＦＥＴ（Field-Effect Transistor）であってもよいし、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。スイッチング素子がＩＧＢＴである場合には、上記ソース領域がエミッタ領域と呼ばれる場合がある。

本明細書に開示のスイッチング素子では、アバランシェ降伏が発生したときに、アバランシェ電流が、底部領域と接続領域を介してボディ領域へ向かって流れる。すなわち、底部領域と接続領域が、アバランシェ電流の経路として機能する。上記のスイッチング素子では、底部領域と接続領域の少なくとも一方のｐ型不純物濃度が、センス領域内でメイン領域内よりも高い。このため、底部領域と接続領域を介してボディ領域へ向かって流れるアバランシェ電流の経路の抵抗が、センス領域内でメイン領域内よりも低い。このため、センス領域においてアバランシェ降伏が生じても、アバランシェ電流が低損失でボディ領域へ流れることができ、センス領域内で生じる発熱が小さい。このため、センス領域に加わる負荷を低減することができる。したがって、このスイッチング素子は、アバランシェ耐量が高い。

実施例のＭＯＳＦＥＴの上面図。 実施例のＭＯＳＦＥＴの拡大上面図。 図２のＩＩＩ－ＩＩＩ線における断面図。 図２のＩＶ－ＩＶ線における断面図。 図２のＶ－Ｖ線における断面図。 図２のＶＩ－ＶＩ線における断面図。

図１に示す実施例のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）１０は、半導体基板１２を示している。半導体基板１２は、例えば、ＳｉＣ（炭化シリコン）によって構成されている。半導体基板１２は、メイン領域１４と、センス領域１６を有している。メイン領域１４とセンス領域１６の双方に、ＭＯＳＦＥＴ構造が形成されている。また、半導体基板１２の上面には、複数の信号電極１８が設けられている。センス領域１６は、メイン領域１４と信号電極１８の間に配置されている。センス領域１６の面積は、メイン領域１４の面積よりも小さい。センス領域１６は、細長い長方形の形状を有している。メイン領域１４を流れる電流とセンス領域１６を流れる電流の比は、メイン領域１４とセンス領域１６の面積比と略同じである。このため、センス領域１６を流れる電流値を測定することにより、メイン領域１４を流れる電流値を算出することができる。

メイン領域１４とセンス領域１６は、後述する接続領域３８のｐ型不純物濃度を除いて、共通の構造を有している。図２～６は、メイン領域１４とセンス領域１６に形成されたＭＯＳＦＥＴ構造を示している。図２～６に示すように、半導体基板１２の上面１２ａには、トレンチ２２が設けられている。図２に示すように、トレンチ２２は、複数の第１トレンチ２２ａと、複数の第２トレンチ２２ｂを有している。各第１トレンチ２２ａは、ｘ方向に直線状に長く伸びている。各第１トレンチ２２ａは、ｙ方向に間隔を空けて配列されている。各第２トレンチ２２ｂは、ｙ方向に直線状に伸びている。各第２トレンチ２２ｂは、ｘ方向に間隔を空けて配列されている。各第２トレンチ２２ｂは、第１トレンチ２２ａと交差し、第１トレンチ２２ａを互いに接続している。すなわち、半導体基板１２を上から平面視すると、トレンチ２２は格子状に設けられている。

図３～図６に示すように、トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。トレンチ２２の内部には、ゲート電極２６が配置されている。ゲート電極２６は、ゲート絶縁膜２４の表面を覆っている。ゲート絶縁膜２４によって、ゲート電極２６は半導体基板１２から絶縁されている。

図３～図６に示すように、半導体基板１２の上面１２ａには、ソース電極７０と層間絶縁膜２８が設けられている。なお、図２では、ソース電極７０と層間絶縁膜２８の図示を省略している。層間絶縁膜２８は、ゲート電極２６の上面を覆っている。ソース電極７０は、半導体基板１２の上面１２ａと層間絶縁膜２８の表面を覆っている。ソース電極７０は、層間絶縁膜２８が存在しない範囲で、半導体基板１２の上面１２ａに接している。なお、センス領域１６内に配置されたソース電極７０は、メイン領域１４内に配置されたソース電極７０から分離されている。

図３～図６に示すように、半導体基板１２の下面１２ｂには、ドレイン電極７４が設けられている。ドレイン電極７４は、半導体基板１２の下面１２ｂに接している。ドレイン電極７４は、メイン領域１４とセンス領域１６に跨って分布している。言い換えると、メイン領域１４内のドレイン電極７４とセンス領域１６内のドレイン電極７４は繋がっている。ドレイン電極７４は、メイン領域１４とセンス領域１６のそれぞれで、半導体基板１２の下面１２ｂに接している。

図２～図６に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、底部領域３６、及び、複数の接続領域３８が設けられている。

各ソース領域３０は、ｎ型領域である。図２、４、６に示すように、各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されている。各ソース領域３０は、ソース電極７０にオーミック接触している。各ソース領域３０は、トレンチ２２ａの側面において、ゲート絶縁膜２４に接している。各ソース領域３０は、トレンチ２２ａの上端部において、ゲート絶縁膜２４に接している。

ボディ領域３２は、ｐ型領域である。ボディ領域３２は、複数のコンタクト領域３２ａとメインボディ領域３２ｂを有している。各コンタクト領域３２ａは、高いｐ型不純物濃度を有する領域である。図２では、各コンタクト領域３２ａを斜線によりハッチングされた領域として示している。図２、３、５、６に示すように、各コンタクト領域３２ａは、半導体基板１２の上面１２ａに露出する位置に配置されている。各コンタクト領域３２ａは、ソース電極７０にオーミック接触している。図２に示すように、トレンチ２２ｂに隣接する範囲に、コンタクト領域３２ａが配置されている。また、一対のトレンチ２２ｂの中間位置にも、コンタクト領域３２ａが配置されている。各コンタクト領域３２ａは、トレンチ２２ａ、２２ｂの側面において、ゲート絶縁膜２４に接している。各コンタクト領域３２ａは、トレンチ２２ａ、２２ｂの上端部において、ゲート絶縁膜２４に接している。

メインボディ領域３２ｂは、コンタクト領域３２ａよりもｐ型不純物濃度が低い領域である。図３～６に示すように、メインボディ領域３２ｂは、ソース領域３０とコンタクト領域３２ａの下側に配置されている。メインボディ領域３２ｂは、トレンチ２２ａ、２２ｂの側面において、ゲート絶縁膜２４に接している。メインボディ領域３２ｂは、ソース領域３０の下側でゲート絶縁膜２４に接している。メインボディ領域３２ｂは、コンタクト領域３２ａの下側でゲート絶縁膜２４に接している。

ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。ドリフト領域３４は、接続領域３８が設けられていない部分で、トレンチ２２の側面において、ゲート絶縁膜２４に接している。ドリフト領域３４は、ボディ領域３２の下側でゲート絶縁膜２４に接している。

ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、ドレイン電極７４にオーミック接触している。

底部領域３６は、ｐ型領域である。図３～図６に示すように、底部領域３６は、トレンチ２２の底面に露出する範囲に配置されている。底部領域３６は、トレンチ２２の底面において、ゲート絶縁膜２４に接している。底部領域３６は、各トレンチ２２ａ、２２ｂの底面に沿って伸びている。すなわち、底部領域３６は、半導体基板１２を上から平面視したときにトレンチ２２ａ、２２ｂと重複するように格子状に設けられている。接続領域３８が形成されている箇所を除いて、底部領域３６の周囲は、ドリフト領域３４に囲まれている。

各接続領域３８は、ｐ型領域である。図５に示すように、各第２トレンチ２２ｂの長手方向の両端部（ｙ方向の両端部）に、接続領域３８が設けられている。各接続領域３８は、トレンチ２２ｂの側面において、ゲート絶縁膜２４に接している。各接続領域３８は、トレンチ２２ｂの側面に沿ってｚ方向に伸びている。各接続領域３８の上端は、メインボディ領域３２ｂに接続されている。各接続領域３８の下端は、底部領域３６に接続されている。すなわち、接続領域３８によって、ボディ領域３２と底部領域３６が接続されている。

上記のとおり、メイン領域１４とセンス領域１６は共に、図２～６のＭＯＳＦＥＴ構造を有している。実施例１のＭＯＳＦＥＴ１０では、センス領域１６内の接続領域３８のｐ型不純物濃度が、メイン領域１４内の接続領域３８のｐ型不純物濃度よりも高い。

ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧が印加される。ＭＯＳＦＥＴ１０のドレイン電極７４がソース電極７０よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、ゲート絶縁膜２４に接する範囲のメインボディ領域３２ｂにチャネル（反転層）が形成され、ＭＯＳＦＥＴ１０がオンする。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消失し、ＭＯＳＦＥＴ１０がオフする。

ＭＯＳＦＥＴ１０がオフする際に、ドリフト領域３４内でアバランシェ降伏が生じる場合がある。ドリフト領域３４内でアバランシェ降伏が発生すると、図５の矢印１００に示すように、アバランシェ降伏により発生した電荷が、底部領域３６と接続領域３８を介してボディ領域３２へ向かって流れる。すなわち、アバランシェ電流が、矢印１００に示す経路で流れる。また、ＭＯＳＦＥＴ１０では、長方形の形状を有するセンス領域１６内ではメイン領域１４内よりも電界が集中し易く、センス領域１６内でアバランシェ降伏が生じ易い。また、センス領域１６の面積がメイン領域１４の面積よりも小さいので、センス領域１６内でアバランシェ降伏が発生すると、アバランシェ電流の密度が高くなり易い。高密度のアバランシェ電流によってセンス領域１６が高温まで加熱されると、センス領域１６に高いストレスが加わる。しかしながら、実施例１のＭＯＳＦＥＴ１０では、センス領域１６内の接続領域３８のｐ型不純物濃度が高いので、センス領域１６内の接続領域３８の電気抵抗が低い。したがって、センス領域１６内で矢印１００に示すようにアバランシェ電流が流れるときに、センス領域１６内で発熱が生じ難い。これによって、センス領域１６に加わるストレスが低減される。したがって、実施例１のＭＯＳＦＥＴ１０は、アバランシェ耐量が高い。

実施例２のＭＯＳＦＥＴでは、センス領域１６内の底部領域３６のｐ型不純物濃度が、メイン領域１４内の底部領域３６のｐ型不純物濃度よりも高い。また、実施例２のＭＯＳＦＥＴでは、センス領域１６内の接続領域３８のｐ型不純物濃度が、メイン領域１４内の接続領域３８のｐ型不純物濃度と等しい。実施例２のＭＯＳＦＥＴのその他の構成は、実施例１のＭＯＳＦＥＴの構成と等しい。

実施例２のＭＯＳＦＥＴでも、実施例１のＭＯＳＦＥＴ１０と同様に、センス領域１６内のドリフト領域３４内でアバランシェ降伏が発生すると、図５の矢印１００に示す経路でアバランシェ電流が流れる。実施例２のＭＯＳＦＥＴ１０では、センス領域１６内の底部領域３６のｐ型不純物濃度が高いので、センス領域１６内の底部領域３６の電気抵抗が低い。したがって、センス領域１６内で矢印１００に示すようにアバランシェ電流が流れるときに、センス領域１６内で発熱が生じ難い。これによって、センス領域１６に加わるストレスが低減される。したがって、実施例２のＭＯＳＦＥＴは、アバランシェ耐量が高い。

なお、他の実施例においては、センス領域１６内の接続領域３８のｐ型不純物濃度がメイン領域１４内の接続領域３８のｐ型不純物濃度よりも高く、かつ、センス領域１６内の底部領域３６のｐ型不純物濃度がメイン領域１４内の底部領域３６のｐ型不純物濃度よりも高くてもよい。この構成でも、センス領域１６内のアバランシェ電流の経路の電気抵抗を低くすることができ、ＭＯＳＦＥＴのアバランシェ耐量を向上させることができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：ＭＯＳＦＥＴ
１２：半導体基板
１４：メイン領域
１６：センス領域
２２：トレンチ
２４：ゲート絶縁膜
２６：ゲート電極
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３２ａ：コンタクト領域
３２ｂ：メインボディ領域
３４：ドリフト領域
３５：ドレイン領域
３６：底部領域
３８：接続領域
７０：ソース電極
７４：ドレイン電極

Claims (1)

1. スイッチング素子であって、
   メイン領域と、前記メイン領域よりも面積が小さいセンス領域を有する半導体基板と、
   前記メイン領域内と前記センス領域内の前記半導体基板の上面に設けられたトレンチと、
   前記メイン領域内と前記センス領域内の前記トレンチの内面を覆っているゲート絶縁膜と、
   前記メイン領域内と前記センス領域内の前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、
   を有し、
   前記メイン領域と前記センス領域のそれぞれが、
   前記ゲート絶縁膜に接しているｎ型のソース領域と、
   前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型のボディ領域と、
   前記ボディ領域の下側で前記ゲート絶縁膜に接しているｎ型のドリフト領域と、
   前記トレンチの底面において前記ゲート絶縁膜に接しているｐ型の底部領域と、
   前記トレンチの側面において前記ゲート絶縁膜に接しており、前記ボディ領域と前記底部領域を接続しているｐ型の接続領域、
   を有し、
   前記底部領域と前記接続領域の少なくとも一方のｐ型不純物濃度が、前記センス領域内で前記メイン領域内よりも高い、
   スイッチング素子。

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