JP7360493B2

JP7360493B2 - semiconductor equipment

Info

Publication number: JP7360493B2
Application number: JP2022049020A
Authority: JP
Inventors: 佑紀中野; 亮太中村; 寛之坂入
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2020-04-07
Filing date: 2022-03-24
Publication date: 2023-10-12
Anticipated expiration: 2032-04-27
Also published as: JP2020127023A; JP7048659B2; JP7796857B2; JP2025028268A; JP2023165988A; JP7608552B2; JP2022088500A

Description

本発明は、トレンチゲート構造を有する半導体装置に関する。 The present invention relates to a semiconductor device having a trench gate structure.

たとえば、特許文献１は、アクティブセルアレイおよびゲートバスエリアが形成されたエピタキシャル層と、アクティブセルアレイに形成されたゲートトレンチと、ゲートトレンチに形成されたゲート酸化膜と、ゲートトレンチに埋め込まれたポリシリコンからなるゲート電極と、ゲートバスエリアに形成され、ゲートトレンチと繋がるトレンチと、ゲートバスエリアにおいてエピタキシャル層の表面を覆うようにトレンチに埋め込まれたポリシリコンからなるゲートバスとを含む、トレンチゲート縦型ＭＯＳＦＥＴを開示している。 For example, Patent Document 1 describes an epitaxial layer in which an active cell array and a gate bus area are formed, a gate trench formed in the active cell array, a gate oxide film formed in the gate trench, and a polysilicon buried in the gate trench. a trench formed in the gate bus area and connected to the gate trench, and a gate bus made of polysilicon embedded in the trench so as to cover the surface of the epitaxial layer in the gate bus area. type MOSFET is disclosed.

特表２００６－５２００９１号公報Special Publication No. 2006-520091

本発明の目的は、新規の構成の半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device with a new configuration.

本発明の一実施形態は、トランジスタが形成されるアクティブ領域と、前記アクティブ領域を取り囲む非アクティブ領域とを有する半導体層と、前記半導体層の表面から掘り下げられかつ側面部および底面部を有する複数のゲートトレンチと、少なくとも前記ゲートトレンチの前記側面部および前記底面部を覆うように形成されたゲート絶縁膜と、前記ゲートトレンチに埋め込まれたゲート電極と、前記ゲートトレンチの側面に接するように前記半導体層の表面から順に形成されたソース層およびチャネル層と、前記ソース層の表面の一部と前記ゲート電極を覆うように形成された層間絶縁膜と、前記ゲート電極に電気的に接続されたゲートパッドと、前記非アクティブ領域に形成され、前記ゲート電極に電気的に接続されたゲートフィンガーと、前記複数のゲートトレンチ間に前記チャネル層と繋がるように形成され、前記チャネル層よりも深く形成されたピラー層とを備え、前記半導体層は、平面視において、四角形状であり、前記ゲートパッドは、前記半導体層の第１辺の中央部付近に配置されており、前記ゲートフィンガーは、前記ゲートパッドに接続されかつ前記半導体層の第１辺に沿って、前記第１辺と直交する第２辺および第３辺に向かって延びた第１部分と、前記第１部分の前記第２辺側の端から、前記第１辺と対向する第４辺に向かって延びる第２部分と、前記第１部分の前記第３辺側の端から、前記第４辺に向かって延びた第３部分とを含み、前記第２部分と前記第３部分とは離れている、半導体装置を提供する。 One embodiment of the present invention includes: a semiconductor layer having an active region in which a transistor is formed; an inactive region surrounding the active region; a gate trench, a gate insulating film formed to cover at least the side surfaces and the bottom surface of the gate trench, a gate electrode embedded in the gate trench, and the semiconductor in contact with the side surfaces of the gate trench. A source layer and a channel layer formed in order from the surface of the layer, an interlayer insulating film formed to cover a part of the surface of the source layer and the gate electrode, and a gate electrically connected to the gate electrode. a pad, a gate finger formed in the inactive region and electrically connected to the gate electrode, and a gate finger formed between the plurality of gate trenches so as to be connected to the channel layer, and formed deeper than the channel layer. the semiconductor layer has a rectangular shape in a plan view, the gate pad is arranged near the center of the first side of the semiconductor layer, and the gate finger is arranged near the center of the first side of the semiconductor layer. a first portion connected to the pad and extending along the first side of the semiconductor layer toward second and third sides perpendicular to the first side; and a second side side of the first portion; a second portion extending from the end toward the fourth side opposite to the first side; and a third portion extending from the end of the first portion on the third side toward the fourth side. Provided is a semiconductor device including: the second portion and the third portion being separated from each other.

本発明の一実施形態では、前記ゲート絶縁膜は、前記半導体層の表面上にも形成されており、前記半導体層の表面上の前記ゲート絶縁膜の厚さは、前記ゲートトレンチの前記側面部上の前記ゲート絶縁膜の厚さより大きい。
本発明の一実施形態では、前記ゲートトレンチの前記底面部の前記ゲート絶縁膜の厚さは、前記半導体層の表面上の前記ゲート絶縁膜の厚さ以上である。 In one embodiment of the present invention, the gate insulating film is also formed on the surface of the semiconductor layer, and the thickness of the gate insulating film on the surface of the semiconductor layer is equal to the thickness of the side surface of the gate trench. It is larger than the thickness of the gate insulating film above.
In one embodiment of the present invention, the thickness of the gate insulating film at the bottom portion of the gate trench is greater than or equal to the thickness of the gate insulating film on the surface of the semiconductor layer.

本発明の一実施形態では、前記ゲート電極は、ポリシリコンからなる。
本発明の一実施形態では、前記ゲートフィンガーは、アルミニウムからなる。本発明の一実施形態では、前記ゲートフィンガーは、前記第２部分の前記第１辺と離れた位置から、前記第３辺に向かって突出した第４部分と、前記第３部分の前記第１辺と離れた位置から、前記第２辺に向かって突出した第５部分とをさらに含む。 In one embodiment of the invention, the gate electrode is made of polysilicon.
In one embodiment of the invention, the gate finger is made of aluminum. In one embodiment of the present invention, the gate finger includes a fourth portion protruding from a position away from the first side of the second portion toward the third side; The device further includes a fifth portion projecting toward the second side from a position away from the side.

本発明の一実施形態では、平面視において、前記第２部分および前記第４部分からなる部分と、前記第３部分および前記第５部分からなる部分は、前記半導体層の前記第１辺の中央点と前記第４辺の中央点とを結ぶ仮想線に対して線対称である。 In one embodiment of the present invention, in a plan view, a portion consisting of the second portion and the fourth portion and a portion consisting of the third portion and the fifth portion are located at the center of the first side of the semiconductor layer. It is line symmetrical with respect to an imaginary line connecting the point and the center point of the fourth side.

本発明の一実施形態では、平面視において、前記第２部分および前記第４部分は、それぞれ前記半導体層の前記第２辺および前記第４辺の外周に沿って配置され、前記第３部分および前記第５部分は、それぞれ前記半導体層の前記第３辺および前記第４辺の外周に沿って配置されている。 In one embodiment of the present invention, in plan view, the second portion and the fourth portion are arranged along the outer periphery of the second side and the fourth side of the semiconductor layer, respectively, and the third portion and The fifth portions are arranged along the outer peripheries of the third side and the fourth side of the semiconductor layer, respectively.

本発明の一実施形態では、平面視において、前記半導体層の外周部には、前記ゲートフィンガーが形成されていない部分が存在する。 In one embodiment of the present invention, in a plan view, a portion in which the gate finger is not formed exists in an outer peripheral portion of the semiconductor layer.

本発明の一実施形態では、前記ソース層と電気的に接続され、前記ゲートフィンガーに重ならない領域に形成されたソースパッドをさらに含む。 An embodiment of the present invention further includes a source pad electrically connected to the source layer and formed in a region that does not overlap the gate fingers.

本発明の一実施形態では、前記チャネル層と接するとともに前記半導体層の裏面まで到達するように形成されたドレイン層と、前記半導体層の裏面側で前記ドレイン層と電気的に接続するドレイン電極とをさらに含む。 In one embodiment of the present invention, a drain layer is formed to be in contact with the channel layer and reach the back surface of the semiconductor layer, and a drain electrode is electrically connected to the drain layer on the back surface side of the semiconductor layer. further including.

本発明の一実施形態では、前記ソース層および前記ドレイン層はｎ型であり、前記チャネル層および前記ピラー層はｐ型である。
本発明の一実施形態では、前記ソース層および前記ドレイン層はｐ型であり、前記チャネル層および前記ピラー層はｎ型である。 In one embodiment of the invention, the source layer and the drain layer are n-type, and the channel layer and the pillar layer are p-type.
In one embodiment of the invention, the source layer and the drain layer are p-type, and the channel layer and the pillar layer are n-type.

本発明の一実施形態では、前記ゲートトレンチは、前記非アクティブ領域において前記半導体層の表面から掘り下げられかつ前記半導体層の表面と前記側面部とが円形面を介して連なっているコンタクトトレンチを含む。 In one embodiment of the present invention, the gate trench includes a contact trench dug from the surface of the semiconductor layer in the inactive region, and in which the surface of the semiconductor layer and the side surface are connected via a circular surface. .

本発明の一実施形態では、平面視において、複数の前記ゲートトレンチは、前記アクティブ領域においては、格子状に形成され、前記コンタクトトレンチは、ストライプ状に形成されている。 In one embodiment of the present invention, in plan view, the plurality of gate trenches are formed in a lattice shape in the active region, and the contact trenches are formed in a stripe shape.

本発明の一実施形態では、前記コンタクトトレンチは、断面視において、前記側面部は、円形面を介して、前記底面部に連なる様に形成されている。
本発明の一実施形態では、前記コンタクトトレンチの前記底面部上の前記ゲート絶縁膜の厚さは、前記コンタクトトレンチの前記側面部上の前記ゲート絶縁膜の厚さより大きい。 In one embodiment of the present invention, the contact trench is formed such that, in a cross-sectional view, the side surface portion is continuous with the bottom surface portion via a circular surface.
In one embodiment of the present invention, the thickness of the gate insulating film on the bottom part of the contact trench is greater than the thickness of the gate insulating film on the side part of the contact trench.

本発明の一実施形態では、前記ゲート絶縁膜は、前記非アクティブ領域においては、前記半導体層の表面上にも形成されており、前記半導体層の表面上の前記ゲート絶縁膜の厚さは、前記コンタクトトレンチの前記側面部上の前記ゲート絶縁膜の厚さより大きい。 In one embodiment of the present invention, the gate insulating film is also formed on the surface of the semiconductor layer in the non-active region, and the thickness of the gate insulating film on the surface of the semiconductor layer is: The thickness is greater than the thickness of the gate insulating film on the side surface of the contact trench.

本発明の一実施形態では、前記ゲート絶縁膜は、前記コンタクトトレンチの側面上の側面絶縁膜および前記コンタクトトレンチの底面上の底面絶縁膜を一体的に含み、前記側面絶縁膜は、前記コンタクトトレンチの開口端に形成された上部エッジにおいて、前記コンタクトトレンチの内方のみに突出するように、当該側面絶縁膜の他の部分に比べて選択的に厚くなったオーバーハング部を含む。
本発明の一実施形態では、前記半導体層は、ＳｉＣからなる。 In one embodiment of the present invention, the gate insulating film integrally includes a side insulating film on a side surface of the contact trench and a bottom insulating film on a bottom surface of the contact trench, and the side insulating film includes a side insulating film on a bottom surface of the contact trench. The upper edge formed at the opening end of the contact trench includes an overhang portion that is selectively thicker than other portions of the side insulating film so as to protrude only inward of the contact trench.
In one embodiment of the invention, the semiconductor layer is made of SiC.

図１（ａ）（ｂ）は、本発明の一実施形態に係る半導体装置の模式的な平面図であって、図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。1(a) and 1(b) are schematic plan views of a semiconductor device according to an embodiment of the present invention, where FIG. 1(a) is an overall view and FIG. 1(b) is an enlarged internal view. show. 図２（ａ）（ｂ）（ｃ）は、前記半導体装置の断面図であって、図２（ａ）は図１（ｂ）の切断線IIａ－IIａでの切断面、図２（ｂ）は図１（ｂ）の切断線IIｂ－IIｂでの切断面、図２（ｃ）は図１（ｂ）の切断線IIｃ－IIｃでの切断面をそれぞれ示す。2(a), (b), and (c) are cross-sectional views of the semiconductor device, in which FIG. 2(a) is a cross-sectional view taken along cutting line IIa-IIa in FIG. 1(b), and FIG. 2(b) is a cross-sectional view of the semiconductor device. 1(b) shows a cut surface taken along cutting line IIb-IIb, and FIG. 2(c) shows a cut surface taken along cutting line IIc-IIc in FIG. 1(b). 図３は、前記半導体装置のゲートフィンガー部の第１の実施形態を示す断面図である。FIG. 3 is a sectional view showing a first embodiment of the gate finger portion of the semiconductor device. 図４は、前記半導体装置のゲートフィンガー部の第２の実施形態を示す断面図である。FIG. 4 is a cross-sectional view showing a second embodiment of the gate finger portion of the semiconductor device. 図５は、前記半導体装置のゲートフィンガー部の第３の実施形態を示す断面図である。FIG. 5 is a cross-sectional view showing a third embodiment of the gate finger portion of the semiconductor device. 図６は、前記半導体装置のゲートフィンガー部の第４の実施形態を示す断面図である。FIG. 6 is a cross-sectional view showing a fourth embodiment of the gate finger portion of the semiconductor device. 図７は、前記半導体装置のゲートフィンガー部の第５の実施形態を示す断面図である。FIG. 7 is a sectional view showing a fifth embodiment of the gate finger portion of the semiconductor device. 図８は、前記半導体装置のゲートフィンガー部の第６の実施形態を示す断面図である。FIG. 8 is a cross-sectional view showing a sixth embodiment of the gate finger portion of the semiconductor device. 図９は、前記半導体装置のゲートフィンガー部の第７の実施形態を示す断面図である。FIG. 9 is a sectional view showing a seventh embodiment of the gate finger portion of the semiconductor device. 図１０は、前記半導体装置の製造方法を説明するためのフロー図である。FIG. 10 is a flow diagram for explaining the method for manufacturing the semiconductor device. 図１１は、上部エッジに傾斜面を形成する工程を説明するための図である。FIG. 11 is a diagram for explaining the process of forming an inclined surface on the upper edge. 図１２は、上部エッジに円形面を形成する工程を説明するための図である。FIG. 12 is a diagram for explaining the process of forming a circular surface on the upper edge.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１（ａ）（ｂ）は、本発明の一実施形態に係る半導体装置の模式的な平面図であって、図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。
半導体装置１は、ＳｉＣ（炭化シリコン）を用いたパワーＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)素子（個別素子）を含み、たとえば、図１の紙面における上下方向の長さは１ｍｍ程度である。 Embodiments of the present invention will be described in detail below with reference to the accompanying drawings.
1(a) and 1(b) are schematic plan views of a semiconductor device according to an embodiment of the present invention, where FIG. 1(a) is an overall view and FIG. 1(b) is an enlarged internal view. show.
The semiconductor device 1 includes a power MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) element (individual element) using SiC (silicon carbide), and has a length of, for example, about 1 mm in the vertical direction on the paper surface of FIG. .

図１（ａ）に示すように、半導体装置１は、半導体層の一例としてのＳｉＣ基板２上の中央部に配置され、電界効果トランジスタとして機能するアクティブ領域３と、アクティブ領域３を取り囲む非アクティブ領域としての外周領域４とを備えている。たとえばアルミニウムからなるソースパッド５は、アクティブ領域３のほぼ全域を覆うように形成されている。ソースパッド５は、この実施形態では、平面視正方形状である。ソースパッド５の周縁部には、外周領域４に沿ってソースパッド５の中央領域を取り囲む除去領域６が形成されている。除去領域６は、一部が選択的にソースパッド５の中央領域へ向かって窪んでいる。この窪みに、ゲートパッド７が設置されている。たとえばアルミニウムからなるゲートフィンガー８は、ゲートパッド７から外周領域４に沿って除去領域６全体に渡って延びている。この実施形態では、一対のゲートフィンガー８がゲートパッド７に対して対称な形状で形成されている。 As shown in FIG. 1A, a semiconductor device 1 is arranged at the center of a SiC substrate 2 as an example of a semiconductor layer, and includes an active region 3 that functions as a field effect transistor, and an inactive region surrounding the active region 3. It is provided with an outer peripheral region 4 as a region. The source pad 5 made of aluminum, for example, is formed to cover almost the entire area of the active region 3. In this embodiment, the source pad 5 has a square shape in plan view. A removal region 6 is formed at the periphery of the source pad 5 so as to surround the central region of the source pad 5 along the outer peripheral region 4 . A portion of the removed region 6 is selectively depressed toward the central region of the source pad 5 . A gate pad 7 is installed in this recess. A gate finger 8 made of aluminum, for example, extends from the gate pad 7 along the outer peripheral region 4 over the entire removal region 6 . In this embodiment, a pair of gate fingers 8 are formed symmetrically with respect to the gate pad 7.

図１（ｂ）に示すように、ソースパッド５等の直下においてＳｉＣ基板２には、ゲートトレンチ９が形成されている。ゲートトレンチ９は、アクティブ領域３および外周領域４に跨って形成されている。ゲートトレンチ９は、アクティブ領域３において格子状に形成され、ＭＯＳＦＥＴのゲートとして利用されるアクティブトレンチ９１と、アクティブトレンチ９１の各端部から外周領域４に引き出されたストライプ状に形成され、アクティブトレンチ９１内のゲート電極１５（後述）へのコンタクトとなるコンタクトトレンチ９２とを含む。コンタクトトレンチ９２は、アクティブトレンチ９１の延長部で構成されている。なお、アクティブトレンチ９１およびコンタクトトレンチ９２のパターンは、これらの形状に限らない。たとえば、アクティブトレンチ９１はストライプ状やハニカム状等であってもよい。また、コンタクトトレンチ９２は格子状やハニカム状等であってもよい。 As shown in FIG. 1(b), a gate trench 9 is formed in the SiC substrate 2 directly under the source pad 5 and the like. Gate trench 9 is formed across active region 3 and outer peripheral region 4 . The gate trenches 9 are formed in a lattice shape in the active region 3 and include an active trench 91 used as a gate of a MOSFET, and a stripe shape drawn out from each end of the active trench 91 to the outer peripheral region 4. It includes a contact trench 92 that becomes a contact to a gate electrode 15 (described later) within 91 . Contact trench 92 is an extension of active trench 91 . Note that the patterns of the active trenches 91 and the contact trenches 92 are not limited to these shapes. For example, the active trenches 91 may have a stripe shape, a honeycomb shape, or the like. Further, the contact trench 92 may have a lattice shape, a honeycomb shape, or the like.

アクティブ領域３は、アクティブトレンチ９１によって、さらに多数の単位セル１０に区画されている。アクティブ領域３には、多数の単位セル１０がマトリクス状（行列状）に規則的に配列されることとなる。各単位セル１０の上面には、その中央領域にｐ^＋型チャネルコンタクト層１１が形成され、ｐ^＋型チャネルコンタクト層１１を取り囲むようにｎ^＋型ソース層１２が形成されている。ｎ^＋型ソース層１２は、各単位セル１０の側面（アクティブトレンチ９１の側面）を形成している。 The active region 3 is further divided into a large number of unit cells 10 by active trenches 91 . In the active region 3, a large number of unit cells 10 are regularly arranged in a matrix. On the upper surface of each unit cell 10, a p ⁺ type channel contact layer 11 is formed in the central region, and an n ⁺ type source layer 12 is formed to surround the p ⁺ type channel contact layer 11. The n ⁺ type source layer 12 forms the side surface of each unit cell 10 (the side surface of the active trench 91).

外周領域４においてゲートフィンガー８は、ストライプ状のコンタクトトレンチ９２を横切る方向に沿って敷設されている。この実施形態では、ゲートフィンガー８は、コンタクトトレンチ９２の長手方向終端部（アクティブトレンチ９１に対して反対側の端部）よりも内側領域に敷設されていて、コンタクトトレンチ９２の終端部はゲートフィンガー８よりも外側にはみ出している。この終端部よりもさらに外側の領域においてＳｉＣ基板２には、外周領域４全周に渡って掘り下げられた低段部１３が形成されている。 In the outer peripheral region 4 , the gate fingers 8 are laid out along a direction that traverses the striped contact trenches 92 . In this embodiment, the gate finger 8 is laid in a region inside the longitudinal end of the contact trench 92 (the end opposite to the active trench 91), and the end of the contact trench 92 is located inside the gate finger. It protrudes outside of 8. In a region further outside the terminal end, a low step portion 13 is formed in the SiC substrate 2, which is dug down over the entire circumference of the outer peripheral region 4.

次に、半導体装置１のアクティブ領域３および外周領域４の基本的な断面構造を説明する。
図２（ａ）（ｂ）（ｃ）は、前記半導体装置の断面図であって、図２（ａ）は図１（ｂ）の切断線IIａ－IIａでの切断面、図２（ｂ）は図１（ｂ）の切断線IIｂ－IIｂでの切断面、図２（ｃ）は図１（ｂ）の切断線IIｃ－IIｃでの切断面をそれぞれ示す。 Next, the basic cross-sectional structures of the active region 3 and the outer peripheral region 4 of the semiconductor device 1 will be explained.
2(a), (b), and (c) are cross-sectional views of the semiconductor device, in which FIG. 2(a) is a cross-sectional view taken along cutting line IIa-IIa in FIG. 1(b), and FIG. 2(b) is a cross-sectional view of the semiconductor device. 1(b) shows a cut surface taken along cutting line IIb-IIb, and FIG. 2(c) shows a cut surface taken along cutting line IIc-IIc in FIG. 1(b).

前述のように、半導体装置１は、ＳｉＣ基板２を備えている。ＳｉＣ基板２は、この実施形態では、第１導電型としてのｎ型であり、電界効果トランジスタのドレイン領域（ドリフト層）として機能する。
ＳｉＣ基板２の表面２１側には、ｐ型チャネル層１４が形成されている。ｐ型チャネル層１４内には、ｎ^＋型ソース層１２と、このｎ^＋型ソース層１２に取り囲まれた、第２導電型不純物領域の一例としてのｐ^＋型チャネルコンタクト層１１とが形成されている。ｎ^＋型ソース層１２およびｐ^＋型チャネルコンタクト層１１は共にＳｉＣ基板２の表面２１に露出している。 As described above, the semiconductor device 1 includes the SiC substrate 2. In this embodiment, the SiC substrate 2 is of an n-type as a first conductivity type, and functions as a drain region (drift layer) of a field effect transistor.
A p-type channel layer 14 is formed on the front surface 21 side of the SiC substrate 2 . In the p-type channel layer 14, an n ⁺ -type source layer 12 and a p ⁺ -type channel contact layer 11 as an example of a second conductivity type impurity region surrounded by the n ⁺ -type source layer 12 are formed. ing. Both the n ⁺ type source layer 12 and the p ⁺ type channel contact layer 11 are exposed on the surface 21 of the SiC substrate 2 .

また、ＳｉＣ基板２の表面２１側には、ｎ^＋型ソース層１２およびｐ型チャネル層１４を貫通してドレイン領域としてのＳｉＣ基板２に達するゲートトレンチ９が形成されている。ゲートトレンチ９によって、ｐ型チャネル層１４は、たとえば格子配列する多数の単位セル１０に区画されている。
そして、ゲートトレンチ９に、たとえばポリシリコンからなるゲート電極１５が埋め込まれており、このゲート電極１５とＳｉＣ基板２との間にゲート絶縁膜１６が介在されている。 Furthermore, a gate trench 9 is formed on the surface 21 side of the SiC substrate 2, penetrating the n ⁺ type source layer 12 and the p type channel layer 14 and reaching the SiC substrate 2 as a drain region. The p-type channel layer 14 is divided into a large number of unit cells 10 arranged in a lattice, for example, by the gate trench 9 .
A gate electrode 15 made of, for example, polysilicon is embedded in the gate trench 9, and a gate insulating film 16 is interposed between the gate electrode 15 and the SiC substrate 2.

ゲート電極１５は、たとえば図１（ｂ）に斜線ハッチングで示されるように、アクティブ領域３においては、ＳｉＣ基板２の表面２１までゲートトレンチ９（アクティブトレンチ９１）に埋め込まれている。これにより、ゲート電極１５も格子状に形成されており、各単位セル１０の上面はゲート電極１５で覆われずに露出している。一方、外周領域４においては、ゲートトレンチ９（コンタクトトレンチ９２）の開口端からＳｉＣ基板２の表面２１を覆うように形成されたオーバーラップ部１７を有している。オーバーラップ部１７は、この実施形態では、ゲートフィンガー８に沿ってストライプ状のコンタクトトレンチ９２を横切るように形成されている。ゲート絶縁膜１６は、ゲートトレンチ９の側面上の側面絶縁膜１８、底面上の底面絶縁膜１９およびＳｉＣ基板２の表面２１上の平面絶縁膜２０を一体的に含む。この実施形態では、平面絶縁膜２０は、少なくともオーバーラップ部１７とＳｉＣ基板２の表面２１との間に介在されている。 In the active region 3, the gate electrode 15 is embedded in the gate trench 9 (active trench 91) up to the surface 21 of the SiC substrate 2, as shown by diagonal hatching in FIG. 1(b), for example. As a result, the gate electrode 15 is also formed in a lattice shape, and the upper surface of each unit cell 10 is exposed without being covered with the gate electrode 15. On the other hand, the outer peripheral region 4 has an overlap portion 17 formed so as to cover the surface 21 of the SiC substrate 2 from the open end of the gate trench 9 (contact trench 92). In this embodiment, the overlap portion 17 is formed so as to traverse the striped contact trench 92 along the gate finger 8 . Gate insulating film 16 integrally includes side insulating film 18 on the side surfaces of gate trench 9 , bottom insulating film 19 on the bottom surface, and planar insulating film 20 on top surface 21 of SiC substrate 2 . In this embodiment, planar insulating film 20 is interposed between at least overlap portion 17 and surface 21 of SiC substrate 2 .

アクティブ領域３において、ゲート電極１５は、ｎ^＋型ソース層１２とドレイン領域としてのＳｉＣ基板２との間に跨っていて、ｐ型チャネル層１４の表面（アクティブトレンチ９１の側面）における反転層（チャネル）の形成を制御する。すなわち、この半導体装置１は、いわゆるトレンチゲート型構造のＭＯＳＦＥＴを有している。
また、アクティブ領域３では、ドレイン領域としてのＳｉＣ基板２内にｐ型ピラー層２２が形成されている。ｐ型ピラー層２２は、各単位セル１０のｐ型チャネル層１４の内方の領域に形成されている。より具体的には、この実施形態では、ｐ型ピラー層２２は、ｐ型チャネル層１４のほぼ中央の領域において、たとえばｐ型チャネル層１４と相似形（図１（ｂ）のレイアウトでは平面視四角形）に形成されている。ｐ型ピラー層２２は、ｐ型チャネル層１４に連なるように形成されており、ドレイン領域としてのＳｉＣ基板２において、ｐ型チャネル層１４よりも深い位置までＳｉＣ基板２の裏面に向かって延びている。すなわち、ｐ型ピラー層２２は、ほぼ柱状（図１（ｂ）のレイアウトではほぼ四角柱状）に形成されている。これにより、ＳｉＣ基板２には、適当なピッチで配列されたｐ型ピラー層２２と、互いに隣り合うｐ型ピラー層２２の間に挟まれたｎ型ドレイン領域としてのＳｉＣ基板２とが表面２１に沿う方向に交互に配列されている。 In the active region 3, the gate electrode 15 straddles between the n ⁺ type source layer 12 and the SiC substrate 2 as a drain region, and forms an inversion layer ( control the formation of channels). That is, this semiconductor device 1 has a MOSFET with a so-called trench gate structure.
Furthermore, in the active region 3, a p-type pillar layer 22 is formed in the SiC substrate 2 as a drain region. The p-type pillar layer 22 is formed in the inner region of the p-type channel layer 14 of each unit cell 10. More specifically, in this embodiment, the p-type pillar layer 22 has a similar shape to the p-type channel layer 14 (in the layout of FIG. It is formed into a rectangle). The p-type pillar layer 22 is formed so as to be continuous with the p-type channel layer 14, and extends toward the back surface of the SiC substrate 2 to a deeper position than the p-type channel layer 14 in the SiC substrate 2 serving as a drain region. There is. That is, the p-type pillar layer 22 is formed in a substantially columnar shape (substantially square columnar in the layout of FIG. 1(b)). As a result, the SiC substrate 2 has p-type pillar layers 22 arranged at an appropriate pitch and an n-type drain region sandwiched between the adjacent p-type pillar layers 22 on the surface 21 of the SiC substrate 2. are arranged alternately in the direction along the

ＳｉＣ基板２の表面２１には、たとえば酸化シリコンからなる層間膜２３が形成されている。層間膜２３には、アクティブ領域３において、ｐ型チャネル層１４の中央領域にコンタクトホール２４が選択的に形成されている。このコンタクトホール２４は、ｐ^＋型チャネルコンタクト層１１およびその周囲のｎ^＋型ソース層１２の一部を選択的に露出させることができる領域に形成されている。また、図１（ｂ）に示すように、層間膜２３には、外周領域４において、ゲートフィンガー８の直下にコンタクトホール２５が選択的に形成されている。この実施形態では、コンタクトホール２５は、ゲートフィンガー８の幅方向中央において、外周領域４に沿ってアクティブ領域３を取り囲む直線状に形成されている。 On the surface 21 of the SiC substrate 2, an interlayer film 23 made of silicon oxide, for example, is formed. A contact hole 24 is selectively formed in the interlayer film 23 in the central region of the p-type channel layer 14 in the active region 3 . This contact hole 24 is formed in a region where a part of the p ⁺ type channel contact layer 11 and the surrounding n ⁺ type source layer 12 can be selectively exposed. Further, as shown in FIG. 1B, a contact hole 25 is selectively formed in the outer peripheral region 4 of the interlayer film 23 immediately below the gate finger 8. As shown in FIG. In this embodiment, the contact hole 25 is formed in a straight line surrounding the active region 3 along the outer peripheral region 4 at the center of the gate finger 8 in the width direction.

層間膜２３上には、ソースパッド５およびゲートフィンガー８（ゲートパッド７）が形成されている。ソースパッド５は、全てのコンタクトホール２４に一括して入り込んでいて、各単位セル１０においてｎ^＋型ソース層１２およびｐ^＋型チャネルコンタクト層１１に接続されている。したがって、ｎ^＋型ソース層１２は、ソースパッド５と同電位となる。また、ｐ型チャネル層１４は、ｐ^＋型チャネルコンタクト層１１を介してソースパッド５に接続されるので、このソースパッド５と同電位となる。ゲートフィンガー８は、コンタクトホール２５に入り込んでいて、ゲート電極１５のオーバーラップ部１７に接続されている。したがって、アクティブトレンチ９１に埋め込まれたゲート電極１５は、オーバーラップ部１７を介してゲートフィンガー８に接続されるので、ゲートフィンガー８（ゲートパッド７）と同電位となる。 A source pad 5 and a gate finger 8 (gate pad 7) are formed on the interlayer film 23. The source pad 5 enters all the contact holes 24 at once and is connected to the n ⁺ -type source layer 12 and the p ⁺ -type channel contact layer 11 in each unit cell 10 . Therefore, the n ⁺ type source layer 12 has the same potential as the source pad 5. Furthermore, since the p-type channel layer 14 is connected to the source pad 5 via the p ⁺ -type channel contact layer 11, it has the same potential as the source pad 5. The gate finger 8 enters the contact hole 25 and is connected to the overlap portion 17 of the gate electrode 15. Therefore, the gate electrode 15 buried in the active trench 91 is connected to the gate finger 8 via the overlap portion 17, and therefore has the same potential as the gate finger 8 (gate pad 7).

そして、このような構成の半導体装置１では、ゲートフィンガー８にオン電圧を印加すると、これによってゲート電極１５のオーバーラップ部１７にもオン電圧がかかる。そのため、オーバーラップ部１７から発生する電界がコンタクトトレンチ９２の上部エッジに集中しやすい。その結果、コンタクトトレンチ９２の上部エッジにおいてゲート絶縁膜１６が絶縁破壊するおそれがある。そこで、本願発明者らは、このようなゲート絶縁膜１６の絶縁破壊を防止可能な構造として、図３～図９に示す構造を見出した。 In the semiconductor device 1 having such a configuration, when an on-voltage is applied to the gate finger 8, an on-voltage is also applied to the overlap portion 17 of the gate electrode 15. Therefore, the electric field generated from the overlap portion 17 tends to concentrate on the upper edge of the contact trench 92. As a result, there is a possibility that dielectric breakdown of the gate insulating film 16 occurs at the upper edge of the contact trench 92. Therefore, the inventors of the present invention have discovered structures shown in FIGS. 3 to 9 as structures capable of preventing such dielectric breakdown of the gate insulating film 16.

図３～図９は、前記半導体装置のゲートフィンガー部の第１～７の実施形態を示す断面図である。図４～図９において、各図よりも前述した図に示された各部と対応する部分には同一の参照符号を付して示す。
図３に示すように、第１の実施形態では、側面絶縁膜１８は、コンタクトトレンチ９２の上部エッジ２６においてコンタクトトレンチ９２の内方へ突出するように、当該側面絶縁膜１８の他の部分に比べて選択的に厚くなったオーバーハング部２７を含んでいる。ここで、上部エッジ２６は、コンタクトトレンチ９２の側面とＳｉＣ基板２の表面２１とが交わってできる交線を含む角部のことである。 3 to 9 are cross-sectional views showing first to seventh embodiments of the gate finger portion of the semiconductor device. In FIGS. 4 to 9, parts corresponding to those shown in the figures described above are designated by the same reference numerals.
As shown in FIG. 3, in the first embodiment, the side insulating film 18 is attached to other parts of the side insulating film 18 such that the upper edge 26 of the contact trench 92 protrudes inward from the contact trench 92. It includes an overhang portion 27 that is selectively thicker than the other. Here, the upper edge 26 is a corner including an intersection line formed by the intersection of the side surface of the contact trench 92 and the front surface 21 of the SiC substrate 2.

このオーバーハング部２７によって、上部エッジ２６におけるゲート絶縁膜１６の耐圧を向上させることができる。そのため、ゲートのオン時に上部エッジ２６に電界が集中しても、上部エッジ２６でのゲート絶縁膜１６の絶縁破壊を防止することができる。その結果、ゲートオン電圧に対する信頼性を向上させることができる。
また、ゲート絶縁膜１６の各部の厚さの関係について、底面絶縁膜１９の厚さｔ_２が平面絶縁膜２０の厚さｔ_１以上であり（ｔ_２≧ｔ_１）、厚さｔ_１，ｔ_２が共に側面絶縁膜１８（オーバーハング部２７を除く）の厚さｔ_３に比べて大きいことが好ましい。つまり、ｔ_２≧ｔ_１＞ｔ_３の関係を満たしている。 This overhang portion 27 can improve the breakdown voltage of the gate insulating film 16 at the upper edge 26. Therefore, even if an electric field concentrates on the upper edge 26 when the gate is turned on, dielectric breakdown of the gate insulating film 16 at the upper edge 26 can be prevented. As a result, reliability with respect to gate-on voltage can be improved.
Regarding the relationship between the thicknesses of each part of the gate insulating film 16, the thickness t ₂ of the bottom insulating film 19 is greater than or equal to the thickness t ₁ of the planar insulating film 20 (t ₂ ≧t ₁ ), and the thickness t ₁ , It is preferable that both _t2 are larger than the thickness _t3 of the side insulating film 18 (excluding the overhang portion 27). In other words, the relationship t ₂ ≧t ₁ >t ₃ is satisfied.

この構成によって、底面絶縁膜１９を介して互いに向かい合うゲート電極１５とｎ型ドレイン領域としてのＳｉＣ基板２とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量（ゲート容量）を低減することができる。また、底面絶縁膜１９の耐圧を向上させることができるので、ゲートのオフ時における底面絶縁膜１９の絶縁破壊を防止することもできる。また、平面絶縁膜２０も厚いので、平面絶縁膜２０を介して互いに向かい合うゲート電極１５（オーバーラップ部１７）とｎ型ドレイン領域としてのＳｉＣ基板２とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量（ゲート容量）を低減することができる。 With this configuration, the capacitance of the capacitor constituted by the gate electrode 15 and the SiC substrate 2 serving as the n-type drain region, which face each other with the bottom insulating film 19 interposed therebetween, can be reduced. As a result, the capacitance of the entire gate (gate capacitance) can be reduced. Further, since the withstand voltage of the bottom insulating film 19 can be improved, dielectric breakdown of the bottom insulating film 19 when the gate is turned off can be prevented. Furthermore, since the planar insulating film 20 is also thick, the capacitance of the capacitor constituted by the gate electrode 15 (overlapping portion 17) facing each other with the planar insulating film 20 interposed therebetween and the SiC substrate 2 serving as the n-type drain region can be reduced. I can do it. As a result, the capacitance of the entire gate (gate capacitance) can be reduced.

また、コンタクトトレンチ９２の底部における下部エッジが、コンタクトトレンチ９２の側面と底面とを連ならせる円形面２８である。つまり、コンタクトトレンチ９２の下部エッジが鋭くなっておらず、円形面２８によって丸みを帯びている。
この構成によって、ゲートのオフ時に下部エッジにかかる電界を円形面２８内に分散させることができるので、下部エッジでの電界集中を緩和することができる。 Further, a lower edge at the bottom of the contact trench 92 is a circular surface 28 that connects the side surface and the bottom surface of the contact trench 92. That is, the lower edge of contact trench 92 is not sharp, but is rounded by circular surface 28 .
With this configuration, the electric field applied to the lower edge when the gate is off can be dispersed within the circular surface 28, so that concentration of the electric field at the lower edge can be alleviated.

図４に示す第２の実施形態では、図３の構成に加えてさらに、コンタクトトレンチ９２の上部エッジ２６が、ＳｉＣ基板２の表面２１とコンタクトトレンチ９２の側面とを連ならせる傾斜面２９となっている。つまり、コンタクトトレンチ９２の上部エッジ２６が面取りされた形状となっている。
この構成によって、ゲートのオン時に上部エッジ２６にかかる電界を傾斜面２９内に分散させることができるので、上部エッジ２６での電界集中を緩和することができる。 In the second embodiment shown in FIG. 4, in addition to the configuration shown in FIG. It has become. In other words, the upper edge 26 of the contact trench 92 has a chamfered shape.
With this configuration, the electric field applied to the upper edge 26 when the gate is turned on can be dispersed within the inclined surface 29, so that concentration of the electric field at the upper edge 26 can be alleviated.

図５に示す第３の実施形態では、図３の構成に加えてさらに、コンタクトトレンチ９２の上部エッジ２６が、ＳｉＣ基板２の表面２１とコンタクトトレンチ９２の側面とを連ならせる円形面３０となっている。つまり、コンタクトトレンチ９２の上部エッジ２６が鋭くなっておらず、円形面３０によって丸みを帯びている。
この構成によって、ゲートのオン時に上部エッジ２６にかかる電界を円形面３０内に分散させることができるので、上部エッジ２６での電界集中を緩和することができる。 In the third embodiment shown in FIG. 5, in addition to the configuration shown in FIG. It has become. That is, the upper edge 26 of the contact trench 92 is not sharp, but is rounded by the circular surface 30.
With this configuration, the electric field applied to the upper edge 26 when the gate is turned on can be dispersed within the circular surface 30, so that concentration of the electric field at the upper edge 26 can be alleviated.

図６に示す第４の実施形態では、図４の構成に加えてさらに、ＳｉＣ基板２の表面２１側に、アクティブ領域３のｐ型チャネル層１４（図２（ａ）参照）と同じ深さ位置に形成された第２導電型層としてのｐ型層３１が形成されている。
この構成によって、外周領域４のｐ型層３１を、アクティブ領域３のｐ型チャネル層１４と同一の工程で形成することができるので、半導体装置１の製造工程を簡略化することができる。また、ゲート絶縁膜１６とｎ型ドレイン領域としてのＳｉＣ基板２との接触面積を減らすことができるので、リーク電流を低減することができ、ゲート容量を低減することもできる。 In the fourth embodiment shown in FIG. 6, in addition to the configuration shown in FIG. A p-type layer 31 as a second conductivity type layer is formed at the position.
With this configuration, the p-type layer 31 in the outer peripheral region 4 can be formed in the same process as the p-type channel layer 14 in the active region 3, so that the manufacturing process of the semiconductor device 1 can be simplified. Furthermore, since the contact area between the gate insulating film 16 and the SiC substrate 2 serving as the n-type drain region can be reduced, leakage current can be reduced, and gate capacitance can also be reduced.

図７に示す第５の実施形態では、図６の構成に加えてさらに、ｐ型層３１内に、アクティブ領域３のｎ^＋型ソース層１２（図２（ａ）参照）と同じ深さ位置に形成された第１導電型層としてのｎ^＋型層３２が形成されている。
この構成によって、外周領域４のｎ^＋型層３２を、アクティブ領域３のｎ^＋型ソース層１２と同一の工程で形成することができるので、半導体装置１の製造工程を簡略化することができる。 In the fifth embodiment shown in FIG ^. 7, in addition to the configuration shown in FIG. An n ⁺ type layer 32 is formed as a first conductivity type layer.
With this configuration, the n ⁺ type layer 32 in the outer peripheral region 4 can be formed in the same process as the n ⁺ type source layer 12 in the active region 3, so the manufacturing process of the semiconductor device 1 can be simplified. .

図８に示す第６の実施形態では、図６の構成に加えてさらに、ｐ型層３１に連なるように、アクティブ領域３のｐ型ピラー層２２と同じ深さ位置に形成された底部第２導電型層としての底部ｐ型層３３が形成されている。底部ｐ型層３３は、ｐ型層３１の下方でコンタクトトレンチ９２に露出するドレイン領域としてのＳｉＣ基板２が隠れるように、コンタクトトレンチ９２の底面および側面に形成されている。底部ｐ型層３３は、コンタクトトレンチ９２の側面においてｐ型層３１に連続している。 In the sixth embodiment shown in FIG. 8, in addition to the configuration shown in FIG. A bottom p-type layer 33 is formed as a conductivity type layer. The bottom p-type layer 33 is formed on the bottom and side surfaces of the contact trench 92 so as to hide the SiC substrate 2 serving as a drain region exposed in the contact trench 92 below the p-type layer 31 . Bottom p-type layer 33 is continuous with p-type layer 31 on the side surface of contact trench 92 .

この構成によって、底部ｐ型層３３とｎ型ドレイン領域としてのＳｉＣ基板２との接合（ｐｎ接合）によって生じる空乏層を、コンタクトトレンチ９２付近に発生させることができる。そして、この空乏層の存在によって、等電位面をゲート絶縁膜１６から遠ざけることができる。その結果、コンタクトトレンチ９２の底部においてゲート絶縁膜１６にかかる電界を緩和することができる。さらに、外周領域４の底部ｐ型層３３を、アクティブ領域３のｐ型ピラー層２２と同一の工程で形成することができるので、半導体装置１の製造工程を簡略化することもできる。この底部ｐ型層３３は、図９に示す第７実施形態のように、図７の構成と組み合わされてもよい。 With this configuration, it is possible to generate a depletion layer near the contact trench 92 due to the junction (pn junction) between the bottom p-type layer 33 and the SiC substrate 2 serving as the n-type drain region. The presence of this depletion layer allows the equipotential surface to be moved away from the gate insulating film 16. As a result, the electric field applied to the gate insulating film 16 at the bottom of the contact trench 92 can be relaxed. Furthermore, since the bottom p-type layer 33 of the outer peripheral region 4 can be formed in the same process as the p-type pillar layer 22 of the active region 3, the manufacturing process of the semiconductor device 1 can also be simplified. This bottom p-type layer 33 may be combined with the configuration of FIG. 7, as in the seventh embodiment shown in FIG.

なお、ここでは図示しなかったが、図３～図９に示したオーバーハング部２７、円形面２８、傾斜面２９、円形面３０は、アクティブトレンチ９１にも同様に形成されていてもよい。
図１０は、前記半導体装置の製造方法を説明するためのフロー図である。
半導体装置１を製造するには、たとえば、ＳｉＣ基板２の表面２１に選択的に不純物を注入し、アニール処理する（ステップＳ１）。これにより、ｐ型チャネル層１４、ｎ^＋型ソース層１２、ｐ^＋型チャネルコンタクト層１１等の不純物領域が形成される。次に、所定パターンでＳｉＣ基板２を表面２１からエッチングすることによって、ＳｉＣ基板２にゲートトレンチ９（アクティブトレンチ９１およびコンタクトトレンチ９２）が形成される（ステップＳ２）。 Although not shown here, the overhang portion 27, circular surface 28, inclined surface 29, and circular surface 30 shown in FIGS. 3 to 9 may be similarly formed in the active trench 91.
FIG. 10 is a flow diagram for explaining the method for manufacturing the semiconductor device.
To manufacture the semiconductor device 1, for example, impurities are selectively implanted into the surface 21 of the SiC substrate 2, and annealing treatment is performed (step S1). As a result, impurity regions such as the p-type channel layer 14, the n ⁺ -type source layer 12, the p ⁺ -type channel contact layer 11, etc. are formed. Next, gate trenches 9 (active trenches 91 and contact trenches 92) are formed in SiC substrate 2 by etching SiC substrate 2 from surface 21 in a predetermined pattern (step S2).

次の工程は、ゲート絶縁膜１６の形成である（ステップＳ３）。ゲート絶縁膜１６の形成は、コンタクトトレンチ９２の上部エッジ２６において他の部分に比べて選択的に厚くなるオーバーハング部２７が形成されるように、所定の条件（ガス流量、ガス種、ガス比率、ガス供給時間等）下でのＣＶＤ法を用いてゲートトレンチ９内に絶縁材料を堆積させる。これによって、オーバーハング部２７を有するゲート絶縁膜１６が形成される。 The next step is the formation of the gate insulating film 16 (step S3). The gate insulating film 16 is formed under predetermined conditions (gas flow rate, gas type, gas ratio An insulating material is deposited in the gate trench 9 using a CVD method under conditions (e.g., gas supply time, etc.). As a result, a gate insulating film 16 having an overhang portion 27 is formed.

ここで、図４および図６～図９に示したように上部エッジ２６に傾斜面２９を形成する場合には、ゲートトレンチ９の形成後ゲート絶縁膜１６の形成前に、ＳｉＣ基板２を熱酸化する。具体的には、図１１に示すように、ＳｉＣ基板２を熱酸化することによって、犠牲酸化膜３４が形成される。犠牲酸化膜３４の形成に際して、コンタクトトレンチ９２近傍では、ＳｉＣ基板２の表面２１およびコンタクトトレンチ９２の側面の両方から一様に酸化が始まる。そのため、上部エッジ２６ではＳｉＣ基板２の表面２１から進行した酸化膜と、コンタクトトレンチ９２の側面から進行した酸化膜が、他の領域に比べて先に一体化する。これによって一体化した酸化膜の下方に傾斜面２９が形成されることとなる。その後、犠牲酸化膜３４を除去し、ゲート絶縁膜１６をＣＶＤ法で形成すればよい。 Here, when forming the inclined surface 29 on the upper edge 26 as shown in FIG. 4 and FIGS. 6 to 9, the SiC substrate 2 is heated by Oxidize. Specifically, as shown in FIG. 11, the sacrificial oxide film 34 is formed by thermally oxidizing the SiC substrate 2. When forming the sacrificial oxide film 34, oxidation starts uniformly from both the surface 21 of the SiC substrate 2 and the side surfaces of the contact trench 92 in the vicinity of the contact trench 92. Therefore, in the upper edge 26, the oxide film that has progressed from the surface 21 of the SiC substrate 2 and the oxide film that has progressed from the side surface of the contact trench 92 are integrated earlier than in other regions. As a result, an inclined surface 29 is formed below the integrated oxide film. Thereafter, the sacrificial oxide film 34 may be removed and the gate insulating film 16 may be formed by CVD.

この図１１の手法を採用する場合、図６～図９のようにＳｉＣ基板２の表面２１側にｐ型層３１やｎ^＋型層３２が形成されていれば、当該部分においてはドレイン領域としてのＳｉＣ基板２よりも熱酸化レートが速くなるので、より簡単に傾斜面２９を形成することができる。
一方、図５に示したように上部エッジ２６に円形面３０を形成する場合には、ゲートトレンチ９の形成後ゲート絶縁膜１６の形成前に、ＳｉＣ基板２をＨ_２アニール処理する。具体的には、図１２に示すように、ＳｉＣ基板２に対して１４００℃以上でＨ_２アニール（Ｈ_２エッチング）を施すことによって、上部エッジ２６に円形面３０が形成される。 When adopting the method shown in FIG. 11, if a p-type layer 31 or an n ⁺ -type layer 32 is formed on the surface 21 side of the SiC substrate 2 as shown in FIGS. Since the thermal oxidation rate is faster than that of the SiC substrate 2, the inclined surface 29 can be formed more easily.
On the other hand, when forming a circular surface 30 on the upper edge 26 as shown in FIG. 5, the SiC substrate 2 is subjected to H ₂ annealing after the gate trench 9 is formed and before the gate insulating film 16 is formed. Specifically, as shown in FIG. 12, a circular surface 30 is formed on the upper edge 26 by subjecting the SiC substrate 2 to H ₂ annealing (H ₂ etching) at 1400° C. or higher.

再び図１０に戻って、ゲート絶縁膜１６の形成後、ゲートトレンチ９を埋め戻し、ゲートトレンチ９全体が隠れるまでポリシリコンを堆積する（ステップＳ４）。そして、堆積したポリシリコンをパターニングすることによって、アクティブ領域３においてはアクティブトレンチ９１外のポリシリコンを除去し、同時に、外周領域４においてはポリシリコンをオーバーラップ部１７として残存させる。 Returning to FIG. 10 again, after forming the gate insulating film 16, the gate trench 9 is backfilled and polysilicon is deposited until the entire gate trench 9 is covered (step S4). Then, by patterning the deposited polysilicon, the polysilicon outside the active trench 91 is removed in the active region 3, and at the same time, the polysilicon remains as an overlap portion 17 in the outer peripheral region 4.

次に、ＣＶＤ法によって、ＳｉＣ基板２上に、層間膜２３を形成する（ステップＳ５）。次に、層間膜２３をパターニングすることによって、コンタクトホール２４およびコンタクトホール２５を同時に形成する（ステップＳ６）。
次に、スパッタ法、蒸着法によって、層間膜２３上にアルミニウム等の金属材料を堆積させる（ステップＳ７）。これにより、ソースパッド５、ゲートパッド７およびゲートフィンガー８が形成される。以上の工程等を経て、図１に示す半導体装置１が得られる。 Next, an interlayer film 23 is formed on the SiC substrate 2 by the CVD method (step S5). Next, contact holes 24 and contact holes 25 are simultaneously formed by patterning interlayer film 23 (step S6).
Next, a metal material such as aluminum is deposited on the interlayer film 23 by sputtering or vapor deposition (step S7). As a result, source pad 5, gate pad 7, and gate finger 8 are formed. Through the above steps, etc., the semiconductor device 1 shown in FIG. 1 is obtained.

以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することも可能である。
たとえば、前述の半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。 Although the embodiments of the present invention have been described above, the present invention can also be implemented in other forms.
For example, a configuration may be adopted in which the conductivity type of each semiconductor portion of the semiconductor device 1 described above is reversed. For example, in the semiconductor device 1, the p-type portion may be n-type, and the n-type portion may be p-type.

また、半導体装置１に採用される半導体は、ＳｉＣに限らず、たとえば、Ｓｉ、ＧａＮ、ダイヤモンド等であってもよい。
また、オーバーラップ部１７は、外周領域４に限らず、アクティブ領域３に形成されていてもよい。たとえば、各単位セル１０の上面が隠れない程度にアクティブトレンチ９１の開口端の周囲のみを覆うことによって、アクティブ領域３にもオーバーラップ部１７を形成してもよい。この場合、アクティブトレンチ９１にもオーバーハング部２７を形成しておけば、前述と同様の耐圧向上効果を得ることができる。すなわち、ゲートフィンガー８の直下の構造は、本発明のオーバーハング部２７による耐圧向上の効果を示す一例に過ぎず、同様の効果を得ることができる構造であれば、ゲートフィンガー部だけに限らない。 Further, the semiconductor employed in the semiconductor device 1 is not limited to SiC, and may be, for example, Si, GaN, diamond, or the like.
Further, the overlap portion 17 may be formed not only in the outer peripheral region 4 but also in the active region 3. For example, the overlap portion 17 may also be formed in the active region 3 by covering only the periphery of the open end of the active trench 91 to such an extent that the upper surface of each unit cell 10 is not hidden. In this case, if the overhang portion 27 is also formed in the active trench 91, the same effect of improving the breakdown voltage as described above can be obtained. In other words, the structure directly below the gate finger 8 is only one example of the effect of improving the breakdown voltage by the overhang part 27 of the present invention, and the structure is not limited to the gate finger part as long as the structure can achieve the same effect. .

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In addition, various design changes can be made within the scope of the claims.

１半導体装置
２ＳｉＣ基板
２１表面
３アクティブ領域
４外周領域
８ゲートフィンガー
９ゲートトレンチ
９１アクティブトレンチ
９２コンタクトトレンチ
１２ｎ^＋型ソース層
１４ｐ型チャネル層
１５ゲート電極
１６ゲート絶縁膜
１７オーバーラップ部
１８側面絶縁膜
１９底面絶縁膜
２０平面絶縁膜
２２ｐ型ピラー層
２３層間膜
２６上部エッジ
２７オーバーハング部
２８円形面
２９傾斜面
３０円形面
３１ｐ型層
３２ｎ^＋型層
３３底部ｐ型層
３４犠牲酸化膜 1 Semiconductor device 2 SiC substrate 21 Surface 3 Active region 4 Peripheral region 8 Gate finger 9 Gate trench 91 Active trench 92 Contact trench 12 N ⁺ type source layer 14 P type channel layer 15 Gate electrode 16 Gate insulating film 17 Overlap portion 18 Side surface Insulating film 19 Bottom insulating film 20 Planar insulating film 22 P-type pillar layer 23 Interlayer film 26 Top edge 27 Overhang 28 Circular surface 29 Inclined surface 30 Circular surface 31 P-type layer 32 N ⁺ -type layer 33 Bottom p-type layer 34 Sacrificial Oxide film

Claims

a semiconductor layer having an active region in which a transistor is formed and an inactive region surrounding the active region;
a plurality of gate trenches dug from the surface of the semiconductor layer and having side and bottom portions;
a gate insulating film formed to cover at least the side surfaces and the bottom surface of the gate trench;
a gate electrode embedded in the gate trench;
a source layer and a channel layer formed in order from the surface of the semiconductor layer so as to be in contact with the side surface of the gate trench;
an interlayer insulating film formed to cover a part of the surface of the source layer and the gate electrode;
a gate pad electrically connected to the gate electrode;
a gate finger formed in the inactive region and electrically connected to the gate electrode;
a pillar layer formed between the plurality of gate trenches so as to be connected to the channel layer, and formed deeper than the channel layer;
The semiconductor layer has a rectangular shape in plan view,
The gate pad is arranged near the center of the first side of the semiconductor layer,
The gate finger includes a first portion connected to the gate pad and extending along the first side of the semiconductor layer toward second and third sides orthogonal to the first side; a second portion extending from the second side end of the portion toward the fourth side opposite to the first side; and a second portion extending from the third side end of the first portion toward the fourth side. a third portion extending from the top, the second portion and the third portion being separated;
The semiconductor device , wherein the gate insulating film is also formed on a surface of the semiconductor layer .

2. The semiconductor device according to claim 1, wherein the thickness of the gate insulating film on the surface of the semiconductor layer is greater than the thickness of the gate insulating film on the side surface of the gate trench.

3. The semiconductor device according to claim 2, wherein the thickness of the gate insulating film at the bottom portion of the gate trench is greater than or equal to the thickness of the gate insulating film on the surface of the semiconductor layer.

4. The semiconductor device according to claim 1, wherein the gate electrode is made of polysilicon.

5. The semiconductor device according to claim 1, wherein the gate finger is made of aluminum.

The gate finger is
a fourth portion protruding toward the third side from a position away from the first side of the second portion;
6. The semiconductor device according to claim 1, further comprising a fifth portion protruding toward the second side from a position apart from the first side of the third portion.

In plan view, a portion consisting of the second portion and the fourth portion and a portion consisting of the third portion and the fifth portion are located at the center point of the first side of the semiconductor layer and the center point of the fourth side. 7. The semiconductor device according to claim 6, wherein the semiconductor device is line-symmetrical with respect to an imaginary line connecting the points.

In plan view, the second portion and the fourth portion are arranged along the outer periphery of the second side and the fourth side of the semiconductor layer, respectively,
8. The semiconductor device according to claim 7, wherein the third portion and the fifth portion are arranged along outer peripheries of the third side and the fourth side of the semiconductor layer, respectively.

9. The semiconductor device according to claim 8, wherein in a plan view, there is a portion in an outer peripheral portion of the semiconductor layer where the gate finger is not formed.

10. The semiconductor device according to claim 1, further comprising a source pad electrically connected to the source layer and formed in a region that does not overlap the gate fingers.

a drain layer formed to be in contact with the channel layer and reach the back surface of the semiconductor layer;
The semiconductor device according to claim 1, further comprising a drain electrode electrically connected to the drain layer on the back side of the semiconductor layer.

12. The semiconductor device according to claim 11, wherein the source layer and the drain layer are n-type, and the channel layer and the pillar layer are p-type.

12. The semiconductor device according to claim 11, wherein the source layer and the drain layer are p-type, and the channel layer and the pillar layer are n-type.

a semiconductor layer having an active region in which a transistor is formed and an inactive region surrounding the active region;
a plurality of gate trenches dug from the surface of the semiconductor layer and having side and bottom portions;
a gate insulating film formed to cover at least the side surfaces and the bottom surface of the gate trench;
a gate electrode embedded in the gate trench;
a source layer and a channel layer formed in order from the surface of the semiconductor layer so as to be in contact with the side surface of the gate trench;
an interlayer insulating film formed to cover a part of the surface of the source layer and the gate electrode;
a gate pad electrically connected to the gate electrode;
a gate finger formed in the inactive region and electrically connected to the gate electrode;
a pillar layer formed between the plurality of gate trenches so as to be connected to the channel layer, and formed deeper than the channel layer;
The semiconductor layer has a rectangular shape in plan view,
The gate pad is arranged near the center of the first side of the semiconductor layer,
The gate finger includes a first portion connected to the gate pad and extending along the first side of the semiconductor layer toward a second side and a third side perpendicular to the first side,
In the semiconductor device, the gate trench includes a contact trench dug from the surface of the semiconductor layer in the inactive region, and in which the surface of the semiconductor layer and the side surface portion are connected via a circular surface.

15. The semiconductor device according to claim 14, wherein the plurality of gate trenches are formed in a lattice shape in the active region, and the contact trenches are formed in a stripe shape in a plan view.

16. The semiconductor device according to claim 14, wherein the contact trench is formed such that, in a cross-sectional view, the side surface portion is continuous with the bottom surface portion via a circular surface.

17. The semiconductor according to claim 14, wherein the thickness of the gate insulating film on the bottom part of the contact trench is greater than the thickness of the gate insulating film on the side part of the contact trench. Device.

The gate insulating film is also formed on the surface of the semiconductor layer in the inactive region,
18. The semiconductor device according to claim 17, wherein the thickness of the gate insulating film on the surface of the semiconductor layer is greater than the thickness of the gate insulating film on the side surface of the contact trench.

The gate insulating film integrally includes a side insulating film on a side surface of the contact trench and a bottom insulating film on a bottom surface of the contact trench,
The side insulating film is selectively thicker than other parts of the side insulating film at an upper edge formed at an open end of the contact trench so as to protrude only inward of the contact trench. The semiconductor device according to any one of claims 16 to 18, comprising an overhang portion.

20. The semiconductor device according to claim 1, wherein the semiconductor layer is made of SiC.