JP7367569B2 - センサ制御装置、プログラムおよびセンサ制御方法 - Google Patents

Description

本発明は、センサ制御装置、プログラムおよびセンサ制御方法に関する。

従来、カメラと被写体の距離が変化したときにレンズの位置を変化させ、ピントを自動で調整するＡＦ（Auto Focus）機能が知られている。ＡＦ機能は、外部からのトリガの入力に従いＡＦセンサで得られる２次元座標の画素情報から１画素ずつＡＤ（Analogue－Digital）変換を行う画像処理を、カメラレンズを動かしながら行うことで、集光している領域を特定してピントを合わせている。

ところで、ＡＦ機能においては、上述のように、ＡＦセンサの全ての画素情報を必要としておらず、集光している領域に対応する画素（有効範囲の画素）のみを必要としている。しかしながら、ＡＦセンサから有効範囲の画素情報のみを読み出したい場合でも、入力されるトリガによりＡＦセンサの画素情報を順々に出力していき、結果的に全ての画素情報を出力する必要があり、処理時間がかかってしまう。

そこで、特許文献１には、画像データの転送を高速化する目的で、ダミー画素（無効範囲の画素）の出力期間で有効範囲の画素領域よりも転送クロックを速くする技術が開示されている。

しかしながら、特許文献１に開示の技術によれば、ダミー画素の出力期間で転送を高速化させてはいるが、逐次比較型のＡＤＣを用いた場合には、結果バッファのアドレスとＡＦセンサの画像の位置情報の対応関係が変化してしまう、という問題があった。

本発明は、上記に鑑みてなされたものであって、逐次比較型のＡＤ変換器を用いた場合でも、結果バッファのアドレスとＡＦセンサの画像の位置情報を一致させることができ、かつ、ＡＤ変換を行わない画像位置のトリガ周期を短くすることで転送の高速化を図ることができるセンサ制御装置、プログラムおよびセンサ制御方法を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、ＡＦ（Auto Focus）センサを制御するＡＦセンサ制御システムにおいて、前記ＡＦセンサの有効範囲の画素にかかる画像の位置においてはＡＤ（Analogue－Digital）変換に必要な時間のトリガ周期のトリガ入力信号を生成し、前記ＡＦセンサの無効範囲の画素にかかる画像の位置においては短いトリガ周期のトリガ入力信号を生成するトリガ生成部と、前記トリガ生成部から入力されるトリガ入力信号をカウントし、トリガ入力信号のカウント数に応じて有効範囲のトリガ入力信号と無効範囲のトリガ入力信号を切り替えて出力するトリガ選択部と、前記トリガ選択部で出力された有効範囲のトリガ入力信号からサンプリング信号を生成するＡＤ制御部と、前記ＡＤ制御部で生成されたサンプリング信号に基づいて、前記ＡＦセンサからのアナログ値をデジタル値に変換し、変換完了信号とともに出力するＡＤ変換器と、画像の位置情報を変更しないように、前記トリガ選択部から出力された無効範囲のトリガ入力信号を遅延させ、無効範囲にかかるダミーの変換完了信号を出力するダミーＥＯＣ生成部と、前記変換完了信号と前記ダミーの変換完了信号との論理和をとった変換データを結果バッファに書き込むバッファ制御部と、を備えることを特徴とする。

本発明によれば、逐次比較型のＡＤ変換器を用いた場合でも、結果バッファのアドレスとＡＦセンサの画像の位置情報を一致させることができ、かつ、ＡＤ変換を行わない画像位置のトリガ周期を短くすることで転送の高速化を図ることができる、という効果を奏する。

図１は、第１の実施の形態にかかるＡＦセンサ制御システムの構成を示すブロック図である。 図２は、ＡＦセンサの画素情報を例示的に示す図である。 図３は、センサ制御装置の構成を示すブロック図である。 図４は、トリガ生成部で生成されるトリガ入力信号を示す図である。 図５は、トリガ選択部の動作を示すタイミングチャートである。 図６は、トリガ選択部の有効範囲／無効範囲のレジスタ設定例を示す図である。 図７は、トリガ選択部における選択処理の流れを示すフローチャートである。 図８は、ＡＤ制御部およびＡＤＣの動作を示すタイミングチャートである。 図９は、ＡＤＣにおけるＡＤ変換例を示す図である。 図１０は、ダミーＥＯＣ生成部の動作を示すタイミングチャートである。 図１１は、ダミーＥＯＣ生成部の遅延値のレジスタ設定例を示す図である。 図１２は、遅延なしの場合のバッファ制御部における動作を示すタイミングチャートである。 図１３は、遅延ありの場合のバッファ制御部における動作を示タイミングチャートである。 図１４は、第２の実施の形態にかかるトリガ周期変更によるトリガ選択部の有効範囲／無効範囲のレジスタ設定例を示す図である。

以下に添付図面を参照して、センサ制御装置、プログラムおよびセンサ制御方法の実施の形態を詳細に説明する。

（第１の実施の形態）
図１は、第１の実施の形態にかかるＡＦセンサ制御システム１００の構成を示すブロック図である。図１に示すように、ＡＦ（Auto Focus）センサ制御システム１００は、ＡＦセンサ１０と、センサ制御装置２０と、結果バッファ３０とを備える。

ＡＦセンサ１０は、カメラと被写体の距離が変化したときにレンズの位置を変化させ、ピントを自動で調整するＡＦ（オートフォーカス）機能の制御に用いるものである。図２は、ＡＦセンサ１０の画素情報を例示的に示す図である。図２に示すように、ＡＦセンサ１０は、２次元座標の画素情報で構成されており、センサ制御装置２０からのトリガ入力信号の入力によって画素の位置を移動させ、現在の画素位置でのアナログ値を順次出力する。

センサ制御装置２０は、ＡＦセンサ１０に対してトリガ入力信号を出力して、ＡＦセンサ１０からの有効範囲の画素のアナログ値を取り込んでデジタル値に変換し、変換完了信号（ＥＯＣ）とともに結果バッファ３０に出力する。また、センサ制御装置２０は、ダミー画素（無効範囲の画素）の変換完了信号（Ｄｕｍｍｙ ＥＯＣ）を結果バッファ３０に出力する。

結果バッファ３０は、センサ制御装置２０から出力された変換完了信号（ＥＯＣ）とダミーの変換完了信号（Ｄｕｍｍｙ ＥＯＣ）の論理和（ＯＲ）を変換データとして記憶する。

次に、センサ制御装置２０について詳述する。

図３は、センサ制御装置２０の構成を示すブロック図である。図３に示すように、センサ制御装置２０は、トリガ生成部２１、トリガ選択部２２、ＡＤ（Analogue－Digital）制御部２３、ＡＤ変換器であるＡＤＣ２４、ダミーＥＯＣ生成部２５、バッファ制御部２６を備える。

本実施の形態のセンサ制御装置２０は、ＣＰＵ（Central Processing Unit）などの制御装置と、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）などの記憶装置と、を備えており、コンピュータを利用したハードウェア構成となっている。

本実施形態のセンサ制御装置２０で実行されるプログラムは、インストール可能な形式又は実行可能な形式のファイルで、コンピュータで読み取り可能な記録媒体に記録されて提供される。また、本実施形態のセンサ制御装置２０で実行されるプログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、本実施形態のセンサ制御装置２０で実行されるプログラムをインターネット等のネットワーク経由で提供または配布するように構成しても良い。また、本実施形態のセンサ制御装置２０で実行されるプログラムを、ＲＯＭ等に予め組み込んで提供するように構成してもよい。

本実施の形態のセンサ制御装置２０で実行されるプログラムは、上述した各部（トリガ生成部２１、トリガ選択部２２、ＡＤ（Analogue－Digital）制御部、ＡＤ変換器であるＡＤＣ２４、ダミーＥＯＣ生成部２５、バッファ制御部２６）を含むモジュール構成となっており、実際のハードウェアとしてはＣＰＵが上記記憶装置からプログラムを読み出して実行することにより上記各部がＲＡＭ上にロードされ、トリガ生成部２１、トリガ選択部２２、ＡＤ制御部２３、ＡＤ変換器であるＡＤＣ２４、ダミーＥＯＣ生成部２５、バッファ制御部２６がＲＡＭ上に生成されるようになっている。

なお、上述した各部（トリガ生成部２１、トリガ選択部２２、ＡＤ制御部２３、ＡＤ変換器であるＡＤＣ２４、ダミーＥＯＣ生成部２５、バッファ制御部２６）の一部または全部は、例えばＦＰＧＡ（Field Programmable Gate Array）等のプログラマブル・デバイス（ＰＤ）上に実装することができ、またはＡＳＩＣとして実装することができる。

まず、トリガ生成部２１について説明する。トリガ生成部２１は、トリガ入力信号を生成して出力する。

図４は、トリガ生成部２１で生成されるトリガ入力信号を示す図である。図４に示すように、トリガ生成部２１は、ＡＦセンサ１０の使用する範囲（有効範囲）の画素にかかる画像の位置においてはＡＤ変換に必要な時間のトリガ周期のトリガ入力信号を生成し、使用しない範囲（無効範囲）の画素にかかる画像の位置においては短いトリガ周期のトリガ入力信号を生成する。

次に、トリガ選択部２２について説明する。トリガ選択部２２は、トリガ生成部２１から入力されるトリガ入力信号をカウントし、トリガ入力信号のカウント数に応じて有効範囲のトリガ入力信号（有効範囲トリガ信号）と無効範囲のトリガ入力信号（無効範囲トリガ信号）を切り替えて出力する。

図５は、トリガ選択部２２の動作を示すタイミングチャートである。図５に示すように、トリガ選択部２２は、トリガ生成部２１で出力されるトリガ入力信号をカウントし、切り替え設定値（ADTCNT［ｎ］（ｎ＝０，１，２,・・））と比較を行うことにより、有効範囲のトリガ入力信号（有効範囲トリガ信号）と無効範囲のトリガ入力信号（無効範囲トリガ信号）を切り替えて出力する。

すなわち、トリガ選択部２２は、はじめにカウント値がADTCNT［０］となった場合に有効範囲に切り替え、次にADTCNT［１］となった場合に無効範囲に切り替える。トリガ選択部２２は、この動作をADTCNT［２］，ADTCNT［３］・・に対して順々に繰り返していく。

なお、上述した例は初期状態を無効範囲として設定したが、これに限るものではなく、初期状態を有効範囲と設定するようにしてもよい。

なお、トリガ選択部２２の有効範囲／無効範囲の設定値の切り替えは、外部から制御できるようにしてもよい。ここで、図６はトリガ選択部２２の有効範囲／無効範囲のレジスタ設定例を示す図である。図６に示すように、トリガ選択部２２の内部に設定レジスタ（記憶回路）２２ａを有するようにし、外部のＣＰＵ（Central Processing Unit）を通して設定可能とする。これにより、有効範囲と無効範囲を可変可能とし、画像処理を行う画素範囲を自由に変更することができる。

図７は、トリガ選択部２２における選択処理の流れを示すフローチャートである。図７に示すように、トリガ選択部２２は、トリガ生成部２１からトリガ入力信号を入力すると（ステップＳ１）、トリガ入力信号をカウントし（ステップＳ２）、無効範囲トリガ信号を出力する（ステップＳ３）。

次に、トリガ選択部２２は、トリガ入力信号のカウントに基づき、カウント数が切り替え設定値（１）（ADTCNT［０］）以上となった場合（ステップＳ４のＹｅｓ）、有効範囲に切り替える（ステップＳ５）。

その後、トリガ選択部２２は、トリガ生成部２１からのトリガ入力信号をカウントし（ステップＳ６）、有効範囲トリガ信号を出力する（ステップＳ７）。

次に、トリガ選択部２２は、トリガ入力信号のカウントに基づき、切り替え設定値（２）（ADTCNT［１］）以上となった場合（ステップＳ８のＹｅｓ）、無効範囲に切り替える（ステップＳ９）。

以上のように、トリガ選択部２２は、カウント値が設定値になるごとに、有効範囲と無効範囲とを切り替えていく。

次に、ＡＤ制御部２３およびＡＤＣ２４について説明する。ＡＤ制御部２３は、トリガ選択部２２で出力された有効範囲トリガ信号からサンプリング信号を生成する。ＡＤＣ２４は、ＡＤ制御部２３で生成されたサンプリング信号に基づいて、ＡＦセンサ１０からのアナログ値をデジタル値に変換し、変換完了信号（ＥＯＣ）とともに出力する。

図８は、ＡＤ制御部２３およびＡＤＣ２４の動作を示すタイミングチャートである。図８に示すように、ＡＤ制御部２３は、トリガ選択部２２で出力された有効範囲トリガ信号から生成したサンプリング信号を、ＡＤＣ２４に出力する。ＡＤＣ２４は、ＡＤ制御部２３で生成されたサンプリング信号に基づいて、ＡＦセンサ１０から取り込んだアナログ値のデジタル値への変換が完了すると、変換完了信号（ＥＯＣ）を出力する。

図９は、ＡＤＣ２４におけるＡＤ変換例を示す図である。図９には、１２ビットの逐次比較型のＡＤＣ２４を示す。図９に示すように、ＡＤＣ２４は、サンプリング信号でサンプリングした入力電圧と比較電圧の比較を行い、入力電圧のほうが大きいならば１、小さいならば０として最上位ビット（ＭＳＢ）から１サイクルごとに比較電圧を変更して比較する。ＡＤＣ２４は、最下位ビット（ＬＳＢ）まで比較してデジタル値を決定していく。

すなわち、図９に示す例では、ＡＤＣ２４は、下記の動作を行う。
（１）まず、ＡＤＣ２４は、比較電圧を参照電圧Ｖｒｅｆの半分の電圧［１／２Ｖｒｅｆ］として、入力電圧と比較する。入力電圧のほうが小さいので、ＡＤＣ２４は、最上位ビットを“０”とする。
（２）次に、ＡＤＣ２４は、前の比較結果が０であったので、比較電圧を［１／２Ｖｒｅｆ－１／４Ｖｒｅｆ＝１／４Ｖｒｅｆ］と小さくして、この小さくした比較電圧と入力電圧を比較する。入力電圧のほうが大きいので、ＡＤＣ２４は、ＢＩＴ１０を“１”とする。
（３）次に、ＡＤＣ２４は、前の比較結果が“１”であったので、比較電圧を［１／４Ｖｒｅｆ＋１／８Ｖｒｅｆ＝３／８Ｖｒｅｆ］と大きくして、この大きくした比較電圧と入力電圧を比較する。入力電圧のほうが小さいので、ＡＤＣ２４は、ＢＩＴ９を“０”とする。

ＡＤＣ２４は、上記のようなこの比較を最下位ビットまで繰り返し、１２ビットのデジタル値に変換する。すなわち、１２ビットの逐次比較型のＡＤＣ２４は、１２個の比較期間が必要であり１２サイクル必要である。

次に、ダミーＥＯＣ生成部２５２５について説明する。ダミーＥＯＣ生成部２５２５は、画像の位置情報を変更しないように、トリガ選択部２２から出力された無効範囲トリガ信号を遅延させ、ダミーの変換完了信号（Ｄｕｍｍｙ ＥＯＣ）を出力する。

図１０は、ダミーＥＯＣ生成部２５の動作を示すタイミングチャートである。図１０に示すように、ダミーＥＯＣ生成部２５は、トリガ選択部２２からの無効範囲トリガ信号を外部から与えられる設定値のクロック分遅延させ、ダミーの変換完了信号（Ｄｕｍｍｙ ＥＯＣ）として結果バッファ３０に出力する。このように、トリガ選択部２２からの無効範囲トリガ信号を遅延させるのは、ＡＦセンサ１０の画像の位置情報と結果バッファ３０の対応関係が変化しないようにするためである。

ＡＤ変換にかかる時間は、ＡＤＣ２４の種類、分解能、サンプリング時間によって決まっている。逐次比較型のＡＤＣ２４の１２ビットの場合、図８に示したようになる。図８に示すように、変換完了信号のタイミングでデジタル変換後の変換デジタル値（有効画素）を結果バッファに書き込むこととなる。そのため、図８に示すようにアナログ値を取りこんでからデジタル値を出力するまでの時間が長い場合、有効画素用の入力トリガをダミー画素用の入力トリガより先に取り込んでも、ダミー画素が有効画素よりも結果バッファ３０に先に書き込まれ、結果格納バッファのアドレスとセンサ画像位置情報の対応関係が変化してしまう。したがって、図１０に示したダミーＥＯＣ生成部２５の遅延値は、ＡＦセンサ１０の画像の位置情報と結果バッファ３０の対応関係が変化しないようにするため、ＡＤ変換を行うのに必要な時間となる。

なお、ダミーＥＯＣ生成部２５の遅延値は、外部から制御できるようにしてもよい。ここで、図１１はダミーＥＯＣ生成部２５の遅延値のレジスタ設定例を示す図である。図１１に示すように、ダミーＥＯＣ生成部２５の内部に遅延値の設定レジスタ（記憶回路）２５ａを有するようにし、外部のＣＰＵを通して設定可能とする。これにより、サンプリングの設定を変更しタイミングが変化した場合でも、遅延値を変更することによって結果バッファ３０のアドレスとＡＦセンサ１０の画像の位置情報の対応を変化しないようにすることができる。

次に、バッファ制御部２６について説明する。バッファ制御部２６は、変換完了信号（ＥＯＣ）およびダミーの変換完了信号（Ｄｕｍｍｙ ＥＯＣ）を基に、結果バッファ３０に変換データを書き込む。バッファ制御部２６は、変換完了信号（ＥＯＣ）とダミーの変換完了信号（Ｄｕｍｍｙ ＥＯＣ）との論理和（ＯＲ）をとった変換データを、結果バッファ３０に書き込む。

図１２は遅延なしの場合のバッファ制御部２６における動作を示すタイミングチャート、図１３は遅延ありの場合のバッファ制御部２６における動作を示タイミングチャートである。もし、ダミーＥＯＣ生成部２５での遅延がない場合、図１２に示すように、ＡＦセンサ１０の画像の位置情報と結果バッファ３０のアドレスの対応がとれなくなる。これは、有効範囲トリガ信号は変換完了信号（ＥＯＣ）を出力するまで時間がかかるからである。そこで、図１３に示すように、無効範囲トリガ信号を遅延させることにより、画像の位置関係と結果バッファ３０のアドレスの対応関係が変化しないようにしている。

このように本実施形態によれば、アナログ値を取り込んでからデジタル値を出力するまでの時間が長い逐次比較型のＡＤＣ２４を用いた場合でも、結果バッファ３０のアドレスとＡＦセンサ１０の画像の位置情報を一致させることができ、かつ、ＡＤ変換を行わない画像位置のトリガ周期を短くすることで転送の高速化を図ることができる。また、画像処理の効率を上げつつ、回路小型化と低消費電力化を実現することができる。

（第２の実施の形態）
次に、第２の実施の形態について説明する。

第２の実施の形態は、トリガ選択部２２の有効範囲／無効範囲の切り替えをトリガの周期により判定可能とするようにした点が、第１の実施の形態と異なる。以下、第２の実施の形態の説明では、第１の実施の形態と同一部分の説明については省略し、第１の実施の形態と異なる箇所について説明する。

ここで、図１４は第２の実施の形態にかかるトリガ周期変更によるトリガ選択部２２の有効範囲／無効範囲のレジスタ設定例を示す図である。図１４に示すように、トリガ生成部２１は、トリガ周期検知回路２１ａを有している。トリガ周期検知回路２１ａは、比較器２１ｂ、トリガカウンタ２１ｃを有している。比較器２１ｂは、トリガ入力信号の周期とＡＤ変換に必要な時間の比較を行う。トリガカウンタ２１ｃは、トリガ生成部２１に入力されるトリガ入力信号をカウントする。

トリガ生成部２１は、トリガ周期検知回路２１ａの比較器２１ｂでトリガ入力信号の周期とＡＤ変換に必要な時間の比較を行う。トリガ生成部２１は、比較器２１ｂで比較を行った結果、トリガ選択部２２の有効範囲と無効範囲の切り替えが必要な場合、トリガ周期検知回路２１ａのトリガカウンタ２１ｃでカウントしたトリガ入力信号のカウント値をトリガ選択部２２の有効範囲／無効範囲の設定値レジスタ２２ａに設定する。

このようにすることで、トリガ入力信号のトリガ周期に基づいて有効範囲と無効範囲の切り替えを行うことができる。

なお、トリガ生成部２１のＡＤ変換に必要な時間は、外部から設定する値とする。トリガ生成部２１で出力したトリガ入力信号数をカウントしておき、トリガ生成部２１は、トリガ入力信号のトリガ周期とＡＤ変換に必要な時間との大小関係が変化したときに、出力したトリガ入力信号数＋１の値（カウント値）をトリガ選択部２２の設定レジスタ（記憶回路）２２ａに有効範囲／無効範囲の設定値として順々に設定していく。

このように本実施形態によれば、トリガ入力信号のトリガ周期を計測して、自動で有効範囲／無効範囲を切り替えることにより、有効範囲／無効範囲の設定を行う時間を短縮することができる。

１０ ＡＦセンサ
２０ センサ制御装置
２１ トリガ生成部
２２ トリガ選択部
２３ ＡＤ制御部
２４ ＡＤ変換器
２５ ダミーＥＯＣ生成部
２６ バッファ制御部

特開２００４－１７２８６１号公報

Claims (7)

1. ＡＦ（Auto Focus）センサを制御するセンサ制御装置において、
   前記ＡＦセンサの有効範囲の画素にかかる画像の位置においてはＡＤ（Analogue－Digital）変換に必要な時間のトリガ周期のトリガ入力信号を生成し、前記ＡＦセンサの無効範囲の画素にかかる画像の位置においては短いトリガ周期のトリガ入力信号を生成するトリガ生成部と、
   前記トリガ生成部から入力されるトリガ入力信号をカウントし、トリガ入力信号のカウント数に応じて有効範囲のトリガ入力信号と無効範囲のトリガ入力信号を切り替えて出力するトリガ選択部と、
   前記トリガ選択部で出力された有効範囲のトリガ入力信号からサンプリング信号を生成するＡＤ制御部と、
   前記ＡＤ制御部で生成されたサンプリング信号に基づいて、前記ＡＦセンサからのアナログ値をデジタル値に変換し、変換完了信号とともに出力するＡＤ変換器と、
   画像の位置情報を変更しないように、前記トリガ選択部から出力された無効範囲のトリガ入力信号を遅延させ、無効範囲にかかるダミーの変換完了信号を出力するダミーＥＯＣ生成部と、
   前記変換完了信号と前記ダミーの変換完了信号との論理和をとった変換データを結果バッファに書き込むバッファ制御部と、
   を備えることを特徴とするセンサ制御装置。
2. 前記トリガ選択部は、有効範囲と無効範囲を可変可能とする、
   ことを特徴とする請求項１に記載のセンサ制御装置。
3. 前記トリガ生成部は、トリガ入力信号の周期とＡＤ変換に必要な時間の比較を行った結果、前記トリガ選択部の有効範囲と無効範囲の切り替えが必要な場合、前記トリガ選択部の有効範囲と無効範囲を変更する、
   ことを特徴とする請求項２に記載のセンサ制御装置。
4. 前記ダミーＥＯＣ生成部は、ＡＤ変換を行うのに必要な時間だけ前記トリガ選択部から出力された無効範囲のトリガ入力信号を遅延させる、
   ことを特徴とする請求項１ないし３の何れか一項に記載のセンサ制御装置。
5. 前記ダミーＥＯＣ生成部は、前記トリガ選択部から出力された無効範囲のトリガ入力信号を遅延させる遅延値を可変可能とする、
   ことを特徴とする請求項１ないし４の何れか一項に記載のセンサ制御装置。
6. ＡＦ（Auto Focus）センサを制御するセンサ制御装置のコンピュータを、
   前記ＡＦセンサの有効範囲の画素にかかる画像の位置においてはＡＤ（Analogue－Digital）変換に必要な時間のトリガ周期のトリガ入力信号を生成し、前記ＡＦセンサの無効範囲の画素にかかる画像の位置においては短いトリガ周期のトリガ入力信号を生成するトリガ生成部と、
   前記トリガ生成部から入力されるトリガ入力信号をカウントし、トリガ入力信号のカウント数に応じて有効範囲のトリガ入力信号と無効範囲のトリガ入力信号を切り替えて出力するトリガ選択部と、
   前記トリガ選択部で出力された有効範囲のトリガ入力信号からサンプリング信号を生成するＡＤ制御部と、
   前記ＡＤ制御部で生成されたサンプリング信号に基づいて、前記ＡＦセンサからのアナログ値をデジタル値に変換し、変換完了信号とともに出力するＡＤ変換器と、
   画像の位置情報を変更しないように、前記トリガ選択部から出力された無効範囲のトリガ入力信号を遅延させ、無効範囲にかかるダミーの変換完了信号を出力するダミーＥＯＣ生成部と、
   前記変換完了信号と前記ダミーの変換完了信号との論理和をとった変換データを結果バッファに書き込むバッファ制御部と、
   として機能させるためのプログラム。
7. ＡＦ（Auto Focus）センサを制御するセンサ制御方法であって、
   前記ＡＦセンサの有効範囲の画素にかかる画像の位置においてはＡＤ（Analogue－Digital）変換に必要な時間のトリガ周期のトリガ入力信号を生成し、前記ＡＦセンサの無効範囲の画素にかかる画像の位置においては短いトリガ周期のトリガ入力信号を生成するトリガ生成工程と、
   前記トリガ生成工程で入力されるトリガ入力信号をカウントし、トリガ入力信号のカウント数に応じて有効範囲のトリガ入力信号と無効範囲のトリガ入力信号を切り替えて出力するトリガ選択工程と、
   前記トリガ選択工程で出力された有効範囲のトリガ入力信号からサンプリング信号を生成するＡＤ制御工程と、
   前記ＡＤ制御工程で生成されたサンプリング信号に基づいて、前記ＡＦセンサからのアナログ値をデジタル値に変換し、変換完了信号とともに出力するＡＤ変換器と、
   画像の位置情報を変更しないように、前記トリガ選択工程で出力された無効範囲のトリガ入力信号を遅延させ、無効範囲にかかるダミーの変換完了信号を出力するダミーＥＯＣ生成工程と、
   前記変換完了信号と前記ダミーの変換完了信号との論理和をとった変換データを結果バッファに書き込むバッファ制御工程と、
   を含むセンサ制御方法。

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