JP7367966B2 - リニアアンプ - Google Patents

Description

本発明は、リニアアンプに関するものである。

リニアアンプは、差動通信の伝送距離を伸ばす目的で設けられ伝送損失の回復等に用いられる。非特許文献１の第１１頁にリニアアンプの回路例が示されている。リニアアンプは、用途によっては、入力差動信号の振幅に対する出力差動信号の振幅の線形性が高いことが要求される場合があり、また、広帯域に亘って一定のゲインを有することが要求される場合がある。

ＭＡＸＩＭ社、Multirate Clock and DataRecovery with Limiting Amplifier ＭＡＸ３８７２データシート、Rev.3、2007年

例えばUSB3.1 gen2、USB4等において用いられるリニアアンプは、線形性が高く且つ広帯域に亘って一定のゲインを有することが要求される。しかしながら、従来のリニアアンプは、これらの用途の場合の要求に応えることができない。

本発明は、上記問題点を解消する為になされたものであり、線形性が高く且つ広帯域に亘って一定のゲインを有することができるリニアアンプを提供することを目的とする。

本発明のリニアアンプは、第１信号入力端および第２信号入力端に入力された差動信号に応じた差動信号を出力するリニアアンプであって、(1) 第１端子，第２端子および制御端子を各々有する第１トランジスタおよび第２トランジスタと、第１トランジスタおよび第２トランジスタそれぞれの制御端子に差動信号が入力されたときに第１トランジスタおよび第２トランジスタそれぞれの第１端子または第２端子より後段における差動信号のコモン電圧を出力するコモン電圧出力部と、を含む信号処理回路と、(2) 第１信号入力端と第１基準電位端との間に設けられた第１抵抗器と、(3) 第２信号入力端と第１基準電位端との間に設けられた第２抵抗器と、(4) 第１信号入力端と第１トランジスタの制御端子との間に設けられた第３抵抗器と、(5)第２信号入力端と第２トランジスタの制御端子との間に設けられた第４抵抗器と、(6) 第３抵抗器に対して並列に設けられた第１容量素子と、(7) 第４抵抗器に対して並列に設けられた第２容量素子と、(8) 第１端子，第２端子および制御端子を有し、これらのうち第１端子および第２端子を介して第１トランジスタの制御端子と第２基準電位端との間に設けられた第３トランジスタと、(9) 第１端子，第２端子および制御端子を有し、これらのうち第１端子および第２端子を介して第２トランジスタの制御端子と第２基準電位端との間に設けられた第４トランジスタと、(10) コモン電圧および参照電圧を入力し、これらの間の電圧差に応じた電圧を第３トランジスタおよび第４トランジスタそれぞれの制御端子に与える差動増幅器と、を備える。

本発明のリニアアンプは、線形性が高く且つ広帯域に亘って一定のゲインを有することができる。

図１は、第１比較例のリニアアンプ１の構成を示す図である。 図２は、第２比較例のリニアアンプ２の構成を示す図である。 図３は、第１実施形態のリニアアンプ３の構成を示す図である。 図４は、第２実施形態のリニアアンプ４の構成を示す図である。 図５は、信号処理回路５０の第１構成例を示す図である。 図６は、信号処理回路５０の第２構成例を示す図である。 図７は、信号処理回路５０の第３構成例を示す図である。 図８は、実施例および比較例それぞれについてゲインの周波数依存性を示すグラフである。

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

以下では、初めに比較例のリニアアンプの構成および問題点について説明し、その後に実施形態のリニアアンプの構成について説明する。

図１は、第１比較例のリニアアンプ１の構成を示す図である。この図に示されるリニアアンプ１は、非特許文献１の第１１頁に示されているものであって、差動信号伝送システムにおいて用いられる。リニアアンプ１は、信号入力端１１，１２に入力された差動信号に応じた差動信号を出力するものであって、抵抗器２１，２２および信号処理回路４０を備える。

信号処理回路４０は、入力段にトランジスタ４１，４２を含む。トランジスタ４１，４２は、ＮＰＮバイポーラトランジスタである。抵抗器２１は、信号入力端１１と電源電位端との間に設けられている。抵抗器２２は、信号入力端１２と電源電位端との間に設けられている。電源電位端は電源電位ＶCCを供給する。抵抗器２１，２２は、終端抵抗として設けられたものであって、例えば５０Ωの抵抗値を有する。トランジスタ４１のベースは、信号入力端１１と接続されている。トランジスタ４２のベースは、信号入力端１２と接続されている。

このリニアアンプ１では、電源電位端から抵抗器２１，２２を介してトランジスタ４１，４２のベースにベース電流が供給されて、トランジスタ４１，４２が動作する。トランジスタ４１，４２のエミッタは、ベース電圧からベース・エミッタ間電圧Ｖ_ＢＥ（例えば約０.８Ｖ）だけ低下した電圧で動作する。トランジスタ４１，４２のコレクタは例えば電源電位端に接続されている。信号入力端１１，１２に入力された差動信号は、トランジスタ４１，４２のベースに入力されて、トランジスタ４１，４２のエミッタから出力される。

このリニアアンプ１は、以下に説明するとおり、線形性の向上に限界を有しており、例えばUSB3.1gen2、USB4等の高い線形性が要求される差動信号伝送システムに用いるには問題がある。トランジスタ４１，４２のエミッタ電圧はベース電圧に連動して変化するのに対して、トランジスタ４１，４２のコレクタ電圧は電源電位ＶCCに固定されていることから、ベース電圧の上昇に応じてコレクタ・エミッタ間電圧Ｖ_ＣＥが低下する。トランジスタ４１，４２のベースに大振幅（例えば０.５Ｖ以上）の差動信号が入力されると、Ｖ_ＣＥは０.３Ｖ以下となって飽和領域に近づくことから、電流増倍率ｈ_ＦＥが急減することになる。ｈ_ＦＥの低下はゲインの低下を意味しており、このことから、入力差動信号が大振幅である場合に出力差動信号の波形が歪み、線形性が失われる。

USB3.0 gen1までのシステムでは大きな問題となることはないが、USB3.1 gen2以降の高速化・高度化したシステムでは、通信波形の高度の線形性が要求される。例えば、USB3.1 gen2のコンプライアンステストでは、所定のテストパターンを波形の形を変えることなく（例えば、１Ｖpp弱の振幅およびオーバーシュート波形を変えることなく）信号を伝送することが要求されている。第１比較例のリニアアンプ１は、このような要求に応えることができない。

図２は、第２比較例のリニアアンプ２の構成を示す図である。図１に示された第１比較例のリニアアンプ１の構成と比較すると、この図２に示される第２比較例のリニアアンプ２は、容量素子２５，２６および抵抗器３１，３２を更に備える点で相違する。

容量素子２５は、信号入力端１１とトランジスタ４１のベースとの間に設けられている。容量素子２６は、信号入力端１２とトランジスタ４２のベースとの間に設けられている。抵抗器３１は、トランジスタ４１のベースとバイアス電位端との間に設けられている。抵抗器３２は、トランジスタ４２のベースとバイアス電位端との間に設けられている。バイアス電位端は、電源電位ＶCCより低いバイアス電位Ｖbiasを供給する。電源電位ＶCCとバイアス電位Ｖbiasとの差は例えば０.８Ｖ程度である。

このリニアアンプ２では、抵抗器２１，２２が終端抵抗として用いられる一方で、バイアス電位端から抵抗器３１，３２を介してトランジスタ４１，４２のベースにベース電流が供給されて、トランジスタ４１，４２が動作する。信号入力端１１，１２に入力された差動信号は、容量素子２５，２６を介してトランジスタ４１，４２のベースに入力されて、トランジスタ４１，４２のエミッタから出力される。

この第２比較例のリニアアンプ２は、電源電位ＶCCより低いバイアス電位Vbiasをトランジスタ４１，４２のベースに与えることで、第１比較例のリニアアンプ１が有していた低線形性の問題を解消することができる。

しかし、第２比較例のリニアアンプ２では、容量素子２５，２６および抵抗器３１，３２により高周波帯域フィルタが構成され、この高周波帯域フィルタにより入力差動信号のうち低周波帯域の成分が減衰してしまうことになる。通常、低周波域成分の追随性として周波数１００ｋＨｚで信号ロスが３ｄＢ以下であることが要求される。トランジスタ４１，４２としてインピーダンスの比較的低いＮＰＮバイポーラトランジスタを用いると、ベース電流による電圧降下を抑制するために抵抗器３１，３２の抵抗値は数ｋΩ以下の値でなければならず、容量素子２５，２６の容量値は１ｎＦ以上であることが必要となる。このように容量値が大きい容量素子はＩＣチップ内に収めることが困難である。よって、第２比較例のリニアアンプ２は現実的には採用されることは困難である。

以下に図３及び図４を用いて説明する実施形態のリニアアンプは、比較例のリニアアンプ１，２が有する上記問題点を解消し得るものであって、線形性が高く且つ広帯域に亘って一定のゲインを有することができる。

本実施形態のリニアアンプは、第１信号入力端１１および第２信号入力端１２に入力された差動信号に応じた差動信号を出力するものであって、第１抵抗器２１、第２抵抗器２２、第３抵抗器２３、第４抵抗器２４、第１容量素子２５、第２容量素子２６、第３トランジスタ２７、第４トランジスタ２８、差動増幅器２９および信号処理回路５０を備える。

信号処理回路５０は、第１トランジスタ５１および第２トランジスタ５２を含み、また、コモン電圧を出力するコモン電圧出力部として抵抗器５３を含む。トランジスタ５１，５２それぞれは、第１端子，第２端子および制御端子を有する。トランジスタ５１，５２それぞれの制御端子に差動信号が入力される。コモン電圧出力部としての抵抗器５３は、トランジスタ５１，５２それぞれの第１端子または第２端子より後段における差動信号のコモン電圧を出力する。抵抗器５３は、差動信号を伝送する一対の信号線の間に設けられている。その抵抗器５３の中点の電圧がコモン電圧として出力される。

抵抗器２１は、信号入力端１１と第１基準電位端との間に設けられている。抵抗器２２は、信号入力端１２と第１基準電位端との間に設けられている。抵抗器２３は、信号入力端１１とトランジスタ５１の制御端子との間に設けられている。抵抗器２４は、信号入力端１２とトランジスタ５２の制御端子との間に設けられている。容量素子２５は、抵抗器２３に対して並列に設けられている。容量素子２６は、抵抗器２４に対して並列に設けられている。

トランジスタ２７，２８それぞれは、第１端子，第２端子および制御端子を有する。トランジスタ２７は、第１端子および第２端子を介してトランジスタ５１の制御端子と第２基準電位端との間に設けられている。トランジスタ２８は、第１端子および第２端子を介してトランジスタ５２の制御端子と第２基準電位端との間に設けられている。差動増幅器２９は、コモン電圧および参照電圧ＶREFを入力し、これらの間の電圧差に応じた電圧をトランジスタ２７，２８それぞれの制御端子に与える。参照電圧ＶREFは外部から与えられてもよい。また、参照電圧ＶREFを出力する参照電圧発生部をリニアアンプが備えていてもよい。

第１基準電位端および第２基準電位端のうち、一方は電源電位端であり、他方は接地電位端である。トランジスタ５１，５２は、同種のものであり、ＮＰＮバイポーラトランジスタ、ＰＮＰバイポーラトランジスタ、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの何れであってもよい。トランジスタ２７，２８は、同種のものであり、ＮＰＮバイポーラトランジスタ、ＰＮＰバイポーラトランジスタ、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの何れであってもよい。トランジスタ５１，５２とトランジスタ２７，２８とは、同種であってもよいし、別種であってもよい。

バイポーラトランジスタの場合、第１端子および第２端子のうち一方はコレクタであり他方はエミッタであり、制御端子はベースである。ＭＯＳトランジスタの場合、第１端子および第２端子のうち一方はソースであり他方はドレインであり、制御端子はゲートである。

抵抗器２１，２２は同じ抵抗値を有する。抵抗器２３，２４は同じ抵抗値を有する。容量素子２５，２６は同じ容量値を有する。抵抗器２１，２２それぞれの抵抗値より、抵抗器２３，２４それぞれの抵抗値は大きい。例えば、抵抗器２１，２２それぞれの抵抗値は５０Ωであり、抵抗器２３，２４それぞれの抵抗値は数ｋΩである。

図３は、第１実施形態のリニアアンプ３の構成を示す図である。この第１実施形態の構成は、抵抗器２１，２２が接続される第１基準電位端を電源電位端とし、トランジスタ２７，２８が接続される第２基準電位端を接地電位端とし、トランジスタ５１，５２をＮＰＮバイポーラトランジスタとし、トランジスタ２７，２８をＮＭＯＳトランジスタとしたものである。

このリニアアンプ３では、抵抗器２１，２２が終端抵抗として用いられている。抵抗器２３，２４および容量素子２５，２６は、信号入力端１１，１２とトランジスタ５１，５２のベースとをアイソレートしている。トランジスタ５１，５２それぞれのベース電圧は、電源電位端から抵抗器２１，２２、抵抗器２３，２４およびトランジスタ２７，２８を経て接地電位端へ流れる電流の大きさに依る。差動増幅器２９は、抵抗器５３の中点から出力されたコモン電圧および参照電圧ＶREFを入力し、これらの間の電圧差に応じた電圧をトランジスタ２７，２８それぞれの制御端子に与えることで、トランジスタ２７，２８を流れる電流を制御する。

このようなコモンモードフィードバックにより、抵抗器５３の中点のコモン電圧が参照電圧ＶREFと等しくなるようにトランジスタ２７，２８に電流が流れる。これにより、トランジスタ５１，５２のベースは、電源電位ＶCCより低い適切な電圧が与えられるので、高い線形性を有することができ、また、広帯域に亘って一定のゲインを有することができる。

コモンモードフィードバックは、同相信号に対して働き、差動信号に対しては作用しない。したがって、トランジスタ２７，２７は、高インピーダンスとなり、ロスの原因とならない。この結果、容量素子２５，２６の容量値が数ｐＦ程度であっても、入力差動信号の低周波帯域の成分も減衰することなく伝送されるので、容量素子２５，２６をＩＣチップ内に収めることが可能である。

図４は、第２実施形態のリニアアンプ４の構成を示す図である。この第２実施形態の構成は、抵抗器２１，２２が接続される第１基準電位端を接地電位端とし、トランジスタ２７，２８が接続される第２基準電位端を電源電位端とし、トランジスタ５１，５２をＮＰＮバイポーラトランジスタとし、トランジスタ２７，２８をＰＭＯＳトランジスタとしたものである。この第２実施形態のリニアアンプ４は、第１実施形態のリニアアンプ３と同様に動作し、同様の効果を奏する。

次に、図５～図７を用いて信号処理回路５０の構成例について説明する。これらの構成例の信号処理回路５０Ａ～５０Ｃは何れも、入力差動信号に応じた差動信号を信号出力端１３，１４から出力することができる。

図５は、信号処理回路５０の第１構成例を示す図である。この図に示される信号処理回路５０Ａは、トランジスタ５１，５２および抵抗器５３に加えて電流源６１，６２を含む。トランジスタ５１，５２はＮＰＮバイポーラトランジスタである。電流源６１，６２は同じ大きさの電流を流す。トランジスタ５１のコレクタは信号出力端１３と接続されている。トランジスタ５２のコレクタは信号出力端１４と接続されている。トランジスタ５１のエミッタは、電流源６１を介して接地電位端と接続されている。トランジスタ５２のエミッタは、電流源６２を介して接地電位端と接続されている。抵抗器５３は、トランジスタ５１，５２それぞれのエミッタの間に設けられている。

図６は、信号処理回路５０の第２構成例を示す図である。この図に示される信号処理回路５０Ｂは、トランジスタ５１，５２および抵抗器５３に加えて、容量素子５４、トランジスタ５５，５６および電流源６１～６４を含む。トランジスタ５１，５２，５５，５６はＮＰＮバイポーラトランジスタである。電流源６１～６４は同じ大きさの電流を流す。トランジスタ５１，５２それぞれのコレクタは電源電位端と接続されている。トランジスタ５５のコレクタは信号出力端１３と接続されている。トランジスタ５６のコレクタは信号出力端１４と接続されている。トランジスタ５１のエミッタは、電流源６１を介して接地電位端と接続され、トランジスタ５５のベースと接続されている。トランジスタ５２のエミッタは、電流源６２を介して接地電位端と接続され、トランジスタ５６のベースと接続されている。トランジスタ５５のエミッタは、電流源６３を介して接地電位端と接続されている。トランジスタ５６のエミッタは、電流源６４を介して接地電位端と接続されている。抵抗器５３および容量素子５４は、トランジスタ５５，５６それぞれのエミッタの間に設けられている。

図７は、信号処理回路５０の第３構成例を示す図である。この図に示される信号処理回路５０Ｃは、トランジスタ５１，５２および抵抗器５３に加えて抵抗器６５～６８を含む。トランジスタ５１，５２はＮＰＮバイポーラトランジスタである。抵抗器６５，６６は同じ抵抗値を有する。抵抗器６７，６８は同じ抵抗値を有する。トランジスタ５１のエミッタは、抵抗器６５を介して接地電位端と接続されている。トランジスタ５２のエミッタは、抵抗器６６を介して接地電位端と接続されている。トランジスタ５１のコレクタは、抵抗器６７を介して電源電位端と接続され、信号出力端１３と接続されている。トランジスタ５２のコレクタは、抵抗器６８を介して電源電位端と接続され、信号出力端１４と接続されている。抵抗器５３は、トランジスタ５１，５２それぞれのコレクタの間に設けられている。

次に、シミュレーション結果について説明する。図８は、実施例および比較例それぞれについてゲインの周波数依存性を示すグラフである。ここでは、リニアアンプ３（図３）において信号処理回路５０として信号処理回路５０Ｂ（図６）を採用した構成を実施例とした。リニアアンプ２（図２）において信号処理回路４０として信号処理回路５０Ｂ（図６）を採用した構成を比較例とした。実施例および比較例の何れも周波数２０Ｇｂｐｓまでの帯域でゲインが得られるように設計した。この図の横軸は周波数（単位：Ｈｚ）であり、縦軸は入力差動信号に対する出力差動信号のゲイン（単位：ｄＢ）である。この図に示されるように、比較例では１００ＭＨｚ以下の帯域ではゲインが低下しているのに対して、実施例では広い帯域で一定のゲインが得られた。このように、本実施形態のリニアアンプは、広帯域に亘って一定のゲインを有することができる。

１～４…リニアアンプ、１１，１２…信号入力端、１３，１４…信号出力端、２１～２４…抵抗器、２５，２６…容量素子、２７，２８…トランジスタ、２９…差動増幅器、３１，３２…抵抗器、４０…信号処理回路、４１，４２…トランジスタ、５０，５０Ａ，５０Ｂ，５０Ｃ…信号処理回路、５１，５２…トランジスタ、５３…抵抗器（コモン電圧出力部）、５４…容量素子、５５，５６…トランジスタ、６１～６４…電流源、６５～６８…抵抗器。

Claims (1)

1. 第１信号入力端および第２信号入力端に入力された差動信号に応じた差動信号を出力するリニアアンプであって、
   第１端子，第２端子および制御端子を各々有する第１トランジスタおよび第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタそれぞれの制御端子に差動信号が入力されたときに前記第１トランジスタおよび前記第２トランジスタそれぞれの第１端子または第２端子より後段における差動信号のコモン電圧を出力するコモン電圧出力部と、を含む信号処理回路と、
   前記第１信号入力端と第１基準電位端との間に設けられた第１抵抗器と、
   前記第２信号入力端と前記第１基準電位端との間に設けられた第２抵抗器と、
   前記第１信号入力端と前記第１トランジスタの制御端子との間に設けられた第３抵抗器と、
   前記第２信号入力端と前記第２トランジスタの制御端子との間に設けられた第４抵抗器と、
   前記第３抵抗器に対して並列に設けられた第１容量素子と、
   前記第４抵抗器に対して並列に設けられた第２容量素子と、
   第１端子，第２端子および制御端子を有し、これらのうち第１端子および第２端子を介して前記第１トランジスタの制御端子と第２基準電位端との間に設けられた第３トランジスタと、
   第１端子，第２端子および制御端子を有し、これらのうち第１端子および第２端子を介して前記第２トランジスタの制御端子と前記第２基準電位端との間に設けられた第４トランジスタと、
   前記コモン電圧および参照電圧を入力し、これらの間の電圧差に応じた電圧を前記第３トランジスタおよび前記第４トランジスタそれぞれの制御端子に与える差動増幅器と、
   を備えるリニアアンプ。

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