Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7368537B2 - 半導体装置 - Google Patents
[go: Go Back, main page]

JP7368537B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7368537B2
JP7368537B2 JP2022072417A JP2022072417A JP7368537B2 JP 7368537 B2 JP7368537 B2 JP 7368537B2 JP 2022072417 A JP2022072417 A JP 2022072417A JP 2022072417 A JP2022072417 A JP 2022072417A JP 7368537 B2 JP7368537 B2 JP 7368537B2
Authority
JP
Japan
Prior art keywords
region
nitride
layer
semiconductor device
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022072417A
Other languages
English (en)
Other versions
JP2022100366A (ja
Inventor
章 向井
瑛祐 梶原
大望 加藤
雅彦 蔵口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2022072417A priority Critical patent/JP7368537B2/ja
Publication of JP2022100366A publication Critical patent/JP2022100366A/ja
Application granted granted Critical
Publication of JP7368537B2 publication Critical patent/JP7368537B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
    • H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/854—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs further characterised by the dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)

Description

本発明の実施形態は、半導体装置に関する。
例えば窒化物半導体を用いた半導体装置がある。半導体装置において、特性の向上が望まれる。
米国特許第９３３７３３２号明細書
本発明の実施形態は、特性の向上が可能な半導体装置及びその製造方法を提供する。
本発明の実施形態によれば、半導体装置は、第１～第３電極、第１～第３層、及び、第１絶縁層を含む。前記第１電極から前記第２電極への方向は第１方向に沿う。前記第３電極の前記第１方向における位置は、前記第１電極の前記第１方向における位置と、前記第２電極の前記第１方向における位置と、の間にある。前記第１層は、Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む。前記第１層は、第１～第５部分領域を含む。前記第４部分領域から前記第１電極への方向は、前記第１方向と交差する第２方向に沿う。前記第５部分領域から前記第２電極への方向は、前記第２方向に沿う。前記第３部分領域から前記第３電極への方向は、前記第２方向に沿う。前記第１部分領域は、前記第１方向において、前記第４部分領域と前記第３部分領域との間にある。前記第２部分領域は、前記第１方向において、前記第３部分領域と前記第５部分領域との間にある。前記第１絶縁層は、第１層間領域及び第２層間領域を含む。前記第１部分領域から前記第１層間領域への方向は、前記第２方向に沿う。前記第２部分領域から前記第２層間領域への方向は、前記第２方向に沿う。前記第２層は、Ａｌｘ２Ｇａ１－ｘ２Ｎ（０＜ｘ１＜ｘ２≦１）を含む。前記第２層は、前記第２方向において前記第１部分領域と前記第１層間領域との間に設けられた第１中間領域と、前記第２方向において前記第２部分領域と前記第２層間領域との間に設けられた第２中間領域と、を含む。前記第３層は、Ａｌｘ３Ｇａ１－ｘ３Ｎ（０＜ｘ１＜ｘ３≦１）を含む。前記第３層は、第１～第３窒化物領域を含む。前記第１層間領域は、前記第２方向において前記第１中間領域と前記第１窒化物領域との間にある。前記第２層間領域は、前記第２方向において前記第２中間領域と前記第２窒化物領域との間にある。前記第３窒化物領域は、前記第２方向において前記第３部分領域と前記第３電極との間にある。前記第３窒化物領域の結晶性は、前記第１窒化物領域の結晶性よりも高く、前記第２窒化物領域の結晶性よりも高い。
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図２は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図３（ａ）～図３（ｃ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。 図４（ａ）～図４（ｄ）は、半導体装置の特性を例示する模式図である。 図５は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。 図６は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。 図７は、第２実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１に示すように、実施形態に係る半導体装置１１０は、第１～第３電極５１～５３、第１層１０、第２層２０、第３層３０、及び、第１絶縁層４１を含む。この例では、第２絶縁層４２がさらに設けられている。
第１電極５１から第２電極５２への方向は、第１方向に沿う。第１方向をＸ軸方向とする。Ｘ軸方向に対して垂直な方向をＺ軸方向とする。Ｘ軸方向及びＺ軸方向に対して垂直な方向をＹ軸方向とする。
第３電極５３の第１方向（Ｘ軸方向）における位置は、第１電極５１の第１方向における位置と、第２電極５２の第１方向における位置と、の間にある。
第１層１０は、Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む。１つの例において、組成比ｘ１は、０以上０．１以下である。例えば、第１層１０は、ＧａＮ層である。
第１層１０は、第１～第５部分領域１１～１５を含む。第４部分領域１４から第１電極５１への方向は、第２方向に沿う。第２方向は、第１方向と交差する。第２方向は、例えば、Ｚ軸方向である。第５部分領域１５から第２電極５２への方向は、第２方向（例えば、Ｚ軸方向）に沿う。第３部分領域１３から第３電極５３への方向は、第２方向に沿う。第１部分領域１１は、第１方向（Ｘ軸方向）において、第４部分領域１４と第３部分領域１３との間にある。第２部分領域１２は、第１方向において、第３部分領域１３と第５部分領域１５との間にある。
第１絶縁層４１は、第１層間領域ＩＬ１及び第２層間領域ＩＬ２を含む。第１部分領域１１から第１層間領域ＩＬ１への方向は、第２方向（例えばＺ軸方向）に沿う。第２部分領域１２から第２層間領域ＩＬ２への方向は、第２方向に沿う。
第２層２０は、Ａｌｘ２Ｇａ１－ｘ２Ｎ（０＜ｘ１＜ｘ２≦１）を含む。１つの例において、組成比ｘ２は、０．３以上０．９５以下である。例えば、第２層２０は、ＡｌＧａＮ層である。
第２層２０は、第１中間領域２１及び第２中間領域２２を含む。第１中間領域２１は、第２方向（例えばＺ軸方向）において、第１部分領域１１と第１層間領域ＩＬ１との間に設けられる。第２中間領域２２は、第２方向において、第２部分領域１２と第２層間領域ＩＬ２との間に設けられる。
第３層３０は、Ａｌｘ３Ｇａ１－ｘ３Ｎ（０＜ｘ１＜ｘ３≦１）を含む。１つの例において、組成比ｘ３は、０．８以上１以下である。例えば、第３層３０は、ＡｌＮ層である。
第３層３０は、第１～第３窒化物領域３１～３３を含む。第１層間領域ＩＬ１は、第２方向（例えばＺ軸方向）において、第１中間領域２１と第１窒化物領域３１との間にある。第２層間領域ＩＬ２は、第２方向において、第２中間領域２２と第２窒化物領域３２との間にある。第３窒化物領域３３は、第２方向において、第３部分領域１３と第３電極５３との間にある。
第３窒化物領域３３の少なくとも一部は、第１方向（Ｘ軸方向）において、第１中間領域２１と第２中間領域２２との間にある。
第３窒化物領域３３の一部が、第１方向（Ｘ軸方向）において、第１部分領域１１及び第２部分領域１２の間にあっても良い。例えば、第１層１０の一部が除去された領域に、第３窒化物領域３３の一部が埋め込まれても良い。
第２絶縁層４２は、第１～第３絶縁領域ｉ１～ｉ３を含む。第１窒化物領域３１は、第２方向（例えばＺ軸方向）において、第１層間領域ＩＬ１と第１絶縁領域ｉ１との間にある。第２窒化物領域３２は、第２方向において、第２層間領域ＩＬ２と第２絶縁領域ｉ２との間にある。第３絶縁領域ｉ３は、第２方向において、第３窒化物領域３３と第３電極５３との間にある。
この例では、第２方向（例えばＺ軸方向）において、第３電極５３の一部と第１中間領域２１との間に、第１層間領域ＩＬ１の一部、第１窒化物領域３１の一部、及び、第１絶縁領域ｉ１の一部が設けられる。第２方向（例えばＺ軸方向）において、第３電極５３の別の一部と第２中間領域２２との間に、第２層間領域ＩＬ２の一部、第２窒化物領域３２の一部、及び、第２絶縁領域ｉ２の一部が設けられる。
この例では、第３絶縁領域ｉ３の少なくとも一部は、第１方向（例えばＸ軸方向）において、第１層間領域ＩＬ１と第２層間領域ＩＬ２との間に設けられる。
この例では、第３層３０は、第４窒化物領域３４及び第５窒化物領域３５をさらに含む。第４窒化物領域３４は、第１方向（Ｘ軸方向）において、第１中間領域２１と第３絶縁領域ｉ３との間に設けられる。第５窒化物領域３５は、第１方向において、第２中間領域２２と第３絶縁領域ｉ３との間に設けられる。第３層３０は、例えば、第２層２０の側面と、第３絶縁領域ｉ３との間に設けられる。
この例では、第３層３０は、第６窒化物領域３６及び第７窒化物領域３７をさらに含む。第６窒化物領域３６は、第１方向（Ｘ軸方向）において、第１層間領域ＩＬ１と第３絶縁領域ｉ３との間に設けられる。第７窒化物領域３７は、第１方向において、第２層間領域ＩＬ２と第３絶縁領域ｉ３との間に設けられる。
例えば、第４窒化物領域３４、第３窒化物領域３３及び第５窒化物領域３５は、互いに連続的である。例えば、第１窒化物領域３１及び第６窒化物領域３６は、互いに連続的である。例えば、第２窒化物領域３２及び第７窒化物領域３７は、互いに連続的である。
第３層３０の第３窒化物領域３３の第２方向（例えばＺ軸方向）に沿う厚さを厚さｔ３３とする。厚さｔ３３は、例えば、０．５ｎｍ以上１０ｎｍ以下である。第２絶縁層４２の第３絶縁領域ｉ３の第２方向（例えばＺ軸方向）に沿う厚さを厚さｔｉ３とする。厚さｔｉ３は、例えば１０ｎｍ以上１００ｎｍ以下である。これらの厚さの例については、後述する。
この例では、基板５ｓ及びバッファ層６がさらに設けられている。基板５ｓは、例えば、シリコン基板である。基板５ｓは、例えば、サファイア基板でも良い。バッファ層６は、例えば、窒化物半導体を含む。バッファ層６は、組成が互いに異なる複数の膜を含む積層部材を含んでも良い。
基板５ｓの上に、バッファ層６が設けられる。例えば、バッファ層６の上に、第１層１０及び第２層２０がこの順に設けられる。例えば、第２層２０の上に、第１絶縁層４１が設けられる。例えば、第１絶縁層４１、及び、第１層１０の第３部分領域１３の上に、第３層３０が設けられる。例えば、第３層３０の上に第２絶縁層４２が設けられる。第２絶縁層４２の上に、第３電極５３が設けられる。この例では、第１層１０の第４部分領域１４の上に、第１電極５１が設けられる。第１層１０の第５部分領域１５の上に、第２電極５２が設けられる。例えば、第１電極５１は、第４部分領域１４と電気的に接続される。例えば、第２電極５２は、第５部分領域１５と電気的に接続される。
例えば、第１部分領域１１の第１中間領域２１の近傍に２次元電子ガス（２ＤＥＧ）が発生する。例えば、第２部分領域１２の第２中間領域２２の近傍に２次元電子ガス（２ＤＥＧ）が発生する。
例えば、第１電極５１は、ソース電極として機能する。例えば、第２電極５２は、ドレイン電極として機能する。例えば、第３電極５３は、ゲート電極として機能する。第３層３０の第３窒化物領域３３は、ゲート絶縁膜の一部として機能する。第２絶縁層４２の第３絶縁領域ｉ３は、ゲート絶縁膜の別の一部として機能する。半導体装置１１０は、例えば、ＨＥＭＴ（high-electron mobility transistor）である。
半導体装置１１０におけるしきい値は、比較的高い。半導体装置１１０は、ノーマリオフの動作を行う。
実施形態において、第３窒化物領域３３の結晶性は、第１窒化物領域３１の結晶性よりも高く、第２窒化物領域３２の結晶性よりも高い。第３窒化物領域３３の結晶性が高いことにより、オン状態において、高い移動度が得やすくなる。
一方、第１窒化物領域３１の結晶性、及び、第２窒化物領域３２の結晶性が低いことにより、動作が安定化し易くなる。例えば、耐圧が向上する。例えば、電流コラプスが抑制できる。例えば、第１窒化物領域３１及び第２窒化物領域３２においてトラップが生じ難くなる。第１窒化物領域３１及び第２窒化物領域３２において、高い絶縁性が得易くなる。
例えば、第１窒化物領域３１及び第２窒化物領域３２の少なくともいずれかは、アモルファス部分を含む。第１窒化物領域３１の全体、及び、第２窒化物領域３２の全体がアモルファスでも良い。第１窒化物領域３１及び第２窒化物領域３２の少なくともいずれかがアモルファスであることが、より望ましい。第１窒化物領域３１及び第２窒化物領域３２の少なくともいずれかがアモルファスの場合には、例えば、欠陥密度が低いため、例えば、電流コラプスの発生を抑制できる。
一方、第３窒化物領域３３は、結晶部分を含む。第３窒化物領域３３の全体が結晶でも良い。上記の結晶部分のｃ軸は、第２方向（例えばＺ軸方向）に沿う。
第３窒化物領域３３が結晶部分を含むことで、例えば、第１電極５１に電圧を加えたとき（オン状態）に、第３部分領域１３の第３窒化物領域３３の近傍に、移動可能なキャリアが生じると考えられる。キャリアは、例えば、２ＤＥＧでも良い。このキャリアにより、高い移動度が得られると考えられる。第３窒化物領域３３の結晶性が高い場合、例えば、ＡｌＮ中に生成する帯電した欠陥によるキャリア散乱が抑制できる。第３窒化物領域３３の結晶性が高い場合、例えば、界面に二次元電子ガスが形成される。移動度を向上させることができる。
実施形態によれば、例えば、高い移動度が得られる。例えば、特性の向上が可能な半導体装置が得られる。例えば、高い耐圧が得られる。例えば、電流コラプスが抑制できる。
結晶性（結晶状態）に関する情報は、例えば、透過電子顕微鏡（ＴＥＭ： Transmission Electron Microscope）またはＸ線回折などにより得られる。
図２は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図２は、第１層１０（第３部分領域１３）、第３層３０（第３窒化物領域３３）、及び、第２絶縁層４２（第３絶縁領域ｉ３）を含む領域の断面ＴＥＭ（Transmission Electron Microscope）像である。図２に示すように、第３部分領域１３及び第３窒化物領域３３が結晶であることが分かる。一方、第３絶縁領域ｉ３（この例では、ＳｉＯ２）はアモルファスである。第３窒化物領域３３の結晶格子は、第３部分領域１３の結晶格子を引き継いでいる。例えば、第３窒化物領域３３は、第３部分領域１３に対してエピタキシャル成長している。
実施形態において、第４窒化物領域３４（側面部分）の結晶性は、第１窒化物領域３１の結晶性よりも高く、第２窒化物領域３２の前記結晶性よりも高くても良い。第５窒化物領域３５（側面部分）の結晶性は、第１窒化物領域３１の結晶性よりも高く、第２窒化物領域３２の結晶性よりも高くても良い。
例えば、第１絶縁層４１は、シリコンと窒素とを含む。第１絶縁層４１は、例えば、ＳｉＮ膜である。
第１絶縁層４１において、第１層間領域ＩＬ１及び第２層間領域ＩＬ２の少なくともいずれかは、アモルファス部分を含む。これにより、第１窒化物領域３１及び第２窒化物領域３２における結晶性が低くなり易い。例えば、第１窒化物領域３１及び第２窒化物領域３２がアモルファスになり易い。
第２絶縁層４２は、例えば、シリコンを含む。第２絶縁層４２は、酸素及び窒素よりなる群から選択された少なくとも１つを含む。第２絶縁層４２は、例えば、酸化シリコン、窒化シリコン、及び、酸窒化シリコンよりなる群から選択された少なくとも１つを含んでも良い。高い絶縁性が得られる。
第２絶縁層４２がシリコンを含む場合、第３窒化物領域３３がシリコンを含んでも良い。例えば、第２絶縁層４２に含まれるシリコンの一部が、第３窒化物領域３３に移動（拡散）する場合がある。これにより、第３窒化物領域３３における電気的な特性が制御され、オン状態において、第３部分領域１３の第３窒化物領域３３の近傍に、キャリアが生じ易くなる。高い移動度が得やすくなる。
以下、半導体装置１１０の製造方法の例について説明する。
図３（ａ）～図３（ｃ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。
図３（ａ）に示すように、積層体ＳＢが設けられる。積層体ＳＢは、Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む第１層１０と、Ａｌｘ２Ｇａ１－ｘ２Ｎ（０＜ｘ１＜ｘ２≦１）を含む第２層２０と、第１絶縁層４１と、を含む。第２層２０は、第１層１０の上に設けられる。第１絶縁層４１は、第２層２０の上に設けられる。この積層体ＳＢの第１絶縁層４１の一部、及び、第２層２０の一部を除去して、第１層１０の一部１０ｐを露出させる。例えば、ＲＩＥなどが実施される。第１絶縁層４１は、例えばアモルファスである。
図３（ｂ）に示すように、Ａｌｘ３Ｇａ１－ｘ３Ｎ（０＜ｘ１＜ｘ３≦１）を含む第３層３０を形成する。第３層３０は、第１層１０の一部１０ｐ、第２層２０の残りの部分、及び、第１絶縁層４１の残りの部分に形成される。
第３層３０のこの形成は、第３層を３００℃以上５００℃以下の温度で形成することを含む。例えば、第３層３０が、約４００℃のＣＶＤ（chemical vapor deposition）により形成される。ＣＶＤは、例えば、ＡＬＤ（Atomic Layer Deposition）である。
第３層３０は、比較的低い温度により形成される。第３層３０の内の、第１層１０の一部１０ｐの上の領域３０ｃは、第１層１０の一部１０ｐの結晶性を引き継ぐ。一方、第１絶縁層４１の残りの部分の上の領域３０ａ及び３０ｂは、その下地である第１絶縁層４１の影響により、アモルファスになり易い。
このように、第３層３０は、第１層１０の一部１０ｐの上の領域３０ｃと、第１絶縁層４１の残りの部分の上の領域３０ａ及び３０ｂと、を含む。第１層１０の一部１０ｐの上の領域３０ｃの結晶性は、第１絶縁層４１の残りの部分の上の領域３０ａ及び３０ｂの結晶性よりも高くなる。
このように、この製造方法においては、第３層３０を比較的低い温度で形成することで、第３層３０の複数の領域３０ａ～３０ｃにおいて、結晶性に差を形成できる。例えば、高い生産性で、特性の向上が可能な半導体装置を製造することができる。
図３（ｃ）に示すように、この後、第２絶縁層４２をさらに形成しても良い。第２絶縁層４２は、第１層１０の一部１０ｐの上の領域３０ｃ、及び、第１絶縁層４１の残りの部分の上の領域３０ａ及び３０ｂの上に形成される。第２絶縁層４２は、第１層１０の一部１０ｐの上の領域３０ｃの上の領域４２ｐを含む。領域４２ｐは、例えば、第３絶縁領域ｉ３（図１参照）に対応する。
この後、第１層１０の一部１０ｐの上の領域３０ｃの上の上記の領域４２ｐに電極（例えば第３電極５３）を形成する。さらに、第１電極５１及び第２電極５２を形成しても良い。
以下、半導体装置１１０における動作の例について説明する。
図４（ａ）～図４（ｄ）は、半導体装置の特性を例示する模式図である。
図４（ａ）及び図４（ｃ）は、半導体装置１１０に対応する。半導体装置１１０においては、第３層３０の第３窒化物領域３３の厚さｔ３３は、薄い。図４（ｂ）及び図４（ｄ）は、半導体装置１１９に対応する。半導体装置１１９においては、第３層３０の第３窒化物領域３３の厚さｔ３３は、半導体装置１１０における厚さｔ３３よりも厚い。図４（ａ）及び図４（ｂ）は、第１状態ＳＴ１に対応する。第１状態ＳＴ１においては、ゲート電圧Ｖｇは、０ボルト（Ｖ）である。第１状態ＳＴ１は、オフ状態に対応する。図４（ｃ）及び図４（ｄ）は、第２状態ＳＴ２に対応する。第２状態ＳＴ２においては、ゲート電圧Ｖｇは、０Ｖよりも大きく、しきい値電圧Ｖｔｈよりも大きい。第２状態ＳＴ２は、オン状態に対応する。これらの図には、第３部分領域１３、第３窒化物領域３３及び第３絶縁領域ｉ３を含む領域におけるエネルギーバンドの状態が模式的に示されている。これらの図には、伝導帯ＣＢ、価電子帯ＶＢ及びフェルミレベルＥＦが例示されている。
図４（ｂ）に示すように、半導体装置１１９においては、第１状態ＳＴ１（オフ状態）において、２次元電子ガス１０Ｇ（２ＤＥＧ）が生じている。このため、しきい値電圧が低く、ノーマリオンになる。一方、図４（ａ）に示すように、半導体装置１１０においては、第１状態ＳＴ１（オフ状態）において、２次元電子ガス１０Ｇが生じていない。このため、しきい値電圧が高く、ノーマリオフである。
図４（ｄ）に示すように、半導体装置１１９においては、第２状態ＳＴ２（オン状態）におけるバンド状態は、第１状態ＳＴ１におけるバンド状態と実質的に同様である。
一方、図４（ｃ）に示すように、半導体装置１１０においては、第２状態ＳＴ２（オン状態）において、キャリア（例えば２次元電子ガス１０Ｇ）が生じる。例えば、第２状態ＳＴ２において、第３部分領域１３（例えばＧａＮ）における伝導帯ＣＢが上昇し、第３部分領域１３における伝導帯ＣＢが、第１状態ＳＴ１に比べて大きく傾斜する。一方、第３絶縁領域ｉ３に存在するドナー性の界面準位Ｅ１がフェルミレベルＥＦを超える。これにより、界面準位Ｅ１のキャリアが、第３窒化物領域３３を超えて、第３部分領域１３に移動する。これにより、第３部分領域１３に、移動可能なキャリアが生じると考えられる。
以下、半導体装置１１０の動作の例について説明する。以下では、第３層３０の第３窒化物領域３３の厚さｔ３３を変えたときの特性の評価結果の例について説明する。この実験において、第１層１０は、ＧａＮである。第２層２０は、ＡｌＧａＮ（Ａｌ組成比は０．２５）である。第２層２０の厚さは、３０ｎｍである。第３層３０は、ＡｌＮである。第１絶縁層４１は、ＳｉＮである。第１絶縁層４１の厚さは、１０ｎｍである。第２絶縁層４２は、ＳｉＯ２である。第２絶縁層４２の厚さ（厚さｔｉ３）は、３０である。第１絶縁層４１及び第２絶縁層４２は、アモルファスである。この実験では、厚さｔ３３が０ｎｍ～４．２ｎｍの複数の試料が作製される。厚さｔ３３が０ｎｍである試料においては、第３層３０が設けられない。これらの試料において、移動度及びしきい値電圧が評価される。
図５は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。
図５の横軸は、厚さｔ３３（ｎｍ）に対応する。縦軸は、移動度μ（ｃｍ２／Ｖｓ）に対応する。図５から分かるように、厚さｔ３３が０．４ｎｍ以上２．５ｎｍ以下の範囲において、厚さｔ３３が増大すると移動度μが上昇する。この現象は、厚さｔ３３が０．４ｎｍ以上の範囲において、オン状態において、第３部分領域１３の第３窒化物領域３３の近傍に、キャリアが生じることと関係すると考えられる。
図６は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。
図６の横軸は、厚さｔ３３（ｎｍ）に対応する。縦軸は、しきい値電圧Ｖｔｈ（Ｖ）に対応する。図６から分かるように、厚さｔ３３が１．７ｎｍを超えると、厚さｔ３３が増大するとしきい値電圧Ｖｔｈが低下する。厚さｔ３３が２．５ｎｍを超えると、しきい値電圧Ｖｔｈは、負で、絶対値が大きくなる。厚さｔ３３が過度に厚くなると、キャリアが過度に増え、しきい値電圧Ｖｔｈが低下する。しきい値電圧Ｖｔｈが過度に低下すると、ノーマリオフの動作が得難くなる。
上記の結果から、厚さｔ３３（第３窒化物領域３３の第２方向（Ｚ軸方向）に沿う厚さ）は、０．８ｎｍ以上４．２ｎｍ以下であることが好ましい。厚さｔ３３は、１．７ｎｍ以上２．５ｎｍ以下であることがさらに好ましい。
一方、実施形態において、厚さｔｉ３（第３絶縁領域ｉ３の第２方向（Ｚ軸方向）に沿う厚さ）は、２０ｎｍ以上６０ｎｍ以下であることが好ましい。これにより、良好な絶縁性と、実用的なしきい値電圧Ｖｔｈが得られる。厚さｔｉ３は、２０ｎｍ以上３０ｎｍ以下でも良い。
実施形態において、第１電極５１及び第２電極５２の少なくともいずれかは、例えば、Ａｌを含む合金を含む。第３電極５３は、例えば、ＴｉＮを含む。
（第２実施形態）
本実施形態は、半導体装置の製造方法に係る。製造方法は、例えば、図３（ａ）～図３（ｃ）に関して説明した処理を含む。
図７は、第２実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
図７に示すように、積層体ＳＢの第１絶縁層４１の一部及び第２層２０の一部を除去して、第１層１０の一部１０ｐを露出させる（ステップＳ１１０）。例えば、図３（ａ）に関して説明した処理が行われる。
第３層３０を形成する（ステップＳ１２０）。例えば、図３（ｂ）に関して説明した処理が行われる。第１層１０の一部１０ｐの上の領域３０ｃの結晶性は、第１絶縁層４１の残りの部分の上の領域３０ａ及び３０ｂの結晶性よりも高い。
第２絶縁層４２を形成する（ステップＳ１３０）。例えば、図３（ｃ）に関して説明した処理が行われる。さらに、電極を形成する（ステップＳ１４０）。
実施形態によれば、特性の向上が可能な半導体装置及びその製造方法が提供できる。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる電極、層、絶縁層、基板及びバッファ層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
５ｓ…基板、 ６…バッファ層、 １０…第１層、 １０ｐ…一部、 １１～１５…第１～第５部分領域、 ２０…第２層、 ２１、２２…第１、第２中間領域、 ３０…第３層、 ３０ａ～３０ｃ…領域、 ３１～３７…第１～第７窒化物領域、 ４１、４２…第１、第２絶縁層、 ４２ｐ…領域、 ５１～５３…第１～第３電極、 μ…移動度、 １１０…半導体装置、 ＩＬ１、ＩＬ２…第１、第２層間領域、 ＳＢ…積層体、 ｉ１～ｉ３…第１～第３絶縁領域、 ｔ３３、ｔｉ３…厚さ

Claims (15)

  1. 第１電極と、
    第２電極であって、前記第１電極から前記第２電極への方向は第１方向に沿う、前記第２電極と、
    第３電極であって、前記第３電極の前記第１方向における位置は、前記第１電極の前記第１方向における位置と、前記第２電極の前記第１方向における位置と、の間にある、前記第３電極と、
    Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む第１層であって、前記第１層は、第１～第５部分領域を含み、前記第４部分領域から前記第１電極への方向は、前記第１方向と交差する第２方向に沿い、前記第５部分領域から前記第２電極への方向は、前記第２方向に沿い、前記第３部分領域から前記第３電極への方向は、前記第２方向に沿い、前記第１部分領域は、前記第１方向において、前記第４部分領域と前記第３部分領域との間にあり、前記第２部分領域は、前記第１方向において、前記第３部分領域と前記第５部分領域との間にある、前記第１層と、
    シリコン及び窒素を含む第１絶縁層であって、前記第１絶縁層は、第１層間領域及び第２層間領域を含み、前記第１部分領域から前記第１層間領域への方向は、前記第２方向に沿い、前記第２部分領域から前記第２層間領域への方向は、前記第２方向に沿う、前記第１絶縁層と、
    Ａｌｘ２Ｇａ１－ｘ２Ｎ（０＜ｘ１＜ｘ２≦１）を含む第２層であって、前記第２層は、前記第２方向において前記第１部分領域と前記第１層間領域との間に設けられた第１中間領域と、前記第２方向において前記第２部分領域と前記第２層間領域との間に設けられた第２中間領域と、を含む、前記第２層と、
    ＡｌＮを含む第３層であって、前記第３層は、第１～第３窒化物領域を含み、前記第１層間領域は、前記第２方向において前記第１中間領域と前記第１窒化物領域との間にあり、前記第２層間領域は、前記第２方向において前記第２中間領域と前記第２窒化物領域との間にあり、前記第３窒化物領域は、前記第２方向において前記第３部分領域と前記第３電極との間にあり、前記第３窒化物領域の結晶性は、前記第１窒化物領域の結晶性よりも高く、前記第２窒化物領域の結晶性よりも高い、前記第３層と、
    を備えた、半導体装置。
  2. 第２絶縁層をさらに備え、
    前記第２絶縁層は、第１～第３絶縁領域を含み、
    前記第１窒化物領域は、前記第２方向において、前記第１層間領域と前記第１絶縁領域との間にあり、
    前記第２窒化物領域は、前記第２方向において、前記第２層間領域と前記第２絶縁領域との間にあり、
    前記第３絶縁領域は、前記第２方向において、前記第３窒化物領域と前記第３電極との間にある、請求項１記載の半導体装置。
  3. 前記第３絶縁領域の少なくとも一部は、前記第１方向において、前記第１層間領域と前記第２層間領域との間に設けられた、請求項２記載の半導体装置。
  4. 前記第３層は、第４窒化物領域及び第５窒化物領域をさらに含み、
    前記第４窒化物領域は、前記第１方向において、前記第１中間領域と前記第３絶縁領域との間に設けられ、
    前記第５窒化物領域は、前記第１方向において、前記第２中間領域と前記第３絶縁領域との間に設けられた、請求項３記載の半導体装置。
  5. 前記第４窒化物領域の結晶性は、前記第１窒化物領域の前記結晶性よりも高く、前記第２窒化物領域の前記結晶性よりも高く、
    前記第５窒化物領域の結晶性は、前記第１窒化物領域の前記結晶性よりも高く、前記第２窒化物領域の前記結晶性よりも高い、請求項４記載の半導体装置。
  6. 前記第３層は、第６窒化物領域及び第７窒化物領域をさらに含み、
    前記第６窒化物領域は、前記第１方向において、前記第１層間領域と前記第３絶縁領域との間に設けられ、
    前記第７窒化物領域は、前記第１方向において、前記第２層間領域と前記第３絶縁領域との間に設けられた、請求項３～５のいずれか１つに記載の半導体装置。
  7. 前記第２絶縁層は、シリコンを含む、請求項２～６のいずれか１つに記載の半導体装置。
  8. 前記第２絶縁層は、酸素及び窒素よりなる群から選択された少なくとも１つを含む、請求項７記載の半導体装置。
  9. 前記第３窒化物領域は、シリコンを含む、請求項７または８に記載の半導体装置。
  10. 前記第３絶縁領域の前記第２方向に沿う厚さは、２０ｎｍ以上６０ｎｍ以下である、請求項２～９のいずれか１つに記載の半導体装置。
  11. 前記第１層間領域及び前記第２層間領域の少なくともいずれかは、アモルファス部分を含む、請求項１～１０のいずれか１つに記載の半導体装置。
  12. 前記第１窒化物領域及び前記第２窒化物領域の少なくともいずれかは、アモルファス部分を含む、請求項１～１１のいずれか１つに記載の半導体装置。
  13. 前記第３窒化物領域は、結晶部分を含む、請求項１～１２のいずれか１つに記載の半導体装置。
  14. 前記結晶部分のｃ軸は、前記第２方向に沿う、請求項１３記載の半導体装置。
  15. 前記半導体装置は、ノーマリオフの動作を行う、請求項１～１４のいずれか１つに記載の半導体装置。
JP2022072417A 2018-07-23 2022-04-26 半導体装置 Active JP7368537B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2022072417A JP7368537B2 (ja) 2018-07-23 2022-04-26 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018137954A JP7071893B2 (ja) 2018-07-23 2018-07-23 半導体装置及びその製造方法
JP2022072417A JP7368537B2 (ja) 2018-07-23 2022-04-26 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2018137954A Division JP7071893B2 (ja) 2018-07-23 2018-07-23 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2022100366A JP2022100366A (ja) 2022-07-05
JP7368537B2 true JP7368537B2 (ja) 2023-10-24

Family

ID=69163160

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2018137954A Active JP7071893B2 (ja) 2018-07-23 2018-07-23 半導体装置及びその製造方法
JP2022072417A Active JP7368537B2 (ja) 2018-07-23 2022-04-26 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2018137954A Active JP7071893B2 (ja) 2018-07-23 2018-07-23 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US10964802B2 (ja)
JP (2) JP7071893B2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7175804B2 (ja) 2019-03-14 2022-11-21 株式会社東芝 半導体装置及びその製造方法
JP7448314B2 (ja) 2019-04-19 2024-03-12 株式会社東芝 半導体装置
US20200411647A1 (en) * 2019-06-28 2020-12-31 Fuji Electric Co., Ltd. Nitride semiconductor device
JP7262379B2 (ja) 2019-12-16 2023-04-21 株式会社東芝 半導体装置
JP7332548B2 (ja) * 2020-08-06 2023-08-23 株式会社東芝 半導体装置
US12513934B2 (en) 2020-10-26 2025-12-30 Kabushiki Kaisha Toshiba Semiconductor device
JP7558888B2 (ja) 2021-05-25 2024-10-01 株式会社東芝 半導体装置
US12218232B2 (en) 2021-08-25 2025-02-04 Kabushiki Kaisha Toshiba Semiconductor device including compound and nitride members
US12237409B2 (en) 2021-08-27 2025-02-25 Kabushiki Kaisha Toshiba Semiconductor device
JP7621995B2 (ja) * 2022-02-08 2025-01-27 株式会社東芝 半導体装置
JP7750810B2 (ja) * 2022-09-12 2025-10-07 株式会社東芝 半導体装置
JP2025028695A (ja) * 2023-08-18 2025-03-03 株式会社東芝 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011132284A1 (ja) 2010-04-22 2011-10-27 富士通株式会社 半導体装置及びその製造方法、電源装置
JP2011529639A (ja) 2008-07-31 2011-12-08 クリー インコーポレイテッド 常時オフ半導体デバイスおよびその作製方法
JP2012004486A (ja) 2010-06-21 2012-01-05 Panasonic Corp 窒化物半導体装置及び窒化物半導体装置の製造方法
JP2016539496A (ja) 2013-10-15 2016-12-15 蘇州晶湛半導体有限公司Ｅｎｋｒｉｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． Ｉｉｉ族窒化物半導体デバイスおよびその製造方法
JP2017059599A (ja) 2015-09-14 2017-03-23 株式会社東芝 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4224737B2 (ja) 1999-03-04 2009-02-18 ソニー株式会社 半導体素子
US20030030056A1 (en) * 2001-08-06 2003-02-13 Motorola, Inc. Voltage and current reference circuits using different substrate-type components
JP2007227621A (ja) 2006-02-23 2007-09-06 Toyota Central Res & Dev Lab Inc 絶縁ゲート構造体を有する半導体装置とその製造方法
JP5201437B2 (ja) 2006-11-30 2013-06-05 国立大学法人 名古屋工業大学 絶縁ゲート電界効果トランジスタ
CN101971308B (zh) 2008-03-12 2012-12-12 日本电气株式会社 半导体器件
JP2010050280A (ja) 2008-08-21 2010-03-04 Toyota Motor Corp 窒化物半導体装置
JP5412093B2 (ja) * 2008-11-20 2014-02-12 サンケン電気株式会社 半導体ウェハ製造方法及び半導体装置製造方法
JP2011108724A (ja) 2009-11-13 2011-06-02 Sharp Corp ヘテロ接合電界効果型トランジスタ用基板、ヘテロ接合電界効果型トランジスタの製造方法およびヘテロ接合電界効果型トランジスタ
JP5841726B2 (ja) 2011-01-25 2016-01-13 国立大学法人東北大学 窒化ガリウム系半導体装置の製造方法
US9337332B2 (en) 2012-04-25 2016-05-10 Hrl Laboratories, Llc III-Nitride insulating-gate transistors with passivation
JP6253886B2 (ja) 2013-01-09 2017-12-27 トランスフォーム・ジャパン株式会社 半導体装置及び半導体装置の製造方法
JP6214978B2 (ja) * 2013-09-17 2017-10-18 株式会社東芝 半導体装置
JP6356009B2 (ja) * 2014-08-25 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置
JP6337726B2 (ja) * 2014-09-29 2018-06-06 株式会社デンソー 半導体装置およびその製造方法
JP6462393B2 (ja) 2015-02-10 2019-01-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US9553181B2 (en) 2015-06-01 2017-01-24 Toshiba Corporation Crystalline-amorphous transition material for semiconductor devices and method for formation
CN106298882B (zh) 2016-08-04 2019-10-08 苏州能讯高能半导体有限公司 高电子迁移率晶体管器件及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011529639A (ja) 2008-07-31 2011-12-08 クリー インコーポレイテッド 常時オフ半導体デバイスおよびその作製方法
WO2011132284A1 (ja) 2010-04-22 2011-10-27 富士通株式会社 半導体装置及びその製造方法、電源装置
JP2012004486A (ja) 2010-06-21 2012-01-05 Panasonic Corp 窒化物半導体装置及び窒化物半導体装置の製造方法
JP2016539496A (ja) 2013-10-15 2016-12-15 蘇州晶湛半導体有限公司Ｅｎｋｒｉｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． Ｉｉｉ族窒化物半導体デバイスおよびその製造方法
JP2017059599A (ja) 2015-09-14 2017-03-23 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
JP2022100366A (ja) 2022-07-05
US10964802B2 (en) 2021-03-30
JP7071893B2 (ja) 2022-05-19
JP2020017577A (ja) 2020-01-30
US20200027976A1 (en) 2020-01-23

Similar Documents

Publication Publication Date Title
JP7368537B2 (ja) 半導体装置
JP7419445B2 (ja) 半導体装置及びその製造方法
US11152209B2 (en) Forming semiconductor structures with two-dimensional materials
TWI719116B (zh) 具有al1-xsixo閘極絕緣體的增強型iii族氮化物元件
JP6767411B2 (ja) 半導体装置、電源回路、及び、コンピュータ
US10084052B2 (en) Semiconductor device and method for manufacturing the same
JP6152124B2 (ja) 半導体装置の製造方法
JP6543869B2 (ja) 半導体素子及びその製造方法
JP4968747B2 (ja) Ｉｉｉ−ｖ族化合物半導体素子
JP6591169B2 (ja) 半導体装置及びその製造方法
CN107464843B (zh) 半导体结构、hemt结构及其形成方法
JP2014236105A (ja) 半導体装置および半導体装置の製造方法
JP2012114320A (ja) 窒化物半導体電界効果トランジスタ
JP2021009989A (ja) 窒化物半導体装置
US20190319043A1 (en) Semiconductor memory device and method for manufacturing same
JP6930010B2 (ja) 半導体装置、電源回路、及び、コンピュータ
JP2016111254A (ja) 半導体装置およびその製造方法
JP2017195400A (ja) 半導体装置
US20160079371A1 (en) Semiconductor device
US9865724B1 (en) Nitride semiconductor device
JP5978269B2 (ja) トランジスタ素子およびその製造方法
TWI577009B (zh) Enhanced High Electron Mobility Crystal
KR101652246B1 (ko) 질화갈륨계 비휘발성 메모리 장치 및 그 제조 방법
JP4916152B2 (ja) 半導体装置
JP2016157875A (ja) 半導体積層構造体及びその製造方法、並びに半導体素子及びその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220525

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220525

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230623

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230905

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230915

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231012

R150 Certificate of patent or registration of utility model

Ref document number: 7368537

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150