JP7382804B2 - 半導体装置、半導体装置の製造方法、及び、電界効果型トランジスタ - Google Patents

Description

本発明は、半導体装置、半導体装置の製造方法、及び、電界効果型トランジスタに関する。

窒化物半導体からなるトランジスタでは、半導体基板上に窒化物半導体をエピタキシャル成長する方法が一般的に用いられる。エピタキシャル成長を行う際、空気中のシリコン原子が半導体基板に付着し、半導体基板とエピタキシャル成長層との界面にシリコン（Ｓｉ）原子が多少混入する。窒化物半導体エピタキシャル層内にＳｉ原子が多く混入すると、バルク結晶を介してドレインリーク電流（「バッファリーク電流」とも呼ばれる）が発生してしまうという問題がある。

一方、トランジスタは動作中に温度が上昇することが故障の原因になるため、トランジスタから冷却を行うヒートシンクまでの熱抵抗を下げることが必要になる。そこで、特許文献１では、半導体基板から分離されたエピタキシャル成長層にダイヤモンドを被着することによって成長膜からヒートシンクまでの熱抵抗が低下されたトランジスタが提案されている。特許文献２では、半導体基板からエピタキシャル成長層の一部を膜厚方向に削ることによってシリコン原子が混入したエピタキシャル成長層の一部を除去する技術が提案されている。

特開２０００－５８５６２号公報 特開２０１０－６７６６２号公報

窒化物半導体エピタキシャル層内のＳｉ原子の混入は、特許文献２の技術のように、エピタキシャル成長層の一部を膜厚方向に削れば低減することができる。しかしながら、エピタキシャル成長層にダイヤモンドを貼り合わせる際にもＳｉが混入する可能性があるため、混入したＳｉなどによるバッファリークが十分に抑制されていないという問題があった。

そこで、本発明は、上記のような問題点を鑑みてなされたものであり、バッファリークを抑制可能な技術を提供することを目的とする。

本発明に係る半導体装置は、窒化物半導体エピタキシャル層と、前記窒化物半導体エピタキシャル層と接合され、前記窒化物半導体エピタキシャル層と材質が異なる半導体基板とを備え、前記窒化物半導体エピタキシャル層は、前記半導体基板側にイオン注入領域である不純物領域を有し、前記不純物領域は、前記窒化物半導体エピタキシャル層のうち前記不純物領域と隣接する部分よりも不純物濃度及び電気抵抗が高く、前記不純物領域のうち前記半導体基板側の部分は、前記不純物領域の残りの部分よりも前記不純物濃度が高い。

本発明によれば、窒化物半導体エピタキシャル層は、半導体基板側にイオン注入領域である不純物領域を有し、不純物領域は、窒化物半導体エピタキシャル層のうち不純物領域と隣接する部分よりも不純物濃度及び電気抵抗が高い。このような構成によれば、バッファリークを抑制することができる。

実施の形態１に係るヘテロ接合電界効果型トランジスタの構成の一例を示す断面図である。 実施の形態１に係るヘテロ接合電界効果型トランジスタの製造方法の一例を示す断面図である。 実施の形態１に係るヘテロ接合電界効果型トランジスタの製造方法の一例を示す断面図である。 実施の形態１に係るヘテロ接合電界効果型トランジスタの製造方法の一例を示す断面図である。 実施の形態１に係るヘテロ接合電界効果型トランジスタの製造方法の一例を示す断面図である。 実施の形態１に係るヘテロ接合電界効果型トランジスタの製造方法の一例を示す断面図である。 実施の形態１に係るヘテロ接合電界効果型トランジスタの製造方法の変形例を示す断面図である。 実施の形態１に係るヘテロ接合電界効果型トランジスタの製造方法の変形例を示す断面図である。 実施の形態１に係るヘテロ接合電界効果型トランジスタの製造方法の変形例を示す断面図である。 実施の形態１に係るヘテロ接合電界効果型トランジスタの製造方法の一例を示す断面図である。 実施の形態１に係るヘテロ接合電界効果型トランジスタの製造方法の一例を示す断面図である。 実施の形態１に係るヘテロ接合電界効果型トランジスタの製造方法の一例を示す断面図である。 実施の形態１に係るヘテロ接合電界効果型トランジスタの製造方法の一例を示す断面図である。 実施の形態１に係るヘテロ接合電界効果型トランジスタの製造方法の一例を示す断面図である。 実施の形態１に係るヘテロ接合電界効果型トランジスタの製造方法の一例を示す断面図である。 実施の形態１に係るヘテロ接合電界効果型トランジスタの製造方法の一例を示す断面図である。 実施の形態１に係るヘテロ接合電界効果型トランジスタの製造方法の一例を示す断面図である。 実施の形態１に係るヘテロ接合電界効果型トランジスタの効果を説明するための図である。 実施の形態１に係るヘテロ接合電界効果型トランジスタの効果を説明するための図である。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置であるヘテロ接合電界効果型トランジスタの構成の一例を示す断面図である。このヘテロ接合電界効果型トランジスタは、窒化物半導体エピタキシャル層であるエピタキシャル成長層１７と接合される半導体基板１６を備える。半導体基板１６は、エピタキシャル成長層１７と材質が異なればよいが、エピタキシャル成長層１７よりも熱伝導率の高いことが望ましい。例えばエピタキシャル成長層１７が、ＧａＮ（窒化ガリウム）などの窒化物半導体を含む場合、半導体基板１６の材料には、窒化物半導体よりも熱伝導率の高いＳｉＣ（炭化珪素）やダイヤモンドが用いられる。なお、ここでいう「半導体基板」はダイヤモンドのような絶縁物であってもよいし、シリコンであってもよい。

図１のエピタキシャル成長層１７は、バッファ層２、チャネル層３及び電子供給層４を含む。すなわち、エピタキシャル成長層１７は、最上層の電子供給層４と、電子供給層４の下のチャネル層３と、チャネル層３から半導体基板１６までの間に順に配設されたバッファ層２及び高抵抗化不純物注入層１５とを含む積層構造である。このような構成では、半導体基板１６とエピタキシャル成長層１７との界面及び接合は、半導体基板１６とバッファ層２との界面及び接合と実質的に同じである。

半導体基板１６の上には、例えばＧａＮからなるバッファ層２が配設されている。エピタキシャル成長層１７は、半導体基板１６側にイオン注入領域である不純物領域として高抵抗化不純物注入層１５を有する。高抵抗化不純物注入層１５は、エピタキシャル成長層１７のうち高抵抗化不純物注入層１５と隣接する部分よりも不純物濃度及び電気抵抗が高い。本実施の形態１に係る高抵抗化不純物注入層１５は、バッファ層２の半導体基板１６側の少なくとも一部であり、バッファ層２のうち高抵抗化不純物注入層１５と隣接する部分よりも不純物濃度及び電気抵抗が高い不純物領域である。なお、高抵抗化不純物注入層１５は、エピタキシャル成長層１７の一部であればよく、バッファ層２の一部でなくてもよい。

高抵抗化不純物注入層１５の高抵抗化はイオン注入法によって実現される。例えば、Ｈｅ，Ｎ，Ｏ，Ｍｇ，Ａｒ，Ｃａ，Ｆｅ，Ｚｎ，Ｓｒ，Ｂａ等のイオンを、加速エネルギーを１０～１０００ｋｅＶとし、ドーズ量を１×１０^１１～１×１０^２０ｃｍ^－２として照射するイオン注入法を用いて高抵抗化を行う。本実施の形態１では、Ａｒイオンを、加速エネルギーを１００ｋｅＶとし、ドーズ量を５×１０^１４ｃｍ^－２として注入する。

バッファ層２の上に、例えばＧａＮからなり、バッファ層２と組成及び不純物濃度の少なくともいずれか１つが異なるチャネル層３が配設されている。チャネル層３の上には、例えばＡｌ_０．１７Ｇａ_０．８３Ｎからなる電子供給層４が、厚さ３２ｎｍで配設されている。電子供給層４とチャネル層３との界面近傍、具体的には、チャネル層３における電子供給層４との界面から一定深さの部分には、自発分極とピエゾ分極とによって発生する分極電荷からなる２次元電子ガス１１が誘起される。

ここでは電子供給層４におけるＡｌの混晶比は０．１７であり、電子供給層４の厚さは３２ｎｍであるが、電子供給層４の組成及び厚さはこれに限定されず、最終的にトランジスタとして要求されるスペックに応じて調整されてもよい。例えば、上記の構成では電子供給層４とチャネル層３との界面近傍に６．２×１０^１２ｃｍ^－２程度の２次元電子ガス１１が誘起されるので、そのシートキャリア濃度をより少なく調整するのであれば、電子供給層４のＡｌ混晶比を下げること、及び、厚さを小さくすること、の少なくともいずれか１つを実施すればよい。逆に、２次元電子ガス１１のシートキャリア濃度をより高く調整するのであれば、電子供給層４のＡｌ混晶比を上げること、及び、厚さを大きくすること、の少なくともいずれか１つを実施すればよい。

なお以上の説明では、半導体基板１６とエピタキシャル成長層１７との界面及び接合は、半導体基板１６とバッファ層２との界面及び接合と実質的に同じであり、高抵抗化不純物注入層１５は、バッファ層２の半導体基板１６側の少なくとも一部であった。しかしながら、後述するように、バッファ層２がエピタキシャル成長層１７に含まれない構成もある。その構成の場合には、半導体基板１６とエピタキシャル成長層１７との界面及び接合は、半導体基板１６とチャネル層３との界面及び接合と実質的に同じとなり、高抵抗化不純物注入層１５は、チャネル層３の半導体基板１６側の少なくとも一部となる。なお、エピタキシャル成長層１７に内在する転位の密度は例えば１×１０^１０ｃｍ^－２以下であり、かつＳｉ濃度は例えば１×１０^１６ｃｍ^－３以下である。

エピタキシャル成長層１７の半導体基板１６側の少なくとも一部にイオン注入することにより、半導体基板１６の界面からエピタキシャル成長層１７側の３００ｎｍ以内のイオン注入された領域に高抵抗化不純物注入層１５が形成される。高抵抗化不純物注入層１５の欠陥密度は、非イオン注入領域よりも１０倍以上高く、高抵抗化不純物注入層１５の抵抗は、エピタキシャル成長層１７の反対側表面の一部領域よりも高い。この高抵抗化不純物注入層１５によってドレインリーク電流（バッファリーク電流）を抑制する効果が生ずる。

エピタキシャル成長層１７の最上層である電子供給層４の上面には、ＴｉとＡｌとの積層膜（以下「Ｔｉ／Ａｌ膜」と称す）からなるドレイン電極７及びソース電極８と、ＮｉとＡｕとの積層膜（以下「Ｎｉ／Ａｕ膜」と称す）からなるゲート電極９とが配設されている。ドレイン電極７とソース電極８とは互いに離間して設けられており、その間の領域に、ゲート電極９がドレイン電極７及びソース電極８から離間して設けられている。

なお、ドレイン電極７及びソース電極８は、エピタキシャル成長層１７とのオーミック接触が得られれば、その材料はＴｉ／Ａｌ膜以外のものでもよく、例えば、Ｔｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｐｔ，Ｍｏ，Ｗ等の金属、またはそれらの２以上から構成される多層膜などでもよい。また、ゲート電極９の材料も、Ｎｉ／Ａｕ膜以外のものでもよく、例えば、Ｔｉ，Ａｌ，Ｃｕ，Ｃｒ，Ｍｏ，Ｗ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄ等の金属、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ_２等のシリサイド、もしくはＴｉＮ，ＷＮ等の窒化物金属、またはそれらを組み合わせた多層膜などでもよい。

ドレイン電極７及びソース電極８の下のエピタキシャル成長層１７である電子供給層４の少なくとも一部には、ｎ型不純物が添加されたｎ型不純物注入領域５，６がそれぞれ配設されている。ｎ型不純物注入領域５，６は、上部が電子供給層４の上面に達しており、その深さは電子供給層４の厚さより大きく、底部がチャネル層３に達している。ここでは、ｎ型不純物注入領域５，６に添加するｎ型不純物としてＳｉが用いられている。ただし、ｎ型不純物注入領域５，６に添加するｎ型不純物は、Ｓｉに限られず、窒化物半導体中でｎ型の不純物準位を形成する他の材料（例えばＯ，Ｇｅ，Ｎ等）であってもよい。また、後述するようにｎ型不純物注入領域５，６は配設されなくてもよい。

電子供給層４の上面は、ドレイン電極７、ソース電極８及びゲート電極９が配設された部分を除いて、表面保護膜１０で覆われている。ここでは、表面保護膜１０は、ＥＣＲ（Electron Cyclotron Resonance）－ＳｉＮからなり、その厚さは例えば８０ｎｍである。

＜製造方法＞
図２～図１７は、図１に示したヘテロ接合電界効果型トランジスタの製造方法の一例を説明するための図、またはその変形例を説明するための図である。これらの図において、図１に示したものと同一または対応する構成要素には、同一の符号を付している。

まず、図２の積層体を形成する。例えば、ＧａＮからなる窒化物半導体を含む製造用半導体基板１を、エピタキシャル成長装置内に設置する。そして、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、ＭＢＥ（Molecular Beam Epitaxy）法などのエピタキシャル成長法を用いて、製造用半導体基板１上にＧａＮからなるバッファ層２を形成する。

続いて、バッファ層２上に、ＧａＮからなるチャネル層３をエピタキシャル成長法で形成する。さらに、チャネル層３の上に、Ａｌ_０．１７Ｇａ_０．８３Ｎからなる電子供給層４をエピタキシャル成長法で形成する。その結果、図２のように、製造用半導体基板１上に、バッファ層２、チャネル層３及び電子供給層４を含む窒化物半導体エピタキシャル層であるエピタキシャル成長層１７ａが形成される。

このエピタキシャル成長層１７ａは、以下で説明する工程を経た高抵抗化不純物注入層１５の追加により、図１のエピタキシャル成長層１７となる。なお図２に示すように、エピタキシャル成長層１７ａの製造用半導体基板１側の部分には、バッファリーク電流を生じさせる空気中のＳｉ原子などの界面不純物１２が混入される。

バッファ層２、チャネル層３及び電子供給層４が形成された製造用半導体基板１を、エピタキシャル成長装置から取り出す。そして、フォトリソグラフィ技術を用いて、電子供給層４上に、ドレイン電極７及びソース電極８の形成領域に開口を有するレジストマスク１４を形成する。そして、注入ドーズ量を１×１０^１３～１×１０^１７ｃｍ^－２とし、注入エネルギーを１０～１０００ｋｅＶとする条件で、レジストマスク１４をマスクとして、例えばＳｉなどのｎ型の不純物をエピタキシャル成長層１７ａに導入するイオン注入を行う。これにより、図３のようにｎ型不純物注入領域５，６が形成される。

図示しないが、レジストマスク１４を除去した後、例えば蒸着法またはスパッタリング法などを用いて，Ｔｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｐｔ，Ｍｏ，Ｗ等の金属、またはそれらの２以上から構成される多層膜を電子供給層４上に堆積する。そして、リフトオフ法またはフォトリソグラフィ法などを用いて堆積膜をパターニングすることによって、図４のようにドレイン電極７及びソース電極８を形成する。

次に図示しないが、例えば蒸着法またはスパッタリング法などを用いて、Ｔｉ，Ａｌ，Ｃｕ，Ｃｒ，Ｍｏ，Ｗ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄ等の金属、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ_２等のシリサイド、もしくはＴｉＮ，ＷＮ等の窒化物金属、またはそれらを組み合わせた多層膜を電子供給層４上に堆積する。そして、リフトオフ法またはフォトリソグラフィ法などを用いて堆積膜をパターニングすることによって、図５のようにゲート電極９を形成する。

その後、例えばＡＬＤ（Atomic Layer Deposition）法やなど、被覆性が高い成膜手法を用いて、ＳｉもしくはＡｌの酸化膜または窒化膜からなる表面保護膜１０を電子供給層４の表面に形成する。そして、ドレイン電極７、ソース電極８及びゲート電極９が表面保護膜１０から露出するように、ドライエッチング等で表面保護膜１０をパターニングする。これにより、図６のように、電子供給層４の表面を覆う表面保護膜１０が形成される。表面保護膜１０の形成手法は、ＡＬＤ法に限られず、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法やスパッタリング法など他の手法を用いてもよいし、それらの組み合わせてもよい。

ここで、この時点での変形例について説明する。チャネル層３のバンドギャップの大きさをＥ３とし、電子供給層４のバンドギャップの大きさをＥ４とした場合に、Ｅ３＜Ｅ４という関係を満たせば、ヘテロ接合電界効果型トランジスタの動作を確保できる。このため、必ずしも製造用半導体基板１、バッファ層２及びチャネル層３をＧａＮから構成し、かつ、電子供給層４をＡｌ_０．１７Ｇａ_０．８３Ｎから構成しなくてもよい。例えば、チャネル層３及び電子供給層４を構成する元素の組成が互いに異なっており、かつ、それらの元素がＡｌ及びＧａの少なくともいずれか１つとＮとを含んでいればよい。例えば、製造用半導体基板１、バッファ層２及びチャネル層３は、Ａｌ_ｘＧａ_１－ｘＮ（０≦ｘ≦１）を主成分とする材料で構成されてもよい。

その構成でＥ３＜Ｅ４の関係を満たすためには、チャネル層３を構成する窒化物半導体をＡｌ_ｘ１Ｇａ_１－ｘ１Ｎとし、電子供給層４を構成する窒化物半導体をＡｌ_ｘ２Ｇａ_１－ｘ２Ｎとした場合に、０≦ｘ１＜１、０＜ｘ２＜１、ｘ１＜ｘ２という関係が満たされればよい。さらに、チャネル層３及び電子供給層４は、Ａｌ及びＧａの少なくともいずれか１つ及びＮに、Ｉｎを加えた窒化物半導体で構成されていてもよい。

上記のような各種の窒化物半導体からなるチャネル層３及び電子供給層４の成長工程では、窒化物半導体の原料ガスであるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、または、ｎ型ドーパントの原料ガスであるシラン等の圧力や流量、温度、導入時間が調整される。このような調整により、所望の組成、膜厚、ドーピング濃度を有するチャネル層３及び電子供給層４を形成することができる。

チャネル層３及び電子供給層４が、Ａｌ及びＧａの少なくともいずれか１つとＮとを含む元素からなる化合物で構成される場合、電子供給層４に大きな分極効果が発生するため、高濃度の２次元電子ガス１１を発生させることができる。２次元電子ガス１１の濃度が高いと、トランジスタの大電流化、さらには高出力化に有利である。ただし、チャネル層３に限っては、ＡｌＮの２元結晶を採用することはできない。これは、窒化物半導体においてＡｌＮを超えるバンドギャップを持つ材料が現時点で無いため、電子供給層４に使用できる材料が存在しなくなるからである。

チャネル層３の絶縁破壊電界が高いほど、ヘテロ接合電界効果型トランジスタの耐圧は高くなる。Ａｌ_ｘＧａ_１－ｘＮは、Ａｌ組成が高いほど、バンドギャップが大きくなり、絶縁破壊電界が高くなるため、チャネル層３を構成するＡｌ_ｘ１Ｇａ１_－ｘ１Ｎは、Ａｌ組成がより高い（ｘ１が１に近い）方が好ましい。また、電子供給層４のバンドギャップが大きいほど、電子供給層４を介してゲート電極９からヘテロ界面へ流れるゲートリーク電流を抑制できるため、電子供給層４を構成するＡｌ_ｘ２Ｇａ_１－ｘ２Ｎも、Ａｌ組成がより高い（ｘ２が１に近い）方が好ましい。

ゲート電極９の断面形状は、図１に示したような矩形である必要はなく、例えば、Ｔ字型、Ｙ字型、あるいはΓ型であってもよい。また、図７のように、ゲート電極９と電気的に接続し、表面保護膜１０上に延在するフィールドプレート電極１３を設けてもよい。図７では、フィールドプレート電極１３がゲート電極９からドレイン電極７側へと延設する構成を示しているが、フィールドプレート電極１３は、ソース電極８側へ延設してもよいし、ドレイン電極７側及びソース電極８側の両方へ延設してもよい。

フィールドプレート電極１３が設けられることで、ゲート電極９の端部における電界集中を抑えることができるので、電流コラプスの低減に効果的である。フィールドプレート電極１３の材料は、ゲート電極９と電気的に接続でき、エピタキシャル成長層１７ａと接触しないように形成できれば、どのような材料でもよい。なお、表面保護膜１０を形成した後、その上に蒸着法等でフィールドプレート電極１３の材料となる導電膜を形成し、リフトオフ法などを用いて当該導電膜を所望のパターンに加工することよってフィールドプレート電極１３を形成することができる。

製造用半導体基板１は、ＧａＮに限ったものではなく、ＡｌＮ、ＩｎＮまたはこれらの混晶等から構成されていてもよいし、Ｓｉから構成されてもよい。ただし、製造用半導体基板１と格子定数の異なる結晶を、製造用半導体基板１から連続して品質よくエピタキシャル成長を行うことは難しい。このため、製造用半導体基板１の格子定数とバッファ層２及びチャネル層３の格子定数は、揃えておくことが好ましい。また、格子定数を揃えることが困難である場合には、エピタキシャル成長層１７ａ内へ格子歪緩和層を挿入するなどして、バッファリーク電流に与える影響を考慮してもよい。また、格子歪緩和の観点からすれば、製造用半導体基板１上にバッファ層２を形成せずに、チャネル層３及び電子供給層４を形成してもよい。つまり、製造用半導体基板１の上に必ずしもバッファ層２を形成する必要はない。

また、チャネル層３及び電子供給層４のそれぞれは、必ずしも単一組成の単層構造である必要はない。バンドギャップの大きさの条件（Ｅ３＜Ｅ４）を満たせば、チャネル層３及び電子供給層４の全体は、Ｉｎ組成、Ａｌ組成、Ｇａ組成が連続的に変化する一つの層であってもよいし、当該組成が段階的に変化するように当該組成が異なる複数の層を組み合わせた多層構造であってもよい。なお、図７及び後述する図８及び図９では、チャネル層３及び電子供給層４が上記のように組成が連続的に変化する一つの層などであり、バッファ層２を形成しないことを、便宜上、１つのチャネル層３によって図示している。チャネル層３及び電子供給層４には、窒化物半導体中でｎ型またはｐ型を示す不純物が含まれていてもよい。

ドレイン電極７及びソース電極８が、電子供給層４とチャネル層３との界面近傍に発生する２次元電子ガス１１とオーミックコンタクトを形成するのであれば、図８のように、ドレイン電極７及びソース電極８の下にｎ型不純物注入領域５，６を設けなくてもよい。

また、ドレイン電極７及びソース電極８は、図８のようにエピタキシャル成長層１７ａの上面と接触するように設けられてもよいし、図９のようにエピタキシャル成長層１７ａの上側のリセス部分と接触するように設けられてもよい。ただし、ドレイン電極７及びソース電極８の下にｎ型不純物注入領域５，６が配設される構成の方が、ドレイン電極７及びソース電極８と２次元電子ガス１１との間の抵抗を低減することができるため、トランジスタの大電流化及び高出力化に有利である。

なお、図８の構成は、図３に示したｎ型不純物のイオン注入を省略することなどによって形成できる。また、図９の構成は、図３に示した工程の代わりに、例えばＣｌ_２系のエッチングガスを用いてエピタキシャル成長層１７ａの上部を選択的に除去する工程を行うことなどによって形成できる。なお、上述した各変形例は、互いに組み合わせて実施することもできる。

さて、ヘテロ接合電界効果型トランジスタの製造方法について、図６の工程の続きから説明する。図６の工程の後には、エピタキシャル成長層１７ａへのイオン注入による高抵抗化と放熱効率とを向上するために、製造用半導体基板１を薄肉化によって除去する。しかしながら、エピタキシャル成長層１７ａの厚さが１０μｍ程度になると、その強度が低くなるため、エピタキシャル成長層１７ａが、分割、接合、剥離工程の間に破損などによって不良となってしまうことがある。特に製造用半導体基板１にＳｉを用い、エピタキシャル成長層１７ａにＧａＮを用いた場合は２つの材料の格子定数及び熱膨張係数の違いによりエピタキシャル成長層１７ａに応力が内在した状態になる。この状態下で、製造用半導体基板１を除去するとＧａＮに内在する応力により、エピタキシャル成長層１７ａが破損することがある。以下では製造用半導体基板１を薄膜化によって除去する例を示すが、エピタキシャル成長層１７ａの破損が抑制されるのであれば、薄膜化以外の方法を用いてもよい。

図１０に示すように、製造用半導体基板１上に形成された半導体素子上に接着保護層１８を塗布形成する。ここで、半導体素子は、上記のエピタキシャル成長層１７ａ上に形成されたドレイン電極７、ソース電極８、ゲート電極９、表面保護膜１０等を含む。接着保護層１８は、後工程において薄肉化された膜の強度を補強する層である。半導体素子が、エアブリッジ構造のような中空構造の電極（図示せず）を含む高周波回路素子である場合、当該電極は後の剥離工程などで損傷しないように接着保護層１８によって保護される。接着保護層１８は、例えば、加熱硬化型樹脂または光硬化型樹脂と有機溶剤とからなる材料であって、化学処理で除去可能な材料からなる接着剤を含む。当該材料は、例えばアクリル樹脂、オレフィン樹脂、フェノール樹脂、ポリプロピレン樹脂、ポリエチレン樹脂、ポリエチレン樹脂等を含む。接着保護層１８の塗布方法には、例えば、製造用半導体基板１の半導体素子が形成された主面上に、接着保護層１８となる接着剤を乗せてから、製造用半導体基板１の面内の中心を基準にして高速回転させるスピンコート法が用いられる。接着保護層１８の塗布厚は例えば５～８μｍである。接着保護層１８の塗布方法は、印刷法、スプレー法などであってもよい。塗布された接着保護層１８を、ホットプレート等で９０～１２０℃に加熱することによって、接着保護層１８の溶剤成分を蒸発させ、接着保護層１８を硬化させる。接着保護層１８が光硬化性樹脂を含む場合には、乾燥させた接着保護層１８を光照射して硬化させてもよい。

それから図１１に示すように、これまで加工された半導体素子とは別に、支持基板２１上に剥離層２０を形成して第１構造体を形成する。剥離層２０は、例えば、光照射されたときに吸収発熱し熱分解するようなカーボン材料からなる樹脂と有機溶剤とからなる接着剤を含む。剥離層２０は、例えば、スピンコート法、印刷法、スプレー法などで塗布した後に加熱乾燥することによって形成される。支持基板２１には、例えば無アルカリガラスやサファイヤガラスなどの、硬質かつ光透過性を持つウエハが用いられる。

また図１１に示すように、接着保護層１８上に接着層１９を形成して第２構造体を形成する。本実施の形態１では、接着層１９は、ウレタンアクリレート、アクリル樹脂アクリレート、エポキシアクリレート等の紫外線硬化性樹脂と有機溶剤等とからなる接着剤を含む。接着層１９は、例えば、スピンコート法、印刷法、スプレー法などで塗布した後に加熱乾燥することによって形成される。

それから図１２に示すように、第１構造体と第２構造体とを重ね合わせて、剥離層２０と接着層１９とを接触させる。その状態で、光透過性を持つ支持基板２１側から紫外線照射して接着層１９を樹脂硬化させることによって、第１構造体と第２構造体とを接着させて貼り合わせる。なお、接着層１９は、紫外線硬化樹脂を含まなくてもよい。しかしながら本実施の形態１のように、接着層１９が紫外線硬化樹脂を含む場合には、比較的短時間で接着層１９の硬化が可能となるため、工程時間の短縮、及び、位置合わせのズレ抑制が期待できる。上記接着（貼り合わせ）の際、接着層１９及び剥離層２０に空気などが入ると、その部分が未接着部分となり接着強度を低下させる要因となる。このため、重ね合わせ後、接着前に、真空中で接着層１９及び剥離層２０を脱泡し、その後に接着を行うと、未接着部分を低減することができるので、接着強度の低下を抑制することができる。

以上により、半導体素子上に、接着保護層１８、接着層１９、剥離層２０、支持基板２１がこの順に配設された積層体が形成される。なお、この積層体の形成の順序は、以上に限ったものではない。例えば、半導体素子上に、接着保護層１８、接着層１９、剥離層２０、支持基板２１をこの順に形成することによって積層体を形成してもよい。

次に図１３に示すように、製造用半導体基板１のエピタキシャル成長層１７ａと反対側（裏面）から研磨を含む薄肉化を行うことによって、製造用半導体基板１及びエピタキシャル成長層１７ａの製造用半導体基板１と隣接する部分を削る。これにより、製造用半導体基板１を除去するとともに、エピタキシャル成長層１７ａのうち界面不純物１２が堆積している部分をある程度除去することができる。なお、製造用半導体基板１のみを除去してもよいが、バッファリーク電流を生じさせる界面不純物１２もある程度除去しておくことが好ましい。

研磨前の製造用半導体基板１の厚さは例えば５００μｍであり、研磨後のエピタキシャル成長層１７ａの厚さは例えば数１００ｎｍである。製造用半導体基板１の研磨方法には、例えば、機械研磨、化学研磨、機械化学研磨等が用いられる。その後、例えば、ＲＩＥ（リアクティブイオンエッチング）などのドライエッチングを用いてさらに薄肉化する。

次に図１４に示すように、エピタキシャル成長層１７ａの製造用半導体基板１が除去された側の少なくとも一部にイオン注入を行うことによって、高抵抗化不純物注入層１５を形成する。これにより、エピタキシャル成長層１７ａは図１のエピタキシャル成長層１７となる。なお、高抵抗化不純物注入層１５を形成するための高抵抗化にはイオン注入法を用いる。例えば、Ｈｅ，Ｎ，Ｏ，Ｍｇ，Ａｒ，Ｃａ，Ｆｅ，Ｚｎ，Ｓｒ，Ｂａ等のイオンを、加速エネルギーを１０～１０００ｋｅＶとし、ドーズ量を１×１０^１１～１×１０^２０ｃｍ^－２として照射するイオン注入法を用いて高抵抗化を行う。本実施の形態１では、Ａｒイオンを、加速エネルギーを１００ｋｅＶとし、ドーズ量を５×１０^１４ｃｍ^－２として注入する。

なお、図１４においては、高抵抗化不純物注入層１５は、エピタキシャル成長層１７ａの製造用半導体基板１が除去された下面にイオン注入を行うことによって形成されているが、これに限ったものではない。上述したように、製造用半導体基板１とバッファ層２とに格子定数の異なる材料を用いる場合には、エピタキシャル成長層１７ａに格子歪緩和層を挿入することがある。その場合、エピタキシャル成長中にプロセスの中断が入ることになり、条件によっては、その中断で生じる界面（成長中断界面）でも不純物の凝集が発生する可能性がある。このような場合には、図１３の工程でバッファ層２もある程度除去して、バッファ層２及びチャネル層３の界面に高抵抗化不純物注入層１５を形成してもよい。または、バッファ層２を除去して、チャネル層３のバッファ層２が除去された側（裏面）に高抵抗化不純物注入層１５を形成してもよい。

高抵抗化不純物注入層１５は、Ｘ線回折分析において、欠陥生成に起因するエピタキシャル成長層１７及び半導体基板１６以外のピークが検出される状態となっている。または、高抵抗化不純物注入層１５は、断面透過電子顕微鏡観察において、注入領域の表面から３００ｎｍ以内の領域であり、当該領域は、非イオン注入領域に対して点欠陥や線欠陥、積層欠陥、体積欠陥の密度が１０倍以上増加した状態となっている。そして、高抵抗化不純物注入層１５の電気抵抗率は、非イオン注入領域の一部よりも高い状態となっている。なお、点欠陥の増加量は、ラザフォード後方散乱のチャネリング法によって評価されてもよい。

なお、本実施の形態１ではバッファ層２に直接イオン注入を行ったが、イオン注入されたイオン原子の濃度は、半導体層のイオン注入された面から一定深さの領域でピークを持つ。そこで、エピタキシャル成長層１７ａの製造用半導体基板１が除去された側の少なくとも一部に図示しない絶縁膜を成膜し、当該絶縁膜の成膜後に高抵抗化不純物注入層１５を形成してもよい。このような構成によれば、バッファ層２の裏面近傍にＡｒイオンなどのイオン濃度のピークを形成することができる。なお、絶縁膜は、例えば、ＰＥＣＶＤ等で成膜された数ｎｍ～数十ｎｍのＳｉＮ膜であってもよい。イオン濃度のピークはイオン注入の加速エネルギーによって制御することもできる。イオン注入の後はＳｉＮ膜をフッ酸処理等によって除去してもよい。また、絶縁膜の形成の有無に関わらず、イオン注入によってエピタキシャル成長層１７の高抵抗化不純物注入層１５が形成された側（裏面）から、高抵抗化不純物注入層１５のうちイオン濃度（不純物濃度）が最も高い部分まで除去してもよい。このような構成によれば、エピタキシャル成長層１７ａの裏面側の比較的抵抗の低い領域や界面不純物１２を除去することができる。このように比較的抵抗の低い領域が除去された構成は、除去されていない構成に比べてトランジスタの寄生容量を低減でき、特性を高めることができる。また、高抵抗化不純物注入層１５形成後に、ダイシングにより複数の半導体素子を切り分けてもよい。

次に図１５に示すように、エピタキシャル成長層１７の高抵抗化不純物注入層１５が形成された側（裏面）に、エピタキシャル成長層１７と材質が異なる半導体基板１６を接合する。本実施の形態１では半導体基板１６として、例えばシリコン基板上に厚さ１００μｍのダイヤモンド層を形成し、当該ダイヤモンド層の表面粗さ（例えば二乗平均平方根粗さＲｑ）を精密研磨によって１ｎｍ以下にした基板が用いられる。なお、全ての製造用半導体基板１を除去し、エピタキシャル成長層１７の裏面全面に熱伝導率が高い半導体基板１６を接合した場合には、熱抵抗を下げることができ、冷却効果を高めることができる。

エピタキシャル成長層１７と半導体基板１６との接合には、例えば常温接合が用いられる。具体的には、真空チャンバー内で、エピタキシャル成長層１７の研磨面と半導体基板１６側のダイヤ接合面とにアルゴンイオンビームを照射して、それら表面の酸化物除去（清浄化）を行う。その後、酸化物除去された表面同士の位置合わせを行い、当該表面同士を接触させた状態において真空中で加圧することによって常温接合が行われる。

その後、以下に説明する工程によって、これまでの工程によって形成された構造体から支持基板２１、剥離層２０、接着層１９、接着保護層１８を剥離（除去）する。

まず図１６に示すように、剥離層２０を光照射して加熱分解することによって、剥離層２０及び支持基板２１を剥離する。本実施の形態１では、これまでの工程によって形成された構造体に対し、支持基板２１側からの光照射を行うことによって、剥離層２０の樹脂を加熱分解して剥離層２０とともに支持基板２１を剥離する。光照射には、例えば剥離層２０全面をスキャンするレーザーが用いられる。剥離層２０にレーザーを照射することで、剥離層２０のカーボンなどが光を吸収し加熱されて熱分解される。その結果、支持基板２１と接着層１９との間の密着力（密着度、接着力、接着度）が低下するため、剥離層２０及び支持基板２１を容易に剥離することができる。

次に図１７に示すように、接着層１９を加熱処理によって剥離する。接着層１９は接着保護層１８と強固に接着されているため、粘着テープを用いて接着層１９を剥離することはできない。そこで、接着層１９と接着保護層１８との密着力を低下させて剥離するために加熱処理を行う。この加熱処理により、接着層１９及び接着保護層１８から有機成分がガスとして放出し、接着層１９と接着保護層１８との密着力が低下するため、接着層１９を剥離することができる。

なお、加熱処理の温度は、接着保護層１８を形成した硬化温度以上であってもよい。例えば、ホットプレートを用いて９０℃での硬化された接着保護層１８を、２００℃に設定されたホットプレート上で１０分間加熱すると、容易に接着層１９を剥離することができる。ここで、接着層１９を剥離するための加熱温度が１５０℃より低い場合には、ガスの放出が少ないため、上記密着力は大きくは低下せず、接着層１９の剥離に大きな力が必要になる。逆に、接着層１９を剥離するための加熱温度が２２０℃を大きく超えると、半導体素子の反りなどの変形が発生し、後の剥離工程での破損、クラックの原因となる。このため、接着層１９を剥離するための加熱温度は例えば１７０～２２０℃が好ましい。加熱処理後、接着層１９に粘着テープを貼り付けてピールすることで、接着層１９を簡単に、かつ残渣もなく剥離することができる。

最後に接着保護層１８を化学処理によって剥離する。剥離は、例えば、アルカリ性、酸性、有機溶剤等の剥離液に、接着保護層１８を浸漬して分解することにより行われる。接着保護層１８の除去後、半導体素子を洗浄及び乾燥することによって図１に示したヘテロ接合電界効果型トランジスタの構成が形成される。この後、配線やバイアホール等の形成工程を経て、半導体デバイスとしてのヘテロ接合電界効果型トランジスタが完成する。

＜実施の形態１のまとめ＞
図１８は、本実施の形態１と関連するヘテロ接合電界効果型トランジスタ（以下「関連トランジスタ」）における不純物濃度の分布を、二次イオン質量分析法（Secondary Ion Mass Spectrometry：ＳＩＭＳ）により実測した結果を示す図である。なお、関連トランジスタは、製造用半導体基板１に対応する基板と、高抵抗化不純物注入層１５がないエピタキシャル成長層１７ａに対応するエピタキシャル成長層とを備える。図１８には、ドナー型不純物であるＳｉと、アクセプタ型不純物であるＣの濃度分布とが示されている。横軸はエピタキシャル成長層の上面からの深さを表し、縦軸は濃度を表している。

図１８において、基板とエピタキシャル成長層との界面の位置（深さが約１．４μｍの位置）で、Ｓｉ及びＣが偏析を起こして凝集していることが示されている。当該界面では、ドナー型不純物（Ｓｉ）のピーク濃度が、アクセプタ型不純物（Ｃ）のピーク濃度よりも、２桁程度大きくなっている。

図１９は、Ｃ及びＳｉのピーク濃度の差と、バッファリーク電流の大きさとの関係を示す図である。図１９には、Ｓｉのピーク濃度がＣのピーク濃度よりも大きくなると、バッファリーク電流が増大することが示されている。このため、上記のように、ドナー型不純物（Ｓｉ）のピーク濃度が、アクセプタ型不純物（Ｃ）のピーク濃度よりも、２桁程度大きい場合には、界面でのバッファリーク電流が比較的大きくなる。なお、不純物の凝集は、基板をエピタキシャル成長炉に導入するまでの大気搬送に由来する不純物や、エピタキシャル成長層を成長させるときの雰囲気に由来する不純物が取り込まれた結果として生じると考えられる。

以上のことに鑑みて、本実施の形態１では、エピタキシャル成長層１７ａの製造用半導体基板１が除去された側の少なくとも一部に、Ａｒのようなアクセプタ型不純物のイオン注入を行う。このイオン注入によって形成される高抵抗化不純物注入層１５は、ドナー型不純物のピーク濃度とアクセプタ型不純物のピーク濃度との差異を低減し、電気抵抗を高くする。このような構成によれば、バッファリークを抑制することができ、トランジスタ特性を向上することができる。

なお、図１においては、高抵抗化不純物注入層１５は、半導体基板１６とバッファ層２との界面のみに配設されているがこれに限ったものではない。例えば、上述したように、格子歪緩和層を挿入した場合などには、高抵抗化不純物注入層１５は、バッファ層２とチャネル層３との界面などに配設されてもよい。

なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。

１ 製造用半導体基板、１５ 高抵抗化不純物注入層、１６ 半導体基板、１７，１７ａ エピタキシャル成長層。

Claims (5)

1. 窒化物半導体エピタキシャル層と、
   前記窒化物半導体エピタキシャル層と接合され、前記窒化物半導体エピタキシャル層と材質が異なる半導体基板と
   を備え、
   前記窒化物半導体エピタキシャル層は、前記半導体基板側にイオン注入領域である不純物領域を有し、
   前記不純物領域は、前記窒化物半導体エピタキシャル層のうち前記不純物領域と隣接する部分よりも不純物濃度及び電気抵抗が高く、
   前記不純物領域のうち前記半導体基板側の部分は、前記不純物領域の残りの部分よりも前記不純物濃度が高い、半導体装置。
2. 製造用半導体基板上に窒化物半導体エピタキシャル層を形成し、
   前記製造用半導体基板を除去、または、前記製造用半導体基板及び前記窒化物半導体エピタキシャル層の前記製造用半導体基板と隣接する部分を除去し、
   前記窒化物半導体エピタキシャル層の前記製造用半導体基板が除去された側の少なくとも一部にイオン注入を行うことによって不純物領域を形成し、
   前記不純物領域は、前記窒化物半導体エピタキシャル層のうち前記不純物領域と隣接する部分よりも不純物濃度及び電気抵抗が高く、
   前記窒化物半導体エピタキシャル層の前記不純物領域が形成された側から、前記不純物領域のうち前記不純物濃度が最も高い部分まで除去する、半導体装置の製造方法。
3. 請求項２に記載の半導体装置の製造方法であって、
   前記窒化物半導体エピタキシャル層の前記製造用半導体基板が除去された側の前記少なくとも一部に絶縁膜を成膜し、
   前記絶縁膜の成膜後に前記不純物領域を形成する、半導体装置の製造方法。
4. 請求項２に記載の半導体装置の製造方法であって、
   前記窒化物半導体エピタキシャル層の前記不純物領域が形成された側に、前記窒化物半導体エピタキシャル層と材質が異なる半導体基板を接合する、半導体装置の製造方法。
5. 請求項１に記載の半導体装置である電界効果型トランジスタ。

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