JP7388052B2

JP7388052B2 - パワー半導体用試験装置およびパワー半導体試験方法

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Publication number: JP7388052B2
Application number: JP2019156271A
Authority: JP
Inventors: 保明境
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2019-08-29
Filing date: 2019-08-29
Publication date: 2023-11-29
Anticipated expiration: 2039-08-29
Also published as: JP2021032827A

Description

本発明は、スイッチング素子およびダイオードが逆並列接続された構成を有するパワー半導体に対してストレス試験を行うパワー半導体用試験装置およびパワー半導体試験方法に関する。

パワー半導体の出荷検査システムでは、静特性試験、動特性試験などが行われている。これらの中で、動特性試験としては、スイッチング特性試験、逆回復特性試験、アバランシェ試験などがある。特に、逆回復特性試験およびアバランシェ試験では、潜在的な不良が内在しているパワー半導体を除去するために電気的なストレスを与えることが実施されている。

図６はパワー半導体の逆回復特性試験を行う逆回復特性試験回路を示す図、図７は逆回復特性試験回路の動作を示すタイミングチャートである。
逆回復特性試験回路は、電源１０１と、コンデンサ１０２，１０３と、スイッチ用素子１０４と、信号源１０５と、インダクタ１０６とを備えている。電源１０１は、逆回復特性試験回路の電源であり、電圧ＶＤＤを供給する。

スイッチ用素子１０４は、ここでは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を採用している。スイッチ用素子１０４のドレイン端子は、電源１０１の正極端子に接続され、ソース端子は、インダクタ１０６の一方の端子と被試験デバイスＤＵＴ（Device Under Test）の高電位端子とに接続されている。インダクタ１０６の他方の端子および被試験デバイスＤＵＴの低電位端子は、電源１０１の負極端子に接続されている。スイッチ用素子１０４のゲート端子とソース端子とには、パルス信号が出力される信号源１０５が接続されている。

被試験デバイスＤＵＴは、この例では、パワーＭＯＳＦＥＴであり、したがって、この逆回復特性試験回路で試験するのは、パワーＭＯＳＦＥＴが内蔵する寄生ダイオードと言うことになる。パワーＭＯＳＦＥＴの寄生ダイオードの逆回復特性を試験するには、パワーＭＯＳＦＥＴのゲート端子とソース端子とは短絡されてパワーＭＯＳＦＥＴをオフ状態にされている。

この逆回復特性試験回路は、信号源１０５が図７にＶＧＳで示すパルス信号をスイッチ用素子１０４に入力することで被試験デバイスＤＵＴの寄生ダイオードの逆回復特性が試験される。すなわち、スイッチ用素子１０４がターンオンすると、被試験デバイスＤＵＴとインダクタ１０６との並列回路に電圧ＶＤＤが印加され、被試験デバイスＤＵＴのドレイン・ソース間電圧ＶＤＳは、電圧ＶＤＤになる。このとき、被試験デバイスＤＵＴの寄生ダイオードは逆バイアスとなるので、被試験デバイスＤＵＴに電流は流れないが、インダクタ１０６には電流が流れてそこにエネルギが蓄積される。

次に、スイッチ用素子１０４がターンオフすると、インダクタ１０６を流れていた電流は、流れ続けようとするので、その電流は、電源１０１には戻らずに、寄生ダイオードを順方向に流れるようになる（被試験デバイスＤＵＴのソース・ドレイン電流ＩＳＤ）。

寄生ダイオードに電流が流れている状態で、次に、スイッチ用素子１０４がターンオンして被試験デバイスＤＵＴのドレイン端子に電圧ＶＤＤが印加されると、被試験デバイスＤＵＴの寄生ダイオードは、逆回復動作を開始する。すなわち、寄生ダイオードを順方向に流れていたソース・ドレイン電流ＩＳＤは急激に低減し、０アンペア（Ａ）になった後は、寄生ダイオードを逆方向に逆回復電流が流れ、ピークを過ぎると逆回復電流は、０Ａに戻る。

以上の動作は、図７の例では、４回繰り返される。この間、インダクタ１０６に蓄えられたエネルギが寄生ダイオードを還流している途中にスイッチ用素子１０４がターンオンして再びインダクタ１０６に蓄えられる動作となる。このため、スイッチ用素子１０４がターンオフする度に寄生ダイオードを流れるソース・ドレイン電流ＩＳＤは、段々高くなっている。

このようにして被試験デバイスＤＵＴの寄生ダイオードにストレスをかけた後、被試験デバイスＤＵＴのドレイン・ソース間電圧ＶＤＳまたはドレイン電流が図示しない計器によって観測される。このとき、ドレイン・ソース間電圧ＶＤＳまたはドレイン電流に大きな変化がなければ、被試験デバイスＤＵＴは、良品として判断される。一方、ドレイン・ソース間電圧ＶＤＳが０ボルト（Ｖ）に低下するか、ドレイン電流として大電流が流れると、被試験デバイスＤＵＴは、不良品として判断され、排除される。

図８はパワー半導体のアバランシェ試験を行うアバランシェ試験回路を示す図、図９はアバランシェ試験回路の動作を示すタイミングチャートである。
アバランシェ試験回路は、電源１１１と、インダクタ１１２と、信号源１１３とを備えている。電源１１１は、アバランシェ試験回路の電源であり、電圧ＶＤＤを供給する。被試験デバイスＤＵＴは、この例では、パワーＭＯＳＦＥＴであり、したがって、このアバランシェ試験回路で試験するのは、パワーＭＯＳＦＥＴのアバランシェ耐量と言うことになる。

アバランシェ試験回路において、電源１１１の正極端子は、インダクタ１１２の一方の端子に接続され、インダクタ１１２の他方の端子は、被試験デバイスＤＵＴの高電位端子であるパワーＭＯＳＦＥＴのドレイン端子に接続されている。被試験デバイスＤＵＴの低電位端子であるパワーＭＯＳＦＥＴのソース端子は、電源１１１の負極端子に接続されている。被試験デバイスＤＵＴの制御端子であるパワーＭＯＳＦＥＴのゲート端子とパワーＭＯＳＦＥＴのソース端子とには、信号源１１３が接続されている。

このアバランシェ試験回路は、信号源１１３が図９にＶＧＳで示すパルス信号を被試験デバイスＤＵＴに入力することでパワーＭＯＳＦＥＴのアバランシェ耐量が試験される。すなわち、被試験デバイスＤＵＴのパワーＭＯＳＦＥＴがターンオンすると、パワーＭＯＳＦＥＴのドレイン・ソース間電圧ＶＤＳが０Ｖに低下し、パワーＭＯＳＦＥＴには、インダクタ１１２を介して徐々にドレイン電流ＩＤが流れ始める。

次に、被試験デバイスＤＵＴのパワーＭＯＳＦＥＴがターンオフすると、パワーＭＯＳＦＥＴのドレイン電流ＩＤは減少し、パワーＭＯＳＦＥＴのドレイン・ソース間電圧ＶＤＳは、急激に上昇する。ドレイン・ソース間電圧ＶＤＳは、素子耐圧まで上昇し、ブレークダウン電圧でクランプされるが、インダクタ１１２に蓄積されていた残りのエネルギは、ドレイン電流ＩＤとして流れ続ける。このときのドレイン電流ＩＤは、アバランシェ電流として流れ、パワーＭＯＳＦＥＴの内部で熱として消費される。

その後、被試験デバイスＤＵＴでは、パワーＭＯＳＦＥＴのドレイン・ソース間電圧ＶＤＳが電圧ＶＤＤに維持され、パワーＭＯＳＦＥＴのドレイン電流ＩＤが０Ａに維持される。ここで、被試験デバイスＤＵＴのパワーＭＯＳＦＥＴがターンオフした後に、ドレイン・ソース間電圧ＶＤＳが０Ｖまで低下したり、ドレイン電流ＩＤが急増したりすることがあると、この被試験デバイスＤＵＴは、不良品であると判断され、排除される。

以上の逆回復特性試験およびアバランシェ試験は、それぞれ独立した試験回路で行われるが、検査システムが大がかりとなり、装置コストが高くなる。これに対し、逆回復特性試験およびアバランシェ試験を行う回路を備え、逆回復特性試験またはアバランシェ試験を行うときには、それぞれの回路をスイッチで切り替えて試験を実施することが行われている（たとえば、特許文献１参照）。

特開２０１０－１０７４３２号公報

逆回復特性試験およびアバランシェ試験をスイッチで切り替えて順次実施する場合、それぞれの試験で被試験デバイスを移し替える作業は不要になるが、それぞれの試験に要する時間は同じである。

本発明はこのような点に鑑みてなされたものであり、逆回復特性試験およびアバランシェ試験に要する時間をさらに短縮することができるパワー半導体用試験装置およびパワー半導体試験方法を提供することを目的とする。

本発明では、上記の課題を解決するために、１つの案では、スイッチング素子およびダイオードが逆並列接続されたパワー半導体である被試験デバイスのストレス試験を行うパワー半導体用試験装置が提供される。このパワー半導体用試験装置は、複数の第１のパルス信号を発生する第１の信号発生部と、電源電圧を出力する電源部と、第１のパルス信号を受けてターンオンまたはターンオフされるスイッチ用素子と、スイッチ用素子に直列に接続された第１のインダクタと、スイッチ用素子と被試験デバイスとの間に接続された第２のインダクタと、被試験デバイスを駆動する第２のパルス信号を発生する第２の信号発生部と、を備え、並列に接続された被試験デバイスおよび第１のインダクタに対して、第１の信号発生部から発生する第１のパルス信号を受けてスイッチ用素子がターンオンまたはターンオフすることでスイッチングされた電源電圧を印加することによりダイオードの逆回復試験を行い、第１のパルス信号がオフの期間にオンし、被試験デバイスに最大許容アバランシェ電流が流れるタイミングでオフする第２のパルス信号を第２の信号発生部が発生することにより、逆回復試験を行っている間にスイッチング素子のアバランシェ試験を行う。

また、本発明は、スイッチング素子およびダイオードが逆並列接続されたパワー半導体である被試験デバイスのストレス試験を行うパワー半導体試験方法が提供される。このパワー半導体試験方法は、並列に接続された被試験デバイスおよび第１のインダクタに対して複数のパルス電圧を印加することによりダイオードの逆回復試験を行い、複数のパルス電圧の任意の１つのパルス電圧の立ち上がり前縁から所定の期間だけ被試験デバイスをオンして第２のインダクタおよびスイッチング素子に電流を流すことによりスイッチング素子のアバランシェ試験を行う。

上記構成のパワー半導体用試験装置およびパワー半導体試験方法は、逆回復特性試験をしている間にアバランシェ試験をすることができるので、試験のリードタイムを短くできるという利点がある。

第１の実施の形態に係るパワー半導体用試験装置の構成を示す図である。逆回復特性試験およびアバランシェ試験の動作を示すタイミングチャートである。アバランシェ試験のときに発生される信号を示すタイミングチャートである。第２の実施の形態に係るパワー半導体用試験装置の構成を示す図である。アバランシェ試験のときに発生されるオフ信号のタイミングを示す図である。パワー半導体の逆回復特性試験を行う逆回復特性試験回路を示す図である。逆回復特性試験回路の動作を示すタイミングチャートである。パワー半導体のアバランシェ試験を行うアバランシェ試験回路を示す図である。アバランシェ試験回路の動作を示すタイミングチャートである。

以下、添付図面を参照しながら、本発明を実施するための形態を詳細に説明する。なお、図中、同一の符号で示される部分は、同一の構成要素を示している。また、本発明のパワー半導体用試験装置が試験する被試験デバイスＤＵＴは、スイッチング素子およびダイオードが逆並列に接続された構造を有するパワーＭＯＳＦＥＴのようなパワー半導体とする。

図１は第１の実施の形態に係るパワー半導体用試験装置の構成を示す図、図２は逆回復特性試験およびアバランシェ試験の動作を示すタイミングチャート、図３はアバランシェ試験のときに発生される信号を示すタイミングチャートである。

第１の実施の形態に係るパワー半導体用試験装置１０は、電源１１と、コンデンサ１２，１３と、スイッチ用素子１４と、インダクタＬ，Ｌｐとを備えている。パワー半導体用試験装置１０は、また、スイッチ用素子１４を駆動する信号発生器１５およびゲートドライバ１６と、被試験デバイスＤＵＴを駆動する信号発生器１７およびゲートドライバ１８と、タイマ１９とを備えている。電源１１は、パワー半導体用試験装置１０の電源であり、電圧ＶＤＤを供給する。電圧ＶＤＤは、電源１１に並列に接続されたコンデンサ１２，１３によって安定化され、スイッチングノイズが低減されている。

スイッチ用素子１４は、ＮチャネルのパワーＭＯＳＦＥＴであり、そのドレイン端子は、電源１１の正極端子に接続され、ソース端子は、インダクタＬ，Ｌｐの一方の端子にそれぞれ接続されている。インダクタＬｐの他方の端子は、被試験デバイスＤＵＴの高電位端子に接続され、被試験デバイスＤＵＴの低電位端子およびインダクタＬの他方の端子は、電源１１の負極端子に接続されている。

インダクタＬは、逆回復特性試験にのみ使用されるもので、たとえば、インダクタンスが１０マイクロヘンリー（μＨ）～２０μＨのものが使用される。インダクタＬｐは、主として配線の寄生インダクタンスによるものであり、たとえば、１０ナノヘンリー（ｎＨ）～１００ｎＨの値を有する。このインダクタＬｐの値は、スイッチ用素子１４のソース端子から被試験デバイスＤＵＴの高電位端子までの配線の長さを調整することによって決められる。被試験デバイスＤＵＴは、ＮチャネルのパワーＭＯＳＦＥＴであり、ＭＯＳＦＥＴ２０と寄生ダイオード２１とが逆並列に接続された構造を有している。

スイッチ用素子１４のゲート端子およびソース端子には、ゲートドライバ１６が接続され、このゲートドライバ１６は、信号発生器１５の出力端子が接続され、信号発生器１５によって発生されたパルス信号が供給される。ゲートドライバ１６に供給されたパルス信号は、スイッチ用素子１４を駆動するゲート信号（ＶＧＳ）となる。

信号発生器１５の出力端子は、また、タイマ１９に接続されている。タイマ１９は、図３に示したように、信号発生器１５によって発生されたパルス信号（スイッチ用素子のＶＧＳ）の任意の１つ（図示の例では、２つ目のパルス信号）の立ち下がり後縁から所定の時間Ｔ１，Ｔ２だけ遅延された信号Ｔｏｎ，Ｔｏｆｆを出力する。なお、時間Ｔ１は、パルス信号のオフ期間の間に設定されている。また、時間Ｔ２は、信号発生器１５によって発生されたパルス信号の周期（オフの期間）、電圧ＶＤＤ、インダクタＬｐのインダクタンスおよびアバランシェ降伏時に許容される最大許容アバランシェ電流から計算により求められる。タイマ１９の出力端子は、信号発生器１７に接続され、信号発生器１７は、タイマ１９が出力した信号Ｔｏｎ，Ｔｏｆｆから被試験デバイスＤＵＴのゲート信号（図３のＤＵＴのＶＧＳ）を発生する。信号発生器１７の出力端子は、ゲートドライバ１８に接続され、ゲートドライバ１８の出力端子は、被試験デバイスＤＵＴの制御端子および低電位端子に接続され、信号発生器１７によって発生されたゲート信号を被試験デバイスＤＵＴに供給している。

このパワー半導体用試験装置１０によれば、被試験デバイスＤＵＴをパワー半導体用試験装置１０にセットした後、被試験デバイスＤＵＴの逆回復特性試験をしている間にアバランシェ試験をも行うようにしている。すなわち、図２に示したように、時刻ｔ０にて逆回復特性試験が開始され、信号発生器１５によって発生されたパルス信号がスイッチ用素子１４に供給される。スイッチ用素子１４がターンオンすると、インダクタＬｐを介して被試験デバイスＤＵＴに電圧ＶＤＤが印加されるとともに、インダクタＬにも電圧ＶＤＤが印加される。これにより、被試験デバイスＤＵＴのドレイン・ソース間電圧ＶＤＳは、電圧ＶＤＤになる。このとき、被試験デバイスＤＵＴの寄生ダイオード２１は逆バイアスとなるので、被試験デバイスＤＵＴに電流は流れないが、インダクタＬｐには電流が流れてそこにエネルギが蓄積される。

次に、時刻ｔ１にてスイッチ用素子１４がターンオフすると、インダクタＬを流れていた電流は、流れ続けようとするので、その電流は、電源１１には戻らずに、寄生ダイオード２１を順方向に流れるようになる（図２のＤＵＴのＩＳＤ）。

寄生ダイオード２１に電流が流れている時刻ｔ２にて、スイッチ用素子１４がターンオンして被試験デバイスＤＵＴのドレイン端子に電圧ＶＤＤが印加されると、被試験デバイスＤＵＴの寄生ダイオード２１は、逆回復動作を開始する。まず、寄生ダイオード２１を順方向に流れていた電流（図２のＤＵＴのＩＳＤ）は急激に低減し、０Ａになった後は、寄生ダイオード２１を逆方向に逆回復電流が流れ、ピークを過ぎると逆回復電流は、０Ａに戻るようになる。

以上の動作は、図２の例では、４つのパルス信号によって繰り返し実施される。なお、パルス信号の立ち上がり前縁（時刻ｔ０，ｔ２，ｔ５，ｔ７）以降、被試験デバイスＤＵＴのドレイン・ソース間電圧ＶＤＳまたはドレイン電流がそれぞれ観測される。このとき、ドレイン・ソース間電圧ＶＤＳまたはドレイン電流に大きな変化がなければ、被試験デバイスＤＵＴは、良品として判断される。一方、観測によってドレイン・ソース間電圧ＶＤＳが０Ｖまで低下するか、ドレイン電流として大電流が流れている場合、被試験デバイスＤＵＴは、不良品として判断され、排除される。

図示の例では、スイッチ用素子１４に３つ目のパルス信号を印加したときにアバランシェ試験が実施される。そのために、タイマ１９は、２つ目のパルス信号の立ち下がり後縁のタイミング（時刻ｔ３）からカウントを開始し、カウント開始から所定の時間Ｔ１，Ｔ２を経過したタイミング（時刻ｔ４，ｔ６）で信号Ｔｏｎ，Ｔｏｆｆを出力する。信号発生器１７は、タイマ１９から信号Ｔｏｎ，Ｔｏｆｆを受けたタイミングで立ち上がって立ち下がるパルス信号を発生し、ゲートドライバ１８によって被試験デバイスＤＵＴを駆動することになる。これにより、被試験デバイスＤＵＴは、時刻ｔ５にてスイッチ用素子１４の立ち上がり前縁のタイミングでターンオンし、時刻ｔ６にて被試験デバイスＤＵＴのゲート信号（図３のＤＵＴのＶＧＳ）の立ち下がり後縁のタイミングでターンオフすることになる。

時刻ｔ５で被試験デバイスＤＵＴがターンオンしたとき、被試験デバイスＤＵＴの寄生ダイオード２１には、インダクタＬによるソース・ドレイン電流ＩＳＤが還流している。このため、インダクタＬｐには、ソース・ドレイン電流ＩＳＤとは逆向きのドレイン電流ＩＤが流れ始める（ＩＳＤとしては、減少していく）。

時刻ｔ６では、ドレイン電流ＩＤが上昇して（ＩＳＤが減少して）、最大許容アバランシェ電流に達したときに、被試験デバイスＤＵＴがターンオフされる。これにより、被試験デバイスＤＵＴは、そのドレイン電流ＩＤが急激に減少し、ドレイン・ソース間電圧（ＤＵＴのＶＤＳ）は、急激に上昇する。ドレイン・ソース間電圧（ＤＵＴのＶＤＳ）は、素子耐圧まで上昇し、ブレークダウン電圧でクランプされるが、インダクタＬｐに蓄積されていた残りのエネルギは、ドレイン電流ＩＤとして流れ続ける。このときのドレイン電流ＩＤは、アバランシェ電流として流れ、パワーＭＯＳＦＥＴの内部で熱として消費される。

その後、被試験デバイスＤＵＴでは、ドレイン・ソース間電圧（ＤＵＴのＶＤＳ）が電圧ＶＤＤに維持され、ドレイン電流ＩＤが０Ａに維持される。ここで、被試験デバイスＤＵＴがターンオフした後に、ドレイン・ソース間電圧（ＤＵＴのＶＤＳ）が０Ｖまで低下したり、ドレイン電流ＩＤが急増したりすることがあると、この被試験デバイスＤＵＴは、不良品であると判断され、排除される。

このパワー半導体用試験装置１０によれば、逆回復特性試験およびアバランシェ試験をそれぞれ切り替えて行うのではなく、逆回復特性試験をしている間にアバランシェ試験をするので、両試験の試験時間を逆回復特性試験の試験時間まで短縮することができる。このため、試験のリードタイムを短くすることができる。

図４は第２の実施の形態に係るパワー半導体用試験装置の構成を示す図、図５はアバランシェ試験のときに発生されるオフ信号のタイミングを示す図である。図４において、図１に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。

アバランシェ試験のときに最大許容アバランシェ電流に達するタイミングを、第１の実施の形態のパワー半導体用試験装置１０では、計算により求めていたのに対し、この第２の実施の形態のパワー半導体用試験装置１０ａは、実測により求めるようにしている。なお、逆回復試験については、第１の実施の形態で述べた試験と同じであるので、ここでは、逆回復試験の動作説明を省略する。

このパワー半導体用試験装置１０ａは、ドレイン電流ＩＤを計測する電流検出抵抗２２および電流検出器２３を備えている。電流検出抵抗２２は、被試験デバイスＤＵＴのソース端子と電源１１の負極端子との間に接続され、電流検出抵抗２２の両端子は、電流検出器２３に接続されている。

タイマ１９ａは、信号発生器１５によって発生されたパルス信号の立ち下がり後縁から所定の時間Ｔ１だけ遅延された信号Ｔｏｎを出力する。この時間Ｔ１は、パルス信号のオフ期間の間に設定されている。

電流検出器２３は、被試験デバイスＤＵＴのドレイン電流ＩＤを電流検出抵抗２２で検出し、その電流が最大許容アバランシェ電流に達したかどうかを検出して信号Ｔｏｆｆを出力する。具体的には、電流検出器２３は、比較器と最大許容アバランシェ電流に相当する電圧を出力する基準電圧とを備え、比較器が電流検出抵抗２２で検出したドレイン電流を電圧換算した信号と基準電圧とを比較する。ドレイン電流を電圧換算した信号が基準電圧を超えると、比較器は、信号Ｔｏｆｆを出力する。なお、図５では、ドレイン電流ＩＤを、これと逆方向のソース・ドレイン電流ＩＳＤで表現してある。すなわち、図５は、ソース・ドレイン電流ＩＳＤが減少して最大許容アバランシェ電流ＩＡＳに達したタイミングが信号Ｔｏｆｆを出力するタイミングであることを説明している。

信号発生器１７は、タイマ１９ａが出力した信号Ｔｏｎにて立ち上がるゲート信号（ＤＵＴのＶＧＳ）を発生し、被試験デバイスＤＵＴをターンオンする。その後、スイッチ用素子１４がターンオンして、インダクタＬｐ、被試験デバイスＤＵＴおよび電流検出抵抗２２の直列回路に電源１１の電圧ＶＤＤが印加される。これにより、ソース・ドレイン電流ＩＳＤが流れなくなり、インダクタＬｐを介してドレイン電流ＩＤが流れるようになる。

そのドレイン電流ＩＤが最大許容アバランシェ電流ＩＡＳに達したことを電流検出器２３が検出して信号Ｔｏｆｆを出力すると、信号発生器１７は、ゲート信号（ＤＵＴのＶＧＳ）をオフし、被試験デバイスＤＵＴをターンオフする。これにより、被試験デバイスＤＵＴは、そのドレイン電流ＩＤが急激に減少し、ドレイン・ソース間電圧（ＤＵＴのＶＤＳ）は、急激に上昇する。ドレイン・ソース間電圧（ＤＵＴのＶＤＳ）は、素子耐圧まで上昇し、ブレークダウン電圧でクランプされるが、インダクタＬｐに蓄積されていた残りのエネルギは、ドレイン電流ＩＤとして流れ続ける。このときのドレイン電流ＩＤは、アバランシェ電流として流れ、パワーＭＯＳＦＥＴの内部で熱として消費される。

なお、上記の実施の形態では、被試験デバイスＤＵＴがパワーＭＯＳＦＥＴの場合について説明した。しかし、本発明は、被試験デバイスＤＵＴとして、ＩＧＢＴ（Insulated Gate Bipolar Transistor）とＦＷＤ（Free Wheeling Diode）とをモジュール化したものとすることができる。また、本発明は、ＩＧＢＴ部とＦＷＤ部とを１チップ化したＲＣ－ＩＧＢＴ（Reverse Conducting-IGBT）のスクリーニング試験にも適用することができる。

１０，１０ａパワー半導体用試験装置
１１電源
１２，１３コンデンサ
１４スイッチ用素子
１５信号発生器
１６ゲートドライバ
１７信号発生器
１８ゲートドライバ
１９，１９ａタイマ
２０ＭＯＳＦＥＴ
２１寄生ダイオード
２２電流検出抵抗
２３電流検出器
ＤＵＴ被試験デバイス
Ｌ，Ｌｐインダクタ

Claims

スイッチング素子およびダイオードが逆並列接続されたパワー半導体である被試験デバイスのストレス試験を行うパワー半導体用試験装置において、
複数の第１のパルス信号を発生する第１の信号発生部と、
電源電圧を出力する電源部と、
前記第１のパルス信号を受けてターンオンまたはターンオフされるスイッチ用素子と、
前記スイッチ用素子に直列に接続された第１のインダクタと、
前記スイッチ用素子と前記被試験デバイスとの間に接続された第２のインダクタと、
前記被試験デバイスを駆動する第２のパルス信号を発生する第２の信号発生部と、
を備え、
並列に接続された前記被試験デバイスおよび前記第１のインダクタに対して、前記第１の信号発生部から発生する前記第１のパルス信号を受けて前記スイッチ用素子がターンオンまたはターンオフすることでスイッチングされた前記電源電圧を印加することにより前記ダイオードの逆回復試験を行い、
前記第１のパルス信号がオフの期間にオンし、前記被試験デバイスに最大許容アバランシェ電流が流れるタイミングでオフする前記第２のパルス信号を前記第２の信号発生部が発生することにより、前記逆回復試験を行っている間に前記スイッチング素子のアバランシェ試験を行う、パワー半導体用試験装置。
前記第２のインダクタは、配線の寄生インダクタンスによるインダクタである、請求項１記載のパワー半導体用試験装置。
前記第２のインダクタのインダクタンスは、１０～１００ナノヘンリーとした、請求項２記載のパワー半導体用試験装置。
前記第１のパルス信号の立ち下がり後縁から所定の第１の時間および第２の時間だけ遅延されたオン信号およびオフ信号を出力するタイマを備え、前記第２の信号発生部は、前記タイマからの前記オン信号および前記オフ信号を受けて前記第２のパルス信号を出力する、請求項１記載のパワー半導体用試験装置。
スイッチング素子およびダイオードが逆並列接続されたパワー半導体である被試験デバイスのストレス試験を行うパワー半導体試験方法において、
並列に接続された前記被試験デバイスおよび第１のインダクタに対して複数のパルス電圧を印加することにより前記ダイオードの逆回復試験を行い、
複数の前記パルス電圧の任意の１つの前記パルス電圧の立ち上がり前縁から所定の期間だけ前記被試験デバイスをオンして第２のインダクタおよび前記スイッチング素子に電流を流すことにより前記スイッチング素子のアバランシェ試験を行う、
パワー半導体試験方法。
前記所定の期間は、前記スイッチング素子に流れる電流が最大許容アバランシェ電流に達するまでの期間とした、請求項５記載のパワー半導体試験方法。
前記第１のパルス信号の立ち下がり後縁から所定の時間だけ遅延されたオン信号を出力するタイマと、前記被試験デバイスに流れる電流を検出し、検出した電流が前記最大許容アバランシェ電流のときにオフ信号を出力する電流検出回路とを備え、前記第２の信号発生部は、前記タイマからの前記オン信号を受け、前記電流検出回路から前記オフ信号を受けて前記第２のパルス信号を出力する、請求項１記載のパワー半導体用試験装置。