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JP7389038B2 - ショットキーダイオードのｍｏｓｆｅｔとの集積化 - Google Patents
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Description

本発明は、最適な電圧阻止能力のために埋込みグリッド材料構造上に集積されたパワーＭＯＳＦＥＴ及び還流ショットキーダイオードからなるデバイスに関する。
幾つかのシリコンカーバイド（ＳｉＣ）パワーＭＯＳＦＥＴは市販され、ＳｉＣパワーＭＯＳＦＥＴアーキテクチャを開示する多くの特許公開がある。これらのアーキテクチャは、逆並列還流ダイオードとして使用されることができるｐ－ｎボディダイオードを含有する。しかし、これは低速の少数キャリアデバイスであるので、スイッチング周波数はこのボディダイオードの速度によって制限される。ｐ－ｎボディダイオードはまた、高導電損失と高スイッチング損失との両方をもたらす高閾値電圧を有するという欠点を有する。ＳｉＣｐ－ｎボディダイオードは、Ｓｉ整流器に匹敵する、ＳｉＣショットキー整流器の約１Ｖと比較して、約３Ｖの高い障壁を有する。
ＳｉＣＭＯＳＦＥＴのスイッチングを高速化するために、ショットキーダイオード又はＪＢＳダイオードのような高速整流器は、逆並列ダイオードとして使用されるべきである。
外部高速整流器の使用は、効率的な逆並列還流ダイオードを実装する最も簡単な方法である。しかし、高速整流器の電流定格は、負のドレイン電流に対して、主電流経路が高速整流器を通過することを確実にするために、ＭＯＳＦＥＴｐ－ｎボディダイオードの電流定格より高くする必要がある。この解決策は、主に３つの欠点を有する。第１の欠点は、外部高速整流器の大面積である。この外部ダイオードは、大きい寄生出力容量を導入し、スイッチング周波数を制限する。第２の欠点は、接続の信頼性を低下させ、寄生インダクタンスを増加させるワイヤボンディングの必要性である。第３の欠点は、高いシステムコストである。
特許文献１は、ＪＢＳダイオードが集積されたＶＤＭＯＳＦＥＴを開示する。この設計の主な利点は、両方のデバイスが同じチップに集積されることである。しかし、これらのデバイスは並列にのみ集積されることができ、同じユニットセル及びドリフト層領域を共有しないので、集積は制限される。特許文献１に開示されるように、例えば、図面において、ＪＢＳダイオードの最小サイズは１０μｍに近い。この結果、ドリフト領域は、伝導時にＭＯＳＦＥＴ及びＪＢＳダイオードのためには共有されず、出力寄生容量の観点から利得は低い。その上に、ＭＯＳＦＥＴ及びＪＢＳダイオード処理のための共有プロセスステップは制限される。この結果、この解決策は、大幅なコスト削減をもたらさない。
特許文献２は、ＳｉＣトレンチＭＯＳＦＥＴ、及びショットキー金属が堆積される余分のトレンチをエッチングすることによるショットキーダイオードの集積を含む設計を開示する。この特徴は、特許文献２の図１～図３において２０として示される。この設計は、特許文献２におけるＶＤＭＯＳＦＥＴの解決策より高い集積密度を有する。しかし、早期のデバイス破壊を回避するために、ゲートトレンチは高電界に対してシールドされるべきである。同様のダブルトレンチ設計が、今日、トレンチＭＯＳＦＥＴのために商業的に使用されるが、ダイオードトレンチは、ゲートトレンチを高電界に対してシールドするために、ショットキーコンタクトの代わりにｐ－ｎ接合で構成される。このｐ－ｎ接合はまた、ボディダイオードとして使用される。
従来技術においては、ＭＯＳＦＥＴに組み込まれたショットキー領域を有する既知のデバイスがある（例えば、非特許文献１及び２を参照）。しかし、ＪＢＳダイオード及びＭＯＳＦＥＴは、一実施形態においては、デバイスチップ領域の異なる部分に置かれ、この結果、同じドリフト層領域を共有しない。別の実施形態においては、ＪＢＳダイオード及びＭＯＳＦＥＴは、埋込みグリッドと組み合わされない。
要約すると、該技術において、改良されたデバイスを提供する必要性がある。
米国特許６，９７９，８６３号明細書 米国特許５，６９３，５６９号明細書
W. Sung et al On Developing One-Chip Integration of 1.2 kV SiC MOSFET and JBS Diode (JBSFET) in IEEE Transactions on Industrial Electronics, Volume: 64, Issue: 10, Oct. 2017 W. Sung et al in Monolithically Integrated 4H-SiC MOSFET and JBS Diode (JBSFET) Using a Single Ohmic/Schottky Process Scheme in IEEE Electron Device Letter, Volume: 37, Issue 12, Dec. 2016 Stephani, D., & Friedrichs, P. (2006). Silicon carbide junction field effect transistors. International journal of high speed electronics and systems, 16(03), 825-854
本発明の目的は、従来技術の欠点の少なくとも幾つかを取り除き、埋込みグリッド材料構造の上にＭＯＳＦＥＴと集積された改良された還流ショットキーダイオードを提供することである。
本発明の実施形態は、埋込みグリッド材料構造の上にショットキーダイオード及びＤＭＯＳＦＥＴ又はトレンチＭＯＳＦＥＴをモノリシックに集積するための方法及び解決策を提供する。
広範な研究の後に、別の層によって阻止時に電界をシールドするために、埋込みグリッド（ＢＧ）を接合障壁として使用することによってパワーＭＯＳＦＥＴ及びショットキーダイオードを集積することによって、利点が得られることができることが発見された。
第１の態様においては、デバイスであって、
ｎ型基板（１）と、
ｎ型基板（１）の上のｎ型ドリフトエピタキシャル層（３）と、
ｎ型ドリフトエピタキシャル層（３）の上のｎ型エピタキシャル再成長層（６）と、
ｎ型ドリフトエピタキシャル層（３）においてグリッドを備え、ｎ型エピタキシャル再成長層（６）と接触するｐ型グリッド層（４）と、
ｎ型ドリフトエピタキシャル層（３）にあり、ｎ型エピタキシャル再成長層（６）と接触するｐ型フィーダ層（５）であって、グリッド層（４）とｐ型フィーダ層（５）とが接続されている、ｐ型フィーダ層（５）と、
少なくとも部分的にｐ型フィーダ層（５）の上に与えられたオーミックコンタクト（７）と、
ｐウェル領域（８ａ、８ｂ）と、
ｎ＋ソース領域（９ａ、９ｂ）と、
ゲート酸化物（１０）と、
ソースオーミックコンタクト（１１）であって、オーミックコンタクト（７）は、メタライズ層（１４）を介してソースオーミックコンタクト（１１）に接続され、ｐウェル領域（８ａ、８ｂ）は、ｎ型エピタキシャル再成長層（６）、ｎ＋ソース領域（９ａ、９ｂ）、ゲート酸化物（１０）、及びソースオーミックコンタクト（１１）と接触するように配置され、ｎ＋ソース領域（９ａ、９ｂ）は、ｐウェル領域（８ａ、８ｂ）、ゲート酸化物（１０）、及びソースオーミックコンタクト（１１）と接触するように配置されている、ソースオーミックコンタクト（１１）と、
ゲートコンタクト（１２）と、
メタライズ層（１４）からのゲートコンタクト（１２）領域の絶縁のための絶縁層（１３）であって、ゲート酸化物（１０）は、ｐウェル領域（８ａ、８ｂ）、ｎ＋ソース領域（９ａ、９ｂ）、ゲートコンタクト（１２）、及び絶縁層（１３）と接触し、ゲート酸化物（１０）は、任意にｎ型エピタキシャル再成長層（６）及びソースオーミックコンタクト（１１）と接触する、絶縁層（１３）と、
ショットキーコンタクト（１５）であって、メタライズ層（１４）は、少なくとも部分的にデバイスの上に与えられ、ショットキーコンタクト（１５）と接触し、ショットキーコンタクト（１５）は、ｎ型エピタキシャル再成長層（６）と接触する、ショットキーコンタクト（１５）と、
ドレインオーミックコンタクト及びメタライズ層（１７）と
を備えるデバイスが提供される。
更なる態様及び実施形態は、参照によって本明細書に具体的に組み込まれる添付の特許請求の範囲において画定される。
設計の１つの利点は、表面又は他の材料に対する界面において電界を低下させるための特別な構造のために面積を犠牲にすることなく、表面積全体がＭＯＳＦＥＴ及びショットキーダイオード構造のために使用されることができることである。ＭＯＳＦＥＴ及びショットキーダイオードは、同じユニットセルにおいて互いに非常に近接して置かれることができ、その結果、同じドリフト層を共有することができる。還流ショットキーダイオードは、ＭＯＳＦＥＴチップのみとほぼ同じ面積においてＭＯＳＦＥＴと集積されることができる。この結果、２つの別個のチップを使用することと比較して、幾つかの実施形態においては、総面積をほぼ５０％削減することができる。
別の利点は、最も高い電界が、ＢＧ領域に対する接合部に近接するドリフト層（３）に現れ、この結果、ドリフト層（３）が、ショットキーダイオード又はＭＯＳＦＥＴの設計ルールによって制限されないことである。従って、ＰｉＮ整流器のためのパンチスルー設計に応じて、ドリフト層（３）の厚さを減少させ、ドーピング濃度を増加させることができる。これは、電圧阻止性能に影響を与えることなく、デバイスの高導電率及び低オン抵抗をもたらす。埋込みグリッド以外に、ショットキーコンタクト（１５）又はゲート酸化物（１０）に近接する高電界を取り扱うための追加の対策は必要ではなく、これは、デバイスの一部の自由な設計及び配置を与える。
更に別の利点は、例えば、Ｐチャネル（Ｐウェル）がシールド領域の一部である、特許文献１に開示されるような現在利用可能な設計とは異なり、共有ドリフト層及び別個のＢＧシールド阻止部は、デバイスの寸法、ショットキーダイオード領域に対するＭＯＳＦＥＴの比率、Ｐチャネル（Ｐウェル）及びＪＦＥＴチャネルのドーピング濃度及び厚さ、並びにＭＯＳＦＥＴ及びショットキーダイオードセルのそのグリッドに対する位置合わせに関係のない配置に関して、ＭＯＳＦＥＴ及びショットキーダイオードデバイスの設計におけるより多くの自由度を与えることである。
更なる利点は、容量が非常に低く、別個のチップ間の接続における寄生インダクタンスが回避されるので、集積デバイスが２つのデバイスを有する標準的な構成より高い周波数で動作することできることである。
電流がＭＯＳＦＥＴとショットキーダイオードとの間で切り換えられる場合には、２チップの解決策と比較して、集積チップの更により均一な加熱がある。
更に別の利点は、ショットキーダイオードの低順方向電圧降下に起因して、ＭＯＳＦＥＴボディダイオードを還流ダイオードとして使用する場合と比較して低損失である。加えて、バイポーラ劣化が回避される。
他の集積化の解決策と比較して、ユニットセルにおけるショットキーダイオードのサイズは、リーク電流によって制限されず、この結果、用途の仕様に合わせて設計されることができる。高電流でのｐ型グリッド層（４）におけるｐｎダイオードの作動点は、ｐ型フィーダ層（５）の設計によって更に画定されることができる。ｐ型グリッド層（４）はまた、埋込みグリッド又はＢＧとして参照されてもよい。ｐ型フィーダ層（５）はまた、単に「フィーダ」として参照されてもよい。
ＢＧは、阻止モードにおいて、ＭＯＳＦＥＴとショットキーダイオードとの両方のアバランシェ能力を保証する。
更なる利点は、ＭＯＳＦＥＴ及びショットキーダイオードを集積するための追加のフォトリソグラフィステップがなく、又は非常に少ないことである。この結果、コストは、２チップの解決策と比較してより低い。
本発明が、添付の図面を参照して説明される。
本発明による埋込みグリッド（ＢＧ）構造の上のＤＭＯＳＦＥＴ及びショットキー整流器の集積の断面概略図を示す。ＭＯＳＦＥＴとショットキーとの間にＰ＋ドーピングは要求されず、Ｐウェル（８ａ、８ｂ）のドーピングを低くさせることができる。ショットキーコンタクト（１５）のサイズは、リーク電流によって制限されない。ｎ型基板（１）、ｎ＋型エピタキシャルバッファ層（２）、ｎ型ドリフトエピタキシャル層（３）、ｐ型グリッド層（４）、ｐ型フィーダ層（５）、ｎ型エピタキシャル再成長層（６）、オーミックコンタクト（７）、ｐウェル領域（８ａ、８ｂ）、ｎ＋ソース領域（９ａ、９ｂ）、ゲート酸化物（１０）、ソースオーミックコンタクト（１１）、ゲートコンタクト（１２）、絶縁層（１３）、メタライズ層（１４）、ショットキーコンタクト（１５）、ＪＦＥＴ領域（１６）、及びメタライズ層（１７）が示される。 図１ａと同様の実施形態を示すが、ショットキーコンタクト（１５）は、Ｐウェルエピタキシャル層（８ｂ）の下にエッチングされる。 ＢＧの上のトレンチＭＯＳＦＥＴ及びショットキー整流器の集積の概略断面図を示す。トレンチ角部又はショットキーコンタクト（１５）において、電界をシールドするための表面積は必要ではない。ショットキーコンタクト（１５）のサイズは、リーク電流によって制限されない。 左図が本発明による図１及び図２に表示された構造の等価電子回路であり、右図がボディダイオードを有する標準ＭＯＳＦＥＴの等価電子回路である。 本発明の実施形態を示す。ｎ型基板（１）、ｎ＋型エピタキシャルバッファ層（２）、ｎ型ドリフトエピタキシャル層（３）、ｐ型グリッド層（４）、ｐ型フィーダ層（５）、ｎ型エピタキシャル再成長層（６）、オーミックコンタクト（７）、ｐウェル領域（８ａ、８ｂ）、ｎ＋ソース領域（９ａ、９ｂ）、ゲート酸化物（１０）、ソースオーミックコンタクト（１１）、ゲートコンタクト（１２）、絶縁層（１３）、メタライズ層（１４）、ショットキーコンタクト（１５）、メタライズ層（１７）、及びエピタキシャル成長ｐ型領域（１８）が示される。この特定の実施形態においては、角部の影響を緩和するために、ｐ型フィーダ層（５）は、エピタキシャル成長ｐ型領域（１８）の角部にのみ近接して与えられる。図４から分かるように、ｐ型フィーダ層（５）の上部とエピタキシャル成長ｐ型領域（１８）の下部の間には距離がある。この距離は０～５μｍの間隔内である。 ｐ型フィーダ層（５）及びエピタキシャル成長ｐ型領域（１８）の構成を除いて、図４と同じ部分及び図４とほぼ同じデバイスを有する本発明による別の実施形態を示す。 本発明によるデバイスの一部を示し、幾つかの部分は明確にするために示されない。メタライズ層（１７）、ｎ型基板（１）、ｎ＋型エピタキシャルバッファ層（２）、ｎ型ドリフトエピタキシャル層（３）、及びエピタキシャル成長ｐ型領域（１８）、並びにｎ型基板（１）と平行な平面、及び平面におけるエピタキシャル成長ｐ型領域（１８）の投影であって、平面が平面における投影の境界線（ｌ）を含む、投影が示される。平面における境界線（ｌ）の周囲は、境界線（ｌ）から周囲における任意の点の距離が最大０．５μｍであるように実線と共に示される。周囲領域の任意の角部は、線の周囲が境界線（ｌ）に沿って移動する半径０．５μｍの円によって決定されるように丸められる。
本発明が詳細に開示及び説明される前に、本発明は、本明細書に開示される特定の化合物、構成、方法ステップ、基板、及び材料に、このような化合物、構成、方法ステップ、基板、及び材料が多少異なる場合があるように、限定されないことが理解されたい。本明細書で用いられる用語は、特定の実施形態を説明する目的のためにのみ使用され、本発明の範囲は添付の特許請求の範囲及びその均等物によってのみ限定されるので、限定することが意図されないことがまた理解されたい。
本明細書及び添付の特許請求の範囲において使用されるように、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈が明らかに他のことを指示しない限り、複数の指示対象を含むことに留意しなければならない。
本明細書及び特許請求の範囲全体を通して使用されるような「埋込みグリッド」は、１つの導電型を反対の導電型を有する材料において有する材料のグリッド構造を示す。
本明細書及び特許請求の範囲全体を通して使用されるような「導電型」は、半導体材料における導電性のタイプを示す。ｎ型は電子伝導を示し、過剰な電子が半導体において移動して電流が流れることを意味し、ｐ型は正孔伝導を示し、過剰な正孔が半導体において移動して電流が流れることを意味する。ｎ型半導体材料はドナードーピングによって実現され、ｐ型半導体材料はアクセプタードーパントによって実現される。ＳｉＣにおいては、一般的に、窒素がドナードーパントとして使用され、アルミニウムがアクセプタードーパントとして使用される。材料がＳｉＣのようなドープされた半導体である場合には、材料は導電型ｐ又は導電型ｎの何れかを有する。当業者は、半導体デバイスにおいて、全てのｐドープ材料がｎドープ材料に交換される場合には、全てのｎドープ材料がｐドープ材料に交換されることができ、すなわち、ｎ及びｐは場所を変えることができ、更には同様のデバイスが得られることができることを認識する。
本明細書及び特許請求の範囲全体を通して使用されるような「ドープ」は、ＳｉＣのような真性半導体が、その電気的特性を変調し、外因性半導体になるように不純物が追加されたことを示す。
本明細書及び特許請求の範囲全体を通して使用されるような「エピタキシャル」は、材料がエピタキシャル成長、この場合にはＳｉＣのエピタキシャル成長で製造されたことを示す。
本明細書及び特許請求の範囲全体を通して使用されるような「基板」は、その上にパワーデバイスが構築される一片の材料を示す。
他に何も画定されない場合には、本明細書で使用される任意の用語及び科学用語は、本発明が関係する当業者によって一般的に理解される意味を有することが意図される。
第１の態様において、デバイスであって、
ｎ型基板（１）と、
ｎ型基板（１）の上のｎ型ドリフトエピタキシャル層（３）と、
ｎ型ドリフトエピタキシャル層（３）の上のｎ型エピタキシャル再成長層（６）と、
ｎ型ドリフトエピタキシャル層（３）においてグリッドを備え、ｎ型エピタキシャル再成長層（６）と接触するｐ型グリッド層（４）と、
ｎ型ドリフトエピタキシャル層（３）にあり、ｎ型エピタキシャル再成長層（６）と接触するｐ型フィーダ層（５）であって、グリッド層（４）とｐ型フィーダ層（５）とが接続されている、ｐ型フィーダ層（５）と、
少なくとも部分的にｐ型フィーダ層（５）の上に与えられたオーミックコンタクト（７）と、
ｐウェル領域（８ａ、８ｂ）と、
ｎ＋ソース領域（９ａ、９ｂ）と、
ゲート酸化物（１０）と、
ソースオーミックコンタクト（１１）であって、オーミックコンタクト（７）は、メタライズ層（１４）を介してソースオーミックコンタクト（１１）に接続され、ｐウェル領域（８ａ、８ｂ）は、ｎ型エピタキシャル再成長層（６）、ｎ＋ソース領域（９ａ、９ｂ）、ゲート酸化物（１０）、及びソースオーミックコンタクト（１１）と接触するように配置され、ｎ＋ソース領域（９ａ、９ｂ）は、ｐウェル領域（８ａ、８ｂ）、ゲート酸化物（１０）、及びソースオーミックコンタクト（１１）と接触するように配置されている、ソースオーミックコンタクト（１１）と、
ゲートコンタクト（１２）と、
メタライズ層（１４）からのゲートコンタクト（１２）領域の絶縁のための絶縁層（１３）であって、ゲート酸化物（１０）は、ｐウェル領域（８ａ、８ｂ）、ｎ＋ソース領域（９ａ、９ｂ）、ゲートコンタクト（１２）、及び絶縁層（１３）と接触し、ゲート酸化物（１０）は、任意にｎ型エピタキシャル再成長層（６）及びソースオーミックコンタクト（１１）と接触する、絶縁層（１３）と、
ショットキーコンタクト（１５）であって、メタライズ層（１４）は、少なくとも部分的にデバイスの上に与えられ、ショットキーコンタクト（１５）と接触し、ショットキーコンタクト（１５）は、ｎ型エピタキシャル再成長層（６）と接触する、ショットキーコンタクト（１５）と、
ドレインオーミックコンタクト及びメタライズ層（１７）と
を備えるデバイスが提供される。
当業者は、特許請求の範囲及び本明細書がｎ型基板（１）、ｎ型ドリフトエピタキシャル層（３）、及び型グリッド層（４）、等を画定する場合であっても、全てのｎドープ（ｎ型）材料をｐドープ（ｐ型）材料にし、全てのｐドープ（ｐ型）材料をｎドープ（ｎ型）材料にするように、全てのｎ型材料及びｐ型材料が交換されることができることを認識する。今日、最も一般的な市販の基板はｎ型であり、この結果、特許請求の範囲及び本明細書において、ｎ型基板が選択されるが、全てのｎ型材料及びｐ型材料が交換される場合には、本発明は同等に良好な結果で使用されることができる。
一実施形態においては、デバイスは、ｎ型基板（１）とｎ型ドリフトエピタキシャル層（３）との間にｎ＋型エピタキシャルバッファ層（２）を備える。
一実施形態においては、デバイスは、ｎ型エピタキシャル再成長層（６）、ｐウェル領域（８ａ）、及びゲート酸化物（１０）と接触するＪＦＥＴ領域（１６）を備える。一実施形態においては、ＪＦＥＴ領域は、ｎ型ドープＪＦＥＴ領域である。
一実施形態においては、ｐウェル領域は、注入層（８ａ）を備える。
一実施形態においては、ｐウェル領域は、エピタキシャル層（８ｂ）を備える。
一実施形態においては、ｎ＋ソース領域は、注入層（９ａ）を備える。
一実施形態においては、ｎ＋ソース領域は、エピタキシャル層（９ｂ）を備える。
一実施形態においては、ゲートコンタクト（１２）はポリシリコンを含む。
一実施形態においては、ショットキーコンタクト（１５）は金属を含む。
一実施形態においては、ショットキーコンタクト（１５）はポリシリコンを含む。
一実施形態においては、オーミックコンタクト（７）は金属を含む。このような実施形態においては、オーミックコンタクト（７）は、金属オーミックコンタクトと呼ばれる。
一実施形態においては、ｐ型グリッド層（４）は複数のグリッドを含み、グリッドの少なくとも一部は、グリッドの下に中央に位置決めされた棚部を有し、棚部は、ｎ型基板（１）に向かって位置決めされ、棚部は、グリッドより小さい横寸法を有する。この特徴は、グリッドの電界シールド効率を向上させ、デバイスの表面における電界を減少させる。これは、阻止電圧を増加させ、順方向抵抗を追加することなくリーク電流を低下させる。或いは、この設計で、より広いグリッドの離間が使用されることができ、低オン抵抗をもたらす。構造は、不良位置合わせ、イオン注入におけるドーズ量及びエネルギー変動、エッチング深さ、等のようなプロセス変動に対してより耐性がある。
一実施形態においては、ｐ型グリッド層（４）は複数のグリッドを含み、各グリッドは上部及び下部を備え、下部はｎ型基板（１）に面し、上部はエピタキシャル成長を使用して製造され、下部はイオン注入を使用して製造される。一実施形態においては、丸い角部を有するグリッド及び高ドーピングレベルを有する上部を製造することが可能である。効率的な電圧阻止、高電流伝導、低総抵抗、高サージ電流能力、及び高速スイッチングを有する構成要素を製造することが可能である。
図１ａ、図１ｂ、及び図２に描写される実施形態は、デバイスにおいて反復されることが意図される、ＭＯＳＦＥＴ及びショットキーダイオードを有する反復ユニットセルの表現である。共有ドリフト層及び埋込みグリッドの存在は、反復単位が反復される方法に関する様々な設計を可能にする。デバイスの一実施形態においては、構造（８－１３）（Ｍ）及びショットキーコンタクト（１５）（Ｓ）は、構造（８－１３）及びショットキーコンタクト（１５）が交互になり、ショットキーコンタクト（１５）が全ての構造（８－１３）間にある（－Ｍ－Ｓ－Ｍ－Ｓ－Ｍ－Ｓ－Ｍ－）ように反復される。
一実施形態においては、全ての第２の構造（８～１３）（Ｍ）間に、構造が－Ｍ－Ｍ－Ｓ－Ｍ－Ｍ－Ｓ－Ｍ－Ｍ－Ｓ－Ｍ－Ｍ－であるように、ショットキーコンタクト（１５）（Ｓ）がある。他の組み合わせがまた含まれる。全ての実施形態は、少なくとも１つのオーミックコンタクト（７）及び他の必要な特徴を含む。
一実施形態においては、メタライズ層（１４）は、ゲート（１２）を除く全ての露出部分と接触するようにデバイスの表面に与えられる。
一実施形態においては、ｎ型エピタキシャル再成長層（６）は、ドリフト層又は電流拡散層の何れかとして異なるドーピングレベル及び厚さを有する少なくとも２つのｎ型エピタキシャル再成長層を含む。電流拡散層は、電流の分布を改良し、この結果、デバイスの性能を改良することができる。一実施形態においては、ｐ型グリッド層（４）に最も近接するｎ型エピタキシャル再成長層（６）は、ｐ型グリッド層（４）から最も離間するｎ型エピタキシャル再成長層（６）と比較して、より高いドーピング濃度を有する。別の実施形態においては、ｐ型グリッド層（４）に最も近接するｎ型エピタキシャル再成長層（６）は、ｐ型グリッド層（４）から最も離間するｎ型エピタキシャル再成長層（６）と比較して、より低いドーピング濃度を有する。一実施形態においては、ｎ型エピタキシャル再成長層（６）は、ドーピング濃度において勾配を有する。一実施形態においては、勾配は、ｐ型グリッド層（４）に最も近接する部分において最も高いドーピング濃度を有する。別の実施形態においては、勾配は、ｐ型グリッド層（４）に最も近接する部分において最も低いドーピング濃度を有する。一実施形態においては、ｐ型グリッド層（４）から離間するにつれて、低から高に、そして低への勾配がある。このような一実施形態においては、ｎ型エピタキシャル再成長層（６）におけるドーピング濃度は、ｎ型エピタキシャル再成長層（６）の中央部分と比較して、ｐ型グリッド層（４）に最も近接する部分及びｐ型グリッド層（４）から最も離間する部分においてより低い。
一実施形態においては、ｐ型グリッド層（４）は、少なくとも第１の方向に反復構造を有し、反復構造は、少なくとも第１の方向に規則的な距離で反復し、構造（８～１３）及びショットキーコンタクト（１５）は、少なくとも第２の方向に反復構造を有し、反復構造は、少なくとも第２の方向に規則的な距離で反復する。第１の方向は、選択された方向に沿って移動する場合に規則的にそれ自体を反復する反復構造があるように選択された任意の方向である。方向に反復構造があるか否かを決定するために、その方向に線が引かれ、線に交差する任意の構造が、構造が反復するか否かを見るために調べられる。１つの反復する特徴から次の対応する反復する特徴の距離は、ピッチと呼ばれる。同じことが第２の方向に当てはまる。第１及び第２の方向は、同じであっても異なっていてもよい。
一実施形態においては、任意の可能な画定された方向に沿って、ｐ型グリッド層（４）の反復構造間の距離は、構造（８～１３）及びショットキーコンタクト（１５）の反復構造間の距離と同じではなく、距離は同じ方向に沿って測定される。この結果、ｐ型グリッド層（４）の反復構造と（８～１３）及び（１５）の反復構造との間に位置合わせはない。これは、ｐ型グリッド層（４）が上部に多くの異なる反復構造を有するように設計されることができるので、構成要素の製造に関する利点がある。
一実施形態においては、反復構造は、第１の方向が第２の方向とは同じでないように異なる方向にある。代替の実施形態においては、反復構造は同じ方向にあり、すなわち、第１及び第２の方向は同じである。一実施形態においては、反復構造は、グリッドを形成する線と六角形との組み合わせである。別の実施形態においては、反復構造は、グリッドを形成する線と正方形との組み合わせである。他の組み合わせがまた含まれる。
一実施形態においては、オーミックコンタクト（７）と接触する少なくとも１つのエピタキシャル成長ｐ型領域（１８）があり、ｐ型フィーダ層（５）は、各エピタキシャル成長ｐ型領域（１８）のための少なくとも１つの領域を備え、ｎ型基板（１）と平行な平面におけるエピタキシャル成長ｐ型領域（１８）の投影は、エピタキシャル成長ｐ型領域（１８）の投影を制限する境界線（ｌ）を有し、ｐ型フィーダ層（５）は、少なくとも、ｎ型基板（１）に平行な平面におけるｐ型フィーダ層（５）の投影が境界線（ｌ）の周囲にあって、境界線（ｌ）から周囲における任意の点の距離が最大０．５μｍであるように与えられ、ｐ型フィーダ層（５）はまた、エピタキシャル成長ｐ型領域（１８）の下部からｐ型フィーダ層（５）の上部の距離が０～５μｍの範囲にあるように与えられ、上方向は、ｎ型基板（１）から垂直に離間する方向によって与えられる。少なくとも１つのエピタキシャル成長ｐ型領域（１８）を含む実施形態が図４に描写される。この実施形態の利点は、この技術を使用して可能である高ドープのエピタキシャル成長ｐ型領域（１８）に起因する改良された注入効率に起因する低順方向電圧降下に起因する高サージ電流能力を含む。更に、ｐ型フィーダ層（５）及びエピタキシャル成長ｐ型領域（１８）の寸法及びドーピングプロファイルを変えることによって、様々な電圧クラスのための設計の柔軟性がある。エピタキシャル成長ｐ型領域（１８）を含む基板、及びｎ型基板（１）と平行な平面におけるその投影の図が、図６に示される。境界線（ｌ）の周囲は、半径０．５μｍの円が境界線（ｌ）に沿って移動するように決定されることができ、円で掃引された領域は、境界線（ｌ）から周囲における任意の点の距離が最大０．５μｍになるように周囲内にある。これは、境界線（ｌ）の任意の形状に適用可能である。エピタキシャル成長ｐ型領域（１８）が非常に長いトレンチの形態を有する場合には、２つの境界線があってもよい。そして、上から視られた場合、すなわち、ｎ型基板（１）の最大領域を見ている位置から視られた場合、ｐ型フィーダ層（５）は、エピタキシャル成長ｐ型領域（１８）の境界に近接して、より詳細には境界線から±０．５μｍ以内に与えられる。これは、境界線から±０．５μｍの周囲を画定し、ｐ型フィーダ層（５）は、少なくともこの周囲において与えられ、それはまた、この周囲の外側に与えられることができる。また、ｐ型フィーダ層（５）は、側面から見られると、すなわち、デバイスを横に切って見ると、エピタキシャル成長ｐ型領域（１８）にかなり近接して与えられるべきである。そして、ｐ型フィーダ層（５）は、エピタキシャル成長ｐ型領域（１８）と接触し、又はエピタキシャル成長ｐ型領域（１８）の下の最大５μｍにある。エピタキシャル成長ｐ型領域（１８）の投影が境界線（ｌ）を決定するために使用されるので、エピタキシャル成長ｐ型領域（１８）の最大部分がｐ型フィーダ層（５）の位置を決定する。図４に示される方向のｐ型フィーダ層（５）の断面は直角にかなり近いので、この条件は、ｐ型フィーダ層（５）が少なくとも角部に近接して与えられることを意味し、それらは、鋭い角部の電場に対する影響を軽減する。
本発明は、パワーＭＯＳＦＥＴ及びショットキーダイオードを高集積密度で集積するための解決策である。これは、別の層によって阻止時に電界をシールドするために、埋込みグリッド（ＢＧ）を接合障壁として使用することによって行われる。これによって、表面積全体が、電界を低下させるために、特別な構造のための領域を犠牲にすることなくＭＯＳＦＥＴ及びショットキー構造のために使用されることができる。ＭＯＳＦＥＴ及びショットキーダイオードは、同じユニットセルにおいて互いに非常に近接して置かれることでき、この結果、同じドリフト層を共有することができる。ショットキーコンタクトのサイズは、ＭＯＳＦＥＴからのシールドによって制限されず、ＭＯＳＦＥＴ領域とショットキーダイオード領域との間の比率は自由に選択されることができる。
グリッド層は、高電界に対して最上層をシールドする。この結果、ＤＭＯＳＦＥＴのために、ｐウェルのドーピング濃度を、標準的なＤＭＯＳＦＥＴ構造より低下させることができる。ｐウェルの低ドーピング濃度は、高チャネル移動度をもたらし、この結果、低抵抗及び増加した電流密度をもたらす。それ故に、ＢＧ設計で、ＤＭＯＳＦＥＴ及びショットキーダイオードの集積は、既存のＤＭＯＳＦＥＴ技術と比較して、同じ電流定格のためにダイサイズを大幅に増加させない。
ショットキーダイオードのアノード及びＭＯＳＦＥＴのソースコンタクトは、厚いメタライズ層（１４）を介して接続される。高レベルのサージ電流能力は、ＢＧフィーダ（５）及びフィーダ（７）への接触領域によって画定される。等価のデバイス回路図が図３に示される。
ＢＧへのフィーダの設計は、ショットキーコンタクト（１５）とＢＧ（４、５）との間で電圧降下があるので、フィーダＰＮダイオード（３、５、７）及びＢＧ（４）が伝導するべきである電圧を選択することを可能にする。ＰＮ接合における高電流レベルは、いわゆるバイポーラ劣化を引き起こす場合がある。ＰＮ接合ダイオード（３、５、７）は、通常の動作時にはアクティブではないが、サージ過電流のための保護として機能する。加えて、ＭＯＳＦＥＴのｐウェル（８ａ、８ｂ）から物理的に分離されているＢＧ（４）は、阻止モードでデバイスのアバランシェ能力を保証し、この結果、追加の保護機能を提供する。
ＭＯＳＦＥＴ及びショットキーダイオードの集積は、余分なフォトリソグラフィステップを追加しない。例えば、ポリシリコンゲートコンタクトをショットキーコンタクトとして、非特許文献３に開示されるように使用することができ、その開示は全体として組み込まれる。他の方法は、同じプロセスステップで薄いショットキーコンタクト層（例えば、Ｔｉ、Ｎｉ・・・）及び厚い金属層（例えば、Ａｌ、Ａｇ・・・）を堆積することである。
必要に応じて、ショットキーコンタクト（１５）領域をパターン化するために、ゲート酸化物層（１０）の代わりに分離層（１３）が使用されることができる。

Claims (19)

  1. デバイスであって、
    ｎ型基板（１）と、
    前記ｎ型基板（１）の上のｎ型ドリフトエピタキシャル層（３）と、
    前記ｎ型ドリフトエピタキシャル層（３）の上のｎ型エピタキシャル再成長層（６）と、
    前記ｎ型ドリフトエピタキシャル層（３）においてグリッドを備え、前記ｎ型エピタキシャル再成長層（６）と接触するｐ型グリッド層（４）と、
    前記ｎ型ドリフトエピタキシャル層（３）にあり、前記ｎ型エピタキシャル再成長層（６）と接触するｐ型フィーダ層（５）であって、前記グリッド層（４）と前記ｐ型フィーダ層（５）とが接続されている、ｐ型フィーダ層（５）と、
    少なくとも部分的に前記ｐ型フィーダ層（５）の上に与えられたオーミックコンタクト（７）と、
    ｐウェル領域（８ａ、８ｂ）と、
    ｎ＋ソース領域（９ａ、９ｂ）と、
    ゲート酸化物（１０）と、
    ソースオーミックコンタクト（１１）であって、前記オーミックコンタクト（７）は、メタライズ層（１４）を介して前記ソースオーミックコンタクト（１１）に接続され、前記ｐウェル領域（８ａ、８ｂ）は、前記ｎ型エピタキシャル再成長層（６）、前記ｎ＋ソース領域（９ａ、９ｂ）、前記ゲート酸化物（１０）、及び前記ソースオーミックコンタクト（１１）と接触するように配置され、前記ｎ＋ソース領域（９ａ、９ｂ）は、前記ｐウェル領域（８ａ、８ｂ）、前記ゲート酸化物（１０）、及び前記ソースオーミックコンタクト（１１）と接触するように配置されている、ソースオーミックコンタクト（１１）と、
    ゲートコンタクト（１２）と、
    前記メタライズ層（１４）からのゲートコンタクト（１２）領域の絶縁のための絶縁層（１３）であって、前記ゲート酸化物（１０）は、前記ｐウェル領域（８ａ、８ｂ）、前記ｎ＋ソース領域（９ａ、９ｂ）、前記ゲートコンタクト（１２）、及び前記絶縁層（１３）と接触し、前記ゲート酸化物（１０）は、前記ｎ型エピタキシャル再成長層（６）及び前記ソースオーミックコンタクト（１１）と接触する、絶縁層（１３）と、
    ショットキーコンタクト（１５）であって、前記メタライズ層（１４）は、少なくとも部分的に前記デバイスの上に与えられ、前記ショットキーコンタクト（１５）と接触し、前記ショットキーコンタクト（１５）は、前記ｎ型エピタキシャル再成長層（６）と接触する、ショットキーコンタクト（１５）と、
    ドレインオーミックコンタクト及びメタライズ層（１７）と
    を備え、
    前記ｎ型エピタキシャル再成長層（６）は、ドーピング濃度において勾配を有する、
    デバイス。
  2. 前記デバイスは、前記ｎ型基板（１）と前記ｎ型ドリフトエピタキシャル層（３）との間にｎ＋型エピタキシャルバッファ層（２）を備える、請求項１に記載のデバイス。
  3. 前記デバイスは、前記ｎ型エピタキシャル再成長層（６）、前記ｐウェル領域（８ａ、８ｂ）、及び前記ゲート酸化物（１０）と接触するＪＦＥＴ領域（１６）を備える、請求項１又は２に記載のデバイス。
  4. 前記ｐウェル領域は、注入層（８ａ）を備える、請求項１～３の何れか一項に記載のデバイス。
  5. 前記ｐウェル領域は、エピタキシャル層（８ｂ）を備える、請求項１～３の何れか一項に記載のデバイス。
  6. 前記ｎ＋ソース領域は、注入層（９ａ）を備える、請求項１～５の何れか一項に記載のデバイス。
  7. 前記ｎ＋ソース領域は、エピタキシャル層（９ｂ）を備える、請求項１、２、３、及び５の何れか一項に記載のデバイス。
  8. 前記ゲートコンタクト（１２）はポリシリコンを含む、請求項１～７の何れか一項に記載のデバイス。
  9. 前記ショットキーコンタクト（１５）は金属を含む、請求項１～８の何れか一項に記載のデバイス。
  10. 前記ショットキーコンタクト（１５）はポリシリコンを含む、請求項１～８の何れか一項に記載のデバイス。
  11. 前記ｐ型グリッド層（４）は複数のグリッドを含み、前記グリッドの少なくとも一部は、前記グリッドの下に中央に位置決めされた棚部を有し、前記棚部は、前記ｎ型基板（１）に向かって位置決めされ、前記棚部は、前記グリッドより小さい横寸法を有する、請求項１～１０の何れか一項に記載のデバイス。
  12. 前記ｐ型グリッド層（４）は複数のグリッドを含み、各グリッドは上部及び下部を備え、前記下部は前記ｎ型基板（１）に面し、上部はエピタキシャル成長を使用して製造され、下部はイオン注入を使用して製造されている、請求項１～１１の何れか一項に記載のデバイス。
  13. 前記ｎ型エピタキシャル再成長層（６）は、ドリフト層又は電流拡散層の何れかとして異なるドーピングレベル及び厚さを有する少なくとも２つのｎ型エピタキシャル再成長層を含む、請求項１～１２の何れか一項に記載のデバイス。
  14. 前記ｐ型グリッド層（４）に最も近接する前記ｎ型エピタキシャル再成長層（６）は、前記ｐ型グリッド層（４）から最も離間する前記ｎ型エピタキシャル再成長層（６）と比較して、より高いドーピング濃度を有する、請求項１３に記載のデバイス。
  15. 前記ｐ型グリッド層（４）に最も近接する前記ｎ型エピタキシャル再成長層（６）は、前記ｐ型グリッド層（４）から最も離間する前記ｎ型エピタキシャル再成長層（６）と比較して、より低いドーピング濃度を有する、請求項１３に記載のデバイス。
  16. 前記ｎ型エピタキシャル再成長層（６）におけるドーピング濃度は、前記ｎ型エピタキシャル再成長層（６）の中央部分と比較して、前記ｐ型グリッド層（４）に最も近接する部分及び前記ｐ型グリッド層（４）から最も離間する部分においてより低い、請求項１３に記載のデバイス。
  17. 前記ｐ型グリッド層（４）は、少なくとも第１の方向に反復構造を有し、前記反復構造は、少なくとも前記第１の方向に規則的な距離で反復し、前記ｐウェル領域（８ａ、８ｂ）、前記ｎ＋ソース領域（９ａ、９ｂ）、前記ゲート酸化物（１０）、前記ソースオーミックコンタクト（１１）、前記ゲートコンタクト（１２）、及び前記絶縁層（１３）を含む構造と前記ショットキーコンタクト（１５）とは、少なくとも第２の方向に反復構造を有し、前記反復構造は、少なくとも前記第２の方向に規則的な距離で反復する、請求項１～１６の何れか一項に記載のデバイス。
  18. 前記第１の方向に沿った前記ｐ型グリッド層（４）の反復構造間の距離は、前記第２の方向に沿った前記構造と前記ショットキーコンタクト（１５）との反復構造間の距離と同じではない、請求項１７に記載のデバイス。
  19. 前記ｐウェル領域（８ａ、８ｂ）、前記ｎ＋ソース領域（９ａ、９ｂ）、前記ゲート酸化物（１０）、前記ソースオーミックコンタクト（１１）、前記ゲートコンタクト（１２）、及び前記絶縁層（１３）を含む構造と前記ショットキーコンタクト（１５）とは交互に反復され、前記ショットキーコンタクト（１５）は２つの前記構造の間にある、請求項１～１８の何れか一項に記載のデバイス。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE541402C2 (en) * 2017-09-15 2019-09-17 Ascatron Ab Integration of a schottky diode with a mosfet
SE542709C2 (en) 2018-05-22 2020-06-30 Ascatron Ab Buried grid with shield in a wide band gap material
JP7240970B2 (ja) * 2019-06-27 2023-03-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN114784108B (zh) * 2022-04-21 2023-05-05 电子科技大学 一种集成结势垒肖特基二极管的平面栅SiC MOSFET及其制作方法
CN114580332B (zh) * 2022-05-06 2022-08-12 深圳市威兆半导体股份有限公司 一种超结mosfet器件的仿真方法
CN114823911B (zh) * 2022-06-30 2022-10-04 成都蓉矽半导体有限公司 集成高速续流二极管的沟槽碳化硅mosfet及制备方法
CN116314253B (zh) * 2022-11-25 2025-11-21 天狼芯半导体(成都)有限公司 一种集成肖特基二极管的垂直碳化硅器件及制造方法
CN116110796B (zh) * 2023-04-17 2023-06-13 深圳平创半导体有限公司 集成sbd的碳化硅sgt-mosfet及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006647A (ja) 2002-03-26 2004-01-08 Toshiba Corp 半導体装置
JP2005229070A (ja) 2004-02-16 2005-08-25 Matsushita Electric Ind Co Ltd ショットキーバリアダイオードおよびその製造方法
JP2014170778A (ja) 2013-03-01 2014-09-18 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP2015026727A (ja) 2013-07-26 2015-02-05 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015192027A (ja) 2014-03-28 2015-11-02 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置およびその製造方法
JP2016009712A (ja) 2014-06-23 2016-01-18 住友電気工業株式会社 炭化珪素半導体装置

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL196122A (ja) 1951-11-30 1900-01-01
JPH08204179A (ja) 1995-01-26 1996-08-09 Fuji Electric Co Ltd 炭化ケイ素トレンチｍｏｓｆｅｔ
US6049108A (en) 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
JPH0982988A (ja) * 1995-09-14 1997-03-28 Toshiba Corp 半導体装置
JP3392665B2 (ja) * 1995-11-06 2003-03-31 株式会社東芝 半導体装置
SE9700141D0 (sv) 1997-01-20 1997-01-20 Abb Research Ltd A schottky diode of SiC and a method for production thereof
SE9704149D0 (sv) 1997-11-13 1997-11-13 Abb Research Ltd A semiconductor device of SiC and a transistor of SiC having an insulated gate
JPH11330498A (ja) * 1998-05-07 1999-11-30 Fuji Electric Co Ltd ショットキーバリアダイオードおよびその製造方法
EP1222694B1 (de) 1999-09-22 2005-02-02 SiCED Electronics Development GmbH & Co KG SiC-Halbleitervorrichtung mit einem Schottky-Kontakt und Verfahren zu deren Herstellung
FR2816113A1 (fr) 2000-10-31 2002-05-03 St Microelectronics Sa Procede de realisation d'une zone dopee dans du carbure de silicium et application a une diode schottky
US6573128B1 (en) 2000-11-28 2003-06-03 Cree, Inc. Epitaxial edge termination for silicon carbide Schottky devices and methods of fabricating silicon carbide devices incorporating same
US6621107B2 (en) * 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
US6855998B2 (en) 2002-03-26 2005-02-15 Kabushiki Kaisha Toshiba Semiconductor device
US6979863B2 (en) 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
JP4585772B2 (ja) 2004-02-06 2010-11-24 関西電力株式会社 高耐圧ワイドギャップ半導体装置及び電力装置
US7952139B2 (en) * 2005-02-11 2011-05-31 Alpha & Omega Semiconductor Ltd. Enhancing Schottky breakdown voltage (BV) without affecting an integrated MOSFET-Schottky device layout
US8901699B2 (en) 2005-05-11 2014-12-02 Cree, Inc. Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection
JP2007012858A (ja) 2005-06-30 2007-01-18 Toshiba Corp 半導体素子及びその製造方法
US20070029573A1 (en) 2005-08-08 2007-02-08 Lin Cheng Vertical-channel junction field-effect transistors having buried gates and methods of making
US20070228505A1 (en) 2006-04-04 2007-10-04 Mazzola Michael S Junction barrier schottky rectifiers having epitaxially grown p+-n junctions and methods of making
JP5071763B2 (ja) 2006-10-16 2012-11-14 独立行政法人産業技術総合研究所 炭化ケイ素半導体装置およびその製造方法
US7829709B1 (en) 2007-08-10 2010-11-09 Marquette University Cysteine prodrugs to treat schizophrenia and drug addiction
JP4599379B2 (ja) * 2007-08-31 2010-12-15 株式会社東芝 トレンチゲート型半導体装置
US8421148B2 (en) 2007-09-14 2013-04-16 Cree, Inc. Grid-UMOSFET with electric field shielding of gate oxide
EP2058854B1 (en) 2007-11-07 2014-12-03 Acreo Swedish ICT AB A semiconductor device
US8704295B1 (en) * 2008-02-14 2014-04-22 Maxpower Semiconductor, Inc. Schottky and MOSFET+Schottky structures, devices, and methods
US7851881B1 (en) 2008-03-21 2010-12-14 Microsemi Corporation Schottky barrier diode (SBD) and its off-shoot merged PN/Schottky diode or junction barrier Schottky (JBS) diode
US9093521B2 (en) * 2008-06-30 2015-07-28 Alpha And Omega Semiconductor Incorporated Enhancing Schottky breakdown voltage (BV) without affecting an integrated MOSFET-Schottky device layout
US8350549B2 (en) * 2010-10-29 2013-01-08 Panasonic Corporation Converter with switches having a diode region that is unipolar-conductive only in the reverse direction
JP5881322B2 (ja) 2011-04-06 2016-03-09 ローム株式会社 半導体装置
WO2013031212A1 (ja) 2011-08-29 2013-03-07 次世代パワーデバイス技術研究組合 双方向素子、双方向素子回路および電力変換装置
US8952481B2 (en) 2012-11-20 2015-02-10 Cree, Inc. Super surge diodes
CN103000698B (zh) 2012-11-23 2015-12-09 中国科学院微电子研究所 一种SiC结势垒肖特基二极管及其制作方法
US9142668B2 (en) 2013-03-13 2015-09-22 Cree, Inc. Field effect transistor devices with buried well protection regions
JP2014241368A (ja) 2013-06-12 2014-12-25 住友電気工業株式会社 炭化珪素半導体装置
US10062749B2 (en) 2013-06-18 2018-08-28 Monolith Semiconductor Inc. High voltage semiconductor devices and methods of making the devices
CN103441148B (zh) * 2013-08-13 2016-08-31 电子科技大学 一种集成肖特基二极管的槽栅vdmos器件
US10868169B2 (en) * 2013-09-20 2020-12-15 Cree, Inc. Monolithically integrated vertical power transistor and bypass diode
DE102014200429A1 (de) 2014-01-13 2015-07-16 Robert Bosch Gmbh Trench-MOSFET-Transistorvorrichtung, Substrat für Trench-MOSFET-Transistorvorrichtung und entsprechendes Herstellungsverfahren
JP6287377B2 (ja) 2014-03-11 2018-03-07 住友電気工業株式会社 ワイドバンドギャップ半導体装置
US9583482B2 (en) * 2015-02-11 2017-02-28 Monolith Semiconductor Inc. High voltage semiconductor devices and methods of making the devices
US9646964B2 (en) * 2015-07-23 2017-05-09 Vanguard International Semiconductor Corporation Semiconductor device
JP6400544B2 (ja) 2015-09-11 2018-10-03 株式会社東芝 半導体装置
JP6996082B2 (ja) * 2016-12-22 2022-01-17 富士電機株式会社 半導体装置および半導体装置の製造方法
SE541466C2 (en) * 2017-09-15 2019-10-08 Ascatron Ab A concept for silicon carbide power devices
SE541402C2 (en) * 2017-09-15 2019-09-17 Ascatron Ab Integration of a schottky diode with a mosfet

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006647A (ja) 2002-03-26 2004-01-08 Toshiba Corp 半導体装置
JP2005229070A (ja) 2004-02-16 2005-08-25 Matsushita Electric Ind Co Ltd ショットキーバリアダイオードおよびその製造方法
JP2014170778A (ja) 2013-03-01 2014-09-18 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP2015026727A (ja) 2013-07-26 2015-02-05 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015192027A (ja) 2014-03-28 2015-11-02 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置およびその製造方法
JP2016009712A (ja) 2014-06-23 2016-01-18 住友電気工業株式会社 炭化珪素半導体装置

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