JP7394851B2 - 量子コンピューティング・シミュレーションにおける制御ｎｏｔゲート並列化 - Google Patents

Description

量子計算のシミュレーションは、量子コンピューティング・システムのサイズに起因して、高性能コンピュータを使用しても直接シミュレートすることは困難であり得る。例えば、Ｓｍｅｌｙａｎｓｋｉｙ１らは、「implementation of a quantum simulator on a classical computer, that can simulate general single qubit gates and two-qubit controlled gates.」について論じている。Ｓｍｅｌｙａｎｓｋｉｙ１らの「qHiPSTER: The Quantum High Performance Software Testing Environment」、２０１６、arXiv:1601.07195v2 [quant-ph]、Abstractを参照されたい。さらに、Ｓｍｅｌｙａｎｓｋｉｙ１らは、「a number of single- and multi-node optimizations, including vectorization,multi-threading, cache blocking, as well as overlapping computation with communication」の実行について論じている。同文献を参照されたい。

しかしながら、これらのシミュレーションは、実行時間（例えば、シミュレートされる計算を実行するのに必要な時間）に関連するため、非効率的であり得る。これらのシミュレーションは、必要な記憶空間量に起因して非効率的でもあり得る。したがって、量子コンピューティング・シミュレーションを改善する機会が存在する。

以下では、本発明の１つまたは複数の実施形態の基本的理解を提供するための概要を提示する。本概要は、重要もしくは重大な要素を識別することを意図するものではなく、または本発明の特定の実施形態のいかなる範囲も、もしくは特許請求の範囲のいかなる範囲も描写することを意図するものではない。その唯一の目的は、後で提示される、より詳細な説明の前置きとして、簡略化した形態で概念を提示することである。本明細書で説明される本発明の実施形態では、量子コンピューティング・シミュレーションにおける制御ＮＯＴゲート並列化を容易にする、システム、コンピュータ実施方法、装置、またはコンピュータ・プログラム製品、あるいはその組合せが提供される。

本発明の一実施形態によれば、システムは、コンピュータ実行可能コンポーネントを記憶するメモリと、メモリに記憶されたコンピュータ実行可能コンポーネントを実行するプロセッサと、を含み得る。コンピュータ実行可能コンポーネントは、キュービット並べ替えの間に制御ＮＯＴゲートをシミュレートする複製コンポーネントを含み得る。コンピュータ実行可能コンポーネントは、また、制御ＮＯＴゲートが複製コンポーネントによってキュービット並べ替えの間にシミュレートされることに基づいて、メモリ・アクセス平衡化を実行する分析コンポーネントを含み得る。したがって、量子メモリのフラグメント化アクセスを軽減することまたは減少させることあるいはその両方の利点がもたらされ得る。さらに、別の利点は、スレッド・ローカリティの非効率性が軽減または減少され、あるいはその両方が行われ得ることであり得る。

本発明の別の実施形態によれば、コンピュータ実施方法は、プロセッサに動作可能に連結されたシステムによって、キュービット並べ替えの間に制御ＮＯＴゲートをシミュレートするステップを含み得る。このコンピュータ実施方法は、また、システムによって、キュービット並べ替えの間に制御ＮＯＴゲートをシミュレートするステップに基づいてメモリ・アクセス平衡化を実行するステップを含み得る。したがって、非効率的なスレッド・ローカリティ、または量子メモリのフラグメント化アクセス、あるいはその両方を軽減することまたは減少させることあるいはその両方の恩恵がもたらされ得る。

本発明のさらなる一実施形態によれば、制御ＮＯＴゲートの量子コンピューティング・シミュレーションを容易にするコンピュータ・プログラム製品が、本明細書において提供される。このコンピュータ・プログラム製品は、それで具現化されるプログラム命令を有するコンピュータ可読記憶媒体を含み得る。プログラム命令は、プロセッサに、キュービット並べ替えの間に制御ＮＯＴゲートをシミュレートさせるようにプロセッサによって実行可能であり得る。プログラム命令は、また、プロセッサに、制御ＮＯＴゲートがキュービット並べ替えの間にシミュレートされることに基づいてメモリ・アクセス平衡化を実行させ得る。したがって、量子メモリのフラグメント化アクセスの軽減または減少あるいはその両方をもたらす利点が、実現され得る。さらに、非効率的なスレッド・ローカリティの軽減または減少あるいはその両方をもたらす利点が、実現され得る。

本発明の別の実施形態は、プロセッサに動作可能に連結されたシステムによって、第１のキュービットおよび第２のキュービットを選択するステップであって、第１のキュービットが制御キュービットである、選択するステップを含み得る方法に関する。この方法は、また、システムによって、第１のキュービットを第２のキュービットと並べ替えるステップを含み得る。制御ＮＯＴゲートは、並べ替えるステップの間にシミュレートされ得る。このような方法の利点は、量子メモリのフラグメント化アクセスの軽減もしくは減少またはその両方、および／あるいは非効率的なスレッド・ローカリティの軽減もしくは減少またはその両方を含む。

本発明のさらなる別の実施形態は、制御キュービットの不平衡メモリ・アクセスを回避すると同時に制御ＮＯＴゲートの量子コンピューティング・シミュレーションの改善を容易にするコンピュータ・プログラム製品に関し、このコンピュータ・プログラム製品は、それで具現化されるプログラム命令を有するコンピュータ可読記憶媒体を含み、プログラム命令は、プロセッサに、制御キュービットおよび非制御キュービットを選択させるようにプロセッサによって実行可能であり、非制御キュービットおよび制御キュービットは、異なるキュービットである。プログラム命令は、また、プロセッサに、制御キュービットを非制御キュービットと並べ替えさせ、制御キュービットが非制御キュービットと並べ替えされる間に制御ＮＯＴゲートをシミュレートさせ得る。このようなコンピュータ・プログラム製品の利点は、非効率的なスレッド・ローカリティまたは量子メモリのフラグメント化アクセスあるいはその両方が、軽減または減少され、あるいはその両方が行われ得るということである。

は、各スレッドがローカル・メモリにアクセスする平衡メモリ・アクセスを含む、不均等メモリ・アクセス・アーキテクチャおよびキャッシュ・ラインの概略的表現である。 は、非効率的なスレッド・ローカリティに起因した不平衡メモリ・アクセスを含む、不均等メモリ・アクセス・アーキテクチャおよびキャッシュ・ラインの概略的表現である。 は、フラグメント化アクセスに起因した不平衡メモリ・アクセスを含む、不均等メモリ・アクセス・アーキテクチャおよびキャッシュ・ラインの概略的表現である。 制御ＮＯＴゲート・シミュレーションの結果の概略的表現である。 本発明の一実施形態によるビット並べ替えの例である。 本発明の一実施形態による、量子コンピューティング・シミュレーションにおける制御ＮＯＴゲート並列化を容易にするシステムのブロック図である。 本発明の一実施形態による、メモリ・アクセス平衡化のためにキュービットの選択を実施するシステムのブロック図である。 本発明の一実施形態による、量子コンピューティング・シミュレーションにおける制御ＮＯＴゲート並列化を容易にするコンピュータ実施方法のフロー図である。 本発明の一実施形態による、キュービット並べ替えを容易にするために１つまたは複数のビットを選択することを容易にするコンピュータ実施方法のフロー図である。 本発明の一実施形態による、メモリ・アクセス平衡化試行の評価を容易にするコンピュータ実施方法のフロー図である。 本発明の一実施形態による、量子コンピューティング・シミュレーションにおける制御ＮＯＴゲート並列化を容易にするコンピュータ実施方法のフロー図である。 本明細書の実施形態が容易にされ得る動作環境のブロック図である。

以下の詳細な説明は、単なる例示にすぎず、本発明の実施形態またはその用途もしくは使用、あるいはその両方を限定することを意図するものではない。さらに、前述の背景技術もしくは発明の概要の項目、または発明を実施するための形態の項目で提示されるいかなる明示的または暗示的な情報にも拘束される意図はない。

本発明の実施形態は、ここで図面を参照して説明され、類似の参照番号は、全体を通して類似の要素を参照するために用いられる。以下の記述では、説明のため、本発明の実施形態のより完全な理解をもたらすために、多数の具体的詳細が明らかにされている。しかしながら、様々な場合において、これらの具体的詳細がなくても本発明の実施形態が実施され得ることは明白である。

量子コンピューティングにおいて、制御ＮＯＴゲート（ＣＮＯＴまたはＣ－ＮＯＴ）は、ＣＮＯＴゲートおよび単一のキュービット回転の組合せを用いて様々な度合いの精度にシミュレートされ得る量子ゲートである。量子ゲート（または量子論理ゲート）は、少数のキュービット上で動作する基本量子回路である。量子ゲートは、可逆ゲートであり、量子回路の基礎的要素である。

量子コンピュータのｑ個のキュービットの状態は、複素数型の２^ｑサイズのアレイによって表現される。アレイのインデックスは、バイナリ形式で表現され、ｉ番目のキュービットの０の確率は、インデックスのｉ番目のビット（順序は右から左である）が０である、計算済みの複素数値である。例えば、４個のキュービットの状態は、１６個の複素数値のアレイで表現され、２番目のキュービットの０の確率は、アレイ内の００００、０００１、０１００、０１０１、１０００、１００１、１１００、および１１０１番目（これらのインデックスにおいて２番目のバイナリが全て０である）の複素数値で計算される。

量子ゲートは、ユニタリ行列によって表現され得る。様々な量子ゲートは、１つまたは２つのキュービットの空間上で動作し得る。量子ゲートは、２^ｎ×２^ｎサイズのユニタリ行列によって記述され得る。ゲートが作用する変数（例えば、量子状態）は、２^ｎ複素次元のベクトルであり、ここでｎは、ゲートが作用するキュービットの数（例えば、変数のキュービットの数）である。制御ゲートは２つのキュービットに作用し、ここで１つのキュービットが動作のための制御として作用する。

ＣＮＯＴのシミュレーションは、不均等メモリ・アクセス（ＮＵＭＡ）・アーキテクチャおよびキャッシュ・ラインの観点から不平衡のメモリ・アクセスを生み出し得る。例えば、不平衡のメモリ・アクセスは、非効率的なスレッド・ローカリティまたはフラグメント化アクセスあるいはその両方に基づき得る。

さらに詳細には、ＣＮＯＴは、量子コンピューティング・シミュレーションにおける状態の半分を修正し得る。制御ビットｑ_ｃは、修正された領域を判断し得る。転送ビットｑ_ｔは、どの状態が交換されるかを判断し得る。ＮＵＭＡアーキテクチャを意識することによって、それぞれのスレッドが、そのＮＵＭＡノードに割り当てられた状態に頻繁にアクセスし得る。これは、スレッドがＮＵＭＡノードとの親和性を有すると表現され得る。高すぎるｑ_ｃまたは低いｑ_ｃあるいはその両方が、そのシミュレーションにおける非効率的なメモリ・アクセスを引き起こし得る。例えば、ｑ_ｃが高い場合、メモリ・アクセスが不平衡になり得る。別の例では、ｑ_ｃが低い場合、メモリ・アクセスがフラグメント化を生じ得る。

図１（Ａ）は、各スレッドがローカル・メモリにアクセスする平衡メモリ・アクセスを含む、ＮＵＭＡアーキテクチャおよびキャッシュ・ラインの概略的表現１００を示す。この例では、メモリ割当ては、ＮＵＭＡ０およびＮＵＭＡ１の間である。示される例について、３２の状態があり得、これは、５個のキュービットの例である。量子コンピュータをシミュレートするために、複素数型のアレイが使用され得、示される例について、５個のキュービットの量子コンピュータを表現するために使用される３２の量子複素数値が存在する。図示されるように、第１のボックスのセット１０２（例えば、示される第１の１６の状態）は、ＮＵＭＡ０を表し、第２のボックスのセット１０４（例えば、示される第２の１６の状態）は、ＮＵＭＡ１を表す。ボックスは、それぞれの複素数値を含み得る。例えば、第１のボックスは、００００１の複素数値を有する。

ＮＵＭＡ０についてのスレッド親和性は、第１の矢印のセット１０６によって表され、ＮＵＭＡ１についてのスレッド親和性は、第２の矢印のセット１０８によって表される。さらに、キャッシュ・ラインは、矢印１１０によって表される。

ＣＮＯＴ動作は、２つのキュービットを使用し得る。ＣＮＯＴ動作について、例えば、状態の半分が交換され得る。以下の式は、キュービットを交換するために使用され得、ここでＣＸはＣＮＯＴゲートであり、ｑはキュービットである。
ＣＸ ｑ［ａ］ｑ［ｂ］：ａ番目のビットが１である場合、ｂ番目のビットを交換する 式１。

図１（Ａ）について上記式を使用すると、ＣＸ ｑ［３］ｑ［２］の結果が得られる。したがって、図１（Ａ）の１つまたは複数のスレッドは、ローカル・メモリにアクセスし、それは、平衡メモリ・アクセスを含む。

図１（Ｂ）は、非効率的なスレッド・ローカリティ上に起因した不平衡メモリ・アクセスを含む、ＮＵＭＡアーキテクチャおよびキャッシュ・ラインの概略的表現１１２を示す。式１を使用すると、図１（Ｂ）についてＣＸ ｑ［４］ｑ［２］の結果が得られ、それによって、非効率的なスレッド・ローカリティの問題が生じる。この結果は、ｑ_ｃが高すぎること（例えば、この例では４）に起因する。この場合、ＮＵＭＡ０についてのスレッド（例えば、ＮＵＭＡ０ハードウェア）は、第１の矢印のセット１１４によって表されるように、ＮＵＭＡ１の状態に常にアクセスしている。図示されるように、リモート・メモリ・ノードにアクセスするメモリ値は、ローカル・メモリ・アクセスが実行されている場合（図１（Ａ）のような）よりも、メモリにアクセスするのに長い時間がかかる。したがって、図１（Ｂ）は低速メモリ・アクセスを有する。本明細書で論じられる様々な態様が提供される解決策は、キュービット並べ替えが、非効率性、スレッド・ローカリティを最小化し、または減少させ、あるいはその両方を行い、その結果、より効率的なスレッド・ローカリティが得られるということである。

図１（Ｃ）は、フラグメント化アクセスに起因する不平衡メモリ・アクセスを含む、ＮＵＭＡアーキテクチャおよびキャッシュ・ラインの概略的表現１１６を示す。図１（Ｃ）の場合、式１を使用すると、４つの矢印のセット１１８～１２４によって表されるように、ＣＸ ｑ［０］ｑ［２］という結果が得られる。この状況では、ｑ_ｃが低すぎ（例えば、この例では０）、これは、フラグメント化アクセスの問題を引き起こす。本明細書で論じられる様々な態様が提供される解決策は、キュービット並べ替えが、量子メモリのフラグメント化アクセスを最小化し、または減少させ、あるいはその両方を行うということである。

図２は、制御ＮＯＴゲート・シミュレーションの結果の概略的表現２００を示す。目標ビット２０２（例えば、０～２９の番号が付された３０の目標ビット）が、Ｘ軸上に表され、制御ビット２０４（例えば、０～２９の番号が付された３０の制御ビット）が、Ｚ軸上に表され、経過時間２０６（秒）が、Ｙ軸上に表される。概略的表現は、４つのＮＵＭＡノードおよび１２８バイトのキャッシュ・ラインを有する３０のキュービット・シミュレーションのものである。

図１（Ｂ）に関して論じられたような非効率的なスレッド・ローカリティが、ボックス２０８内に示される。この問題は、３０の制御ビットがｌｏｇ２（ＮＵＭＡ数）以下であること、即ち３０の制御ビット≦ｌｏｇ２（ＮＵＭＡ数）であることに基づいて生じ得る。本発明は、ＣＮＯＴゲートをシミュレートし、かつ非効率的なスレッド・ローカリティを軽減または減少あるいはその両方を行うと同時に、不平衡メモリ・アクセスを回避するために、量子コンピューティングのためのキュービット並べ替えを実施することによって非効率的なスレッド・ローカリティの問題を解決し、その結果、より効率的なスレッド・ローカリティがもたらされる。

図１（Ｃ）に関して論じられたようなフラグメント化アクセスの問題が、ボックス２１０内に示される。これは、制御ビットがｌｏｇ２（キャッシュ・ライン・サイズ）未満であること、即ち制御ビット＜ｌｏｇ２（キャッシュ・ライン・サイズ）であることに基づいて生じ得る。本発明は、ＣＮＯＴゲートをシミュレートし、かつ量子メモリのフラグメント化アクセスを軽減または減少あるいはその両方を行うと同時に、不平衡メモリ・アクセスを回避するために、量子コンピューティングのためのキュービット並べ替えを実施することによってフラグメント化アクセスの問題を解決する。

本明細書で論じられる様々な態様は、フラグメント化アクセスおよび非効率的なスレッド・ローカリティを最小化するために量子レジスタ割当てを変更し得る。例えば、図３は、本発明の一実施形態によるビット並べ替えの例を示す。

３００に示されるのは、第１の量子レジスタ割当てである。第１のキュービット（例えば、ビット・インデックス０）に適用されるのは、第１のＸゲート３０２である第１のゲート、ＣＮＯＴゲート３０４である第２のゲート、第２のＸゲート３０６である第３のゲート、および第１の測定３０８であり得る。第２の測定３１０は、第２のキュービット（例えば、ビット・インデックス１）上にあり得る。３１２に示されるのは、第２の量子レジスタ割当てであり、これは、第１の量子レジスタ割当ての再割当て（または並べ替え）である。例えば、第１のキュービットおよび第２のキュービットが、交換され得る。

一例として、以下の簡単なアルゴリズムが、ビット並べ替えに使用され得る。キュービットは、レジスタにランダムに割り当てられ得、非効率的なメモリ状態の数が、計算され得る。非効率的なメモリ・アクセスの最小数が判断され得、キュービット並べ替えが実行され得る。最も効率的なキュービット並べ替えであるように判断が行われ得る。一例としてのアルゴリズムについて説明されているが、他のアルゴリズムが使用され得、開示される態様がこの例に限定されないことに留意されたい。

量子コンピューティングにおいて、量子レジスタが測定されるとき、その状態（０または１）は従来のレジスタに対する。ランタイムが量子回路におけるキュービットの割当てを変更する場合であっても、回路の結果は、従来のレジスタの割当てを維持することによって等価である。本明細書で説明される実施形態は、ＣＮＯＴ並列化を容易にし得る、システム、コンピュータ実施方法、およびコンピュータ・プログラム製品を含む。例えば、本明細書で論じられるように、ビット並べ替えは、（キュービット数）－ｌｏｇ２（ＮＵＭＡノード数）以上である制御キュービットを最小化するように実行され得る。本明細書で論じられるビット並べ替えは、追加的または代替的に、ｌｏｇ２（ＮＵＭＡノード数）未満である制御キュービットを最小化するように実行され得る。

図４は、本発明の一実施形態による、量子コンピューティング・シミュレーションにおける制御ＮＯＴゲート並列化を容易にするシステム４００のブロック図である。本開示において説明されるシステム（例えば、システム４００など）、装置、またはプロセスの態様は、機械内で具現化される、例えば、１つまたは複数の機械に関連付けられた１つまたは複数のコンピュータ可読媒体において具現化される、機械実行可能コンポーネントを構成し得る。１つまたは複数の機械、例えば、コンピュータ、コンピューティング・デバイス、仮想機械などによる実行時に、そのようなコンポーネントが、説明される動作を機械に実行させ得る。

システム４００は、プロセッサを含む任意の種類のコンポーネント、機械、デバイス、設備、装置、もしくは機器、またはその組合せであり得、あるいは有線ネットワークもしくは無線ネットワークまたはその両方を用いた有効なもしくは動作可能なまたはその両方の通信が可能であり得、あるいはその両方であり得る。システム４００を含み得るコンポーネント、機械、装置、デバイス、設備、または手段、あるいはその組合せは、タブレット・コンピューティング・デバイス、手持ちデバイス、サーバ・クラス・コンピューティング・マシンまたはデータベースあるいはその両方、ラップトップ・コンピュータ、ノートブック・コンピュータ、デスクトップ・コンピュータ、携帯電話、スマート・フォン、家電製品または計測あるいはその両方、産業デバイスまたは商業デバイスあるいはその両方、手持ちデバイス、情報端末、マルチメディア・インターネット対応電話、およびマルチメディア・プレーヤなどを含み得る。

システム４００は、量子回路技術、量子プロセッサ技術、量子コンピューティング技術、人工知能技術、医療および材料技術、サプライ・チェーンおよび物流技術、金融サービス技術、または他のデジタル技術、あるいはその組合せなどであるがこれらに限定されない技術に関連する、量子コンピューティング・システムであり得る。システム４００は、ハードウェアまたはソフトウェアあるいはその両方を利用して、本質的には高度に技術的であり、抽象的ではなく、かつ人間による一連の精神的行為として実行され得ない問題を解決し得る。実行されるプロセスのいくつかが、機械学習に関する定義済みタスクを実行するために、１つまたは複数の専用コンピュータ（例えば、１つまたは複数の専用処理ユニット、量子コンピューティング・コンポーネントを有する専用コンピュータなど）によって実行され得る。

システム４００またはシステム４００のコンポーネントあるいはその両方が、上述した技術、コンピュータ・アーキテクチャなどにおける進歩を通して生じる新たな問題を解決するために利用され得る。システム４００は、量子コンピューティング・システム、量子回路システム、量子プロセッサ・システム、人工知能システム、または他のシステム、あるいはその組合せに対する技術的改善を提供し得る。システム４００は、また、量子プロセッサの処理性能、処理効率、処理特性、タイミング特性、または電力効率、あるいはその組合せを改善することによって、量子プロセッサ（例えば、超伝導量子プロセッサ）に対する技術的改善を提供し得る。

システム４００は、複製コンポーネント４０２、並列化コンポーネント４０４、処理コンポーネント４０６、メモリ４０８、またはストレージ４１０、あるいはその組合せを含み得る。メモリ４０８は、コンピュータ実行可能コンポーネントおよび命令を記憶し得る。処理コンポーネント４０６（例えばプロセッサ）は、複製コンポーネント４０２、並列化コンポーネント４０４、または他のシステム・コンポーネント、あるいはその組合せによって、命令（例えば、コンピュータ実行可能コンポーネントおよび対応する命令）の実行を容易にし得る。複製コンポーネント４０２、並列化コンポーネント４０４、処理コンポーネント４０６、メモリ４０８、またはストレージ４１０、あるいはその組合せのうちの１つまたは複数が、システム４００の１つまたは複数の機能を実行するように、電気的に、通信可能に、または動作可能に、あるいはその組合せで互いに連結され得る。

複製コンポーネント４０２は、入力データとして、量子回路データ４１２を受信し得る。例えば、量子回路データ４１２は、量子回路の機械可読記述であり得る。量子回路は、量子ゲートのシーケンスに関連する１つまたは複数の量子計算についてのモデルであり得る。一例では、量子回路データは、量子回路を記述するテキスト形式言語（例えば、ＱＡＳＭテキスト形式言語）を示すテキスト・データを含み得る。例えば、テキスト・データは、例えば、１つまたは複数のキュービットに関連する量子回路の１つまたは複数のキュービット・ゲートをテキストで記述し得る。

少なくとも一部、入力データ（例えば、量子回路データ４１２）に基づいて、複製コンポーネント４０２は、キュービット並べ替えの間に制御ＮＯＴゲート（例えば、ＣＮＯＴゲート３０４）をシミュレートし得る。さらに、並列化コンポーネント４０４は、制御ＮＯＴゲートが複製コンポーネントによってキュービット並べ替えの間にシミュレートされることに基づいて、メモリ・アクセス平衡化を実行し得る。並列化コンポーネント４０４は、出力データ４１４として、メモリ・アクセス平衡化の結果を出力し得る。並列化コンポーネント４０４は、メモリ・アクセス平衡化を実行して、（図１（Ｃ）および図２に関して論じられたように）量子メモリのフラグメント化アクセスを減少または最小化あるいはその両方を行い得る。追加的または代替的に、実施態様、並列化コンポーネント４０４は、メモリ・アクセス平衡化を実行して、（図１（Ｂ）および図２に関して論じられたように）非効率的なスレッド・ローカリティを減少または最小化あるいはその両方を行い得る。

並列化コンポーネント４０４は、メモリ・アクセス平衡化を実行し得、人工知能の原理に関連する分類、相関、推論、または表現、あるいはその組合せに基づいて出力データ４１４を生成し得る。例えば、並列化コンポーネント４０４は、他のシステム・コンポーネントと同様、自動分類システムまたは自動分類プロセスあるいはその両方を利用して、制御ビットとしてどのキュービットを選択すべきか、目標ビットとしてどのキュービットを選択すべきか、制御ビットまたは目標ビットあるいはその両方として１つまたは複数の他のビットをいつ選択すべきか、メモリ・アクセス平衡化が成功したかどうか、などを判断し得る。一例では、並列化コンポーネント４０４は、（例えば、分析有用性およびコストを計算に入れて）確率または統計あるいはその両方に基づく分析を利用して、１つまたは複数のキュービットの選択および１つまたは複数のキュービットに適用されるべき対応する平衡化に関する推論を学習または生成あるいはその両方を行い得る。一態様において、並列化コンポーネント４０４は、量子メモリのフラグメント化アクセスの減少もしくは最小化またはその両方、および／あるいはスレッド・ローカリティの減少もしくは最小化またはその両方を達成するために、推論ベースの方式を一部利用して、キュービットの選択またはメモリ・アクセス平衡化の結果あるいはその両方に関連する推論を学習または生成あるいはその両方を行うことを容易にする、並列化コンポーネント４０４の自動化態様をさらに拡張し得る推論コンポーネント（図示せず）を含み得る。

並列化コンポーネント４０４は、任意の適当な機械学習ベースの技術、統計ベースの技術、または確率ベースの技術、あるいはその組合せを利用し得る。例えば、並列化コンポーネント４０４は、エキスパート・システム、ファジー論理、ＳＶＭ、隠れマルコフ・モデル（ＨＭＭ）、貪欲法検索アルゴリズム、ルールベース・システム、ベイジアン・モデル（例えば、ベイジアン・ネットワーク）、ニューラル・ネットワーク、他の非線形訓練技術、データ融合、有用性ベースの分析システム、ベイジアン・モデルを利用するシステムなどを利用し得る。別の態様では、並列化コンポーネント４０４は、キュービット選択またはメモリ・アクセス平衡化あるいはその両方に関連する機械学習計算のセットを実行し得る。例えば、並列化コンポーネント４０４は、クラスタリング機械学習計算のセット、ロジスティック回帰機械学習計算のセット、決定木機械学習計算のセット、ランダム・フォレスト機械学習計算のセット、回帰木機械学習計算のセット、最小二乗機械学習計算のセット、インスタンスベース機械学習計算のセット、回帰機械学習計算のセット、サポート・ベクトル回帰機械学習計算のセット、ｋ平均機械学習計算のセット、スペクトル・クラスタリング機械学習計算のセット、規則学習機械学習計算のセット、ベイジアン機械学習計算のセット、深層ボルツマン機械計算のセット、深層信念ネットワーク計算のセット、または異なる機械学習計算のセット、あるいはその組合せを実行して、メモリ・アクセス平衡化のやり方またはメモリ・アクセス平衡化の結果あるいはその両方を判断し得る。

システム４００（例えば、他のシステム・コンポーネントと同様、複製コンポーネント４０２または並列化コンポーネント４０４あるいはその両方）は、複製コンポーネント４０２が、人間には実行できない（例えば、単独の人間の精神の能力よりも大きい）キュービット並べ替えの間に制御ＮＯＴゲートをシミュレートするのと実質的に同時に、キュービット選択、メモリ・アクセス平衡化（もしくは再平衡化）を実行し、またはメモリ・アクセス平衡化の結果を生成し、あるいはその両方を行うことが認識されるべきである。例えば、ある期間にわたってシステム４００（例えば、複製コンポーネント４０２または並列化コンポーネント４０４あるいはその両方）により処理されるデータ量、処理されるデータ速度、または処理されるデータのデータ種類、あるいはその組合せは、同じ期間にわたって単独の人間の精神によって処理され得る量、速度、およびデータ種類よりも大きく、速く、かつ異なり得る。システム４００（例えば、複製コンポーネント４０２または並列化コンポーネント４０４あるいはその両方）は、また、上述の量子回路分析またはパルス信号生成プロセスあるいはその両方も実行しつつ、１つまたは複数の他の機能を実行することに向けて完全に動作可能（例えば、完全に電源オン、完全に実行、など）であり得る。さらに、システム４００（例えば、複製コンポーネント４０２または並列化コンポーネント４０４あるいはその両方）によって生成され協調される出力データ４１４は、ユーザによって手動で取得することが不可能な情報を含み得る。例えば、量子回路データ４１２に含まれる情報の種類、量子回路データ４１２に関連付けられた情報の多様性、あるいはメモリ・アクセス平衡化を容易にするため、もしくは出力データ４１４を生成および出力するため、またはその両方のために使用される量子回路データ４１２の最適化、あるいはその組合せは、ユーザによって手動で取得され、かつ処理され得る情報よりも複雑であり得る。

図５は、本発明の一実施形態による、メモリ・アクセス平衡化のためにキュービットの選択を実施するシステム５００のブロック図である。

システム５００は、システム４００のコンポーネントまたは機能性あるいはその両方のうちの１つまたは複数を含み得、その逆でもあり得る。本明細書で論じられる様々な態様は、ｑ_ｃ（制御ｑビットまたはキュービット）の不平衡メモリ・アクセスを回避する（例えば、軽減または減少あるいはその両方を行う）ように、かつＮ個のＮＵＭＡノードを有するコンピュータ・システムにおけるｑ_ｔ（目標ｑビット）のキャッシュ・ヒットを改善するように、ＣＮＯＴゲートの量子コンピューティング・シミュレーションを改善するために使用され得る。

システム５００は、キュービット並べ替えのために第１のビットおよび第２のビットを選択し得る選択器コンポーネント５０２を含み得る。第１のビットは、制御キュービットであり得る。一例では、第１のビットが不均等メモリ・アクセス・ノード数の二進対数（ｌｏｇ２）を引いたキュービット数を含む総数以上のビットであるとの判断に基づいて、選択器コンポーネント５０２が、第１のビットを選択し得る。別の例では、第１のビットが不均等メモリ・アクセス・ノード数の二進対数（ｌｏｇ２）未満のビットであるとの判断に基づいて、選択器コンポーネント５０２が、第１のビットを選択し得る。さらに別の例では、第２のビットが、第１のビットとは異なり、かつ制御ビットとして第１のビットを有する目標ビットではないとの判断に基づいて、選択器コンポーネント５０２が、第２のビットを選択し得る。選択器コンポーネント５０２は、また他のキュービットを選択し得る。

システム５００は、並列化コンポーネント４０４によって実行されるメモリ・アクセス平衡化が成功であったか、成功でなかったかを判断し得る、評価コンポーネント５０４も含み得る。したがって、評価コンポーネント５０４は、メモリ・アクセス改善があったかどうか、またはメモリ・アクセス改善不足があったかどうかを判断し得る。例えば、評価コンポーネント５０４は、不均一メモリ・アクセス・ノード数の第１の二進対数（ｌｏｇ２）を引いたキュービット数を含む総数以上である、制御キュービットの減少または最小化あるいはその両方が達成されたかどうかを判断するために、メモリ・アクセス平衡化を分析し得る。別の例では、評価コンポーネント５０４は、不均一メモリ・アクセス・ノード数の第２の二進対数（ｌｏｇ２）未満である、制御キュービットの減少または最小化あるいはその両方が達成されたかどうかを判断するために、メモリ・アクセス平衡化を分析し得る。

また、量子コンピューティングのためのキュービット並べ替えを実施し得る配置コンポーネント５０６も、システム５００に含まれ得、配置コンポーネント５０６は、第１のビットを第２のビットと並べ替え得る。さらに、キュービット並べ替えまたはメモリ・アクセス平衡化あるいはその両方が成功した（例えば、上記結果が達成された）との評価コンポーネント５０４による判断に基づいて、配置コンポーネント５０６は、第１のビットまたは第２のビットあるいはその両方を第３のビット（または後続ビットあるいはその両方）と並べ替え得る。例えば、評価コンポーネント５０４（または別のシステム・コンポーネント）は、並べ替えされるべきキュービットがより多く存在すると判断し得、したがって、評価コンポーネント５０４（または別のシステム・コンポーネント）によって判断されるように、並べ替えされるべき追加のキュービットが存在しなくなるまで、本明細書で論じられるように第３のビット（または後続ビットあるいはその両方）が並べ替えされ得る。

さらに、評価コンポーネント５０４が、メモリ・アクセス改善があったと判断することに基づいて、選択器コンポーネント５０２は、制御キュービットとして、または目標キュービットとして別のキュービットを選択し得る。並列化コンポーネント４０４は、ＣＮＯＴゲートが複製コンポーネント４０２によって第２の（または後続の）キュービット並べ替えの間にシミュレートされることに基づいて、別のメモリ・アクセス平衡化を実行し得る。

評価コンポーネント５０４による判断が、キュービット並べ替えまたはメモリ・アクセス平衡化あるいはその両方が成功しなかった（例えば、上記結果が達成されなかった）ということである場合、反転コンポーネント５０８は、（直近の）キュービット並べ替えを元に戻し得る。

さらに、評価コンポーネント５０４が、メモリ・アクセス改善不足があったと判断することに基づいて、選択器コンポーネント５０２は、制御キュービットとして、または目標キュービットとして別のキュービットを選択し得る。並列化コンポーネント４０４は、ＣＮＯＴゲートが、複製コンポーネント４０２によって第２の（または後続の）キュービット並べ替えの間にシミュレートされることに基づいて、別のメモリ・アクセス平衡化を実行し得る。上述の通り、評価コンポーネント５０４（または別のシステム・コンポーネント）は、並べ替えされるべきキュービットがより多く存在すると判断し得、したがって、評価コンポーネント５０４（または別のシステム・コンポーネント）によって判断されるように、並べ替えされるべき追加のキュービットが存在しなくなるまで、本明細書で論じられるように第３のビット（または後続ビットあるいはその両方）が並べ替えされ得る。

図６は、本発明の一実施形態による、量子コンピューティング・シミュレーションにおける制御ＮＯＴゲート並列化を容易にするコンピュータ実施方法６００のフロー図である。

方法６００の６０２において、プロセッサに動作可能に連結されたシステムは、（例えば、複製コンポーネント４０２を介して）キュービット並べ替えの間に制御ＮＯＴゲートをシミュレートし得る。さらに、方法６００の６０４において、システムは、（例えば、並列化コンポーネント４０４を介して）キュービット並べ替えの間に制御ＮＯＴゲートをシミュレートするステップに基づいて、メモリ・アクセス平衡化を実行し得る。メモリ・アクセス平衡化は、量子メモリのフラグメント化アクセスを最小化し得る。追加的または代替的に、メモリ・アクセス平衡化は、スレッド・ローカリティを最小化し得る。

図７は、本発明の一実施形態による、キュービット並べ替えを容易にするために１つまたは複数のビットを選択することを容易にするコンピュータ実施方法７００のフロー図である。

７０２において、プロセッサを含むシステムが、（例えば、選択器コンポーネント５０２を介して）第１のビットおよび少なくとも第２のビットを選択し得るときに、方法７００が開始する。第１のビットおよび少なくとも第２のビットが、キュービット並べ替えのために選択され得、様々な実施態様によれば、第１のビットは制御ビットであり得る。

一例では、第１のビットの選択は、第１のビットが不均等メモリ・アクセス・ノード数の二進対数（ｌｏｇ２）を引いたキュービット数を含む総数以上のビットであるとの判断に基づき得る。別の例では、第１のビットの選択は、第１のビットが不均等メモリ・アクセス・ノード数の二進対数（ｌｏｇ２）未満のビットであるとの判断に基づき得る。さらなる一例では、第１のビットの選択は、第２のビットが、第１のビットとは異なり、かつ制御ビットとして第１のビットを有する目標ビットではないとの判断に基づき得る。

７０４において、システムが（例えば、複製コンポーネント４０２を介して）キュービット並べ替えの間に制御ＮＯＴゲートをシミュレートし得るときに、方法７００は続行する。さらに、方法７００の７０６において、システムは、（例えば、並列化コンポーネント４０４を介して）メモリ・アクセス平衡化を実行し得る。メモリ・アクセス平衡化の間、制御ＮＯＴゲートがシミュレートされ得る。

図８は、本発明の一実施形態による、メモリ・アクセス平衡化試行の評価を容易にするコンピュータ実施方法８００のフロー図である。

８０２において、プロセッサに動作可能に連結されたシステムが、（例えば、複製コンポーネント４０２を介して）第１のキュービット並べ替えの間に制御ＮＯＴゲートをシミュレートするときに、方法８００が開始する。さらに、８０４において、システムは、（例えば、並列化コンポーネント４０４を介して）第１のキュービット並べ替えの間に制御ＮＯＴゲートをシミュレートするステップに基づいて、第１のメモリ・アクセス平衡化を実行し得る。

方法８００の８０６において、第１のメモリ・アクセス平衡化が成功したかどうかの判断が、（例えば、評価コンポーネント５０４を介して）行われ得る。判断するステップが、第１のメモリ・アクセス平衡化が成功しなかったということである場合（「いいえ」）、８０８において、システムは、（例えば、反転コンポーネント５０８を介して）第１のキュービット並べ替えを元に戻し得る。判断するステップが、第１のメモリ・アクセス平衡化が成功であったということである場合（「はい」）、または８０８における元に戻すステップの後、方法８００は、８１０において続行し得、システムは、（例えば、並列化コンポーネント４０４を介して）第２のキュービット並べ替えの間に制御ＮＯＴゲートをシミュレートし得る。

方法８００は、８１２において、（例えば、評価コンポーネント５０４を介して）第２のメモリ・アクセス平衡化が成功したかどうかを判断するステップと共に、続行し得る。成功でない場合（「いいえ」）、方法８００は、８０８に戻り得、（例えば、反転コンポーネント５０８を介して）第２のキュービット並べ替えを元に戻し得る。成功である場合（「はい」）、または第２のキュービット並べ替えを元に戻すステップの後、並べ替えすべきキュービットがさらに存在することに基づいて、方法８００は、８１０において続行し得、制御ＮＯＴゲートは、（例えば、並列化コンポーネント４０４を介して）後続のキュービット並べ替えの間にシミュレートされ得る。様々な実施態様に従って、並べ替えされる必要があるキュービットがさらに存在しないという判断が行われるまで、８１２における判断するステップ、８０８における元に戻すステップ、または８１０におけるシミュレートするステップ、あるいはその組合せが続き得る。

図９は、本発明の一実施形態による、量子コンピューティング・シミュレーションにおける制御ＮＯＴゲート並列化を容易にするコンピュータ実施方法９００のフロー図である。

９０２において、プロセッサを含むシステムが、（例えば、選択器コンポーネント５０２を介して）制御ビットｑ_ｃであり得る第１のビットを選択し得るときに、方法９００が開始する。第１のビットの選択は、複数のビットのうちの１つのビットが、［（キュービット数）－ｌｏｇ２（ＮＵＭＡノード数）］以上である値を含むとの判断に基づき得る。代替的には、第１のビットの選択は、複数のビットのうちの１つのビットが、ｌｏｇ２（ＮＵＭＡノード数）未満である値を含むとの判断に基づき得る。

方法９００の９０４において、システムは、（例えば、選択器コンポーネント５０２を介して）ビットｑであり得る第２のビットを選択し得る。第２のビットの選択は、複数のビットのうちの１つのビットが第１のビットではなく（例えば、制御ビットｑ_ｃではない、制御ビットｑ_ｃとは異なるビットである）、かつビットが制御ビットとしてｑ_ｃを有する目標ビットとして指定されないとの判断に基づき得る。

方法９００の９０６において、システムによって、（例えば、並列化コンポーネント４０４を介して）第１のビットを第２のビットと並べ替える（例えば、制御ビットｑ_ｃをビットｑと並べ替える）ための試行が行われ得る。さらに、方法９００の９０８において、メモリ・アクセスが改善されたかどうかの判断が（例えば、評価コンポーネント５０４を介して）行われ得る。例えば、９０８における判断は、非効率的なメモリ・アクセスが改善された（例えば、非効率性が改善された）かどうかであり得る。

判断が、非効率性が改善されていないということである場合（「いいえ」）、方法９００は、９１０において続き得、最後の並べ替えが、（例えば、反転コンポーネント５０８を介して）元に戻され得る。例えば、最後の並べ替えが、前回の並べ替えに戻され得る。最後の並べ替えの逆戻り時、もしくはその後、または９０８における判断が、非効率性が改善されたということである場合（「はい」）、方法９００は、（例えば、評価コンポーネント５０４を介して）追加の並べ替えが実施されるべきかどうかの判断と共に、９１２において続行し得る。例えば、追加の並べ替えを実行するための判断は、並べ替えされ得る追加のビットが存在するかどうかに基づき得る。

追加の並べ替えが実行されるべきでない場合（「いいえ」）、方法９００は、９１４において停止し得る。しかしながら、追加の並べ替えが実行されるべきである場合（「はい」）、この方法は、第１のビットの選択と共に、９０２において続行し得る（例えば、制御ビットが再使用され得る）。しかしながら、いくつかの実施態様において、９０２における選択は、制御ビットとして使用され得る別のビットのものであり得る。９１２における別の（または後続の）並べ替えを実行することの判断は、再帰的であり得ると理解されるべきである。例えば、制御ビット（例えば、第１のビット）および別のビット（例えば、第２のビットまたは後続のビット）の選択の後、並べ替えが実行され得、別の並べ替えが実行されるべきかどうかの判断が行われ得る。

本明細書で論じられるように、制御ＮＯＴゲートの量子コンピューティング・シミュレーションを容易にし得るシステム、コンピュータ実施方法、コンピュータ・プログラム製品、または本発明の他の実施形態が提供され得る。例えば、コンピュータ・プログラム製品は、それで具現化されるプログラム命令を有するコンピュータ可読記憶媒体を含み得、プログラム命令は、プロセッサに、キュービット並べ替えの間に制御ＮＯＴゲートをシミュレートさせ、制御ＮＯＴゲートがキュービット並べ替えの間にシミュレートされることに基づいてメモリ・アクセス平衡化を実行させるように、プロセッサによって実行可能である。

一例では、プログラム命令は、第１のビットが不均等メモリ・アクセス・ノード数の第１の二進対数（ｌｏｇ２）を引いたキュービット数を含む総数以上のビットであるとの判断に基づいて、プロセッサに第１のビットを選択させ得、第１のビットは制御ビットである。代替的には、プログラム命令は、第１のビットが不均等メモリ・アクセス・ノード数の第２の二進対数（ｌｏｇ２）未満のビットであるとの判断に基づいて、プロセッサに第１のビットを選択させ得る。いくつかの実施態様によれば、プログラム命令は、第２のビットが第１のビットとは異なり、かつ制御ビットとして第１のビットを有する目標ビットではないとの判断に基づいて、プロセッサに第２のビットを選択させ得る。

さらに本明細書で論じられるように、制御キュービットの不均等メモリ・アクセスを回避すると同時に、制御ＮＯＴゲートの量子コンピューティング・シミュレーションの改善を容易にし得るシステム、コンピュータ実施方法、コンピュータ・プログラム製品、または他の実施形態が提供され得る。例えば、コンピュータ・プログラム製品は、それで具現化されるプログラム命令を有するコンピュータ可読記憶媒体を含み得、プログラム命令は、プロセッサに、制御キュービットおよび非制御キュービットを選択させ、非制御キュービットおよび制御キュービットは異なるキュービットであり、制御キュービットを非制御キュービットと並べ替えさせ、制御キュービットが非制御キュービットと並べ替えされる間に制御ＮＯＴゲートをシミュレートさせるように、プロセッサによって実行可能である。

一例としての実施態様において、プログラム命令は、プロセッサに、不均等メモリ・アクセス・ノードの第２の量の第１の二進対数（ｌｏｇ２）を引いたキュービットの第１の量以上である制御キュービットを減少させ得る。別の例としての実施態様によれば、プログラム命令は、プロセッサに、不均等メモリ・アクセス・ノードの量の第２の二進対数（ｌｏｇ２）よりも少ない制御キュービットを減少させ得る。

説明の単純化のために、コンピュータ実施方法論は、一連の動作として示され、説明される。主題のイノベーションは、示される動作によって、または動作の順序によって、あるいはその両方によって限定されず、例えば動作は、様々な順序でまたは同時に、あるいはその両方で、かつ本明細書に提示および説明されない他の動作と共に発生し得ると理解され、認識されるべきである。さらに、示される動作の全てが、開示される主題によるコンピュータ実施方法論を実施するために必要とされ得るわけではない。さらに、コンピュータ実施方法論は、代替的に、状態図またはイベントを介して一連の相互に関連のある状態として表現され得ると、当業者は理解し認識するであろう。追加的に、以下および本明細書全体を通して開示されるコンピュータ実施方法論は、そのようなコンピュータ実施方法論をコンピュータに移送および転送することを容易にするために製品上に記憶されることが可能であると、さらに理解されるべきである。本明細書で使用されるように、製品という用語は、任意のコンピュータ可読デバイスまたは記憶媒体からアクセス可能なコンピュータ・プログラムを包含することを意図するものである。

本発明の様々な態様についての状況を提供するために、図１０および以下の議論は、本発明の様々な態様が実施され得る適当な一環境の概要を提供することを意図するものである。図１０は、本発明の実施形態が容易にされ得る動作環境１０００のブロック図を示す。図１０を参照すると、動作環境１０００は、また、コンピュータ１０１２を含み得る。コンピュータ１０１２は、処理ユニット１０１４、システム・メモリ１０１６、およびシステム・バス１０１８も含み得る。システム・バス１０１８は、システム・メモリ１０１６を含むがこれに限定されないシステム・コンポーネントを処理ユニット１０１４に連結する。処理ユニット１０１４は、様々な利用可能なプロセッサのうちのいずれかであり得る。デュアル・マイクロプロセッサおよび他のマイクロプロセッサ・アーキテクチャも、処理ユニット１０１４として利用され得る。システム・バス１０１８は、インダストリ・スタンダード・アーキテクチャ（ＩＳＡ）、マイクロチャネル・アーキテクチャ（ＭＳＡ）、拡張ＩＳＡ（ＥＩＳＡ）、インテリジェント・ドライブ・エレクトロニクス（ＩＤＥ）、ビデオ・エレクトロニクス・スタンダーズ・アソシエーション（ＶＥＳＡ）・ローカル・バス（ＶＬＢ）、ペリフェラル・コンポーネント・インターコネクト（ＰＣＩ）、カード・バス、ユニバーサル・シリアル・バス（ＵＳＢ）、アドバンスト・グラフィックス・ポート（ＡＧＰ）、ファイアワイヤ（ＩＥＥＥ１３９４）、および小型計算機システム・インターフェース（ＳＣＳＩ）を含むがこれらに限定されない、任意の多様な利用可能なバス・アーキテクチャを用いたメモリ・バスもしくはメモリ・コントローラ、周辺バスもしくは外部バス、またはローカル・バス、あるいはその組合せを含む、複数種類のバス構造のうちのいずれかであり得る。システム・メモリ１０１６は、揮発性メモリ１０２０および不揮発性メモリ１０２２も含み得る。基本入出力システム（ＢＩＯＳ）は、起動中などにコンピュータ１０１２内の要素間で情報を転送するための基本ルーチンを含み、不揮発性メモリ１０２２に記憶される。限定ではなく例示として、不揮発性メモリ１０２２は、読出し専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、フラッシュ・メモリ、または不揮発性ランダム・アクセス・メモリ（ＲＡＭ）（例えば、強誘電体ＲＡＭ（ＦｅＲＡＭ））を含み得る。揮発性メモリ１０２０は、外部キャッシュ・メモリとして動作するＲＡＭも含み得る。限定ではなく例示として、ＲＡＭは、静的ＲＡＭ（ＳＲＡＭ）、動的ＲＡＭ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、ダブル・データ・レートＳＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）、拡張ＳＤＲＡＭ（ＥＳＤＲＡＭ）、Ｓｙｎｃｈｌｉｎｋ ＤＲＡＭ（ＳＬＤＲＡＭ）、ダイレクトＲａｍｂｕｓ ＲＡＭ（ＤＲＲＡＭ）、ダイレクトＲａｍｂｕｓ動的ＲＡＭ（ＤＲＤＲＡＭ）、およびＲａｍｂｕｓ動的ＲＡＭなどの多くの形態で利用可能である。

コンピュータ１０１２は、リムーバブル／非リムーバブル、揮発性／不揮発性コンピュータ記憶媒体も含み得る。図１０は、例えば、ディスク・ストレージ１０２４を示す。ディスク・ストレージ１０２４は、磁気ディスク・ドライブ、フロッピー（Ｒ）・ディスク・ドライブ、テープ・ドライブ、Ｊａｚドライブ、Ｚｉｐドライブ、ＬＳ－１００ドライブ、フラッシュ・メモリ・カード、またはメモリ・スティックのようなデバイスも含み得るが、これらに限定されない。ディスク・ストレージ１０２４は、コンパクト・ディスクＲＯＭデバイス（ＣＤ－ＲＯＭ）、ＣＤ記録可能ドライブ（ＣＤ－Ｒドライブ）、ＣＤ書換え可能ドライブ（ＣＤ－ＲＷドライブ）、またはデジタル多用途ディスクＲＯＭドライブ（ＤＶＤ－ＲＯＭ）などの光ディスク・ドライブを含むがこれらに限定されない、他の記憶媒体とは別々の、または他の記憶媒体と組み合わせた記憶媒体も含み得る。システム・バス１０１８へのディスク・ストレージ１０２４の接続を容易にするために、インターフェース１０２６などのリムーバブルまたは非リムーバブル・インターフェースが、典型的には使用される。図１０は、ユーザと適当な動作環境１０００において説明される基本コンピュータ・リソースとの間の仲介として動作するソフトウェアも示す。そのようなソフトウェアは、例えば、オペレーティング・システム１０２８も含み得る。ディスク・ストレージ１０２４上に記憶され得るオペレーティング・システム１０２８は、コンピュータ１０１２のリソースを制御し、割り当てるように動作する。システム・アプリケーション１０３０は、例えば、システム・メモリ１０１６内、またはディスク・ストレージ１０２４上のいずれかに記憶されたプログラム・モジュール１０３２およびプログラム・データ１０３４を通して、オペレーティング・システム１０２８によってリソースの管理を利用する。本開示は、様々なオペレーティング・システムまたはオペレーティング・システムの組合せで実施され得ると理解されるべきである。ユーザは、入力デバイス１０３６を通してコンピュータ１０１２にコマンドまたは情報を入力する。入力デバイス１０３６は、マウス、トラックボール、スタイラス、タッチ・パッドなどのポインティング・デバイス、キーボード、マイクロフォン、ジョイスティック、ゲーム・パッド、衛星テレビ受信用アンテナ、スキャナ、ＴＶチューナ・カード、デジタル・カメラ、デジタル・ビデオ・カメラ、およびウェブ・カメラなどを含むがこれらに限定されない。これらの入力デバイスおよび他の入力デバイスは、インターフェース・ポート１０３８を介してシステム・バス１０１８を通して処理ユニット１０１４に接続する。インターフェース・ポート１０３８は、例えば、シリアル・ポート、パラレル・ポート、ゲーム・ポート、およびユニバーサル・シリアル・バス（ＵＳＢ）を含む。出力デバイス１０４０は、入力デバイス１０３６と同一種類のポートのいくつかを使用する。したがって、例えば、ＵＳＢポートは、入力をコンピュータ１０１２に提供するため、およびコンピュータ１０１２から出力デバイス１０４０に情報を出力するために使用され得る。出力アダプタ１０４２は、特別なアダプタを必要とする他の出力デバイス１０４０のうち、モニタ、スピーカ、およびプリンタのようないくつかの出力デバイス１０４０が存在することを示すために提供される。出力アダプタ１０４２は、限定ではなく例示として、出力デバイス１０４０とシステム・バス１０１８との間の接続の方法を提供するビデオ・カードおよびサウンド・カードを含む。リモート・コンピュータ１０４４などの他のデバイスまたはデバイスのシステムあるいはその両方が、入力ケイパビリティおよび出力ケイパビリティの両方を提供することに留意すべきである。

コンピュータ１０１２は、リモート・コンピュータ１０４４などの１つまたは複数のリモート・コンピュータへの論理接続を用いてネットワーク化環境において動作し得る。リモート・コンピュータ１０４４は、コンピュータ、サーバ、ルータ、ネットワークＰＣ、ワークステーション、マイクロプロセッサ・ベースの機器、ピア・デバイス、または他の共通ネットワーク・ノードなどであり得、典型的には、コンピュータ１０１２に関連して説明される要素のうちの多くまたは全ても含み得る。簡潔にするために、メモリ・ストレージ・デバイス１０４６のみが、リモート・コンピュータ１０４４と共に示される。リモート・コンピュータ１０４４は、ネットワーク・インターフェース１０４８を通してコンピュータ１０１２に論理的に接続され、次いで、通信接続１０５０を介して物理的に接続される。ネットワーク・インターフェース１０４８は、ローカル・エリア・ネットワーク（ＬＡＮ）、ワイド・エリア・ネットワーク（ＷＡＮ）、セルラ・ネットワークなどの有線通信ネットワークまたは無線通信ネットワークあるいはその両方を包含する。ＬＡＮ技術は、ファイバ分散データ・インターフェース（ＦＤＤＩ）、銅線分散データ・インターフェース（ＣＤＤＩ）、イーサネット（Ｒ）、およびトークン・リングなどを含む。ＷＡＮ技術は、ポイントツーポイント・リンク、サービス総合デジタル通信網（ＩＳＤＮ）およびその変形のような回路交換ネットワーク、パケット交換ネットワーク、ならびにデジタル加入者回線（ＤＳＬ）を含むが、これらに限定されない。通信接続１０５０は、ネットワーク・インターフェース１０４８をシステム・バス１０１８に接続するために利用されたハードウェア／ソフトウェアをいう。通信接続１０５０が、例示的に明確にするためにコンピュータ１０１２内に示されるが、それは、コンピュータ１０１２の外部にもあり得る。ネットワーク・インターフェース１０４８への接続のためのハードウェア／ソフトウェアが、例示目的のみのために、標準電話グレード・モデム、ケーブル・モデム、およびＤＳＬモデムを含むモデム、ＩＳＤＮアダプタ、ならびにイーサネット（Ｒ）・カードなどの内部技術および外部技術も含み得る。

本発明は、任意の可能な技術的詳細レベルの統合におけるシステム、方法、装置、またはコンピュータ・プログラム製品、あるいはその組合せであってもよい。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実行させるためのコンピュータ可読プログラム命令をその上に有するコンピュータ可読記憶媒体を含み得る。コンピュータ可読記憶媒体は、命令実行デバイスにより使用するための命令を保持し、記憶し得る有形デバイスであり得る。コンピュータ可読記憶媒体は、例えば、電子記憶デバイス、磁気記憶デバイス、光学記憶デバイス、電磁気記憶デバイス、半導体記憶デバイス、または前述したものの任意の適当な組合せであり得るが、これらに限定されない。コンピュータ可読記憶媒体のより具体的な例の非網羅的リストは、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）、静的ランダム・アクセス・メモリ（ＳＲＡＭ）、ポータブル・コンパクト・ディスク読取り専用メモリ（ＣＤ－ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、メモリ・スティック、フロッピー（Ｒ）・ディスク、パンチカードまたはその上に記録された命令を有する溝内の隆起構造などの機械的に符号化されたデバイス、および前述したものの任意の適当な組合せも含み得る。本明細書で用いられるようなコンピュータ可読記憶媒体は、本来、電波もしくは他の自由伝播する電磁波、導波管もしくは他の送信媒体を通って伝播する電磁波（例えば、光ファイバ・ケーブルを通過する光パルス）、または電線を通って送信される電気信号などの、一過性信号であると解釈されるべきではない。

本明細書に説明されるコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理デバイスに、あるいはネットワーク、例えば、インターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、もしくはワイヤレス・ネットワーク、またはその組合せを介して外部コンピュータまたは外部ストレージ・デバイスに、ダウンロードされ得る。ネットワークは、銅伝送ケーブル、光伝送ファイバ、ワイヤレス伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバ、あるいはその組合せを含み得る。各コンピューティング／処理デバイス内のネットワーク・アダプタ・カードまたはネットワーク・インターフェースは、コンピュータ可読プログラム命令をネットワークから受信し、それぞれのコンピューティング／処理デバイス内のコンピュータ可読記憶媒体中の記憶用にコンピュータ可読プログラム命令を転送する。本発明の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セット・アーキテクチャ（ＩＳＡ）命令、機械命令、機械依存命令、マイクロコード、ファームウェア命令、状態設定データ、集積回路用の構成データ、またはＳｍａｌｌｔａｌｋ（Ｒ）、もしくはＣ＋＋などのオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語もしくは類似のプログラミング言語などの手続き型プログラミング言語を含む、１つもしくは複数のプログラミング言語の任意の組合せで書かれたソース・コードもしくはオブジェクト・コードのいずれかであり得る。コンピュータ可読プログラム命令は、ユーザのコンピュータ上で完全に、ユーザのコンピュータ上で部分的に、スタンドアロン・ソフトウェア・パッケージとして、ユーザのコンピュータ上で部分的にかつリモート・コンピュータ上で部分的に、またはリモート・コンピュータもしくはサーバ上で完全に、実行し得る。後者のシナリオでは、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）またはワイド・エリア・ネットワーク（ＷＡＮ）を含む任意の種類のネットワークを通して、ユーザのコンピュータに接続され得る、あるいは、接続は、（例えば、インターネット・サービス・プロバイダを使用してインターネットを通して）外部コンピュータに対して行われ得る。いくつかの実施形態では、例えば、プログラマブル・ロジック回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル・ロジック・アレイ（ＰＬＡ）を含む電子回路は、本発明の態様を実行するために、コンピュータ可読プログラム命令の状態情報を利用して電子回路を個別化することによって、コンピュータ可読プログラム命令を実行し得る。

本発明の態様は、本発明の実施形態による、方法、装置（システム）、およびコンピュータ・プログラム製品のフローチャート図またはブロック図あるいはその両方を参照して、本明細書において説明される。フローチャート図またはブロック図あるいはその両方の各ブロック、ならびにフローチャート図またはブロック図あるいはその両方のブロックの組合せが、コンピュータ可読プログラム命令によって実施され得ると理解されたい。コンピュータまたは他のプログラマブル・データ処理装置のプロセッサによって実行する命令が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックにおいて指定される機能／動作を実施するための方法を生成するように、これらのコンピュータ可読プログラム命令は、汎用コンピュータ、専用コンピュータ、または機械を製造するための他のプログラマブル・データ処理装置のプロセッサに提供され得る。コンピュータ可読記憶媒体に記憶される命令を有するコンピュータ可読記憶媒体が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックにおいて指定される機能／動作の態様を実施する命令を含む製品を含むように、これらのコンピュータ可読プログラム命令は、また、コンピュータ、プログラマブル・データ処理装置、または他のデバイス、あるいはその組合せが特定のやり方で機能するように指示し得る、コンピュータ可読記憶媒体に記憶され得る。コンピュータ、他のプログラマブル装置、または他のデバイス上で実行する命令が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックにおいて指定される機能／動作を実施するように、コンピュータ可読プログラム命令は、また、コンピュータ実施されたプロセスを作り出すために、コンピュータ、他のプログラマブル装置、または他のデバイス上で一連の動作行為を実行させるコンピュータ、他のプログラマブル・データ処理装置、または他のデバイス上にロードされ得る。

図面中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータ・プログラム製品の可能な実施態様のアーキテクチャ、機能性、および動作を示す。この点に関して、フローチャートまたはブロック図の各ブロックは、指定された論理機能を実施するための１つまたは複数の実行可能命令を含む、モジュール、セグメント、または命令の一部を表し得る。いくつかの代替的実施態様において、ブロック内に記載された機能は、図面中に記載された順序以外で発生し得る。例えば、連続して示される２つのブロックが、実際には、実質的に同時に実行され得、または、ブロックが、関係する機能性次第で逆の順序で実行されることがあり得る。ブロック図またはフローチャート図あるいはその両方の各ブロック、ならびにブロック図またはフローチャート図あるいはその両方におけるブロックの組合せが、指定された機能もしくは動作を実行し、または専用ハードウェアおよびコンピュータ命令の組合せを実行する専用ハードウェアベース・システムによって実施され得ることにも留意されたい。

主題は、コンピュータまたは複数のコンピュータあるいはその両方の上で動作するコンピュータ・プログラム製品のコンピュータ実行可能命令の一般的状況において上述されているが、当業者は、本開示が他のプログラム・モジュールと組み合わせても実施され得ると認識するであろう。概して、プログラム・モジュールは、特定のタスクを実行しまたは特定の抽象データ型を実施し、あるいはその両方を行う、ルーチン、プログラム、コンポーネント、データ構造などを含む。さらに、本発明のコンピュータ実施方法が、シングル・プロセッサまたはマルチプロセッサ・コンピュータ・システム、ミニコンピューティング・デバイス、メインフレーム・コンピュータ、ならびに、コンピュータ、手持ち式コンピューティング・デバイス（例えば、ＰＤＡ、電話）、およびマイクロプロセッサ・ベースの、またはプログラマブル消費者電子機器もしくは産業電子機器などを含む、他のコンピュータ・システム構成で実施され得ると、当業者は理解するであろう。示される態様は、通信ネットワークを通してリンクされたリモート処理デバイスによってタスクが実行される、分散型コンピューティング環境でも実施され得る。しかしながら、本開示の全てではないとしてもいくつかの態様が、スタンドアロン・コンピュータ上で実施され得る。分散型コンピューティング環境では、プログラム・モジュールは、ローカル・メモリ・ストレージ・デバイスおよびリモート・メモリ・ストレージ・デバイスの両方に位置し得る。

本出願で使用されるように、「コンポーネント」、「システム」、「プラットフォーム」、および「インターフェース」などの用語は、コンピュータ関連エンティティ、または１つもしくは複数の特定の機能性を有する動作機械に関連するエンティティを参照し得、または含み得、あるいはその両方であり得る。本明細書で開示されたエンティティは、ハードウェア、ハードウェアおよびソフトウェアの組合せ、ソフトウェア、または実行中のソフトウェアのいずれかであり得る。例えば、コンポーネントは、プロセッサ上で実行中のプロセス、プロセッサ、オブジェクト、実行可能ファイル、実行スレッド、プログラム、またはコンピュータ、あるいはその組合せであり得るが、それらに限定されない。例示として、サーバ上で実行中のアプリケーションおよびサーバの両方が、コンポーネントであり得る。１つまたは複数のコンポーネントが、プロセスまたは実行スレッド、あるいはその両方の中に存在し得、コンポーネントは、１つのコンピュータ上に局所化され得、または２つ以上のコンピュータ間に分散され得、あるいはその両方であり得る。別の例では、それぞれのコンポーネントは、その上に記憶される様々なデータ構造を有する様々なコンピュータ可読媒体から実行し得る。コンポーネントは、１つまたは複数のデータ・パケット（例えば、ローカル・システム内の別のコンポーネント、分散型システム、またはインターネットなどのネットワークをわたって信号を介した他のシステム、あるいはその組合せと対話する１つのコンポーネントからのデータ）を有する信号などに従って、ローカル・プロセスまたはリモート・プロセスあるいはその両方を介して通信し得る。別の例として、コンポーネントは、電気回路または電子回路により動作される機械部品によって提供される特定の機能性を有する装置であり得、電気回路または電子回路は、プロセッサによって実行されるソフトウェアまたはファームウェア・アプリケーションによって動作される。そのような場合、プロセッサは、装置の内部または外部にあり得、ソフトウェアまたはファームウェア・アプリケーションの少なくとも一部を実行し得る。さらに別の例として、コンポーネントは、機械部品なしで電子コンポーネントを通して特定の機能性を提供する装置であり得、電子コンポーネントは、電子コンポーネントの機能性を少なくとも一部与えるソフトウェアまたはファームウェアを実行するためのプロセッサまたは他の方法を含み得る。ある態様において、コンポーネントは、例えばクラウド・コンピューティング・システム内で、仮想機械を介して電子コンポーネントをエミュレートし得る。

さらに、「または」という用語は、排他的な「または」ではなく包含的な「または」を意味するように意図される。即ち、特段の指定がなく、または文脈から明白である限り、「ＸはＡまたはＢを利用する」は、当然の包含的並べ替えのいずれかを意味するように意図される。即ち、ＸがＡを利用する、ＸがＢを利用する、またはＸがＡおよびＢの両方を利用する場合に、「ＸはＡまたはＢを利用する」が、前述の場合のいずれかの下で満たされる。さらに、特段の指定がない限り、または文脈から単数形を対象とすることが明らかである限り、主題の明細書および添付図面において使用されるような冠詞「ａ」および「ａｎ」は、概して、「１つまたは複数の」を意味するように解釈されるべきである。本明細書で使用されるように、「例」または「例示的」あるいはその両方の用語は、一例、一場合、または一例示としての役割をすることを意味するために使用される。疑義が生じることを避けるために、本明細書で開示された主題は、そのような例によって限定されない。さらに、本明細書で一「例」または一「例示的」あるいはその両方と説明される任意の態様または設計は、必ずしも他の態様または設計に対して好適または有利と解釈されるべきではなく、当業者に既知の同等の例示的な構造および技術を排除することを意味するものでもない。

それが主題の明細書において利用されるとき、「プロセッサ」という用語は、シングルコア・プロセッサ、ソフトウェア・マルチスレッド実行ケイパビリティを有するシングル・プロセッサ、マルチコア・プロセッサ、ソフトウェア・マルチスレッド実行ケイパビリティを有するマルチコア・プロセッサ、ハードウェア・マルチスレッド技術を有するマルチコア・プロセッサ、並列プラットフォーム、および分散型共有メモリを有する並列プラットフォームを含むがこれらに限定されない、任意のコンピューティング処理ユニットまたはデバイスを実質的に参照し得る。追加的に、プロセッサは、集積回路、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プログラマブル・ロジック・コントローラ（ＰＬＣ）、複合プログラマブル・ロジック・デバイス（ＣＰＬＤ）、離散ゲートもしくはトランジスタ・ロジック、離散ハードウェア・コンポーネント、または本明細書で説明された機能を実行するように設計されたそれらの任意の組合せを参照し得る。さらに、プロセッサは、空間利用率を最適化するため、またはユーザ機器の性能を拡張するために、分子および量子ドット・ベース・トランジスタ、スイッチ、ならびにゲートなど、これらに限定されないナノスケール・アーキテクチャを活用し得る。プロセッサは、コンピューティング処理ユニットの組合せとしても実施され得る。本開示において、「ストア」、「ストレージ」、「データ・ストア」、「データ・ストレージ」、「データベース」などの用語、ならびに実質的にコンポーネントの動作および機能性に関連する任意の他の情報記憶コンポーネントが、「メモリ・コンポーネント」、「メモリ」内に具現化されたエンティティ、またはメモリを含むコンポーネントを参照するために使用される。本明細書で説明されるメモリまたはメモリ・コンポーネントあるいはその両方が、揮発性メモリもしくは不揮発性メモリのいずれかであり得、または揮発性メモリおよび不揮発性メモリの両方を含み得ると理解されるべきである。限定ではなく例示として、不揮発性メモリは、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュ・メモリ、または不揮発性ＲＡＭ（例えば、ＦｅＲＡＭ）を含み得る。揮発性メモリは、ＲＡＭを含み得、ＲＡＭは、例えば外部キャッシュ・メモリとして動作し得る。追加的に、本明細書内のシステムまたはコンピュータ実施方法の開示されたメモリ・コンポーネントは、これらのおよび任意の他の適当な種類のメモリを含むことに限定されることなく、含むように意図される。

上述されたものは、システム、およびコンピュータ実施方法の単なる例を含む。本開示を説明するために、コンポーネント、またはコンピュータ実施方法のあらゆる考えられる組合せを説明することは、当然ながらできないが、当業者は、本開示の多くのさらなる組合せおよび交換が可能であると認識し得る。さらに、「含む」、「有する」、および「所有する」などの用語が、発明を実施するための形態、特許請求の範囲、添付、および図面において使用される限り、そのような用語は、「備える」が特許請求の範囲で移行語として利用される際に解釈されるように、「備える」という用語と同様に包含的であることを意図する。様々な実施形態の説明は、例示の目的で提示されているが、網羅的であること、または開示される実施形態に限定することを意図するものではない。多くの修正および変形が、説明される実施形態の範囲から逸脱することなく当業者には明らかであろう。本明細書で使用される専門用語は、実施形態の原理、実際の用途、もしくは市場で見出される技術に対する技術的改善を最もよく説明するため、または本明細書に開示される実施形態を当業者が理解可能にするために、選択された。

Claims (16)

1. システムであって、
   コンピュータ実行可能コンポーネントを記憶するメモリと、
   前記メモリ内に記憶された前記コンピュータ実行可能コンポーネントを実行するプロセッサであって、前記コンピュータ実行可能コンポーネントが、
   キュービット並べ替えの間に制御ＮＯＴゲートをシミュレートする複製コンポーネント、および
   前記制御ＮＯＴゲートが前記複製コンポーネントによって前記キュービット並べ替えの間にシミュレートされることに基づいて、メモリ・アクセス平衡化を実行する並列化コンポーネントを含む、前記プロセッサと、
   を備え、
   前記コンピュータ実行可能コンポーネントが、
   前記キュービット並べ替えのために第１のビットおよび第２のビットを選択する選択器コンポーネントであって、前記第１のビットが、制御ビットである、前記選択器コンポーネントをさらに含み、
   前記第１のビットが不均等メモリ・アクセス・ノード数の二進対数（ｌｏｇ２）を引いたキュービット数を含む総数以上のビットであるとの判断に基づいて、前記選択器コンポーネントが、前記第１のビットを選択する、
   システム。
2. システムであって、
   コンピュータ実行可能コンポーネントを記憶するメモリと、
   前記メモリ内に記憶された前記コンピュータ実行可能コンポーネントを実行するプロセッサであって、前記コンピュータ実行可能コンポーネントが、
   キュービット並べ替えの間に制御ＮＯＴゲートをシミュレートする複製コンポーネント、および
   前記制御ＮＯＴゲートが前記複製コンポーネントによって前記キュービット並べ替えの間にシミュレートされることに基づいて、メモリ・アクセス平衡化を実行する並列化コンポーネントを含む、前記プロセッサと、
   を備え、
   前記コンピュータ実行可能コンポーネントが、
   前記キュービット並べ替えのために第１のビットおよび第２のビットを選択する選択器コンポーネントであって、前記第１のビットが、制御ビットである、前記選択器コンポーネントをさらに含み、
   前記第１のビットが不均等メモリ・アクセス・ノード数の二進対数（ｌｏｇ２）未満のビットであるとの判断に基づいて、前記選択器コンポーネントが、前記第１のビットを選択する、
   システム。
3. システムであって、
   コンピュータ実行可能コンポーネントを記憶するメモリと、
   前記メモリ内に記憶された前記コンピュータ実行可能コンポーネントを実行するプロセッサであって、前記コンピュータ実行可能コンポーネントが、
   キュービット並べ替えの間に制御ＮＯＴゲートをシミュレートする複製コンポーネント、および
   前記制御ＮＯＴゲートが前記複製コンポーネントによって前記キュービット並べ替えの間にシミュレートされることに基づいて、メモリ・アクセス平衡化を実行する並列化コンポーネントを含む、前記プロセッサと、
   を備え、
   前記コンピュータ実行可能コンポーネントが、
   前記キュービット並べ替えのために第１のビットおよび第２のビットを選択する選択器コンポーネントであって、前記第１のビットが、制御ビットである、前記選択器コンポーネントをさらに含み、
   前記第２のビットが、前記第１のビットとは異なり、かつ前記制御ビットとして前記第１のビットを有する目標ビットではないとの判断に基づいて、前記選択器コンポーネントが、前記第２のビットを選択する、
   システム。
4. 前記コンピュータ実行可能コンポーネントが、
   量子コンピューティングのための前記キュービット並べ替えを実施する配置コンポーネントであって、前記配置コンポーネントが、第１のビットを第２のビットと並べ替える、
   前記配置コンポーネントをさらに含む、請求項１～３のいずれか一項に記載のシステム。
5. 前記コンピュータ実行可能コンポーネントが、
   評価コンポーネントがメモリ・アクセス改善不足を判断することに基づいて、前記キュービット並べ替えを元に戻す、反転コンポーネントをさらに含む、請求項１～３のいずれか一項に記載のシステム。
6. 前記第１のビットを前記第２のビットと並べ替えることで量子メモリのフラグメント化アクセスを最小化する、請求項１～３のいずれか一項に記載のシステム。
7. 前記第１のビットを前記第２のビットと並べ替えることでスレッド・ローカリティを最小化する、請求項１～３のいずれか一項に記載のシステム。
8. 前記キュービット並べ替えが、第１のキュービット並べ替えであり、前記複製コンポーネントが、前記メモリ・アクセス平衡化が成功したとの評価コンポーネントによる判断に基づいて、第２のキュービット並べ替えの間に前記制御ＮＯＴゲートをシミュレートする、請求項１～３のいずれか一項に記載のシステム。
9. コンピュータ実施方法であって、
   プロセッサに動作可能に連結されたシステムによって、キュービット並べ替えの間に制御ＮＯＴゲートをシミュレートするステップと、
   前記システムによって、前記キュービット並べ替えの間に前記制御ＮＯＴゲートを前記シミュレートするステップに基づいて、メモリ・アクセス平衡化を実行するステップと、
   前記キュービット並べ替えのために第１のビットおよび第２のビットを選択するステップと、
   前記第１のビットが不均等メモリ・アクセス・ノード数の二進対数（ｌｏｇ２）を引いたキュービット数を含む総数以上のビットであるとの判断に基づいて、前記第１のビットを選択するステップと、
   を含み、
   前記第１のビットが制御ビットである、
   コンピュータ実施方法。
10. コンピュータ実施方法であって、
    プロセッサに動作可能に連結されたシステムによって、キュービット並べ替えの間に制御ＮＯＴゲートをシミュレートするステップと、
    前記システムによって、前記キュービット並べ替えの間に前記制御ＮＯＴゲートを前記シミュレートするステップに基づいて、メモリ・アクセス平衡化を実行するステップと、
    前記キュービット並べ替えのために第１のビットおよび第２のビットを選択するステップと、
    前記第１のビットが不均等メモリ・アクセス・ノード数の二進対数（ｌｏｇ２）未満のビットであるとの判断に基づいて、選択器コンポーネントが、前記第１のビットを選択するステップと、
    を含み、
    前記第１のビットが制御ビットである、
    コンピュータ実施方法。
11. コンピュータ実施方法であって、
    プロセッサに動作可能に連結されたシステムによって、キュービット並べ替えの間に制御ＮＯＴゲートをシミュレートするステップと、
    前記システムによって、前記キュービット並べ替えの間に前記制御ＮＯＴゲートを前記シミュレートするステップに基づいて、メモリ・アクセス平衡化を実行するステップと、
    前記キュービット並べ替えのために第１のビットおよび第２のビットを選択するステップと、
    前記第２のビットが、前記第１のビットとは異なり、かつ制御ビットとして前記第１のビットを有する目標ビットではないとの判断に基づいて、前記第２のビットを選択するステップと、
    を含む、
    前記第１のビットが、制御ビットである、
    コンピュータ実施方法。
12. 前記システムによって、メモリ・アクセス改善不足の判断に基づいて、前記キュービット並べ替えを元に戻すステップをさらに含む、請求項９～１１のいずれか一項に記載のコンピュータ実施方法。
13. 前記キュービット並べ替えが第１のキュービット並べ替えであり、前記コンピュータ実施方法が、
    前記システムによって、前記メモリ・アクセス平衡化が成功したと判断するステップと、
    前記システムによって、前記判断するステップに基づいて第２のキュービット並べ替えの間に前記制御ＮＯＴゲートをシミュレートするステップと、
    をさらに含む、請求項９～１１のいずれか一項に記載のコンピュータ実施方法。
14. 方法であって、
    プロセッサに動作可能に連結されたシステムによって、第１のキュービットおよび第２のキュービットを選択するステップであって、前記第１のキュービットが制御キュービットである、前記選択するステップと、
    前記システムによって、前記第１のキュービットを前記第２のキュービットと並べ替えるステップであって、前記並べ替えるステップの間に制御ＮＯＴゲートがシミュレートされる、前記並べ替えるステップと、
    前記第１のキュービットを前記第２のキュービットと前記並べ替えるステップが、前記システムによって、不均等メモリ・アクセス・ノードの第２の量の二進対数（ｌｏｇ２）を引いたキュービットの第１の量以上である、１つまたは複数の制御キュービットの発生を最小化するステップを含む、
    方法。
15. 方法であって、
    プロセッサに動作可能に連結されたシステムによって、第１のキュービットおよび第２のキュービットを選択するステップであって、前記第１のキュービットが制御キュービットである、前記選択するステップと、
    前記システムによって、前記第１のキュービットを前記第２のキュービットと並べ替えるステップであって、前記並べ替えるステップの間に制御ＮＯＴゲートがシミュレートされる、前記並べ替えるステップと、
    前記第１のキュービットを前記第２のキュービットと前記並べ替えるステップが、前記システムによって、不均等メモリ・アクセス・ノードの量の二進対数（ｌｏｇ２）未満である１つまたは複数の制御キュービットの発生を最小化するステップを含む、
    方法。
16. コンピュータ・プログラムであって、請求項９ないし１５のいずれか１項に記載の方法の各ステップをコンピュータに実行させるための、コンピュータ・プログラム。

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