JP7411916B2

JP7411916B2 - 撮像装置

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Inventors: 盛和津野
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Description

本開示は、撮像装置に関する。

デジタルカメラには、ＣＣＤ（Charge Coupled Device）イメージセンサおよびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが広く用いられている。これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。

例えば、特許文献１に開示されているように、フォトダイオードに代えて、半導体基板の上方に光電変換層を配置した構造も提案されている。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置では、光電変換によって生成された電荷が、半導体基板に形成された拡散領域に信号電荷として一時的に蓄積される。蓄積された電荷量に応じた信号が、半導体基板に形成されたＣＣＤ回路またはＣＭＯＳ回路を介して読み出される。

国際公開第２０１２／１４７３０２号

信号電荷以外の電荷が、信号電荷を一時的に保持する拡散領域へ流入した場合、ノイズの原因となり得る。ノイズにより、得られる画像の画質が低下し得る。したがって、このような意図しない電荷の移動を抑制できると有益である。なお、以下では、このような意図しない電荷の移動を暗電流（「リーク電流」とも呼ばれる）と表現することがある。

そこで、本開示は、暗電流を抑制することができる撮像装置を提供する。

本開示の限定的ではないある例示的な実施の形態によれば、以下が提供される。

本開示の一態様に係る撮像装置は、入射光を電荷に変換する光電変換部と、前記光電変換部に電気的に接続された第１導電型の第１不純物領域と、素子分離領域と、を含む半導体基板と、前記第１不純物領域に直接接続され、第１半導体を含むプラグと、前記プラグに直接接続され、第２半導体を含むパッドと、前記第１不純物領域をソースおよびドレインの一方として含み、第１ゲートを備える第１トランジスタと、を備え、平面視において、前記第１不純物領域は、前記素子分離領域の第１部分と前記第１ゲートとの間に位置し、平面視において、前記パッドは、前記第１ゲートと前記第１部分とに重なる。

また、本開示の別の一態様に係る撮像装置は、入射光を電荷に変換する光電変換部と、前記光電変換部に電気的に接続された第１導電型の第１不純物領域と、素子分離領域とを含む半導体基板と、前記第１不純物領域に直接接続され、第１半導体を含むプラグと、前記プラグに直接接続され、第２半導体を含むパッドと、前記第１不純物領域をソースおよびドレインの一方として含み、第１ゲートを備える第１トランジスタと、前記第１ゲートの側方に位置するサイドウォールと、を備え、平面視において、前記第１不純物領域は、前記素子分離領域の第１部分と前記第１ゲートとの間に位置し、平面視において、前記パッドは、前記サイドウォールと前記第１部分とに重なる。

また、本開示の別の一態様に係る撮像装置は、入射光を電荷に変換する光電変換部と、前記光電変換部に電気的に接続された第１導電型の第１不純物領域を含む半導体基板と、前記第１不純物領域に直接接続され、第１半導体を含むプラグと、前記プラグに直接接続され、第２半導体を含むパッドと、前記第１不純物領域をソースおよびドレインの一方として含み、第１ゲートを備える第１トランジスタと、平面視において前記第１不純物領域に重なる第２ゲートと、を備え、平面視において、前記パッドは、前記第１ゲートおよび前記第２ゲートに重なる。

また、本開示の別の一態様に係る撮像装置は、入射光を電荷に変換する光電変換部と、前記光電変換部に電気的に接続された第１導電型の第１不純物領域を含む半導体基板と、前記第１不純物領域に直接接続され、第１半導体を含むプラグと、前記プラグに直接接続され、第２半導体を含むパッドと、前記第１不純物領域をソースおよびドレインの一方として含み、第１ゲートを備える第１トランジスタと、前記第１ゲートの側方に位置する第１サイドウォールと、平面視において、前記第１不純物領域に重なる第２ゲートと、前記第２ゲートの側方に位置する第２サイドウォールと、を備え、平面視において、前記パッドは、前記第１サイドウォールと前記第２サイドウォールとに重なる。

また、包括的または具体的な態様は、素子、デバイス、モジュール、システムまたは方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、装置、モジュール、システムおよび方法の任意の組み合わせによって実現されてもよい。

また、開示された実施の形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示された様々な実施の形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。

本開示によれば、暗電流を抑制することができる撮像装置を提供できる。

図１は、本開示の実施の形態１に係る撮像装置の例示的な構成を示す図である。図２は、本開示の実施の形態１に係る撮像装置の例示的な回路構成を示す模式図である。図３は、本開示の実施の形態１に係る撮像装置の画素のデバイス構造の一例を模式的に示す断面図である。図４は、本開示の実施の形態１に係る撮像装置の画素における各素子のレイアウトの一例を示す模式的な平面図である。図５は、本開示の実施の形態２に係る撮像装置の画素のデバイス構造の一例を模式的に示す断面図である。図６は、本開示の実施の形態２に係る撮像装置の画素における各素子のレイアウトの一例を示す模式的な平面図である。図７は、本開示の実施の形態３に係る撮像装置の画素のデバイス構造の一例を模式的に示す断面図である。図８は、本開示の実施の形態３に係る撮像装置の画素における各素子のレイアウトの一例を示す模式的な平面図である。図９は、本開示の実施の形態３に係る撮像装置の画素のデバイス構造の別の一例を模式的に示す断面図である。図１０は、本開示の変形例１に係る撮像装置の画素のデバイス構造の一例を模式的に示す断面図である。図１１は、本開示の変形例２に係る撮像装置の画素のデバイス構造の一例を模式的に示す断面図である。図１２は、本開示の変形例３に係る撮像装置の画素のデバイス構造の一例を模式的に示す断面図である。図１３は、本開示の各変形例に係る撮像装置の画素のデバイス構造のうち、パッドの端部の位置を説明するための断面図である。

（本開示の概要）
本開示の一態様の概要は、以下の通りである。

半導体を含む配線およびコンタクトプラグのパターニングには、ドライエッチング装置が使用されることがある。このとき、配線およびコンタクトプラグに覆われていない領域の半導体基板の表面側には、プラズマダメージにより微小な結晶欠陥が発生し得る。光電変換部に接続された不純物領域に微小な結晶欠陥が発生した場合には、不純物領域に暗電流が流れ、ノイズの原因となり得る。

これに対して、本開示の一態様に係る撮像装置は、入射光を電荷に変換する光電変換部と、前記光電変換部に電気的に接続された第１導電型の第１不純物領域と、素子分離領域と、を含む半導体基板と、前記第１不純物領域に直接接続され、第１半導体を含むプラグと、前記プラグに直接接続され、第２半導体を含むパッドと、前記第１不純物領域をソースおよびドレインの一方として含み、第１ゲートを備える第１トランジスタと、を備え、平面視において、前記第１不純物領域は、前記素子分離領域の第１部分と前記第１ゲートとの間に位置し、平面視において、前記パッドは、前記第１ゲートと前記第１部分とに重なる。

これにより、上記いずれの態様に係る撮像装置においても、平面視において、パッドが第１不純物領域の少なくとも一部を覆うことができる。したがって、パッドをパターニングするためのドライエッチング工程において、第１不純物領域に与えられるプラズマダメージを抑制することができる。このため、第１不純物領域に結晶欠陥が発生することを抑制することができるので、第１不純物領域に流れ込む、または、第１不純物領域から流れ出る暗電流を抑制することができる。

また、例えば、前記素子分離領域は、前記第１導電型とは異なる第２導電型の不純物領域であってもよい。

これにより、素子分離領域をイオン注入によって容易に形成することができる。イオンの注入範囲を精度良く制御することができるので、素子分離領域を容易に所望の形状にすることができる。このため、信頼性の高い撮像装置を実現することができる。

また、例えば、本開示の一態様に係る撮像装置では、前記素子分離領域は、さらに、前記第１部分に接する第２部分と、前記第１部分に接する第３部分と、を含み、平面視において、前記第１不純物領域は、前記第２部分と前記第２部分との間に位置し、平面視において、前記パッドは、前記第２部分と前記第３部分とに重なってもよい。このとき、例えば、平面視において、前記第１ゲートが前記第１不純物領域の第１方向に位置し、前記第１部分が前記第１不純物領域の、前記第１方向と反対の第２方向に位置するとき、前記第２部分は、前記第１不純物領域の、前記第１方向と交差する第３方向に位置し、前記第３部分は、前記第１不純物領域の、前記第３方向と反対の第４方向に位置してもよい。

これにより、パッドが第１不純物領域を完全に覆うことができる。したがって、ドライエッチング工程において第１不純物領域に与えられるプラズマダメージを更に抑制することができる。このため、第１不純物領域に流れ込む、または、第１不純物領域から流れ出る暗電流を更に抑制することができる。

また、例えば、本開示の別の一態様に係る撮像装置は、入射光を電荷に変換する光電変換部と、前記光電変換部に電気的に接続された第１導電型の第１不純物領域を含む半導体基板と、前記第１不純物領域に直接接続され、第１半導体を含むプラグと、前記プラグに直接接続され、第２半導体を含むパッドと、前記第１不純物領域をソースおよびドレインの一方として含み、第１ゲートを備える第１トランジスタと、平面視において前記第１不純物領域に重なる第２ゲートと、を備え、平面視において、前記パッドは、前記第１ゲートおよび前記第２ゲートに重なる。

これにより、上記いずれの態様に係る撮像装置においても、平面視において、パッドが第１不純物領域の少なくとも一部を覆うことができる。したがって、ドライエッチング工程において第１不純物領域に与えられるプラズマダメージを抑制することができる。このため、第１不純物領域に結晶欠陥が発生することを抑制することができるので、第１不純物領域に流れ込む、または、第１不純物領域から流れ出る暗電流を抑制することができる。

また、例えば、本開示の一態様に係る撮像装置は、前記第１不純物領域をソースおよびドレインの一方として含み、前記第２ゲートを備える第２トランジスタをさらに備えてもよい。

これにより、例えば、不純物領域に過剰に蓄積され得る電荷を排出するための保護トランジスタを設けることができる。あるいは、不純物領域に蓄積された電荷をリセットするためのリセットトランジスタを設けることができる。

また、例えば、本開示の一態様に係る撮像装置では、前記半導体基板は、素子分離領域をさらに含み、前記素子分離領域は、第２部分と、第３部分と、を含み、平面視において、前記第１不純物領域は、前記第２部分と前記第３部分との間に位置し、平面視において、前記パッドは、前記第２部分と前記第３部分とに重なってもよい。このとき、例えば、平面視において、前記第１ゲートが前記第１不純物領域の第１方向に位置し、前記第２ゲートが前記第１不純物領域の、前記第１方向と反対の第２方向に位置するとき、前記第２部分は、前記第１不純物領域の、前記第１方向と交差する第３方向に位置し、前記第３部分は、前記第１不純物領域の、前記第３方向と反対の第４方向に位置してもよい。

また、例えば、前記第２部分および前記第３部分はそれぞれ、前記第１導電型とは異なる第２導電型の不純物領域であってもよい。

これにより、第２部分および第３部分をイオン注入によって容易に形成することができる。イオンの注入範囲を精度良く制御することができるので、第２部分および第３部分をそれぞれ容易に所望の形状にすることができる。このため、信頼性の高い撮像装置を実現することができる。

また、例えば、前記第１半導体および前記第２半導体は、ポリシリコンであってもよい。

これにより、金属を用いる場合に比べて、拡散領域または絶縁膜への金属の拡散を抑制することができるので、暗電流の発生を抑制することができる。

以下、図面を参照しながら、本開示の実施の形態を詳細に説明する。

なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。また、図面が過度に複雑になることを避けるために、一部の要素の図示を省略することがある。

また、図面に示す各種の要素は、本開示の理解のために模式的に示したにすぎず、例えば、寸法比および外観などは実物と異なり得る。つまり、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。

また、本明細書において、例えば平行または一致などの要素間の関係性を示す用語、および、例えば矩形などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。

また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。具体的には、撮像装置の受光側を「上方」とし、受光側と反対側を「下方」とする。各部材の「上面」、「下面」についても同様に、撮像装置の受光側に対向する面を「上面」とし、受光側と反対側に対向する面を「下面」とする。なお、例えば「上方」、「下方」、「上面」および「下面」などの用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置の使用時における姿勢を限定する意図ではない。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。また、本明細書において、「平面視」とは、半導体基板に垂直な方向から見たときのことを言う。

（実施の形態１）
図１は、本開示の実施の形態１に係る撮像装置の例示的な構成を示す図である。図１に示す撮像装置１００は、半導体基板６０に形成された複数の画素１０および周辺回路４０を有する。

図１に示す例では、画素１０が、ｍ行ｎ列の複数の行および列に配列されている。ここで、ｍ、ｎは、独立して１以上の整数を表す。画素１０は、半導体基板６０に例えば２次元に配列されることにより、撮像領域Ｒ１を形成する。

画素１０の数および配置は、図示する例に限定されない。例えば、撮像装置１００に含まれる画素１０の数は、１つであってもよい。この例では、各画素１０の中心が正方格子の格子点上に位置しているが、例えば、各画素１０の中心が、例えば、三角格子または六角格子の格子点上に位置するように複数の画素１０を配置してもよい。例えば、画素１０を１次元に配列してもよく、この場合、撮像装置１００をラインセンサとして利用し得る。

図１に例示する構成において、周辺回路４０は、垂直走査回路４２、および水平信号読み出し回路４４を含む。図１に例示するように、周辺回路４０は、付加的に、制御回路４６を含み得る。また、後述するように、周辺回路４０が、例えば、画素１０などに対して所定の電圧を供給する電圧供給回路をさらに含むこともあり得る。周辺回路４０は、例えば、信号処理回路または出力回路をさらに含んでいてもかまわない。

周辺回路４０は、例えば、撮像領域Ｒ１の周辺に位置する周辺領域Ｒ２に設けられている。図１に示される例では、周辺領域Ｒ２は、撮像領域Ｒ１の周囲を囲む環状の領域であるが、これに限らない。周辺領域Ｒ２は、撮像領域Ｒ１の二辺に沿ったＬ字状の領域、または、撮像領域Ｒ１の一辺に沿った長尺状の領域であってもよい。

垂直走査回路４２は、行走査回路とも呼ばれ、複数の画素１０の各行に対応して設けられたアドレス信号線３４との接続を有する。後述するように、複数の画素１０の各行に対応して設けられる信号線は、アドレス信号線３４に限定されず、垂直走査回路４２には、複数の画素１０の行ごとに複数の種類の信号線が接続され得る。水平信号読み出し回路４４は、列走査回路とも呼ばれ、複数の画素１０の各列に対応して設けられた垂直信号線３５との接続を有する。

制御回路４６は、例えば、撮像装置１００の例えば外部から与えられる指令データおよびクロックを受け取って撮像装置１００の全体を制御する。典型的には、制御回路４６は、タイミングジェネレータを有し、垂直走査回路４２、水平信号読み出し回路４４、後述の電圧供給回路に駆動信号を供給する。図１中、制御回路４６から延びる矢印は、制御回路４６からの出力信号の流れを模式的に表現している。制御回路４６は、例えば１以上のプロセッサを含むマイクロコントローラによって実現され得る。制御回路４６の機能は、汎用の処理回路とソフトウェアとの組み合わせによって実現されてもよいし、このような処理に特化したハードウェアによって実現されてもよい。

図２は、本開示の実施の形態１に係る撮像装置１００の例示的な回路構成を模式的に示す模式図である。図２では、図面が複雑となることを避けるために、２行２列に配列された４つの画素１０が代表して示されている。これらの画素１０の各々は、図１に示す画素１０の一例である。画素１０の各々は、光電変換部１２を有し、光電変換部１２に電気的に接続された信号検出回路１４を含む。

光電変換部１２は、光の入射を受けて正および負の電荷、典型的には、正孔－電子対を発生させる。光電変換部１２は、半導体基板６０の上方に配置された光電変換層を含む光電変換構造、あるいは、半導体基板６０に形成されたフォトダイオードであり得る。各画素１０の光電変換部１２は、互いに間隔をあけずに半導体基板６０上に連続的に配置される。あるいは、各画素１０の光電変換部１２は、空間的に互いに分離されていてもよい。後に図３を参照して詳しく説明するように、光電変換部１２は、半導体基板６０の上方に配置された光電変換層１２ｂを含む。すなわち、ここでは、撮像装置１００として積層型の撮像装置を例示する。なお、各画素１０が、例えば半導体基板６０の上方に配置された光電変換部１２を有する場合、図１に示される撮像領域Ｒ１は、半導体基板６０のうち、光電変換部１２によって覆われている領域として規定され得る。

各画素１０の光電変換部１２は、蓄積制御線３１との接続を有する。撮像装置１００の動作時、蓄積制御線３１には所定の電圧が印加される。例えば、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合であれば、撮像装置１００の動作時に蓄積制御線３１に例えば１０Ｖ程度の正電圧が印加され得る。以下では、信号電荷として正孔を利用する場合を例示する。

図２に例示する構成において、信号検出回路１４は、信号検出トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６および保護トランジスタ２７を含む。後に図面を参照して詳しく説明するように、信号検出トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６および保護トランジスタ２７は、典型的には、光電変換部１２を支持する半導体基板６０に形成された電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である。以下では、特に断りの無い限り、トランジスタとしてＮチャネルＭＯＳＦＥＴを用いる例を説明する。

図２において模式的に示すように、信号検出トランジスタ２２のゲートは、光電変換部１２に電気的に接続されている。図示する例において、信号検出トランジスタ２２のゲートを光電変換部１２に接続する電荷蓄積ノードＦＤは、光電変換部１２によって生成された電荷を一時的に保持する機能を有する。動作時に蓄積制御線３１に所定の電圧を印加することにより、電荷蓄積ノードＦＤに例えば正孔を信号電荷として蓄積することができる。後に図面を参照して説明するように、電荷蓄積ノードＦＤは、半導体基板６０に形成された不純物領域をその一部に含む。

信号検出トランジスタ２２のドレインおよびソースの一方は、電源配線３２に接続されている。電源配線３２は、撮像装置１００の動作時に、各画素１０に電源電圧ＶＤＤ１を供給する。電源電圧ＶＤＤ１は、例えば３．３Ｖである。信号検出トランジスタ２２のドレインおよびソースの他方は、アドレストランジスタ２４を介して垂直信号線３５に接続されている。信号検出トランジスタ２２は、ドレインおよびソースの他方に電源電圧ＶＤＤの供給を受けることにより、電荷蓄積ノードＦＤに蓄積された信号電荷の量に応じた信号電圧を出力する。

信号検出トランジスタ２２と垂直信号線３５との間に接続されたアドレストランジスタ２４のゲートには、アドレス信号線３４が接続されている。垂直走査回路４２は、アドレストランジスタ２４のオンおよびオフを制御する行選択信号をアドレス信号線３４に印加する。このことにより、選択した画素１０の信号検出トランジスタ２２の出力を、対応する垂直信号線３５に読み出すことができる。なお、アドレストランジスタ２４の配置は、図２に示す例に限定されず、信号検出トランジスタ２２のドレインと電源配線３２との間であってもよい。

保護トランジスタ２７のゲートとドレインおよびソースの一方とは、電荷蓄積ノードＦＤに接続されている。保護トランジスタ２７のドレインおよびソースの他方は、電源配線３７に接続されている。電源配線３７は、撮像装置１００の動作時に、各画素１０に電源電圧ＶＤＤ２を供給する。電源電圧ＶＤＤ２は、例えば２．０Ｖである。光電変換部１２に高輝度の光が入射した場合、電荷蓄積ノードＦＤに蓄積される正孔の量が増大する。その場合、例えば５Ｖを超えるようなバイアスが電荷蓄積ノードＦＤにおいて発生し、電荷蓄積ノードＦＤに接続された信号検出トランジスタ２２のゲート酸化膜を破壊する可能性がある。そのため、例えば５Ｖを超えるような高バイアスが電荷蓄積ノードＦＤに生じた場合に、保護トランジスタ２７を導通させる。これにより、電荷蓄積ノードＦＤに蓄積された正孔を排出することで、電荷蓄積ノードＦＤの電位を低下させることができる。

垂直信号線３５の各々には、負荷回路４５およびカラム信号処理回路４７が接続されている。負荷回路４５は、信号検出トランジスタ２２とともにソースフォロワ回路を形成する。カラム信号処理回路４７は、行信号蓄積回路とも呼ばれ、例えば、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換を行う。水平信号読み出し回路４４は、複数のカラム信号処理回路４７から水平共通信号線４９に信号を順次読み出す。負荷回路４５およびカラム信号処理回路４７は、上述の周辺回路４０の一部であり得る。

リセットトランジスタ２６のゲートには、垂直走査回路４２との接続を有するリセット信号線３６が接続される。リセット信号線３６は、アドレス信号線３４と同様に複数の画素１０の行ごとに設けられる。垂直走査回路４２は、アドレス信号線３４に行選択信号を印加することにより、リセットの対象となる画素１０を行単位で選択することができる。また、垂直走査回路４２は、リセット信号線３６を介してリセット信号をリセットトランジスタ２６のゲートに印加することにより、選択された行のリセットトランジスタ２６のオンおよびオフを切り替えることができる。リセットトランジスタ２６がオンとされることにより、電荷蓄積ノードＦＤの電位がリセットされる。

この例では、リセットトランジスタ２６のドレインおよびソースの一方は、電荷蓄積ノードＦＤに接続され、ドレインおよびソースの他方は、複数の画素１０の列ごとに設けられたフィードバック線５３のうちの対応する１つに接続されている。すなわち、この例では、光電変換部１２の電荷を初期化するリセット電圧として、フィードバック線５３の電圧が電荷蓄積ノードＦＤに供給される。

図２に例示する構成において、撮像装置１００は、反転増幅器５０を帰還経路の一部に含むフィードバック回路１６を有する。図２に示すように、反転増幅器５０は、複数の画素１０の列ごとに設けられ、上述のフィードバック線５３は、複数の反転増幅器５０のうちの対応する１つの出力端子に接続される。反転増幅器５０は、上述の周辺回路４０の一部であり得る。

図２に示すように、反転増幅器５０の反転入力端子は、対応する列の垂直信号線３５に接続され、反転増幅器５０の非反転入力端子には、撮像装置１００の動作時、参照電圧Ｖｒｅｆが供給される。アドレストランジスタ２４およびリセットトランジスタ２６をオンとすることにより、その画素１０の出力を負帰還させる帰還経路を形成することができる。帰還経路の形成により、垂直信号線３５の電圧が、反転増幅器５０の非反転入力端子への入力電圧である参照電圧Ｖｒｅｆに収束する。換言すれば、帰還経路の形成により、電荷蓄積ノードＦＤの電圧が、垂直信号線３５の電圧が参照電圧Ｖｒｅｆとなるような電圧にリセットされる。参照電圧Ｖｒｅｆとしては、電源電圧および接地の範囲内の任意の大きさの電圧を用い得る。参照電圧Ｖｒｅｆは、例えば１Ｖまたは１Ｖ近傍の正電圧である。帰還経路の形成により、リセットトランジスタ２６をオフすることに伴って発生するリセットノイズを低減可能である。

（画素１０のデバイス構造）
続いて、画素１０のデバイス構造の詳細について、図３および図４を用いて説明する。

図３は、本開示の実施の形態１に係る撮像装置１００の画素１０のデバイス構造の一例を模式的に示す断面図である。図４は、本実施の形態に係る撮像装置１００の画素１０における各素子のレイアウトの一例を示す模式的な平面図である。

なお、図３では、信号検出トランジスタ２２、アドレストランジスタ２４、保護トランジスタ２７、およびリセットトランジスタ２６が１つの断面に現れるようにこれらが示されているが、これはあくまでも説明の便宜のためにすぎない。そのため、図４に示す素子レイアウトをある線に沿って切断したときに得られる断面と、図３に示す断面との間で一致しない部分が生じることがあり得る。

画素１０は、半導体基板６０と、光電変換部１２と、導電構造８９とを含む。図示するように、光電変換部１２は、半導体基板６０の上方に位置している。光電変換部１２は、半導体基板６０を覆う層間絶縁層９０に支持され、導電構造８９は、層間絶縁層９０の内部に配置されている。図示する例において、層間絶縁層９０は、複数の絶縁層を含み、導電構造８９は、層間絶縁層９０の内部に配置された複数の配線層の各々の一部を含む。複数の配線層は、例えば、アドレス信号線３４、リセット信号線３６、垂直信号線３５、電源配線３２、電源配線３７およびフィードバック線５３の少なくとも一つをその一部に有する配線層を含み得る。言うまでもないが、層間絶縁層９０中の絶縁層の数および配線層の数は、この例に限定されず、任意に設定可能である。

光電変換部１２は、層間絶縁層９０上に形成された画素電極１２ａ、光の入射する側に配置された対向電極１２ｃ、および、画素電極１２ａと対向電極１２ｃとの間に配置された光電変換層１２ｂを含む。光電変換層１２ｂは、有機材料または無機材料から形成される。無機材料は、例えばアモルファスシリコンである。光電変換層１２ｂは、対向電極１２ｃを介して入射した光を受けて、光電変換により正および負の電荷を生成する。光電変換層１２ｂは、典型的には、複数の画素１０にわたって連続的に形成される。光電変換層１２ｂは、平面視において、半導体基板６０の撮像領域Ｒ１の大部分を覆う１枚の平板状に形成されている。つまり、光電変換層１２ｂは、複数の画素１０によって共用されている。言い換えると、画素１０ごとに設けられた光電変換部１２は、光電変換層１２ｂの、画素１０ごとに異なる部位を備える。また、光電変換層１２ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。光電変換層１２ｂは、画素１０ごとに分離して設けられていてもよい。

対向電極１２ｃは、透明導電性材料から形成された透光性の電極である。透明導電性材料は、例えばＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）である。本明細書における「透光性」の用語は、光電変換層１２ｂが吸収可能な波長の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。典型的には、対向電極１２ｃは、光電変換層１２ｂと同様に、複数の画素１０にわたって連続的に形成される。つまり、対向電極１２ｃは、複数の画素１０によって共用されている。言い換えると、画素１０ごとに設けられた光電変換部１２は、対向電極１２ｃの、画素１０ごとに異なる部位を備える。対向電極１２ｃは、画素１０ごとに分離して設けられていてもよい。

図３において図示が省略されているが、対向電極１２ｃは、上述の蓄積制御線３１との接続を有する。撮像装置１００の動作時、蓄積制御線３１の電位を制御して対向電極１２ｃの電位を画素電極１２ａの電位よりも高くすることにより、光電変換で生成された正および負の電荷のうち正の電荷を画素電極１２ａによって選択的に収集することができる。複数の画素１０にわたって連続した単一の層の形で対向電極１２ｃを形成することにより、複数の画素１０の対向電極１２ｃに一括して所定の電位を印加することが可能になる。

画素電極１２ａは、例えば、金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンから形成される。ここでの金属は、例えば、アルミニウムまたは銅である。画素電極１２ａは、隣接する他の画素１０の画素電極１２ａから空間的に分離されることにより、他の画素１０の画素電極１２ａから電気的に分離される。

導電構造８９は、複数の配線およびコンタクトプラグを含み、その一端は、画素電極１２ａに接続されている。導電構造８９の他端は、後述する電荷蓄積領域６７ｎに接続される。複数の配線は、例えば、銅もしくはタングステンなどの金属、または、金属窒化物もしくは金属酸化物などの金属化合物から形成されてもよい。後述するように、複数の配線およびコンタクトプラグは、導電性が付与されたポリシリコンから形成されていてもよい。半導体基板６０に形成された回路素子に導電構造８９の他端が接続されることにより、光電変換部１２の画素電極１２ａと半導体基板６０上の回路とが互いに電気的に接続される。

ここで、半導体基板６０に注目する。図３に模式的に示すように、半導体基板６０は、支持基板６１と、支持基板６１上に形成された１以上の半導体層とを含む。半導体基板６０は、１以上の半導体層として、支持基板６１上のｎ型半導体層６２ｎと、ｎ型半導体層６２ｎ上のｐ型半導体層６３ｐと、ｐ型半導体層６３ｐ上に位置するｐ型半導体層６５ｐとを有する。

半導体基板６０は、第１面と、当該第１面とは反対側の第２面とを有する。第１面は、光が入射する側の面である。具体的には、第１面は、半導体基板６０が有する複数の面のうち、光電変換部１２が設けられた側の面である。本明細書において、半導体基板６０の「表面」は第１面に相当し、「裏面」は第２面に相当する。図３には示していないが、半導体基板６０の、支持基板６１が設けられた側の面が第２面である。

本実施の形態では、支持基板６１として、ｐ型シリコン基板を例示する。支持基板６１に含まれるｐ型不純物は、例えばボロンである。

支持基板６１は、図３においては不図示の、撮像領域Ｒ１の外側に設けられた基板コンタクトとの接続を有する。後述するように、支持基板６１はｐ型領域６４ａを介してｐ型半導体層６３ｐと接続されている。撮像装置１００の動作時、基板コンタクトを介して、支持基板６１およびｐ型半導体層６３ｐの電位が制御される。また、ｐ型半導体層６３ｐに接するようにｐ型半導体層６５ｐを配置することにより、撮像装置１００の動作時にｐ型半導体層６３ｐを介してｐ型半導体層６５ｐの電位を制御することが可能である。

ｎ型半導体層６２ｎは、支持基板６１よりも、半導体基板６０の表面に近い側に設けられている。ｎ型半導体層６２ｎに含まれるｎ型不純物は、例えばリンである。具体的には、ｎ型半導体層６２ｎは、支持基板６１とｐ型半導体層６３ｐとの間に位置している。より具体的には、ｎ型半導体層６２ｎは、支持基板６１の上面上に接触して設けられている。

図３においては図示が省略されているが、ｎ型半導体層６２ｎには、不図示のウェルコンタクトが接続される。ウェルコンタクトは、撮像領域Ｒ１の外側に設けられ、撮像装置１００の動作時、ｎ型半導体層６２ｎの電位は、ウェルコンタクトを介して制御される。ｎ型半導体層６２ｎを設けることにより、信号電荷を蓄積する電荷蓄積領域６７ｎへの支持基板６１または周辺回路４０からの少数キャリアの流入が抑制される。つまり、ｎ型半導体層６２ｎが支持基板６１とｐ型半導体層６３ｐとの間に設けられていることで、電荷蓄積領域６７ｎに流れ込む暗電流を抑制することができる。

ｐ型半導体層６３ｐは、ｎ型半導体層６２ｎよりも、半導体基板６０の表面に近い側に設けられている。ｐ型半導体層６３ｐに含まれるｐ型不純物は、例えばボロンである。具体的には、ｎ型半導体層６２ｎの上面上に接触して設けられている。より具体的には、ｐ型半導体層６３ｐは、支持基板６１のおおむね全面にわたって形成されている。

ｐ型半導体層６５ｐは、ｐ型半導体層６３ｐよりも、半導体基板６０の表面に近い側に設けられている。具体的には、ｐ型半導体層６５ｐの上面上に接触して設けられている。ｐ型半導体層６５ｐに含まれるｐ型不純物は、例えばボロンである。

ｎ型半導体層６２ｎ、ｐ型半導体層６３ｐ、およびｐ型半導体層６５ｐの各々は、典型的には、エピタキシャル成長で形成した半導体膜への不純物のイオン注入によって形成される。

半導体基板６０のｐ型半導体層６５ｐ内には、複数の不純物領域が設けられている。具体的には、ｐ型半導体層６５ｐには、電荷蓄積領域６７ｎ、ならびに、不純物領域６８ａｎ、不純物領域６８ｂｎ、不純物領域６８ｃｎ、不純物領域６８ｄｎ、不純物領域６８ｅｎ、および不純物領域６８ｆｎが設けられている。さらに、半導体基板６０のｐ型半導体層６５ｐには、素子分離領域６９が設けられている。

電荷蓄積領域６７ｎは、半導体基板６０中に位置し、光電変換部１２に接続された第１導電型の第１不純物領域の一例である。本実施の形態では、第１導電型はｎ型であり、電荷蓄積領域６７ｎには、ｎ型の不純物が含まれている。ｎ型の不純物は、例えばリンである。ｎ型の電荷蓄積領域６７ｎは、半導体基板６０の表面の近傍に形成されており、その少なくとも一部は、半導体基板６０の表面に位置している。ここでは、電荷蓄積領域６７ｎは、第１領域６７ａと、第１領域６７ａ内に位置し、かつ、第１領域６７ａよりも不純物濃度の高い第２領域６７ｂとを含んでいる。第１領域６７ａの不純物濃度は、例えば１×１０^１７ｃｍ^－３程度であり、第２領域６７ｂの不純物濃度は、例えば３×１０^１８ｃｍ^－３程度である。ここで、「×」は、乗算を意味する。

不純物領域６８ａｎ、不純物領域６８ｂｎ、不純物領域６８ｃｎ、不純物領域６８ｄｎ、不純物領域６８ｅｎ、および不純物領域６８ｆｎはそれぞれ、ｎ型の不純物領域である。不純物領域６８ａｎ、不純物領域６８ｂｎ、不純物領域６８ｃｎ、不純物領域６８ｄｎ、不純物領域６８ｅｎ、および不純物領域６８ｆｎはそれぞれ、撮像装置１００が備える信号検出回路１４に含まれるトランジスタのソースまたはドレインである。不純物領域６８ａｎ、不純物領域６８ｂｎ、不純物領域６８ｃｎ、不純物領域６８ｄｎ、不純物領域６８ｅｎ、および不純物領域６８ｆｎの各々の不純物濃度は、電荷蓄積領域６７ｎの第１領域６７ａの不純物領域よりも高い。なお、不純物領域６８ａｎ、不純物領域６８ｂｎ、不純物領域６８ｃｎ、不純物領域６８ｄｎ、不純物領域６８ｅｎ、および不純物領域６８ｆｎの少なくとも１つは、電荷蓄積領域６７ｎと同様に、ｎ型不純物を含む第１領域と、当該第１領域の内部に位置し、かつ、第１領域よりも不純物濃度の高い第２領域とを含んでいてもよい。

半導体基板６０の表面上には、絶縁層が配置される。図３に示す例では、半導体基板６０の光電変換部１２側の主面は、第１絶縁層７１、第２絶縁層７２および第３絶縁層７３によって覆われている。第１絶縁層７１は、例えばシリコンの熱酸化膜である。第２絶縁層７２は、例えば二酸化シリコン層である。第３絶縁層７３は、例えばシリコン窒化物層である。第２絶縁層７２が、複数の絶縁層を含む積層構造を有していてもよい。同様に、第３絶縁層７３も、複数の絶縁層を含む積層構造を有していてもよい。

第１絶縁層７１、第２絶縁層７２および第３絶縁層７３の積層構造には、コンタクトホールｈ１、コンタクトホールｈ２、コンタクトホールｈ３、コンタクトホールｈ４およびコンタクトホールｈ５が設けられている。つまり、コンタクトホールｈ１、コンタクトホールｈ２、コンタクトホールｈ３、コンタクトホールｈ４およびコンタクトホールｈ５の各々は、第１絶縁層７１、第２絶縁層７２および第３絶縁層７３の積層構造を貫通している。例えば、コンタクトホールｈ１は、電荷蓄積領域６７ｎの第２領域６７ｂ上に設けられている。コンタクトホールｈ２は、不純物領域６８ａｎ上に設けられている。コンタクトホールｈ３は、不純物領域６８ｂｎ上に設けられている。コンタクトホールｈ４は、不純物領域６８ｄｎ上に設けられている。コンタクトホールｈ５は、不純物領域６８ｆｎ上に設けられている。

図３に示す例では、導電構造８９の一部であるプラグＣｐ１ａは、コンタクトホールｈ１内に設けられおり、第２領域６７ｂに接続されている。これにより、電荷蓄積領域６７ｎが、導電構造８９を介して光電変換部１２の画素電極１２ａに電気的に接続されている。電荷蓄積領域６７ｎには、光電変換部１２で生成された信号電荷が蓄積される。

ｐウェルとしてのｐ型半導体層６５ｐおよびｎ型の電荷蓄積領域６７ｎの間のｐｎ接合によって形成される接合容量は、信号電荷を一時的に保持する電荷蓄積領域としての機能を有する。導電構造８９およびｎ型の電荷蓄積領域６７ｎは、上述の電荷蓄積ノードＦＤの少なくとも一部を構成するといえる。

なお、電荷蓄積領域６７ｎにおける第２領域６７ｂの形成は必須ではない。ただし、比較的高い不純物濃度を有する第２領域６７ｂにプラグＣｐ１ａを接続することにより、コンタクト抵抗を低減する効果が得られる。

半導体基板６０には、信号検出回路１４が形成される。上述したように、信号検出回路１４は、信号検出トランジスタ２２と、アドレストランジスタ２４と、リセットトランジスタ２６と、保護トランジスタ２７とを含む。信号検出回路１４は、素子分離領域６９により、隣接する他の画素１０の信号検出回路１４から電気的に分離される。

信号検出トランジスタ２２は、不純物領域６８ｂｎをソースおよびドレインの一方として含み、不純物領域６８ｃｎをソースおよびドレインの他方として含む。信号検出トランジスタ２２は、さらに、第１絶縁層７１上に設けられたゲート電極２２ｅを含む。第１絶縁層７１のうちゲート電極２２ｅと半導体基板６０との間に位置する部分は、信号検出トランジスタ２２のゲート絶縁膜として機能する。本実施の形態では、図３には示していないが、ゲート電極２２ｅは、導電構造８９を介して画素電極１２ａおよび電荷蓄積領域６７ｎに接続されている。例えば、ゲート電極２２ｅは、アドレス信号線３４およびリセット信号線３６が位置するレイヤーにおいて、導電構造８９のうち画素電極１２ａとプラグＣｐ１ａとを互いに接続する部分に接続されている。

不純物領域６８ｂｎには、コンタクトプラグＣｐ３が接続されている。コンタクトプラグＣｐ３の一部は、コンタクトホールｈ３内に設けられている。コンタクトプラグＣｐ３には、ソースフォロワ電源としての上述の電源配線３２が電気的に接続される。なお、電源配線３２は、図３においては図示が省略されている。

アドレストランジスタ２４は、不純物領域６８ｅｎをソースおよびドレインの一方として含み、不純物領域６８ｄｎをソースおよびドレインの他方として含む。アドレストランジスタ２４は、さらに、第１絶縁層７１上に設けられたゲート電極２４ｅを含む。第１絶縁層７１のうちゲート電極２４ｅと半導体基板６０との間に位置する部分は、アドレストランジスタ２４のゲート絶縁膜として機能する。

不純物領域６８ｄｎには、コンタクトプラグＣｐ４が接続されている。コンタクトプラグＣｐ４の一部は、コンタクトホールｈ４内に設けられている。コンタクトプラグＣｐ４は、垂直信号線３５に電気的に接続される。

不純物領域６８ｃｎと不純物領域６８ｅｎとは、図４に示すように、半導体基板６０内で分離して設けられ、配線を介して電気的に接続されているが、これに限らない。不純物領域６８ｃｎと不純物領域６８ｅｎとは、半導体基板６０内で連続している１つの拡散領域であってもよい。つまり、信号検出トランジスタ２２とアドレストランジスタ２４とは、１つの拡散領域を共有してもよい。これにより、信号検出トランジスタ２２とアドレストランジスタ２４とが互いに電気的に接続される。

リセットトランジスタ２６は、ｎ型の電荷蓄積領域６７ｎをソースおよびドレインの一方として含み、第１ゲートを備える第１トランジスタの一例である。具体的には、リセットトランジスタ２６は、電荷蓄積領域６７ｎをドレインおよびソースの一方として含み、ｎ型の不純物領域６８ａｎをドレインおよびソースの他方として含む。リセットトランジスタ２６は、さらに、第１絶縁層７１上に設けられたゲート電極２６ｅを含む。ゲート電極２６ｅは、第１トランジスタが備える第１ゲートの一例である。第１絶縁層７１のうちゲート電極２６ｅと半導体基板６０との間に位置する部分は、リセットトランジスタ２６のゲート絶縁膜として機能する。図４に示すように、パッドＣｐ１ｂは、平面視において、ゲート電極２６ｅと重なっている。パッドＣｐ１ｂは、プラグＣｐ１ｃに直接接続されている。

不純物領域６８ａｎは、図３に示すように、コンタクトプラグＣｐ２に接続されている。コンタクトプラグＣｐ２の一部は、コンタクトホールｈ２内に設けられている。コンタクトプラグＣｐ２は、フィードバック線５３に電気的に接続されている。

保護トランジスタ２７は、ｎ型の電荷蓄積領域６７ｎをソースおよびドレインの一方として含み、第２ゲートを備える第２トランジスタの一例である。保護トランジスタ２７は、ｎ型の電荷蓄積領域６７ｎをソースおよびドレインの一方として含み、ｎ型の不純物領域６８ｆｎをソースおよびドレインの他方として含む。保護トランジスタ２７は、さらに、第１絶縁層７１上に設けられたゲート電極２７ｅを含む。ゲート電極２７ｅは、平面視において、電荷蓄積領域６７ｎに重なる第２ゲートの一例である。電荷蓄積領域６７ｎとゲート電極２７ｅとは、プラグＣｐ１ａ、パッドＣｐ１ｂおよびプラグＣｐ１ｃを介して電気的に接続されている。つまり、電荷蓄積領域６７ｎとゲート電極２７ｅとは同電位である。パッドＣｐ１ｂは、図４に示されるように、平面視において、ゲート電極２７ｅと重なっている。

不純物領域６８ｆｎは、図３に示すように、コンタクトプラグＣｐ５に接続されている。コンタクトプラグＣｐ５の一部は、コンタクトホールｈ５内に設けられている。不純物領域６８ｆｎは、コンタクトプラグＣｐ５を介して電源配線３７に接続されている。なお、電源配線３７は、図３においては図示が省略されている。

図４に示すように、リセットトランジスタ２６および保護トランジスタ２７の周囲には、素子分離領域６９が配置される。リセットトランジスタ２６および保護トランジスタ２７のソースおよびドレインは、素子分離領域６９によって信号検出トランジスタ２２およびアドレストランジスタ２４を含む各トランジスタのソースおよびドレインと半導体基板６０内で互いに電気的に分離される。

素子分離領域６９は、半導体基板６０中に位置している。具体的には、素子分離領域６９は、ｐ型の拡散領域である。素子分離領域６９は、半導体基板６０の表面の近傍に形成されており、その少なくとも一部は、半導体基板６０の表面に位置している。ここでは、図４に示すように、素子分離領域６９は、平面視において、電荷蓄積領域６７ｎ、不純物領域６８ａｎ、および不純物領域６８ｆｎを囲むように設けられている。素子分離領域６９は、エピタキシャル成長で形成した半導体基板への不純物のイオン注入によって形成される。素子分離領域６９の不純物濃度は、例えば５×１０^１７ｃｍ^－３程度である。ここで、「×」は、乗算を意味する。

図４に示すように、素子分離領域６９は、第２部分６９ｂと、第３部分６９ｃとを含んでいる。

第２部分６９ｂおよび第３部分６９ｃはいずれも、半導体基板６０中に位置している。第３部分６９ｃは、電荷蓄積領域６７ｎに対して第２部分６９ｂと反対側に位置している。具体的には、第２部分６９ｂおよび第３部分６９ｃは、平面視において、ゲート電極２６ｅとゲート電極２７ｅとの間に位置し、電荷蓄積領域６７ｎを間に挟んで設けられている。

第２部分６９ｂおよび第３部分６９ｃはそれぞれ、第１導電型とは異なる第２導電型の不純物領域である。本実施の形態では、第２導電型はｐ型である。第２部分６９ｂおよび第３部分６９ｃは、ｐ型不純物を含んでいる。ｐ型不純物は、例えばボロンである。

ここで、プラグＣｐ１ａ、パッドＣｐ１ｂおよびプラグＣｐ１ｃの具体的な構成について、図３および図４を参照して説明する。なお、図３では、プラグＣｐ１ａとパッドＣｐ１ｂとの境界の一例、および、プラグＣｐ１ｃとパッドＣｐ１ｂとの境界の一例を破線で表している。

プラグＣｐ１ａは、電荷蓄積領域６７ｎに直接接続され、第１半導体を含むプラグである。プラグＣｐ１ａは、コンタクトホールｈ１内に位置している。プラグＣｐ１ａは、例えば、コンタクトホールｈ１の内部を充填するように設けられている。プラグＣｐ１ａは、第１絶縁層７１、第２絶縁層７２および第３絶縁層７３を貫通し、電荷蓄積領域６７ｎとパッドＣｐ１ｂとを直接物理的に、かつ、電気的に接続している。

パッドＣｐ１ｂは、プラグＣｐ１ａに直接接続され、第２半導体を含むパッドである。パッドＣｐ１ｂは、第３絶縁層７３の上面上に設けられている。パッドＣｐ１ｂには、光電変換部１２に電気的に接続されたプラグであって、層間絶縁層９０に含まれる絶縁層を厚み方向に貫通するプラグが接続されている。

プラグＣｐ１ｃは、ゲート電極２７ｅに直接接続され、第３半導体を含むプラグである。プラグＣｐ１ｃは、例えば、平面視においてゲート電極２７ｅに重なる位置に位置し、第２絶縁層７２および第３絶縁層７３を貫通し、パッドＣｐ１ｂとゲート電極２７ｅとを直接物理的に、かつ、電気的に接続している。

第１半導体、第２半導体および第３半導体はそれぞれ、導電性を有する半導体である。例えば、第１半導体、第２半導体および第３半導体はそれぞれ、不純物が添加されたポリシリコンである。ポリシリコンに添加される不純物は、例えば、ｎ型不純物であるが、ｐ型不純物であってもよい。ｎ型不純物は、例えばリンである。ｐ型不純物は、例えばボロンである。本実施の形態では、プラグＣｐ１ａ、パッドＣｐ１ｂおよびプラグＣｐ１ｃは、導電性が付与されたポリシリコンを用いて形成されている。なお、プラグＣｐ１ａとパッドＣｐ１ｂとプラグＣｐ１ｃとは、異なる材料を用いて形成されていてもよい。つまり、第１半導体と第２半導体と第３半導体とは、異なっていてもよい。

本実施の形態では、図４に示すように、平面視において、パッドＣｐ１ｂは、ゲート電極２６ｅおよびゲート電極２７ｅに重なっている。なお、図４において、パッドＣｐ１ｂは、実線の矩形の枠でその輪郭が示されている。後述する図６および図８においても同様である。

パッドＣｐ１ｂは、さらに、第２部分６９ｂおよび第３部分６９ｃに重なっている。具体的には、パッドＣｐ１ｂは、電荷蓄積領域６７ｎを完全に覆っている。つまり、平面視において、電荷蓄積領域６７ｎは、パッドＣｐ１ｂの内側に位置している。言い換えると、パッドＣｐ１ｂの端部は、電荷蓄積領域６７ｎの直上には位置していない。

本実施の形態では、平面視において、パッドＣｐ１ｂは、電荷蓄積領域６７ｎと、電荷蓄積領域６７ｎから広がる空乏層とを完全に覆っていてもよい。図４に示される距離Ｄは、平面視において、パッドＣｐ１ｂの輪郭上の一点と、当該一点に最も近い、電荷蓄積領域６７ｎの輪郭上の一点との距離である。例えば、距離Ｄは、電荷蓄積領域６７ｎから空乏層が延びる距離よりも長い。つまり、パッドＣｐ１ｂは、電荷蓄積領域６７ｎから広がる空乏層がパッドＣｐ１ｂからはみ出ないように設けられている。なお、空乏層が延びる距離は、暗時に空乏層が延びる距離である。具体的には、半導体基板６０の支持基板６１に０．５Ｖのバイアス電圧が印加された状態で空乏層が延びる距離である。距離Ｄは、例えば５５ｎｍ以上１３０ｎｍ以下であるが、これに限らない。なお、距離Ｄは、０ｎｍであってもよく、電荷蓄積領域６７ｎとパッドＣｐ１ｂとは、平面視における輪郭の少なくとも一部が一致していてもよい。電荷蓄積領域６７ｎとパッドＣｐ１ｂとは、平面視形状および大きさが完全に一致していてもよい。

以上のように、本実施の形態では、電荷蓄積領域６７ｎがパッドＣｐ１ｂによって覆われている。このため、ドライエッチング装置を用いてパッドＣｐ１ｂのパターニングを行う際、電荷蓄積領域６７ｎが半導体を含む材料で覆われているため、電荷蓄積領域６７ｎが直接プラズマに晒されにくくなる。これにより、プラズマダメージによって電荷蓄積領域６７ｎに発生する微小な結晶欠陥の発生が抑制されるので、電荷蓄積領域６７ｎに流れ込む、または、電荷蓄積領域６７ｎから流れ出る暗電流を低減することができる。

本実施の形態では、図４に示される距離Ｄが長い程、電荷蓄積領域６７ｎおよびその近傍に広がる空乏層に結晶欠陥が形成されにくくなる。このため、電荷蓄積領域６７ｎに流れ込む、または、電荷蓄積領域６７ｎから流れ出る暗電流を低減することができる。つまり、距離Ｄと暗電流の大きさとは、負の相関関係を有する。

（実施の形態２）
続いて、実施の形態２について説明する。以下では、実施の形態１との相違点を中心に説明し、共通点の説明を省略または簡略化する。

図５は、本実施の形態に係る撮像装置の画素１０Ａのデバイス構造の一例を模式的に示す断面図である。図６は、本実施の形態に係る撮像装置の画素１０Ａにおける各素子のレイアウトの一例を示す模式的な平面図である。

図５に示す画素１０Ａと図３に示す画素１０との間の主な相違点は、画素１０Ａが保護トランジスタ２７を備えない点である。また、画素１０Ａが素子分離領域６９およびパッドＣｐ１ｂの代わりに、素子分離領域６９ＡおよびパッドＣｐ１Ａｂを備える点である。具体的には、素子分離領域６９Ａは、第１部分６９ａを含んでいる。第１部分６９ａは、半導体基板６０中に位置し、電荷蓄積領域６７ｎに対してゲート電極２６ｅと反対側に位置する。第１部分６９ａは、第２部分６９ｂおよび第３部分６９ｃに接している。第１部分６９ａは、第１導電型とは異なる第２導電型の不純物領域である。第２導電型はｐ型である。第１部分６９ａは、ｐ型不純物を含んでいる。ｐ型不純物は、例えばボロンである。

図６に示すように、平面視において、ゲート電極２６ｅが電荷蓄積領域６７ｎの第１方向に位置し、第１部分６９ａが電荷蓄積領域６７ｎの第２方向に位置している。第２方向は、第１方向の反対方向である。図６に示す例では、第１方向が紙面上方であり、第２方向が紙面下方である。この場合において、平面視において、第２部分６９ｂは、電荷蓄積領域６７ｎの第３方向に位置し、第３部分６９ｃは、電荷蓄積領域６７ｎの第４方向に位置している。第４方向は、第３方向の反対方向である。第３方向および第４方向はいずれも、第１方向に交差する方向である。例えば、第３方向および第４方向はいずれも、第１方向に直交している。図６に示す例では、第３方向が紙面左方向であり、第４方向が紙面右方向である。

パッドＣｐ１Ａｂは、プラグＣｐ１ａに直接接続され、第２半導体を含むパッドである。パッドＣｐ１Ａｂは、第３絶縁層７３の上面上に設けられている。パッドＣｐ１Ａｂには、光電変換部１２に電気的に接続されたプラグであって、層間絶縁層９０に含まれる絶縁層を厚み方向に貫通するプラグが接続されている。パッドＣｐ１Ａｂは、例えば、導電性が付与されたポリシリコンを用いて形成されている。

本実施の形態では、図６に示すように、平面視において、パッドＣｐ１Ａｂは、ゲート電極２６ｅと第１部分６９ａとに重なっている。パッドＣｐ１Ａｂは、さらに、第２部分６９ｂおよび第３部分６９ｃに重なっている。具体的には、パッドＣｐ１Ａｂは、電荷蓄積領域６７ｎを完全に覆っている。なお、図６では、第１部分６９ａと第２部分６９ｂとの境界の一例、および、第１部分６９ａと第３部分６９ｃとの境界の一例を破線で表している。

以上のように、本実施の形態では、実施の形態１と同様に、電荷蓄積領域６７ｎがパッドＣｐ１Ａｂによって覆われている。このため、実施の形態１と同様の効果が得られる。

なお、光電変換部１２に高輝度の光が入射しない用途で撮像装置を動作させる場合には、電荷蓄積ノードＦＤに蓄積される正孔が少なくなる。このため、電荷蓄積ノードＦＤに接続される信号検出トランジスタ２２のゲート酸化膜が破壊される可能性が小さくなる。そのような場合には、本実施の形態のように、保護トランジスタ２７を設けなくてもよい。保護トランジスタ２７を設けないことで、画素１０Ａの面積を小さくすることが可能になる。

（実施の形態３）
続いて、実施の形態３について説明する。以下では、実施の形態１または２との相違点を中心に説明し、共通点の説明を省略または簡略化する。

図７は、本実施の形態に係る撮像装置の画素１０Ｂのデバイス構造の一例を模式的に示す断面図である。図８は、本実施の形態に係る撮像装置の画素１０Ｂにおける各素子のレイアウトの一例を示す模式的な平面図である。

図７に示す画素１０Ｂと図３に示す画素１０との間の主な相違点は、画素１０ＢがパッドＣｐ１ｂおよび保護トランジスタ２７の代わりに、パッドＣｐ１Ｂｂおよび第２ゲート２８ｅを備える点である。

パッドＣｐ１Ｂｂは、プラグＣｐ１ａに直接接続され、第２半導体を含むパッドである。パッドＣｐ１Ｂｂは、第３絶縁層７３の上面上に設けられている。パッドＣｐ１Ｂｂには、光電変換部１２に電気的に接続されたプラグであって、層間絶縁層９０に含まれる絶縁層を厚み方向に貫通するプラグが接続されている。パッドＣｐ１Ｂｂは、例えば、導電性が付与されたポリシリコンを用いて形成されている。

第２ゲート２８ｅは、平面視において電荷蓄積領域６７ｎに重なっている。第２ゲート２８ｅは、導電性を有する半導体を用いて形成されている。例えば、第２ゲート２８ｅは、導電性が付与されたポリシリコンを用いて形成されている。第２ゲート２８ｅは、例えば、リセットトランジスタ２６のゲート電極２６ｅの一部であってもよい。つまり、第２ゲート２８ｅは、ゲート電極２６ｅと配線を介して電気的に接続されていてもよく、ゲート電極２６ｅと一体化されて形成されていてもよい。例えば、平面視において、ゲート電極２６ｅと第２ゲート２８ｅとが、導電性が付与されたポリシリコンで接続されていてもよい。あるいは、第２ゲート２８ｅは、他のトランジスタのゲート電極の一部であってもよく、他の配線の一部であってもよい。第２ゲート２８ｅは、他のゲート電極および他の配線のいずれとも接続されていなくてもよい。
なお、パッドＣｐ１Ｂｂは、第２絶縁層７２及び第３絶縁層７３によって、第２ゲート２８ｅと電気的に絶縁されている。

本実施の形態では、図８に示すように、平面視において、パッドＣｐ１Ｂｂは、ゲート電極２６ｅと第２ゲート２８ｅとに重なっている。具体的には、パッドＣｐ１Ｂｂは、さらに、第２部分６９ｂおよび第３部分６９ｃに重なっている。具体的には、パッドＣｐ１Ｂｂは、電荷蓄積領域６７ｎを完全に覆っている。

図８に示すように、平面視において、ゲート電極２６ｅが電荷蓄積領域６７ｎの第１方向に位置し、第２ゲート２８ｅが電荷蓄積領域６７ｎの第２方向に位置している。第２方向は、第１方向の反対方向である。図８に示す例では、第１方向が紙面上方であり、第２方向が紙面下方である。この場合において実施の形態２と同様に、平面視において、第２部分６９ｂは、電荷蓄積領域６７ｎの第３方向に位置し、第３部分６９ｃは、電荷蓄積領域６７ｎの第４方向に位置している。

なお、実施の形態２と同様に、光電変換部１２に高輝度の光が入射しない用途で撮像装置を動作させる場合には、電荷蓄積ノードＦＤに蓄積される正孔が少なくなる。このため、電荷蓄積ノードＦＤに接続される信号検出トランジスタ２２のゲート酸化膜を破壊する懸念が無くなる。したがって、保護トランジスタ２７を設けないことで画素１０Ｂの面積を小さくすることが可能になる。

この場合において、本実施の形態では、平面視において電荷蓄積領域６７ｎに重なる第２ゲート２８ｅが設けられ、かつ、パッドＣｐ１Ｂｂが第２ゲート２８ｅに重なっている。つまり、本実施の形態では、実施の形態１と同様に、電荷蓄積領域６７ｎがパッドＣｐ１Ｂｂによって覆われている。このため、実施の形態１と同様の効果が得られる。

なお、本実施の形態では、図７に示されるように、導電構造８９とパッドＣｐ１Ｂｂとの接続箇所は、電荷蓄積領域６７ｎの上方に位置しているが、これに限らない。例えば、平面視した場合に、導電構造８９とパッドＣｐ１Ｂｂとの接続箇所は、電荷蓄積領域６７ｎに重ならないように位置していてもよい。例えば、平面視した場合に、導電構造８９とパッドＣｐ１Ｂｂとの接続箇所は、第２領域６７ｂに重ならないように位置していてもよい。例えば、図９に示される画素１０Ｃのように、導電構造８９とパッドＣｐ１Ｂｂとの接続箇所は、第２ゲート２８ｅの上方に位置していてもよい。平面視した場合に、導電構造８９とパッドＣｐ１Ｂｂとの接続箇所は、第２ゲート２８ｅの内側に位置している。なお、パッドＣｐ１Ｂｂは、第２絶縁層７２及び第３絶縁層７３によって、第２ゲート２８ｅと電気的に絶縁されている。

これにより、パッドＣｐ１Ｂｂを加工する際における基板内の各不純物領域へのプラズマダメージを抑制することができる。また、各素子のレイアウトに応じて、近接するプラグとの距離を十分確保することができる。

（変形例）
続いて、上述した各実施の形態の複数の変形例について説明する。各変形例に係る撮像装置は、各実施の形態に係る撮像装置と比較して、ゲート電極の側方にサイドウォールが設けられている。以下では、各実施の形態との共通点の説明を省略または簡略化する。

まず、変形例１について図１０を用いて説明する。

図１０は、変形例１に係る撮像装置の画素１０Ｄのデバイス構造の一例を模式的に示す断面図である。図１０に示されるように、画素１０Ｄは、図３に示される画素１０と比較して、ゲート電極２６ｅの側方に位置するサイドウォールＳＷ１およびサイドウォールＳＷ２を備える。なお、側方とは、半導体基板の主面に平行な方向を意味する。

サイドウォールＳＷ１およびサイドウォールＳＷ２は、ゲート電極２６ｅの端面を覆うように形成されている。具体的には、サイドウォールＳＷ１は、ゲート電極２６ｅの電荷蓄積領域６７ｎ側の端面を覆うように形成されている。サイドウォールＳＷ２は、サイドウォールＳＷ１とは反対側の端面であって、不純物領域６８ａｎ側の端面を覆うように形成されている。なお、平面視において、ゲート電極２６ｅの全周を囲むようにサイドウォールが形成されている。つまり、サイドウォールＳＷ１およびサイドウォールＳＷ２はそれぞれ、環状に形成されたサイドウォールの一部に相当している。サイドウォールＳＷ１およびサイドウォールＳＷ２は、例えば、シリコン窒化膜などの絶縁膜を用いて形成されている。図１０に示されるように、ゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２７ｅの各々にも同様にサイドウォールが形成されている。

変形例１では、図１０及び後述する図１３の部分（ａ）に示されるように、パッドＣｐ１ｂの端面は、サイドウォールＳＷ１の直上方向に位置している。すなわち、平面視において、パッドＣｐ１ｂは、サイドウォールＳＷ１と電荷蓄積領域６７ｎとゲート電極２７ｅとに重なっている。パッドＣｐ１ｂは、平面視において、ゲート電極２６ｅには重なっていない。つまり、平面視において、パッドＣｐ１ｂの輪郭の一部は、サイドウォールＳＷ１内に位置している。

変形例１の場合においても、パッドＣｐ１ｂによって電荷蓄積領域６７ｎの大部分が覆われるので、パッドＣｐ１ｂのパターニング時に電荷蓄積領域６７ｎに与えられるプラズマダメージを抑制することができる。

次に、変形例２について図１１を用いて説明する。

図１１は、変形例２に係る撮像装置の画素１０Ｅのデバイス構造の一例を模式的に示す断面図である。図１１に示されるように、画素１０Ｅは、図５に示される画素１０Ａと比較して、ゲート電極２６ｅの側方に位置するサイドウォールＳＷ１およびサイドウォールＳＷ２を備える点が相違する。サイドウォールＳＷ１およびサイドウォールＳＷ２は、変形例１と同様である。

変形例２では、図１１に示されるように、パッドＣｐ１Ａｂの端面は、サイドウォールＳＷ１の直上方向に位置している。すなわち、平面視において、パッドＣｐ１Ａｂは、サイドウォールＳＷ１と電荷蓄積領域６７ｎと素子分離領域６９Ａの第１部分６９ａとに重なっている。パッドＣｐ１Ａｂは、平面視において、ゲート電極２６ｅには重なっていない。つまり、平面視において、パッドＣｐ１Ａｂの輪郭の一部は、サイドウォールＳＷ１内に位置している。

変形例２の場合においても、パッドＣｐ１Ａｂによって電荷蓄積領域６７ｎの大部分が覆われるので、パッドＣｐ１Ａｂのパターニング時に電荷蓄積領域６７ｎに与えられるプラズマダメージを抑制することができる。

次に、変形例３について図１２を用いて説明する。

図１２は、変形例３に係る撮像装置の画素１０Ｆのデバイス構造の一例を模式的に示す断面図である。図１２に示されるように、画素１０Ｆは、図７に示される画素１０Ｂと比較して、ゲート電極２６ｅの側方に位置するサイドウォールＳＷ１およびサイドウォールＳＷ２と、第２ゲート２８ｅの側方に位置するサイドウォールＳＷ３とを備える点が相違する。サイドウォールＳＷ１およびサイドウォールＳＷ２は、第１サイドウォールの一例であり、変形例１と同様である。サイドウォールＳＷ３は、第２サイドウォールの一例であり、サイドウォールＳＷ１と同様である。

変形例３では、図１２に示されるように、パッドＣｐ１Ｂｂのゲート電極２６ｅ側の端面は、サイドウォールＳＷ１の直上方向に位置している。パッドＣｐ１Ｂｂの第２ゲート２８ｅ側の端面は、サイドウォールＳＷ３の直上方向に位置している。すなわち、平面視において、パッドＣｐ１Ｂｂは、サイドウォールＳＷ１と電荷蓄積領域６７ｎとサイドウォールＳＷ３とに重なっている。パッドＣｐ１Ｂｂは、平面視において、ゲート電極２６ｅおよび第２ゲート２８ｅのいずれにも重なっていない。つまり、平面視において、パッドＣｐ１Ｂｂの輪郭の一部は、サイドウォールＳＷ１内に位置し、パッドＣｐ１Ｂｂの輪郭の他の一部は、サイドウォールＳＷ３内に位置している。

変形例３の場合においても、パッドＣｐ１Ｂｂによって電荷蓄積領域６７ｎの大部分が覆われるので、パッドＣｐ１Ｂｂのパターニング時に電荷蓄積領域６７ｎに与えられるプラズマダメージを抑制することができる。

図１３は、各変形例に係る撮像装置の画素のデバイス構造のうち、パッドの端部の位置を説明するための断面図である。図１３の部分（ａ）は、一例として、図１０に示されるパッドＣｐ１ｂのゲート電極２６ｅ側の端部を拡大して示している。上述したように、パッドＣｐ１ｂの端面は、サイドウォールＳＷ１の直上方向に位置している。

これに対して、図１３の部分（ｂ）に示されるように、パッドＣｐ１ｂの端面は、ゲート電極２６ｅの直上方向に位置していてもよい。つまり、平面視において、パッドＣｐ１ｂの輪郭の一部は、ゲート電極２６ｅ内に位置していてもよい。このように、ゲート電極２６ｅの側方にはサイドウォールが位置し、かつ、実施の形態１と同様にパッドＣｐ１ｂの端面がゲート電極２６ｅの直上方向に位置していてもよい。なお、図１１及び図１２に示される場合についても同様である。

なお、各変形例において、サイドウォールは、平面視においてゲート電極２６ｅまたは第２ゲート２８の全周に亘って設けられていなくてもよい。また、ゲート電極２２ｅ、ゲート電極２４ｅおよびゲート電極２７ｅの少なくとも１つにはサイドウォールが形成されていなくてもよい。

（他の実施の形態）
以上、１つまたは複数の態様に係る撮像装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、および、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。

例えば、素子分離領域６９の全部または一部は、不純物が注入された領域でなくてもよい。例えば、素子分離領域６９に含まれる第１部分６９ａ、第２部分６９ｂおよび第３部分６９ｃの少なくとも１つは、ＳＴＩ（Shallow Trench Isolation）構造を有してもよい。第１部分６９ａ、第２部分６９ｂおよび第３部分６９ｃの少なくとも１つは、絶縁性を有する領域であってもよい。また、素子分離領域６９は、第１部分６９ａ、第２部分６９ｂおよび第３部分６９ｃの少なくとも１つを有しなくてもよい。

また、例えば、パッドＣｐ１ｂ、パッドＣｐ１ＡｂまたはパッドＣｐ１Ｂｂは、第２部分６９ｂおよび第３部分６９ｃの一方または両方に重なっていなくてもよい。

また、例えば、信号検出回路１４に含まれる信号検出トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６および保護トランジスタ２７の各々は、ＰチャネルＭＯＳＦＥＴであってもよい。各トランジスタがＰチャネルＭＯＳＦＥＴである場合、第１導電型の不純物がｐ型不純物であり、第２導電型の不純物がｎ型不純物である。これらのトランジスタの全てがＮチャネルＭＯＳＦＥＴまたはＰチャネルＭＯＳＦＥＴのいずれかに統一されている必要もない。画素中のトランジスタの各々をＮチャネルＭＯＳＦＥＴとし、信号電荷として電子を用いる場合には、これらのトランジスタの各々におけるソースおよびドレインの配置を互いに入れ替えればよい。

また、上記の各実施の形態は、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、例えば、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。

１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ画素
１２光電変換部
１２ａ画素電極
１２ｂ光電変換層
１２ｃ対向電極
１４信号検出回路
１６フィードバック回路
２２信号検出トランジスタ
２２ｅ、２４ｅ、２６ｅ、２７ｅゲート電極
２４アドレストランジスタ
２６リセットトランジスタ
２７保護トランジスタ
２８ｅ第２ゲート
３１蓄積制御線
３２、３７電源配線
３４アドレス信号線
３５垂直信号線
３６リセット信号線
４０周辺回路
４２垂直走査回路
４４水平信号読み出し回路
４５負荷回路
４６制御回路
４７カラム信号処理回路
４９水平共通信号線
５０反転増幅器
５３フィードバック線
６０半導体基板
６１支持基板
６２ｎｎ型半導体層
６３ｐ、６５ｐｐ型半導体層
６４ａｐ型領域
６７ｎ電荷蓄積領域
６７ａ第１領域
６７ｂ第２領域
６８ａｎ、６８ｂｎ、６８ｃｎ、６８ｄｎ、６８ｅｎ、６８ｆｎ不純物領域
６９、６９Ａ素子分離領域
６９ａ第１部分
６９ｂ第２部分
６９ｃ第３部分
７１第１絶縁層
７２第２絶縁層
７３第３絶縁層
８９導電構造
９０層間絶縁層
１００撮像装置
Ｃｐ２、Ｃｐ３、Ｃｐ４、Ｃｐ５コンタクトプラグ
Ｃｐ１ａ、Ｃｐ１ｃプラグ
Ｃｐ１ｂ、Ｃｐ１Ａｂ、Ｃｐ１Ｂｂパッド
ｈ１、ｈ２、ｈ３、ｈ４、ｈ５コンタクトホール
ＳＷ１、ＳＷ２、ＳＷ３サイドウォール

Claims

入射光を電荷に変換する光電変換部と、
前記光電変換部に電気的に接続された第１導電型の第１不純物領域と、素子分離領域と、を含む半導体基板と、
前記第１不純物領域に直接接続され、第１半導体を含むプラグと、
前記プラグに直接接続され、第２半導体を含むパッドと、
前記第１不純物領域をソースおよびドレインの一方として含み、第１ゲートを備える第１トランジスタと、を備え、
平面視において、前記第１不純物領域は、前記素子分離領域の第１部分と前記第１ゲートとの間に位置し、
平面視において、前記パッドは、前記第１ゲートと前記第１部分とに重なる、
撮像装置。
入射光を電荷に変換する光電変換部と、
前記光電変換部に電気的に接続された第１導電型の第１不純物領域と、素子分離領域とを含む半導体基板と、
前記第１不純物領域に直接接続され、第１半導体を含むプラグと、
前記プラグに直接接続され、第２半導体を含むパッドと、
前記第１不純物領域をソースおよびドレインの一方として含み、第１ゲートを備える第１トランジスタと、
前記第１ゲートの側方に位置するサイドウォールと、を備え、
平面視において、前記第１不純物領域は、前記素子分離領域の第１部分と前記第１ゲートとの間に位置し、
平面視において、前記パッドは、前記サイドウォールと前記第１部分とに重なる、
撮像装置。
前記素子分離領域は、前記第１導電型とは異なる第２導電型の不純物領域である、
請求項１または請求項２に記載の撮像装置。
前記素子分離領域は、さらに、
前記第１部分に接する第２部分と、
前記第１部分に接する第３部分と、を含み、
平面視において、前記第１不純物領域は、前記第２部分と前記第３部分との間に位置し、
平面視において、前記パッドは、前記第２部分と前記第３部分とに重なる、
請求項１から請求項３のいずれか一項に記載の撮像装置。
平面視において、前記第１ゲートが前記第１不純物領域の第１方向に位置し、前記第１部分が前記第１不純物領域の、前記第１方向と反対の第２方向に位置するとき、前記第２部分は、前記第１不純物領域の、前記第１方向と交差する第３方向に位置し、前記第３部分は、前記第１不純物領域の、前記第３方向と反対の第４方向に位置する、
請求項４に記載の撮像装置。
入射光を電荷に変換する光電変換部と、
前記光電変換部に電気的に接続された第１導電型の第１不純物領域を含む半導体基板と、
前記第１不純物領域に直接接続され、第１半導体を含むプラグと、
前記プラグに直接接続され、第２半導体を含むパッドと、
前記第１不純物領域をソースおよびドレインの一方として含み、第１ゲートを備える第１トランジスタと、
平面視において前記第１不純物領域に重なる第２ゲートと、を備え、
平面視において、前記パッドは、前記第１ゲートおよび前記第２ゲートに重なる、
撮像装置。
入射光を電荷に変換する光電変換部と、
前記光電変換部に電気的に接続された第１導電型の第１不純物領域を含む半導体基板と、
前記第１不純物領域に直接接続され、第１半導体を含むプラグと、
前記プラグに直接接続され、第２半導体を含むパッドと、
前記第１不純物領域をソースおよびドレインの一方として含み、第１ゲートを備える第１トランジスタと、
前記第１ゲートの側方に位置する第１サイドウォールと、
平面視において、前記第１不純物領域に重なる第２ゲートと、
前記第２ゲートの側方に位置する第２サイドウォールと、を備え、
平面視において、前記パッドは、前記第１サイドウォールと前記第２サイドウォールとに重なる、
撮像装置。
前記第１不純物領域をソースおよびドレインの一方として含み、前記第２ゲートを備える第２トランジスタをさらに備える、
請求項６または請求項７に記載の撮像装置。
前記半導体基板は、素子分離領域をさらに含み、
前記素子分離領域は、
第２部分と、
第３部分と、を含み、
平面視において、前記第１不純物領域は、前記第２部分と前記第３部分との間に位置し、
平面視において、前記パッドは、前記第２部分と前記第３部分とに重なる、
請求項６から請求項８のいずれか一項に記載の撮像装置。
平面視において、前記第１ゲートが前記第１不純物領域の第１方向に位置し、前記第２ゲートが前記第１不純物領域の、前記第１方向と反対の第２方向に位置するとき、前記第２部分は、前記第１不純物領域の、前記第１方向と交差する第３方向に位置し、前記第３部分は、前記第１不純物領域の、前記第３方向と反対の第４方向に位置する、
請求項９に記載の撮像装置。
前記第２部分および前記第３部分はそれぞれ、前記第１導電型とは異なる第２導電型の不純物領域である、
請求項４、請求項５、請求項９および請求項１０のいずれか一項に記載の撮像装置。
前記第１半導体および前記第２半導体は、ポリシリコンである、
請求項１から請求項１１のいずれか一項に記載の撮像装置。