JP7419944B2 - 半導体装置及び同期化方法 - Google Patents

Description

本発明は、半導体装置及び同期化方法に関する。

現在のＳｏＣ（System on a Chip）は、ＩＰ（Intellectual Property）と呼ばれる機能単位でまとめられた回路を複数組み合わせることで設計される。それぞれのＩＰは、異なる周波数で動作することができる。そのため、ＩＰを組み合わせて設計を行うためには、ＩＰ間のデータ転送時の同期化問題の解決が重要となる。

このような周波数の同期化問題を解決するために、数々の技術が提案されている。同期化で、周波数差を吸収するためには、周波数差を吸収するための同期化バッファが用いられる。

例えば、ＣＬＫ＿Ａの周波数で動作するＩＰ＿ＡとＣＬＫ＿Ｂの周波数で動作するＩＰ＿Ｂとが接続された回路について説明する。ＩＰ＿Ｂに、ＩＰ＿Ａとの周波数差を吸収する回路である同期化回路を配置する。ＩＰ＿Ａからデータが有効化信号とともにＩＰ＿Ｂに転送される。転送されたデータは、ＩＰ＿ＢのＷＰ（Write Pointer）が示す同期化バッファエントリに書き込まれる。有効化信号はＷＰをインクリメントする。さらに、有効化信号は、同期化ＦＦ（Flip Flop）を通してＣＫＬ＿Ｂに同期化され、その有効化信号によりＲＰ（Read Pointer）がインクリメントされる。データは、そのＲＰが示す同期化バッファから取り出される。有効化フラグがＣＬＫ＿Ｂに同期化されたことが保証されているため、ＲＰが示す同期化バッファから取り出されるデータもＣＬＫ＿Ｂに同期化される。同期化バッファは、ＦＩＦＯ（Fast In Fast Out）バッファであることが多い。

同期化バッファから取り出されたデータは、後段の書き込みポインタであるＢＷＰが示すデータバッファに保持され、後段の読み出しポインタであるＢＲＰが示すエントリから読み出される。データバッファの読み書きはＦＩＦＯで行われるわけではない。データバッファのエントリ数は、ＩＰ＿Ａ及びＩＰ＿Ｂのアウトスタンディング数分存在する。ＩＰ＿ＡとＩＰ＿Ｂとの間がアウトスタンディング数で管理されているため、ＩＰ＿Ｂは、データバッファからデータが取り出された時点で、ＩＰ＿ＡにＲＬＳ（Release）信号を送信する。ＲＬＳ信号は、ＣＬＫ＿ＢからＣＬＫ＿Ａに対して同期化ＦＦを通じて同期化され、ＩＰ＿Ａに通知される。それにより、ＩＰ＿ＡとＩＰ＿Ｂとのアウトスタンディング管理が実現される。このような回路は、例えば、ＩＰ＿ＡがＣＰＵコアであり、ＩＰ＿Ｂがメモリコントローラである回路に適用される。

ここで、近年のＳｏＣは、非常に多くの機能を実現するために回路規模が増大しており、省資源での回路の実現が望ましい。

なお、データの同期化の技術として、データを格納する同期化バッファを２種類のアドレスバッファで置換することで、回路規模を小さくする従来技術が提案されている。

特開平１０－３４０１３０号公報

しかしながら、従来の同期化回路を含むアウトスタンディング数で管理されたインタフェースでは、特に周波数差やデータ幅に比例してデータバッファの容量が大きくなる。なぜなら、周波数差が大きい場合は、同期化バッファのエントリ数が増加し、データ幅が大きい場合は、同期化バッファの１エントリあたりのバッファ容量が増大するためである。そのため、同期化バッファとデータバッファとを用いる構成では、回路規模を小さく抑えることは困難であった。

開示の技術は、上記に鑑みてなされたものであって、回路規模を抑えた半導体装置及び同期化方法を提供することを目的とする。

本願の開示する半導体装置の一つの態様において、同期化バッファ及びデータバッファが配置される。書込部は、データ用書込ポインタを一列に並べて第１バッファに格納し、前記一列に並べられた前記データ用書込ポインタの列の一端の前記データ用書込ポインタにより指定される前記データバッファにおける場所に、第１周波数で入力されたデータを格納させ、且つ、前記一端のデータ用書込ポインタを前記列から取り出して前記同期化バッファに格納する。第１同期化処理部は、前記データとともに前記第１周波数で入力された有効化信号を第２周波数に同期化させる。情報付加部は、前記第１同期化処理部により前記有効化信号が同期化されると、前記同期化バッファに格納された前記データ用書込ポインタを読み出し、読み出した前記データ用書込ポインタにより指定される前記データバッファにおける場所に格納された前記データに同期化の完了を示す完了情報を付加する。読出部は、前記情報付加部により前記完了情報が付加された前記データを前記データバッファから読み出す。

１つの側面では、本発明は、回路規模を抑えることができる。

図１は、半導体装置の回路構成図である。 図２は、実施例１に係る半導体装置による同期化処理のフローチャートである。 図３は、実施例１に係る半導体装置の適用例を説明するための図である。

以下に、本願の開示する半導体装置及び同期化方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する半導体装置及び同期化方法が限定されるものではない。

図１は、半導体装置の回路構成図である。半導体装置１は、図１に示すように、半導体装置１は、ＩＰ１０及び１１を有する。ＩＰ１０は、ＣＬＫ＿Ｂの周波数で動作する。また、ＩＰ１１は、ＣＬＫ＿Ａの周波数で動作する。ここでは、ＩＰ１１からＩＰ１０へデータが送信される場合について説明する。

ＩＰ１１は、データとともに有効化信号をＩＰ１０へ向けて出力する。データは、図１における太線で表される経路を通過する。また、有効化信号は、破線で表される経路を通過する。データ及び有効化信号は、ＩＰ１１からＣＬＫ＿Ａの周波数で出力される。

本実施例に係る同期化バッファ２０は、データバッファ３０へのデータの書き込み先を指定するデータ用書込ポインタを格納する。同期化バッファ２０は、データ用書込ポインタを１つずつ格納するための複数のエントリ２１を有する。同期化バッファ２０に対するデータ用書込ポインタの書き込み先のエントリ２１の指定は、書込ポインタ１０２により行われる。また、同期化バッファ２０に対するデータ用書込ポインタを読み出すエントリ２１の指定は、読出ポインタ１０３により行われる。

書込ポインタ（ＷＰ）１０２は、同期化バッファ２０におけるデータ用書込ポインタの書き込み先のエントリ２１を示すポインタである。書込ポインタ１０２は、ＩＰ１１から入力された有効化信号によりインクリメントされる。書込ポインタ１０２は、インクリメントされることで、同期化バッファ２０におけるデータ用書込ポインタの格納先のエントリ２１を１つずつずらして指し示していく。書込ポインタ１０２のインクリメント後、有効化信号により同期化バッファ２０への書き込みが有効となる。

ＦＩＦＯバッファ２０１は、データバッファ３０への書き込み先を示すデータ用書込ポインタを格納し、格納されたデータ用書込ポインタを先入れ先出しで処理する記憶回路である。ＦＩＦＯバッファ２０１は、先頭のデータ用書込ポインタにより、データバッファ３０へのデータの格納先のエントリ３２を指定する。

ＦＩＦＯバッファ２０１は、有効化信号により同期化バッファ２０への書き込みが許可されると、書込ポインタ１０２により指定される同期化バッファ２０のエントリ２１に先頭のデータ用書込ポインタを格納する。同期化バッファ２０へのデータ用書込ポインタの格納後、同期化バッファ２０への書き込みは無効となる。

また、ＦＩＦＯバッファ２０１は、データバッファ３０の全すべてのエントリ２１にデータが格納された状態の場合、データがデータバッファ３０から出力されると、以下の動作を行う。ＦＩＦＯバッファ２０１は、データバッファ３０における出力されたデータが格納されていたエントリ２１である空きエントリのエントリ番号の入力を同期化ＦＦ４０１から受ける。そして、ＦＩＦＯバッファ２０１は、入力されたエントリ番号をデータ用書込ポインタとして最終段に格納する。

このように、データバッファ３０の全てのエントリ２１が埋まった状態で、データ読み出し後に、ＦＩＦＯバッファ２０１に新たにデータ用書込ポインタが格納されることで、ＩＰ１１とＩＰ１０との間のデータをアウトスタンディング数で管理することができる。

同期化ＦＦ１０１は、複数のフリップフロップ（ＦＦ）を有する。同期化ＦＦ１０１は、ＩＰ１１から出力された有効化信号の入力を受ける。そして、同期化ＦＦ１０１は、保持する多段のフリップフロップを経由させて有効化フラグ信号を転送することで、有効化フラグ信号をＣＬＫ＿Ｂに同期化する。そして、同期化ＦＦ１０１は、ＣＬＫ＿Ｂに同期化させた有効化信号を読出ポインタ（ＲＰ）１０３へ出力する。また、同期化ＦＦ１０１は、ＩＰ１０演算などの他の処理を行う後段の回路（不図示）へＣＬＫ＿Ｂに同期化させた有効化信号を出力する。

読出ポインタ１０３は、同期化バッファ２０におけるデータ用書込ポインタの書き込み先のエントリ２１を示すポインタである。読出ポインタ１０３は、同期化ＦＦ１０１から出力された有効化信号によりインクリメントされる。読出ポインタ１０３は、インクリメントされることで、同期化バッファ２０におけるデータ用書込ポインタを読み出すエントリ２１を１つずつずらして指し示していく。読出ポインタ１０３のインクリメント後、有効化信号により同期化バッファ２０からの読み出しが有効となる。

書込ポインタ１０２及び読出ポインタ１０３を順次インクリメントしつつ同期化バッファ２０へのデータ用書込ポインタの書き込み及び読み出しを行うことで、同期化バッファ２０への格納順でのデータ用書込ポインタの処理が保証される。

データバッファ３０は、ＩＰ１１から出力されたデータを格納する記憶装置である。データバッファ３０は、ＩＰ１１から出力されたデータを１つずつ格納するための複数のエントリ３２を有する。各エントリ３２は、同期化完了を示す完了フラグ３１を有する。完了フラグ３１の初期値は、未同期を表す値である。

データバッファ３０に対するデータの書き込み先のエントリ３２の指定は、ＦＩＦＯバッファ２０１の先頭に格納されたデータ用書込ポインタにより行われる。ＩＰ１１から出力されたデータは、データバッファ３０におけるＦＩＦＯバッファ２０１の先頭に格納されたデータ用書込ポインタが指定するエントリ３２に格納される。

また、データバッファ３０に対するデータを読み出すエントリ３２の指定は、読出ポインタ３０１により行われる。さらに、値が変更される完了フラグ３１の指定は、書込ポインタ２０２が保持するデータ用書込ポインタにより行われる。

書込ポインタ２０２は、データバッファ３０における値を変更する完了フラグ３１を示すポインタである。書込ポインタ２０２は、同期化バッファ２０から出力されたデータ用書込ポインタを取得する。そして、書込ポインタ２０２は、取得したデータ用ライトポインタによりデータバッファ３０における値を変更する完了フラグ３１を指定する。書込ポインタ２０２により指定されたデータバッファ３０の完了フラグ３１の値は、同期化完了を表す値に変更される。以下では、同期完了を表す値に完了フラグ３１の値を変更することを、完了フラグ３１を有効にするといい、未同期を表す値に完了フラグ３１の値を変更することを、完了フラグ３１を無効にするという。

読出ポインタ３０１は、データバッファ３０におけるデータを読み出すエントリ３２を指定するポインタである。読出ポインタ３０１は、演算などを行う後段の回路からの読み出しのデータ読み出しの指示を受けて、読み出すデータが格納されたエントリ３２を指定する。例えば、読出ポインタ３０１は、データバッファ３０に格納された各データのそれぞれの格納先のエントリ３２の情報を保持する。そして、読出ポインタ３０１は、各データの書き込み先のアドレスに対するビジー信号の入力を後段の回路から受ける間は、そのビジー信号に対応するアドレスへの書き込みを行うデータを格納するエントリ３２の指定は行わない。ビジー信号が停止すると、書き込み可能と判定して、読出ポインタ３０１は、書き込み可能となったデータを格納するエントリ３２をポインタで示して指定する。

読出ポインタ３０１によりエントリ３２が指定されると、データバッファ３０における読出ポインタ３０１により指定されたエントリ３２に付加された完了フラグ３１が有効であれば、そのエントリ３２からデータが読み出される。そして、読み出されたデータは、読み出しを指示した後段の回路へ出力される。指定されたエントリ３２の完了フラグ３１が有効であれば、有効化信号がＣＬＫ＿Ｂに同期化されていることが保証されるため、そのエントリ３２に格納されたデータもＣＬＫ＿Ｂに同期化されることが保証される。エントリ３２からデータが読み出されると、データバッファ３０におけるデータが読み出されたエントリ３２の完了フラグ３１は無効にされる。

これに対して、読出ポインタ３０１により指定されたエントリ３２の完了フラグ３１が無効の場合、完了フラグ３１が有効になるまでそのエントリ３２に格納されたデータの読み出しは行われない。エントリ３２の完了フラグ３１が無効であれば、有効化信号がＣＬＫ＿Ｂに同期化されていることが保証されないため、そのエントリ３２に格納されたデータもＣＬＫ＿Ｂに同期化されていることの保証はない。

同期化ＦＦ４０１は、複数のフリップフロップを有する。同期化ＦＦ４０１は、データバッファ３０からデータが読み出された後、リリース（ＲＬＳ）信号とともにデータが読み出された空エントリのエントリ番号の入力を受ける。そして、同期化ＦＦ４０１は、保持する多段のフリップフロップを経由させてリリース信号及び空エントリのエントリ番号を転送することで、リリース信号をＣＬＫ＿Ａに同期化する。

そして、同期化ＦＦ４０１は、ＣＬＫ＿Ａに同期化させたリリース信号をＩＰ１１へ出力する。また、同期化ＦＦ４０１は、空エントリのエントリ番号をＦＩＦＯバッファ２０１へ出力する。これにより、データバッファ３０の全てのエントリ２１を偏りなく使用することが可能となる。

次に、図２を参照して、本実施例に係る半導体装置１によるデータ同期化処理の流れを説明する。図２は、実施例１に係る半導体装置による同期化処理のフローチャートである。ここでは、データバッファ３０のエントリ３２のうち１つのエントリ３２が空エントリの場合について説明する。

ＩＰ１１から出力されたデータが、データバッファ３０におけるＦＩＦＯバッファ２０１の先頭のデータ用書込ポインタで指定されたエントリ３２にＣＬＫ＿Ａで書き込まれる（ステップＳ１）。

有効化信号により書込ポインタ１０２をインクリメントする。そして、有効化信号により書き込みが有効とされると、同期化バッファ２０における書込ポインタ１０２で指定されたエントリ２１に、ＦＩＦＯバッファ２０１の先頭のデータ用書込ポインタが格納される（ステップＳ２）。

有効化信号が同期化ＦＦ１０１を通じてＣＬＫ＿Ｂに同期化される（ステップＳ３）。ＣＬＫ＿Ｂに同期化された有効化信号は、読出ポインタ１０３をインクリメントする。さらに、ＣＬＫ＿Ｂに同期化された有効化信号により、同期化バッファ２０からの読み出しが有効とされる。

有効化信号により同期化バッファ２０からの読み出しが有効になると、書込ポインタ２０２は、読出ポインタ１０３で指定される同期化バッファ２０のエントリ２１からデータ用書込ポインタを取得する（ステップＳ４）。

書込ポインタ２０２が取得したデータ用書込ポインタで指定されるデータバッファ３０のエントリ３２の完了フラグ３１を有効に設定する（ステップＳ５）。

読出ポインタ３０１は、データの読み出しの指示を受けると、データバッファ３０における指定されたデータが格納されたエントリ３２を指定する。読出ポインタ３０１により指定されたエントリ３２のうち完了フラグ３１が有効になったエントリ３２からデータを読み出す（ステップＳ６）。

同期化ＦＦ４０１は、データバッファ３０における空エントリのエントリ番号をリリース信号とともにＣＬＫ＿Ａに同期化する（ステップＳ７）。

ＦＩＦＯバッファ２０１は、空エントリのエントリ番号の入力を同期化ＦＦ４０１から受ける。そして、ＦＩＦＯバッファ２０１は、取得したエントリ番号を最終段にデータ用書込ポインタとして格納する（ステップＳ８）。

図３は、実施例１に係る半導体装置の適用例を説明するための図である。本実施例に係る半導体装置１は、例えば、コンピュータ９０の回路の一部として設計される。図３のコンピュータ９０は、ＣＰＵ９１、メモリ９２及びハードディスク９３を有する。ＣＰＵ９１は、メモリ９２及びハードディスク９３とバスで接続される。

ＣＰＵ９１は、コア９４及びメモリコントローラ９５を有する。コア９４は、演算処理を行う回路である。また、メモリコントローラ９５は、コア９４からの命令にしたがってメモリ９２に対してデータの読み出し及び書き込みを行う制御回路である。

例えば、実施例１に係るＩＰ１１は、コア９４におけるメモリコントローラ９５との間の通信インタフェースとなる回路である。また、ＩＰ１０は、メモリコントローラ９５におけるコア９４との間の通信インタフェースとなる回路である。

ここで、以下の場合について、本実施例に係る半導体装置１と同期化バッファにデータを格納する構成との比較について説明する。例えば、コア９４からメモリコントローラ９５に送信されるデータのデータ幅が１２８ビットである。また、同期化バッファ２０のエントリ２１の数が２４個である。また、データ用書込ポインタのサイズを６ビットであり、ＦＩＦＯバッファ２０１が保持可能なデータ用書込ポインタの数が６４である。

このとき、同期化バッファにデータを格納する構成では、同期化バッファのサイズは、１２８ビット×２４＝３０７２ビットとなる。これに対して、本実施例に係る半導体装置１の場合、ＦＩＦＯバッファ２０１のサイズは、６ビット×６４＝３８４ビットとなる。また、同期化バッファ２０のサイズは、６ビット×２４＝１４４ビットである。すなわち、本実施例に係る半導体装置１の場合、ＦＩＦＯバッファ２０１と同期化バッファ２０とを合わせて５２８ビットである。

すなわち、本実施例に係る半導体装置１のＦＩＦＯバッファ２０１と同期化バッファ２０とを合わせたサイズと同期化バッファにデータを格納する構成における同期化バッファのサイズの比は、５２８ビット／３０７２ビット＝１７．２％である。したがって、本実施例に係る半導体装置１は、同期化バッファにデータを格納する構成のおよそ１７％のサイズに回路規模を抑えることができる。

また、周波数差が大きい場合には、同期化バッファ２０のエントリ２１の数を増やすことになる。しかし、１つのエントリ２１のサイズが小さいため、エントリ２１の数が増えても、同期化バッファ２０にデータを格納する構成と比較して省資源で半導体装置１を設計することができる。

さらに、上記条件に以下の条件を追加した場合について説明する。例えば、同期化ＦＦ１０１の段数は５段である。そして、ＩＰ１１の動作周波数が６ＧＨｚであり、ＩＰ１０の動作周波数が１ＧＨｚである。この場合、同期化ＦＦ４０１のエントリ数は、５×（６ＧＨｚ／１ＧＨｚ）＝３０個である。

このとき、同期化バッファにデータを格納する構成では、同期化バッファのサイズは、１２８ビット×３０＝３８４０ビットとなる。これに対して、本実施例に係る半導体装置１の場合、ＦＩＦＯバッファ２０１のサイズは、６ビット×６４＝３８４ビットとなる。また、同期化バッファ２０のサイズは、６ビット×３０＝１８０ビットである。すなわち、本実施例に係る半導体装置１の場合、ＦＩＦＯバッファ２０１と同期化バッファ２０とを合わせて５６４ビットである。

すなわち、本実施例に係る半導体装置１のＦＩＦＯバッファ２０１と同期化バッファ２０とを合わせたサイズと同期化バッファにデータを格納する構成における同期化バッファのサイズの比は、５６４ビット／３８４０ビット＝１４．７％である。したがって、本実施例に係る半導体装置１は、同期化バッファにデータを格納する構成のおよそ１５％のサイズに回路規模を抑えることができる。

以上に説明したように、本実施例に係る半導体装置は、異なる周波数で動作するＩＰ間でデータを送受信する場合に、入力されたデータのデータバッファにおける格納先を示すポインタを同期化バッファに格納する。そして、半導体装置は、同期化した有効化信号にしたがって同期化バッファからポインタを読み出し、その読み出したポインタにより有効化信号の同期化が完了し同期化が保証されるデータを識別して、同期化が保証されるデータがデータバッファから読み出す。一般的に、データのビット幅よりも、書込ポインタのビット幅のほうが小さい。したがって、同期化バッファにはサイズの小さい書込ポインタが格納され、データ自体はデータバッファに格納されることで、同期化バッファのサイズを小さく抑えることができ、半導体装置の回路規模を抑えることが可能となる。

次に、実施例２について説明する。実施例１では、動作周波数が高いＩＰから動作周波数が低いＩＰへデータを送信する場合について説明したが、動作周波数が低いＩＰから動作周波数が高いＩＰへデータを送信する場合にも、同期化バッファにデータ用書込ポインタを格納する構成を用いることも可能である。本実施例に係る半導体装置も、図１の回路構成図で表される。

高い周波数の有効化信号が、同期化ＦＦ１０１により低い周波数に同期化される。低い周波数に同期化された有効化信号を用いて、同期化バッファ２０からデータ用書込ポインタを読み出す。読み出されたデータ用書込ポインタにより指定されるデータバッファ３０のエントリ３２の完了フラグ３１が有効化される。これにより、有効化信号が同期化されることで低い周波数への同期化が保証されたデータがデータバッファ３０から読み出される。このように、本実施例に係る半導体装置１は、低い動作周波数から高い動作周波数への同期化を行うことができる。

以上に説明したように、低い動作周波数から高い動作周波数への同期化の場合にも、本実施例に係る半導体装置を用いることで、同期化バッファのサイズを小さく抑えることができ、半導体装置の回路規模を抑えることが可能となる。

ただし、高い動作周波数から低い動作周波数への同期化の場合、データの入力時の動作周波数よりも出力時の動作周波数のほうが高いため、滞留するデータの数は少なくなる。そのため、実施例１に係る半導体装置の方が、実施例２に係る半導体装置に比べて同期化バッファのサイズ増大の抑制という効果をより奏することが可能である。

１ 半導体装置
１０，１１ ＩＰ
２０ 同期化バッファ
２１ エントリ
３０ データバッファ
３１ 完了フラグ
３２ エントリ
１０１ 同期化ＦＦ
１０２ 書込ポインタ
１０３ 読出ポインタ
２０１ ＦＩＦＯバッファ
２０２ 書込ポインタ
３０１ 読出ポインタ
４０１ 同期化ＦＦ

Claims (5)

1. 同期化バッファと、
   データバッファと、
   データ用書込ポインタを一列に並べて第１バッファに格納し、前記一列に並べられた前記データ用書込ポインタの列の一端の前記データ用書込ポインタにより指定される前記データバッファにおける場所に、第１周波数で入力されたデータを格納させ、且つ、前記一端のデータ用書込ポインタを前記列から取り出して前記同期化バッファに格納する書込部と、
   前記データとともに前記第１周波数で入力された有効化信号を第２周波数に同期化させる第１同期化処理部と、
   前記第１同期化処理部により前記有効化信号が同期化されると、前記同期化バッファに格納された前記データ用書込ポインタを読み出し、読み出した前記データ用書込ポインタにより指定される前記データバッファにおける場所に格納された前記データに同期化の完了を示す完了情報を付加する情報付加部と、
   前記情報付加部により前記完了情報が付加された前記データを前記データバッファから読み出す読出部と
   を備えたことを特徴とする半導体装置。
2. 前記書込部は、前記データバッファにおける、前記読出部により読み出された前記データが格納されていた位置を示す前記データ用書込ポインタを前記第１バッファにおける前記列の他端に格納することを特徴とする請求項１に記載の半導体装置。
3. 前記データバッファにおける前記読出部により読み出された前記データの格納されていた位置を示す前記データ用書込ポインタ及び前記データが読み出されたことを示すリリース信号の入力を前記第２周波数で受け、入力された前記データ用書込ポインタ及び前記リリース信号を前記第１周波数に同期化させ、前記第１周波数に同期化させた前記データ用書込ポインタの前記第１バッファにおける前記列の他端への格納を前記書込部に行わせ、且つ、前記リリース信号を前記データの入力元へ送信する第２同期化部をさらに備えたことを特徴とする請求項２に記載の半導体装置。
4. 前記第１周波数は、前記第２周波数に比べて高い周波数であることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
5. 第１バッファ、同期化バッファ及びデータバッファを有する半導体装置が、
   データ用書込ポインタを一列に並べて前記第１バッファに格納し、
   前記一列に並べられた前記データ用書込ポインタの列の一端の前記データ用書込ポインタにより指定されるデータバッファにおける場所に、第１周波数で入力されたデータを格納し、
   前記一端のデータ用書込ポインタを前記列から取り出して同期化バッファに格納し、
   前記データとともに前記第１周波数で入力された有効化信号を第２周波数に同期化し、
   前記同期化バッファに格納された前記データ用書込ポインタを読み出し、読み出した前記データ用書込ポインタにより指定される前記データバッファにおける場所に格納された前記データに同期化の完了を示す完了情報を付加し、
   前記完了情報を付加した前記データを前記データバッファから読み出す
   処理を実行することを特徴とする同期化方法。

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