JP7420537B2

JP7420537B2 - 位相ロックループ回路

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Inventors: 将信辻
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Description

本発明は、ＰＬＬ（Phase Locked Loop）回路に関する。

さまざまなＩＣ（Integrated Circuit）に、基準クロックから任意周波数のクロックを生成する周波数シンセサイザが利用される。こうした周波数シンセサイザとして、ＰＬＬ回路が広く用いられる。図１（ａ）～（ｃ）は、ＰＬＬ回路の基本アーキテクチャを説明するブロック図である。

図１（ａ）には、アナログＰＬＬ回路１が示される。アナログＰＬＬ回路１は、位相比較器（ＰＦＤ：Phase Frequency Detector）１０、チャージポンプ回路１２、ローパスフィルタ１４、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１６、分周器１８を備える。ＶＣＯ１６は、アナログの制御電圧Ｖ_ＣＴＲＬに応じた周波数で発振する。ＶＣＯ１６の出力クロックＣＬＫ＿ＶＣＯは、分周器１８により１／Ｎ分周される。位相比較器１０は、分周後のクロックＣＬＫ＿ＤＩＶと基準クロックＣＬＫ＿ＲＥＦの位相差を検出し、チャージポンプ回路１２を制御する。ローパスフィルタ１４はチャージポンプ回路１２の出力電圧を平滑化するループフィルタであり、制御電圧Ｖ_ＣＴＲＬを生成する。

図１（ａ）のアナログＰＬＬ回路１は古くからさまざまなアプリケーションで用いられており信頼性が高いが、ループフィルタに起因してチップサイズが大きくなるという問題がある。また、十分な性能を発揮するためには、回路設計者が回路のレイアウトを最適化する必要がある。

図１（ｂ）には、完全デジタルＰＬＬ回路（ＡＤＰＬＬ：All Digital PLL）２が示される。ＡＤＰＬＬ回路２は、ＦＣＷ（Frequency Control Word）および基準クロックＣＬＫ＿ＲＥＦを受け、基準クロックＣＬＫ＿ＲＥＦをＦＣＷに応じて逓倍した出力クロックＣＬＫ＿ＤＣＯを生成する。ＡＤＰＬＬ回路２は、周波数位相比較器２０、デジタルフィルタ２２、デジタル制御発振器（ＤＣＯ：Digital Controlled Oscillator）２４を備える。ＤＣＯ２４は、入力された制御コードＤ_ＣＴＲＬに応じた周波数で発振する。周波数位相比較器２０は、図１の位相比較器１０、チャージポンプ回路１２、分周器１８に相当する機能を有し、ＴＤＣ（時間－デジタル変換器）、加算器、カウンタで構成される。周波数位相比較器２０が生成するデジタル信号は、デジタルフィルタ２２によってフィルタリングされ、ＤＣＯ２４に入力される。

図１（ｂ）のＡＤＰＬＬ回路２は、微細の半導体プロセスで設計しやすいデジタル回路で構成できるため、チップ面積を小さくできるという利点がある。一方、オールデジタルとはいいつつも、周波数位相比較器２０やＤＣＯ２４については、所望の仕様を満たすために回路設計者が回路のレイアウトをマニュアルで最適化する必要がある。

図１（ｃ）に、注入同期型ＰＬＬ回路３（ＩＬ－ＰＬＬ（Injection Locked PLL）とも称する）を示す。ＩＬ－ＰＬＬ回路３は、アナログ回路あるいはデジタル回路のアーキテクチャで設計することができるが、ここではデジタル回路で構成する場合を説明する。ＩＬ－ＰＬＬ回路３は、フィードバック回路３０、ＤＣＯ３２、エッジ注入回路３４を備える。ＩＬ－ＰＬＬ回路３は、フィードバック制御とフィードフォワード制御のハイブリッドと把握され、図１（ｂ）の周波数位相比較器２０、デジタルフィルタ２２に相当するフィードバック回路３０によるフィードバック制御によって、ＤＣＯ３２の発振周波数を安定化する。エッジ注入回路３４は、基準クロックＣＬＫ＿ＲＥＦのエッジを切り出し、切り出したエッジをＤＣＯ３２に注入して出力クロックＣＬＫ＿ＤＣＯの位相を再アライメントする。ＩＬ－ＰＬＬ回路は、エッジの注入の方法に応じて、ＭＤＬＬ（Multiplying Delay Locked Loop）回路とも称される場合もある。

ＩＬ－ＰＬＬ回路は、（i）注入同期によりループ帯域が広帯域化されるため、低位相（低ジッタ）化が可能であり、またデジタル回路で構成した場合、（ii）図１（ａ）の位相比較器１０やチャージポンプ回路１２が存在しないことから低雑音化が可能であるという利点を有する。加えて、（iii）フィードバック経路による雑音の影響を受けにくくなることから、レイアウトの自由度が高いといえ、したがってＰ＆Ｒ(Place and Route)ツールなどの設計支援ツールを用いた自動配置配線でも所望の特性を得られるという特徴を有する。

Nicola Da Dalt, "An Analysis of Phase Noise in Realigned VCOs", IEEE Trans. Circuits and Syst. II, Exp. Briefs, vol. 61, no. 3, pp. 143-147, March 2014. Chingyei Chung, Shou-Yen Chao, M. F. Lu, "Nonlinear Feedback System for an Inverter-Based Ring Oscillator", WSEAS TRANSACTIONS on CIRCUITS and SYSTEMS, pp. 537-547, Issue 7, Volume 8, July 2009. "A Highly Digital MDLL-Based Clock Multiplier That Leverages a Self-Scrambling Time-to-Digital Converter to Achieve Subpicosecond Jitter Performance" IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 43, NO.4, pp. 855-863, April 2008. H. Ngo, et al., "A 0.42ps-Jitter -241.7dB-FOM Synthesizable Injection-Locked PLL with Noise-Isolation LDO," ISSCC, pp. 150-151, 2017.

本発明者は、ＩＬ－ＰＬＬ回路について検討した結果、以下の課題を認識するに至った。図２は、本発明者が検討したＩＬ－ＰＬＬ回路の回路図である。ＤＣＯ３２は、可変遅延回路４０、インバータ４１およびマルチプレクサ４２を含む。

可変遅延回路４０は、出力クロックＣＬＫ＿ＤＣＯにフィードバック回路３０からの制御コードに応じた可変遅延τ_Ｄを与える。インバータ４１は、遅延されたクロックを論理反転する。マルチプレクサ４２には、インバータ４１の出力ＣＬＫ＿ＩＮＴに加えて、エッジ注入回路３４からの注入エッジ（ＩＮＪ＿ＥＤＧＥ）信号が入力されており、一方を選択する。マルチプレクサ４２がクロックＣＬＫ＿ＩＮＴを選択する期間、可変遅延回路４０、インバータ４１およびマルチプレクサ４２によってリングオシレータが形成され、ＤＣＯ３２は、制御コードにもとづいて設定した遅延τに応じた周波数（周期）で発振する。

エッジ注入回路３４は、基準クロックＣＬＫ＿ＲＥＦにもとづいて、ＩＮＪ＿ＥＤＧＥ信号およびウィンドウ信号ＷＩＮＤＯＷを生成する。ウィンドウ信号ＷＩＮＤＯＷは、ＩＮＪ＿ＥＤＧＥ信号のタイミングを含む期間、所定レベル（たとえばハイ）となる狭パルス信号である。

エッジ注入回路３４は、２個の遅延回路４４，４６およびフリップフロップ４８を含む。遅延回路４４は、基準クロックＣＬＫ＿ＲＥＦを遅延し、ＩＮＪ＿ＥＤＧＥ信号を生成する。フリップフロップ４８および遅延回路４６は、ウィンドウ信号ＷＩＮＤＯＷを生成する。具体的にはフリップフロップ４８のクロック端子には、基準クロックＣＬＫ＿ＲＥＦが入力されており、リセット端子には、遅延回路４６によってさらに遅延されたＩＮＪ＿ＥＤＧＥ’信号が入力されている。

図３（ａ）、（ｂ）は、図２のＩＬ－ＰＬＬ回路３の動作波形図である。図３（ａ）は正常にＩＮＪ＿ＥＤＧＥ信号が注入されるときの様子を示す。

図３（ｂ）には、狭いパルス幅のウィンドウ信号ＷＩＮＤＯＷを用いたときの動作が示される。ウィンドウ信号ＷＩＮＤＯＷの後縁によって、注入エッジＩＮＪ＿ＥＤＧＥの一部が切り出され、これが内部クロックＣＬＫ＿ＩＮＴに重畳され、出力クロックＣＬＫ＿ＤＣＯにグリッジが発生している。このようなグリッジは、システムに誤動作を引き起こす原因となり好ましくない。またこのグリッジによって、出力クロックＣＬＫ＿ＤＣＯの周波数が瞬時的に高くなるが、この状態でＤＣＯ３２およびフィードバック回路３０が高調波にロックすると、意図しない周波数で発振した状態（高調波発振）に陥る可能性がある。そもそも起動時の位相がロックする前や、何らかの外乱でウィンドウ幅より位相の誤差が大きくなった場合は、図３（ｂ）の動作モードとなり、問題である。

このような異常動作を防止するためには、ウィンドウの幅を、ＤＣＯ３２の発振周波数にもとづいて正しく設計する必要がある。しかしながら遅延回路４４，４６の遅延量はＰＶＴ（プロセス、電圧、温度）変動の影響を受けるため、ウィンドウ幅もＰＶＴ変動の影響を受ける。したがってＰＶＴ変動を考慮したワーストケースにもとづいて、ウィンドウ幅を設計する必要がある。

また、ＬＳＩの低消費電力化のために、電源電圧やクロック周波数を動的に制御するＤＶＦＳ（Dynamic Voltage and Frequency Scaling）技術が知られているが、図２のＩＬ－ＰＬＬ回路３は、ＤＶＦＳを採用するアプリケーションに実装することは難しい。

仮に動作周波数の変動範囲が小さい（あるいは周波数が固定された）アプリケーションに使用する場合であっても、電圧変動や電磁波ノイズなどの外乱によって、基準クロックＣＬＫ＿ＲＥＦやクロックＣＬＫ＿ＩＮＴ，ＣＬＫ＿ＤＣＯに大きな位相変動が発生すると、ＩＬ－ＰＬＬ回路３は誤動作する。

また、非特許文献３に記載されるＭＤＬＬ回路では、基準クロックが入力されないと、発振が停止する。そのクロックをシステムに供給し、システムクロックとして使用している場合は、システム全体の停止となり、重大な問題を引き起こす。

このように、ＩＬ－ＰＬＬ回路やＭＤＬＬ回路は、多くの利点を有しつつも、高い信頼性を要求されるアプリケーションに採用することには大きな障壁があった。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、上述の課題の少なくともひとつを解決可能なＩＬ－ＰＬＬ回路の提供にある。

本発明のある態様は、注入同期型のＰＬＬ（Phase Locked Loop）回路に関する。ＰＬＬ回路は、ウィンドウ信号がネゲートされる期間、リングオシレータが形成され、ウィンドウ信号がアサートされる期間、基準クロックにもとづく注入エッジを注入可能に構成される可変周波数発振器と、可変周波数発振器の発振周波数が基準クロックに応じた目標周波数に近づくように可変周波数発振器を制御するフィードバック回路と、可変周波数発振器の内部クロックを受け、１パルスを切り出してウィンドウ信号を生成するウィンドウ発生器と、を備える。

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、上述の課題の少なくともひとつを解決することができる。

図１（ａ）～（ｃ）は、ＰＬＬ回路の基本アーキテクチャを説明するブロック図である。本発明者が検討したＩＬ－ＰＬＬ回路の回路図である。図３（ａ）、（ｂ）は、図２のＩＬ－ＰＬＬ回路の動作波形図である。実施の形態に係るＰＬＬ回路のブロック図である。図４のＰＬＬ回路の動作波形図である。図４のＰＬＬ回路の動作波形図である。ＰＬＬ回路の具体的な構成例を示す回路図である。一実施例に係るフィードバック回路の回路図である。図９（ａ）、（ｂ）は、図８のフィードバック回路の動作を説明する図である。一実施例に係るフィードバック回路の回路図である。図１１（ａ）、（ｂ）は、図１０のフィードバック回路の動作を説明する図である。改良されたＰＬＬ回路のブロック図である。図１２のＰＬＬ回路の動作波形図である。

（実施の形態の概要）
本明細書に開示される一実施の形態は、注入同期型のＰＬＬ（Phase Locked Loop）回路に関する。ＰＬＬ回路は、ウィンドウ信号がネゲートされる期間、リングオシレータが形成され、ウィンドウ信号がアサートされる期間、基準クロックにもとづく注入エッジを注入可能に構成される可変周波数発振器と、可変周波数発振器の発振周波数が基準クロックに応じた目標周波数に近づくように可変周波数発振器を制御するフィードバック回路と、可変周波数発振器の内部クロックを受け、１パルスを切り出してウィンドウ信号を生成するウィンドウ発生器と、を備える。

ウィンドウ信号が規定する窓の開く（アサート）タイミング、窓の閉じる（ネゲート）タイミングは、基準クロックに依存しない。したがって、可変周波数発振器が発振している間は基準クロックの有無にかかわらず窓を確実に開閉させることができる。また、窓の開いている期間に基準クロックの注入エッジが確実に含まれるようにタイミング調整できるため、ウィンドウ信号に由来するグリッジや高調波発振は発生しない。もし、窓の開いている期間に基準クロックの遷移（エッジ）が発生しない場合には、所定サイクル（逓倍数）に１回の割合で、内部クロックの周期が長くなるが、発振が停止することはない。このように、一実施の形態によれば、従来の問題点のいくつかを解決できる。

ウィンドウ発生器は、内部クロックのＮサイクル（Ｎ≧２）に１回、内部クロックの半サイクルの間アサートされるパルス信号を生成し、パルス信号を内部クロックの周期のＭ倍の時間（０＜Ｍ＜１）、遅延させて、ウィンドウ信号を生成してもよい。これにより注入エッジがウィンドウ信号のアサート期間に存在するように、ウィンドウ信号のタイミングを調節できる。

Ｍ＝１／４としてもよい。これによりウィンドウ信号のアサート期間の実質的に中央に注入エッジが存在するように、ウィンドウ信号のタイミングを調節できる。なおＭは厳密に１／４であることを要しない。

ウィンドウ発生器は、内部クロックをカウントし、Ｎ周期あたり１周期の間、出力をアサートするカウンタと、カウンタの出力と内部クロックを論理演算し、パルス信号を生成する論理ゲートと、パルス信号を内部クロックの周期の１／４の遅延量、遅延させる遅延ラインと、を備えてもよい。

可変周波数発振器は、可変遅延回路を含んでもよい。遅延ラインは、可変遅延回路と同じ回路形式のレプリカであってもよい。

遅延ラインは、可変遅延回路の１／２倍の遅延を与えてもよい。リングオシレータでは、可変遅延回路の遅延量は、内部クロックの実質的に半周期に相当する。したがって、可変遅延回路の１／２倍の遅延は、内部クロックの１／４周期となる。

可変周波数発振器は、可変遅延回路と、一方の入力に可変遅延回路の出力である内部クロックを受け、他方の入力に注入エッジを受け、その出力が可変遅延回路の入力と接続され、ウィンドウ信号に応じた一方を選択するマルチプレクサと、を含んでもよい。

ウィンドウ発生器は、ウィンドウ信号が通過するマルチプレクサのレプリカを含んでもよい。これにより、マルチプレクサに起因するタイミングズレの影響を低減できる。

マルチプレクサは、第１入力に内部クロックを受け、第２入力にウィンドウ信号を受ける第１ＮＡＮＤゲートと、第１入力に基準クロックを受け、第２入力に反転されたウィンドウ信号を受ける第２ＮＡＮＤゲートと、第１入力に第１ＮＡＮＤゲートの出力を受け、第２入力に第２ＮＡＮＤゲートの出力を受ける第３ＮＡＮＤゲートと、第１入力に第１ＮＡＮＤゲートの出力を受け、第２入力に第２ＮＡＮＤゲートの出力を受け、出力が第３ＮＡＮＤゲートの出力と接続される第４ＮＡＮＤゲートと、を含んでもよい。一般的なマルチプレクサは、初段の２個のＮＡＮＤゲートのペアと、後段の１個のＮＡＮＤゲートを含む。ＮＡＮＤゲートは、その構成の非対称性に由来する２つの入力信号の遅延差が存在するため、一般的なマルチプレクサにおいては、出力段のＮＡＮＤゲートにおいて、マルチプレクサの２つの入力信号に遅延差が生じる。そこでこの出力段のＮＡＤゲートをペアで２個配置し、それぞれの入力を入れ替えて接続することにより、２つの入力信号の遅延差を相殺できる。

可変遅延回路は、粗い遅延制御量を与える第１遅延回路と、第１遅延回路の制御量１ＬＳＢに相当する遅延量をフルスケールで満たせる、十分短い遅延制御量を与える第２遅延回路と、を含んでもよい。遅延ラインは、第１遅延回路のレプリカを含み、第１遅延回路に与える第１制御コードの１／２の値を有する第２制御コードが与えられてもよい。この場合、可変遅延回路の遅延量は、第１遅延回路による遅延が支配的であるから、その部分のレプリカを用いることで、内部クロックの１／４周期の遅延を生成できる。

注入エッジとして基準クロックが直接注入されてもよい。これにより、基準クロックは、遅延回路や論理ゲートを通過しないため、電源ノイズが注入エッジにもたらす位相雑音を低減できる。

フィードバック回路は、ウィンドウ信号がアサートされる期間、イネーブル状態となり、可変周波数発振器が生成するクロック信号と基準クロックの位相を比較し、比較結果を示すアップダウン信号を生成する対称型位相検出器と、アップダウン信号に応じた制御コードを生成するデジタルフィルタと、を含んでもよい。ウィンドウ信号がアサートされる期間だけ、対称型位相検出器をイネーブルとすることで、位相引き込み範囲を、基準クロックの１周期の範囲に広げることができる。

フィードバック回路は、ウィンドウ信号がアサートされる期間、イネーブル状態となり、可変周波数発振器が生成するクロック信号と基準クロックの位相および周波数を比較し、比較結果を示すアップパルスおよびダウンパルスを生成する位相周波数検出器と、アップパルスおよびダウンパルスにもとづくアップダウン信号に応じた制御コードを生成するデジタルフィルタと、を含んでもよい。もともと広い位相引き込み範囲を有し、周波数引き込み機能を有する位相周波数検出器を採用し、さらにウィンドウ信号がアサートされる期間だけ、位相周波数検出器をイネーブルとすることで、位相引き込み範囲を実質的に無限に広げることができる。

ウィンドウが開いたにも関わらず、注入エッジが発生しないと、基準クロックの周期ごとに、可変周波数発振器の周波数が短期的に変動する。そこでウィンドウ発生器は、基準クロックのエッジを検出できないとき、ウィンドウ信号のネゲートを維持してもよい。これにより基準クロックが停止したときにも、ＰＬＬ回路によるクロック生成を継続できる。また可変周波数発振器の周波数は、基準クロックが欠落した直後だけ変動するが、その後は一定に保つことができる。

ＰＬＬ回路は、基準クロックが正常入力されるとき、アサートされ、基準クロックが停止するとき、ネゲートされるクロックイネーブル信号を生成するクロック監視回路をさらに備えてもよい。クロックイネーブル信号に応じて、カウンタの出力をマスクしてもよい。

（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図４は、実施の形態に係るＰＬＬ回路１００のブロック図である。ＰＬＬ回路１００は、注入同期方式であり、可変周波数発振器２００、フィードバック回路３００、ウィンドウ発生器４００を備える。

可変周波数発振器２００は、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢがネゲート（本実施の形態は負論理系でありハイ）される期間、リングオシレータが形成され、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢがアサート（ロー）される期間、基準クロックＣＬＫ＿ＲＥＦにもとづく注入エッジＩＮＪ＿ＥＤＧＥを注入可能に構成される。

好ましくは注入エッジＩＮＪ＿ＥＤＧＥとして、基準クロックＣＬＫ＿ＲＥＦが直接注入される。これにより、基準クロックＣＬＫ＿ＲＥＦは、遅延回路や論理ゲートを通過しないため、電源ノイズが注入エッジにもたらす位相雑音を低減できる。

可変周波数発振器２００は、デジタル制御可能な発振器（ＤＣＯ：Digital Controlled Oscillator）であり、可変遅延回路２１０およびマルチプレクサ２２０を含む。可変遅延回路２１０は、与えられた制御コードに応じた遅延を発生する。可変遅延回路２１０は、第１遅延回路２１２と第２遅延回路２１４の直列接続として構成することができ、第１遅延回路２１２は相対的に粗い分解能の遅延を与え、第２遅延回路２１４は相対的に高い分解能の遅延を与える。可変遅延回路２１０の出力は、内部クロックＣＬＫ＿ＩＮＴとして可変周波数発振器２００の外部に引き出されている。リングオシレータである可変周波数発振器２００は、論理反転のためのインバータを含むが、インバータの挿入位置は限定されず、可変遅延回路の入力側に設けてもよいし、出力側に設けてもよいし、可変遅延回路やマルチプレクサに組み込んでもよい。以下の説明では、インバータを明示的に示さない。

マルチプレクサ２２０は、一方の入力（１）に内部クロックＣＬＫ＿ＩＮＴを受け、他方の入力（０）に注入エッジＩＮＪ＿ＥＤＧＥを受け、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢに応じた一方を選択する。具体的にはウィンドウ信号ＩＮＪ＿ＷＩＮＤＢがアサート（本実施の形態では負論理系であり、ロー＝０）のとき注入エッジＩＮＪ＿ＥＤＧＥを選択し、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢがネゲート（ハイ＝１）のとき内部クロックＣＬＫ＿ＩＮＴを選択する。マルチプレクサ２２０の出力は、可変遅延回路２１０の入力に戻されている。

フィードバック回路３００は、可変周波数発振器２００の発振周波数ｆ_ＤＣＯが、基準クロックＣＬＫ＿ＲＥＦの周波数ｆ_ＲＥＦにもとづく目標周波数に近づくように、可変遅延回路２１０に与える制御コードをフィードバック制御する。たとえばフィードバック回路３００には、目標周波数ｆ_ＴＧＴを規定するＦＣＷ（Frequency Control Word）が入力されており、内部クロックＣＬＫ＿ＩＮＴ（すなわち出力クロックＣＬＫ＿ＤＣＯ）の周波数ｆ_ＤＣＯを、ｆ_ＲＥＦ×ＦＣＷを目標周波数として安定化する。

フィードバック回路３００の構成や制御方式は特に限定されず、ＦＬＬ（Frequency Locked Loop）方式やＰＬＬ（Phase Locked Loop）方式のいずれかを用い、あるいはそれらを併用することができる。たとえば、第１遅延回路２１２の遅延量をＦＬＬ方式によって制御し、第２遅延回路２１４の遅延量をＰＬＬ方式によって制御してもよい。あるいは、第１遅延回路２１２と第２遅延回路２１４の両方の遅延量を、ＰＬＬ方式によって制御してもよい。

ウィンドウ発生器４００は、内部クロックＣＬＫ＿ＩＮＴを受け、１パルスを切り出すことによりウィンドウ信号ＩＮＪ＿ＷＩＮＤＢを生成する。つまり本実施の形態においてウィンドウ信号ＩＮＪ＿ＷＩＮＤＢは、基準クロックＣＬＫ＿ＲＥＦとは無関係に生成される。

以上がＰＬＬ回路１００の基本構成である。続いてその動作を説明する。図５は、図４のＰＬＬ回路１００の動作波形図である。可変周波数発振器２００が生成する内部クロックＣＬＫ＿ＩＮＴおよび出力クロックＣＬＫ＿ＤＣＯは、基準クロックＣＬＫ＿ＲＥＦをＮ逓倍した信号である。ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢは、内部クロックＣＬＫ＿ＩＮＴのパルス（半周期）を切り出し、適切にタイミングを合わせることにより生成され、したがって、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢは、そのアサート期間（ロー区間）に、基準クロックＣＬＫ＿ＲＥＦのエッジを含むことができる。この注入エッジＩＮＪ＿ＥＤＧＥが可変周波数発振器２００に注入され、可変周波数発振器２００が生成する内部クロックＣＬＫ＿ＩＮＴ（および出力クロックＣＬＫ＿ＤＣＯ）は、注入エッジＩＮＪ＿ＥＤＧＥによってリタイミングされる。

以上がＰＬＬ回路１００の動作である。このＰＬＬ回路１００によれば、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢが規定する窓の開く（アサート）タイミング、窓の閉じる（ネゲート）タイミングは、基準クロックＣＬＫ＿ＲＥＦに依存しない。したがって、可変周波数発振器２００が発振している間は基準クロックＣＬＫ＿ＲＥＦの有無にかかわらず窓を確実に開閉させることができる。

また、窓の開いている期間に基準クロックＣＬＫ＿ＲＥＦの注入エッジＩＮＪ＿ＥＤＧＥが確実に含まれるようにタイミング調整が可能であるため、グリッジや高調波発振を抑制できる。もし、窓の開いている期間に基準クロックの遷移（エッジ）が発生しない場合には、所定サイクル（逓倍数Ｎ）に１回の割合で、内部クロックＣＬＫ＿ＩＮＴ（および出力クロックＣＬＫ＿ＤＣＯ）の周期が長くなるが、発振が停止することはない。このように、図４のＰＬＬ回路１００によれば、従来の問題点のいくつかを解決できる。

図４に戻る。ウィンドウ発生器４００は、内部クロックＣＬＫ＿ＩＮＴのＮサイクル（Ｎ≧２）に１回、内部クロックＣＬＫ＿ＩＮＴの半サイクル（すなわち内部クロックのハイ区間あるいはロー区間）の間、アサートされるパルス信号ｉｎｊｗｂを生成し、パルス信号ｉｎｊｗｂを内部クロックＣＬＫ＿ＩＮＴの周期のＭ倍（０＜Ｍ＜１）の時間、遅延させて、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢを生成する。Ｎは、ＰＬＬ回路１００の逓倍数が好ましい。

Ｍ＝１／４とした場合、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢのアサート期間（ロー）の中央に注入エッジＩＮＪ＿ＥＤＧＥが存在するように、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢのタイミングを調節できる。

ウィンドウ発生器４００は、カウンタ４０２、論理ゲート４０４、遅延ライン４０６を含む。カウンタ４０２は、内部クロックＣＬＫ＿ＩＮＴをカウントし、Ｎ周期あたり１周期の間、その出力ｉｎｊｗ＿ｅｎをアサートする。論理ゲート４０４は、カウンタ４０２の出力ｉｎｊｗ＿ｅｎと内部クロックＣＬＫ＿ＩＮＴを論理演算し、パルス信号ｉｎｊｗｂを生成する。たとえば論理ゲート４０４は、内部クロックＣＬＫ＿ＩＮＴの反転信号とカウンタ４０２の出力ｉｎｊｗ＿ｅｎの否定論理積を生成するＮＡＮＤゲートを含んでもよい。

以上がＰＬＬ回路１００の基本構成である。続いてその動作を説明する。図６は、図４のＰＬＬ回路１００の動作波形図である。ここではＮ＝１６の場合を示す。カウンタ４０２は４ビットで構成され、キャリー信号がｉｎｊｗ＿ｅｎとされる。ＣＬＫ＿ＩＮＴＢは、内部クロックＣＬＫ＿ＩＮＴの反転信号であり、ｉｎｊｗ＿ｅｎ信号とＤＯＣ＿ＩＮＴＢ信号のＮＡＮＤ演算により、パルス信号ｉｎｊｗｂが生成される。このパルス信号ｉｎｊｗｂに、内部クロックＣＬＫ＿ＩＮＴの周期の約１／４（ＣＬＫ＿ＩＮＴのパルス幅の１／２）に相当する遅延を与えることにより、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢが生成される。基準クロックＣＬＫ＿ＲＥＦのポジエッジ（注入エッジ）は、ＩＮＪ＿ＷＩＮＤＢ信号の実質的にセンターに位置することとなるから、基準クロックＣＬＫ＿ＲＥＦにジッタが重畳された場合であっても、内部クロックＣＬＫ＿ＩＮＴのパルス幅（ＣＬＫ＿ＩＮＴの１／４周期）の範囲であれば、注入エッジによってリタイミングをかけることができる。

図７は、ＰＬＬ回路１００の具体的な構成例を示す回路図である。可変周波数発振器２００について説明する。第１遅延回路２１２と第２遅延回路２１４は、上述のように分解能が異なっており、前者は低い分解能の遅延を与えるのに適した構成を有し、後者は高い分解能の遅延を与えるのに適した回路構成を有する。第２遅延回路２１４は、分解能の異なる２個の遅延回路２１４ｍ、２１４ｆを含んでもよい。

マルチプレクサ２２０は、第１ＮＡＮＤゲート２２２～第４ＮＡＮＤゲート２２８およびインバータ２３０を含む。一般的にはマルチプレクサ２２０は、２個のＮＡＮＤゲートのペアで構成されるところ、素子ばらつきの影響で、２つの入力信号の遅延に差が生ずる場合がある。そこでこのペアを２個、対称に配置することにより、２つの入力信号の遅延差を低減できる。

続いてウィンドウ発生器４００について説明する。上述のように遅延ライン４０６が与える遅延は、内部クロックＣＬＫ＿ＩＮＴの周期の約１／４である。可変周波数発振器２００において可変遅延回路２１０が与える遅延は、内部クロックＣＬＫ＿ＩＮＴ（ＣＬＫ＿ＤＣＯ）の周期の１／２に相当する。したがって、可変遅延回路２１０が与える遅延の半分が、ｉｎｊｗｂ信号に与えるべき遅延となる。

内部クロックＣＬＫ＿ＩＮＴの半周期の長さは、第１遅延回路２１２によるものが支配的となる。そこで遅延ライン４０６は、第２遅延回路２１４が与える遅延を無視し、第１遅延回路２１２の遅延の１／２倍の遅延を、ｉｎｊｗｂ信号に与えるよう構成される。

第１遅延回路２１２に与えられる制御コードは、サーモメータコードＣＯＤＥ＿Ｃ［６２：０］であり、サーモメータコードＣＯＤＥ＿Ｃ［６２：０］の値（１がマークされるビット数）に、単位遅延を乗じた遅延を発生可能に構成される。この例ではサーモメータコードは６３ビットである。

遅延ライン４０６は、第１遅延回路２１２と同じ回路形式を有するレプリカであり、単位遅延は、第１遅延回路２１２と同じに設計され、段数は第１遅延回路２１２の段数の１／２である。したがって遅延ライン４０６に与えるサーモメータコードＣＯＤＥ＿Ｄ［３１：０］のビット数は、第１遅延回路２１２に与えるサーモメータコードのビット数の１／２である。ＣＯＤＥ＿Ｄ［３１：０］は、ＣＯＤＥ＿Ｃ［６２：０］を１ビットおきに間引くことにより生成することができる。

図７では、図４の論理ゲート４０４が、インバータ４０４ａとＮＡＮＤゲート４０４ｂに分解して示される。ウィンドウ発生器４００にはさらに、ダミーのマルチプレクサ４１０が設けられる。

マルチプレクサ４１０は、可変周波数発振器２００におけるマルチプレクサ２２０の影響をキャンセルするために設けられる。マルチプレクサ４１０はマルチプレクサ２２０のレプリカであり、遅延ライン４０６の出力ｉｎｊｗｂ＿ｄｌｙに、マルチプレクサ２２０と同じ遅延を与えて、マルチプレクサ２２０の影響をキャンセルする。

続いて、フィードバック回路３００の構成を説明する。可変周波数発振器２００の出力クロックＣＬＫ＿ＤＣＯと、基準クロックＣＬＫ＿ＲＥＦの周波数はＮ倍であるため、一般的なＰＬＬ回路では、図１（ａ）と同様に、出力クロックＣＬＫ＿ＤＣＯを分周器によって１／Ｎ分周し、分周後のフィードバッククロックと基準クロックの位相差および／または周波数差を検出する構成が採用される。分周器において無視でなきない遅延が発生するところ、注入同期型のＰＬＬ回路では、分周器における遅延によってリファレンススプリアスが増大するという問題がある。そこで、本実施の形態では、フィードバック回路３００において、高速に動作させる必要のある分周器を利用せずに、周波数が異なる出力クロックＣＬＫ＿ＤＣＯと基準クロックＣＬＫ＿ＲＥＦの位相および／または周波数の比較を行う。

図８は、一実施例に係るフィードバック回路３００Ａの回路図である。フィードバック回路３００Ａは、位相周波数検出器（ＰＦＤ：Phase Frequency Detector）３１０、ゲーティング回路３１２、ラッチ回路３１４，３１６、デジタルフィルタ３１８を備える。ＰＦＤ３１０は、内部クロックＣＬＫ＿ＩＮＴ（もしくは出力クロックＣＬＫ＿ＤＣＯ）と基準クロックＣＬＫ＿ＲＥＦの位相差および周波数差を検出し、比較結果に応じたアップパルスＵＰおよびダウンパルスＤＮを生成する。アップパルスＵＰおよびダウンパルスＤＮは、ラッチ回路３１４，３１６を経て、アップダウン信号ＵＰ＿ＤＯＷＮに変換される。デジタルフィルタ３１８は、アップダウン信号ＵＰ＿ＤＯＷＮのハイを＋１，ローを－１として積分する積分器であり、積分結果に応じた制御コードＣＯＤＥ＿Ｆ，ＣＯＤＥ＿Ｃを生成する。

ゲーティング回路３１２は、注入ウィンドウの制御用のパルス、すなわちＩＮＪ＿ＷＩＮＤＢ信号を利用して、ＩＮＪ＿ＷＩＮＤＢ信号がアサート（ロー）される期間、ＰＦＤ３１０をイネーブルとし、ＩＮＪ＿ＷＩＮＤＢ信号がネゲート（ハイ）される期間、ＰＦＤ３１０をディセーブルとする。

図８のゲーティング回路３１２は、インバータ３１２ａおよびＮＡＮＤゲート３１２ｂを含み、ＩＮＪ＿ＷＩＮＤＢ信号がネゲートの期間、ＰＦＤ３１０の初段のフリップフロップＦＦ１の一方の入力Ｄをローに固定してもよい。一般的なＰＦＤでは、ＣＬＫ＿ＤＣＯ信号が分周器を介して入力されるため、その遅延で注入エッジとの間に位相オフセットが生じる。注入同期型ＰＬＬでは、この位相オフセットがリファレンス・スプリアスの増加を招くため問題となる。しかし、このゲーティング回路３１２を設けることで分周器を不要とし、ＣＬＫ＿ＩＮＴ（ＣＬＫ＿ＤＣＯ）信号を直接、フリップフロップＦＦ１へ入力することが可能となる。その結果、注入エッジＣＬＫ＿ＲＥＦと内部クロックＣＬＫ＿ＩＮＴ間の遅延差は無くなり、位相誤差を最小にすることでリファレンス・スプリアスを減らせる。なおゲーティング回路３１２の構成は、図８のそれに限定されない。

図９（ａ）、（ｂ）は、図８のフィードバック回路３００Ａの動作を説明する図である。図９（ａ）は、フィードバック回路３００Ａの入出力特性を、図９（ｂ）は、フィードバック回路３００Ａの動作波形を示す。図９（ｂ）に示すように、ＩＮＪ＿ＷＩＮＤＢ信号のパルスがマスク信号として機能し、ＩＮＪ＿ＷＩＮＤＢ信号がローの区間のみ、すなわちエッジ注入用の窓が開く期間に限定して、位相比較が行われる。その結果、図９（ａ）に示すように、位相引き込み範囲を、拡大することができる。これは、ＦＬＬ回路が不要であることを意味しており、デジタルフィルタ３１８の出力を、第１遅延回路２１２および第２遅延回路２１４の制御に用いることが可能である。

なお、図８のフィードバック回路３００Ａに、ＦＬＬ回路を追加し、ＦＬＬ回路の出力にもとづいて第１遅延回路２１２の遅延量を制御するようにしてもよい。これにより、周波数ロックおよび位相ロックまでの時間を短縮できる。この場合は、位相引き込み範囲が拡大されたフィードバック回路３００Ａによって、ある程度大きな周波数誤差がカバーされるため、追加するＦＬＬ回路の周波数検出精度は低くてよい。そのため、面積を小さくでき、および／または、消費電力を小さくできる。

図１０は、一実施例に係るフィードバック回路３００Ｂの回路図である。フィードバック回路３００Ｂは、対称型（Symmetric）ＰＤ（Phase Detector）３２０およびデジタルフィルタ３２２、ＦＬＬ回路３２４を備える。

対称型ＰＤ３２０は、４個のＮＡＮＤゲートＧ１～Ｇ４を含む。初段の２個のＮＡＮＤゲートＧ１，Ｇ２のペアはＮＡＮＤ型のＲＳラッチを構成している。初段のＲＳラッチＲＳ１には、注入ウィンドウの制御用のパルス、すなわちＩＮＪ＿ＷＩＮＤ信号が入力されており、ＩＮＪ＿ＷＩＮＤ信号が規定する窓の開く期間のみ、ＲＳラッチがイネーブルとなり、窓が閉じる期間はディセーブルとなるように構成される。図１０の実施例では、ＮＡＮＤゲートＧ１，Ｇ２は、三入力で構成され、それぞれにＩＮＪ＿ＷＩＮＤ信号が入力されている。ＩＮＪ＿ＷＩＮＤ信号は、ＩＮＪ＿ＷＩＮＤＢ信号と論理反転した関係にある。

初段のＲＳラッチＲＳ１の出力は、後段の２個のＮＡＮＤゲートＧ３，Ｇ４のペアが形成するＲＳラッチＲＳ２に入力され、アップダウン信号ＵＰ＿ＤＯＷＮ信号に変換される。

デジタルフィルタ３２２は、アップダウン信号ＵＰ＿ＤＯＷＮのハイを＋１，ローを－１として積分する積分器であり、積分結果に応じた制御コードＣＯＤＥ＿Ｆを生成する。制御コードＣＯＤＥ＿Ｆは、第２遅延回路２１４に供給される。

ＦＬＬ回路３２４は、ＣＬＫ＿ＤＣＯ信号の周波数とＣＬＫ＿ＲＥＦ信号の周波数が近づくように、制御コードＣＯＤＥ＿Ｃ生成し、第１遅延回路２１２に供給する。

図１１（ａ）、（ｂ）は、図１０のフィードバック回路３００Ｂの動作を説明する図である。図１１（ａ）は、フィードバック回路３００Ｂの入出力特性を、図１１（ｂ）は、フィードバック回路３００Ｂの動作波形を示す。図１１（ｂ）に示すように、ＩＮＪ＿ＷＩＮＤ信号のパルスがマスク信号として機能し、ＩＮＪ＿ＷＩＮＤ信号がハイの区間のみ、すなわちエッジ注入用の窓が開く期間に限定して、位相比較が行われる。

図１０のフィードバック回路３００Ｂで利用する対称型ＰＤ３２０は、位相ミスマッチが小さく、高速動作が可能であり、低消費電力であるという利点がある。

フィードバック回路３００Ｂの利点は、非特許文献４に記載の従来技術との対比によって明確となる。非特許文献４の従来技術では、ＩＮＪ＿ＷＩＮＤ信号によるマスクを利用せずに、対称型ＰＤによって、基準クロックＣＬＫ＿ＲＥＦとＤＣＯの内部クロックの位相比較を行う構成を採用する。

図１０のフィードバック回路３００Ｂは、図８のフィードバック回路３００Ａに比べて位相引き込み範囲が狭いため、ＦＬＬ回路３２４によって、対称型ＰＤ３２０の位相引き込み範囲内に、出力クロックＣＬＫ＿ＤＣＯの位相／周波数を引き込む必要がある。ただし対称型ＰＤ３２０の位相引き込み範囲は、マスク無しの従来技術の対称型ＰＤのＮ倍（Ｎは逓倍数）である。したがって、ＦＬＬ回路に必要な周波数検出精度は、従来技術に比べて低くすることができ、面積および消費電力を削減できる。

続いて、ＰＬＬ回路１００を備えるシステムを安定に停止させる技術について説明する。注入同期型のＰＬＬ回路１００は、基準クロックＣＬＫ＿ＲＥＦが停止すると、発振動作が停止するという問題がある。そのままでは、基準クロックＣＬＫ＿ＲＥＦの停止時にも発振を持続することが要求されるアプリケーションに使用することができない。以下、基準クロックＣＬＫ＿ＲＥＦの停止時においても発振動作を持続可能なＰＬＬ回路１００Ｃの構成を説明する。

図１２は、改良されたＰＬＬ回路１００Ｃのブロック図である。ＰＬＬ回路１００Ｃは、基準クロックＣＬＫ＿ＲＥＦが停止すると、ＩＮＪ＿ＷＩＮＤＢ信号がネゲート状態に固定されるように構成される。これにより、基準クロックＣＬＫ＿ＲＥＦの停止時に、マルチプレクサ２２０は内部クロックＣＬＫ＿ＩＮＴを選択し続け、リングオシレータが形成される。そして、可変遅延回路２１０に対する制御コードが固定され、可変周波数発振器２００は同じ周波数で発振し続ける。可変周波数発振器２００の周波数はフィードバック制御されなくなるため、長期の精度は保証されないが、可変周波数発振器２００が固定周波数で発振し続ける間に、ＰＬＬ回路１００Ｃが利用されるシステムは、必要な保護処理を実行し、安全にシャットダウンすることができる。

ＰＬＬ回路１００Ｃは、クロック監視回路４２０を備える。クロック監視回路４２０は、基準クロックＣＬＫ＿ＲＥＦを監視し、基準クロックＣＬＫ＿ＲＥＦが正常入力されているとき、クロックイネーブル信号ＲＥＦＥＮはサイクルごとにアサート（たとえばハイ）されるが、基準クロックＣＬＫ＿ＲＥＦが停止するとき、ＲＥＦＥＮ信号はネゲートされたままとなる。

クロック監視回路４２０のクロック監視の方式や構成は特に限定されないが、基準クロックＣＬＫ＿ＲＥＦのエッジ（ここではネガティブエッジ）に応答してアサート（ハイ）、ＩＮＪ＿ＷＩＮＤＢ信号あるいはｉｎｊｗ＿ｅｎ信号のアサートに応答してローとなるようなＲＥＦＥＮ信号を生成してもよい。クロック監視回路４２０は、フリップフロップＦＦ３および論理ゲートＯＲ３，ＩＮＶ３の組み合わせで構成することができる。

ウィンドウ発生器４００Ｃには、論理ゲート（ここではＡＮＤゲート）４０８が追加されており、論理ゲート４０８によって、ｉｎｊｗ＿ｅｎ信号がＲＥＦＥＮ信号にもとづいてマスクされる。

図１３は、図１２のＰＬＬ回路１００Ｃの動作波形図である。ＲＥＦＥＮ信号は、基準クロックＣＬＫ＿ＲＥＦのネガティブエッジごとにハイに遷移し、ＲＳＴＢ＿ＲＥＦＥＮ信号のネガティブエッジごとに、ローに遷移する。ここでＲＳＴＢ＿ＲＥＦＥＮ信号は、ｉｎｊｗｂ＿ｅｎ信号とＩＮＪ＿ＷＩＮＤＢ信号の論理和であり、したがってＲＳＴＢ＿ＲＥＦＥＮ信号のネガティブエッジは、ｉｎｊｗ＿ｅｎ信号のネガティブエッジと一致する。

基準クロックＣＬＫ＿ＲＥＦが正常入力される間は、ＲＥＦＥＮ信号は、基準クロックＣＬＫ＿ＲＥＦのサイクル毎にハイ、ローを繰り返す。

時刻ｔ_０に基準クロックＣＬＫ＿ＲＥＦが停止すると、それ以降、ＲＥＦＥＮ信号がローに固定され、ＩＮＪ＿ＷＩＮＤＢ信号がハイに固定されて、注入ウィンドウが閉じた状態となる。可変遅延回路２１０に対する制御コードは直前の値で固定され、可変周波数発振器２００の発振周波数、すなわちＣＬＫ＿ＤＣＯ信号、ＣＬＫ＿ＩＮＴ信号の周波数が固定される。

時刻ｔ_０の直後のＣＬＫ＿ＤＣＯ信号（あるいはＣＬＫ＿ＩＮＴ信号）に着目する。本来であれば、時刻ｔ_０にＣＬＫ＿ＲＥＦ信号によってＣＬＫ＿ＤＣＯ信号がリタイミングされるが、基準クロックＣＬＫ＿ＲＥＦが停止するとこのリタイミングがなくなるため、基準クロックＣＬＫ＿ＲＥＦの停止直後の１サイクル目において、ＣＬＫ＿ＤＣＯ信号のロー期間（すなわち周期）が１／４周期伸び、その後は、固定された制御コードに応じた正しい周波数で発振し続ける。

図１３では、基準クロックＣＬＫ＿ＲＥＦが完全に停止したときの動作を説明したが、基準クロックＣＬＫ＿ＲＥＦが数サイクルの間だけ欠落する状況においても、ＰＬＬ回路１００Ｃは有利な効果をもたらす。この効果は、図４のＰＬＬ回路１００との対比によって明確となる。

仮に図４のＰＬＬ回路１００において、数サイクル（ここでは４サイクルとする）にわたり、基準クロックＣＬＫ＿ＲＥＦが欠落したとする。この場合、注入ウィンドウは、基準クロックＣＬＫ＿ＲＥＦが欠落する間も、内部クロックＣＬＫ＿ＩＮＴのＮ周期ごとに開く。ただし基準クロックＣＬＫ＿ＲＥＦのエッジは注入されないから、発振周期の延長（周波数変動）が、基準クロック停止直後の１サイクル（時刻ｔ_０直後）のみでなく、４サイクルの間（図１３の時刻ｔ_１付近）、毎回発生することとなり、周波数変動が大きい。これに対して図１２のＰＬＬ回路１００Ｃでは、基準クロックＣＬＫ＿ＲＥＦが欠落した最初の１サイクルのみ、発振周期が延長されるが、２サイクル目以降（時刻ｔ_１）は、正しい周波数で発振し続けるため、周波数変動を小さくできる。

実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例を説明する。

実施の形態では、基準クロックＣＬＫ＿ＲＥＦのエッジを、注入エッジとして用いたが、その限りでなく、基準クロックＣＬＫ＿ＲＥＦを逓倍し、逓倍後のクロックの注入エッジとして用いてもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００ＰＬＬ回路
２００可変周波数発振器
２１０可変遅延回路
２１２第１遅延回路
２１４第２遅延回路
２２０マルチプレクサ
２２２第１ＮＡＮＤゲート
２２４第２ＮＡＮＤゲート
２２６第３ＮＡＮＤゲート
２２８第４ＮＡＮＤゲート
２３０インバータ
３００フィードバック回路
３１０ＰＦＤ
３１２ゲーティング回路
３１４ラッチ回路
３１６ラッチ回路
３１８デジタルフィルタ
３２０対称型ＰＤ
４００ウィンドウ発生器
４０２カウンタ
４０４論理ゲート
４０６遅延ライン
４１０マルチプレクサ
４１２マスク回路

Claims

注入同期型のＰＬＬ（Phase Locked Loop）回路であって、
ウィンドウ信号がネゲートされる期間、リングオシレータが形成され、前記ウィンドウ信号がアサートされる期間、基準クロックにもとづく注入エッジを注入可能に構成される可変周波数発振器と、
前記可変周波数発振器の発振周波数が、基準クロックに応じた目標周波数に近づくように、前記可変周波数発振器を制御するフィードバック回路と、
前記可変周波数発振器の内部クロックを受け、１パルスを切り出して前記ウィンドウ信号を生成するウィンドウ発生器と、
を備え、
前記ウィンドウ発生器は、前記内部クロックのＮサイクル（Ｎ≧２）に１回、前記内部クロックの半サイクルの間アサートされるパルス信号を生成し、前記パルス信号を前記内部クロックの周期の１／４倍の時間、遅延させて、前記ウィンドウ信号を生成し、
前記ウィンドウ発生器は、
前記内部クロックをカウントし、Ｎ周期あたり１周期の間、出力をアサートするカウンタと、
前記カウンタの出力と前記内部クロックを論理演算し、前記パルス信号を生成する論理ゲートと、
前記パルス信号を前記内部クロックの周期の１／４、遅延させる遅延ラインと、
を備え、
前記可変周波数発振器は、可変遅延回路を含み、
前記遅延ラインは、前記可変遅延回路と同じ回路形式のレプリカであることを特徴とするＰＬＬ回路。
前記遅延ラインは、前記可変遅延回路の１／２倍の遅延を与えることを特徴とする請求項１に記載のＰＬＬ回路。
前記可変周波数発振器は、
可変遅延回路と、
一方の入力に前記可変遅延回路の出力である前記内部クロックを受け、他方の入力に前記注入エッジを受け、その出力が前記可変遅延回路の入力と接続され、前記ウィンドウ信号に応じた一方を選択するマルチプレクサと、
を含むことを特徴とする請求項１または２に記載のＰＬＬ回路。
前記ウィンドウ発生器は、前記ウィンドウ信号が通過する前記マルチプレクサのレプリカを含むことを特徴とする請求項３に記載のＰＬＬ回路。
注入同期型のＰＬＬ（Phase Locked Loop）回路であって、
ウィンドウ信号がネゲートされる期間、リングオシレータが形成され、前記ウィンドウ信号がアサートされる期間、基準クロックにもとづく注入エッジを注入可能に構成される可変周波数発振器と、
前記可変周波数発振器の発振周波数が、基準クロックに応じた目標周波数に近づくように、前記可変周波数発振器を制御するフィードバック回路と、
前記可変周波数発振器の内部クロックを受け、１パルスを切り出して前記ウィンドウ信号を生成するウィンドウ発生器と、
を備え、
前記可変周波数発振器は、
可変遅延回路と、
一方の入力に前記可変遅延回路の出力である前記内部クロックを受け、他方の入力に前記注入エッジを受け、その出力が前記可変遅延回路の入力と接続され、前記ウィンドウ信号に応じた一方を選択するマルチプレクサと、
を含み、
前記ウィンドウ発生器は、前記ウィンドウ信号が通過する前記マルチプレクサのレプリカを含むことを特徴とするＰＬＬ回路。
前記マルチプレクサは、
第１入力に前記内部クロックを受け、第２入力に前記ウィンドウ信号を受ける第１ＮＡＮＤゲートと、
第１入力に前記基準クロックを受け、第２入力に反転された前記ウィンドウ信号を受ける第２ＮＡＮＤゲートと、
第１入力に前記第１ＮＡＮＤゲートの出力を受け、第２入力に前記第２ＮＡＮＤゲートの出力を受ける第３ＮＡＮＤゲートと、
第１入力に前記第１ＮＡＮＤゲートの出力を受け、第２入力に前記第２ＮＡＮＤゲートの出力を受け、出力が前記第３ＮＡＮＤゲートの出力と接続される第４ＮＡＮＤゲートと、
を含むことを特徴とする請求項４または５に記載のＰＬＬ回路。
注入同期型のＰＬＬ（Phase Locked Loop）回路であって、
ウィンドウ信号がネゲートされる期間、リングオシレータが形成され、前記ウィンドウ信号がアサートされる期間、基準クロックにもとづく注入エッジを注入可能に構成される可変周波数発振器と、
前記可変周波数発振器の発振周波数が、基準クロックに応じた目標周波数に近づくように、前記可変周波数発振器を制御するフィードバック回路と、
前記可変周波数発振器の内部クロックを受け、１パルスを切り出して前記ウィンドウ信号を生成するウィンドウ発生器と、
を備え、
前記可変周波数発振器は、
可変遅延回路と、
一方の入力に前記可変遅延回路の出力である前記内部クロックを受け、他方の入力に前記注入エッジを受け、その出力が前記可変遅延回路の入力と接続され、前記ウィンドウ信号に応じた一方を選択するマルチプレクサと、
を含み、
前記マルチプレクサは、
第１入力に前記内部クロックを受け、第２入力に前記ウィンドウ信号を受ける第１ＮＡＮＤゲートと、
第１入力に前記基準クロックを受け、第２入力に反転された前記ウィンドウ信号を受ける第２ＮＡＮＤゲートと、
第１入力に前記第１ＮＡＮＤゲートの出力を受け、第２入力に前記第２ＮＡＮＤゲートの出力を受ける第３ＮＡＮＤゲートと、
第１入力に前記第１ＮＡＮＤゲートの出力を受け、第２入力に前記第２ＮＡＮＤゲートの出力を受け、出力が前記第３ＮＡＮＤゲートの出力と接続される第４ＮＡＮＤゲートと、
を含むことを特徴とするＰＬＬ回路。
前記可変遅延回路は、
粗い遅延を与える第１遅延回路と、
前記第１遅延回路の１ＬＳＢに相当する遅延量よりも短い遅延を与える第２遅延回路と、
を含み、
前記遅延ラインは、前記第１遅延回路のレプリカを含み、前記レプリカには前記第１遅延回路に与える第１制御コードの値の１／２の値を有する第２制御コードが与えられることを特徴とする請求項１または２に記載のＰＬＬ回路。
前記注入エッジとして前記基準クロックが直接注入されることを特徴とする請求項１から８のいずれかに記載のＰＬＬ回路。
前記フィードバック回路は、
前記ウィンドウ信号がアサートされる期間、イネーブル状態となり、前記可変周波数発振器が生成するクロック信号と前記基準クロックの位相を比較し、比較結果を示すアップダウン信号を生成する対称型位相検出器と、
前記アップダウン信号に応じた制御コードを生成するデジタルフィルタと、
を含むことを特徴とする請求項１から９のいずれかに記載のＰＬＬ回路。
注入同期型のＰＬＬ（Phase Locked Loop）回路であって、
ウィンドウ信号がネゲートされる期間、リングオシレータが形成され、前記ウィンドウ信号がアサートされる期間、基準クロックにもとづく注入エッジを注入可能に構成される可変周波数発振器と、
前記可変周波数発振器の発振周波数が、基準クロックに応じた目標周波数に近づくように、前記可変周波数発振器を制御するフィードバック回路と、
前記可変周波数発振器の内部クロックを受け、１パルスを切り出して前記ウィンドウ信号を生成するウィンドウ発生器と、
を備え、
前記フィードバック回路は、
前記ウィンドウ信号がアサートされる期間、イネーブル状態となり、前記可変周波数発振器が生成するクロック信号と前記基準クロックの位相を比較し、比較結果を示すアップダウン信号を生成する対称型位相検出器と、
前記アップダウン信号に応じた制御コードを生成するデジタルフィルタと、
を含むことを特徴とするＰＬＬ回路。
前記フィードバック回路は、
前記ウィンドウ信号がアサートされる期間、イネーブル状態となり、前記可変周波数発振器が生成するクロック信号と前記基準クロックの位相および周波数を比較し、比較結果を示すアップパルスおよびダウンパルスを生成する位相周波数検出器と、
前記アップパルスおよび前記ダウンパルスにもとづくアップダウン信号に応じた制御コードを生成するデジタルフィルタと、
を含むことを特徴とする請求項１から９のいずれかに記載のＰＬＬ回路。
注入同期型のＰＬＬ（Phase Locked Loop）回路であって、
ウィンドウ信号がネゲートされる期間、リングオシレータが形成され、前記ウィンドウ信号がアサートされる期間、基準クロックにもとづく注入エッジを注入可能に構成される可変周波数発振器と、
前記可変周波数発振器の発振周波数が、基準クロックに応じた目標周波数に近づくように、前記可変周波数発振器を制御するフィードバック回路と、
前記可変周波数発振器の内部クロックを受け、１パルスを切り出して前記ウィンドウ信号を生成するウィンドウ発生器と、
を備え、
前記フィードバック回路は、
前記ウィンドウ信号がアサートされる期間、イネーブル状態となり、前記可変周波数発振器が生成するクロック信号と前記基準クロックの位相および周波数を比較し、比較結果を示すアップパルスおよびダウンパルスを生成する位相周波数検出器と、
前記アップパルスおよび前記ダウンパルスにもとづくアップダウン信号に応じた制御コードを生成するデジタルフィルタと、
を含むことを特徴とするＰＬＬ回路。
前記ウィンドウ発生器は、前記基準クロックのエッジを検出できないとき、前記ウィンドウ信号のネゲートを維持することを特徴とする請求項１から１３のいずれかに記載のＰＬＬ回路。
注入同期型のＰＬＬ（Phase Locked Loop）回路であって、
ウィンドウ信号がネゲートされる期間、リングオシレータが形成され、前記ウィンドウ信号がアサートされる期間、基準クロックにもとづく注入エッジを注入可能に構成される可変周波数発振器と、
前記可変周波数発振器の発振周波数が、基準クロックに応じた目標周波数に近づくように、前記可変周波数発振器を制御するフィードバック回路と、
前記可変周波数発振器の内部クロックを受け、１パルスを切り出して前記ウィンドウ信号を生成するウィンドウ発生器と、
を備え、
前記ウィンドウ発生器は、前記基準クロックのエッジを検出できないとき、前記ウィンドウ信号のネゲートを維持することを特徴とするＰＬＬ回路。
注入同期型のＰＬＬ（Phase Locked Loop）回路であって、
ウィンドウ信号がネゲートされる期間、リングオシレータが形成され、前記ウィンドウ信号がアサートされる期間、基準クロックにもとづく注入エッジを注入可能に構成される可変周波数発振器と、
前記可変周波数発振器の発振周波数が、基準クロックに応じた目標周波数に近づくように、前記可変周波数発振器を制御するフィードバック回路と、
前記可変周波数発振器の内部クロックを受け、１パルスを切り出して前記ウィンドウ信号を生成するウィンドウ発生器と、
前記基準クロックが正常入力されるとき、アサートされ、前記基準クロックが停止するとき、ネゲートされるクロックイネーブル信号を生成するクロック監視回路と、
を備え、
前記ウィンドウ発生器は、前記内部クロックのＮサイクル（Ｎ≧２）に１回、前記内部クロックの半サイクルの間アサートされるパルス信号を生成し、前記パルス信号を前記内部クロックの周期の１／４倍の時間、遅延させて、前記ウィンドウ信号を生成し、
前記ウィンドウ発生器は、
前記内部クロックをカウントし、Ｎ周期あたり１周期の間、出力をアサートするカウンタと、
前記カウンタの出力と前記内部クロックを論理演算し、前記パルス信号を生成する論理ゲートと、
前記パルス信号を前記内部クロックの周期の１／４、遅延させる遅延ラインと、
を備え、
前記クロックイネーブル信号に応じて、前記カウンタの出力をマスクすることを特徴とするＰＬＬ回路。