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JP7425943B2 - 炭化珪素半導体装置 - Google Patents
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Description

本発明は、セル領域にメインセルとセンスセルとが備えられたトレンチゲート構造を有する炭化珪素（以下、ＳｉＣという）半導体装置に関するものである。
従来、特許文献１に、トレンチゲート構造の縦型ＭＯＳＦＥＴをメインセルとセンスセルとに分け、メインセルに流れる電流をセンスセルにて検出するようにしたＳｉＣ半導体装置が開示されている。このＳｉＣ半導体装置では、メインセルが備えられたメインセル領域とセンスセルが備えられたセンスセル領域とが電気的に分離されるように素子分離層を備え、素子分離層によってメインセル領域とセンスセル領域それぞれのｐ型ベース層を分割している。そして、素子分離層の底部において電界集中が緩和されるように電界緩和層を備えつつ、さらに電界緩和層を素子分離層の間においてメインセル領域側とセンスセル領域側とに分離している。
特開２０１２－１６９３８６号公報
しかしながら、上記した特許文献１のＳｉＣ半導体装置では、メインセル領域とセンスセル領域との間の素子分離が行えるものの、素子分離層が酸化膜などで構成されていて、フローティング状態となっているため、等電位線が入り込み易く、耐圧が得られない。このため、この素子分離層において局所的なブレークダウンが生じ、センスセル領域に集中的にアバランシェ電流が流れ込み、素子破壊に至る可能性がある。
本発明は上記点に鑑み、素子分離部で局所的なブレークダウンが生じることを抑制し、センスセル領域に集中的にアバランシェ電流が流れ込むことによる素子破壊を抑制できるＳｉＣ半導体装置を提供することを目的とする。
上記目的を達成するための請求項１に記載のＳｉＣ半導体装置は、トレンチゲート構造の縦型半導体素子がメインセル領域（Ｒｍ）およびセンスセル領域（Ｒｓ）を含むセル領域に形成されていると共に、メインセル領域とセンスセル領域とが素子分離部（Ｉｎ）によって電気的に分離された構造とされ、ＳｉＣからなる第１導電型または第２導電型の基板（１１）と、基板の表面上に形成され、基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１２）と、を有している。
セル領域および素子分離部には、第１不純物領域の上に形成された第１導電型のＳｉＣからなる第１電流分散層（１３）と、第１不純物領域の上に形成され、基板の面方向において第１電流分散層と交互に配置された第２導電型のＳｉＣからなる複数の第１ディープ層（１４）と、第１電流分散層および第１ディープ層の上に形成され、第１電流分散層と繋がる第１導電型のＳｉＣからなる第２電流分散層（１５）と、第１電流分散層および第１ディープ層の上に形成され、第１ディープ層と繋がる第２導電型のＳｉＣからなる第２ディープ層（１７）と、第２電流分散層および第２ディープ層の上に形成され、第２ディープ層と繋がる第２導電型のＳｉＣからなるベース領域（１８）と、ベース領域よりも深く一方向を長手方向として形成されたトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、トレンチ内において、ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、が備えられている。
また、メインセル領域およびセンスセル領域には、ベース領域の表層部においてトレンチゲート構造と接して形成され、第１不純物領域よりも高不純物濃度とされた第１導電型のＳｉＣからなる第２不純物領域（１９）と、メインセル領域とセンスセル領域それぞれに分離して備えられ、メインセル領域の第２不純物領域とセンスセル領域の第２不純物領域それぞれに電気的に接続されると共にベース領域に電気的に接続される第１電極（２４、２４ａ、２４ｂ）と、基板の裏面側に形成され、基板と電気的に接続される第２電極（２６）と、が備えられることで、ゲート電極への電圧印加に基づいて第１電極と第２電極との間に電流を流す縦型半導体素子が構成されている。
そして、素子分離部では、第１ディープ層がトレンチゲート構造の両側に間隔（Ｂ３）離れて配置されており、該素子分離部における第１ディープ層の間隔がメインセル領域における第１ディープ層の間隔（Ｂ１）以下とされている。
このように、素子分離部にもトレンチゲート構造を備えるようにして素子分離を行っているため、トレンチゲート構造がフィールドプレート構造として機能し、第２電極に高電圧が印加されても素子分離部の耐圧が得られる。
そして、素子分離部での第１ディープ層の間隔をセル領域での第１ディープ層の間隔以下としている。このため、素子分離部の耐圧がメインセル領域の耐圧以上となるようにできる。したがって、ブレークダウン時には、素子分離部が先にブレークダウンすることはなく、メインセル領域が先もしくは素子分離部とメインセル領域が同時にブレークダウンするようにできる。よって、面積の小さな素子分離部で先にブレークダウンが生じることを抑制でき、センスセル領域側に集中的にアバランシェ電流が流れ込むことによる素子破壊を抑制できる。
請求項１０に記載のＳｉＣ半導体装置は、第１不純物領域の上に形成された第１導電型の電流分散層（３２）と、基板の面方向において電流分散層と交互に配置された第２導電型の複数のディープ層（３１）と、を備え、これら電流分散層およびディープ層の上に、ディープ層と繋がる第２導電型のベース領域（１８）を備えた構成とされている。このような構成において、素子分離部では、ディープ層がトレンチゲート構造の両側に間隔（Ｂ３）離れて配置されており、該素子分離部におけるディープ層の間隔がメインセル領域におけるディープ層の間隔（Ｂ１）以下とされている。
このような構造においても、素子分離部でのディープ層の間隔をメインセル領域およびセンスセル領域を含むセル領域でのディープ層の間隔以下にしている。このため、素子分離部の耐圧がメインセル領域の耐圧以上となるようにできる。したがって、ブレークダウン時には、素子分離部が先にブレークダウンすることはなく、メインセル領域が先もしくは素子分離部とメインセル領域が同時にブレークダウンするようにできて、請求項１と同様の効果を得ることが可能となる。
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。
第１実施形態におけるＳｉＣ半導体装置の上面レイアウト図である。 図１Ａに対してソース電極を配置したときの上面レイアウト図である。 図１Ａ中の領域ＩＣの部分拡大図である。 図１Ｃ中の領域ＩＩの拡大斜視断面図である。 図１Ｃおよび図２中のＩＩＩ－ＩＩＩ断面図である。 図１Ｃ中のＩＶ－ＩＶ断面図である。 第１電流分散層の不純物濃度および幅と、第１電流分散層のオン抵抗との関係を示すシミュレーション結果である。 第１電流分散層の不純物濃度および幅と、ゲート絶縁膜に印加される電界との関係を示すシミュレーション結果である。 第１電流分散層の不純物濃度および幅と、耐圧との関係を示すシミュレーション結果である。 オン抵抗、ゲート絶縁膜に印加される電界、および耐圧と、第１電流分散層の不純物濃度および幅との関係を示す結果である。 第１実施形態にかかるＳｉＣ半導体装置の製造工程を示した図であり、図３に相当する部分の様子を示した断面図である。 図９Ａに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図９Ｂに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図９Ｃに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図９Ｄに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図９Ｅに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図９Ｆに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図９Ｇに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図９Ｈに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図９Ｉに続くＳｉＣ半導体装置の製造工程を示す断面図である。 第１実施形態にかかるＳｉＣ半導体装置の製造工程を示した図であり、図４に相当する部分の様子を示した断面図である。 図１０Ａに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１０Ｂに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１０Ｃに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１０Ｄに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１０Ｅに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１０Ｆに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１０Ｇに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１０Ｈに続くＳｉＣ半導体装置の製造工程を示す断面図である。 図１０Ｉに続くＳｉＣ半導体装置の製造工程を示す断面図である。 第２実施形態にかかるＳｉＣ半導体装置の斜視断面図である。 メインセル領域およびセンスセル領域でのＭＯＳＦＥＴの断面図である。 素子分離部の断面図である。 第３実施形態にかかるＳｉＣ半導体装置の斜視断面図である。 メインセル領域およびセンスセル領域でのＭＯＳＦＥＴの断面図である。 素子分離部の断面図である。 ドレイン－ソース電圧Ｖｄｓとドレイン－ソース電流Ｉｄｓの変化を示した図である。 第４実施形態にかかるＳｉＣ半導体装置の上面レイアウト図であって、図１Ｃに相当する部分の拡大図である。 図１６中のＸＶＩＩ－ＸＶＩＩ断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。図１Ａに示すように、本実施形態のＳｉＣ半導体装置は、メインセルが備えられたメインセル領域Ｒｍとセンスセルが備えられたセンスセル領域Ｒｓを有した構成とされている。そして、メインセル領域Ｒｍとセンスセル領域Ｒｓとが素子分離部Ｉｎによって電気的に分離されている。メインセル領域Ｒｍは一部が切り欠かれた四角枠体形状で構成されており、センスセル領域Ｒｓは、メインセル領域Ｒｍ内またはメインセルに一部が隣接するように配置され、メインセル領域Ｒｍに囲まれるように形成されている。なお、メインセル領域Ｒｍやセンスセル領域Ｒｓを取り囲む最外周には、ガードリングなどが備えられた外周耐圧領域が備えられているが、これについては図示を省略してある。
メインセル領域Ｒｍおよびセンスセル領域Ｒｓには同様の構造のトレンチゲート構造の縦型ＭＯＳＦＥＴが備えられている。ここでは、縦型ＭＯＳＦＥＴとして、ｎチャネル型ＭＯＳＦＥＴが備えられた場合を例に挙げて説明する。
以下、図１Ａ～図１Ｃおよび図２～図４に基づいて本実施形態にかかる半導体装置の構造について説明する。なお、図２は、図１Ｃ中の破線で囲んだ領域ＩＩで示されるメインセル領域Ｒｍ中における縦型ＭＯＳＦＥＴの１セル分を図示したものであるが、この図に示される縦型ＭＯＳＦＥＴのセルが図１Ａの紙面上下方向に複数セル並べられた構造とされている。また、センスセル領域Ｒｓ中の縦型ＭＯＳＦＥＴを示してあるが、メインセル領域Ｒｍ中の縦型ＭＯＳＦＥＴも同様の断面構造とされている。
図２～図４に示されるように、ＳｉＣ半導体装置は、ＳｉＣからなるｎ＋型の基板１１を備えている。本実施形態では、基板１１には、例えば、（０００１）Ｓｉ面に対して０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が例えば１．０×１０１９／ｃｍ３とされ、厚さが３００μｍ程度とされたものが用いられる。
なお、図２では、基板１１の面方向をｘｙ平面とし、ｘｙ平面における＜１１－２０＞方向をｙ軸方向、ｙ軸方向と直交する方向をｘ軸方向としている。また、基板１１の面方向に対する法線方向をｚ軸方向としている。図１Ａの紙面上下方向がｘ軸方向、左右方向がｙ軸方向、紙面法線方向がｚ軸方向に対応している。
基板１１の表面上には、窒素やリン等のｎ型不純物濃度が例えば５．０～１０．０×１０１５／ｃｍ３とされ、厚さが１０～１５μｍ程度とされたＳｉＣからなるｎ－型層１２が形成されている。このｎ－型層１２は、不純物濃度が深さ方向において一定であってもよいが、濃度分布に傾斜を付け、ｎ－型層１２のうちの基板１１側の方が基板１１から離れる側よりも高濃度となるようにすると好ましい。例えば、ｎ－型層１２は、基板１１の表面から３～５μｍ程度の部分の不純物濃度が２．０×１０１５／ｃｍ３程度他の部分よりも高くなるようにするのがよい。このような構成にすると、ｎ－型層１２の内部抵抗を低減でき、オン抵抗を低減することができる。なお、本実施形態では、ｎ－型層１２が第１不純物領域に相当している。
そして、ｎ－型層１２の表層部に、ｎ－型層１２よりも高不純物濃度とされた第１電流分散層１３が形成されている。第１電流分散層１３は、窒素やリン等が導入されたｎ型不純物層によって構成され、ｎ－型層１２以上、好ましくはｎ－型層１２よりも高い不純物濃度とされ、深さが０．３～１．５μｍとされている。なお、第１電流分散層１３の具体的な不純物濃度については後述する。
第１電流分散層１３には、ボロン等のｐ型不純物濃度が例えば２．０×１０１７～２．０×１０１８とされたｐ型の第１ディープ層１４が複数形成されている。本実施形態では、複数の第１ディープ層１４は、ストライプ状となるように、それぞれｘ軸方向に沿って延設され、ｙ軸方向に沿って等間隔に配列されている。
また、第１ディープ層１４は、第１電流分散層１３より浅く形成されている。つまり、第１ディープ層１４は、底部が第１電流分散層１３内に位置するように形成されている。言い換えると、第１ディープ層１４は、ｎ－型層１２との間に第１電流分散層１３が位置するように形成されている。
なお、本実施形態では、第１ディープ層１４は、後述するようにイオン注入によって形成されるが、イオン注入時におけるフォトリソグラフィーの加工限界を考慮し、ｙ軸方向の長さが０．３μｍ以上となるように形成されている。また、隣合う第１ディープ層１４のｙ軸方向に沿った間隔（以下、第１ディープ層１４の間隔Ｂ１という）、つまり第１ディープ層１４間に挟まれる第１電流分散層１３のｙ軸方向に沿った幅は、少なくとも後述する隣合うトレンチ２１の間隔よりも狭くされている。具体的には、第１ディープ層１４の間隔Ｂ１は、第１電流分散層１３側に伸びる空乏層幅を加味して所望のオン抵抗が得られるようにしつつ、後述する素子分離部Ｉｎとの耐圧の関係に基づいて設計されている。
第１電流分散層１３および第１ディープ層１４上には、窒素やリン等が導入されたｎ型不純物層で構成され、厚さが０．５～２μｍとされた第２電流分散層１５が形成されている。第２電流分散層１５のｎ型不純物濃度については例えば１．０×１０１６～５．０×１０１７とされており、第１電流分散層１３以上、好ましくは第１電流分散層１３よりも高くされている。第２電流分散層１５は、第１電流分散層１３と繋がっているため、本実施形態では、ｎ－型層１２、第１電流分散層１３および第２電流分散層１５が繋がり、これらによってドリフト層１６が構成されている。
また、第２電流分散層１５には、当該第２電流分散層１５を貫通するように、ボロン等のｐ型不純物濃度が例えば２．０×１０１７～２．０×１０１８とされ、厚さが第２電流分散層１５と等しくされた複数の第２ディープ層１７が形成されている。本実施形態では、第２ディープ層１７は、ｙ軸方向に沿って延設されている。つまり、第２ディープ層１７は、各第１ディープ層１４と交差する方向に延設されている。そして、各第２ディープ層１７は、それぞれ複数の第１ディープ層１４と繋がっている。
なお、第２ディープ層１７は、後述するトレンチ２１を挟むように形成されている。つまり、第２ディープ層１７は、トレンチ２１から離れて形成されている。そして、第２ディープ層１７の間隔Ｂ２は、第１ディープ層１４の間隔Ｂ１よりも大きくされている。
第２電流分散層１５および第２ディープ層１７上には、Ｐ型のベース領域１８が形成されている。そして、ベース領域１８の表層部には、ｎ＋型のソース領域１９およびｐ＋型のコンタクト層２０が形成されている。なお、ソース領域１９は、後述するトレンチゲート構造の両側に配置されており、コンタクト層２０は、ソース領域１９を挟んでトレンチゲート構造と反対側に備えられている。また、本実施形態では、ソース領域１９が第２不純物領域に相当している。
ベース領域１８は、ボロン等のｐ型不純物濃度が例えば５．０×１０１６～２．０×１０１９／ｃｍ３、厚さが２．０μｍ程度で構成されている。ソース領域１９は、表層部における窒素やリン等のｎ型不純物濃度、すなわち表面濃度が例えば１．０×１０２１／ｃｍ３、厚さが０．３μｍ程度で構成されている。コンタクト層２０は、例えば表層部におけるボロン等のｐ型不純物濃度、すなわち表面濃度が例えば１．０×１０２１／ｃｍ３、厚さが０．３μｍ程度で構成されている。
また、ベース領域１８およびソース領域１９を貫通して第２電流分散層１５に達すると共に、底面が第２電流分散層１５内に位置するように、例えば幅が１．４～２．０μｍとされたトレンチ２１が形成されている。言い換えると、トレンチ２１は、第１電流分散層１３および第１ディープ層１４に達しないように形成されている。つまり、トレンチ２１は、当該トレンチ２１の底面よりも下方に第１電流分散層１３および第１ディープ層１４が位置するように形成されている。なお、トレンチ２１がベース領域１８およびソース領域１９を貫通するように形成されているため、ベース領域１８およびソース領域１９は、トレンチ２１の側面と接するように形成されているともいえる。
そして、トレンチ２１は、内壁面に形成されたゲート絶縁膜２２と、ゲート絶縁膜２２の表面に形成されたドープトＰｏｌｙ－Ｓｉによって構成されるゲート電極２３によって埋め込まれている。これにより、トレンチゲート構造が構成されている。特に限定されるものではないが、ゲート絶縁膜２２は、トレンチ２１の内壁面を熱酸化することで形成され、厚さがトレンチ２１の側面側および底部側で共に１００ｎｍ程度とされている。
また、メインセル領域Ｒｍおよびセンスセル領域Ｒｓのゲート電極２３は、図４に示すように、トレンチゲート構造の両端においてトレンチ２１の外部に引き出されたゲートライナー２３ａにて連結されている。ゲートライナー２３ａは、図１Ｃ中ハッチングで示したように、センスセル領域Ｒｓの周囲を囲むように形成されており、後述する素子分離部Ｉｎを跨いでメインセル領域Ｒｍに至るように形成されている。図中には一部しか示されていないが、ゲートライナー２３ａは、メインセル領域Ｒｍの周囲を囲むようにも形成されている。
本実施形態では、このような構造により、トレンチゲート構造が構成されている。また、トレンチ２１は、図１Ａ中のｙ軸方向、すなわち＜１１－２０＞方向を長手方向として延設されている。本実施形態では、このようにトレンチ２１が＜１１－２０＞方向に延設されることにより、トレンチ２１の側壁面である（１－１００）面にファセット面が形成されることを抑制できる。また、（１－１００）面をチャネルとして用いることができるため、チャネル移動度依存性の影響を低減できる。なお、トレンチ２１は、図１Ａに示すように、ｘ軸方向に沿って複数並べて形成されることでストライプ状とされる。また、上記のソース領域１９およびコンタクト層２０は、図１Ｃに示すようにトレンチ２１の延設方向に沿って延設されている。
ソース領域１９およびコンタクト層２０の表面やゲート電極２３の表面には、ソース電極２４や図示しないゲート配線が形成されている。なお、本実施形態では、ソース電極２４が第１電極に相当している。
ソース電極２４およびゲート配線は、複数の金属、例えばＮｉ／Ａｌ等にて構成されており、少なくともｎ型ＳｉＣ、すなわちソース領域１９やｎドープの場合のゲート電極２３と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、ソース電極２４およびゲート配線は、少なくともｐ型ＳｉＣ、すなわちコンタクト層２０やｐドープの場合のゲート電極２３と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。
なお、これらソース電極２４およびゲート配線は、層間絶縁膜２５上において分離されることで電気的に絶縁されている。そして、ソース電極２４は、層間絶縁膜２５に形成されたコンタクトホール２５ａを通じてソース領域１９およびコンタクト層２０と電気的に接続されている。これにより、第１ディープ層１４は、コンタクト層２０、ベース領域１８、第２ディープ層１７を介してソース電極２４と同電位に維持される。また、ゲート配線は、図２～図４とは別断面において、層間絶縁膜２５に形成されたコンタクトホールを通じてゲート電極２３と電気的に接続されている。
基板１１の裏面側には、基板１１と電気的に接続されるドレイン電極２６が形成されている。なお、本実施形態では、基板１１がドレイン層として機能する。また、本実施形態では、ドレイン電極２６が第２電極に相当している。
以上のようにして、メインセル領域Ｒｍおよびセンスセル領域Ｒｓに備えられたｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。そして、図１Ｂに示すように、ソース電極２４については、メインセル領域Ｒｍのメインソース電極２４ａとセンスセル領域Ｒｓのセンスソース電極２４ｂとに分離されており、それぞれが別々に外部との電気的な接続が行えるようになっている。
なお、センスソース電極２４ｂについては、メインソース電極２４ａに形成されたスリット２４ｄの内側に配置された引出配線２４ｃを通じて外部との電気的接続が行えるようになっている。
また、このような縦型ＭＯＳＦＥＴが備えられたメインセル領域Ｒｍとセンスセル領域Ｒｓとの間に素子分離部Ｉｎが備えられ、素子分離部Ｉｎによってメインセル領域Ｒｍとセンスセル領域Ｒｓとの間が電気的に分離されている。
素子分離部Ｉｎは、センスセル領域Ｒｓを囲むようにして形成されており、メインセル領域Ｒｍやセンスセル領域Ｒｓと同様のトレンチゲート構造によって素子分離構造が構成されている。
図４に示すように、素子分離部Ｉｎにおいても、基板１１、ｎ－型層１２、第１電流分散層１３、第１ディープ層１４、第２電流分散層１５、第２ディープ層１７、ベース領域１８を備えた構成とされている。
より詳しくは、素子分離部Ｉｎでは、ソース領域１９を備えていないが、素子分離部Ｉｎのベース領域１８は、図示しない部分でコンタクトを介してセンスセルの電極２４ｂまたはメインセルの電極２４ａと電気的に接続されている。その他の各部の構成については、メインセル領域Ｒｍやセンスセル領域Ｒｓの縦型ＭＯＳＦＥＴと概ね同様の構成とされている。つまり、素子分離部Ｉｎに備えられる各部の不純物濃度や厚みについては、セル領域に備えられる各部と等しくされている。そして、第１ディープ層１４については、トレンチゲート構造の両側に位置するように配置され、トレンチゲート構造の両側において第２ディープ層１７と連結されている。
トレンチゲート構造の両側に位置する第１ディープ層１４は、間隔Ｂ３だけ離れて配置されている。この間隔Ｂ３は、素子分離部Ｉｎでの第２ディープ層１７の間隔Ｂ４よりも小さくされており、第１ディープ層１４が第２ディープ層１７よりもトレンチゲート構造側に突き出した状態になっている。この素子分離部Ｉｎにおける第１ディープ層１４の間隔Ｂ３は、素子分離部Ｉｎとセル領域とで第１電流分散層１３や第１ディープ層１４の不純物濃度が同じとされている場合には、セル領域における第１ディープ層１４の間隔Ｂ１以下とされる。
また、素子分離部Ｉｎのトレンチゲート構造は、セル領域に備えられた縦型ＭＯＳＦＥＴのトレンチゲート構造と同様に、トレンチ２１内にゲート絶縁膜２２を介してゲート電極２３を備えた構造とされている。このゲート電極２３は、トレンチ２１内のみでなく、トレンチ２１の外部にも延設されることで、図４に示すようにトレンチ２１の長手方向を法線とする断面での形状がＴ字形状とされている。そして、このトレンチ２１の外部に延設された部分を通じてメインセル領域Ｒｍおよびセンスセル領域Ｒｓのゲート電極２３と電気的に接続されている。また、このトレンチゲート構造は、センスセル領域Ｒｓを囲むように形成されていることから、多角形状、ここでは四角形状でレイアウトされており、多角形状を構成する各辺の境界位置となる各角部が円弧状に丸められた形状をなしている。そして、トレンチゲート構造を構成する各辺は、ｘ軸方向に伸びる二辺とｙ軸方向に伸びる二辺とによって構成されている。
本実施形態の場合、素子分離部Ｉｎでのトレンチ２１の幅をセル領域でのトレンチ２１の幅と等しくしており、素子分離部Ｉｎとセル領域でのトレンチゲート構造の幅が等しくなるようにしている。このトレンチゲート構造がフィールドプレート構造として機能し、ゲート電極２３がベース領域１８と同電位となっている状態においてドレイン電極２６に高電圧が印加されても、素子分離部Ｉｎの耐圧が得られるようになっている。
以上が本実施形態におけるＳｉＣ半導体装置の構成である。次に、上記ＳｉＣ半導体装置の作動について説明する。
まず、上記ＳｉＣ半導体装置は、ゲート電極２３にゲート電圧が印加される前のオフ状態では、ベース領域１８に反転層が形成されない。このため、ドレイン電極２６に正の電圧、例えば１６００Ｖが印加されたとしても、ソース領域１９からベース領域１８内に電子が流れず、ソース電極２４とドレイン電極２６との間には電流が流れない。
また、ゲート電極２３にゲート電圧が印加される前の状態では、ドレイン－ゲート間に電界がかかり、ゲート絶縁膜２２の底部に電界集中が発生し得る。しかしながら、上記ＳｉＣ半導体装置では、トレンチ２１よりも深い位置に、第１ディープ層１４および第１電流分散層１３が備えられている。このため、第１ディープ層１４および第１電流分散層１３との間に構成される空乏層により、ドレイン電圧の影響による等電位線のせり上がりが抑制され、高電界がゲート絶縁膜２２に入り込み難くなる。したがって、本実施形態では、ゲート絶縁膜２２が破壊されることを抑制できる。
そして、ゲート電極２３に所定のゲート電圧、例えば２０Ｖが印加されると、ベース領域１８のうちのトレンチ２１に接している表面にチャネルが形成される。このため、ソース電極２４から注入された電子は、ソース領域１９からベース領域１８に形成されたチャネルを通った後、第２電流分散層１５に流れる。そして、第２電流分散層１５に流れた電子は、第１電流分散層１３を通過してｎ－型層１２に流れ、その後にドレイン層としての基板１１を通過してドレイン電極２６へ流れる。これにより、ソース電極２４とドレイン電極２６との間に電流が流れ、ＳｉＣ半導体装置がオン状態となる。なお、本実施形態では、チャネルを通過した電子が第２電流分散層１５、第１電流分散層１３およびｎ－型層１２を通過して基板１１へ流れるため、第２電流分散層１５、第１電流分散層１３およびｎ－型層１２を有したドリフト層１６が構成されているといえる。
この際、第１ディープ層１４および第２ディープ層１７と、第１電流分散層１３および第２電流分散層１５との間には、逆バイアスが印加された状態となり、空乏層が伸びる。このとき、第１電流分散層１３および第２電流分散層１５のｎ型不純物濃度をｎ－型層１２よりも高濃度にしておけば、ｎ－型層１２と同濃度にした場合と比較して、第１ディープ層１４から延びる空乏層の広がりが抑制される。このため、電流経路が狭くなることが抑制され、オン抵抗の低減を図ることができる。
また、本実施形態では、素子分離部Ｉｎにもトレンチゲート構造を備えるようにして素子分離を行っている。このようにトレンチゲート構造を備えるようにしているため、トレンチゲート構造がフィールドプレート構造として機能し、ドレイン電極２６に高電圧が印加されても素子分離部Ｉｎの耐圧が得られる。
そして、素子分離部Ｉｎでの第１ディープ層１４の間隔Ｂ３をセル領域での第１ディープ層１４の間隔Ｂ１以下としている。このため、素子分離部Ｉｎの耐圧がメインセル領域Ｒｍの耐圧以上となるようにできる。したがって、ブレークダウン時には、素子分離部Ｉｎが先にブレークダウンすることはなく、メインセル領域Ｒｍが先もしくは素子分離部Ｉｎとメインセル領域Ｒｍが同時にブレークダウンするようにできる。よって、面積の小さな素子分離部Ｉｎで先にブレークダウンが生じることを抑制でき、センスセル領域Ｒｓ側に集中的にアバランシェ電流が流れ込むことによる素子破壊を抑制できる。
以上が本実施形態におけるＳｉＣ半導体装置の作動である。次に、メインセル領域Ｒｍおよびセンスセル領域Ｒｓを含むセル領域と素子分離部Ｉｎにおける第１電流分散層１３の具体的な不純物濃度および幅、つまり第１ディープ層１４の間隔Ｂ１について説明する。
まず、セル領域における第１電流分散層１３の不純物濃度および幅について、下記に基づいて設定している。
図５に示されるように、第１電流分散層１３のオン抵抗は、第１電流分散層１３の不純物濃度が高くなるほど低くなる。詳しくは、第１電流分散層１３のオン抵抗は、０．５ｍΩ・ｃｍ２以上の範囲では、不純物濃度が高くなるにつれて急峻に低くなり、０．５ｍΩ・ｃｍ２未満の範囲では、不純物濃度が高くなるにつれて緩やかに低くなる。また、オン抵抗は、第１電流分散層１３の幅にも依存し、第１電流分散層１３の幅が広くなるほど低くなる。このため、本実施形態では、オン抵抗が０．５ｍΩ・ｃｍ２未満となるように、第１電流分散層１３の不純物濃度および幅が設定されている。
次に、図６に示されるように、オフ時にゲート絶縁膜２２に印加される電界は、第１電流分散層１３の不純物濃度が高くなるほど大きくなり、第１電流分散層１３の幅が広くなるほど大きくなる。ここで、本実施形態のようなトレンチゲート構造を有するＳｉＣ半導体装置では、ゲート絶縁膜２２に印加される電界が３．０ＭＶ／ｃｍ未満であれば一般的に高信頼性とされている。したがって、本実施形態では、ゲート絶縁膜２２に印加される電界が３．０ＭＶ／ｃｍ未満となるように、第１電流分散層１３の不純物濃度および幅が設定されている。
さらに、図７に示されるように、耐圧は、第１電流分散層１３の不純物濃度が高くなるほど低くなり、第１電流分散層１３の幅が広くなるほど低くなる。ここで、本実施形態のようなトレンチゲート構造を有するＳｉＣ半導体装置では、現状では、２０００Ｖの耐圧が理論的に最大とされており、１６００Ｖの耐圧を有すれば十分に高耐圧であるとされている。このため本実施形態では、耐圧が１６００Ｖ以上となるように、第１電流分散層１３の不純物濃度および幅が設定されている。
そして、上記図５～図７をまとめると、図８のようになる。具体的には、図８において、ハッチングを施した部分が、図５の第１電流分散層１３のオン抵抗、図６のゲート絶縁膜２２に印加される電界、図７の耐圧の全てを満たす領域となる。
このため、本実施形態では、セル領域における第１電流分散層１３の不純物濃度をｙ［ｃｍ－３］とし、第１電流分散層１３の幅をｘ［μｍ］とすると、２×１０１６／ｘ１．７２８＜ｙ＜－２×１０１７ｘ＋３×１０１７とされている。これにより、本実施形態では、オン抵抗を低減しつつ、ゲート絶縁膜２２に印加される電界を低減でき、さらに耐圧が低下することも抑制できる。なお、本実施形態では、複数の第１ディープ層１４は、それぞれｘ軸方向に沿って延設されているため、第１電流分散層１３の幅が第１電流分散層１３における最も狭い部分の長さに相当する。
そして、上記のようにセル領域での第１電流分散層１３の不純物濃度ｙ［ｃｍ－３］および幅ｘ［μｍ］に相当する間隔Ｂ１が設定されることから、それに基づいて素子分離部Ｉｎでの第１電流分散層１３の不純物濃度および幅に相当する間隔Ｂ３を設定する。本実施形態の場合、素子分離部Ｉｎにおける第１電流分散層１３の不純物濃度については、セル領域における第１電流分散層１３の不純物濃度ｙ［ｃｍ－３］と等しくされており、間隔Ｂ３については、間隔Ｂ１に相当する幅ｘ［μｍ］以下とされている。
このようにすることで、セル領域における縦型ＭＯＳＦＥＴの耐圧条件を満たしつつ、さらに素子分離部Ｉｎをそれ以上の耐圧に設計できる。このため、ブレークダウン時には、素子分離部Ｉｎがメインセル領域Ｒｍよりも先にブレークダウンすることはなく、メインセル領域Ｒｍが先もしくは素子分離部Ｉｎとメインセル領域Ｒｍが同時にブレークダウンするようにできる。よって、面積の小さな素子分離部Ｉｎで先にブレークダウンが生じることを抑制でき、センスセル領域Ｒｓ側に集中的にアバランシェ電流が流れ込むことによる素子破壊を抑制できる。
次に、本実施形態のＳｉＣ半導体装置の製造方法について図９Ａ～図９Ｊ、図１０Ａ～図１０Ｊを参照しつつ説明する。なお、図９Ａ～図９Ｊは、図３に相当する断面図であり、図１０Ａ～図１０Ｊは図４に相当する断面図である。
まず、図９Ａおよび図１０Ａ示されるように、上記ｎ＋型の基板１１を用意する。そして、この基板１１の表面に、ＳｉＣからなるｎ－型層１２をエピタキシャル成長させる。
次に、図９Ｂおよび図１０Ｂに示されるように、ｎ－型層１２の表面に図示しないマスクを形成し、第１電流分散層１３の形成予定領域が開口するようにマスクをフォトリソグラフィー等でパターニングする。具体的には、メインセル領域Ｒｍおよびセンスセル領域Ｒｓを含むセル領域および素子分離部Ｉｎのみが開口し、外周耐圧領域が覆われるようにマスクをパターニングする。そして、マスク上から窒素またはリン等のｎ型不純物をイオン注入すると共に熱処理することにより、第１電流分散層１３を形成する。その後、マスクを除去する。なお、マスクとしては、例えば、ＬＴＯ（Low Temperature oxide）膜等が用いられる。また、本実施形態では、後述の工程でもマスクが用いられるが、各マスクは、例えば、ＬＴＯ膜等が用いられる。
本実施形態では、このように第１電流分散層１３をイオン注入によって形成している。このため、第１電流分散層１３をエピタキシャル膜で形成する場合と比較して、第１電流分散層１３の不純物濃度の制御が容易になり、特性がばらつくことを抑制できる。ただし、第１電流分散層１３をエピタキシャル膜で形成することも勿論可能である。
次に、図９Ｃおよび図１０Ｃに示されるように、図示しないマスクを形成し、セル領域および素子分離部Ｉｎにおいて、第１ディープ層１４の形成予定領域が開口するようにマスクをフォトリソグラフィー等でパターニングする。そして、マスク上からボロン等のｐ型不純物をイオン注入すると共に熱処理することにより、第１ディープ層１４を形成する。
なお、セル領域における第１ディープ層１４は、上記のように、ストライプ状であって、第１電流分散層１３より浅く形成される。また、第１電流分散層１３および第１ディープ層１４は、上記のように、２×１０１６／ｘ１．７２８＜ｙ＜－２×１０１７ｘ＋３×１０１７を満たすように形成される。また、素子分離部Ｉｎにおける第１ディープ層１４は、間隔Ｂ３がセル領域における第１ディープ層１４の間隔Ｂ１以下となるように形成される。
続いて、図９Ｄおよび図１０Ｄに示されるように、ｎ－型層１２上に、ＳｉＣからなる第２電流分散層１５をエピタキシャル成長させる。これにより、ｎ－型層１２、第１電流分散層１３、第２電流分散層１５を有するドリフト層１６が構成される。
次に、図９Ｅおよび図１０Ｅに示されるように、図示しないマスクを形成し、第２ディープ層１７の形成予定領域が開口するようにマスクをフォトリソグラフィー等でパターニングする。そして、マスク上からボロン等のｐ型不純物をイオン注入すると共に熱処理することにより、第２ディープ層１７を形成する。
この際、第２ディープ層１７を第１ディープ層１４の延設方向と交差する方向に延設する。このため、第２ディープ層１７を形成する際に多少の位置ずれがあったとしても、第１ディープ層１４と第２ディープ層１７とが繋がらないという不具合が発生することを抑制できる。
次に、図９Ｆおよび図１０Ｆに示されるように、第２電流分散層１５および第２ディープ層１７上に、ｐ型不純物層をエピタキシャル成長させることによってベース領域１８を形成する。
続いて、図９Ｇおよび図１０Ｇに示されるように、ベース領域１８上に、図示しないマスクを形成し、ソース領域１９の形成予定領域が開口するようにマスクをフォトリソグラフィー等でパターニングする。そして、マスク上から窒素などのｎ型不純物をイオン注入すると共に熱処理することにより、ソース領域１９を形成する。これにより、メインセル領域Ｒｍおよびセンスセル領域Ｒｓにソース領域１９が形成され、素子分離部Ｉｎにはソース領域１９が形成されないようにできる。
そして、図９Ｈおよび図１０Ｈに示されるように、図示しないマスクを形成し、コンタクト層２０の形成予定領域が開口するようにマスクをフォトリソグラフィー等でパターニングする。そして、マスク上からボロン等のｐ型不純物をイオン注入すると共に熱処理することにより、コンタクト層２０を形成する。
次に、図９Ｉおよび図１０Ｉに示されるように、図示しないマスクを形成した後、トレンチ２１の形成予定領域が開口するようにマスクをパターニングする。そして、異方性エッチングを行ってトレンチ２１を形成する。また、必要に応じて、異方性エッチングを行った後、等方性エッチングや犠牲層酸化を行う。具体的には、メインセル領域Ｒｍおよびセンスセル領域Ｒｓでは、ソース領域１９およびベース領域１８を貫通し、第２電流分散層１５内に底部が位置するように、トレンチ２１を形成する。つまり、トレンチ２１の底面より下方に、第１電流分散層１３および第１ディープ層１４が位置するように、トレンチ２１を形成する。また、素子分離部Ｉｎでは、ベース領域１８を貫通し、第２電流分散層１５内に底部が位置するように、トレンチ２１を形成する。
このとき、トレンチ２１が第２電流分散層１５の底部まで形成されても良いが、その場合、トレンチ２１の底部が第１電流分散層１３および第１ディープ層１４に接する状態となる。そのような構造になる場合、欠陥が残る可能性があるイオン注入部にトレンチ２１の底部が接することになり、リークが発生し得る。このため、リーク抑制の観点からも、トレンチ２１の底部が第２電流分散層１５内に位置した状態となるようにするのが好ましい。
次に、図９Ｊおよび図１０Ｊに示されるように、トレンチ２１内を含む場所にゲート絶縁膜２２を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化、すなわち熱酸化によりゲート絶縁膜２２を形成する。続いて、ゲート絶縁膜２２の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、トレンチ２１内にゲート絶縁膜２２およびゲート電極２３が残るようにエッチバック工程等を行う。これにより、トレンチゲート構造が構成される。
その後の工程に関しては、従来と同様であるため図示しないが、簡単に説明すると、まず、層間絶縁膜２５を成膜する。そして、ソース領域１９の一部およびコンタクト層２０が露出するコンタクトホール２５ａおよびゲート電極２３の一部が露出するコンタクトホールを形成する。次に、各コンタクトホール２５ａを埋め込むように電極材料を成膜した後、当該電極材料をパターニングすることでソース電極２４やゲート配線を形成する。また、基板１１の裏面側にドレイン電極２６を形成する。このようにして、本実施形態のＳｉＣ半導体装置が製造される。
以上説明したように、本実施形態では、トレンチ２１よりも深い位置に、ｎ－型層１２よりも高不純物濃度とされた第１電流分散層１３と、当該第１電流分散層１３内に形成された第１ディープ層１４とを有している。このため、ゲート絶縁膜２２に高電界が入り難くなり、ゲート絶縁膜２２が破壊されることを抑制できる。
また、素子分離部Ｉｎにもトレンチゲート構造を備えるようにして素子分離を行っている。このようにトレンチゲート構造を備えるようにしているため、トレンチゲート構造がフィールドプレート構造として機能し、ドレイン電極２６に高電圧が印加されても素子分離部Ｉｎの耐圧が得られる。
そして、素子分離部Ｉｎでの第１ディープ層１４の間隔Ｂ３をセル領域での第１ディープ層１４の間隔Ｂ１以下としている。このため、素子分離部Ｉｎの耐圧がメインセル領域Ｒｍの耐圧以上となるようにできる。したがって、ブレークダウン時には、素子分離部Ｉｎが先にブレークダウンすることはなく、メインセル領域Ｒｍが先もしくは素子分離部Ｉｎとメインセル領域Ｒｍが同時にブレークダウンするようにできる。よって、面積の小さな素子分離部Ｉｎで先にブレークダウンが生じることを抑制でき、センスセル領域Ｒｓ側に集中的にアバランシェ電流が流れ込むことによる素子破壊を抑制できる。
また、第１電流分散層１３のｎ型不純物濃度をｎ－型層１２よりも高濃度にすれば、ｎ－型層１２と同濃度にした場合と比較して、第１ディープ層１４から延びる空乏層の広がりが抑制される。このため、電流経路が狭くなることが抑制され、オン抵抗の低減を図ることができる。
さらに、第１電流分散層１３および第１ディープ層１４は、トレンチ２１よりも深い位置に形成されている。このため、第１ディープ層１４を形成する際にアライメントズレ等が発生したとしても、第１ディープ層１４とトレンチ２１とが接することを抑制できる。
また、第１ディープ層１４は、第１電流分散層１３内に形成されている。つまり、第１ディープ層１４は、第１ディープ層１４の底部とｎ－型層１２との間に第１電流分散層１３が位置するように形成されている。このため、第１ディープ層１４から延びる空乏層がｎ－型層１２側に大きく延び、オン抵抗が増加することを抑制できる。
さらに、第２ディープ層１７は、第１ディープ層１４の延設方向と交差する方向に延設されている。このため、第２ディープ層１７を第１ディープ層１４の延設方向に沿って延設した場合と比較して、位置ずれ等が発生した場合に第２ディープ層１７と第１ディープ層１４とが繋がらないという不具合が発生することを抑制できる。つまり、第１ディープ層１４がフローティング状態になるという不具合が発生することを抑制できる。
また、第２ディープ層１７は、第１ディープ層１４とベース領域１８、つまりソース電極２４とを繋ぐ機能を主に発揮するものであり、トレンチ２１から離れた位置に形成されている。このため、第２ディープ層１７がトレンチ２１と接している場合と比較して、ベース領域１８に形成されたチャネルを通過した電子が第２電流分散層１５に流れる際、第２電流分散層１５へと流れる経路が狭くなることを抑制できる。したがって、オン抵抗が増加することを抑制できる。
さらに、第２電流分散層１５のｎ型不純物濃度をｎ－型層１２よりも高濃度とすればｎ－型層１２と同濃度とされている場合と比較して、第２ディープ層１７から延びる空乏層の広がりも抑制される。つまり、第１電流分散層１３内の電流経路が狭くなることを抑制できる。したがって、オン抵抗が増加することを抑制できる。
また、第１電流分散層１３および第１ディープ層１４は、第１電流分散層１３の不純物濃度をｙ［ｃｍ－３］、第１電流分散層１３の幅をｘ［μｍ］とすると、２×１０１６／ｘ１．７２８＜ｙ＜－２×１０１７ｘ＋３×１０１７となるように形成されている。このため、オン抵抗を低減しつつ、ゲート絶縁膜２２に印加される電界を低減でき、さらに耐圧が低下することも抑制できる。
（第１実施形態の変形例）
（１）上記第１実施形態では、メインセル領域Ｒｍおよびセンスセル領域Ｒｓの第１電流分散層１３の不純物濃度と素子分離部Ｉｎの第１電流分散層１３の不純物濃度を等しくしている。これに対して、メインセル領域Ｒｍおよびセンスセル領域Ｒｓの第１電流分散層１３の不純物濃度よりも素子分離部Ｉｎの第１電流分散層１３の不純物濃度を低くすることもできる。このような構成にすると、素子分離部Ｉｎにおいて第１電流分散層１３側に形成される空乏層の幅が、メインセル領域Ｒｍおよびセンスセル領域Ｒｓにおいて第１電流分散層１３側に形成される空乏層の幅よりも広くなる。このため、素子分離部Ｉｎがよりメインセル領域Ｒｍよりも高耐圧になり、より素子分離部Ｉｎで先にブレークダウンが生じることを抑制することが可能となる。
なお、このようにメインセル領域Ｒｍおよびセンスセル領域Ｒｓの第１電流分散層１３の不純物濃度よりも素子分離部Ｉｎの第１電流分散層１３の不純物濃度を低くする場合、第１電流分散層１３の形成手法を第１実施形態に対して変更する必要がある。例えば、第１電流分散層１３を形成する際に、まずは素子分離部Ｉｎでの第１電流分散層１３の不純物濃度で形成しておき、その後、マスクを用いたｎ型不純物のイオン注入により、セル領域での第１電流分散層１３の不純物濃度まで濃度を高くする。これにより、メインセル領域Ｒｍおよびセンスセル領域Ｒｓの第１電流分散層１３の不純物濃度よりも素子分離部Ｉｎの第１電流分散層１３の不純物濃度を低くする構造を実現できる。
（２）また、上記第１実施形態では、メインセル領域Ｒｍおよびセンスセル領域Ｒｓの第２電流分散層１５の不純物濃度と素子分離部Ｉｎの第２電流分散層１５の不純物濃度を等しくしている。これに対して、メインセル領域Ｒｍおよびセンスセル領域Ｒｓの第２電流分散層１５の不純物濃度よりも素子分離部Ｉｎの第２電流分散層１５の不純物濃度を低くすることもできる。このような構成にすると、素子分離部Ｉｎにおいて第２電流分散層１５側に形成される空乏層の幅が、メインセル領域Ｒｍおよびセンスセル領域Ｒｓにおいて第２電流分散層１５側に形成される空乏層の幅よりも広くなる。このため、素子分離部Ｉｎがよりメインセル領域Ｒｍよりも高耐圧になり、より素子分離部Ｉｎで先にブレークダウンが生じることを抑制することが可能となる。
なお、このようにメインセル領域Ｒｍおよびセンスセル領域Ｒｓの第２電流分散層１５の不純物濃度よりも素子分離部Ｉｎの第２電流分散層１５の不純物濃度を低くする場合、第２電流分散層１５の形成手法を第１実施形態に対して変更する必要がある。例えば、第２電流分散層１５を形成する際に、まずは素子分離部Ｉｎでの第２電流分散層１５の不純物濃度で形成しておき、その後、マスクを用いたｎ型不純物のイオン注入により、セル領域での第２電流分散層１５の不純物濃度まで濃度を高くする。これにより、メインセル領域Ｒｍおよびセンスセル領域Ｒｓの第２電流分散層１５の不純物濃度よりも素子分離部Ｉｎの第２電流分散層１５の不純物濃度を低くする構造を実現できる。
（３）また、上記第１実施形態では、メインセル領域Ｒｍおよびセンスセル領域Ｒｓの第２ディープ層１７の間隔Ｂ２を素子分離部Ｉｎの第２ディープ層１７の間隔Ｂ４と等しくしている。これに対して、メインセル領域Ｒｍおよびセンスセル領域Ｒｓの第２ディープ層１７の間隔Ｂ２よりも素子分離部Ｉｎの第２ディープ層１７の間隔Ｂ４を狭くすることもできる。このような構成にすると、素子分離部Ｉｎにおいてセル領域よりも第２電流分散層１５側に等電位線が入り込み難くなる。このため、素子分離部Ｉｎがよりメインセル領域Ｒｍよりも高耐圧になり、より素子分離部Ｉｎで先にブレークダウンが生じることを抑制することが可能となる。
なお、このようにメインセル領域Ｒｍおよびセンスセル領域Ｒｓの第２ディープ層１７の間隔Ｂ２よりも素子分離部Ｉｎの第２ディープ層１７の間隔Ｂ４を狭くするには、第２ディープ層１７を生成する際のイオン注入のためのマスクを変更するだけで良い。
（４）また、第１実施形態では、メインセル領域Ｒｍおよびセンスセル領域Ｒｓのトレンチゲート構造と素子分離部Ｉｎのトレンチゲート構造の幅を等しくしている。これに対して、素子分離部Ｉｎのトレンチゲート構造の幅をセル領域でのトレンチゲート構造の幅よりも狭くなるようにし、素子分離部Ｉｎのトレンチゲート構造の深さがセル領域でのトレンチゲート構造の深さよりも浅くなるようにしても良い。
すなわち、トレンチ２１のエッチング時のマイクロローディング効果により、トレンチゲート構造の深さは、トレンチゲート構造の幅、つまりトレンチ２１の幅に依存し、トレンチゲート構造の幅が狭いほど深さが浅くなる。このため、素子分離部Ｉｎのトレンチ２１の幅がセル領域のトレンチ２１の幅よりも狭くなるようにしておけば、素子分離部Ｉｎのトレンチゲート構造の深さがセル領域でのトレンチゲート構造の深さよりも浅くなるようにできる。
このような構成とすることで、素子分離部Ｉｎの方がセル領域よりも第１ディープ層１４の底部からトレンチゲート構造の底部までの距離が長くなり、等電位線がせり上がってきても、トレンチゲート構造に到達しにくくなる。このため、素子分離部Ｉｎがよりメインセル領域Ｒｍよりも高耐圧になり、より素子分離部Ｉｎで先にブレークダウンが生じることを抑制することが可能となる。
（第２実施形態）
第２実施形態について説明する。第２実施形態は、第１実施形態に対してセル領域における縦型ＭＯＳＦＥＴの構造および素子分離部Ｉｎの構造を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
図１１、図１２Ａおよび図１２Ｂに示すように、本実施形態では、セル領域と素子分離部Ｉｎの双方において、第１実施形態で説明した第１ディープ層１４と第２ディープ層１７を１つのディープ層３１によって構成している。同様に、第１電流分散層１３と第２電流分散層１５を１つの電流分散層３２によって構成している。
このように、１層構造としたディープ層３１と、その間に配置される１層構造の電流分散層３２とすることもできる。このような構造の場合、トレンチゲート構造の下方ではドレイン電極２６に高電圧が印加された際の等電位線の入り込みを防げるようにディープ層３１の間隔を設定することになるが、ディープ層３１とトレンチゲート構造との間隔を確保する必要もある。このため、第１実施形態と比較すると高耐圧が得られないが、ディープ層３１によって等電位線のせり上がりを抑制できるため、所望の耐圧を得ることはできる。
そして、このような構造においても、素子分離部Ｉｎでのディープ層３１の間隔Ｂ３をメインセル領域Ｒｍおよびセンスセル領域Ｒｓを含むセル領域でのディープ層３１の間隔Ｂ１以下にしている。このため、素子分離部Ｉｎの耐圧がメインセル領域Ｒｍの耐圧以上となるようにできる。したがって、ブレークダウン時には、素子分離部Ｉｎが先にブレークダウンすることはなく、メインセル領域Ｒｍが先もしくは素子分離部Ｉｎとメインセル領域Ｒｍが同時にブレークダウンするようにできて、第１実施形態と同様の効果を得ることが可能となる。
なお、このような構造のＳｉＣ半導体装置の製造方法は、ほぼ第１実施形態と同様である。すなわち、第１実施形態で説明した図９Ｂ、図９Ｃおよび図１０Ｂ、図１０Ｃに示した工程を無くした製造方法とすることで、本実施形態のＳｉＣ半導体装置を製造できる。ただし、図９Ｄ、図９Ｅおよび図１０Ｄ、図１０Ｅに示す工程では、第２ディープ層１７を形成する工程に代えてディープ層３１を形成する工程とし、第２電流分散層１５を形成する工程に代えて電流分散層３２を形成する工程とする。また、ディープ層３１を形成する際のイオン注入時には、より深い位置までｐ型不純物が注入されるように、ハイエネルギーでのイオン注入を行うようにする。
（第２実施形態の変形例）
（１）上記第２実施形態では、メインセル領域Ｒｍおよびセンスセル領域Ｒｓの電流分散層３２の不純物濃度と素子分離部Ｉｎの電流分散層３２の不純物濃度を等しくしている。これに対して、メインセル領域Ｒｍおよびセンスセル領域Ｒｓの電流分散層３２の不純物濃度よりも素子分離部Ｉｎの電流分散層３２の不純物濃度を低くすることもできる。このような構成にすると、素子分離部Ｉｎにおいて電流分散層３２側に形成される空乏層の幅が、メインセル領域Ｒｍおよびセンスセル領域Ｒｓにおいて電流分散層３２側に形成される空乏層の幅よりも広くなる。このため、素子分離部Ｉｎがよりメインセル領域Ｒｍよりも高耐圧になり、より素子分離部Ｉｎで先にブレークダウンが生じることを抑制することが可能となる。
なお、このようにメインセル領域Ｒｍおよびセンスセル領域Ｒｓの電流分散層３２の不純物濃度よりも素子分離部Ｉｎの電流分散層３２の不純物濃度を低くする場合、各領域での電流分散層３２の形成手法を第２実施形態に対して変更する必要がある。例えば、電流分散層３２を形成する際に、まずは素子分離部Ｉｎでの電流分散層３２の不純物濃度で形成しておき、その後、マスクを用いたｎ型不純物のイオン注入により、セル領域での電流分散層３２の不純物濃度まで濃度を高くする。これにより、メインセル領域Ｒｍおよびセンスセル領域Ｒｓの電流分散層３２の不純物濃度よりも素子分離部Ｉｎの電流分散層３２の不純物濃度を低くする構造を実現できる。
（２）また、第２実施形態でも、素子分離部Ｉｎのトレンチゲート構造の幅をセル領域でのトレンチゲート構造の幅よりも狭くなるようにし、素子分離部Ｉｎのトレンチゲート構造の深さがセル領域でのトレンチゲート構造の深さよりも浅くなるようにしても良い。これにより、素子分離部Ｉｎの方がセル領域よりも第１ディープ層１４の底部からトレンチゲート構造の底部までの距離が長くなり、等電位線がせり上がってきても、トレンチゲート構造に到達しにくくなる。このため、素子分離部Ｉｎがよりメインセル領域Ｒｍよりも高耐圧になり、より素子分離部Ｉｎで先にブレークダウンが生じることを抑制することが可能となる。
（第３実施形態）
第３実施形態について説明する。第３実施形態は、第１実施形態に対してセル領域における縦型ＭＯＳＦＥＴの構造を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
図１３に示すように、本実施形態では、セル領域において、第１実施形態で説明した第１ディープ層１４の延設方向を変えており、第１ディープ層１４がトレンチゲート構造の長手方向と同方向に延設されるようにしている。具体的には、第１ディープ層１４がトレンチゲート構造の両側に位置するように配置され、トレンチゲート構造の両側において第２ディープ層１７と連結されている。ｘ軸方向において、第１ディープ層１４の寸法は第２ディープ層１７の寸法よりも大きくされており、第１電流分散層１３が第２ディープ層１７よりもトレンチゲート構造側に突き出した状態になっている。本実施形態の場合、このｘ軸方向における第１ディープ層１４の距離が間隔Ｂ１とされ、素子分離部Ｉｎにおける第１ディープ層１４の間隔Ｂ３がセル領域における第１ディープ層１４の間隔Ｂ１以下にされている。
このように、セル領域に備えられる縦型ＭＯＳＦＥＴの第１ディープ層１４および第１電流分散層１３を素子分離部Ｉｎの第１ディープ層１４および第１電流分散層１３と同様、トレンチゲート構造の両側に備える構成とすることもできる。このような構造の場合でも、トレンチゲート構造の下方ではドレイン電極２６に高電圧が印加された際の等電位線の入り込みを抑制することが可能となり、高耐圧を得ることができる。
そして、このような構造においても、素子分離部Ｉｎでの第１ディープ層１４の間隔Ｂ３をメインセル領域Ｒｍおよびセンスセル領域Ｒｓを含むセル領域での第１ディープ層１４の間隔Ｂ１以下にしている。このため、素子分離部Ｉｎの耐圧がメインセル領域Ｒｍの耐圧以上となるようにできる。したがって、ブレークダウン時には、素子分離部Ｉｎが先にブレークダウンすることはなく、メインセル領域Ｒｍが先もしくは素子分離部Ｉｎとメインセル領域Ｒｍが同時にブレークダウンするようにできて、第１実施形態と同様の効果を得ることが可能となる。
なお、このような構造のＳｉＣ半導体装置の製造方法は、ほぼ第１実施形態と同様である。すなわち、第１実施形態で説明した図９Ｃおよび図１０Ｃに示した工程において、ｐ型不純物のイオン注入時に用いるマスクのパターンを変更し、本実施形態のレイアウトの第１ディープ層１４が形成されるようにすれば良い。
（第３実施形態の変形例）
上記第３実施形態のように、セル領域において、第１ディープ層１４がトレンチゲート構造の両側に位置するように配置され、トレンチゲート構造の両側において第２ディープ層１７と連結される構造に対しても、第１実施形態の各変形例と同様の構成を適用できる。すなわち、第１実施形態の変形例で示した（１）～（４）のいずれも、第３実施形態の構成に対しても適用でき、それぞれの変形例と同様の効果を得ることができる。
（第４実施形態）
第４実施形態について説明する。第４実施形態は、素子分離部Ｉｎとセンスセル領域Ｒｓとの間の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
メインセル領域Ｒｍおよびセンスセル領域Ｒｓを素子分離部Ｉｎによって電気的に分離する構造とする場合において、素子分離部Ｉｎでブレークダウンが発生し、アバランシェ電流が増加すると、センスセル領域Ｒｓ側に少数キャリアとなるホールが流れ込み得る。このように面積の小さなセンスセル領域Ｒｓ側にホールが集中して流れ込むと、センスセルが素子破壊される可能性がある。
この課題は、上記第１～第３実施形態のように、素子分離部Ｉｎの耐圧がメインセル領域Ｒｍの耐圧以上に設計される場合にも、そのような設計とされない場合にも発生し得る。第１～第３実施形態のような設計とされる場合、メインセル領域Ｒｍで耐圧が決まることになるが、アバランシェ電流が増加すれば動作電圧が上がる。このため、図１５に示すように、メインセル領域Ｒｍの耐圧よりも高い電圧まで上昇したときに素子分離部Ｉｎもブレークダウンしてアバランシェ電流が流れることになる。つまり、メインセル領域Ｒｍにおいて電圧Ｖ１でブレークダウンが生じるが、アバランシェ電流、換言すればドレイン電流が増加すると動作電圧が上がり、電圧Ｖ２において素子分離部Ｉｎでもブレークダウンが生じる。そして、これにより素子分離部Ｉｎで発生した少数キャリアがセンスセル領域Ｒｓ側に流れ込み、素子破壊に至る可能性がある。
そこで、本実施形態では、図１６および図１７に示すように、素子分離部Ｉｎとセンスセル領域Ｒｓとの間において、ベース領域１８の表層部にキャリア引き抜き用のｐ＋型の引抜コンタクト層４０を形成し、ソース電極２４と電気的に接続されるようにしている。図１６に示すように、引抜コンタクト層４０については、多角形状、ここでは四角形状でレイアウトされた素子分離部Ｉｎの各辺もしくは各角部と対応する位置に配置されている。本実施形態では、素子分離部Ｉｎの各辺と対応する位置に形成された引抜コンタクト層４０ａと各角部と対応する位置に形成された引抜コンタクト層４０ｂの双方が備えられている。
引抜コンタクト層４０については、メインソース電極２４ａとセンスソース電極２４ｂのいずれに接続しても良い。ただし、引抜コンタクト層４０をセンスソース電極２４ｂに接続させると、センスソース電極２４ｂのレイアウト設計の容易化を図ることができる。すなわち、メインセル領域Ｒｍと比較してセンスセル領域Ｒｓの面積が小さく、センスセル領域Ｒｓにのみセンスソース電極２４ｂを形成するとセンスソース電極２４ｂの面積も小さくなってレイアウト設計が難しい。これに対して、引抜コンタクト層４０をセンスソース電極２４ｂに接続させると、センスソース電極２４ｂの面積を素子分離部Ｉｎまで拡張できるため、面積を広くできる分、センスソース電極２４ｂのレイアウト設計を容易化できる。
このように、本実施形態では、素子分離部Ｉｎとセンスセル領域Ｒｓとの間に、キャリア引き抜き用の引抜コンタクト層４０を形成してあり、ソース電極２４を通じてキャリア引き抜きが行えるようになっている。これにより、素子分離部Ｉｎがブレークダウンしても、素子分離部Ｉｎで発生した少数キャリアが引抜コンタクト層４０を通じて引き抜かれ、センスセル領域Ｒｓ側に流れ込むことが抑制される。したがって、少数キャリアがセンスセル領域Ｒｓ側に流れ込むことによる素子破壊を抑制することが可能となる。
このような引抜コンタクト層４０については、センスセル領域Ｒｓと素子分離部Ｉｎとの間のいずれの位置に形成されていても構わないが、特に素子分離部Ｉｎの各角部を覆うように配置されていると好ましい。素子分離部Ｉｎは、直線状の四辺によって四角形状とされるが、四隅となる各角部において円弧状とされる。この円弧状の部分において少数キャリアが集中し易く、センスセル領域Ｒｓ側に流れ込むと素子破壊に至りやすい。
このため、素子分離部Ｉｎの各角部に対応する位置に引抜コンタクト層４０ｂを備えている。引抜コンタクト層４０ｂにて素子分離部Ｉｎの各角部を覆うようにするには、素子分離部Ｉｎの円弧状の部分を円弧とした扇形を想定し、その扇形の半径となる両直線を跨ぐように引抜コンタクト層４０ｂが形成されていれば良い。
さらに、素子分離部Ｉｎのブレークダウン時に、素子分離部Ｉｎの角部で発生した少数キャリアがセンスセル領域Ｒｓの寄生トランジスタ、つまりソース領域１９とベース領域１８とドリフト層１６が構成するＰＮＰトランジスタに流れ込むことも懸念される。このため、図１６に示した直線Ｌ１を跨ぐように引抜コンタクト層４０ｂが配置されると好ましい。直線Ｌ１は、素子分離部Ｉｎにおけるトレンチゲート構造の直線状の部分と円弧状の部分との境界位置と、センスセル領域Ｒｓにおけるソース領域１９と、を最短距離で結んだ直線である。この直線Ｌ１を跨ぐように引抜コンタクト層４０ｂを形成すれば、少数キャリアが最短距離で寄生トランジスタ側に流れ込もうとしても、それを引抜コンタクト層４０ｂで引き抜くことが可能となる。
なお、ここで説明した引抜コンタクト層４０については、ベース領域１８を形成した後に、所定のマスクを用いてｐ型不純物をイオン注入することで形成可能である。例えば、コンタクト層２０を形成する際に、同時に引抜コンタクト層４０を形成することができる。
（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
例えば、上記各実施形態では、トレンチゲート構造の縦型半導体素子として、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明した。しかしながら、これは一例を挙げたに過ぎず、他の構成のトレンチゲート構造の縦型半導体素子としても良い。例えば、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記各実施形態では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
また、上記第１、第３実施形態では、第１電流分散層１３内に第１ディープ層１４が配置され、かつ、第１電流分散層１３よりも第１ディープ層１４が浅く形成されるようにしたが、必ずしもこのような構成になっていなくても良い。すなわち、基板１１の面方向において第１電流分散層１３と第１ディープ層１４とが交互に配置されることで、第１電流分散層１３が第１ディープ層１４に挟まれる構造とされていれば良い。
また、上記第１、第３実施形態において、第２ディープ層１７をトレンチゲート構造の長手方向に沿って延設した構造としたが、第２ディープ層１７は第１ディープ層１４とベース領域１８とを連結する役割を果たせば良い。このため、例えば、第２ディープ層１７が複数の分割された構造となっていても良い。さらに、コンタクト層２０が形成されていなくてもよい。つまり、ソース電極２４がベース領域１８と接続されていてもよい。
また、上記各実施形態において、ゲート絶縁膜２２は、熱酸化によらない酸化膜、または窒化膜等を含む構成とされていてもよい。
さらに、上記各実施形態において、ベース領域１８上にｐ型不純物層をエピタキシャル成長させることによってコンタクト層２０を形成した後、ソース領域１９を形成するようにしてもよい。
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（－）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
１１…基板、１２…ｎ－型層（第１不純物領域）、１３…第１電流分散層、１４…第１ディープ層、１５…第２電流分散層、１７…第２ディープ層、１８…ベース領域、１９…ソース領域（第２不純物領域）、２１…トレンチ、２２…ゲート絶縁膜、２３…ゲート電極、２４…ソース電極（第１電極）、２６…ドレイン電極（第２電極）、Ｒｍ…メインセル領域、Ｒｓ…センスセル領域、Ｉｎ…素子分離部

Claims (18)

  1. トレンチゲート構造の縦型半導体素子がメインセル領域（Ｒｍ）およびセンスセル領域（Ｒｓ）を含むセル領域に形成され、前記メインセル領域と前記センスセル領域とが素子分離部（Ｉｎ）によって電気的に分離された炭化珪素半導体装置であって、
    炭化珪素からなる第１導電型または第２導電型の基板（１１）と、
    前記基板の表面上に形成され、前記基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１２）と、を有し、
    前記セル領域および前記素子分離部には、
    前記第１不純物領域の上に形成された第１導電型の炭化珪素からなる第１電流分散層（１３）と、
    前記第１不純物領域の上に形成され、前記基板の面方向において前記第１電流分散層と交互に配置された第２導電型の炭化珪素からなる複数の第１ディープ層（１４）と、
    前記第１電流分散層および前記第１ディープ層の上に形成され、前記第１電流分散層と繋がる第１導電型の炭化珪素からなる第２電流分散層（１５）と、
    前記第１電流分散層および前記第１ディープ層の上に形成され、前記第１ディープ層と繋がる第２導電型の炭化珪素からなる第２ディープ層（１７）と、
    前記第２電流分散層および前記第２ディープ層の上に形成され、前記第２ディープ層と繋がる第２導電型の炭化珪素からなるベース領域（１８）と、
    前記ベース領域よりも深く一方向を長手方向として形成されたトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、が備えられ、
    前記メインセル領域および前記センスセル領域には、
    前記ベース領域の表層部において前記トレンチゲート構造と接して形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなる第２不純物領域（１９）と、
    前記メインセル領域と前記センスセル領域それぞれに分離して備えられ、前記メインセル領域の前記第２不純物領域と前記センスセル領域の前記第２不純物領域それぞれに電気的に接続されると共に前記ベース領域に電気的に接続される第１電極（２４、２４ａ、２４ｂ）と、
    前記基板の裏面側に形成され、前記基板と電気的に接続される第２電極（２６）と、が備えられることで、前記ゲート電極への電圧印加に基づいて前記第１電極と前記第２電極との間に電流を流す前記縦型半導体素子が構成され、
    前記素子分離部では、前記第１ディープ層が前記トレンチゲート構造の両側に間隔（Ｂ３）離れて配置されており、該素子分離部における前記第１ディープ層の間隔が前記メインセル領域における前記第１ディープ層の間隔（Ｂ１）以下とされている、炭化珪素半導体装置。
  2. 前記素子分離部における前記第１電流分散層の第１導電型不純物濃度が前記メインセル領域における前記第１電流分散層の第１導電型不純物濃度以下とされている、請求項１に記載の炭化珪素半導体装置。
  3. 前記素子分離部における前記第２ディープ層の間隔（Ｂ４）が前記メインセル領域における前記第２ディープ層の間隔（Ｂ２）以下とされている、請求項１または２に記載の炭化珪素半導体装置。
  4. 前記素子分離部における前記第２電流分散層の第１導電型不純物濃度が前記メインセル領域における前記第２電流分散層の第１導電型不純物濃度以下とされている、請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
  5. 前記第１電流分散層は、当該第１電流分散層の不純物濃度をｙ［ｃｍ－３］とし、隣合う前記第１ディープ層の間に位置する部分における最も狭い部分の長さをｘ［μｍ］とすると、ｙ＞２×１０１６／ｘ１．７２８とされている、請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
  6. 前記第１電流分散層は、当該第１電流分散層の不純物濃度をｙ［ｃｍ－３］とし、隣合う前記第１ディープ層の間に位置する部分における最も狭い部分の長さをｘ［μｍ］とすると、ｙ＜－２×１０１７ｘ＋３×１０１７とされている、請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
  7. 前記セル領域では、
    前記第１ディープ層は、前記トレンチの長手方向と交差する方向に延設されており、
    前記第２ディープ層は、前記第１ディープ層の延設方向と交差する方向に延設されている、請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
  8. 前記セル領域では、
    前記第１ディープ層および前記第２ディープ層は、前記トレンチの長手方向と同方向に延設されている、請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
  9. 前記素子分離部における前記トレンチゲート構造の幅が前記メインセル領域における前記トレンチゲート構造の幅以下とされ、
    前記素子分離部における前記トレンチゲート構造の深さが前記メインセル領域における前記トレンチゲート構造の深さ以下とされている、請求項１ないし８のいずれか１つに記載の炭化珪素半導体装置。
  10. トレンチゲート構造の縦型半導体素子がメインセル領域（Ｒｍ）およびセンスセル領域（Ｒｓ）を含むセル領域に形成され、前記メインセル領域と前記センスセル領域とが素子分離部（Ｉｎ）によって電気的に分離された炭化珪素半導体装置であって、
    炭化珪素からなる第１導電型または第２導電型の基板（１１）と、
    前記基板の表面上に形成され、前記基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１２）と、を有し、
    前記セル領域および前記素子分離部には、
    前記第１不純物領域の上に形成された第１導電型の炭化珪素からなる電流分散層（３２）と、
    前記第１不純物領域の上に形成され、前記基板の面方向において前記電流分散層と交互に配置された第２導電型の炭化珪素からなる複数のディープ層（３１）と、
    前記電流分散層および前記ディープ層の上に形成され、前記ディープ層と繋がる第２導電型の炭化珪素からなるベース領域（１８）と、
    前記ベース領域よりも深く一方向を長手方向として形成されたトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、が備えられ、
    前記メインセル領域および前記センスセル領域には、
    前記ベース領域の表層部において前記トレンチゲート構造と接して形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなる第２不純物領域（１９）と、
    前記メインセル領域と前記センスセル領域それぞれに分離して備えられ、前記メインセル領域の前記第２不純物領域と前記センスセル領域の前記第２不純物領域それぞれに電気的に接続されると共に前記ベース領域に電気的に接続される第１電極（２４、２４ａ、２４ｂ）と、
    前記基板の裏面側に形成され、前記基板と電気的に接続される第２電極（２６）と、が備えられることで、前記ゲート電極への電圧印加に基づいて前記第１電極と前記第２電極との間に電流を流す前記縦型半導体素子が構成され、
    前記素子分離部では、前記ディープ層が前記トレンチゲート構造の両側に間隔（Ｂ３）離れて配置されており、該素子分離部における前記ディープ層の間隔が前記メインセル領域における前記ディープ層の間隔（Ｂ１）以下とされており、
    前記素子分離部における前記電流分散層の第１導電型不純物濃度が前記メインセル領域における前記電流分散層の第１導電型不純物濃度以下とされている、炭化珪素半導体装置。
  11. トレンチゲート構造の縦型半導体素子がメインセル領域（Ｒｍ）およびセンスセル領域（Ｒｓ）を含むセル領域に形成され、前記メインセル領域と前記センスセル領域とが素子分離部（Ｉｎ）によって電気的に分離された炭化珪素半導体装置であって、
    炭化珪素からなる第１導電型または第２導電型の基板（１１）と、
    前記基板の表面上に形成され、前記基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１２）と、を有し、
    前記セル領域および前記素子分離部には、
    前記第１不純物領域の上に形成された第１導電型の炭化珪素からなる電流分散層（３２）と、
    前記第１不純物領域の上に形成され、前記基板の面方向において前記電流分散層と交互に配置された第２導電型の炭化珪素からなる複数のディープ層（３１）と、
    前記電流分散層および前記ディープ層の上に形成され、前記ディープ層と繋がる第２導電型の炭化珪素からなるベース領域（１８）と、
    前記ベース領域よりも深く一方向を長手方向として形成されたトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、が備えられ、
    前記メインセル領域および前記センスセル領域には、
    前記ベース領域の表層部において前記トレンチゲート構造と接して形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなる第２不純物領域（１９）と、
    前記メインセル領域と前記センスセル領域それぞれに分離して備えられ、前記メインセル領域の前記第２不純物領域と前記センスセル領域の前記第２不純物領域それぞれに電気的に接続されると共に前記ベース領域に電気的に接続される第１電極（２４、２４ａ、２４ｂ）と、
    前記基板の裏面側に形成され、前記基板と電気的に接続される第２電極（２６）と、が備えられることで、前記ゲート電極への電圧印加に基づいて前記第１電極と前記第２電極との間に電流を流す前記縦型半導体素子が構成され、
    前記素子分離部では、前記ディープ層が前記トレンチゲート構造の両側に間隔（Ｂ３）離れて配置されており、該素子分離部における前記ディープ層の間隔が前記メインセル領域における前記ディープ層の間隔（Ｂ１）以下とされており、
    前記素子分離部における前記トレンチゲート構造の幅が前記メインセル領域における前記トレンチゲート構造の幅以下とされ、
    前記素子分離部における前記トレンチゲート構造の深さが前記メインセル領域における前記トレンチゲート構造の深さ以下とされている、炭化珪素半導体装置。
  12. トレンチゲート構造の縦型半導体素子がメインセル領域（Ｒｍ）およびセンスセル領域（Ｒｓ）を含むセル領域に形成され、前記メインセル領域と前記センスセル領域とが素子分離部（Ｉｎ）によって電気的に分離された炭化珪素半導体装置であって、
    炭化珪素からなる第１導電型または第２導電型の基板（１１）と、
    前記基板の表面上に形成され、前記基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１２）と、を有し、
    前記セル領域および前記素子分離部には、
    前記第１不純物領域の上に形成された第１導電型の炭化珪素からなる電流分散層（３２）と、
    前記第１不純物領域の上に形成され、前記基板の面方向において前記電流分散層と交互に配置された第２導電型の炭化珪素からなる複数のディープ層（３１）と、
    前記電流分散層および前記ディープ層の上に形成され、前記ディープ層と繋がる第２導電型の炭化珪素からなるベース領域（１８）と、
    前記ベース領域よりも深く一方向を長手方向として形成されたトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、が備えられ、
    前記メインセル領域および前記センスセル領域には、
    前記ベース領域の表層部において前記トレンチゲート構造と接して形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなる第２不純物領域（１９）と、
    前記メインセル領域と前記センスセル領域それぞれに分離して備えられ、前記メインセル領域の前記第２不純物領域と前記センスセル領域の前記第２不純物領域それぞれに電気的に接続されると共に前記ベース領域に電気的に接続される第１電極（２４、２４ａ、２４ｂ）と、
    前記基板の裏面側に形成され、前記基板と電気的に接続される第２電極（２６）と、が備えられることで、前記ゲート電極への電圧印加に基づいて前記第１電極と前記第２電極との間に電流を流す前記縦型半導体素子が構成され、
    前記素子分離部では、前記ディープ層が前記トレンチゲート構造の両側に間隔（Ｂ３）離れて配置されており、該素子分離部における前記ディープ層の間隔が前記メインセル領域における前記ディープ層の間隔（Ｂ１）以下とされており、
    前記素子分離部は、前記センスセル領域を囲む多角形状とされていると共に、該多角形状の角部が円弧状とされており、
    前記素子分離部と前記センスセル領域との間にも前記ベース領域が形成され、
    さらに、前記素子分離部と前記センスセル領域との間に位置する前記ベース領域の表層部に、前記メインセル領域の前記第１電極もしくは前記センスセル領域の前記第１電極の一方に接続される第２導電型の引抜コンタクト層（４０）が備えられている、炭化珪素半導体装置。
  13. 前記素子分離部は、前記センスセル領域を囲む多角形状とされていると共に、該多角形状の角部が円弧状とされており、
    前記素子分離部と前記センスセル領域との間にも前記ベース領域が形成され、
    さらに、前記素子分離部と前記センスセル領域との間に位置する前記ベース領域の表層部に、前記メインセル領域の前記第１電極もしくは前記センスセル領域の前記第１電極の一方に接続される第２導電型の引抜コンタクト層（４０）が備えられている、請求項１ないし１１のいずれか１つに記載の炭化珪素半導体装置。
  14. 前記引抜コンタクト層は、前記素子分離部の角部を覆うように形成されている、請求項１２または１３に記載の炭化珪素半導体装置。
  15. 前記引抜コンタクト層は、前記素子分離部のうち前記多角形状の各辺を構成する直線状の部分と前記角部を構成する円弧状の部分との境界位置と、前記センスセル領域における前記第２不純物領域とを最短距離で結ぶ直線（Ｌ１）を跨いで形成されている、請求項１２ないし１４のいずれか１つに記載の炭化珪素半導体装置。
  16. 前記引抜コンタクト層は、前記素子分離部が構成する前記多角形状のすべての辺と前記センスセル領域との間に形成されている、請求項１２ないし１５のいずれか１つに記載の炭化珪素半導体装置。
  17. 前記素子分離部における前記ゲート電極は、前記メインセル領域および前記センスセル領域における前記ゲート電極と電気的に接続されている、請求項１ないし１６のいずれか１つに記載の炭化珪素半導体装置。
  18. 前記素子分離部における前記ゲート電極は、前記トレンチの外部にも延設されており、断面Ｔ字型となっている、請求項１ないし１７のいずれか１つに記載の炭化珪素半導体装置。
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