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JP7428017B2 - 半導体モジュール - Google Patents
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Description

本発明は、半導体モジュールに関する。
半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＦＷＤ（Free Wheeling Diode）等の半導体素子が設けられた基板を有し、インバータ装置等に利用されている（例えば特許文献１－１０参照）。
特許文献１には、並列接続された複数の半導体チップ間に配置される端子保持ブロックが記載されている。特許文献２には、フルブリッジ回路を実装した回路装置において、四隅にトランジスタを配置し、中央に導電路を備え、トランジスタから導電路へ配線することが記載されている。特許文献３には、複数のパワー半導体素子間にゲート配線及びエミッタ配線を有する制御信号基板を配置することが記載されている。特許文献４には、半導体装置において、ゲート電極層、及びこれに接続されるボンディングワイヤが記載されている。特許文献７、８では、配線インダクタンスを低減するため、磁界を打ち消しあうように正極端子と負極端子同士を並行平板に配置し、その間隔を小さくすることで低インダクタンス化を図ることが記載されている。また、特許文献１０では、回路内部で正極と負極に流れる電流経路がループする鏡像構造とすることで、低インダクタンス化及び複数チップ間でのインダクタンスのバラツキ抑制を図ることが記載されている。
特開２０１３－１３１５９０号公報 特開２００６－０６６７１２号公報 国際公開第２０１９／０６４８７４号 特開２０１８－１３７２８３号公報 特開２００７－３０６７４８号公報 特開２０００－２９４７２６号公報 特開２００６－０８６４３８号公報 特開２０１０－０１０５０５号公報 特開２０１７－２０８５４７号公報 米国特許第８６３７９６４号明細書
ところで、近年、電力制御する用途に用いられるパワー半導体モジュールでは、動作時に発生するスイッチング損失を減らすため、スイッチングの高速化が求められている。パワー半導体モジュールでは、半導体素子をオフする際に、電流の時間変化率と配線インダクタンスによりサージ電圧（ΔＶ＝Ｌ×ｄｉ／ｄｔ）が電源の直流電圧に対して印加される。半導体素子の耐圧を超えるサージ電圧が印加されると、半導体素子が劣化あるいは破壊の可能性がある。したがって、高速スイッチングでパワー半導体モジュールを駆動させる場合には、配線インダクタンスを可能な限り小さくする必要がある。
上記の文献においては、主回路の低インダクタンス化及びバラツキの抑制を図るものであるが、更なるスイッチングの高速化を実現するためには、チップ間でのゲート・ソース配線のインダクタンスのバラツキも可能な限り抑制する必要がある。したがって、スイッチングの更なる高速化には、主回路側の低インダクタンス化と、チップ間でのインダクタンスのバラツキ抑制に加えて、ゲート・ソース配線のインダクタンスのバラツキも抑制した構造が求められる。
本発明はかかる点に鑑みてなされたものであり、ゲート・ソース間のインダクタンスのバラツキを低減することが可能な半導体モジュールを提供することを目的の１つとする。
本発明の一態様の半導体モジュールは、平面視矩形枠状を有するケース部材の側壁部に各々の平坦部を露出したゲート端子及びソース端子と、前記ケース部材の側壁部に並列にそれぞれ配置され、上面にゲート電極及びソース電極をそれぞれ有し、電気的に並列接続された第１半導体素子及び第２半導体素子と、前記第１半導体素子と前記第２半導体素子との中間位置にそれぞれ設置され、前記ケース部材の側壁部に平行に延在したゲート中継層及びソース中継層と、前記第１半導体素子と前記第２半導体素子との間を通って前記ゲート端子の前記平坦部から前記ゲート中継層に接続された第１ゲート配線と、前記第１半導体素子と前記第２半導体素子との間を通って前記ソース端子の前記平坦部から前記ソース中継層に接続された第１ソース配線と、前記第１半導体素子の前記ゲート電極から前記ゲート中継層へ接続された第２ゲート配線と、前記第１半導体素子の前記ソース電極から前記ソース中継層へ接続された第２ソース配線と、前記第２半導体素子の前記ゲート電極から前記ゲート中継層へ接続された第３ゲート配線と、前記第２半導体素子の前記ソース電極から前記ソース中継層へ接続された第３ソース配線と、を備え、前記第１ゲート配線に前記第１ソース配線が隣接し、前記第２ゲート配線に前記第２ソース配線が隣接し、前記第３ゲート配線に前記第３ソース配線が隣接している。
本発明によれば、ゲート・ソース間のインダクタンスのバラツキを低減することが可能である。
本実施の形態に係る半導体装置の平面図である。 図１に示す半導体装置の上アームの部分拡大図である。 図２に示す半導体装置をＡ－Ａ線に沿って切断した断面図である。 本実施の形態に係る回路板のレイアウトを示す平面図である。 本実施の形態に係る半導体素子の平面図である。 本実施の形態に係るＰ端子及びＮ端子の平面図である。 本実施の形態に係る半導体モジュールの電流の流れを示す模式図である。
以下、本発明を適用可能な半導体モジュールについて説明する。図１は、本実施の形態に係る半導体装置の平面図である。図２は、図１に示す半導体装置の上アームの部分拡大図である。図３は、図２に示す半導体装置をＡ－Ａ線に沿って切断した断面図である。図４は、本実施の形態に係る回路板のレイアウトを示す平面図である。図５は、本実施の形態に係る半導体素子の平面図である。図６は、本実施の形態に係るＰ端子及びＮ端子の平面図である。なお、以下に示す半導体モジュールはあくまで一例にすぎず、これに限定されることなく適宜変更が可能である。また、以下の図においては、便宜上、ゲート配線の端部を白抜きの丸（○）で示し、ソース配線の端部を黒丸（●）で示している。
また、以下の図において、複数の半導体モジュールが並ぶ方向をＸ方向、直列接続される上アームと下アームの並び方向をＹ方向、高さ方向をＺ方向と定義することにする。図示されたＸ、Ｙ、Ｚの各軸は互いに直交し、右手系を成している。また、場合によっては、Ｘ方向を左右方向、Ｙ方向を前後方向、Ｚ方向を上下方向と呼ぶことがある。これらの方向（前後左右上下方向）は、説明の便宜上用いる文言であり、半導体装置の取付姿勢によっては、ＸＹＺ方向のそれぞれとの対応関係が変わることがある。例えば、半導体装置の放熱面側（冷却器側）を下面側とし、その反対側を上面側と呼ぶことにする。また、本明細書において、平面視は、半導体装置の上面をＺ方向正側からみた場合を意味する。
本実施の形態に係る半導体装置は、例えばパワーモジュール等の電力変換装置に適用されるものであり、インバータ回路を構成するパワーモジュールである。半導体装置は、半導体モジュール１を備えている。図１では、単一の半導体モジュール１について説明する。例えば、半導体装置が三相インバータ回路を構成する場合、図１の半導体モジュールがＵ相、Ｖ相、Ｗ相の順にＸ方向に３つ並んで配置される。
図１から図４に示すように、半導体モジュール１は、ベース板１０と、ベース板１０上に配置される積層基板２と、積層基板２上に配置される複数の半導体素子と、積層基板２及び半導体素子を収容するケース部材１１と、ケース部材１１内に充填される封止樹脂１２と、を含んで構成される。
ベース板１０は、上面と下面を有する長方形の板である。ベース板１０は、放熱板として機能する。また、ベース板１０は、Ｘ方向に長い平面視矩形状を有している。ベース板１０は、例えば銅、アルミニウム又はこれらの合金等からなる金属板であり、表面にメッキ処理が施されてもよい。
ベース板１０の上面には、平面視矩形状で且つ枠状のケース部材１１が配置される。ケース部材１１は、例えば合成樹脂によって成形され、接着剤（不図示）を介してベース板１０の上面に接合される。ケース部材１１は、ベース板１０の外形に沿った形状を有し、Ｘ方向で対向する一対の側壁部１３と、Ｙ方向で対向する一対の側壁部１３とを四隅で連結して枠状に形成される。
Ｘ方向で対向する一対の側壁部１３の上面内側には、一段下がった段部１３ａが形成されている。段部１３ａの上面は、側壁部１３の上端面に対して低い位置に設けられている。Ｘ方向で対向する一対の側壁部１３のうち、Ｘ方向正側に位置する側壁部１３には、外部接続用の制御端子として、ゲート端子１４及びソース端子１５一体成型により埋め込まれている。ゲート端子１４及びソース端子１５は、各々の端部が段部１３ａの上面に露出するように配置されている。
詳細は後述するが、ゲート端子１４及びソース端子１５は、上アーム及び下アームに対応して設けられている。ゲート端子１４及びソース端子１５は、上アーム側（Ｙ方向負側）に１つずつ設けられると共に、下アーム側（Ｙ方向正側）に１つずつ設けられている。また、各アームにおいて、ゲート端子１４及びソース端子１５は、Ｙ方向に並んで隣接配置されている。Ｙ方向負側にゲート端子１４が位置し、Ｙ方向正側にソース端子１５が位置している。
ゲート端子１４及びソース端子１５は、例えば銅素材、銅合金系素材、アルミニウム合金系素材、鉄合金系素材等の金属素材の板状体を折り曲げて形成される。ゲート端子１４は、段部１３ａの上面に露出する平坦部１４ａと、先端が側壁部１３の上端面から突出する鉛直部１４ｂと、を有している。同様にソース端子１５は、段部１３ａの上面に露出する平坦部１５ａと、先端が側壁部１３の上端面から突出する鉛直部１５ｂと、を有している。詳細は後述するが、平坦部１４ａ、１５ａには、制御用の配線部材が接続される。
また、詳細は後述するが、ケース部材１１のＹ方向で対向する一対の側壁部１３において、Ｙ方向正側には、ケース端子としての出力端子１６（Ｍ端子）が設けられており、Ｙ方向負側には、ケース端子としての正極端子１７（Ｐ端子）及び負極端子１８（Ｎ端子）が設けられている。
また、ケース部材１１の内側において、ベース板１０の上面には、積層基板２が配置されている。積層基板２は、金属層と絶縁層とを積層して形成され、例えば、ＤＣＢ（Direct Copper Bonding）基板やＡＭＢ（Active Metal Brazing）基板、あるいは金属ベース基板で構成される。具体的に積層基板２は、絶縁板２０と、絶縁板２０の下面に配置された放熱板２１と、絶縁板２０の上面に配置された複数の回路板２２と、を有する。積層基板２は、例えば平面視矩形状に形成される。
絶縁板２０は、Ｚ方向に所定の厚みを有し、上面と下面を有する平板状に形成される。絶縁板２０は、例えばアルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）等のセラミックス材料、エポキシ等の樹脂材料、又はセラミックス材料をフィラーとして用いたエポキシ樹脂材料等の絶縁材料によって形成される。なお、絶縁板２０は、絶縁層又は絶縁フィルムと呼ばれてもよい。
放熱板２１は、Ｚ方向に所定の厚みを有し、絶縁板２０の下面全体を覆うように形成される。放熱板２１は、例えば銅やアルミニウム等の熱伝導性の良好な金属板によって形成される。
絶縁板２０の上面（主面）には、複数の回路板２２が、電気的に互いに絶縁された状態で、独立して島状に形成されている。複数の回路板２２は、銅箔等によって形成される所定厚みの金属層で構成される。具体的に複数の回路板２２は、平面視Ｕ字形状を有する第１～第４導電層２３－２６を含んで構成される。
第１導電層２３が絶縁板２０のＹ方向負側に偏って配置され、Ｙ方向正側が開放された平面視Ｕ字形状を有している。第２導電層２４は、第１導電層よりも絶縁板２０のＹ方向正側に配置されており、一部がＵ字形状の第１導電層２３の間に挟まれている。第３導電層２５及び第４導電層２６は、Ｙ方向に延びた長尺形状を有しており、第１導電層２３及び第２導電層２４を挟むように配置されている。第３導電層２５及び第４導電層２６は、Ｘ方向で互いに対向するように配置されている。Ｘ方向負側に第３導電層２５が位置し、Ｘ方向正側に第４導電層２６が位置している。
第１導電層２３は、Ｙ方向正側の端部が開放された平面視Ｕ字形状を有している。具体的に第１導電層２３は、所定方向（Ｙ方向）に延び、所定方向に交差する方向（Ｘ方向）で対向する一対の第１長尺部２３ａ、２３ｂと、一対の第１長尺部２３ａ、２３ｂの一端同士を連結する第１連結部２３ｃと、を有している。第１連結部２３ｃは、一対の第１長尺部２３ａ、２３ｂのＹ方向負側の端部同士を連結する。詳細は後述するが、第１導電層２３には、上アーム（第１アーム）を構成する４つの半導体素子（第１～第４半導体素子３ａ－３ｄ）が鏡像配置されている。
第２導電層２４は、Ｘ方向の幅が異なる２つの矩形部をＹ方向に並べて連結した形状を有している。具体的に第２導電層２４は、Ｙ方向正側に位置する第１矩形部２４ａと、Ｙ方向負側に位置する第２矩形部２４ｂと、を有している。第１矩形部２４ａは、第２矩形部２４ｂに対してＸ方向の幅が大きくなっている。第２矩形部２４ｂは、一対の第１長尺部２３ａ、２３ｂの間に挟まれるように配置されている。詳細は後述するが、第２導電層
２４には、下アーム（第２アーム）を構成する４つの半導体素子（第１～第４半導体素子３ａ－３ｄ）が鏡像配置されている。
また、第１矩形部２４ａ及び第２矩形部２４ｂのそれぞれの中央部分には、矩形状の開口が形成されており、当該開口部分に独立した島状の制御回路板として、ゲート中継層２７及びソース中継層２８が形成されている。ゲート中継層２７及びソース中継層２８は、Ｙ方向に延在した矩形状を有している。すなわち、ゲート中継層２７及びソース中継層２８は、ゲート端子１４及びソース端子１５が設けられた側壁部１３に対して平行に延在している。
また、ゲート中継層２７及びソース中継層２８は、Ｘ方向に並んで配置されている。Ｘ方向負側にゲート中継層２７が位置し、Ｘ方向正側にソース中継層２８が位置している。詳細は後述するが、ゲート中継層２７及びソース中継層２８は、第１半導体素子３ａと第２半導体素子３ｂとの中間位置、又は第３半導体素子３ｃと第４半導体素子３ｄとの中間位置にそれぞれ配置されている。すなわち、ゲート中継層２７及びソース中継層２８は、第１～第４半導体素子３ａ－３ｄに囲まれており、各半導体素子から略等距離の位置に設けられている。また、ゲート中継層２７及びソース中継層２８には、制御用の配線が接続される。このように構成される複数の回路板２２は、積層基板２のＸ方向中央を挟んで鏡像配置されている。
回路板２２の上面の所定箇所には、半田等の接合材（不図示）を介して複数の半導体素子３が配置されている。半導体素子は、例えばシリコン（Ｓｉ）、炭化けい素（ＳｉＣ）窒化ガリウム（ＧａＮ）等の半導体基板によって平面視方形状に形成される。本実施の形態において、半導体素子は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子とＦＷＤ（Free Wheeling Diode）素子の機能を一体化したＲＣ（Reverse Conducting）－ＩＧＢＴ素子で構成される。
なお、半導体素子は、これに限定されず、ＩＧＢＴ、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＢＪＴ（Bipolar Junction Transistor）等のスイッチング素子、ＦＷＤ（Free Wheeling Diode）等のダイオードを組み合わせて構成されてもよい。また、半導体素子として、逆バイアスに対して十分な耐圧を有するＲＢ（Reverse Blocking）－ＩＧＢＴ等を用いてもよい。また、半導体素子の形状、配置数、配置箇所等は適宜変更が可能である。
本実施の形態では、１相につき、８つの半導体素子が配置されている。具体的に本実施の形態では、上アームを構成する４つの半導体素子（第１～第４半導体素子３ａ－３ｄ）と、下アームを構成する他の４つの半導体素子（第１～第４半導体素子３ａ－３ｄ）とが設けられている。上アームがＹ方向負側に位置し、下アームがＹ方向正側に位置している。すなわち、上アームと下アームは、ゲート端子１４及びソース端子１５が設けられた側壁部１３の延在方向に並んで配置されている。
各半導体素子は、それぞれ上面電極（エミッタ電極又はソース電極と呼ばれてよい）と下面電極（コレクタ電極又はドレイン電極と呼ばれてよい）を有している。また、各半導体素子は、上面の外周側に偏ってゲート電極３０（図５参照）が配置されている。
上アームを形成する４つの半導体素子は、第１導電層２３の上面に配置され、電気的に並列接続されている。より具体的に、第１半導体素子３ａ及び第２半導体素子３ｂは、第１長尺部２３ｂの上面に配置され、それぞれの下面電極が第１長尺部２３ｂに導電接続されている。また、第１半導体素子３ａ及び第２半導体素子３ｂは、Ｙ方向に並んでおり、互いのゲート電極３０が対向するように配置されている。Ｙ方向正側に第１半導体素子３ａが位置し、Ｙ方向負側に第２半導体素子３ｂが位置している。すなわち、第１半導体素子３ａ及び第２半導体素子３ｂは、Ｘ方向正側でＹ方向に延びる側壁部１３に沿って並列に配置されている。
第３半導体素子３ｃ及び第４半導体素子３ｄは、ゲート中継層２７及びソース中継層２８を挟んで第１半導体素子３ａ及び第２半導体素子３ｂと対称位置に配置されている。より具体的に、第３半導体素子３ｃ及び第４半導体素子３ｄは、第１長尺部２３ａの上面に配置され、それぞれの下面電極が第１長尺部２３ａに導電接続されている。また、第３半導体素子３ｃ及び第４半導体素子３ｄは、Ｙ方向に並んでおり、互いのゲート電極３０が対向するように配置されている。Ｙ方向正側に第３半導体素子３ｃが位置し、Ｙ方向負側に第４半導体素子３ｄが位置している。すなわち、第３半導体素子３ｃ及び第４半導体素子３ｄは、Ｘ方向負側でＹ方向に延びる側壁部１３に沿って並列に配置されている。このように、第１半導体素子３ａと第３半導体素子３ｃがＸ方向で対向し、第２半導体素子３ｂと第４半導体素子３ｄがＸ方向で対向している。
同様に、下アームを形成する４つの半導体素子は、第２導電層２４の上面に配置され、電気的に並列接続されている。より具体的に、第１半導体素子３ａ及び第２半導体素子３ｂは、第１矩形部２４ａのＸ方向正側の上面に配置され、それぞれの下面電極が第１矩形部２４ａに導電接続されている。また、第１半導体素子３ａ及び第２半導体素子３ｂは、Ｙ方向に並んでおり、互いのゲート電極３０が対向するように配置されている。Ｙ方向正側に第１半導体素子３ａが位置し、Ｙ方向負側に第２半導体素子３ｂが位置している。すなわち、第１半導体素子３ａ及び第２半導体素子３ｂは、Ｘ方向正側でＹ方向に延びる側壁部１３に沿って並列に配置されている。
第３半導体素子３ｃ及び第４半導体素子３ｄは、ゲート中継層２７及びソース中継層２８を挟んで第１半導体素子３ａ及び第２半導体素子３ｂと対称位置に配置されている。より具体的に、第３半導体素子３ｃ及び第４半導体素子３ｄは、第１矩形部２４ａのＸ方向負側の上面に配置され、それぞれの下面電極が第１矩形部２４ａに導電接続されている。また、第３半導体素子３ｃ及び第４半導体素子３ｄは、Ｙ方向に並んでおり、互いのゲート電極３０が対向するように配置されている。Ｙ方向正側に第３半導体素子３ｃが位置し、Ｙ方向負側に第４半導体素子３ｄが位置している。すなわち、第３半導体素子３ｃ及び第４半導体素子３ｄは、Ｘ方向負側でＹ方向に延びる側壁部１３に沿って並列に配置されている。このように、第１半導体素子３ａと第３半導体素子３ｃがＸ方向で対向し、第２半導体素子３ｂと第４半導体素子３ｄがＸ方向で対向している。
上記した上アームと下アームは、直列接続される。図１に示すように、下アームは、後述する出力端子１６側に偏って配置されており、上アームは、正極端子１７又は負極端子１８側に偏って配置されている。また、上アームを構成する第１半導体素子３ａ及び第２半導体素子３ｂと第３半導体素子３ｃ及び第４半導体素子３ｄは、積層基板２のＸ方向中央から遠ざけて配置されているのに対し、下アームを構成する第１半導体素子３ａ及び第２半導体素子３ｂと第３半導体素子３ｃ及び第４半導体素子３ｄは、積層基板２のＸ方向中央に近づけて配置されている。
また、各半導体素子の上面電極と所定の回路板２２とは、主電流配線部材としての金属配線板（第１～第４配線４ａ－４ｄ）により電気的に接続される。第１配線４ａは、第１半導体素子３ａの上面電極と第２矩形部２４ｂ又は第４導電層２６を接続する。第２配線４ｂは、第２半導体素子３ｂの上面電極と第２矩形部２４ｂ又は第４導電層２６を接続する。第３配線４ｃは、第３半導体素子３ｃの上面電極と第２矩形部２４ｂ又は第３導電層２５を接続する。第４配線４ｄは、第４半導体素子３ｄの上面電極と第２矩形部２４ｂ又は第３導電層２５を接続する。
金属配線板は、例えば、銅素材、銅合金系素材、アルミニウム合金系素材、鉄合金系素材等の金属素材を用いて、プレス加工等によって折り曲げて形成される。なお、各金属配線板は、全て同じ構成を有するため、共通の符号を付して説明する。具体的に金属配線板は、図３及び図５に示すように、所定の半導体素子の上面電極に接合される第１接合部４０と、所定の回路板２２に接合される第２接合部４１と、第１接合部４０及び第２接合部４１を連結する連結部４２と、によって構成される。なお、図３及び図５に示す金属配線板の形状はあくまで一例を示すものであり、適宜変更が可能である。また、金属配線板は、リードフレームと呼ばれてもよい。また、各金属配線板（第１～第４配線４ａ－４ｄ）は、図１に示す平面視において、Ｘ方向に延びている。
また、ケース部材１１には、上記したように主電流の外部接続用のケース端子として、出力端子１６、正極端子１７、及び負極端子１８が設けられている。出力端子１６は、ケース部材１１のＹ方向で対向する一対の側壁部１３のＹ方向正側に配置されている。正極端子１７及び負極端子１８は、ケース部材１１のＹ方向で対向する一対の側壁部１３のＹ方向負側に配置されている。
これらのケース端子は、例えば、銅素材、銅合金系素材、アルミニウム合金系素材、鉄合金系素材等の金属素材を用いて、プレス加工等によって形成される。出力端子１６は、は、第１矩形部２４ａに接続された出力端部１６ａを有している。
図１及び図６に示すように、正極端子１７は、第１連結部２３ｃに接続された正極端部１７ａを有している。負極端子１８は、２つに分岐した負極端部１８ａ、１８ｂを有している。負極端部１８ａ、１８ｂは、所定間隔を空けてＸ方向に並んで配置されている。負極端部１８ａ、１８ｂは、間に正極端子１７（正極端部１７ａ）を挟んでいる。Ｘ方向負側に位置する負極端部１８ａは、第３導電層２５のＹ方向負側の端部に接続されている。Ｘ方向正側に位置する負極端部１８ｂは、第４導電層２６のＹ方向負側の端部に接続されている。
ゲート端子１４及びソース端子１５と各半導体素子とは、所定の配線部材によって電気的に接続される。具体的にゲート端子１４の端部（平坦部１４ａ）とゲート中継層２７は、第１ゲート配線Ｇ１によって接続される。第１半導体素子３ａのゲート電極３０とゲート中継層２７は、第２ゲート配線Ｇ２によって接続される。第２半導体素子３ｂのゲート電極３０とゲート中継層２７は、第３ゲート配線Ｇ３によって接続される。第３半導体素子３ｃのゲート電極３０とゲート中継層２７は、第４ゲート配線Ｇ４によって接続される。第４半導体素子３ｄのゲート電極３０とゲート中継層２７は、第５ゲート配線Ｇ５によって接続される。
ソース端子１５の端部（平坦部１５ａ）とソース中継層２８は、第１ソース配線Ｓ１によって接続される。第１半導体素子３ａのソース電極（上面電極に接合された第１接合部４０）とソース中継層２８は、第２ソース配線Ｓ２によって接続される。第２半導体素子３ｂのソース電極（上面電極に接合された第１接合部４０）とソース中継層２８は、第３ソース配線Ｓ３によって接続される。第３半導体素子３ｃのソース電極（上面電極に接合された第１接合部４０）とソース中継層２８は、第４ソース配線Ｓ４によって接続される。第４半導体素子３ｄのソース電極（上面電極に接合された第１接合部４０）とソース中継層２８は、第５ソース配線Ｓ５によって接続される。
詳細は後述するが、第１ゲート配線Ｇ１及び第１ソース配線Ｓ１は、第１半導体素子３ａと第２半導体素子３ｂとの間を通って配線されている。また、第１ゲート配線Ｇ１に第１ソース配線Ｓ１が隣接し、第２ゲート配線Ｇ２に第２ソース配線Ｓ２が隣接し、第３ゲート配線Ｇ３に第３ソース配線Ｓ３が隣接し、第４ゲート配線Ｇ４に第４ソース配線Ｓ４が隣接し、第５ゲート配線Ｇ５に第５ソース配線Ｓ５が隣接している。
これらの配線部材には、導体ワイヤ（ボンディングワイヤ）が用いられる。導体ワイヤの材質は、金、銅、アルミニウム、金合金、銅合金、アルミニウム合金のいずれか１つ又はそれらの組み合わせを用いることができる。また、配線部材として導体ワイヤ以外の部材を用いることも可能である。例えば、配線部材としてリボンを用いることができる。
ところで、半導体モジュールにおいては、ＰＮ端子間のインダクタンスがスイッチング損失に影響を及ぼすことから、そのインダクタンスの低減が求められている。また、昨今の技術革新に伴って、ＳｉＣやＧａＮ等の次世代デバイス（ワイドバンドギャップ半導体と呼ばれてもよい）が採用されると、更にインダクタンスの低減が求められる。また、ＰＮ端子間だけでなく、ゲート・ソース間のインダクタンスのバラツキも可能な限り抑制する必要がある。
そこで、本件発明者等は、絶縁基板の回路板、半導体素子、ケース端子及び制御端子のレイアウトに着目し、本発明に想到した。具体的に本実施の形態では、図１に示すように、１アームを形成する複数の半導体素子の中央に、制御用回路板としてゲート中継層２７及びソース中継層２８を配置した。また、これらの制御用回路板に対応してＸ方向一方側の側壁部１３にゲート端子１４及びソース端子１５を並べて配置した。
また、Ｘ方向正側に位置する側壁部１３と第１半導体素子３ａ及び第２半導体素子３ｂを有する列との間に、主配線層として第４導電層２６を当該側壁部１３に平行に配置している。第１ゲート配線Ｇ１及び第１ソース配線Ｓ１は、第４導電層２６に接続された第１配線４ａ及び第２配線４ｂに沿って近傍に配置されている。
また、ゲート中継層２７及びソース中継層２８を挟んでＸ方向正側の側壁部１３と対向するＸ方向負側の側壁部１３（対向側壁部）と第３半導体素子３ｃ及び第４半導体素子３ｄを有する列との間に、他の主配線層として第３導電層２５を当該対向側壁部に平行に配置している。上記した第３配線４ｃは、第３半導体素子３ｃのソース電極から第３導電層２５へ接続され、第４配線４ｄは、第４半導体素子３ｄのソース電極から第３導電層２５へ接続されている。
これらにより、第１ゲート配線Ｇ１及び第１ソース配線Ｓ１は、第１半導体素子３ａと第２半導体素子３ｂとの間を通って、互いに隣接配置される。また、その他のゲート配線及び対応するソース配線は、互いに隣接して等長配線される。この結果、ゲート・ソース間のインダクタンスのバラツキを抑えることが可能となっている。
また、本実施の形態では、ＰＮ間のインダクタンスを下げるために、
（１）主電流の流れる並列数を従来の１列から２列に増やした。
（２）Ｐ端子とＮ端子間の電流経路ができる限り近くなるように互いに平行となるような配線パターン（回路板のレイアウト）とした。
具体的には、一方の第１～第４半導体素子３ａ－３ｄにより、上アーム（第１アーム）が形成され、他の第１～第４半導体素子３ａ－３ｄにより、下アーム（第２アーム）が形成されている。上アーム及び下アームは、ゲート端子１４及びソース端子１５が設けられた側壁部１３の延在方向（Ｙ方向）に並んで配置されている。また、上アーム側には、正極端子１７（第１外部端子）及び負極端子１８（第２外部端子）が隣接して一列に配列されている。正極端子１７は、上アームに電気的に接続される正極端部１７ａ（第１端部）を有している。負極端子１８は、下アームに電気的に接続され、少なくとも２つに分岐した負極端部１８ａ、１８ｂ（第２端部）を有している。正極端部１７ａは、２つの負極端部１８ａ、１８ｂの間に配置されている。
ここで、図７を参照して、主電流の流れについて説明する。図７は、本実施の形態に係る半導体モジュールの電流の流れを示す模式図である。図７に示すように、半導体モジュール１では、正極端子１７から流れる主電流が両外側の第１長尺部２３ａ、２３ｂにより２つに分流される。主電流は、第１導電層２３（一対の第１長尺部２３ａ、２３ｂ）から上アームの第１～第４半導体素子３ａ－３ｄを経由して第２導電層２４（第２矩形部２４ｂ）を流れる。更に主電流は、下アームの第１～第４半導体素子３ａ－３ｄを経由して第３導電層２５及び第４導電層２６から負極端部１８ａ、１８ｂに流れ込む。
また、図示しない絶縁紙が、正極端子１７と負極端子１８が積層される部分の間に挟まれている。正極端子１７と負極端子１８が隣接配置されているので、各端子のインダクタンスを低減できる。
このように、本実施の形態では、図７に示すように、上アームの電流経路Ｆ１と下アームの電流経路Ｆ２が平行で隣接しており、互いに逆方向に主電流が流れている。よって、相互インダクタンスの効果により、低インダクタンス化を実現でき、スイッチング損失が低減される。また、各ケース端子の端部を複数に分岐する構成としたことで、樹脂で封止したときの他の部材同士間における密着度が向上され、剥がれ難くすることが可能である。また、上記したように全体のレイアウトが鏡像配置となっている。このため、電流経路を２つに分けても電流の偏りが生じ難くなり、局所的な発熱を抑制することが可能になっている。
以上説明したように、本実施の形態によれば、ＰＮ端子間のインダクタンスを低減するだけでなく、ゲート・ソース間のインダクタンスのバラツキを抑制することが可能である。
また、上記実施の形態において、半導体素子の個数及び配置箇所は、上記構成に限定されず、適宜変更が可能である。
また、上記実施の形態において、回路板の個数及びレイアウトは、上記構成に限定されず、適宜変更が可能である。
また、上記実施の形態では、積層基板２や半導体素子が平面視矩形状又は方形状に形成される構成としたが、この構成に限定されない。積層基板２や半導体素子は、上記以外の多角形状に形成されてもよい。
また、上記実施の形態において、上アームがＹ方向負側に位置し、下アームがＹ方向正側に位置する場合について説明したが、この構成に限定されない。上下アームの位置関係は、上記と逆であってもよい。
また、上記実施の形態において、２つの負極端部１８ａ、１８ｂで正極端部１７ａを挟む構成としたが、この構成に限定されない。正極端子１７と負極端子１８の位置関係は、上記と逆であってもよい。
また、上記の実施の形態において、ソース配線の一端が金属配線板（第１接合部４０）を介してソース電極（半導体素子の上面電極）に接続される構成としたが、この構成に限定されない。ソース配線の一端は、ソース電極に直接接続されてもよい。
また、本実施の形態及び変形例を説明したが、他の実施の形態として、上記実施の形態及び変形例を全体的又は部分的に組み合わせたものでもよい。
また、本実施の形態は上記の実施の形態及び変形例に限定されるものではなく、技術的思想の趣旨を逸脱しない範囲において様々に変更、置換、変形されてもよい。さらに、技術の進歩又は派生する別技術によって、技術的思想を別の仕方で実現することができれば、その方法を用いて実施されてもよい。したがって、特許請求の範囲は、技術的思想の範囲内に含まれ得る全ての実施態様をカバーしている。
下記に、上記実施の形態における特徴点を整理する。
上記実施の形態に記載の半導体モジュールは、平面視矩形枠状を有するケース部材の側壁部に各々の平坦部を露出したゲート端子及びソース端子と、前記ケース部材の側壁部に並列にそれぞれ配置され、上面にゲート電極及びソース電極をそれぞれ有し、電気的に並列接続された第１半導体素子及び第２半導体素子と、前記第１半導体素子と前記第２半導体素子との中間位置にそれぞれ設置され、前記ケース部材の側壁部に平行に延在したゲート中継層及びソース中継層と、前記第１半導体素子と前記第２半導体素子との間を通って前記ゲート端子の前記平坦部から前記ゲート中継層に接続された第１ゲート配線と、前記第１半導体素子と前記第２半導体素子との間を通って前記ソース端子の前記平坦部から前記ソース中継層に接続された第１ソース配線と、前記第１半導体素子の前記ゲート電極から前記ゲート中継層へ接続された第２ゲート配線と、前記第１半導体素子の前記ソース電極から前記ソース中継層へ接続された第２ソース配線と、前記第２半導体素子の前記ゲート電極から前記ゲート中継層へ接続された第３ゲート配線と、前記第２半導体素子の前記ソース電極から前記ソース中継層へ接続された第３ソース配線と、を備え、前記第１ゲート配線に前記第１ソース配線が隣接し、前記第２ゲート配線に前記第２ソース配線が隣接し、前記第３ゲート配線に前記第３ソース配線が隣接している。
また、上記の半導体モジュールは、前記ケース部材の側壁部と前記第１半導体素子及び前記第２半導体素子を有する列との間に、前記ケース部材の側壁部に平行に配置された主配線層と、前記第１半導体素子の前記ソース電極から前記主配線層へ接続された第１配線と、前記第２半導体素子の前記ソース電極から前記主配線層へ接続された第２配線と、を備え、前記第１ゲート配線は、前記第１配線又は前記第２配線に沿って近傍に配置されている。
また、上記の半導体モジュールは、前記ゲート中継層及び前記ソース中継層を挟んで前記第１半導体素子と前記第２半導体素子と対称位置にそれぞれ配置され、上面にゲート電極及びソース電極をそれぞれ有し、電気的に並列接続された第３半導体素子及び第４半導体素子と、前記第３半導体素子の前記ゲート電極から前記ゲート中継層へ接続された第４ゲート配線と、前記第３半導体素子の前記ソース電極から前記ソース中継層へ接続された第４ソース配線と、前記第４半導体素子の前記ゲート電極から前記ゲート中継層へ接続された第５ゲート配線と、前記第４半導体素子の前記ソース電極から前記ソース中継層へ接続された第５ソース配線と、を更に備え、前記第４ゲート配線に前記第４ソース配線が隣接し、前記第５ゲート配線に前記第５ソース配線が隣接している。
また、上記の半導体モジュールは、前記ゲート中継層及び前記ソース中継層を挟んで前記ケース部材の前記側壁部と対向する対向側壁部と前記第３半導体素子及び前記第４半導体素子を有する列との間に、前記ケース部材の前記対向側壁部に平行に配置された他の主配線層と、前記第３半導体素子の前記ソース電極から前記他の主配線層へ接続された第３配線と、前記第４半導体素子の前記ソース電極から前記他の主配線層へ接続された第４配線と、を更に備える。
また、上記の半導体モジュールにおいて、前記第１～第４半導体素子により、第１アームが形成され、他の前記第１～第４半導体素子により、第２アームが形成され、前記第１アーム及び前記第２アームは、前記ケース部材の側壁部の延在方向に並んで配置され、前記第１アーム側に隣接して一列に配列された第１外部端子及び第２外部端子を更に備え、前記第１外部端子は、前記第１アームに電気的に接続される第１端部を有し、前記第２外部端子は、前記第２アームに電気的に接続され、少なくとも２つに分岐した第２端部を有し、前記第１端部は、一方及び他方の前記第２端部の間に配置されている。
以上説明したように、本発明は、ゲート・ソース間のインダクタンスのバラツキを低減することができるという効果を有し、特に、半導体モジュールに有用である。
１ ：半導体モジュール
２ ：積層基板
３ ：半導体素子
３ａ ：第１半導体素子
３ｂ ：第２半導体素子
３ｃ ：第３半導体素子
３ｄ ：第４半導体素子
４ａ ：第１配線
４ｂ ：第２配線
４ｃ ：第３配線
４ｄ ：第４配線
１０ ：ベース板
１１ ：ケース部材
１２ ：封止樹脂
１３ ：側壁部
１３ａ ：段部
１４ ：ゲート端子
１４ａ ：平坦部
１４ｂ ：鉛直部
１５ ：ソース端子
１５ａ ：平坦部
１５ｂ ：鉛直部
１６ ：出力端子
１６ａ ：出力端部
１７ ：正極端子
１７ａ ：正極端部
１８ ：負極端子
１８ａ ：負極端部
１８ｂ ：負極端部
２０ ：絶縁板
２１ ：放熱板
２２ ：回路板
２３ ：第１導電層
２３ａ ：第１長尺部
２３ｂ ：第１長尺部
２３ｃ ：第１連結部
２４ ：第２導電層
２４ａ ：第１矩形部
２４ｂ ：第２矩形部
２５ ：第３導電層
２６ ：第４導電層
２７ ：ゲート中継層
２８ ：ソース中継層
３０ ：ゲート電極
４０ ：第１接合部
４１ ：第２接合部
４２ ：連結部
Ｆ１ ：電流経路
Ｆ２ ：電流経路
Ｇ１ ：第１ゲート配線
Ｇ２ ：第２ゲート配線
Ｇ３ ：第３ゲート配線
Ｇ４ ：第４ゲート配線
Ｇ５ ：第５ゲート配線
Ｓ１ ：第１ソース配線
Ｓ２ ：第２ソース配線
Ｓ３ ：第３ソース配線
Ｓ４ ：第４ソース配線
Ｓ５ ：第５ソース配線

Claims (5)

  1. 平面視矩形枠状を有するケース部材の側壁部に各々の平坦部を露出したゲート端子及びソース端子と、
    前記ケース部材の側壁部に並列にそれぞれ配置され、上面にゲート電極及びソース電極をそれぞれ有し、電気的に並列接続された第１半導体素子及び第２半導体素子と、
    前記第１半導体素子と前記第２半導体素子との中間位置にそれぞれ設置され、前記ケース部材の側壁部に平行に延在したゲート中継層及びソース中継層と、
    前記第１半導体素子と前記第２半導体素子との間を通って前記ゲート端子の前記平坦部から前記ゲート中継層に接続された第１ゲート配線と、
    前記第１半導体素子と前記第２半導体素子との間を通って前記ソース端子の前記平坦部から前記ソース中継層に接続された第１ソース配線と、
    前記第１半導体素子の前記ゲート電極から前記ゲート中継層へ接続された第２ゲート配線と、
    前記第１半導体素子の前記ソース電極から前記ソース中継層へ接続された第２ソース配線と、
    前記第２半導体素子の前記ゲート電極から前記ゲート中継層へ接続された第３ゲート配線と、
    前記第２半導体素子の前記ソース電極から前記ソース中継層へ接続された第３ソース配線と、を備え、
    前記第１ゲート配線に前記第１ソース配線が隣接し、前記第２ゲート配線に前記第２ソース配線が隣接し、前記第３ゲート配線に前記第３ソース配線が隣接している、半導体モジュール。
  2. 前記ケース部材の側壁部と前記第１半導体素子及び前記第２半導体素子を有する列との間に、前記ケース部材の側壁部に平行に配置された主配線層と、
    前記第１半導体素子の前記ソース電極から前記主配線層へ接続された第１配線と、
    前記第２半導体素子の前記ソース電極から前記主配線層へ接続された第２配線と、を備え、
    前記第１ゲート配線は、前記第１配線又は前記第２配線に沿って近傍に配置されている、請求項１に記載の半導体モジュール。
  3. 前記ゲート中継層及び前記ソース中継層を挟んで前記第１半導体素子と前記第２半導体素子と対称位置にそれぞれ配置され、上面にゲート電極及びソース電極をそれぞれ有し、電気的に並列接続された第３半導体素子及び第４半導体素子と、
    前記第３半導体素子の前記ゲート電極から前記ゲート中継層へ接続された第４ゲート配線と、
    前記第３半導体素子の前記ソース電極から前記ソース中継層へ接続された第４ソース配線と、
    前記第４半導体素子の前記ゲート電極から前記ゲート中継層へ接続された第５ゲート配線と、
    前記第４半導体素子の前記ソース電極から前記ソース中継層へ接続された第５ソース配線と、を更に備え、
    前記第４ゲート配線に前記第４ソース配線が隣接し、前記第５ゲート配線に前記第５ソース配線が隣接している、請求項１又は請求項２に記載の半導体モジュール。
  4. 前記ゲート中継層及び前記ソース中継層を挟んで前記ケース部材の前記側壁部と対向する対向側壁部と前記第３半導体素子及び前記第４半導体素子を有する列との間に、前記ケース部材の前記対向側壁部に平行に配置された他の主配線層と、
    前記第３半導体素子の前記ソース電極から前記他の主配線層へ接続された第３配線と、
    前記第４半導体素子の前記ソース電極から前記他の主配線層へ接続された第４配線と、を更に備える、請求項３に記載の半導体モジュール。
  5. 前記第１～第４半導体素子により、第１アームが形成され、
    他の前記第１～第４半導体素子により、第２アームが形成され、
    前記第１アーム及び前記第２アームは、前記ケース部材の側壁部の延在方向に並んで配置され、
    前記第１アーム側に隣接して一列に配列された第１外部端子及び第２外部端子を更に備え、
    前記第１外部端子は、前記第１アームに電気的に接続される第１端部を有し、
    前記第２外部端子は、前記第２アームに電気的に接続され、少なくとも２つに分岐した第２端部を有し、
    前記第１端部は、一方及び他方の前記第２端部の間に配置されている、請求項４に記載の半導体モジュール。
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