JP7443077B2 - 検出装置 - Google Patents

Description

本発明は、検出装置に関する。

特許文献１には、ＰＩＮフォトダイオード等の光電変換素子が基板上に複数配列された検出装置（特許文献１では、光電変換装置）が記載されている。特許文献１の光電変換素子は、３つのトランジスタと、１つの容量とを含む駆動回路で駆動される。このような光学式の検出装置は、例えば指紋センサや静脈センサ等、生体情報を検出する生体センサとして用いられる。複数の光電変換素子は、検出の解像度に応じた配置ピッチで離隔して配列される。

特開２０１３－１２６９６号公報

検出装置は、センサ解像度を向上させることが要求される。

本発明は、センサ解像度を向上させることが可能な検出装置を提供することを目的とする。

本発明の一態様の検出装置は、基板と、前記基板に配列された複数の光電変換素子と、複数の前記光電変換素子のそれぞれに対応して設けられた複数のトランジスタと、第１方向に延在する複数の走査線と、を有し、複数の検出素子は、それぞれ、前記光電変換素子と、前記光電変換素子と重なって設けられた複数の前記トランジスタと、を含み構成され、１つの前記走査線は、前記第１方向と交差する第２方向に隣り合う第１検出素子と第２検出素子との間に設けられ、前記第１検出素子及び前記第２検出素子に接続される。

図１Ａは、第１実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図１Ｂは、変形例１に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図１Ｃは、変形例２に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図１Ｄは、変形例３に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図２は、第１実施形態に係る検出装置を示す平面図である。 図３は、第１実施形態に係る検出装置の構成例を示すブロック図である。 図４は、複数の検出素子を示す回路図である。 図５は、検出素子の動作例を示すタイミング波形図である。 図５Ａは、変形例４に係る検出素子の動作例を示すタイミング波形図である。 図６は、検出素子を示す平面図である。 図７は、検出素子を構成するアレイ基板の平面図である。 図８は、図７のＶＩＩＩ－ＶＩＩＩ’断面図である。 図９は、複数の検出素子を示す平面図である。 図１０は、第２実施形態に係る複数の検出素子を示す平面図である。 図１１は、第３実施形態に係る複数の検出素子を示す平面図である。

発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

（第１実施形態）
図１Ａは、第１実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１Ｂは、変形例１に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１Ｃは、変形例２に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１Ｄは、変形例３に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。

図１Ａに示すように、照明装置付き検出機器１２０は、検出装置１と、照明装置１２１と、を有する。検出装置１は、センサ基板５と、接着層１２５と、カバー部材１２２と、を有する。つまり、センサ基板５の表面に垂直な方向において、センサ基板５、接着層１２５、カバー部材１２２の順に積層されている。なお、後述するように検出装置１のカバー部材１２２を照明装置１２１に置き換えることもできる。

図１Ａに示すように、照明装置１２１は、例えば、カバー部材１２２を検出装置１のセンサ領域ＡＡに対応する位置に設けられた導光板として用い、カバー部材１２２の一方端又は両端に並ぶ複数の光源１２３を有する、いわゆるサイドライト型のフロントライトであってもよい。つまり、カバー部材１２２は、光を照射する光照射面１２１ａを有し、照明装置１２１の一構成要素となっている。この照明装置１２１によれば、カバー部材１２２の光照射面１２１ａから検出対象である指Ｆｇに向けて光Ｌ１を照射する。光源として、例えば、所定の色の光を発する発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）が用いられる。

また、図１Ｂに示すように、照明装置１２１は、検出装置１の検出領域ＡＡの直下に設けられた光源（例えば、ＬＥＤ）を有するものであってもよく、光源を備えた照明装置１２１はカバー部材１２２としても機能する。

また、照明装置１２１は、図１Ｂの例に限らず、図１Ｃに示すように、カバー部材１２２の側方や上方に設けられていてもよく、指Ｆｇの側方や上方から指Ｆｇに光Ｌ１を照射してもよい。

さらには、図１Ｄに示すように、照明装置１２１は、検出装置１の検出領域に設けられた光源（例えば、ＬＥＤ）を有する、いわゆる直下型のバックライトであってもよい。

照明装置１２１から照射された光Ｌ１は、検出対象である指Ｆｇにより光Ｌ２として反射される。検出装置１は、指Ｆｇで反射された光Ｌ２を検出することで、指Ｆｇの表面の凹凸（例えば、指紋）を検出する。さらに、検出装置１は、指紋の検出に加え、指Ｆｇの内部で反射した光Ｌ２を検出することで、生体に関する情報を検出してもよい。生体に関する情報は、例えば、静脈等の血管像や脈拍、脈波等である。照明装置１２１からの光Ｌ１の色は、検出対象に応じて異ならせてもよい。

カバー部材１２２は、センサ基板５を保護するための部材であり、センサ基板５を覆っている。上述のように、照明装置１２１がカバー部材１２２を兼ねる構造でもよい。図１Ｃ及び図１Ｄに示すカバー部材１２２が照明装置１２１と分離されている構造においては、カバー部材１２２は、例えばガラス基板である。なお、カバー部材１２２はガラス基板に限定されず、樹脂基板等であってもよい。また、カバー部材１２２が設けられていなくてもよい。この場合、検出装置１の表面に絶縁膜等の保護層が設けられ、指Ｆｇは検出装置１の保護層に接する。

照明装置付き検出機器１２０は、図１Ｂに示すように、照明装置１２１に換えて表示パネルが設けられていてもよい。表示パネルは、例えば、有機ＥＬディスプレイパネル（ＯＬＥＤ：Organic Light Emitting Diode）や無機ＥＬディスプレイ（マイクロＬＥＤ、ミニＬＥＤ）であってもよい。或いは、表示パネルは、表示素子として液晶素子を用いた液晶表示パネル（ＬＣＤ：Liquid Crystal Display）や、表示素子として電気泳動素子を用いた電気泳動型表示パネル（ＥＰＤ：Electrophoretic Display）であってもよい。この場合であっても、表示パネルから照射された表示光（光Ｌ１）が指Ｆｇで反射された光Ｌ２に基づいて、指Ｆｇの指紋や生体に関する情報を検出することができる。

図２は、第１実施形態に係る検出装置を示す平面図である。図２に示すように、検出装置１は、アレイ基板２（基板２１）と、センサ部１０と、走査線駆動回路１５と、信号線選択回路１６と、検出回路４８と、制御回路１０２と、電源回路１０３と、を有する。

基板２１には、配線基板１１０を介して制御基板１０１が電気的に接続される。配線基板１１０は、例えば、フレキシブルプリント基板やリジット基板である。配線基板１１０には、検出回路４８が設けられている。制御基板１０１には、制御回路１０２及び電源回路１０３が設けられている。制御回路１０２は、例えばＦＰＧＡ（Field Programmable Gate Array）である。制御回路１０２は、センサ部１０、走査線駆動回路１５及び信号線選択回路１６に制御信号を供給して、センサ部１０の検出動作を制御する。電源回路１０３は、電源電位ＶＤＤや基準電位ＶＣＯＭ（図４参照）等の電圧信号をセンサ部１０、走査線駆動回路１５及び信号線選択回路１６に供給する。なお、本実施形態においては、検出回路４８が配線基板１１０に配置される場合を例示したがこれに限られない。検出回路４８は、基板２１の上に配置されても良い。

基板２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、センサ部１０が有する複数の検出素子３が設けられる領域である。周辺領域ＧＡは、検出領域ＡＡの外側の領域であり、検出素子３が設けられない領域である。すなわち、周辺領域ＧＡは、検出領域ＡＡの外周と基板２１の外縁部との間の領域である。走査線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。

センサ部１０の複数の検出素子３は、それぞれ、センサ素子として光電変換素子３０を有する光センサである。光電変換素子３０は、フォトダイオードであり、それぞれに照射される光に応じた電気信号を出力する。より具体的には、光電変換素子３０は、ＰＩＮ（Positive Intrinsic Negative）フォトダイオードである。検出素子３は、検出領域ＡＡにマトリクス状に配列される。複数の検出素子３が有する光電変換素子３０は、走査線駆動回路１５から供給されるゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）に従って検出を行う。複数の光電変換素子３０は、それぞれに照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。検出装置１は、複数の光電変換素子３０からの検出信号Ｖｄｅｔに基づいて生体に関する情報を検出する。

走査線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。具体的には、走査線駆動回路１５は、周辺領域ＧＡのうち第２方向Ｄｙに沿って延在する領域に設けられる。信号線選択回路１６は、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられ、センサ部１０と検出回路４８との間に設けられる。

なお、第１方向Ｄｘは、基板２１と平行な面内の一方向である。第２方向Ｄｙは、基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。また、第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、基板２１の法線方向である。

図３は、第１実施形態に係る検出装置の構成例を示すブロック図である。図３に示すように、検出装置１は、さらに検出制御回路１１と検出部４０と、を有する。検出制御回路１１の機能の一部又は全部は、制御回路１０２に含まれる。また、検出部４０のうち、検出回路４８以外の機能の一部又は全部は、制御回路１０２に含まれる。

検出制御回路１１は、走査線駆動回路１５、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御回路１１は、スタート信号ＳＴＶ、クロック信号ＣＫ等の各種制御信号を走査線駆動回路１５に供給する。また、検出制御回路１１は、選択信号ＡＳＷ等の各種制御信号を信号線選択回路１６に供給する。

走査線駆動回路１５は、各種制御信号に基づいて複数の走査線（読出制御走査線ＧＬｒｄ、リセット制御走査線ＧＬｒｓｔ（図４参照））を駆動する回路である。走査線駆動回路１５は、複数の走査線を順次又は同時に選択し、選択された走査線にゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）を供給する。これにより、走査線駆動回路１５は、走査線に接続された複数の光電変換素子３０を選択する。

信号線選択回路１６は、複数の出力信号線ＳＬ（図４参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、例えばマルチプレクサである。信号線選択回路１６は、検出制御回路１１から供給される選択信号ＡＳＷに基づいて、選択された出力信号線ＳＬと検出回路４８とを接続する。これにより、信号線選択回路１６は、光電変換素子３０の検出信号Ｖｄｅｔを検出部４０に出力する。

検出部４０は、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、記憶回路４６と、検出タイミング制御回路４７と、を備える。検出タイミング制御回路４７は、検出制御回路１１から供給される制御信号に基づいて、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、が同期して動作するように制御する。

検出回路４８は、例えばアナログフロントエンド回路（ＡＦＥ、Analog Front End）である。検出回路４８は、少なくとも検出信号増幅回路４２及びＡ／Ｄ変換回路４３の機能を有する信号処理回路である。検出信号増幅回路４２は、検出信号Ｖｄｅｔを増幅する回路であり、例えば、積分回路である。Ａ／Ｄ変換回路４３は、検出信号増幅回路４２から出力されるアナログ信号をデジタル信号に変換する。

信号処理回路４４は、検出回路４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理回路４４は、指Ｆｇが検出面に接触又は近接した場合に、検出回路４８からの信号に基づいて指Ｆｇや掌の表面の凹凸を検出できる。また、信号処理回路４４は、検出回路４８からの信号に基づいて生体に関する情報を検出してもよい。生体に関する情報は、例えば、指Ｆｇや掌の血管像、脈波、脈拍、血中酸素飽和度等である。

記憶回路４６は、信号処理回路４４で演算された信号を一時的に保存する。記憶回路４６は、例えばＲＡＭ（Random Access Memory）、レジスタ回路等であってもよい。

座標抽出回路４５は、信号処理回路４４において指Ｆｇの接触又は近接が検出されたときに、指Ｆｇ等の表面の凹凸の検出座標を求める論理回路である。また、座標抽出回路４５は、指Ｆｇや掌の血管の検出座標を求める論理回路である。座標抽出回路４５は、センサ部１０の各検出素子３から出力される検出信号Ｖｄｅｔを組み合わせて、指Ｆｇ等の表面の凹凸の形状を示す二次元情報を生成する。なお、座標抽出回路４５は、検出座標を算出せずにセンサ出力Ｖｏとして検出信号Ｖｄｅｔを出力してもよい。

次に、検出装置１の回路構成例について説明する。図４は、複数の検出素子を示す回路図である。図４に示すように、検出素子３は、光電変換素子３０、リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆを有する。また、検出素子３には、検出駆動線（走査線）としてリセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄが設けられ、信号読出用の配線として出力信号線ＳＬが設けられている。

リセット制御走査線ＧＬｒｓｔ、読出制御走査線ＧＬｒｄ及び出力信号線ＳＬは、それぞれ、複数の検出素子３に接続される。具体的には、リセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄは、第１方向Ｄｘ（図２参照）に延在し、第１方向Ｄｘに配列された複数の検出素子３と接続される。また、出力信号線ＳＬは、第２方向Ｄｙに延在し、第２方向Ｄｙに配列された複数の検出素子３に接続される。

リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆは、１つの光電変換素子３０に対応して設けられる。検出素子３が有する複数のトランジスタは、それぞれｎ型ＴＦＴ（Thin Film Transistor）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。

光電変換素子３０のアノードには、基準電位ＶＣＯＭが印加される。光電変換素子３０のカソードは、ノードＮ１に接続される。ノードＮ１は、容量Ｃｓ、容量Ｃａｄ、リセットトランジスタＭｒｓｔのソース又はドレインの一方及びソースフォロワトランジスタＭｓｆのゲートに接続される。容量Ｃｓ、容量Ｃａｄは、それぞれ一端側がノードＮ１に接続され、他端側が基準電位ＶＣＯＭに接続される。光電変換素子３０に光が照射された場合、光電変換素子３０から出力された信号（電荷）は、容量Ｃｓ及び容量Ｃａｄに蓄積される。

なお、図４では、容量Ｃａｄ及び容量Ｃｓは、一つの素子として記載しているが、実際には、容量Ｃａｄ及び容量Ｃｓは、異なる電極間に形成される容量で構成される。ここで、容量Ｃｓは、例えば、光電変換素子３０に接続された上部電極３４と下部電極３５（図８参照）との間に形成される容量である。容量Ｃａｄは、容量Ｃｓに付加された容量であり、アレイ基板２に設けられた第１電極８１及び第２電極８２（図８参照）の間に形成される容量である。

リセットトランジスタＭｒｓｔのゲートは、リセット制御走査線ＧＬｒｓｔに接続される。リセットトランジスタＭｒｓｔのソース又はドレインの他方には、リセット電位Ｖｒｓｔが供給される。リセットトランジスタＭｒｓｔがリセット制御信号ＲＳＴに応答してオン（導通状態）になると、ノードＮ１の電位がリセット電位Ｖｒｓｔにリセットされる。基準電位ＶＣＯＭは、リセット電位Ｖｒｓｔよりも低い電位を有しており、光電変換素子３０は、逆バイアス駆動される。

ソースフォロワトランジスタＭｓｆは、電源電位ＶＤＤが供給される端子と読出トランジスタＭｒｄ（ノードＮ２）との間に接続される。ソースフォロワトランジスタＭｓｆのゲートは、ノードＮ１に接続される。ソースフォロワトランジスタＭｓｆのゲートには、光電変換素子３０で発生した信号（電荷）が供給される。これにより、ソースフォロワトランジスタＭｓｆは、光電変換素子３０で発生した信号（電荷）に応じた信号（電圧）を読出トランジスタＭｒｄに出力する。

読出トランジスタＭｒｄは、ソースフォロワトランジスタＭｓｆのソース（ノードＮ２）と出力信号線ＳＬとの間に接続される。読出トランジスタＭｒｄのゲートは、読出制御走査線ＧＬｒｄに接続される。読出トランジスタＭｒｄが読出制御信号ＲＤに応答してオンになると、ソースフォロワトランジスタＭｓｆから出力される信号、すなわち、光電変換素子３０で発生した信号（電荷）に応じた信号電圧が、検出信号Ｖｄｅｔとして出力信号線ＳＬに出力される。

ここで、ｎ行目に属する複数の検出素子３を、検出素子３（ｎ）と表し、ｎ＋１行目に属する複数の検出素子３を、検出素子３（ｎ＋１）と表す。リセット制御走査線ＧＬｒｓｔは、第２方向Ｄｙで隣り合う検出素子３（ｎ）及び検出素子３（ｎ＋１）に接続される。つまり、１つのリセット制御走査線ＧＬｒｓｔが、第２方向Ｄｙで隣り合う複数の検出素子３（ｎ）及び検出素子３（ｎ＋１）で共有される。これにより、検出素子３（ｎ）と検出素子３（ｎ＋１）とに、共通のリセット制御信号ＲＳＴが供給される。

なお、図４に示す例では、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄは、それぞれ、２つのトランジスタが直列に接続されて構成されたいわゆるダブルゲート構造である。ただし、これに限定されず、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄは、シングルゲート構造でもよく、３つ以上のトランジスタが直列に接続されてもよい。また、１つの検出素子３の回路は、リセットトランジスタＭｒｓｔ、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄの３つのトランジスタを有する構成に限定されない。検出素子３は、２つのトランジスタを有していてもよく、４つ以上のトランジスタを有していてもよい。

図５は、検出素子の動作例を示すタイミング波形図である。図５に示すように、検出素子３は、リセット期間Ｐｒｓｔ、蓄積期間Ｐｃｈ及び読出期間Ｐｄｅｔの順に検出を実行する。電源回路１０３は、リセット期間Ｐｒｓｔ、蓄積期間Ｐｃｈ及び読出期間Ｐｄｅｔに亘って、基準電位ＶＣＯＭを光電変換素子３０のアノードに供給する。

制御回路１０２は、時刻ｔ０に、リセット制御走査線ＧＬｒｓｔに供給されるリセット制御信号ＲＳＴをハイ（高レベル電圧）とし、リセット期間Ｐｒｓｔが開始する。リセット期間Ｐｒｓｔにおいて、リセット制御信号ＲＳＴに基づいて、検出素子３（ｎ）及び検出素子３（ｎ＋１）にそれぞれ属するリセットトランジスタＭｒｓｔがオン（導通状態）となる。これにより、ノードＮ１の電位がリセット電位Ｖｒｓｔの電位に上昇する。また、読出トランジスタＭｒｄがオフ（非導通状態）であるため、ソースフォロワトランジスタＭｓｆのソース又はドレインの一方が電源電位ＶＤＤにより充電され、ノードＮ２の電位が上昇する。

制御回路１０２は、時刻ｔ１に、検出素子３（ｎ）の読出制御走査線ＧＬｒｄ（ｎ）に供給される読出制御信号ＲＤ（ｎ）をハイ（高レベル電圧）とする。これにより、検出素子３（ｎ）の読出トランジスタＭｒｄがオン（導通状態）となり、ノードＮ２の電位は、リセット電位Ｖｒｓｔ－ソースフォロワトランジスタの閾値電位Ｖｔｈ（Ｍｓｆ）となる。時刻ｔ２において出力信号線ＳＬから出力される検出信号Ｖｄｅｔ（ｎ）の電位は、リセット電位Ｖｒｓｔに応じた電位Ｖｒｓｔ´となる。

制御回路１０２は、時刻ｔ２に、読出制御信号ＲＤ（ｎ）をロウ（低レベル電圧）とする。これにより、検出素子３（ｎ）の読出トランジスタＭｒｄがオフ（非導通状態）となる。また、出力信号線ＳＬから出力される検出信号Ｖｄｅｔ（ｎ）の電位はロウ（低レベル電圧）となるように負荷が与えられている。

同様に、制御回路１０２は、時刻ｔ３に、検出素子３（ｎ＋１）の読出制御走査線ＧＬｒｄ（ｎ＋１）に供給される読出制御信号ＲＤ（ｎ＋１）をハイ（高レベル電圧）とする。これにより、検出素子３（ｎ＋１）の読出トランジスタＭｒｄがオン（導通状態）となり、ノードＮ２の電位は、リセット電位Ｖｒｓｔ－ソースフォロワトランジスタの閾値電位Ｖｔｈ（Ｍｓｆ）となる。時刻ｔ４において出力信号線ＳＬから出力される検出信号Ｖｄｅｔ（ｎ＋１）の電位は、リセット電位Ｖｒｓｔに応じた電位Ｖｒｓｔ´となる。

制御回路１０２は、時刻ｔ４に、読出制御信号ＲＤ（ｎ＋１）をロウ（低レベル電圧）とする。これにより、検出素子３（ｎ＋１）の読出トランジスタＭｒｄがオフ（非導通状態）となる。また、出力信号線ＳＬから出力される検出信号Ｖｄｅｔ（ｎ＋１）の電位はロウ（低レベル電圧）となるように負荷が与えられている。

また、制御回路１０２は、時刻ｔ４に、リセット制御信号ＲＳＴをロウ（低レベル電圧）とし、リセット期間Ｐｒｓｔが終了し、蓄積期間Ｐｃｈが開始する。蓄積期間Ｐｃｈにおいて、リセットトランジスタＭｒｓｔがオフ（非導通状態）となる。ノードＮ１の電位は、光電変換素子３０に照射された光に応じた信号が蓄積されて、（Ｖｒｓｔ－Ｖｐｈｏｔｏ）に低下する。なお、Ｖｐｈｏｔｏは、光電変換素子３０に照射された光に応じた信号（電圧変動分）である。

制御回路１０２は、時刻ｔ５に、読出制御信号ＲＤ（ｎ）をハイ（高レベル電圧）とする。これにより、検出素子３（ｎ）の読出トランジスタＭｒｄがオン（導通状態）となり、蓄積期間Ｐｃｈが終了し、読出期間Ｐｄｅｔが開始する。ノードＮ２の電位は、信号Ｖｐｈｏｔｏに応じて、（Ｖｒｓｔ´－Ｖｐｈｏｔｏ）に変化する。読出期間Ｐｄｅｔで時刻ｔ６に出力される検出信号Ｖｄｅｔ（ｎ）の電位は、時刻ｔ２に取得された検出信号Ｖｄｅｔ（ｎ）の電位から信号Ｖｐｈｏｔｏ分低下する。

検出部４０は、時刻ｔ２での検出信号Ｖｄｅｔ（ｎ）と、時刻ｔ６での検出信号Ｖｄｅｔ（ｎ）との差分の信号（Ｖｐｈｏｔｏ）に基づいて、検出素子３（ｎ）に属する光電変換素子３０に照射された光を検出できる。

同様に、制御回路１０２は、時刻ｔ７に、読出制御信号ＲＤ（ｎ＋１）をハイ（高レベル電圧）とする。これにより、検出素子３（ｎ＋１）の読出トランジスタＭｒｄがオン（導通状態）となる。ノードＮ２の電位は、信号Ｖｐｈｏｔｏに応じて、（Ｖｒｓｔ－Ｖｐｈｏｔｏ）に変化する。読出期間Ｐｄｅｔで時刻ｔ８に出力される検出信号Ｖｄｅｔ（ｎ）の電位は、時刻ｔ４に取得された検出信号Ｖｄｅｔ（ｎ）の電位から信号Ｖｐｈｏｔｏ分低下する。

検出部４０は、時刻ｔ４での検出信号Ｖｄｅｔ（ｎ＋１）と、時刻ｔ８での検出信号Ｖｄｅｔ（ｎ＋１）との差分の信号（Ｖｐｈｏｔｏ）に基づいて、検出素子３（ｎ＋１）に属する光電変換素子３０に照射された光を検出できる。

図５では、検出素子３（ｎ）、３（ｎ＋１）の動作例を示しているが、走査線駆動回路１５が、それぞれ、リセット制御走査線ＧＬｒｓｔ、読出制御走査線ＧＬｒｄを順次、時分割的に走査することで、検出領域ＡＡ全体の検出素子３で検出することができる。また、制御回路１０２は、リセット期間Ｐｒｓｔにおいて、時刻ｔ０から時刻ｔ４に亘ってリセット制御信号ＲＳＴをハイ（高レベル電圧）としているが、これに限定されない。図５Ａは、変形例４に係る検出素子の動作例を示すタイミング波形図である。図５Ａに示すように、制御回路１０２は、時刻ｔ１の前にリセット制御信号ＲＳＴをロウとし、リセット制御信号ＲＳＴが立ち下がった後に、読出制御信号ＲＤ（ｎ）、ＲＤ（ｎ＋１）を順次ハイにしてもよい。

本実施形態では、容量Ｃｓに加え、容量Ｃａｄが付加されることにより、蓄積期間ＰｃｈでのノードＮ１の電位の低下を抑制できる。これにより、ノードＮ１の電位のばらつきが抑制され、結果として、読出期間ＰｄｅｔにソースフォロワトランジスタＭｓｆから出力される信号（電圧）のばらつきが抑制される。

次に、検出素子３の平面構成及び断面構成について説明する。図６は、検出素子を示す平面図である。図６に示すように、１つの検出素子３は、リセット制御走査線ＧＬｒｓｔと、読出制御走査線ＧＬｒｄと、２つの出力信号線ＳＬとで囲まれた領域に形成される。

リセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄは、それぞれ第１方向Ｄｘに延在し、第２方向Ｄｙに並んで配置される。複数の出力信号線ＳＬは、それぞれ第２方向Ｄｙに延在し、第１方向Ｄｘに並んで配置される。

光電変換素子３０は、第２方向Ｄｙに隣接するリセット制御走査線ＧＬｒｓｔと、読出制御走査線ＧＬｒｄと、第１方向Ｄｘに隣接する２つの出力信号線ＳＬとで囲まれた領域に設けられる。光電変換素子３０は、読出制御走査線ＧＬｒｄの一部と重なって設けられる。

上部電極３４及び下部電極３５は、第３方向Ｄｚで光電変換素子３０を挟んで対向する。具体的には、光電変換素子３０は、各種配線及び各種トランジスタが設けられたアレイ基板２上に下部電極３５を介して配置される。

下部電極３５は、光電変換素子３０及び上部電極３４よりも大きい面積を有する。下部電極３５は、光電変換素子３０及び上部電極３４と重ならない部分で、コンタクトホールＨ２を介してリセットトランジスタＭｒｓｔ及びソースフォロワトランジスタＭｓｆに電気的に接続される。上部電極３４は、光電変換素子３０を覆って設けられ、コンタクトホールＨ１を介して光電変換素子３０に電気的に接続される。上部電極３４は、接続配線３６を介して基準電位供給線に接続され、基準電位ＶＣＯＭを光電変換素子３０に供給する。なお、基準電位供給線は図示を省略しているが、例えば、出力信号線ＳＬと重なって第２方向Ｄｙに延在して設けられる。

また、光電変換素子３０と重なる領域に、第１電極８１及び第２電極８２が設けられる。第１電極８１と第２電極８２との間に容量Ｃａｄが形成される。なお、光電変換素子３０、第１電極８１及び第２電極８２の詳細な構成については、後述する。

図７は、検出素子を構成するアレイ基板の平面図である。図７は、検出素子３の一部、すなわち、光電変換素子３０よりも上側の部材を除いて、模式的に示す平面図である。

図７に示すように、検出素子３において、第２方向Ｄｙに隣接するリセット制御走査線ＧＬｒｓｔと読出制御走査線ＧＬｒｄとの間に、光電変換素子３０、複数のトランジスタ及び容量Ｃａｄが設けられる。また、電源信号線ＳＬｓｆ及びリセット信号線ＳＬｒｓｔは、それぞれ第２方向Ｄｙに延在し、出力信号線ＳＬと第１方向Ｄｘに並んで配置される。

図６に示した光電変換素子３０は、各種配線及び各種トランジスタが設けられたアレイ基板２上に配置され、各種トランジスタの少なくとも一部と重なって設けられ、また、電源信号線ＳＬｓｆ、リセット信号線ＳＬｒｓｔ及び読出制御走査線ＧＬｒｄの少なくとも一部と重なる領域に設けられる。

図７に示すように、リセットトランジスタＭｒｓｔは、半導体層６１と、ソース電極６２と、ドレイン電極６３と、ゲート電極６４とを有する。半導体層６１の一端は、リセット信号線ＳＬｒｓｔに接続される。半導体層６１の他端は、接続配線ＳＬｃｎに接続される。リセット信号線ＳＬｒｓｔの、半導体層６１と接続される部分がソース電極６２として機能し、接続配線ＳＬｃｎの、半導体層６１と接続される部分がドレイン電極６３として機能する。リセット制御走査線ＧＬｒｓｔには、第２方向Ｄｙに分岐された２つの分岐部が設けられ、半導体層６１は、リセット制御走査線ＧＬｒｓｔの２つの分岐部と交差する。２つの分岐部は第１方向Ｄｘに隣り合って設けられる。リセット制御走査線ＧＬｒｓｔの２つの分岐部の、半導体層６１と重なる部分が、ゲート電極６４として機能する。半導体層６１の、リセット制御走査線ＧＬｒｓｔの２つの分岐部と重なる部分にチャネル領域が形成される。

接続配線ＳＬｃｎは、逆Ｌ字状に形成されており、第１方向Ｄｘに延在する部分と、第２方向Ｄｙに延在する部分とを含む。接続配線ＳＬｃｎの第１方向Ｄｘに延在する部分の端部は、コンタクトホールＨ２（図６参照）を介して、光電変換素子３０のカソード（ｎ型半導体層３３）に接続される。また、リセットトランジスタＭｒｓｔは、接続配線ＳＬｃｎの第２方向Ｄｙに延在する部分を介してソースフォロワトランジスタＭｓｆのゲートに接続される。つまり、接続配線ＳＬｃｎは、図４のノードＮ１に対応する。

ソースフォロワトランジスタＭｓｆは、半導体層６５と、ソース電極６７と、ドレイン電極６６と、ゲート電極６８と、を有する。半導体層６５の一端は、電源信号線ＳＬｓｆに接続される。半導体層６５の他端は、接続配線ＳＬｃｎａを介して読出トランジスタＭｒｄに接続される。電源信号線ＳＬｓｆの、半導体層６５と接続される部分がドレイン電極６６として機能し、接続配線ＳＬｃｎａの、半導体層６５と接続される部分がソース電極６７として機能する。

ゲート電極６８の一端は、コンタクトホールを介して接続配線ＳＬｃｎに接続される。半導体層６５は、ゲート電極６８と交差する。半導体層６５の、ゲート電極６８と交差する部分にチャネル領域が形成される。

このような構成により、光電変換素子３０のカソード（ｎ型半導体層３３）は、接続配線ＳＬｃｎを介して、リセットトランジスタＭｒｓｔ及びソースフォロワトランジスタＭｓｆと電気的に接続される。

読出トランジスタＭｒｄは、半導体層７１と、ソース電極７３と、ドレイン電極７２と、ゲート電極７４とを有する。半導体層７１の一端は、接続配線ＳＬｃｎａを介して、ソースフォロワトランジスタＭｓｆに接続される。半導体層７１の他端は、出力信号線ＳＬに接続される。出力信号線ＳＬの、半導体層７１と接続される部分がソース電極７３として機能する。接続配線ＳＬｃｎａの、半導体層７１と接続される部分がドレイン電極７２として機能する。読出制御走査線ＧＬｒｄには、第２方向Ｄｙに延在する２つの分岐部が接続される。２つの分岐部は第１方向Ｄｘに隣り合って設けられる。半導体層７１は、読出制御走査線ＧＬｒｄから分岐された２つの分岐部と交差する。読出制御走査線ＧＬｒｄの２つの分岐部が、ゲート電極７４として機能する。このような構成で、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄは、出力信号線ＳＬに接続される。

第１電極８１及び第２電極８２は、平面視で、光電変換素子３０と重なる領域で、かつ、リセットトランジスタＭｒｓｔ、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄと重ならない領域に設けられる。第１電極８１は、主部８１ａと、接続部８１ｂと、副部８１ｃと、連結部８１ｄと、を含む。第２電極８２は、主部８２ａと、接続部８２ｂと、副部８２ｃとを含む。主部８１ａと主部８２ａ、接続部８１ｂと接続部８２ｂ、副部８１ｃと副部８２ｃとは、それぞれ重なって設けられる。

主部８１ａと主部８２ａとは、第１電極８１及び第２電極８２を構成する各部のうち、最も大きい面積を有して形成され、出力信号線ＳＬ、接続配線ＳＬｃｎ、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄで囲まれた領域に設けられる。第２電極８２は、主部８２ａの第２方向Ｄｙ側の端部で、４つのコンタクトホールＨ３を介して、接続配線ＳＬｃｎの第１方向Ｄｘに延在する部分に接続される。これにより、第２電極８２は、接続配線ＳＬｃｎ（ノードＮ１）を介して、光電変換素子３０のカソード、リセットトランジスタＭｒｓｔ及びソースフォロワトランジスタＭｓｆのゲートに電気的に接続される。

接続部８１ｂ及び接続部８２ｂは、接続配線ＳＬｃｎの第２方向Ｄｙに延在する部分と交差して設けられる。接続部８１ｂは、第１方向Ｄｘに隣り合う主部８１ａと副部８１ｃとを接続する。接続部８２ｂは、第１方向Ｄｘに隣り合う主部８２ａと副部８２ｃとを接続する。接続部８１ｂ及び接続部８２ｂの第２方向Ｄｙでの幅は、主部８１ａ及び主部８２ａの第２方向Ｄｙでの幅よりも小さい。

副部８１ｃ及び副部８２ｃは、リセット信号線ＳＬｒｓｔと電源信号線ＳＬｓｆとの間に設けられる。副部８１ｃ及び副部８２ｃの第２方向Ｄｙでの幅は、接続部８１ｂ及び接続部８２ｂの第２方向Ｄｙでの幅よりも大きい。

連結部８１ｄは、第１方向Ｄｘに隣接する検出素子３の主部８１ａと副部８１ｃとを接続する。言い換えると、第１電極８１は、第１方向Ｄｘに配列された複数の検出素子３に重なって、第１方向Ｄｘに延在する。第１電極８１は、任意の箇所で基準電位ＶＣＯＭに接続される。また、第２電極８２は、検出素子３ごとに離隔して設けられる。

このような構成により、第１電極８１及び第２電極８２は、それぞれ、対向する主部８１ａと主部８２ａとの間に容量が形成され、さらに、対向する接続部８１ｂと接続部８２ｂ、対向する副部８１ｃと副部８２ｃとの間にも容量が形成され、全体として容量Ｃａｄが大きく形成される。ただし、これに限定されず、第１電極８１及び第２電極８２は、接続部８１ｂ、８２ｂ、副部８１ｃ、８２ｃを有さなくてもよい。

また、第１電極８１及び第２電極８２は、角部が面取りされた面取り部８１ｅ、８２ｅを有する。つまり、第１電極８１及び第２電極８２の端部には、とがった部分が形成されない。このため、第１電極８１及び第２電極８２の角部が直角に形成された場合に比べて、第１電極８１及び第２電極８２の端部での電界の集中を抑制できる。このため、検出装置１は、アレイ基板２の製造工程でのＥＳＤ（Electro-Static Discharge）の発生を抑制できる。

なお、図６及び図７に示す光電変換素子３０、容量Ｃａｄ及び各トランジスタの平面構成は、あくまで一例であり、適宜変更することができる。例えば、複数のトランジスタの配置は異なっていてもよい。例えば、本実施形態では、半導体層６５及び半導体層７１は、離隔して配置されているが、これに限定されず、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄは、１つの共通の半導体層で形成されていてもよい。

また、各トランジスタの配置に応じて、第１電極８１及び第２電極８２の配置も適切に変更してもよい。また、図６及び図７では、第２電極８２の面積が第１電極８１の面積よりも大きく設けられ、第２電極８２の外周が、第１電極８１の周囲を囲むように配置される。ただし、これに限定されず、第２電極８２と第１電極８１との面積の関係は逆であってもよいし、同じ面積であってもよい。

図８は、図７のＶＩＩＩ－ＶＩＩＩ’断面図である。なお、図８では、検出素子３が有する３つのトランジスタのうち、リセットトランジスタＭｒｓｔの断面構成を示しているが、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄの断面構成もリセットトランジスタＭｒｓｔと同様である。

基板２１は絶縁基板であり、例えば、石英、無アルカリガラス等のガラス基板が用いられる。基板２１は、第１主面Ｓ１と、第１主面Ｓ１と反対側の第２主面Ｓ２とを有する。基板２１の第１主面Ｓ１に、リセットトランジスタＭｒｓｔを含む各種トランジスタ、各種配線（走査線及び信号線）、第１電極８１、第２電極８２及び絶縁膜が設けられてアレイ基板２が形成される。光電変換素子３０は、アレイ基板２の上、すなわち、基板２１の第１主面Ｓ１側に配列される。

アンダーコート膜２２は、基板２１の第１主面Ｓ１上に設けられる。アンダーコート膜２２、絶縁膜２３、２４、２５及び絶縁膜２７は、無機絶縁膜であり、例えば、酸化シリコン（ＳｉＯ_２）や窒化シリコン（ＳｉＮ）等である。

リセットトランジスタＭｒｓｔの断面構成において、半導体層６１は、アンダーコート膜２２の上に設けられる。半導体層６１は、例えば、ポリシリコンが用いられる。ただし、半導体層６１は、これに限定されず、微結晶酸化物半導体、アモルファス酸化物半導体、低温ポリシリコン（ＬＴＰＳ：Low Temperature Polycrystalline Silicone）等であってもよい。

絶縁膜２３は、半導体層６１を覆ってアンダーコート膜２２の上に設けられる。ゲート電極６４は、絶縁膜２３の上に設けられる。なお、ソースフォロワトランジスタＭｓｆのゲート電極６８も、ゲート電極６４と同層に、絶縁膜２３の上に設けられる。絶縁膜２３は、ゲート絶縁膜であり、絶縁膜２３の材料としては、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いることができる。また、リセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄ（図６参照）もゲート電極６４と同層に設けられる。絶縁膜２４は、ゲート電極６４、６８を覆って絶縁膜２３の上に設けられる。

リセットトランジスタＭｒｓｔは、ゲート電極６４が半導体層６１の上側に設けられたトップゲート構造であるが、ゲート電極６４が半導体層６１の下側に設けられたボトムゲート構造でもよく、ゲート電極６４が半導体層６１の上側及び下側に設けられたデュアルゲート構造でもよい。

絶縁膜２４及び絶縁膜２５は、ゲート電極６４を覆って絶縁膜２３の上に設けられる。ソース電極６２及びドレイン電極６３は、絶縁膜２５の上に設けられる。ソース電極６２及びドレイン電極６３は、それぞれ、絶縁膜２３、２４、２５を貫通するコンタクトホールを介して半導体層６１と接続される。ソース電極６２及びドレイン電極６３は、例えば、チタンとアルミニウムとの積層構造であるＴｉＡｌＴｉ又はＴｉＡｌの積層膜で構成されている。

また、各種信号線（出力信号線ＳＬ（図６参照）、電源信号線ＳＬｓｆ及びリセット信号線ＳＬｒｓｔ）及び接続配線ＳＬｃｎは、ソース電極６２及びドレイン電極６３と同層に設けられる。接続配線ＳＬｃｎは、絶縁膜２４、２５を貫通するコンタクトホールを介してソースフォロワトランジスタＭｓｆのゲート電極６８に接続される。

容量Ｃａｄを形成する第１電極８１及び第２電極８２は、トランジスタ（例えば、リセットトランジスタＭｒｓｔ）を構成する各層のうち２つの層を利用して設けられる。本実施形態では、第１電極８１及び第２電極８２は、第３方向Ｄｚで、基板２１と光電変換素子３０との間に設けられる。第２電極８２は、アンダーコート膜２２の上に設けられ、第３方向Ｄｚで、絶縁膜２３を介して第１電極８１と対向する。第１電極８１は、ゲート電極６４と同層であり、ゲート電極６４と同じ材料で形成される。第２電極８２は、半導体層６１と同層であり、半導体層６１と同じ材料で形成される。

第１電極８１及び第２電極８２が、リセットトランジスタＭｒｓｔと同層に設けられるので、リセットトランジスタＭｒｓｔと異なる層に容量Ｃａｄを形成する構成に比べて、製造工程が簡易であり、検出装置１（アレイ基板２）の薄型化が可能である。

なお、第１電極８１及び第２電極８２を設ける層は、図８に示す例に限定されない。第１電極８１及び第２電極８２の一方は、例えばソース電極６２及びドレイン電極６３と同層に設けられていてもよい。或いは、第１電極８１及び第２電極８２は、アレイ基板２の上側に設けられ、光電変換素子３０とカバー部材１２２との間の層に設けられていてもよい。

絶縁膜２６は、リセットトランジスタＭｒｓｔ等の各種トランジスタ及び容量Ｃａｄを覆って絶縁膜２５の上に設けられる。絶縁膜２６は、感光性アクリル等の有機材料からなる。絶縁膜２６は、絶縁膜２５よりも厚い。絶縁膜２６は、無機絶縁材料に比べ、段差のカバレッジ性が良好であり、各種トランジスタ及び各種配線で形成される段差を平坦化することができる。

次に、光電変換素子３０の断面構成について説明する。光電変換素子３０は、絶縁膜２６の上に設けられる。具体的には、下部電極３５は、絶縁膜２６の上に設けられ、コンタクトホールＨ２を介して接続配線ＳＬｃｎに電気的に接続される。光電変換素子３０は、下部電極３５に接続される。下部電極３５は、例えば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層構造を採用することができる。下部電極３５は、基板２１と、光電変換素子３０との間に設けられるので、下部電極３５は、遮光層として機能し、光電変換素子３０への基板２１の第２主面Ｓ２側からの光の侵入を抑制できる。

光電変換素子３０は、光起電力効果を有する半導体層を含み構成される。具体的には、光電変換素子３０の半導体層は、ｉ型半導体層３１、ｐ型半導体層３２及びｎ型半導体層３３を含む。ｉ型半導体層３１、ｐ型半導体層３２及びｎ型半導体層３３は、例えば、アモルファスシリコン（ａ－Ｓｉ）である。なお、半導体層の材料は、これに限定されず、ポリシリコン、微結晶シリコン等であってもよい。

ｐ型半導体層３２は、ａ－Ｓｉに不純物がドープされてｐ＋領域を形成する。ｎ型半導体層３３は、ａ－Ｓｉに不純物がドープされてｎ＋領域を形成する。ｉ型半導体層３１は、例えば、ノンドープの真性半導体であり、ｐ型半導体層３２及びｎ型半導体層３３よりも低い導電性を有する。

基板２１の表面に垂直な方向（第３方向Ｄｚ）において、ｉ型半導体層３１は、ｎ型半導体層３３とｐ型半導体層３２との間に設けられる。本実施形態では、下部電極３５の上に、ｎ型半導体層３３、ｉ型半導体層３１及びｐ型半導体層３２の順に積層されている。

これにより、光電変換素子３０のｎ型半導体層３３は、下部電極３５及び接続配線ＳＬｃｎを介してリセットトランジスタＭｒｓｔ及びソースフォロワトランジスタＭｓｆに電気的に接続される。

上部電極３４は、ｐ型半導体層３２の上に設けられる。上部電極３４は、例えばＩＴＯ（Indium Tin Oxide）等の透光性を有する導電材料である。絶縁膜２７は、光電変換素子３０及び上部電極３４を覆って絶縁膜２６の上に設けられる。絶縁膜２７には上部電極３４と重なる領域にコンタクトホールＨ１が設けられる。

接続配線３６は、絶縁膜２７の上に設けられ、コンタクトホールＨ１を介して上部電極３４と電気的に接続される。ｐ型半導体層３２には、接続配線３６を介して基準電位ＶＣＯＭ（図４参照）が供給される。

光電変換素子３０は、絶縁膜２６の上、すなわち、複数のトランジスタ及び容量Ｃａｄの上側に設けられる。言い換えると、容量Ｃａｄを構成する第１電極８１及び第２電極８２は、光電変換素子３０の配置や形状等による規制が少ないので、複数のトランジスタと重ならない領域を利用して大きい面積で形成できる。これにより、容量Ｃａｄの容量値を大きくできる。

絶縁膜２８は、上部電極３４及び接続配線３６を覆って絶縁膜２７の上に設けられる。絶縁膜２８は、光電変換素子３０への水分の侵入を抑制する保護層として設けられる。さらに、絶縁膜２９は、複数の光電変換素子３０を覆って絶縁膜２８の上に設けられる。絶縁膜２９は、有機材料で形成されたハードコート膜である。絶縁膜２９は、光電変換素子３０や接続配線３６で形成された絶縁膜２８の表面の段差を平坦化する。

カバー部材１２２は、接着層１２５を介して各種トランジスタ及び光電変換素子３０を覆って設けられる。接着層１２５は、絶縁膜２９と、カバー部材１２２とを接着する。接着層１２５は、例えば、透光性の光学粘着シート（ＯＣＡ：Optical Clear Adhesive）である。

図９は、複数の検出素子を示す平面図である。なお、図９では、図面を見やすくするために、光電変換素子３０を二点鎖線で示している。また、図９では、２行２列の４つの検出素子３を示す。図９に示すように、第１検出素子３Ａは、ｍ行、ｎ列（以下、（ｍ、ｎ）と表す。）に位置する。第２検出素子３Ｂは、（ｍ、ｎ＋１）に位置する。第３検出素子３Ｃは、（ｍ＋１、ｎ）に位置する。第４検出素子３Ｄは、（ｍ＋１、ｎ＋１）に位置する。第１検出素子３Ａと第２検出素子３Ｂとは、第２方向Ｄｙに隣り合って設けられる。第３検出素子３Ｃは、第１検出素子３Ａと第１方向Ｄｘに隣り合って設けられる。第４検出素子３Ｄは、第３検出素子３Ｃと第２方向Ｄｙに隣り合い、かつ、第２検出素子３Ｂと第２方向Ｄｙに隣り合う。

上述したように、リセット制御走査線ＧＬｒｓｔは、第２方向Ｄｙで隣り合う複数の検出素子３で共有される。すなわち、リセット制御走査線ＧＬｒｓｔは、第１検出素子３Ａと第２検出素子３Ｂとの間に設けられ、第１検出素子３Ａ及び第２検出素子３Ｂに接続される。また、リセット制御走査線ＧＬｒｓｔは、第３検出素子３Ｃと第４検出素子３Ｄとの間に設けられ、第３検出素子３Ｃ及び第４検出素子３Ｄに接続される。

具体的には、第２方向Ｄｙに隣り合う第１検出素子３Ａ及び第２検出素子３Ｂで、複数のトランジスタ、第１電極８１、第２電極８２及び各種配線は、第１方向Ｄｘに平行な仮想線を対称軸として、リセット制御走査線ＧＬｒｓｔを挟んで対称に設けられている。第２方向Ｄｙに隣り合う第３検出素子３Ｃ及び第４検出素子３Ｄにおいても、各構成要素はリセット制御走査線ＧＬｒｓｔを挟んで対称に設けられている。また、第１方向Ｄｘに隣り合う第１検出素子３Ａと第３検出素子３Ｃとでは、複数のトランジスタ、第１電極８１、第２電極８２及び各種配線の配置関係が等しく設けられている。第１方向Ｄｘに隣り合う第２検出素子３Ｂと第４検出素子３Ｄとは、同じ配置関係となっている。

リセット制御走査線ＧＬｒｓｔから第２方向Ｄｙに分岐された分岐部は、リセット制御走査線ＧＬｒｓｔを挟んで対称に設けられる。第２方向Ｄｙの一方に延在する分岐部は、第１検出素子３Ａが有するリセットトランジスタＭｒｓｔのゲート電極６４として機能する。第２方向Ｄｙの他方に延在する分岐部は、第２検出素子３Ｂが有するリセットトランジスタＭｒｓｔのゲート電極６４として機能する。

このような構成により、１つのリセット制御走査線ＧＬｒｓｔから、第１検出素子３Ａ及び第２検出素子３Ｂに、共通のリセット制御信号ＲＳＴが供給される。同様に、第３検出素子３Ｃ及び第４検出素子３Ｄにも、共通のリセット制御信号ＲＳＴが供給される。

以上説明したように、本実施形態の検出装置１は、基板２１と、基板２１に配列された複数の光電変換素子３０と、複数の光電変換素子３０のそれぞれに対応して設けられた複数のトランジスタ（リセットトランジスタＭｒｓｔ、ソースフォロワトランジスタＭｓｆ
及び読出トランジスタＭｒｄ）と、第１方向Ｄｘに延在する複数の走査線（リセット制御走査線ＧＬｒｓｔ）と、を有する。複数の検出素子３は、それぞれ、光電変換素子３０と、光電変換素子３０と重なって設けられた複数のトランジスタを含み構成され、１つの走査線は、第１方向Ｄｘと交差する第２方向Ｄｙに隣り合う第１検出素子３Ａと第２検出素子３Ｂとの間に設けられ、第１検出素子３Ａ及び第２検出素子３Ｂに接続される。

本実施形態の検出装置１では、第２方向Ｄｙに配列された検出素子３ごとにリセット制御走査線ＧＬｒｓｔを設けた構成に比べて、リセット制御走査線ＧＬｒｓｔの数を少なくすることができる。この結果、光電変換素子３０の第２方向Ｄｙでの配置ピッチを小さくすることができるので、検出装置１は、センサ解像度を向上させることが可能である。

また、図８に示したように、光電変換素子３０は、絶縁膜２６の上に設けられ、複数のトランジスタと重なって設けられる。このため、光電変換素子３０の平面視での形状は、複数のトランジスタの配置による制約が少なく、自由度が高い。すなわち、第２方向Ｄｙで隣り合う第１検出素子３Ａ及び第２検出素子３Ｂで、複数のトランジスタが対称に設けられている構成であっても、光電変換素子３０の第２方向Ｄｙでの配置ピッチが一定になるように配列することができる。

（第２実施形態）
図１０は、第２実施形態に係る複数の検出素子を示す平面図である。以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。

図１０に示すように、第２実施形態の検出装置１Ａにおいて、リセット信号線ＳＬｒｓｔは、第１方向Ｄｘで隣り合う複数の検出素子３で共有される。すなわち、リセット信号線ＳＬｒｓｔは、第１検出素子３Ａと第３検出素子３Ｃとの間に設けられ、第１検出素子３Ａ及び第３検出素子３Ｃに接続される。また、リセット信号線ＳＬｒｓｔは、第２検出素子３Ｂと第４検出素子３Ｄとの間に設けられ、第２検出素子３Ｂ及び第４検出素子３Ｄに接続される。

具体的には、第１方向Ｄｘに隣り合う第１検出素子３Ａ及び第３検出素子３Ｃで、複数のトランジスタ、第１電極８１、第２電極８２及び各種配線は、第２方向Ｄｙに平行な仮想線を対称軸として、リセット信号線ＳＬｒｓｔを挟んで対称に設けられている。また、第２方向Ｄｙに隣り合う第１検出素子３Ａ及び第２検出素子３Ｂでは、複数のトランジスタ、第１電極８１、第２電極８２及び各種配線の配置関係が等しく設けられている。

また、複数の信号線は、第１方向Ｄｘで、出力信号線ＳＬ、電源信号線ＳＬｓｆ、リセット信号線ＳＬｒｓｔ、電源信号線ＳＬｓｆ、出力信号線ＳＬの順に配列される。出力信号線ＳＬ及び電源信号線ＳＬｓｆは、リセット信号線ＳＬｒｓｔを挟んで対称に設けられる。

リセット信号線ＳＬｒｓｔは、第１検出素子３Ａが有するリセットトランジスタＭｒｓｔの半導体層６１と接続され、かつ、第３検出素子３Ｃが有するリセットトランジスタＭｒｓｔの半導体層６１とも接続される。つまり、リセット信号線ＳＬｒｓｔの半導体層６１と接続される部分は、第１検出素子３Ａが有するリセットトランジスタＭｒｓｔのソース電極６２として機能し、かつ、第３検出素子３Ｃが有するリセットトランジスタＭｒｓｔのソース電極６２として機能する。

このような構成により、１つのリセット信号線ＳＬｒｓｔから、第１検出素子３Ａ及び第３検出素子３Ｃに、共通のリセット電位Ｖｒｓｔが供給される。同様に、第２検出素子３Ｂ及び第４検出素子３Ｄにも、共通のリセット電位Ｖｒｓｔが供給される。

本実施形態の検出装置１Ａでは、第１方向Ｄｘに配列された検出素子３ごとにリセット信号線ＳＬｒｓｔを設けた構成に比べて、リセット信号線ＳＬｒｓｔの数を少なくすることができる。この結果、光電変換素子３０の第１方向Ｄｘでの配置ピッチＰｘを小さくすることができるので、検出装置１は、センサ解像度を向上させることが可能である。

なお、本実施形態では、第１方向Ｄｘで隣り合う複数の検出素子３でリセット信号線ＳＬｒｓｔが共有されているが、これに限定されない。例えば、電源信号線ＳＬｓｆが、第１方向Ｄｘで隣り合う複数の検出素子３で共有されていてもよい。

（第３実施形態）
図１１は、第３実施形態に係る複数の検出素子を示す平面図である。図１１に示すように、第３実施形態の検出装置１Ｂにおいて、リセット制御走査線ＧＬｒｓｔは、第２方向Ｄｙで隣り合う複数の検出素子３で共有され、かつ、リセット信号線ＳＬｒｓｔは、第１方向Ｄｘで隣り合う複数の検出素子３で共有される。

つまり、第２方向Ｄｙに隣り合う第１検出素子３Ａ及び第２検出素子３Ｂで、複数のトランジスタ、第１電極８１、第２電極８２及び各種配線は、第１方向Ｄｘに平行な仮想線を対称軸として、リセット制御走査線ＧＬｒｓｔを挟んで対称に設けられている。さらに、第１方向Ｄｘに隣り合う第１検出素子３Ａ及び第３検出素子３Ｃで、複数のトランジスタ、第１電極８１、第２電極８２及び各種配線は、第２方向Ｄｙに平行な仮想線を対称軸として、リセット信号線ＳＬｒｓｔを挟んで対称に設けられている。

リセット制御走査線ＧＬｒｓｔと、第２方向Ｄｙに隣り合う第１検出素子３Ａ及び第２検出素子３Ｂとの接続構成は、上述した第１実施形態と同様である。また、リセット信号線ＳＬｒｓｔと、第１方向Ｄｘに隣り合う第１検出素子３Ａ及び第３検出素子３Ｃとの接続構成は、上述した第２実施形態と同様である。

本実施形態の検出装置１Ｂでは、光電変換素子３０の第１方向Ｄｘでの配置ピッチ及び第２方向Ｄｙでの配置ピッチを小さくすることができるので、検出装置１は、センサ解像度を向上させることが可能である。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。

１、１Ａ、１Ｂ 検出装置
２ アレイ基板
３、３（ｎ）、３（ｎ＋１） 検出素子
３Ａ 第１検出素子
３Ｂ 第２検出素子
３Ｃ 第３検出素子
３Ｄ 第４検出素子
１０ センサ部
１５ 走査線駆動回路
１６ 信号線選択回路
２１ 基板
２２ アンダーコート膜
２３、２４、２５、２６、２７、２８、２９ 絶縁膜
３０ 光電変換素子
８１ 第１電極
８２ 第２電極
ＡＡ 検出領域
Ｃｓ、Ｃａｄ 容量
ＧＡ 周辺領域
ＧＬｒｓｔ リセット制御走査線
ＧＬｒｄ 読出制御走査線
ＳＬ 出力信号線
ＳＬｓｆ 電源信号線
ＳＬｒｓｔ リセット信号線
Ｖｒｓｔ リセット電位
Ｍｒｓｔ リセットトランジスタ
Ｍｓｆ ソースフォロワトランジスタ
Ｍｒｄ 読出トランジスタ

Claims (5)

1. 基板と、
   前記基板に配列された複数の光電変換素子と、
   複数の前記光電変換素子のそれぞれに対応して設けられた複数のトランジスタと、
   第１方向に延在する複数の走査線と、を有し、
   複数の検出素子は、それぞれ、前記光電変換素子と、前記光電変換素子と重なって設けられた複数の前記トランジスタと、を含み構成され、
   １つの前記走査線は、前記第１方向と交差する第２方向に隣り合う第１検出素子と第２検出素子との間に設けられ、前記第１検出素子及び前記第２検出素子に接続され、
   前記検出素子は、それぞれ、ソースフォロワトランジスタ、リセットトランジスタ及び読出トランジスタを含み、
   前記走査線は、前記リセットトランジスタにリセット制御信号を供給するリセット制御走査線であり、
   前記第２方向に隣り合う前記第１検出素子及び前記第２検出素子が有する２つの前記リセットトランジスタは、１つの前記リセット制御走査線に電気的に接続され、
   前記リセットトランジスタがオンとなる連続した期間に、前記第１検出素子の前記読出トランジスタと、前記第２検出素子の前記読出トランジスタとが、順次オンになる
   検出装置。
2. 前記第２方向に隣り合う前記第１検出素子及び前記第２検出素子で、前記第１検出素子が有する複数の前記トランジスタと、前記第２検出素子が有する複数の前記トランジスタとが、前記リセット制御走査線を挟んで対称に設けられる
   請求項１に記載の検出装置。
3. 前記第２方向に延在し、前記光電変換素子又は複数の前記トランジスタのいずれかに信号を供給する複数の信号線を有し、
   前記第１検出素子と前記第１方向に隣り合う第３検出素子を有し、
   １つの前記信号線は、前記第１方向に隣り合う前記第１検出素子と前記第３検出素子との間に設けられ、前記第１検出素子及び前記第３検出素子に接続される
   請求項１又は請求項２に記載の検出装置。
4. 前記第１方向に隣り合う前記第１検出素子及び前記第３検出素子で、前記第１検出素子が有する複数の前記トランジスタと、前記第３検出素子が有する複数の前記トランジスタとが、前記信号線を挟んで対称に設けられる
   請求項３に記載の検出装置。
5. 前記信号線は、前記リセットトランジスタにリセット電位を供給するリセット信号線であり、
   前記第１方向に隣り合う前記第１検出素子及び前記第３検出素子が有する２つの前記リセットトランジスタは、１つの前記リセット信号線に電気的に接続される
   請求項３又は請求項４に記載の検出装置。

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