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JP7448728B2 - 半導体装置 - Google Patents
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Description

本開示は、半導体装置に関し、特に、ＩＩＩ族窒化物半導体を用いたＩＩＩ族窒化物半導体装置に関する。
ＩＩＩ族窒化物半導体、特に、窒化ガリウム（ＧａＮ）または窒化アルミニウムガリウム（ＡｌＧａＮ）を用いたＩＩＩ族窒化物半導体装置は、材料のバンドギャップの広さから、高い絶縁破壊電圧を有する。また、ＩＩＩ族窒化物半導体装置では、ＡｌＧａＮ／ＧａＮ等のヘテロ構造が容易に形成される。
ＡｌＧａＮ／ＧａＮヘテロ構造では、材料間での格子定数差から発生するピエゾ分極とＡｌＧａＮおよびＧａＮの自発分極とにより、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に高濃度の電子（以下「二次元電子ガス層」と称する）によるチャネルが形成される。この二次元電子ガス層のチャネルを利用したＩＩＩ族窒化物半導体装置は、電子飽和速度が比較的高く、かつ、耐絶縁性が比較的高く、熱伝導率も比較的高いことから、高周波パワーデバイスに応用されている。そして、ＡｌＧａＮに対してショットキー接合した電極をゲート電極として用いることが必要となる。
これらのＩＩＩ族窒化物半導体装置において特性を高めるため、ゲート電極においては、高温動作における電極の劣化の低減と逆方向リーク電流の低減とが必要である。そのため、ゲート電極に用いる材料には、高融点で仕事関数の高い材料が用いられるとよい。この材料が用いられることにより、ゲート電極の耐熱性とショットキー障壁の高さとが出来る限り高くされるとよい。このようにして、高温動作における電極の劣化と逆方向リーク電流とが低減されることで、信頼性を高くすることができる。
また、ＩＩＩ族窒化物半導体装置の特有の課題である電流コラプスと呼ばれる現象の低減が必要である。電流コラプスは、大電流かつ高電圧のストレスが印加されることでオン抵抗が増大する現象である。この現象は、高電圧のストレスによって加速された電子が、ＩＩＩ族窒化物半導体装置内部の結晶欠陥および膜界面に存在する準位に捕獲されることにより発生する。
特許文献１には、＋ｃ面方向（＜０００１＞方向）のｎ型ＧａＮ層の上に、高融点であるスパッタ法により成膜したＮａＣｌ構造のＮ／Ｔａ比＝１．００の窒化タンタル（ＴａＮ）層を備え、ｎ型ＧａＮ層とＴａＮ層とはショットキー接合している半導体装置が開示されている。この構成により、ＮａＣｌ構造のＮ／Ｔａ比＝１．００のＴａＮは、材料としての仕事関数が５．４ｅＶと高いだけでなく、ｎ型ＧａＮ層とのａ軸方向の格子定数差が少ないため仕事関数が最大となり、すなわちショットキー障壁が最大となる。そのため、耐熱性を高くショットキー障壁を高くすることができ、信頼性の高いゲート電極を得ることができる。
図２９は、特許文献２に係る半導体装置（ＩＩＩ族窒化物半導体装置）のゲート電極近傍の構成を示す断面図である。図２９に示すように、特許文献２に係る半導体装置には、基板１０１の上に、バッファ層１０２と、ＧａＮ層１０３ａと、ＡｌＧａＮ層１０４ａと、が順に設けられている。この半導体装置は、ヘテロ構造によりＧａＮ層１０３ａ側に二次元電子ガス層１０５を備えている。また、ＡｌＧａＮ層１０４ａの上に第１絶縁層２１１と、第１絶縁層２１１にはＡｌＧａＮ層１０４ａが露出するように第１絶縁層２１１が除去された第１開口部２１１ａと、が設けられている。さらに、第１絶縁層２１１の上および第１開口部２１１ａを覆うように設けられたゲート絶縁層２０４と、第１開口部２１１ａを覆うようにゲート絶縁層２０４の上にＴａＮ層４１１ａと、が設けられている。ゲート絶縁層２０４の上とＴａＮ層４１１ａの上とを覆うように第２絶縁層２１２が設けられ、第２絶縁層２１２にはＴａＮ層４１１ａの一部が露出するように第２絶縁層２１２が除去された第２開口部２１２ｂが設けられている。第２開口部２１２ｂを覆うように窒化チタン層（ＴｉＮ層４１１ｂ）と、第１配線層４１１ｃと、が順に積層され、つまりこの半導体装置は、ＴａＮ層４１１ａと、ＴｉＮ層４１１ｂと、第１配線層４１１ｃと、からなるゲート電極４１１を備えている。特許文献２に係る半導体装置は、ゲート絶縁層２０４を備えたＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造であるが、ＭＥＳ（ＭＥｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造として利用されてもよい。この場合は、特許文献２に係る半導体装置は、ＴａＮ層４１１ａとＡｌＧａＮ層１０４ａとがショットキー接合されても、特許文献１に記載されているように耐熱性が高くショットキー障壁を高くすることができ、信頼性の高いゲート電極を得ることができる。
特開２００６－１９０７４９号公報 特開２０１３－２０１３７０号公報
上記特許文献２によれば、ＴａＮ層４１１ａと、ＴｉＮ層４１１ｂと、第１配線層４１１ｃと、からなるゲート電極４１１が示されている。特許文献２に記載された方法では、製造工程中の熱履歴により、ＡｌＧａＮ層１０４ａまたは第１絶縁層２１１の内部へ第１配線層４１１ｃの金属原子が拡散すると、準位が発生する。発生した準位によって、ショットキー障壁高さが低下したり、ソース電極とドレイン電極との間に高電圧が印加された時に電流コラプスにより電子がトラップされてオン抵抗が増大したりする。そのため、製造工程中の熱履歴により２５０℃～５００℃程度の温度が与えられても、第１配線層４１１ｃの金属原子が第１配線層４１１ｃからＡｌＧａＮ層１０４ａまたは第１絶縁層２１１へ拡散しないようにＴａＮ層４１１ａの層厚と、ＴｉＮ層４１１ｂの層厚と、が考慮される必要がある。しかしながら、特許文献１および２においては、ＴａＮ層４１１ａの層厚規定と、ＴｉＮ層４１１ｂの層厚規定と、がなく、ＡｌＧａＮ層１０４ａまたは第１絶縁層２１１への第１配線層４１１ｃの金属原子の拡散を抑制するバリア性が不明瞭である。
本開示は、このような課題を鑑みてなされたものであり、信頼性が高く、低オン抵抗なゲート電極を有する半導体装置を提供することを目的とする。
上記目的を達成するために、本開示に係る半導体装置の一態様は、基板と、基板の上に設けられた第１窒化物半導体層と、第１窒化物半導体層と比べてバンドギャップが大きく、第１窒化物半導体層の上に設けられた第２窒化物半導体層と、第２窒化物半導体層の上に設けられた第１絶縁層と、間隔を空けて設けられ、それぞれが第１絶縁層を貫通して第１窒化物半導体層に電気的に接続されたソース電極およびドレイン電極と、ソース電極とドレイン電極との間において、第２窒化物半導体層が露出するように第１絶縁層に設けられた開口部と、ソース電極およびドレイン電極と間隔を空けて設けられ、開口部で第２窒化物半導体層に接触するゲート電極と、を有し、ゲート電極は、ＴａＮからなり、層厚がＺ１であり、第２窒化物半導体層にショットキー接合する第１バリア層と、第１バリア層の上に接触して設けられ、ＴｉＮまたはＷＮからなり、層厚がＺ２である第２バリア層と、第２バリア層の上に接触して設けられた配線層と、を含み、Ｚ１およびＺ２は、２００ｎｍ≧Ｚ１＋Ｚ２≧５０ｎｍ、Ｚ１＜Ｚ２、および、５０ｎｍ＞Ｚ１＞３ｎｍを満たす。
本開示に係る半導体装置によると、信頼性が高く、低オン抵抗なゲート電極を有する半導体装置を得ることができる。
図１は、実施の形態１に係る半導体装置の構成を示す断面図である。 図２は、図１の領域ＩＩを拡大して示す断面図である。 図３は、実施の形態１の検討例に係る半導体装置が有するゲート電極近傍を示す断面図である。 図４は、実施の形態１の検討例に係る半導体装置におけるゲート電極の逆方向リーク電流と高電圧時のオン抵抗／低電圧時のオン抵抗とのＴｉＮ層の層厚依存性結果を示す図である。 図５は、実施の形態１の検討例に係る半導体装置におけるゲート電極の逆方向リーク電流と高電圧時のオン抵抗／低電圧時のオン抵抗とのＴｉＮ層の層厚依存性結果を示す他の図である。 図６は、実施の形態１に係る半導体装置の製造方法の工程を示す断面図である。 図７は、実施の形態１に係る半導体装置の製造方法の工程を示す断面図である。 図８は、実施の形態１に係る半導体装置の製造方法の工程を示す断面図である。 図９は、実施の形態１に係る半導体装置の製造方法の工程を示す断面図である。 図１０は、実施の形態１に係る半導体装置の製造方法の工程を示す断面図である。 図１１は、実施の形態１に係る半導体装置の製造方法の工程を示す断面図である。 図１２は、実施の形態１に係る半導体装置の製造方法の工程を示す断面図である。 図１３は、実施の形態１に係る半導体装置の製造方法の工程を示す断面図である。 図１４は、実施の形態２に係る半導体装置の断面図である。 図１５は、実施の形態２に係る変形例１の半導体装置のゲート電極近傍の構成を示す断面図である。 図１６は、実施の形態２に係る変形例２の半導体装置のゲート電極近傍の構成を示す断面図である。 図１７は、実施の形態２に係る変形例３の半導体装置のゲート電極近傍の構成を示す断面図である。 図１８は、図１７の領域ＸＶＩＩＩを拡大して示す断面図である。 図１９は、実施の形態２に係る変形例４の半導体装置のゲート電極近傍の構成を示す断面図である。 図２０は、実施の形態２に係る半導体装置の製造方法の工程を示す断面図である。 図２１は、実施の形態２に係る半導体装置の製造方法の工程を示す断面図である。 図２２は、実施の形態２に係る半導体装置の製造方法の工程を示す断面図である。 図２３は、実施の形態２に係る半導体装置の製造方法の工程を示す断面図である。 図２４は、実施の形態２に係る半導体装置の製造方法の工程を示す断面図である。 図２５は、実施の形態２に係る半導体装置の製造方法の工程を示す断面図である。 図２６は、実施の形態２に係る半導体装置の製造方法の工程を示す断面図である。 図２７は、実施の形態２に係る半導体装置の製造方法の工程を示す断面図である。 図２８は、実施の形態２に係る半導体装置の製造方法の工程を示す断面図である。 図２９は、特許文献２に係る半導体装置のゲート電極近傍の構成を示す断面図である。
発明者らは、信頼性が高く、低オン抵抗なゲート電極を有する半導体装置を提供すべく、鋭意検討、実験を重ねた。その結果、発明者らは、下記半導体装置等に想到した。
以下、本開示の一態様に係る半導体装置等の具体例について、図面を参照しながら説明する。ここで示す実施の形態は、いずれも本開示の一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、構成要素、構成要素の配置および接続形態、並びに、ステップ（工程）およびステップの順序等は、一例であって本開示を限定する趣旨ではない。よって、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
また、本明細書において、半導体装置の構成における「上」および「下」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構造における積層順を基に相対的な位置関係により規定される用語である。また、「上」および「下」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
また、本明細書および図面において、ｘ軸、ｙ軸およびｚ軸は、三次元直交座標系の三軸を示している。各実施の形態では、半導体装置が有する基板が含む上面に平行な二軸をｘ軸およびｙ軸とし、この上面に直交する方向をｚ軸方向としている。以下で説明する実施の形態において、ｚ軸正方向を上と記載し、ｚ軸負方向を下と記載する場合がある。
また、本明細書において「平面視」とは、半導体装置が有する基板をｚ軸正方向から見たときのことをいう。
（実施の形態１）
まず、実施の形態１に係る半導体装置について、図１および図２を用いて説明する。図１は、実施の形態１に係る半導体装置１００Ａの構成を示す断面図である。図２は、図１の領域ＩＩを拡大して示す断面図である。本実施の形態では、半導体装置１００Ａがショットキー接合ゲート構造を備えた高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）である場合について説明する。
図１に示すように、半導体装置１００Ａは、基板１０１と、バッファ層１０２と、第１窒化物半導体層１０３と、第２窒化物半導体層１０４と、二次元電子ガス層１０５と、第１絶縁層２０１と、開口部（ここでは第１開口部２０１ａ）と、第２絶縁層２０２と、第２開口部２０２ｂと、第３開口部２０２ｃと、第４開口部２０２ｄと、オーミック電極３０１ａおよび第２配線層３０１ｂからなるソース電極３０１と、オーミック電極３０２ａおよび第２配線層３０２ｂからなるドレイン電極３０２と、第１バリア層４０１ａ、第２バリア層４０１ｂおよび配線層（ここでは第１配線層４０１ｃ）を含むゲート電極４０１と、第３バリア層５０１ｂおよび第３配線層５０１ｃからなるフィールドプレート電極５０１と、を備える。
基板１０１は、本実施の形態において、例えば、Ｓｉからなる基板である。基板１０１は、Ｓｉからなる基板に限らず、サファイア（Ｓａｐｐｈｉｒｅ）、ＳｉＣ、ＧａＮ、または、ＡｌＮ等からなる基板であってもよい。
バッファ層１０２は、基板１０１の上に設けられている。本実施の形態において、バッファ層１０２は、例えば、層厚が２μｍのＩＩＩ族窒化物半導体層であって、より具体的には、ＡｌＮおよびＡｌＧａＮで構成される複数の積層構造からなるＩＩＩ族窒化物半導体層である。また、層厚とは、ｚ軸方向の層の厚みである。バッファ層１０２は、その他に、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、または、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体の単層もしくは複数層によって構成されていてもよい。
第１窒化物半導体層１０３は、基板１０１の上に設けられており、より具体的には、バッファ層１０２の上に設けられている。本実施の形態において、第１窒化物半導体層１０３は、例えば、層厚が２００ｎｍのＧａＮによって構成される。なお、第１窒化物半導体層１０３は、ＧａＮに限らず、ＩｎＧａＮ、ＡｌＧａＮ、または、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体によって構成されていてもよく、また、第１窒化物半導体層１０３には、ｎ型の不純物が含まれていてもよい。
第２窒化物半導体層１０４は、第１窒化物半導体層１０３と比べてバンドギャップが大きく第１窒化物半導体層１０３の上に設けられている。本実施の形態において、第２窒化物半導体層１０４は、例えば、層厚が２０ｎｍのＡｌ組成比が２５％のＡｌＧａＮによって構成される。なお、「Ａｌ組成比が２５％」とは、Ａｌ０．２５Ｇａ０．７５Ｎであることを示す。第２窒化物半導体層１０４と第１窒化物半導体層１０３とのヘテロ界面の第１窒化物半導体層１０３側には、高濃度の二次元電子ガスが発生し、二次元電子ガス層１０５のチャネルが形成される。
なお、第２窒化物半導体層１０４は、ＡｌＧａＮに限らず、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体によって構成されていてもよく、また、第２窒化物半導体層１０４には、ｎ型の不純物が含まれていてもよい。
なお、第２窒化物半導体層１０４の上にはキャップ層として、例えばＧａＮからなる層厚が約１ｎｍ以上２ｎｍ以下のキャップ層が設けられてもよい。つまり、第２窒化物半導体層１０４と第１絶縁層２０１との間には、このようなキャップ層が設けられてもよい。また、第１窒化物半導体層１０３と第２窒化物半導体層１０４との間にスペーサ層として、例えば、ＡｌＮからなる層厚が約１ｎｍのスペーサ層が設けられてもよい。
オーミック電極３０１ａおよび３０２ａは、第２窒化物半導体層１０４の上に対向するように設けられている。本実施の形態において、オーミック電極３０１ａおよび３０２ａはそれぞれ、例えば、Ｔｉ膜とＡｌ膜とを順に積層した積層構造からなる多層電極膜であるが、これに限らない。また、オーミック電極３０１ａおよび３０２ａはそれぞれ、二次元電子ガス層１０５と電気的にオーミック接続されている。
なお、オーミック電極３０１ａおよび３０２ａの下には、第２窒化物半導体層１０４および第１窒化物半導体層１０３の一部を除去したリセス、並びに、Ｓｉなどのドナーを含んだｎ型の不純物を含んだコンタクト層の少なくとも一方が設けてられもよい。また、ｎ型の不純物を含んだコンタクト層は、プラズマ処理、イオン注入および再成長等により形成されてもよい。
第１絶縁層２０１は、第２窒化物半導体層１０４の上に設けられている。本実施の形態においては、第１絶縁層２０１は、第２窒化物半導体層１０４の上と、オーミック電極３０１ａの一部と、オーミック電極３０２ａの一部と、を覆うように設けられている。本実施の形態において、第１絶縁層２０１は、例えば、層厚が１００ｎｍのＳｉＮによって構成される。
第１開口部２０１ａは、ソース電極３０１とドレイン電極３０２との間において、第２窒化物半導体層１０４が露出するように第１絶縁層２０１に設けられた開口部の一例である。本実施の形態においては、第１開口部２０１ａは、オーミック電極３０１ａおよび３０２ａの間にある第１絶縁層２０１を除去して形成されており、第２窒化物半導体層１０４が露出するように設けられている。
第１バリア層４０１ａは、第１開口部２０１ａと第１絶縁層２０１の一部とを覆うように、第１開口部２０１ａにより露出した第２窒化物半導体層１０４と第１絶縁層２０１の一部との上に設けられている。ここで、図２に示すように、第１バリア層４０１ａの層厚ｔ１をＺ１とする。本実施の形態において、第１バリア層４０１ａは、例えば、第１バリア層４０１ａの層厚ｔ１（Ｚ１）が３０ｎｍの（１１１）面のみに配向したＮａＣｌ型構造のＮ／Ｔａ比＝１．００のＴａＮによって構成される。また、第１バリア層４０１ａと第２窒化物半導体層１０４とは、ショットキー接合されている。層厚ｔ１を示すＺ１は、５０ｎｍ＞Ｚ１＞３ｎｍを満たす。
なお、Ｚ１は、スパッタ法によってＴａＮ（第１バリア層４０１ａ）が形成された場合は、ＴａＮを（１１１）面のみに配向したＮａＣｌ構造とするため、Ｚ１＞１０ｎｍであるとよい。なお、原子層堆積法によってＴａＮ（第１バリア層４０１ａ）が形成された場合は、上記層厚の限りではないが、生産性が低いという課題がある。
なお、第１バリア層４０１ａは、（１１１）面のみに配向したＮａＣｌ型構造のＮ／Ｔａ比＝０．７０～１．００のＴａＮとしてもよい。このようにすることで、特許文献１に記載されているようにショットキー障壁高さを高くすることができる。
また、ＮａＣｌ型構造のＮ／Ｔａ比＝０．７０～１．００であるＴａＮの近接する金属原子間の距離（つまりは格子定数）は０．３１０ｎｍ以上０．３１５ｎｍ以下となる。ＡｌＧａＮの格子定数は０．３１１ｎｍ以上０．３１９ｎｍ以下である。よって、ＴａＮからなる第１バリア層４０１ａとＡｌＧａＮからなる第２窒化物半導体層１０４との原子間の距離の差を小さくすることができる。そのため、第１バリア層４０１ａに転位が形成されにくいので、第１配線層４０１ｃの金属原子が第１バリア層４０１ａの転位を介して拡散することを低減できる。
第２絶縁層２０２は、第１絶縁層２０１の上と、第１バリア層４０１ａと、を覆うように設けられている。より具体的には、第２絶縁層２０２は、第１絶縁層２０１の上と、第１バリア層４０１ａの一部の上と、を覆うように設けられている。本実施の形態において、第２絶縁層２０２は、酸素含有率１％以下の材料で構成されているとよく、例えば、層厚が１５０ｎｍのＳｉＮによって構成される。なお、第２絶縁層２０２は、ＳｉＮに限らず、ＳｉＣ、または、ＳｉＣＮであってもよい。
第２開口部２０２ｂは、第２絶縁層２０２を除去して形成されており、平面視で第１開口部２０１ａの範囲を覆うように、かつ、第１バリア層４０１ａが露出するように設けられている。この場合、平面視で第１開口部２０１ａは、より大きいサイズの第２開口部２０２ｂに包含されるように配置されている。
なお、第２開口部２０２ｂは、平面視で第１開口部２０１ａの範囲を覆うように設けられているが、これに限らず第２開口部２０２ｂのドレイン電極３０２側の端部が第１開口部２０１ａの内側に位置していてもよい。つまりこの場合、平面視で、図１に示す半導体装置１００Ａに比べて第２開口部２０２ｂのサイズがより小さくなる。このように第１配線層４０１ｃの金属原子が拡散する経路となり得る第２開口部２０２ｂのサイズをより小さくすることで、ドレイン電極３０２側の第１絶縁層２０１と第２窒化物半導体層１０４との中への第１配線層４０１ｃの金属原子の拡散をさらに低減できる。
第２バリア層４０１ｂと第１配線層４０１ｃとは、第２バリア層４０１ｂ、および、第１配線層４０１ｃの順に積層されている。第２バリア層４０１ｂは、第２開口部２０２ｂを覆うように、第２開口部２０２ｂにより露出した第１バリア層４０１ａと第２絶縁層２０２の一部との上に、第１バリア層４０１ａに接触して設けられている。さらに、第１配線層４０１ｃは、第２バリア層４０１ｂの上に接触して設けられている。なお、第１配線層４０１ｃは、第２バリア層４０１ｂの上に接触して設けられた配線層の一例である。これにより、第１バリア層４０１ａ、第２バリア層４０１ｂおよび第１配線層４０１ｃを含むゲート電極４０１が形成される。
本実施の形態において、第２バリア層４０１ｂは、例えば、第２バリア層４０１ｂの層厚ｔ２（図２参照）が５０ｎｍのＴｉＮまたはＷＮからなる層である。なお、以下では、第２バリア層４０１ｂの層厚ｔ２をＺ２とする。第１配線層４０１ｃは、例えば、層厚が４５０ｎｍのＡｌによって構成される。
なお、第２バリア層４０１ｂは、ＴｉＮまたはＷＮの単層に限らず、ＴｉＮとＷＮとで構成される複数の積層構造としてもよい。なお、第１配線層４０１ｃは、Ａｌに限らず、Ｗ、Ａｕ、または、Ｃｕであってもよいし、これらの元素を含んだ化合物でもよいし、これらの元素によって構成される複数の積層構造からなる多層電極膜であってもよい。
なお、第２バリア層４０１ｂは、ＴｉＮによって構成される場合、ＮａＣｌ型構造のＮ／Ｔｉ比＝１．００～１．２０のＴｉＮとしてもよい。もしくは第２バリア層４０１ｂは、ＷＮによって構成される場合、ＮａＣｌ型構造のＮ／Ｗ比＝０．１０のＷＮとしてもよい。このようにすることで、第２バリア層４０１ｂは（１１１）面のみに配向したＮａＣｌ型構造のＮ／Ｔａ比＝１．００のＴａＮからなる第１バリア層４０１ａの上に設けられるため、第２バリア層４０１ｂが（１１１）面のみに配向した結晶構造となることができる。また、（１１１）面のみに配向したＴｉＮまたはＷＮからなる第２バリア層４０１ｂの近接する金属原子間の距離（格子定数）はそれぞれ、０．３０２ｎｍまたは０．２９８ｎｍ程度である。また、Ｎ／Ｔａ比＝１．００のＴａＮからなる第１バリア層４０１ａの近接する金属原子間の距離（格子定数）は０．３１５ｎｍである。このように、第２バリア層４０１ｂと第１バリア層４０１ａとの近接する金属原子間の距離の差が小さいため、第２バリア層４０１ｂに転位が形成されにくい。そのため、第１配線層４０１ｃの金属原子の第２バリア層４０１ｂの転位を介した金属拡散が低減される。
また、第２バリア層４０１ｂの結晶構造を（１１１）面のみに配向したＮａＣｌ型構造とすることで、第２バリア層４０１ｂの上に設ける第１配線層４０１ｃの結晶構造が（１１１）面のみに配向した結晶構造となることが容易となる。第１配線層４０１ｃが層厚が４５０ｎｍのＡｌによって構成される場合、第１配線層４０１ｃの結晶構造が（１１１）面のみに配向したＦＣＣ型構造となり、近接する金属原子間の距離は０．２８６ｎｍである。このようにすることで、第１配線層４０１ｃの抵抗の低減や信頼性を向上することができる。
また、ＴａＮからなる第１バリア層４０１ａ、ＴｉＮまたはＷＮからなる第２バリア層４０１ｂ、および、Ａｌからなる第１配線層４０１ｃのように、下層から上層に向かって近接する金属原子間の距離が徐々に小さくなる構造となっているため、第１配線層４０１ｃに転位が形成されにくい。そのため、さらに第１配線層４０１ｃの抵抗の低減および信頼性を向上することができる。
上記の通り、本実施の形態に係るゲート電極４０１は、第１バリア層４０１ａ、第２バリア層４０１ｂおよび第１配線層４０１ｃを含む電極である。また、図１が示すように、ゲート電極４０１は、ソース電極３０１およびドレイン電極３０２と間隔を空けて設けられ、第１開口部２０１ａで第２窒化物半導体層１０４に接触する電極である。換言すると、ゲート電極４０１は、第１絶縁層２０１および第２絶縁層２０２を貫通して、第２窒化物半導体層１０４に接触する電極である。
ここで、第１バリア層４０１ａと、第２バリア層４０１ｂと、第２絶縁層２０２と、の位置関係について説明する。
第１バリア層４０１ａと第２バリア層４０１ｂとは第１開口部２０１ａからドレイン電極３０２に向かう途中で分岐する。より具体的には、第１バリア層４０１ａと第２バリア層４０１ｂとは、図２で破線の丸として記載されている分岐点ｐ２で分岐する。第１開口部２０１ａからドレイン電極３０２に向かう方向とは、ｘ軸正方向である。つまり、第１バリア層４０１ａと第２バリア層４０１ｂとは、分岐点ｐ２よりもｘ軸負側では接しており、分岐点ｐ２よりもｘ軸正側では分岐して離れている。また、第２絶縁層２０２は、分岐点ｐ２とドレイン電極３０２との間の、第１バリア層４０１ａの上から第１絶縁層２０１の上に延伸して設けられている、と言える。つまり、分岐点ｐ２よりもｘ軸正側では、第２絶縁層２０２の一部は、第１バリア層４０１ａと第２バリア層４０１ｂとで挟まれている。
フィールドプレート電極５０１は、開口部の一例である第１開口部２０１ａとドレイン電極３０２との間の第２絶縁層２０２の上に設けられた電極である。フィールドプレート電極５０１を構成する第３バリア層５０１ｂと第３配線層５０１ｃとは、第３バリア層５０１ｂ、および、第３配線層５０１ｃの順に積層されている。第３バリア層５０１ｂは、第２開口部２０２ｂとドレイン電極３０２との間の第２絶縁層２０２の上の一部に設けられている。これにより、第３バリア層５０１ｂおよび第３配線層５０１ｃからなるフィールドプレート電極５０１が形成される。また、フィールドプレート電極５０１は、ソース電極３０１の電位に接続されている。この場合、フィールドプレート電極５０１は、ソース電極３０１と同電位を示す。
第３バリア層５０１ｂは、第２バリア層４０１ｂと同様の構成であるとよいが、これに限らない。また、第３配線層５０１ｃは、第１配線層４０１ｃと同様の構成であるとよいが、これに限らない。
なお、図示されないが、基板１０１が含む上面（ｚ軸正側の主面）の垂直方向（ｚ軸方向）において、フィールドプレート電極５０１の最上面位置は、ドレイン電極３０２に最近接する第２バリア層４０１ｂの側面の下端位置ｐ１より下方であってもよい。フィールドプレート電極５０１の最上面位置とは、図２が示すフィールドプレート電極５０１の最上面５０１ｔの位置である。また、第２バリア層４０１ｂの側面とは、ここでは、ｙｚ平面と平行な第２バリア層４０１ｂの面であり、ドレイン電極３０２に最近接する側面とは、最もドレイン電極３０２と距離が短い側面である。図２には、第２バリア層４０１ｂの側面の下端位置ｐ１が破線の丸で示されている。この場合、図示されないが、最上面５０１ｔの位置は、第２バリア層４０１ｂの側面の下端位置ｐ１より下側（ｚ軸負側）に位置していてもよい。このようにすることで、フィールドプレート電極５０１とゲート電極４０１とが対向する面積を小さくできるため、フィールドプレート電極５０１とゲート電極４０１との静電容量を小さくすることができる。なお、本実施の形態においては、図２が示すように、フィールドプレート電極５０１の最上面位置は、下端位置ｐ１より上側（ｚ軸正側）に位置している。
なお、本実施の形態においては、基板１０１が含む上面の垂直方向において、フィールドプレート電極５０１の最下面位置は、ドレイン電極３０２に最近接する第２バリア層４０１ｂの側面の下端位置ｐ１より下方に設けられている。フィールドプレート電極５０１の最下面位置とは、図２が示すフィールドプレート電極５０１の最下面５０１ｕの位置である。つまりこの場合、図２が示すように、最下面５０１ｕの位置は、第２バリア層４０１ｂの側面の下端位置ｐ１より下側（ｚ軸負側）に位置している。このようにすることで、ドレイン電極３０２に最近接する第１バリア層４０１ａ下端の電界をより緩和することができる。
なお、本実施の形態においては、フィールドプレート電極５０１の一部の材料は、第２バリア層４０１ｂの材料と同一である。より具体的には、第２バリア層４０１ｂの材料と第３バリア層５０１ｂの材料とは同一であり、第１配線層４０１ｃの材料と第３配線層５０１ｃの材料とは同一である。このようにすることで、ゲート電極４０１とフィールドプレート電極５０１を同時に形成可能である。
なお、フィールドプレート電極５０１は、下層と上層とを含む複数層で構成されている。より具体的には、フィールドプレート電極５０１は、下層である第３バリア層５０１ｂと上層である第３配線層５０１ｃとで構成されている。上記の通り、フィールドプレート電極５０１を構成する第３バリア層５０１ｂおよび第３配線層５０１ｃはそれぞれ、ゲート電極４０１を構成する第２バリア層４０１ｂおよび第１配線層４０１ｃと同一材料である。本実施の形態においては、さらに、下層の抵抗率よりも上層の抵抗率が小さい。つまり、下層のＴｉＮからなる第３バリア層５０１ｂよりも上層のＡｌからなる第３配線層５０１ｃは、抵抗率が小さい。このため、フィールドプレート電極５０１のインピーダンスが低くできる。
第３開口部２０２ｃおよび第４開口部２０２ｄは、第１絶縁層２０１と第２絶縁層２０２とを除去して形成されており、オーミック電極３０１ａおよびオーミック電極３０２ａの一部が露出するように設けられている。
第２配線層３０１ｂは、第３開口部２０２ｃを覆うように、第３開口部２０２ｃにより露出したオーミック電極３０１ａと第２絶縁層２０２の一部との上に設けられている。同様に、第２配線層３０２ｂは、第４開口部２０２ｄを覆うように、第４開口部２０２ｄにより露出したオーミック電極３０２ａと第２絶縁層２０２の一部との上に設けられている。本実施の形態において、第２配線層３０１ｂと第２配線層３０２ｂとはそれぞれ、例えば、層厚が２００ｎｍのＴｉＮと層厚が３０００ｎｍのＡｌと層厚が５０ｎｍのＴｉＮとを順に積層して構成される。なお、第２配線層３０１ｂと第２配線層３０２ｂとは、Ａｌに限らず、Ａｌに替えてＡｕまたはＣｕであってもよいし、これらの元素を含んだ化合物でもよいし、これらの元素によって構成される複数の積層構造からなる多層電極膜であってもよい。
オーミック電極３０１ａと第２配線層３０１ｂとからなるソース電極３０１およびオーミック電極３０２ａと第２配線層３０２ｂとからなるドレイン電極３０２は、上記の通りに構成されている。また、ソース電極３０１およびドレイン電極３０２は、間隔を空けて設けられている。ソース電極３０１およびドレイン電極３０２は、それぞれが第１絶縁層２０１および第２絶縁層２０２を貫通して、第１窒化物半導体層１０３に電気的に接続されている。つまり、本実施の形態においては、ソース電極３０１およびドレイン電極３０２はそれぞれ、第３開口部２０２ｃおよび第４開口部２０２ｄで、第２窒化物半導体層１０４に接触し、第１窒化物半導体層１０３に電気的に接続されている。
ここで、第１バリア層４０１ａの層厚ｔ１を示すＺ１と、第２バリア層４０１ｂの層厚ｔ２を示すＺ２と、について説明する。このＺ１およびＺ２は、２００ｎｍ≧Ｚ１＋Ｚ２≧５０ｎｍ、Ｚ１＜Ｚ２、および、５０ｎｍ＞Ｚ１＞３ｎｍを満たす。
このような構造の半導体装置１００Ａにすることで、特許文献２の従来の技術と比べて、以下の効果が期待される。まず、Ｚ１＋Ｚ２≧５０ｎｍとすることで、第１バリア層４０１ａと第２バリア層４０１ｂとにより第１絶縁層２０１と第２窒化物半導体層１０４との中への第１配線層４０１ｃの金属原子の拡散が抑制されて、第１絶縁層２０１と第２窒化物半導体層１０４との中の準位の発生を低減することができる。そのため、ゲート電極４０１の逆方向リーク電流を低減しつつ、電流コラプスを低減することができる。さらに、Ｚ１＋Ｚ２≧７０ｎｍとすることでゲート電極４０１の逆方向リーク電流を低減しつつ、電流コラプスをさらに低減することができる。したがって、信頼性が高く低オン抵抗なゲート電極４０１を有する半導体装置１００Ａが得られる。
Ｚ１＋Ｚ２≧５０ｎｍとすることでゲート電極４０１の逆方向リーク電流を低減しつつ、電流コラプスを低減することができる理由を述べる。図３は、実施の形態１の検討例に係る半導体装置が有するゲート電極４０１ｘ近傍を示す断面図である。この検討例に係る半導体装置は、主に、第２絶縁層２０２を有しない点、および、ゲート電極４０１ｘがＴｉＮ層４０１ｂｘとＡｌ層４０１ｃｘとの積層構造によって構成されている点を除いて、本実施の形態に係る半導体装置１００Ａと同じ構成を有する。図４は、実施の形態１の検討例に係る半導体装置におけるゲート電極４０１ｘの逆方向リーク電流と高電圧時のオン抵抗／低電圧時のオン抵抗とのＴｉＮ層４０１ｂｘの層厚依存性結果を示す図である。より具体的には、図４のグラフの第１軸（左側軸）にゲート電極４０１ｘの逆方向リーク電流についてのＴｉＮ層４０１ｂｘの層厚依存性の結果が示されている。次に、図４のグラフの第２軸（右側軸）に電流コラプスの指標となるソース電極３０１とドレイン電極３０２との間に電圧を印加してスイッチングさせたときの高電圧時（８５Ｖ）のオン抵抗と低電圧時（３０Ｖ）のオン抵抗との比についてのＴｉＮ層４０１ｂｘの層厚依存性の結果が示されている。
図５は、実施の形態１の検討例に係る半導体装置におけるゲート電極４０１ｘの逆方向リーク電流と高電圧時のオン抵抗／低電圧時のオン抵抗とのＴｉＮ層４０１ｂｘの層厚依存性結果を示す他の図である。より具体的には、図５のグラフの横軸は、ゲート電極４０１ｘの逆方向リーク電流を示し、図５のグラフの縦軸は、上記の高電圧時（８５Ｖ）のオン抵抗と低電圧時（３０Ｖ）のオン抵抗との比を示す。また、ＴｉＮ層４０１ｂｘの層厚が枠外に記載されている。
図４に示すように、ゲート電極４０１ｘの逆方向リーク電流についてのＴｉＮ層４０１ｂｘの層厚依存性の結果では、ＴｉＮ層４０１ｂｘの層厚が３０ｎｍ以上になるとゲート電極４０１ｘの逆方向リーク電流を低減できることがわかる。ＴｉＮ層４０１ｂｘの層厚が３０ｎｍ以上１００ｎｍ以下としたときのゲート電極４０１ｘの逆方向リーク電流の変動は、ＴｉＮ層４０１ｂｘの層厚が２０ｎｍから３０ｎｍまで変化したときの変動幅に比べて十分に小さいため製造バラツキであると考えられる。次に、スイッチングさせた時の高電圧時と低電圧時とのオン抵抗の比についてのＴｉＮ層４０１ｂｘの層厚依存性の結果では、ＴｉＮ層４０１ｂｘの層厚が５０ｎｍ以上１００ｎｍ以下になると、オン抵抗の比が小さくなり、電流コラプスを低減していることがわかる。さらに、ＴｉＮ層４０１ｂｘの層厚が７０ｎｍ以上１００ｎｍ以下ではオン抵抗の比がさらに小さくなり電流コラプスを低減している。
一般的に、ゲート電極４０１ｘの逆方向リーク電流が多いと準位にトラップされた電子は放出されるため、ゲート電極４０１ｘの逆方向リーク電流の低減と電流コラプスの増大とはトレードオフの関係にある。しかしながら、本検討結果ではＴｉＮ層４０１ｂｘの層厚を５０ｎｍ以上とするとゲート電極４０１ｘの逆方向リーク電流は変わらずに電流コラプスを低減しており、トレードオフの関係を解消していることがわかる。ＴｉＮ層４０１ｂｘの層厚が７０ｎｍ以上では、電流コラプスの低減が顕著である。図５には、右肩下がりの一点鎖線の直線が示されており、この一点鎖線の直線に近いほど、逆方向リーク電流の低減と電流コラプスの増大とがトレードオフの関係にあることが示されている。図５が示すように、ＴｉＮ層４０１ｂｘの層厚が５０ｎｍ、７０ｎｍおよび１００ｎｍと増加するに従い、右肩下がりの一点鎖線の直線付近から離れて、トレードオフの関係が解消されている。
また、ＴｉＮ層４０１ｂｘの層厚が２０ｎｍのときは、Ａｌの金属原子が拡散したことによりショットキー障壁の低下を引き起こし、ゲート電極４０１ｘの逆方向リーク電流が多くなっていると考えられる。そのため、ＴｉＮ層４０１ｂｘの層厚が５０ｎｍのときより電流コラプスが低減されていると考えられる。
ここで、本実施の形態に係る半導体装置１００Ａと、検討例に係る半導体装置と、を比較する。本実施の形態に係るゲート電極４０１は、第１バリア層４０１ａ（ＴａＮ）と第２バリア層４０１ｂ（ＴｉＮ）と第１配線層４０１ｃ（Ａｌ）とによって構成されている。また、検討例に係るゲート電極４０１ｘは、ＴｉＮ層４０１ｂｘとＡｌ層４０１ｃｘとによって構成されている。つまり、検討例に係るＴｉＮ層４０１ｂｘの一部が第１バリア層４０１ａに置き換えられると、検討例に係るゲート電極４０１ｘと本実施の形態に係るゲート電極４０１とは、同じ構成となる。
ここで、ＴａＮについては、仕事関数が５．４ｅＶ、格子定数が０．３１０ｎｍ以上０．３１５ｎｍ以下、融点が３０９０℃である。ＴｉＮについては、仕事関数が４．７ｅＶ、格子定数が０．３０２ｎｍ、融点が２９３０℃である。
このため、検討例に係るＴｉＮ層４０１ｂｘの一部が第１バリア層４０１ａ（ＴａＮ）に置き換えられた構成であるゲート電極４０１においては、検討例に係るゲート電極４０１ｘに比べて、仕事関数は増加し、格子定数および融点は同等程度となる。よって、ＴｉＮ層４０１ｂｘの層厚とＺ１＋Ｚ２（第１バリア層４０１ａの層厚および第２バリア層４０１ｂの層厚の合計）とが同等であれば、ゲート電極４０１においては、ゲート電極４０１ｘよりも、逆方向リーク電流が抑制され、かつ、電流コラプスが低減されることが期待される。
つまりは、本実施の形態においても、Ｚ１＋Ｚ２≧５０ｎｍとすることで、逆方向リーク電流が抑制され、かつ、電流コラプスが低減されることが期待される。より具体的には、Ｚ１＋Ｚ２≧５０ｎｍとすることで、第１バリア層４０１ａと第２バリア層４０１ｂとにより第１絶縁層２０１と第２窒化物半導体層１０４との中への第１配線層４０１ｃの金属原子の拡散を抑制して、第１絶縁層２０１と第２窒化物半導体層１０４との中の準位を低減することができると考えられる。そのため、ゲート電極４０１の逆方向リーク電流を低減しつつ、電流コラプスを低減することができる。さらに、Ｚ１＋Ｚ２≧７０ｎｍとすることでゲートの逆方向リーク電流を低減しつつ、電流コラプスをさらに低減することができる。そのため、信頼性が高く低オン抵抗なゲート電極４０１を有する半導体装置１００Ａが得られる。
また、ＷＮについては、仕事関数が４．６ｅＶ、格子定数が０．２９８ｎｍであり、ＴｉＮと同等の値である。また、ＷＮについては融点が２０００℃未満であり、十分に高い融点である。このため、ゲート電極４０１の第２バリア層４０１ｂが、ＴｉＮではなくＷＮで構成される場合も同様の効果が期待される。
なお、第１バリア層４０１ａと第２バリア層４０１ｂとの加工および結晶性の観点からＺ１＋Ｚ２≦２００ｎｍであることがよく、Ｚ１＋Ｚ２≦１５０ｎｍであればよりよく、Ｚ１＋Ｚ２≦１００ｎｍであればさらによい。
また、ＴｉＮまたはＷＮからなる第２バリア層４０１ｂに加え、第１バリア層４０１ａが更なる高融点材料であるＴａＮからなり、層厚ｔ１がＺ１＞３ｎｍを満たすことで、ゲート電極４０１が第２バリア層４０１ｂのみからなる場合より、第１絶縁層２０１と第２窒化物半導体層１０４との中への金属拡散を抑制することができる。スパッタ法によってＴａＮが形成された場合は、成膜の初期過程では非連続膜なアイランド状に成長するため、Ｚ１＞３ｎｍとすることで均一な膜形状となり易いため、Ｚ１＞３ｎｍとするとよい。また、Ｚ１＞１０ｎｍとするとよく、Ｚ１＞１５ｎｍとするとさらによい。なお、原子層堆積法によってＴａＮが形成された場合は、その限りではないが、生産性が低いという課題がある。さらに、第１バリア層４０１ａの層厚ｔ１を示すＺ１は、５０ｎｍ＞Ｚ１である。Ｚ１は、４０ｎｍ＞Ｚ１であるとよりよく、Ｚ１は、３０ｎｍ＞Ｚ１であるとさらによい。第１バリア層４０１ａを構成するＴａＮは、高いバリア性を示すが、ドライエッチングによる加工性が低い。そのため、第１バリア層４０１ａの層厚ｔ１を薄く、例えば、５０ｎｍ＞Ｚ１とすることで、第１バリア層４０１ａの加工性を高めることができる。
また、ＴａＮはドライエッチングで加工する必要がある。ドライエッチングでの加工の際に、ＴａＮはハロゲン化合物の蒸気圧が高いため、ＴａＮと第１絶縁層２０１との選択比が低くなり、第１絶縁層２０１の残膜ばらつきが増加する。そして、第１絶縁層２０１の残膜ばらつきが増加することで、フィールドプレート電極５０１とドレイン電極３０２との静電容量ばらつきが増加してしまう。それに対して、ＴｉＮまたはＷＮはＴａＮに比べてハロゲン化合物の蒸気圧が低いため、ＴｉＮまたはＷＮと第１絶縁層２０１との選択比が高くなる。そのため、本実施の形態のようにＺ１＜Ｚ２とすることで、特許文献２の従来の技術と比べて、第１絶縁層２０１と第２窒化物半導体層１０４との中への第１配線層４０１ｃの金属原子の拡散が抑制され、加工しやすくなり、このため第１絶縁層２０１の残膜ばらつきが低減される。したがって、フィールドプレート電極５０１とドレイン電極３０２との静電容量ばらつきを低減できる。
なお、本実施の形態のように、ＴａＮからなる第１バリア層４０１ａは、ＳｉＮからなる第１絶縁層２０１および第２絶縁層２０２と、第２バリア層４０１ｂと、で覆われている。さらに、第２絶縁層２０２は、酸素含有率１％以下の材料で構成されている。このため、ＴａＮからなる第１バリア層４０１ａの酸化が抑制される。また、図２には、ゲート電極４０１とフィールドプレート電極５０１との最近接距離ｄ１が示されている。最近接距離ｄ１は、ゲート電極４０１とフィールドプレート電極５０１との間隔のうち、最も短い距離を意味する。例えば、本実施の形態においては、最近接距離ｄ１は、図２が示す断面図におけるｘ軸方向の長さであって、ゲート電極４０１とフィールドプレート電極５０１との間隔である。最近接距離ｄ１は、１００ｎｍ以上である。また、最近接距離ｄ１は、２００ｎｍ以上であるとよく、３００ｎｍ以上であるとさらによい。このようにすることで、ゲート電極４０１とフィールドプレート電極５０１のＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）耐圧を十分に高めることができる。また、最近接距離ｄ１は、１０００ｎｍ以下であればよく、９００ｎｍ以下であるとよりよく、８００ｎｍ以下であるとさらによい。これにより、半導体装置１００Ａのコンパクト化が容易になる。
以下、図６～図１３を参照しながら、本実施の形態における半導体装置１００Ａの製造方法を説明する。
図６～図１３は、それぞれ、実施の形態１に係る半導体装置１００Ａの製造方法の工程を示す断面図である。
まず、図６に示すように、Ｓｉからなる基板１０１の上に、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて、層厚が２μｍでＡｌＮおよびＡｌＧａＮの積層構造からなるバッファ層１０２と、層厚が２００ｎｍでＧａＮからなる第１窒化物半導体層１０３と、層厚が２０ｎｍでＡｌ組成比２５％の第２窒化物半導体層１０４と、が＋ｃ面方向（＜０００１＞方向）に順次エピタキシャル成長されて、形成される。この結果、第２窒化物半導体層１０４と第１窒化物半導体層１０３とのヘテロ界面の第１窒化物半導体層１０３側には、高濃度の二次元電子ガスが発生し、二次元電子ガス層１０５のチャネルが形成される。
次に、第２窒化物半導体層１０４の上に、塩酸による前洗浄が施される。さらに、ソース電極３０１およびドレイン電極３０２が形成される領域以外に、レジストが塗布された後にリソグラフィー法によりレジストがパターニングされてマスクが形成される。次に、蒸着によりＴｉ膜およびＡｌ膜が順に堆積された後、図７に示すように、リフトオフ法によりオーミック電極３０１ａとオーミック電極３０２ａとが形成される。次に、熱処理が施されることで、二次元電子ガス層１０５と、オーミック電極３０１ａおよびオーミック電極３０２ａと、が電気的にオーミック接続される。なお、スパッタ法によりＴｉ膜およびＡｌ膜が順に堆積された後に、リソグラフィー法およびドライエッチング法が順に適用されることにより、オーミック電極３０１ａとオーミック電極３０２ａとが形成されてもよい。
次に、図８に示すように、層厚が１００ｎｍのＳｉＮからなる第１絶縁層２０１がプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積される。その後、ゲート電極４０１が形成される領域以外に、レジストが塗布された後にリソグラフィー法が用いられてレジストがパターニングされてマスクが形成される。次に、ドライエッチング法が用いられて、第２窒化物半導体層１０４が露出するように第１開口部２０１ａが形成される。なお、本実施の形態では、第１絶縁層２０１は、ＳｉＣＮであってもよいし、減圧ＣＶＤ法により堆積されたＳｉＮであってもよい。また、本実施の形態では、ドライエッチング法が用いられているが、ウェットエッチング法が用いられて第１絶縁層２０１に第１開口部２０１ａが設けられてもよい。
次に、図９に示すように、スパッタ装置が用いられて、ＴａターゲットにＮ２ガスを含んだスパッタ処理が行われることにより、層厚が３０ｎｍのＴａＮからなる第１バリア層４０１ａが堆積される。その後、ゲート電極４０１が形成される領域に、レジストが塗布された後にリソグラフィー法が用いられてレジストがパターニングされてマスクが形成される。次に、ドライエッチング法が用いられて、第１バリア層４０１ａがパターニングされる。このとき、オーバーエッチングにより第１絶縁層２０１の一部が除去されるが、ＴａＮ（第１バリア層４０１ａ）の層厚が３０ｎｍと薄いため、第１絶縁層２０１が除去される量を最小限に留めることができ、第１絶縁層２０１の残膜ばらつきが低減される。
次に、図１０に示すように、層厚が１５０ｎｍのＳｉＮからなる第２絶縁層２０２がプラズマＣＶＤ法により堆積される。その後、ゲート電極４０１が形成される領域以外に、レジストが塗布された後にリソグラフィー法が用いられてレジストがパターニングされてマスクが形成される。次に、ドライエッチング法が用いられて、第１バリア層４０１ａが露出するように第２開口部２０２ｂが形成される。
次に、層厚が５０ｎｍのＴｉＮと、層厚が４５０ｎｍのＡｌと、がスパッタ法により順に堆積される。図１１に示すように、層厚が５０ｎｍのＴｉＮが第２バリア層４０１ｂおよび第３バリア層５０１ｂに相当し、層厚が４５０ｎｍのＡｌが第１配線層４０１ｃおよび第３配線層５０１ｃに相当する。その後、ゲート電極４０１とフィールドプレート電極５０１とが形成される領域に、レジストが塗布された後にリソグラフィー法が用いられてレジストがパターニングされてマスクが形成される。次に、ドライエッチング法が用いられて、第２バリア層４０１ｂおよび第３バリア層５０１ｂと第１配線層４０１ｃおよび第３配線層５０１ｃとがパターニングされる。このようにして、ゲート電極４０１とフィールドプレート電極５０１とが形成される。
次に、図１２に示すように、ソース電極３０１とドレイン電極３０２とが形成される領域以外に、レジストが塗布された後にリソグラフィー法が用いられてレジストがパターニングされてマスクが形成される。次に、ドライエッチング法が用いられて、オーミック電極３０１ａとオーミック電極３０２ａとが露出するように第３開口部２０２ｃと第４開口部２０２ｄとが形成される。
次に、図１３に示すように、層厚が２００ｎｍのＴｉＮと層厚が３０００ｎｍのＡｌと層厚が５０ｎｍのＴｉＮとがスパッタ法により順に堆積される。その後、ソース電極３０１とドレイン電極３０２とが形成される領域に、レジストが塗布された後にリソグラフィー法が用いられてレジストがパターニングされてマスクが形成される。次に、ドライエッチング法が用いられて、第２配線層３０１ｂと第２配線層３０２ｂとがパターニングされる。このようにして、ソース電極３０１とドレイン電極３０２とが形成される。なお、第２配線層３０１ｂと第２配線層３０２ｂとは、ドライエッチング法に限らず、メッキ法またはダマシン法により形成されてもよく、この場合、Ａｕ、またはＣｕが用いられた配線であってもよい。
以上の一連の工程を経ることで、図１に示した構造の半導体装置１００Ａが完成する。
以上のように形成された半導体装置１００Ａは、２００ｎｍ≧Ｚ１＋Ｚ２≧５０ｎｍとすることで、第１バリア層４０１ａと第２バリア層４０１ｂとにより第１絶縁層２０１と第２窒化物半導体層１０４との中への第１配線層４０１ｃの金属原子の拡散が抑制されて、第１絶縁層２０１と第２窒化物半導体層１０４との中の準位の発生を低減することができる。そのため、ゲート電極４０１の逆方向リーク電流を低減しつつ、電流コラプスを低減することができる。さらに、Ｚ１＋Ｚ２≧７０ｎｍとすることでゲートの逆方向リーク電流を低減しつつ、電流コラプスをさらに低減することができる。したがって、信頼性が高く低オン抵抗なゲート電極４０１を有する半導体装置１００Ａが得られる。
また、本実施の形態のようにＺ１＜Ｚ２とすることで、特許文献２の従来の技術と比べて第１配線層４０１ｃの金属原子の拡散が抑制され、加工しやすくなり、また、第１絶縁層２０１の残膜ばらつきが低減される。したがって、フィールドプレート電極５０１とドレイン電極３０２との静電容量ばらつきを低減できる。
また、ＴｉＮまたはＷＮの第２バリア層４０１ｂに加え、第１バリア層４０１ａが更なる高融点材料であるＴａＮからなり、層厚ｔ１が５０ｎｍ＞Ｚ１＞３ｎｍを満たすことで、ゲート電極４０１が第２バリア層４０１ｂのみからなる場合より金属拡散を抑制することができる。
（実施の形態２）
ここで実施の形態２に係る半導体装置について、図１４を用いて説明する。
図１４は、実施の形態２に係る半導体装置１００Ｂの構成を示す断面図である。なお、本実施の形態では、実施の形態１と共通の構成要素については、その詳細な説明を省略する。
本実施の形態では、半導体装置１００Ｂがショットキー接合ゲート電極を備えたＨＥＭＴである場合について説明する。
図１４に示すように、半導体装置１００Ｂは、基板１０１と、バッファ層１０２と、第１窒化物半導体層１０３と、第２窒化物半導体層１０４と、二次元電子ガス層１０５と、第１絶縁層２０１と、開口部（ここでは第１開口部２０１ａ）と、第２絶縁層２０２と、第３絶縁層２０３と、第２開口部２０３ｂと、第３開口部２０３ｃと、第４開口部２０３ｄと、オーミック電極３０１ａおよび第２配線層３０１ｂからなるソース電極３０１と、オーミック電極３０２ａおよび第２配線層３０２ｂからなるドレイン電極３０２と、第１バリア層４０１ａ、第２バリア層４０２ｂおよび配線層（ここでは第１配線層４０２ｃ）を含むゲート電極４０２と、フィールドプレート電極５０２と、を備える。
フィールドプレート電極５０２は、ゲート電極４０２とドレイン電極３０２との間の第２絶縁層２０２の上に設けられている。より具体的には、フィールドプレート電極５０２は、開口部の一例である第１開口部２０１ａとドレイン電極３０２との間の第２絶縁層２０２の上に設けられた電極である。また、フィールドプレート電極５０２は、ソース電極３０１の電位に接続されている。この場合、フィールドプレート電極５０２は、ソース電極３０１と同電位を示す。本実施の形態において、フィールドプレート電極５０２は、例えば、層厚が５０ｎｍのＴｉＮによって構成される。なお、フィールドプレート電極５０２は、ＴｉＮに限らず、下層と上層とを含む複数層で構成されてもよい。この場合、下層の抵抗率よりも上層の抵抗率が小さくてもよい。フィールドプレート電極５０２は、Ａｌ、Ａｕ、Ｃｕ、Ｗ、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、ＷＮ、Ｐｔ等でもよく、これらの元素を含んだ化合物が組み合わされてもよい。
第３絶縁層２０３は、第２絶縁層２０２の上と、フィールドプレート電極５０２と、を覆うように設けられている。より具体的には、第３絶縁層２０３は、分岐点ｐ２とドレイン電極３０２との間の、第２絶縁層２０２の上に、フィールドプレート電極５０２を覆うように設けられている。本実施の形態において、第３絶縁層２０３は、例えば、層厚が１５０ｎｍのＳｉＮによって構成される。
第２開口部２０３ｂは、第２絶縁層２０２と第３絶縁層２０３とを除去して形成されており、平面視で第１開口部２０１ａの範囲を覆うように、かつ、第１バリア層４０１ａが露出するように設けられている。この場合、平面視で第１開口部２０１ａは、より大きいサイズの第２開口部２０３ｂに包含されるように配置されている。
なお、第２開口部２０３ｂは、平面視で第１開口部２０１ａの範囲を覆うように設けられているが、これに限らず第２開口部２０３ｂのドレイン電極３０２側の端部が第１開口部２０１ａの内側に位置していてもよい。つまりこの場合、平面視で、図１４に示す半導体装置１００Ｂに比べて第２開口部２０３ｂのサイズがより小さくなる。このように第１配線層４０２ｃの金属原子が拡散する経路となり得る第２開口部２０３ｂのサイズをより小さくすることで、ドレイン電極３０２側の第１絶縁層２０１と第２窒化物半導体層１０４との中への第１配線層４０２ｃの金属原子の拡散をさらに低減できる。
第２バリア層４０２ｂと第１配線層４０２ｃとは、第２バリア層４０２ｂ、および、第１配線層４０２ｃの順に積層されている。第２バリア層４０２ｂは、第２開口部２０３ｂを覆うように、第２開口部２０３ｂにより露出した第１バリア層４０１ａと第３絶縁層２０３の一部との上に、第１バリア層４０１ａに接触して設けられている。さらに、第１配線層４０２ｃは、第２バリア層４０２ｂの上に接触して設けられている。なお、第１配線層４０２ｃは、第２バリア層４０２ｂの上に接触して設けられた配線層の一例である。これにより、第１バリア層４０１ａ、第２バリア層４０２ｂおよび第１配線層４０２ｃを含むゲート電極４０２が形成される。
本実施の形態において、第２バリア層４０２ｂは、例えば、層厚が５０ｎｍのＴｉＮまたはＷＮで構成される。第１配線層４０２ｃは、例えば、層厚が４５０ｎｍのＡｌによって構成される。
なお、第２バリア層４０２ｂは、ＴｉＮまたはＷＮの単層に限らず、ＴｉＮとＷＮとで構成される複数の積層構造としてもよい。また、第１配線層４０２ｃは、Ａｌに限らず、Ｗ、Ａｕ、または、Ｃｕであってもよいし、これらの元素を含んだ化合物でもよいし、これらの元素によって構成される複数の積層構造からなる多層電極膜であってもよい。
なお、第２バリア層４０２ｂは、ＴｉＮによって構成される場合、ＮａＣｌ型構造のＮ／Ｔｉ比＝１．００～１．２０のＴｉＮとしてもよい。もしくは第２バリア層４０２ｂは、ＷＮによって構成される場合、ＮａＣｌ型構造のＮ／Ｗ比＝０．１０のＷＮとしてもよい。このようにすることで、第２バリア層４０２ｂは（１１１）面のみに配向したＮａＣｌ型構造のＮ／Ｔａ比＝１．００のＴａＮからなる第１バリア層４０１ａの上に設けられるため、第２バリア層４０２ｂが（１１１）面のみに配向した結晶構造となることができる。また、（１１１）面のみに配向したＴｉＮまたはＷＮからなる第２バリア層４０２ｂの近接する金属原子間の距離（格子定数）はそれぞれ、０．３０２ｎｍまたは０．２９８ｎｍ程度である。また、Ｎ／Ｔａ比＝１．００のＴａＮからなる第１バリア層４０１ａの近接する金属原子間の距離（格子定数）は０．３１５ｎｍである。このように、第２バリア層４０２ｂと第１バリア層４０１ａとの近接する金属原子間の距離の差が小さいため、第２バリア層４０２ｂに転位が形成されにくい。そのため、第１配線層４０２ｃの金属原子の第２バリア層４０２ｂの転位を介した金属拡散が低減される。
また、第２バリア層４０２ｂの結晶構造を（１１１）面のみに配向したＮａＣｌ型構造とすることで、第２バリア層４０２ｂの上に設ける第１配線層４０２ｃの結晶構造が（１１１）面のみに配向した結晶構造となることが容易となる。第１配線層４０２ｃの層厚が４５０ｎｍであり、かつ、第１配線層４０２ｃがＡｌによって構成される場合、第１配線層４０２ｃの結晶構造が（１１１）面のみに配向したＦＣＣ型構造となり、近接する金属原子間の距離は０．２８６ｎｍである。このようにすることで、第１配線層４０２ｃの抵抗の低減や信頼性を向上することができる。
また、ＴａＮからなる第１バリア層４０１ａ、ＴｉＮまたはＷＮからなる第２バリア層４０２ｂ、および、Ａｌからなる第１配線層４０２ｃのように、下層から上層に向かって近接する金属原子間の距離が徐々に小さくなる構造となっているため、第１配線層４０２ｃに転位が形成されにくい。そのため、さらに第１配線層４０２ｃの抵抗の低減および信頼性を向上することができる。
ここで、第１バリア層４０１ａと、第２バリア層４０２ｂと、第２絶縁層２０２と、第３絶縁層２０３と、の位置関係について説明する。
第１バリア層４０１ａと第２バリア層４０２ｂとは第１開口部２０１ａからドレイン電極３０２に向かう途中の分岐点ｐ２から分岐する。このとき、分岐点ｐ２よりもｘ軸正側では、第２絶縁層２０２と第３絶縁層２０３とは、第１バリア層４０１ａと第２バリア層４０２ｂとで挟まれている。より具体的には、第２絶縁層２０２と第３絶縁層２０３とで構成される積層体の一部が、第１バリア層４０１ａと第２バリア層４０２ｂとで挟まれている。
また、基板１０１が含む上面の垂直方向において、フィールドプレート電極５０２の最上面位置は、ドレイン電極３０２に最近接する第２バリア層４０２ｂの側面の下端位置ｐ１より下方に設けられている。フィールドプレート電極５０２の最上面位置とは、図１４が示すフィールドプレート電極５０２の最上面５０２ｔの位置である。また、第２バリア層４０２ｂの側面とは、ここでは、ｙｚ平面と平行な第２バリア層４０２ｂの面であり、ドレイン電極３０２に最近接する側面とは、最もドレイン電極３０２と距離が短い側面である。図１４には、第２バリア層４０２ｂの側面の下端位置ｐ１が破線の丸で示されている。つまりこの場合、図１４に示すように、最上面５０２ｔの位置は、第２バリア層４０２ｂの側面の下端位置ｐ１より下側（ｚ軸負側）に位置している。このようにすることで、フィールドプレート電極５０２とゲート電極４０２とが対向する面積を小さくできるため、フィールドプレート電極５０２とゲート電極４０２との静電容量を小さくすることができる。
また、ＴａＮからなる第１バリア層４０１ａは、ＳｉＮからなる第１絶縁層２０１および第２絶縁層２０２と、第２バリア層４０２ｂと、で覆われている。さらに、第２絶縁層２０２は、酸素含有率１％以下の材料で構成されている。このため、ＴａＮからなる第１バリア層４０１ａの酸化が抑制される。また、図１４には、ゲート電極４０２とフィールドプレート電極５０２との最近接距離ｄ１が示されている。最近接距離ｄ１は、ゲート電極４０２とフィールドプレート電極５０２との間隔のうち、最も短い距離を意味する。例えば、本実施の形態においては、最近接距離ｄ１は、図１４が示す断面図におけるｘ軸方向の長さであって、ゲート電極４０２とフィールドプレート電極５０２との間隔である。最近接距離ｄ１は、１００ｎｍ以上である。また、最近接距離ｄ１は、２００ｎｍ以上であるとよく、３００ｎｍ以上であるとさらによい。このようにすることで、ゲート電極４０２とフィールドプレート電極５０２のＥＳＤ耐圧を十分に高めることができる。また、最近接距離ｄ１は、１０００ｎｍ以下であればよく、９００ｎｍ以下であるとよりよく、８００ｎｍ以下であるとさらによい。これにより、半導体装置１００Ｂのコンパクト化が容易になる。
なお、本実施の形態においては、基板１０１が含む上面の垂直方向において、フィールドプレート電極５０２の最下面位置は、ドレイン電極３０２に最近接する第２バリア層４０２ｂの側面の下端位置ｐ１より下方に設けられている。フィールドプレート電極５０２の最下面位置とは、図１４が示すフィールドプレート電極５０２の最下面５０２ｕの位置である。つまりこの場合、図１４が示すように、最下面５０２ｕの位置は、第２バリア層４０２ｂの側面の下端位置ｐ１より下側（ｚ軸負側）に位置している。このようにすることで、ドレイン電極３０２に最近接する第１バリア層４０１ａ下端の電界をより緩和することができる。
第３開口部２０３ｃおよび第４開口部２０３ｄは、第１絶縁層２０１と第２絶縁層２０２と第３絶縁層２０３とを除去して形成されており、オーミック電極３０１ａおよびオーミック電極３０２ａの一部が露出するように設けられている。
第２配線層３０１ｂは、第３開口部２０３ｃを覆うように、第３開口部２０３ｃにより露出したオーミック電極３０１ａと第３絶縁層２０３の一部との上に設けられている。同様に、第２配線層３０２ｂは、第４開口部２０３ｄを覆うように、第４開口部２０３ｄにより露出したオーミック電極３０２ａと第３絶縁層２０３の一部との上に設けられている。本実施の形態において、第２配線層３０１ｂと第２配線層３０２ｂとはそれぞれ、例えば、層厚が２００ｎｍのＴｉＮと層厚が３０００ｎｍのＡｌと層厚が５０ｎｍのＴｉＮとにより構成される。なお、第２配線層３０１ｂと第２配線層３０２ｂとは、Ａｌに限らず、Ａｌに替えてＷ、ＡｕまたはＣｕであってもよいし、これらの元素を含んだ化合物でもよいし、これらの元素によって構成される複数の積層構造からなる多層電極膜であってもよい。
上記の通り、本実施の形態に係る半導体装置１００Ｂは、第３絶縁層２０３を有し、第２絶縁層２０２と第３絶縁層２０３とは、第１バリア層４０１ａと第２バリア層４０２ｂとで挟まれている。このような構造の半導体装置１００Ｂにすることで、第２絶縁層２０２と第３絶縁層２０３とが独立に設計されるため、ＥＳＤ耐圧および電界設計の観点から、半導体装置１００Ｂの構造設計の自由度が高い。さらに、第３絶縁層２０３が第１バリア層４０１ａと第２バリア層４０２ｂとの間に挿入されるためフィールドプレート電極５０２とゲート電極４０２との静電容量が小さく、信頼性が高く低オン抵抗な特性を有するゲート電極４０２が得られる。
なお、第３絶縁層２０３を構成する材料の誘電率は第２絶縁層２０２を構成する材料の誘電率より小さくてもよい。第３絶縁層２０３を構成する材料は、例えば、ＳｉＯ２、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮであってもよく、第２絶縁層２０２を構成する材料の誘電率に応じて選択されるとよい。このようにすると、フィールドプレート電極５０２とゲート電極４０２との静電容量を小さくできる。
なお、第２絶縁層２０２の層厚は第３絶縁層２０３の層厚より薄くてもよい。このようにすることで、ドレイン電極３０２側の第１バリア層４０１ａの端部を電界緩和することができる。
なお、第１バリア層４０１ａと第２バリア層４０２ｂとの少なくとも一方は左右非対称であってもよい。つまり、第１バリア層４０１ａの形状と第２バリア層４０２ｂの形状との少なくとも一方は、開口部（ここでは第１開口部２０１ａ）の中央を通りｚ軸と平行な対称線を軸として、線対称でなくてもよい。このようにすることで、フィールドプレート電極５０２の構造設計の自由度が向上する。
このような形状について、図１５～図１９を用いて説明する。
まずは、図１５を用いて説明する。
図１５は、実施の形態２に係る変形例１の半導体装置１００Ｂのゲート電極４０２近傍の構成を示す断面図である。
実施の形態２に係る変形例１の半導体装置１００Ｂは、主に、フィールドプレート電極５０２が階段形状を有している点、および、第２バリア層４０２ｂの形状が左右非対称である点を除いて、実施の形態２に係る半導体装置１００Ｂと同じ構成を有する。
図１５においては、上記の第１開口部２０１ａの中央を通りｚ軸と平行な対称線Ｌ１が示されている。第２バリア層４０２ｂの形状は、この対称線Ｌ１を軸として、例えば図１５が示す断面図において、線対称でない。この場合、第２バリア層４０２ｂでは、第１開口部２０１ａの中央からソース電極３０１へ向かう方向への延伸長と、当該中央からドレイン電極３０２へ向かう方向への延伸長と、が異なる。なお、当該中央からソース電極３０１へ向かう方向とはｘ軸負方向であり、このｘ軸負方向への延伸長とは対称線Ｌ１からソース電極３０１側の第２バリア層４０２ｂの端部までの長さである。また、当該中央からドレイン電極３０２へ向かう方向とはｘ軸正方向であり、このｘ軸正方向への延伸長とは対称線Ｌ１からドレイン電極３０２側の第２バリア層４０２ｂの端部までの長さである。このように、第１バリア層４０１ａと第２バリア層４０２ｂのうち少なくとも一方（ここでは、第２バリア層４０２ｂ）では、第１開口部２０１ａの中央からソース電極３０１へ向かう方向への延伸長と当該中央からドレイン電極３０２へ向かう方向への延伸長とが異なる。これにより、フィールドプレート電極５０２の構造設計自由度が向上する。
さらに、基板１０１の平面視において、第１バリア層４０１ａとフィールドプレート電極５０２との間隔は、第２バリア層４０２ｂとフィールドプレート電極５０２との間隔ｄ２より短くてもよい。より具体的には、第２バリア層４０２ｂとフィールドプレート電極５０２との間隔ｄ２は図１５が示すｘ軸方向の長さである。なお、平面視で、第１バリア層４０１ａのｘ軸正側の端部とフィールドプレート電極５０２のｘ軸負側の端部とが重なるため、第１バリア層４０１ａとフィールドプレート電極５０２との間隔は、ここでは０である。このようにすることで、第２バリア層４０２ｂとドレイン電極３０２との間隔が広がるためドレイン電極３０２とゲート電極４０２との静電容量を小さくできる。
さらに、図１６を用いて説明する。
図１６は、実施の形態２に係る変形例２の半導体装置１００Ｂのゲート電極４０２近傍の構成を示す断面図である。
実施の形態２に係る変形例２の半導体装置１００Ｂは、主に、第２バリア層４０２ｂの形状が異なる点を除いて、実施の形態２に係る変形例１の半導体装置１００Ｂと同じ構成を有する。
図１６が示すように、第２バリア層４０２ｂの形状は、この対称線Ｌ１を軸として、例えば図１６が示す断面図において、線対称でない。また、第２バリア層４０２ｂは、第１開口部２０１ａの中央（例えば対称線Ｌ１）よりｘ軸負側と、第１開口部２０１ａの中央（例えば対称線Ｌ１）よりｘ軸正側と、にそれぞれ、階段形状を有している。ここでは、第１開口部２０１ａの中央よりｘ軸負側の階段形状と、第１開口部２０１ａの中央よりｘ軸正側と階段形状と、では、階段の段数が異なっている。
また、図１５が示す実施の形態２に係る変形例１の半導体装置１００Ｂと同様に、実施の形態２に係る変形例２の半導体装置１００Ｂにおいては、基板１０１の平面視において、第１バリア層４０１ａとフィールドプレート電極５０２との間隔は、第２バリア層４０２ｂとフィールドプレート電極５０２との間隔ｄ２より短くてもよい。このようにすることで、第２バリア層４０２ｂとドレイン電極３０２との間隔が広がるためドレイン電極３０２とゲート電極４０２との静電容量を小さくできる。
さらに、図１７および図１８を用いて説明する。
図１７は、実施の形態２に係る変形例３の半導体装置１００Ｂのゲート電極４０２近傍の構成を示す断面図である。図１８は、図１７の領域ＸＶＩＩＩを拡大して示す断面図である。
実施の形態２に係る変形例３の半導体装置１００Ｂは、主に、第１バリア層４０１ａの形状が左右非対称である点を除いて、実施の形態２に係る半導体装置１００Ｂと同じ構成を有する。
図１７および図１８においては、対称線Ｌ１が示されている。第１バリア層４０１ａの形状は、この対称線Ｌ１を軸として、例えば図１７および図１８が示す断面図において、線対称でない。より具体的には、第１バリア層４０１ａでは、第１開口部２０１ａの中央からソース電極３０１へ向かう方向への延伸長（以下第１延伸長）と、当該中央からドレイン電極３０２へ向かう方向への延伸長（以下第２延伸長）と、が異なる。一例として、図１８が示すように、第１延伸長と第２延伸長とはそれぞれ、長さｄ４と長さｄ５とである。この場合、第１延伸長は、第１開口部２０１ａの中央（例えば、対称線Ｌ１）からソース電極３０１へ向かう方向であるｘ軸負方向に沿う長さである長さｄ４であり、第２延伸長は、第１開口部２０１ａの中央（例えば、対称線Ｌ１）からドレイン電極３０２へ向かう方向であるｘ軸正方向に沿う長さである長さｄ５である。また、他の一例として、図１８が示すように、第１延伸長と第２延伸長とはそれぞれ、長さｄ６と長さｄ７とである。この場合、第１延伸長は、対称線Ｌ１よりｘ軸負側に位置する第１バリア層４０１ａの階段形状の段差に沿う長さである長さｄ６であり、第２延伸長は、対称線Ｌ１よりｘ軸正側に位置する第１バリア層４０１ａの階段形状の段差に沿う長さである長さｄ７である。このように、第１延伸長と第２延伸長とは、長さｄ４＞長さｄ５、または、長さｄ６＞長さｄ７を満たすとよい。図１７および図１８が示すように、第１バリア層４０１ａでは、第１開口部２０１ａの中央からソース電極３０１へ向かう方向への延伸長（第１延伸長）と当該中央からドレイン電極３０２へ向かう方向への延伸長（第２延伸長）とが異なる。これにより、フィールドプレート電極５０２の構造設計自由度が向上する。
さらに、基板１０１の平面視において、第１バリア層４０１ａとフィールドプレート電極５０２との間隔ｄ３は、第２バリア層４０２ｂとフィールドプレート電極５０２との間隔より長くてもよい。より具体的には、第１バリア層４０１ａとフィールドプレート電極５０２との間隔ｄ３は図１７が示すｘ軸方向の長さである。なお、平面視で、第２バリア層４０２ｂのｘ軸正側の端部とフィールドプレート電極５０２のｘ軸負側の端部とが重なるため、第２バリア層４０２ｂとフィールドプレート電極５０２との間隔は、ここでは０である。このようにすることで、第２バリア層４０２ｂおよび第１配線層４０２ｃの幅がドレイン電極３０２側に拡大されて、ゲート電極４０２の配線抵抗を小さくできる。さらに、フィールドプレート電極５０２の形状が平坦になるためフィールドプレート電極５０２とゲート電極４０２との静電容量を小さくできる。
さらに、図１９を用いて説明する。
図１９は、実施の形態２に係る変形例４の半導体装置１００Ｂのゲート電極４０２近傍の構成を示す断面図である。
実施の形態２に係る変形例４の半導体装置１００Ｂは、主に、第２バリア層４０２ｂの形状が異なる点を除いて、実施の形態２に係る変形例３の半導体装置１００Ｂと同じ構成を有する。図１９が示すように、第１バリア層４０１ａとフィールドプレート電極５０２との間隔ｄ３は、第２バリア層４０２ｂとフィールドプレート電極５０２との間隔ｄ２より長くてもよい。この場合、第２バリア層４０２ｂおよび第１配線層４０２ｃの幅がさらにドレイン電極３０２側に拡大されて、ゲート電極４０２の配線抵抗を小さくできる。このように、ゲート電極４０２の配線抵抗を小さくしたい場合は、フィールドプレート電極５０２とゲート電極４０２との静電容量が大きくなる。そのため、第３絶縁層２０３の層厚を厚くすることで、フィールドプレート電極５０２とゲート電極４０２との静電容量が大きくならないように構造設計することができる。
以下、図２０～図２８を参照しながら、本実施の形態における半導体装置１００Ｂの製造方法を説明する。図２０～図２８は、それぞれ、製造途上における半導体装置１００Ｂの構成を示す断面図である。
まず、図２０～図２３は実施の形態１で示した図６～図９と同様のため詳細な説明を省略する。
次に、図２４に示すように、層厚が１５０ｎｍのＳｉＮからなる第２絶縁層２０２がプラズマＣＶＤ法により堆積された後、層厚が５０ｎｍのＴｉＮがスパッタ法により順に堆積される。その後、フィールドプレート電極５０２を形成される領域に、レジストが塗布された後にリソグラフィー法が用いられてレジストがパターニングされてマスクが形成される。次に、ドライエッチング法が用いられて、フィールドプレート電極５０２が形成される。
次に、図２５に示すように、層厚が１５０ｎｍのＳｉＮからなる第３絶縁層２０３がプラズマＣＶＤ法により堆積される。その後、ゲート電極４０２が形成される領域以外に、レジストが塗布された後にリソグラフィー法が用いられてレジストがパターニングされてマスクが形成される。次に、ドライエッチング法が用いられて、第１バリア層４０１ａが露出するように第２開口部２０３ｂを形成する。
次に、図２６に示すように、層厚が５０ｎｍのＴｉＮからなる第２バリア層４０２ｂと層厚が４５０ｎｍのＡｌからなる第１配線層４０２ｃとがスパッタ法により順に堆積される。その後、ゲート電極４０２が形成される領域に、レジストが塗布された後にリソグラフィー法が用いられてレジストがパターニングされてマスクが形成される。次に、ドライエッチング法が用いられて、第２バリア層４０２ｂと第１配線層４０２ｃとがパターニングされる。このようにして、ゲート電極４０２が形成される。
次に、図２７に示すように、ソース電極３０１とドレイン電極３０２とが形成される領域以外に、レジストが塗布された後にリソグラフィー法が用いられてレジストがパターニングされてマスクが形成される。次に、ドライエッチング法が用いられて、オーミック電極３０１ａとオーミック電極３０２ａとが露出するように第３開口部２０３ｃと第４開口部２０３ｄとが形成される。
次に、図２８に示すように、層厚が２００ｎｍのＴｉＮと層厚が３０００ｎｍのＡｌと層厚が５０ｎｍのＴｉＮとがスパッタ法により順に堆積される。その後、ソース電極３０１とドレイン電極３０２とが形成される領域に、レジストが塗布された後にリソグラフィー法が用いられてレジストがパターニングされてマスクが形成される。次に、ドライエッチング法が用いられて、第２配線層３０１ｂと第２配線層３０２ｂとがパターニングされる。このようにして、ソース電極３０１とドレイン電極３０２とが形成される。なお、第２配線層３０１ｂと第２配線層３０２ｂとは、ドライエッチング法に限らず、メッキ法またはダマシン法によりＡｕ、またはＣｕが用いられた配線として、形成されてもよい。
以上の一連の工程を経ることで、図１４に示した構造の半導体装置１００Ｂが完成する。
以上のように形成された半導体装置１００Ｂにおいては、フィールドプレート電極５０２とゲート電極４０２との対向する面積を小さくできるため、フィールドプレート電極５０２とゲート電極４０２との静電容量を小さくすることができる。そのため、フィールドプレート電極５０２とゲート電極４０２との静電容量が小さく、信頼性が高く低オン抵抗な特性を有するゲート電極４０２を有する半導体装置１００Ｂが得られる。
（その他の実施の形態）
以上、本開示に係る半導体装置について、各実施の形態に基づいて説明したが、本開示は、上記各実施の形態に限定されるものではない。
例えば、実施の形態２において図１５～図１９で示したように、第１バリア層４０１ａと第２バリア層４０２ｂの少なくとも一方は左右非対称であってもよい。なお、実施の形態１においても同様であり、第１バリア層４０１ａと第２バリア層４０１ｂの少なくとも一方は左右非対称であってもよい。このようにすることで、フィールドプレート電極５０１の構造設計の自由度が向上する。
また例えば、図１５で示したように、第１バリア層４０１ａとフィールドプレート電極５０２との間隔は、第２バリア層４０２ｂとフィールドプレート電極５０２との間隔ｄ２より短くてもよい。なお、実施の形態１においても同様であり、第１バリア層４０１ａとフィールドプレート電極５０１との間隔は、第２バリア層４０１ｂとフィールドプレート電極５０１との間隔より短くてもよい。このようにすることで、第２バリア層４０１ｂとドレイン電極３０２との間隔が広がるためドレイン電極３０２とゲート電極４０１との静電容量を小さくできる。
また例えば、図１７で示したように、第１バリア層４０１ａとフィールドプレート電極５０２との間隔ｄ３は、第２バリア層４０２ｂとフィールドプレート電極５０２との間隔より長くてもよい。なお、実施の形態１においても同様であり、第１バリア層４０１ａとフィールドプレート電極５０１との間隔は、第２バリア層４０２ｂとフィールドプレート電極５０１との間隔より長くてもよい。このようにすることで、ゲート電極４０１の幅がドレイン電極３０２側に拡大されて、ゲート電極４０１の配線抵抗を小さくできる。さらに、フィールドプレート電極５０１の形状が平坦になるためフィールドプレート電極５０１とゲート電極４０１との静電容量を小さくできる。
また、例えば、本開示の主旨を逸脱しない限り、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で実施の形態における構成要素および機能を任意に組み合わせることで実現される形態も本開示に含まれる。
また、上記の実施の形態は、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
本開示に係る半導体装置は、高速動作が要求される通信機器やインバータ、および、電源回路等に用いられるパワースイッチング素子等に有用である。
１００Ａ、１００Ｂ 半導体装置
１０１ 基板
１０２ バッファ層
１０３ 第１窒化物半導体層
１０３ａ ＧａＮ層
１０４ 第２窒化物半導体層
１０４ａ ＡｌＧａＮ層
１０５ 二次元電子ガス層
２０１、２１１ 第１絶縁層
２０１ａ、２１１ａ 第１開口部
２０２、２１２ 第２絶縁層
２０２ｂ、２０３ｂ、２１２ｂ 第２開口部
２０２ｃ、２０３ｃ 第３開口部
２０２ｄ、２０３ｄ 第４開口部
２０３ 第３絶縁層
２０４ ゲート絶縁層
３０１ ソース電極
３０１ａ、３０２ａ オーミック電極
３０１ｂ、３０２ｂ 第２配線層
３０２ ドレイン電極
４０１、４０１ｘ、４０２、４１１ ゲート電極
４０１ａ 第１バリア層
４０１ｂ、４０２ｂ 第２バリア層
４０１ｃ、４０２ｃ、４１１ｃ 第１配線層
４１１ａ ＴａＮ層
４０１ｂｘ、４１１ｂ ＴｉＮ層
４０１ｃｘ Ａｌ層
５０１、５０２ フィールドプレート電極
５０１ｂ 第３バリア層
５０１ｃ 第３配線層
５０１ｔ、５０２ｔ 最上面
５０１ｕ、５０２ｕ 最下面
ｐ１ 下端位置
ｐ２ 分岐点
ｄ１ 最近接距離
ｄ２、ｄ３ 間隔
ｄ４、ｄ５、ｄ６、ｄ７ 長さ
Ｌ１ 対称線
ｔ１、ｔ２ 層厚

Claims (18)

  1. 基板と、
    前記基板の上に設けられた第１窒化物半導体層と、
    前記第１窒化物半導体層と比べてバンドギャップが大きく、前記第１窒化物半導体層の上に設けられた第２窒化物半導体層と、
    前記第２窒化物半導体層の上に設けられた第１絶縁層と、
    間隔を空けて設けられ、それぞれが前記第１絶縁層を貫通して前記第１窒化物半導体層に電気的に接続されたソース電極およびドレイン電極と、
    前記ソース電極と前記ドレイン電極との間において、前記第２窒化物半導体層が露出するように前記第１絶縁層に設けられた開口部と、
    前記ソース電極および前記ドレイン電極と間隔を空けて設けられ、前記開口部で前記第２窒化物半導体層に接触するゲート電極と、を有し、
    前記ゲート電極は、
    ＴａＮからなり、層厚がＺ１であり、前記第２窒化物半導体層にショットキー接合する第１バリア層と、
    前記第１バリア層の上に接触して設けられ、ＴｉＮまたはＷＮからなり、層厚がＺ２である第２バリア層と、
    前記第２バリア層の上に接触して設けられた配線層と、を含み、
    前記Ｚ１および前記Ｚ２は、２００ｎｍ≧Ｚ１＋Ｚ２≧５０ｎｍ、Ｚ１＜Ｚ２、および、５０ｎｍ＞Ｚ１＞３ｎｍを満たす
    半導体装置。
  2. 前記Ｚ１および前記Ｚ２は、Ｚ１＋Ｚ２≧７０ｎｍを満たす
    請求項１に記載の半導体装置。
  3. 前記Ｚ１は、Ｚ１＞１０ｎｍを満たす
    請求項１または２に記載の半導体装置。
  4. 前記第１バリア層と前記第２バリア層とは前記開口部から前記ドレイン電極に向かう途中の分岐点から分岐し、
    前記半導体装置は、
    前記分岐点と前記ドレイン電極との間の、前記第１バリア層の上から前記第１絶縁層の上に延伸して設けられた酸素含有率１％以下の第２絶縁層と、
    前記開口部と前記ドレイン電極との間の、前記第２絶縁層の上に設けられた、前記ソース電極と同電位のフィールドプレート電極と、を有し、
    前記フィールドプレート電極と前記ゲート電極との最近接距離は１００ｎｍ以上１０００ｎｍ以下である
    請求項１または２に記載の半導体装置。
  5. 前記第１バリア層と前記第２バリア層とは前記開口部から前記ドレイン電極に向かう途中の分岐点から分岐し、
    前記半導体装置は、
    前記分岐点と前記ドレイン電極との間の、前記第１バリア層の上から前記第１絶縁層の上に延伸して設けられた酸素含有率１％以下の第２絶縁層と、
    前記開口部と前記ドレイン電極との間の、前記第２絶縁層の上に設けられた、前記ソース電極と同電位のフィールドプレート電極と、を有し、
    前記フィールドプレート電極と前記ゲート電極との最近接距離は１００ｎｍ以上１０００ｎｍ以下である
    請求項３に記載の半導体装置。
  6. 前記基板が含む上面の垂直方向において、
    前記フィールドプレート電極の最下面位置は、前記ドレイン電極に最近接する前記第２バリア層の側面の下端位置より下方である
    請求項４に記載の半導体装置。
  7. 前記フィールドプレート電極の一部の材料は、前記第２バリア層の材料と同一である
    請求項４に記載の半導体装置。
  8. 前記基板が含む上面の垂直方向において、
    前記フィールドプレート電極の最上面位置は、前記ドレイン電極に最近接する前記第２バリア層の側面の下端位置より下方である
    請求項４に記載の半導体装置。
  9. 前記フィールドプレート電極は、下層と上層とを含む複数層で構成され、前記下層の抵抗率よりも前記上層の抵抗率が小さい
    請求項４に記載の半導体装置。
  10. 更に、前記分岐点と前記ドレイン電極との間の、前記第２絶縁層の上に、前記フィールドプレート電極を覆うように設けられた第３絶縁層を有し、
    前記第２絶縁層と前記第３絶縁層とは、前記第１バリア層と前記第２バリア層とで挟まれている
    請求項４に記載の半導体装置。
  11. 前記第３絶縁層を構成する材料の誘電率は前記第２絶縁層を構成する材料の誘電率より小さい
    請求項１０に記載の半導体装置。
  12. 前記第２絶縁層の層厚は前記第３絶縁層の層厚より薄い
    請求項１１に記載の半導体装置。
  13. 前記第１バリア層と前記第２バリア層のうち少なくとも一方では、前記開口部の中央から前記ソース電極へ向かう方向への延伸長と前記中央から前記ドレイン電極へ向かう方向への延伸長とが異なる
    請求項４に記載の半導体装置。
  14. 前記第１バリア層と前記第２バリア層のうち少なくとも一方では、前記開口部の中央から前記ソース電極へ向かう方向への延伸長と前記中央から前記ドレイン電極へ向かう方向への延伸長とが異なる
    請求項１１に記載の半導体装置。
  15. 前記基板の平面視において、
    前記第１バリア層と前記フィールドプレート電極との間隔は、前記第２バリア層と前記フィールドプレート電極との間隔より短い
    請求項１３に記載の半導体装置。
  16. 前記基板の平面視において、
    前記第１バリア層と前記フィールドプレート電極との間隔は、前記第２バリア層と前記フィールドプレート電極との間隔より短い
    請求項１４に記載の半導体装置。
  17. 前記基板の平面視において、
    前記第１バリア層と前記フィールドプレート電極との間隔は、前記第２バリア層と前記フィールドプレート電極との間隔より長い
    請求項１３に記載の半導体装置。
  18. 前記基板の平面視において、
    前記第１バリア層と前記フィールドプレート電極との間隔は、前記第２バリア層と前記フィールドプレート電極との間隔より長い
    請求項１４に記載の半導体装置。
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