JP7456010B2

JP7456010B2 - メモリシステム

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Publication number: JP7456010B2
Application number: JP2022572829A
Authority: JP
Inventors: 昭雄菅原; 政樹藤生
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Filing date: 2020-12-28
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Description

実施形態は、メモリシステム、及び、メモリシステムに含まれる半導体記憶装置に関する。

半導体記憶装置としてＮＡＮＤ型フラッシュメモリを含むメモリシステムが知られている。

米国特許出願公開第２０１９／００８０７６３号明細書

動作を高速化できるメモリシステムを提供する。

本実施形態に係るメモリシステムは、第１プレーンと、第１入出力回路とを含む第１チップと、第１チップを制御するためのコマンドを発行可能なコントローラとを備える。第１プレーンは、複数の第１メモリセルトランジスタを有する第１メモリセルアレイと、第１メモリセルアレイから読み出された第１読み出しデータを記憶可能な第１ラッチ回路とを含む。第１入出力回路は、第１ラッチ回路から第１読み出しデータを取り込み可能な第１ＦＩＦＯ回路を含む。コントローラは、第１プレーンにおいて読み出し動作を実行している期間内に、第１チップに、第１ラッチ回路から第１ＦＩＦＯ回路への第１読み出しデータの取り込みを命令する第１コマンドを送信可能である。

図１は、第１実施形態に係るメモリシステムのブロック図である。図２は、第１実施形態に係るメモリシステムに含まれる半導体記憶装置のブロック図である。図３は、第１実施形態に係るメモリシステムに含まれる半導体記憶装置内のＮＡＮＤチップのブロック図である。図４は、第１実施形態に係るメモリシステムに含まれるＮＡＮＤチップの構成を、プレーンに着目して示したブロック図である。図５は、第１実施形態に係るメモリシステムに含まれるプレーン内のメモリセルアレイの回路図である。図６は、第１実施形態に係るメモリシステムに含まれるＮＡＮＤチップの構成を、入出力回路及びレジスタに着目して示したブロック図である。図７は、第１実施形態に係るメモリシステムに含まれる入出力回路内のＦＩＦＯ（first In first Out）回路の一例を示すブロック図である。図８は、第１実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図９は、第１実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図１０は、第１実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図１１は、第１実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図１２は、第１実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図１３は、第１実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図１４は、第１実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図１５は、第１実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図１６は、第１実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図１７は、第１実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図１８は、第２実施形態に係るメモリシステムに含まれるＮＡＮＤチップの構成を、入出力回路及びレジスタに着目して示したブロック図である。図１９は、第２実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図２０は、第２実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図２１は、第２実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図２２は、第２実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図２３は、第２実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図２４は、第３実施形態に係るメモリシステムに含まれるＮＡＮＤチップの構成を、入出力回路及びレジスタに着目して示したブロック図である。図２５は、第３実施形態に係るメモリシステムの読み出し動作におけるデータフローの概要を説明する図である。図２６は、第３実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図２７は、第３実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図２８は、第３実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図２９は、第３実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図３０は、第４実施形態に係るメモリシステムに含まれるＮＡＮＤチップの構成を、入出力回路及びレジスタに着目して示したブロック図である。図３１は、第４実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図３２は、第４実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図３３は、第４実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図３４は、第４実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図３５は、第４実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図３６は、第５実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図３７は、第５実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図３８は、第５実施形態に係るメモリシステムの読み出し動作におけるコマンドシーケンスの一例を示す図である。図３９は、比較例に係るＮＡＮＤチップの動作を示す図である。図４０は、第１実施形態に係るメモリシステムに含まれるＮＡＮＤチップの動作を示す図である。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

１．第１実施形態
第１実施形態に係るメモリシステムについて説明する。以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリ（以下、「ＮＡＮＤチップ」と表記する）を含むメモリシステムを例に挙げて説明する。

１．１構成
１．１．１メモリシステムの全体構成
本実施形態に係るメモリシステムの全体構成について、図１を用いて説明する。図１は、本実施形態に係るメモリシステムのブロック図である。

メモリシステム１００は、半導体記憶装置２００、及びメモリコントローラ３００を含む。メモリシステム１００は、ホストデバイス（以下、単に「ホスト」と表記する）４００によって制御される。メモリシステム１００は、ホスト４００から受信する要求信号に基づく処理を行う。メモリシステム１００は、例えばＳＳＤ（solid state drive）、ＵＳＢ（Universal Serial Bus）メモリ、ＭＭＣ（Multi-Media Card）、またはＳＤ^ＴＭカードである。ホスト４００は、例えばデジタルカメラやパーソナルコンピュータである。

半導体記憶装置２００は、例えば、Ｉ／Ｆチップと、ＮＡＮＤチップを含み、データを不揮発に記憶する。ＮＡＮＤチップは半導体記憶装置２００内に複数設けられてもよい。また、Ｉ／Ｆチップは省略されてもよい。この場合、ＮＡＮＤチップが半導体記憶装置として機能する。半導体記憶装置２００は、メモリコントローラ３００によって制御される。なお、半導体記憶装置２００は、メモリシステム１００内に複数設けられてもよい。この場合、複数の半導体記憶装置２００は、メモリコントローラ３００の制御により、それぞれが独立して動作可能である。

メモリコントローラ３００は、ホスト４００からホストバスを介して要求信号を受信する。ホストバスのタイプ及びホストバスを介して伝送される要求信号は、メモリシステム１００に適用されるアプリケーションに依存する。メモリシステム１００がＳＳＤである場合、ホストバスとして、例えばＳＡＳ（Serial Attached SCSI）、ＳＡＴＡ（Serial ATA）、ＰＣＩｅ^ＴＭ（Programmable Communications Interface Express）、またはＵＦＳ（Universal Flash Storage）規格のインターフェースが用いられる。メモリシステム１００がＵＳＢメモリである場合、ホストバスとしてＵＳＢが用いられる。メモリシステム１００がＭＭＣの場合、ホストバスとしてｅＭＭＣ規格のインターフェースが用いられる。メモリシステム１００がＳＤ^ＴＭカードの場合、ホストバスとしてＳＤ^ＴＭ規格のインターフェースが用いられる。

メモリコントローラ３００は、ホスト４００から受信した要求信号に基づいて、半導体記憶装置２００を制御する。そのために、メモリコントローラ３００は、ＮＡＮＤバスを介して半導体記憶装置２００と接続されている。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。この信号の具体例は、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ及びＲＥ、ライトプロテクト信号ＷＰｎ、データストローブ信号ＤＱＳ及びＤＱＳｎ、入出力信号ＤＱ、及びレディ／ビジー信号ＲＢｎである。

信号ＣＥｎは、半導体記憶装置２００内のＮＡＮＤチップをイネーブルにするための信号であり、例えばＬｏｗ（“Ｌ”）レベルでアサートされる。なお、「アサート」とは、信号（または論理）が有効（アクティブ）な状態とされていることを意味する。信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号であり、例えばＨｉｇｈ（“Ｈ”）レベルでアサートされる。信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号であり、例えば“Ｈ”レベルでアサートされる。信号ＷＥｎは、受信した信号を半導体記憶装置２００内へ取り込むための信号であり、例えば“Ｌ”レベルでアサートされる。ＷＥｎがトグルされるたびに、半導体記憶装置２００は、信号ＤＱを取り込む。信号ＲＥｎ及びＲＥは、メモリコントローラ３００が、半導体記憶装置２００からデータを読み出すための信号である。信号ＲＥｎは信号ＲＥの反転信号である。信号ＲＥｎ及びＲＥがトグルされるたびに、半導体記憶装置２００は、メモリコントローラ３００に信号ＤＱを出力する。信号ＷＰｎは、半導体記憶装置２００の書き込みまたは消去を禁止するための信号であり、例えば“Ｌ”レベルでアサートされる。信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、及びＷＰｎは、メモリコントローラ３００から半導体記憶装置２００に送信される。

信号ＤＱＳ及びＤＱＳｎは、信号ＤＱの送受信のタイミングを制御するために使用される。信号ＤＱＳｎは信号ＤＱＳの反転信号である。例えば、データの書き込み時には、書き込みデータＤＱと共に信号ＤＱＳ及び信号ＤＱＳｎがメモリコントローラ３００から半導体記憶装置２００に送信される。半導体記憶装置２００は、信号ＤＱＳ及び信号ＤＱＳｎに同期して書き込みデータＤＱを受信する。また、データの読み出し時には、読み出しデータＤＱと共に信号ＤＱＳ及び信号ＤＱＳｎが半導体記憶装置２００からメモリコントローラ３００に送信される。信号ＤＱＳ及び信号ＤＱＳｎは、前述の信号ＲＥｎに基づいて生成される。メモリコントローラ３００は、信号ＤＱＳ及び信号ＤＱＳｎに同期して読み出しデータＤＱを受信する。

入出力信号ＤＱは、例えば、８ビットの信号（以下、８個の信号ＤＱを区別する場合は、それぞれＤＱ０～ＤＱ７と表記し、区別しない場合は、単に信号ＤＱと表記する）である。入出力信号ＤＱは、半導体記憶装置２００とメモリコントローラ３００との間で送受信されるデータの実体であり、例えばコマンドＣＭＤ、アドレスＡＤＤ、書き込みデータまたは読み出しデータＤＡＴ、及びステータス情報ＳＴＳである。

信号ＲＢｎは、半導体記憶装置２００内のＮＡＮＤチップがビジー状態であるかレディ状態であるかを示す信号であり、例えばＮＡＮＤチップがビジー状態のときに“Ｌ”レベルとされる。信号ＲＢｎがレディ状態の場合、ＮＡＮＤチップは、メモリコントローラ３００からコマンドを受信可能であり、信号ＲＢｎがビジー状態の場合、ＮＡＮＤチップは、メモリコントローラ３００からコマンドを受信不可能である。信号ＲＢｎは、半導体記憶装置２００からメモリコントローラ３００に送信される。

メモリコントローラ３００は、ホストインターフェース回路（ホストＩ／Ｆ）３１０、メモリインターフェース回路（メモリＩ／Ｆ）３２０、ＲＯＭ（read only memory）３３０、ＣＰＵ（central processing unit）３４０、及びＲＡＭ（random access memory）３５０を含む。

ホストインターフェース回路３１０は、ホストバスを介してホスト４００と接続され、メモリコントローラ３００とホスト４００との通信を司る。

メモリインターフェース回路３２０は、ＮＡＮＤバスを介して半導体記憶装置２００と接続され、メモリコントローラ３００と半導体記憶装置２００との通信を司る。

ＲＯＭ３３０は、メモリコントローラ３００が種々の動作、並びにホストインターフェース回路３１０及びメモリインターフェース回路３２０の機能の一部を実行するためのファームウェア（プログラム）を記憶する。ファームウェアは、メモリコントローラ３００に、各実施形態として記述される動作を行わせることができるように構成されている。

ＣＰＵ３４０は、メモリコントローラ３００全体の動作を制御する。例えば、ＣＰＵ３４０は、ホスト４００から読み出しに関する要求信号を受信した際には、それに基づいて、メモリインターフェース回路３２０に半導体記憶装置２００への読み出しコマンドを発行させる。ＣＰＵ３４０は、ホスト４００から書き込みに関する要求信号を受信した際も、同様の動作を行う。

ＲＡＭ３５０は、ＣＰＵ３４０の作業領域として使用される。ＲＡＭ３５０は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリである。ＲＡＭ３５０は、例えば上述のファームウェアを記憶する。上述のファームウェアは、例えばメモリシステム１００のパワーオン直後に、メモリコントローラ３００によってＲＡＭ３５０にロードされる。

１．１．２半導体記憶装置２００の構成
半導体記憶装置２００の構成について、図２を用いて説明する。図２は、本実施形態に係るメモリシステム１００に含まれる半導体記憶装置２００のブロック図である。

半導体記憶装置２００は、Ｉ／Ｆチップ２１０、ＮＡＮＤチップ０（ＣＰ０）、及びＮＡＮＤチップ１（ＣＰ１）を含む。Ｉ／Ｆチップ２１０は、ＮＡＮＤバスを介してメモリコントローラ３００と接続され、メモリコントローラ３００と、ＮＡＮＤチップ０（ＣＰ０）及びＮＡＮＤチップ１（ＣＰ１）との通信を司る。ＮＡＮＤチップ０（ＣＰ０）及びＮＡＮＤチップ１（ＣＰ１）は、ＮＡＮＤ型フラッシュメモリである。以下、「ＮＡＮＤチップ０」を単に「チップ０」、「ＮＡＮＤチップ１」を単に「チップ１」とそれぞれ表記することもある。なお、半導体記憶装置２００内に設けられるＮＡＮＤチップの個数は、２個に限定されるものではなく、１個でもよく、２個より多くてもよい。ＮＡＮＤチップ０（ＣＰ０）及びＮＡＮＤチップ１（ＣＰ１）は、メモリコントローラ３００によって制御される。ＮＡＮＤチップ０（ＣＰ０）及びＮＡＮＤチップ１（ＣＰ１）は、共通のデータバスＤＢに接続される。なお、ＮＡＮＤチップは、必ずしも共通のデータバスＤＢにより接続される必要はなく、１つのデータバスＤＢに複数のＮＡＮＤチップが接続された構成であればよい。

メモリコントローラ３００は、ＮＡＮＤチップ毎に異なる信号ＣＥｎを送信してもよく、複数のＮＡＮＤチップに対して共通の信号ＣＥｎを送信してもよい。例えば、ＮＡＮＤチップ毎に異なる信号ＣＥｎが送信される場合、信号ＣＥｎは、ＮＡＮＤチップ０（ＣＰ０）及びＮＡＮＤチップ１（ＣＰ１）にそれぞれ対応する信号ＣＥｎ１及びＣＥｎ２を含む。また、複数のＮＡＮＤチップに共通の信号ＣＥｎが送信される場合、ＮＡＮＤチップは、信号ＣＥｎとＮＡＮＤチップを指定するアドレスとに基づいて選択される。信号ＲＢｎは、ＮＡＮＤチップ０（ＣＰ０）及びＮＡＮＤチップ１（ＣＰ１）にそれぞれ対応する信号ＲＢｎ１及びＲＢｎ２を含む。なお、信号ＲＢｎの個数は、半導体記憶装置２００内に設けられるＮＡＮＤチップの個数と同じ数とされる。

Ｉ／Ｆチップ２１０は、信号ＣＥｎ１、ＣＥｎ２、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＷＰｎ、ＤＱＳ、ＤＱＳｎ、及びＤＱをメモリコントローラ３００から受信する。Ｉ／Ｆチップ２１０は、受信した信号ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＷＰｎ、ＤＱＳ、ＤＱＳｎ、及びＤＱを、データバスＤＢを介してＮＡＮＤチップ０（ＣＰ０）及びＮＡＮＤチップ１（ＣＰ１）に送信する。Ｉ／Ｆチップ２１０は、受信した信号ＣＥｎ１を、ＮＡＮＤチップ０（ＣＰ０）に送信する。Ｉ／Ｆチップ２１０は、受信した信号ＣＥｎ２を、ＮＡＮＤチップ１（ＣＰ１）に送信する。

Ｉ／Ｆチップ２１０は、信号ＤＱＳ、ＤＱＳｎ、及びＤＱをＮＡＮＤチップ０（ＣＰ０）及びＮＡＮＤチップ１（ＣＰ１）から受信する。Ｉ／Ｆチップ２１０は、受信した信号ＤＱＳ、ＤＱＳｎ、及びＤＱをメモリコントローラ３００に送信する。

ＮＡＮＤチップ０（ＣＰ０）は、信号ＲＢｎ１をメモリコントローラ３００に送信する。ＮＡＮＤチップ１（ＣＰ１）は、信号ＲＢｎ２をメモリコントローラ３００に送信する。

ＮＡＮＤチップ０（ＣＰ０）及びＮＡＮＤチップ１（ＣＰ１）のうち、選択された１つにデータが書き込まれる。また、ＮＡＮＤチップ０（ＣＰ０）及びＮＡＮＤチップ１（ＣＰ１）のうち、選択された１つからデータが読み出される。

１．１．３ＮＡＮＤチップ０（ＣＰ０）の構成
ＮＡＮＤチップ０（ＣＰ０）の構成について、図３を用いて説明する。図３は、本実施形態に係るメモリシステム１００に含まれる半導体記憶装置２００内のＮＡＮＤチップ０（ＣＰ０）のブロック図である。なお、図３では、各ブロック間の接続の一部を矢印線で示しているが、ブロック間の接続はこれに限定されない。以下では、ＮＡＮＤチップ０（ＣＰ０）について説明するが、ＮＡＮＤチップ１（ＣＰ１）も同じ構成を有する。

ＮＡＮＤチップ０（ＣＰ０）は、入出力回路１０、レジスタ２０、シーケンサ３０、電圧生成回路４０、及びプレーン０～プレーン３（ＰＬ０～ＰＬ３）を含む。

入出力回路１０は、メモリコントローラ３００から信号ＣＥｎ１、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、及びＷＰｎを受信する。入出力回路１０は、メモリコントローラ３００との間で信号ＤＱＳ、ＤＱＳｎ、及びＤＱを送受信する。入出力回路１０は、メモリコントローラ３００に信号ＲＢｎ１を送信する。

レジスタ２０は、ステータスレジスタ２１、アドレスレジスタ２２、及びコマンドレジスタ２３を含む。ステータスレジスタ２１は、例えばデータの書き込み、読み出し、及び消去動作におけるステータス情報ＳＴＳを一時的に記憶する。アドレスレジスタ２２は、入出力回路１０を介してメモリコントローラ３００から受信したアドレスＡＤＤを一時的に記憶する。このアドレスＡＤＤには、ロウアドレスＲＡ及びカラムアドレスＣＡが含まれる。コマンドレジスタ２３は、入出力回路１０を介してメモリコントローラ３００から受信したコマンドＣＭＤを一時的に記憶する。

シーケンサ３０は、ＮＡＮＤチップ０（ＣＰ０）全体の動作を制御する。シーケンサ３０は、コマンドレジスタ２３からコマンドＣＭＤを受信する。シーケンサ３０は、受信したコマンドＣＭＤに基づいて、入出力回路１０、ステータスレジスタ２１、電圧生成回路４０、及びプレーン０～プレーン３（ＰＬ０～ＰＬ３）を制御し、書き込み、読み出し、及び消去動作等を実行する。

電圧生成回路４０は、ＮＡＮＤチップ０（ＣＰ０）の外部から電源電圧を受信し、シーケンサ３０の制御に基づいて電源電圧から種々の電圧を生成する。電圧生成回路４０は、生成した電圧をプレーン０～プレーン３（ＰＬ０～ＰＬ３）に印加する。

プレーン０～プレーン３（ＰＬ０～ＰＬ３）は、シーケンサ３０によって独立に制御される。プレーン０～プレーン３（ＰＬ０～ＰＬ３）は、後述するメモリセルトランジスタへのデータの書き込み、及び後述するメモリセルトランジスタからのデータの読み出しを行うユニットである。プレーン０～プレーン３（ＰＬ０～ＰＬ３）は、データを書き込むときには、入出力回路１０を介してメモリコントローラ３００から書き込みデータＤＡＴを受信する。また、プレーン０～プレーン３（ＰＬ０～ＰＬ３）は、データを読み出すときには、読み出されたデータＤＡＴを、入出力回路１０を介してメモリコントローラ３００に送信する。

プレーン０（ＰＬ０）の構成について、図４を用いて説明する。図４は、本実施形態に係るメモリシステム１００に含まれるＮＡＮＤチップ０（ＣＰ０）の構成を、プレーン０（ＰＬ０）に着目して示したブロック図である。以下では、プレーン０（ＰＬ０）について説明するが、プレーン１（ＰＬ１）、プレーン２（ＰＬ２）、及びプレーン３（ＰＬ３）も同じ構成を有する。なお、図４では、ステータスレジスタ２１、コマンドレジスタ２３、及びプレーン１～プレーン３（ＰＬ１～ＰＬ３）は省略されている。

プレーン０（ＰＬ０）は、メモリセルアレイ５１Ａ、ロウデコーダ５２Ａ、センスアンプ５３Ａ、データレジスタ５４Ａ、及びカラムデコーダ５５Ａを含む。

メモリセルアレイ５１Ａは、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタを含む複数のブロックＢＬＫ（ＢＬＫ０～ＢＬＫｎ、但しｎは１以上の自然数）を有する。なお、メモリセルアレイ５１Ａ内のブロックＢＬＫの個数は任意である。メモリセルアレイ５１Ａの詳細については後述される。メモリセルアレイ５１Ａには、電圧生成回路４０から電圧が印加される。

ロウデコーダ５２Ａは、シーケンサ３０によって制御される。ロウデコーダ５２Ａは、アドレスレジスタ２２からロウアドレスＲＡを受信する。ロウデコーダ５２Ａは、受信したロウアドレスＲＡをデコードし、デコード結果に基づいて、選択されたメモリセルトランジスタに、電圧生成回路４０から供給された電圧を印加する。

センスアンプ５３Ａは、シーケンサ３０によって制御される。センスアンプ５３Ａには、電圧生成回路４０から電圧が印加される。センスアンプ５３Ａは、データを読み出すときには、メモリセルアレイ５１Ａから読み出されたデータＤＡＴをセンスする。センスアンプ５３Ａは、読み出されたデータＤＡＴをデータレジスタ５４Ａに送信する。また、センスアンプ５３Ａは、データを書き込むときには、書き込みデータＤＡＴをメモリセルアレイ５１Ａに送信する。

データレジスタ５４Ａは、シーケンサ３０によって制御される。データレジスタ５４Ａには、電圧生成回路４０から電圧が印加される。データレジスタ５４Ａは、図示せぬ複数のラッチ回路を含む。ラッチ回路は、書き込みデータ及び読み出しデータＤＡＴを記憶する。例えば、データを書き込むときには、データレジスタ５４Ａは、入出力回路１０から受信した書き込みデータＤＡＴを一時的に記憶し、センスアンプ５３Ａに送信する。また、データを読み出すときには、データレジスタ５４Ａは、センスアンプ５３Ａから受信した読み出しデータＤＡＴを一時的に記憶し、入出力回路１０に送信する。

カラムデコーダ５５Ａは、シーケンサ３０によって制御される。カラムデコーダ５５Ａには、電圧生成回路４０から電圧が印加される。カラムデコーダ５５Ａは、アドレスレジスタ２２からカラムアドレスＣＡを受信する。カラムデコーダ５５Ａは、例えば書き込み、読み出し、及び消去動作の際、カラムアドレスＣＡをデコードし、デコード結果に応じてデータレジスタ５４Ａ内のラッチ回路を選択する。

１．１．４メモリセルアレイ５１Ａの回路構成
メモリセルアレイ５１Ａの回路構成について、図５を用いて説明する。図５は、本実施形態に係るメモリシステム１００に含まれるプレーン０（ＰＬ０）内のメモリセルアレイ５１Ａの回路図である。

図５は、メモリセルアレイ５１Ａの回路構成の一例を、メモリセルアレイ５１Ａに含まれる複数のブロックＢＬＫのうち１個のブロックＢＬＫを抽出して示している。他のブロックＢＬＫも、全て図５に示される構成を有する。

ブロックＢＬＫは、例えば４個のストリングユニットＳＵ０～ＳＵ３を含んでいる。なお、ブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬｍ（ｍは１以上の自然数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＣ０～ＭＣ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。

各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＣ０～ＭＣ７は、直列接続される。同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通に接続される。

各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＣ０～ＭＣ７の一端に接続される。同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通に接続される。

各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＣ０～ＭＣ７の他端に接続される。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続され、選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。

以上で説明したメモリセルアレイ５１Ａの回路構成において、ビット線ＢＬは、例えばブロックＢＬＫ毎に対応する複数のＮＡＮＤストリングＮＳ間で共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。

１．１．５入出力回路１０の構成
入出力回路１０の構成について、図６を用いて説明する。図６は、本実施形態に係るメモリシステム１００に含まれるＮＡＮＤチップ０（ＣＰ０）の構成を、入出力回路１０及びレジスタ２０に着目して示したブロック図である。なお、図６では、ステータスレジスタ２１及び電圧生成回路４０は省略されている。

プレーン０（ＰＬ０）と同様に、プレーン１（ＰＬ１）は、メモリセルアレイ５１Ｂ、ロウデコーダ５２Ｂ、センスアンプ５３Ｂ、データレジスタ５４Ｂ、及びカラムデコーダ５５Ｂを含む。プレーン２（ＰＬ２）は、メモリセルアレイ５１Ｃ、ロウデコーダ５２Ｃ、センスアンプ５３Ｃ、データレジスタ５４Ｃ、及びカラムデコーダ５５Ｃを含む。プレーン３（ＰＬ３）は、メモリセルアレイ５１Ｄ、ロウデコーダ５２Ｄ、センスアンプ５３Ｄ、データレジスタ５４Ｄ、及びカラムデコーダ５５Ｄを含む。以下、メモリセルアレイ５１Ａ～５１Ｄを区別しない場合は、単にメモリセルアレイ５１と表記し、データレジスタ５４Ａ～５４Ｄを区別しない場合は、単にデータレジスタ５４と表記する。

入出力回路１０は、ＤＱパッド１１及びＦＩＦＯ回路１２を含む。ＤＱパッド１１は、入出力回路１０とＮＡＮＤバスとを接続する。また、ＤＱパッド１１は、ＦＩＦＯ回路１２を介してデータレジスタ５４Ａ～５４Ｄに接続される。ＤＱパッド１１は、ＮＡＮＤチップ０（ＣＰ０）の外部から、ある出力インピーダンスを有する１つの出力端子として認識され得る。

ＦＩＦＯ回路１２は、プレーン０～プレーン３（ＰＬ０～ＰＬ３）から読み出されたデータＤＡＴを後述のライトクロックＷｃｌｋに基づいて取り込む。また、ＦＩＦＯ回路１２は、記憶している信号を後述のリードクロックＲｃｌｋに基づいてＤＱパッド１１に送信する。ＦＩＦＯ回路１２の詳細については後述される。

１．１．６レジスタ２０の構成
レジスタ２０の構成について、図６を用いて説明する。

アドレスレジスタ２２は、ロウアドレスレジスタ０（ＲＲ０）～ロウアドレスレジスタ３（ＲＲ３）、ロウアドレスレジスタ０’（ＲＲ０’）～ロウアドレスレジスタ３’（ＲＲ３’）、カラムアドレスレジスタ０（ＣＲ０）、及びカラムアドレスレジスタ０’（ＣＲ０’）を含む。

ロウアドレスレジスタ０（ＲＲ０）は、入出力回路１０及びプレーン０（ＰＬ０）に接続され、入出力回路１０から受信したプレーン０（ＰＬ０）のロウアドレスＲＡを記憶する。ロウアドレスレジスタ０（ＲＲ０）は、ロウアドレスＲＡをロウデコーダ５２Ａに送信する。ロウアドレスレジスタ１（ＲＲ１）は、入出力回路１０及びプレーン１（ＰＬ１）に接続され、入出力回路１０から受信したプレーン１（ＰＬ１）のロウアドレスＲＡを記憶する。ロウアドレスレジスタ１（ＲＲ１）は、ロウアドレスＲＡをロウデコーダ５２Ｂに送信する。ロウアドレスレジスタ２（ＲＲ２）は、入出力回路１０及びプレーン２（ＰＬ２）に接続され、入出力回路１０から受信したプレーン２（ＰＬ２）のロウアドレスＲＡを記憶する。ロウアドレスレジスタ２（ＲＲ２）は、ロウアドレスＲＡをロウデコーダ５２Ｃに送信する。ロウアドレスレジスタ３（ＲＲ３）は、入出力回路１０及びプレーン３（ＰＬ３）に接続され、入出力回路１０から受信したプレーン３（ＰＬ３）のロウアドレスＲＡを記憶する。ロウアドレスレジスタ３（ＲＲ３）は、ロウアドレスＲＡをロウデコーダ５２Ｄに送信する。

ロウアドレスレジスタ０’（ＲＲ０’）は、ロウアドレスレジスタ０（ＲＲ０）及びプレーン０（ＰＬ０）に接続され、ロウアドレスレジスタ０（ＲＲ０）から受信した（コピーされた）ロウアドレスＲＡを記憶する。ロウアドレスレジスタ０’（ＲＲ０’）は、ロウアドレスＲＡをロウデコーダ５２Ａに送信する。ロウアドレスレジスタ１’（ＲＲ１’）は、ロウアドレスレジスタ１（ＲＲ１）及びプレーン１（ＰＬ１）に接続され、ロウアドレスレジスタ１（ＲＲ１）から受信した（コピーされた）ロウアドレスＲＡを記憶する。ロウアドレスレジスタ１’（ＲＲ１’）は、ロウアドレスＲＡをロウデコーダ５２Ｂに送信する。ロウアドレスレジスタ２’（ＲＲ２’）は、ロウアドレスレジスタ２（ＲＲ２）及びプレーン２（ＰＬ２）に接続され、ロウアドレスレジスタ２（ＲＲ２）から受信した（コピーされた）ロウアドレスＲＡを記憶する。ロウアドレスレジスタ２’（ＲＲ２’）は、ロウアドレスＲＡをロウデコーダ５２Ｃに送信する。ロウアドレスレジスタ３’（ＲＲ３’）は、ロウアドレスレジスタ３（ＲＲ３）及びプレーン３（ＰＬ３）に接続され、ロウアドレスレジスタ３（ＲＲ３）から受信した（コピーされた）ロウアドレスＲＡを記憶する。ロウアドレスレジスタ３’（ＲＲ３’）は、ロウアドレスＲＡをロウデコーダ５２Ｄに送信する。

カラムアドレスレジスタ０（ＣＲ０）は、入出力回路１０及びプレーン０～プレーン３（ＰＬ０～ＰＬ３）に接続され、入出力回路１０から受信したプレーン０～プレーン３（ＰＬ０～ＰＬ３）のカラムアドレスＣＡを記憶する。カラムアドレスレジスタ０’（ＣＲ０’）は、カラムアドレスレジスタ０（ＣＲ０）及びプレーン０～プレーン３（ＰＬ０～ＰＬ３）に接続され、カラムアドレスレジスタ０（ＣＲ０）から受信した（コピーされた）カラムアドレスＣＡを記憶する。

カラムアドレスレジスタ０（ＣＲ０）は、カラムアドレスカウンタ回路ＣＣ０を含み、カラムアドレスレジスタ０’（ＣＲ０’）は、カラムアドレスカウンタ回路ＣＣ０’を含む。カラムアドレスカウンタ回路ＣＣ０及びＣＣ０’は、カラムアドレスＣＡを１ずつインクリメントする。

カラムアドレスレジスタ０（ＣＲ０）は、カラムデコーダ５５Ａ～５５ＤにカラムアドレスＣＡを送信する。より具体的には、カラムアドレスレジスタ０（ＣＲ０）は、カラムアドレスＣＡで指定されるプレーンの最初のカラムアドレスＣＡをカラムデコーダ５５Ａ～５５Ｄに送信する。最初のカラムアドレスＣＡがカラムデコーダ５５Ａ～５５Ｄに送信されると、カラムアドレスカウンタ回路ＣＣ０は、カラムアドレスＣＡを１だけインクリメントし、カラムアドレスレジスタ０（ＣＲ０）は、最初のカラムアドレスＣＡの次のカラムアドレスＣＡをカラムデコーダ５５Ａ～５５Ｄに送信する。最後のカラムアドレスＣＡがカラムデコーダ５５Ａ～５５Ｄに送信されると、カラムデコーダ５５Ａ～５５ＤへのカラムアドレスＣＡの送信は終了となる。カラムアドレスレジスタ０’（ＣＲ０’）は、カラムアドレスレジスタ０（ＣＲ０）と同様にカラムデコーダ５５Ａ～５５ＤにカラムアドレスＣＡを送信する。

コマンドレジスタ２３は、コマンドレジスタ０（ＭＲ０）～コマンドレジスタ３（ＭＲ３）、及びコマンドレジスタ０’（ＭＲ０’）～コマンドレジスタ３’（ＭＲ３’）を含む。

コマンドレジスタ０（ＭＲ０）は、入出力回路１０及びシーケンサ３０に接続され、入出力回路１０から受信したプレーン０（ＰＬ０）に関するコマンドＣＭＤを記憶する。コマンドレジスタ０（ＭＲ０）は、コマンドＣＭＤをシーケンサ３０に送信する。コマンドレジスタ１（ＭＲ１）は、入出力回路１０及びシーケンサ３０に接続され、入出力回路１０から受信したプレーン１（ＰＬ１）に関するコマンドＣＭＤを記憶する。コマンドレジスタ１（ＭＲ１）は、コマンドＣＭＤをシーケンサ３０に送信する。コマンドレジスタ２（ＭＲ２）は、入出力回路１０及びシーケンサ３０に接続され、入出力回路１０から受信したプレーン２（ＰＬ２）に関するコマンドＣＭＤを記憶する。コマンドレジスタ２（ＭＲ２）は、コマンドＣＭＤをシーケンサ３０に送信する。コマンドレジスタ３（ＭＲ３）は、入出力回路１０及びシーケンサ３０に接続され、入出力回路１０から受信したプレーン３（ＰＬ３）に関するコマンドＣＭＤを記憶する。コマンドレジスタ３（ＭＲ３）は、コマンドＣＭＤをシーケンサ３０に送信する。

コマンドレジスタ０’（ＭＲ０’）は、コマンドレジスタ０（ＭＲ０）及びシーケンサ３０に接続され、コマンドレジスタ０（ＭＲ０）から受信した（コピーされた）コマンドＣＭＤを記憶する。コマンドレジスタ０’（ＭＲ０’）は、コマンドＣＭＤをシーケンサ３０に送信する。コマンドレジスタ１’（ＭＲ１’）は、コマンドレジスタ１（ＭＲ１）及びシーケンサ３０に接続され、コマンドレジスタ１（ＭＲ１）から受信した（コピーされた）コマンドＣＭＤを記憶する。コマンドレジスタ１’（ＭＲ１’）は、コマンドＣＭＤをシーケンサ３０に送信する。コマンドレジスタ２’（ＭＲ２’）は、コマンドレジスタ２（ＭＲ２）及びシーケンサ３０に接続され、コマンドレジスタ２（ＭＲ２）から受信した（コピーされた）コマンドＣＭＤを記憶する。コマンドレジスタ２’（ＭＲ２’）は、コマンドＣＭＤをシーケンサ３０に送信する。コマンドレジスタ３’（ＭＲ３’）及びシーケンサ３０は、コマンドレジスタ３（ＭＲ３）に接続され、コマンドレジスタ３（ＭＲ３）から受信した（コピーされた）コマンドＣＭＤを記憶する。コマンドレジスタ３’（ＭＲ３’）は、コマンドＣＭＤをシーケンサ３０に送信する。

１．１．７ＦＩＦＯ回路１２の構成
ＦＩＦＯ回路１２の構成について、図７を用いて説明する。図７は、本実施形態に係るメモリシステム１００に含まれる入出力回路１０内のＦＩＦＯ回路１２の一例を示すブロック図である。

ＦＩＦＯ回路１２は、マルチプレクサ（以下、「ＭＵＸ」と表記する）６０、フリップフロップ（以下、「ＦＦ」と表記する）６１～６３、ＭＵＸ６４、ライトクロック生成回路６５、ライトポインタ生成回路６６、リードクロック生成回路６７、及びリードポインタ生成回路６８を含む。

ＭＵＸ６０は、ライトポインタ生成回路６６から受信したライトポインタＷｐｔｒに基づいて、ＦＦ６１～６３のいずれかを選択する。ＭＵＸ６０によって選択されたＦＦに、データレジスタ５４Ａから受信した信号が送信される。ライトポインタＷｐｔｒの詳細については後述される。

ＦＦ６１～６３は、ＭＵＸ６０から信号を受信する。ＦＦ６１～６３は、ＭＵＸ６０から受信した信号を、ライトクロックＷｃｌｋが“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミングで取り込み、取り込んだ信号を記憶する。

ＭＵＸ６４は、リードポインタ生成回路６８から受信したリードポインタＲｐｔｒに基づいて、ＦＦ６１～６３のいずれかを選択する。リードポインタＲｐｔｒの詳細については後述される。

ライトクロック生成回路６５は、ＦＦ６１～６３に信号を取り込むタイミングを規定するライトクロックＷｃｌｋを生成する。ライトクロック生成回路６５は、生成したライトクロックＷｃｌｋをライトポインタ生成回路６６に送信する。

ライトポインタ生成回路６６は、データレジスタ５４Ａから受信した信号をＦＦ６１～６３のうちのどのＦＦに取り込むかを規定するライトポインタＷｐｔｒを生成する。ライトポインタＷｐｔｒは、ライトクロックＷｃｌｋが“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミングでインクリメントされ、これによりライトポインタＷｐｔｒが生成される。

リードクロック生成回路６７は、ＦＦ６１～６３のいずれかとＭＵＸ６４との接続を切り替えるタイミングを規定するリードクロックＲｃｌｋを生成する。リードクロック生成回路６７は、生成したリードクロックＲｃｌｋをリードポインタ生成回路６８に送信する。

リードポインタ生成回路６８は、ＦＦ６１～６３のうちのどのＦＦから受信した信号を出力するかを規定するリードポインタＲｐｔｒを生成する。リードポインタＲｐｔｒは、リードクロックＲｃｌｋが“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミングでインクリメントされ、これによりリードポインタＲｐｔｒが生成される。

なお、ＦＦ６１～６３は、ＭＵＸ６０とＭＵＸ６４との間に多段に設けられてもよい。

１．２動作
本実施形態に係るメモリシステム１００の動作について、図８～図１７を用いて説明する。図８～図１７は、本実施形態に係るメモリシステム１００の読み出し動作におけるコマンドシーケンスの一例を示す図である。以下では、信号ＣＥｎ１及びＣＥｎ２が同じ信号（ＣＥｎ１＝ＣＥｎ２＝ＣＥｎ）であり、チップ０のプレーン０、チップ１のプレーン０、チップ０のプレーン１、チップ１のプレーン１、チップ０のプレーン２、チップ１のプレーン２、チップ０のプレーン３、チップ１のプレーン３の順に繰り返しデータを読み出す場合を例に挙げて説明する。

図８～図１７には、チップ０（ＣＰ０）及びチップ１（ＣＰ１）の各プレーンのキャッシュビジー信号ＣＢも示されている。なお、本明細書において、「キャッシュビジー信号ＣＢ」とは、対象のプレーンがビジー状態であるかレディ状態であるかを示す信号を意味する。信号ＣＢは、プレーン毎に設けられており、例えば対応するプレーンがビジー状態のときに“Ｌ”レベルとされる。信号ＣＢがビジー状態の場合、対応するプレーンのデータレジスタ５４（データＤＡＴ）にアクセスできない状態である。信号ＣＢがレディ状態の場合、対応するプレーンのデータレジスタ５４（データＤＡＴ）にアクセス可能な状態である。信号ＣＢは、ステータスレジスタ２１に記憶される。メモリコントローラ３００は、ステータスレジスタ２１からステータス情報ＳＴＳを読み出すことにより、各プレーンの信号ＣＢの状態を確認する。以下、チップ０（ＣＰ０）のプレーン０～プレーン３（ＰＬ０～ＰＬ３）の信号ＣＢを、それぞれ信号ＣＢ００、信号ＣＢ０１、信号ＣＢ０２、及び信号ＣＢ０３と表記し、チップ１（ＣＰ１）のプレーン０～プレーン３（ＰＬ０～ＰＬ３）の信号ＣＢを、それぞれ信号ＣＢ１０、信号ＣＢ１１、信号ＣＢ１２、及び信号ＣＢ１３と表記する。なお、信号ＲＢは、シーケンサ３０がチップ内の各プレーンの信号ＣＢをＡＮＤ演算した結果である。例えば、チップ０（ＣＰ０）において、プレーン０～プレーン３（ＰＬ０～ＰＬ３）いずれかの信号ＣＢが“Ｌ”レベルである場合、信号ＲＢは“Ｌ”レベルとなり、プレーン０～プレーン３（ＰＬ０～ＰＬ３）すべての信号ＣＢが“Ｈ”レベルである場合、信号ＲＢは“Ｈ”レベルとなる。これにより、信号ＲＢは、各チップにおいて、すべてのプレーンがレディ状態であるか否かを示す。

本実施形態の読み出し動作は、シングルプレーンリードである。なお、本明細書において、「シングルプレーンリード」とは、各プレーンから独立してデータＤＡＴを読み出す動作を意味する。

まず、図８～図９に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のノーマルリードを実行する。なお、本明細書において、「ノーマルリード」とは、対象のプレーンにおいて、メモリセルアレイ５１からデータレジスタ５４に読み出しデータＤＡＴが格納されるまで（信号ＣＢがレディ状態になるまで）、対象プレーンに対する次のコマンドを受け付けない読み出し動作を意味する。

より具体的には、メモリコントローラ３００は、信号ＣＥｎを“Ｌ”レベルにした後、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のノーマルリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３０ｈ＞を発行する。コマンド“００ｈ”は、読み出しを命令するためのコマンドである。アドレス“Ａｄ００”は、チップ０のプレーン０のアドレスを指定するものである。コマンド“３０ｈ”は、シングルプレーンリードにおいてノーマルリードを実行させるためのコマンドである。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ００＞に基づいて、受信したコマンド＜００ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ０（ＭＲ０）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ００＞のロウアドレスＲＡをチップ０（ＣＰ０）のロウアドレスレジスタ０（ＲＲ０）に送信し、受信したアドレス＜Ａｄ００＞のカラムアドレスＣＡをチップ０（ＣＰ０）のカラムアドレスレジスタ０（ＣＲ０）に送信する。入出力回路１０は、アドレス＜Ａｄ００＞に基づいて、受信したコマンド＜３０ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ０（ＭＲ０）に送信する。

アドレス＜Ａｄ００＞のロウアドレスＲＡがロウアドレスレジスタ０（ＲＲ０）に格納されると、ロウアドレスレジスタ０（ＲＲ０）は、ロウアドレスＲＡをロウデコーダ５２Ａに送信する。

コマンドレジスタ０（ＭＲ０）からコマンド＜３０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プレーン０（ＰＬ０）においてノーマルリードを開始する。シーケンサ３０は、信号ＣＢ００をビジー状態にする。信号ＣＢ００は、ステータスレジスタ２１に格納される。チップ０（ＣＰ０）のプレーン０（ＰＬ０）においてノーマルリードが終わると、シーケンサ３０は、信号ＣＢ００をレディ状態にする。チップ０（ＣＰ０）のプレーン０（ＰＬ０）は、次のコマンドを受け付け可能となる。

次に、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン０（ＰＬ０）のノーマルリードを実行する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３０ｈ＞が発行された後、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン０（ＰＬ０）のノーマルリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ１０＞、及びコマンド＜３０ｈ＞を発行する。アドレス“Ａｄ１０”は、チップ１のプレーン０のアドレスを指定するものである。

チップ１（ＣＰ１）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ１０＞、及びコマンド＜３０ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン０（ＰＬ０）の前述したノーマルリードと同様に、チップ１（ＣＰ１）のプレーン０（ＰＬ０）のノーマルリードが開始される。チップ１（ＣＰ１）のシーケンサ３０は、信号ＣＢ１０をビジー状態にする。信号ＣＢ１０は、ステータスレジスタ２１に格納される。チップ１（ＣＰ１）のプレーン０（ＰＬ０）においてノーマルリードが終わると、シーケンサ３０は、信号ＣＢ１０をレディ状態にする。チップ１（ＣＰ１）のプレーン０（ＰＬ０）は、次のコマンドを受け付け可能となる。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のノーマルリードを実行する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ１０＞、及びコマンド＜３０ｈ＞が発行された後、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のノーマルリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３０ｈ＞を発行する。アドレス“Ａｄ０１”は、チップ０のプレーン１のアドレスを指定するものである。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ０１＞に基づいて、受信したコマンド＜００ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ１（ＭＲ１）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ０１＞のロウアドレスＲＡをチップ０（ＣＰ０）のロウアドレスレジスタ１（ＲＲ１）に送信し、受信したアドレス＜Ａｄ０１＞のカラムアドレスＣＡをチップ０（ＣＰ０）のカラムアドレスレジスタ０（ＣＲ０）に送信する。入出力回路１０は、アドレス＜Ａｄ０１＞に基づいて、受信したコマンド＜３０ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ１（ＭＲ１）に送信する。

アドレス＜Ａｄ０１＞のロウアドレスＲＡがロウアドレスレジスタ１（ＲＲ１）に格納されると、ロウアドレスレジスタ１（ＲＲ１）は、ロウアドレスＲＡをロウデコーダ５２Ｂに送信する。

コマンドレジスタ１（ＭＲ１）からコマンド＜３０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プレーン１（ＰＬ１）においてノーマルリードを開始する。シーケンサ３０は、信号ＣＢ０１をビジー状態にする。信号ＣＢ０１は、ステータスレジスタ２１に格納される。チップ０（ＣＰ０）のプレーン１（ＰＬ１）においてノーマルリードが終わると、シーケンサ３０は、信号ＣＢ０１をレディ状態にする。チップ０（ＣＰ０）のプレーン１（ＰＬ１）は、次のコマンドを受け付け可能となる。

次に、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン１（ＰＬ１）のノーマルリードを実行する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３０ｈ＞が発行された後、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン１（ＰＬ１）のノーマルリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ１１＞、及びコマンド＜３０ｈ＞を発行する。アドレス“Ａｄ１１”は、チップ１のプレーン１のアドレスを指定するものである。

チップ１（ＣＰ１）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ１１＞、及びコマンド＜３０ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン１（ＰＬ１）の前述したノーマルリードと同様に、チップ１（ＣＰ１）のプレーン１（ＰＬ１）のノーマルリードが開始される。チップ１（ＣＰ１）のシーケンサ３０は、信号ＣＢ１１をビジー状態にする。信号ＣＢ１１は、ステータスレジスタ２１に格納される。チップ１（ＣＰ１）のプレーン１（ＰＬ１）においてノーマルリードが終わると、シーケンサ３０は、信号ＣＢ１１をレディ状態にする。チップ１（ＣＰ１）のプレーン１（ＰＬ１）は、次のコマンドを受け付け可能となる。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のノーマルリードを実行する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ１１＞、及びコマンド＜３０ｈ＞が発行された後、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のノーマルリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３０ｈ＞を発行する。アドレス“Ａｄ０２”は、チップ０のプレーン２のアドレスを指定するものである。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ０２＞に基づいて、受信したコマンド＜００ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ２（ＭＲ２）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ０２＞のロウアドレスＲＡをチップ０（ＣＰ０）のロウアドレスレジスタ２（ＲＲ２）に送信し、受信したアドレス＜Ａｄ０２＞のカラムアドレスＣＡをチップ０（ＣＰ０）のカラムアドレスレジスタ０（ＣＲ０）に送信する。入出力回路１０は、アドレス＜Ａｄ０２＞に基づいて、受信したコマンド＜３０ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ２（ＭＲ２）に送信する。

アドレス＜Ａｄ０２＞のロウアドレスＲＡがロウアドレスレジスタ２（ＲＲ２）に格納されると、ロウアドレスレジスタ２（ＲＲ２）は、ロウアドレスＲＡをロウデコーダ５２Ｃに送信する。

コマンドレジスタ２（ＭＲ２）からコマンド＜３０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プレーン２（ＰＬ２）においてノーマルリードを開始する。シーケンサ３０は、信号ＣＢ０２をビジー状態にする。信号ＣＢ０２は、ステータスレジスタ２１に格納される。チップ０（ＣＰ０）のプレーン２（ＰＬ２）においてノーマルリードが終わると、シーケンサ３０は、信号ＣＢ０２をレディ状態にする。チップ０（ＣＰ０）のプレーン２（ＰＬ２）は、次のコマンドを受け付け可能となる。

次に、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン２（ＰＬ２）のノーマルリードを実行する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３０ｈ＞が発行された後、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン２（ＰＬ２）のノーマルリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ１２＞、及びコマンド＜３０ｈ＞を発行する。アドレス“Ａｄ１２”は、チップ１のプレーン２のアドレスを指定するものである。

チップ１（ＣＰ１）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ１２＞、及びコマンド＜３０ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン２（ＰＬ２）の前述したノーマルリードと同様に、チップ１（ＣＰ１）のプレーン２（ＰＬ２）のノーマルリードが開始される。チップ１（ＣＰ１）のシーケンサ３０は、信号ＣＢ１２をビジー状態にする。信号ＣＢ１２は、ステータスレジスタ２１に格納される。チップ１（ＣＰ１）のプレーン２（ＰＬ２）においてノーマルリードが終わると、シーケンサ３０は、信号ＣＢ１２をレディ状態にする。チップ１（ＣＰ１）のプレーン２（ＰＬ２）は、次のコマンドを受け付け可能となる。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のノーマルリードを実行する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ１２＞、及びコマンド＜３０ｈ＞が発行された後、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のノーマルリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３０ｈ＞を発行する。アドレス“Ａｄ０３”は、チップ０のプレーン３のアドレスを指定するものである。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ０３＞に基づいて、受信したコマンド＜００ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ３（ＭＲ３）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ０３＞のロウアドレスＲＡをチップ０（ＣＰ０）のロウアドレスレジスタ３（ＲＲ３）に送信し、受信したアドレス＜Ａｄ０３＞のカラムアドレスＣＡをチップ０（ＣＰ０）のカラムアドレスレジスタ０（ＣＲ０）に送信する。入出力回路１０は、アドレス＜Ａｄ０３＞に基づいて、受信したコマンド＜３０ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ３（ＭＲ３）に送信する。

アドレス＜Ａｄ０３＞のロウアドレスＲＡがロウアドレスレジスタ３（ＲＲ３）に格納されると、ロウアドレスレジスタ３（ＲＲ３）は、ロウアドレスＲＡをロウデコーダ５２Ｄに送信する。

コマンドレジスタ３（ＭＲ３）からコマンド＜３０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プレーン３（ＰＬ３）においてノーマルリードを開始する。シーケンサ３０は、信号ＣＢ０３をビジー状態にする。信号ＣＢ０３は、ステータスレジスタ２１に格納される。チップ０（ＣＰ０）のプレーン３（ＰＬ３）においてノーマルリードが終わると、シーケンサ３０は、信号ＣＢ０３をレディ状態にする。チップ０（ＣＰ０）のプレーン３（ＰＬ３）は、次のコマンドを受け付け可能となる。

次に、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン３（ＰＬ３）のノーマルリードを実行する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３０ｈ＞が発行された後、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン３（ＰＬ３）のノーマルリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ１３＞、及びコマンド＜３０ｈ＞を発行する。アドレス“Ａｄ１３”は、チップ１のプレーン３のアドレスを指定するものである。

チップ１（ＣＰ１）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ１３＞、及びコマンド＜３０ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン３（ＰＬ３）の前述したノーマルリードと同様に、チップ１（ＣＰ１）のプレーン３（ＰＬ３）のノーマルリードが開始される。チップ１（ＣＰ１）のシーケンサ３０は、信号ＣＢ１３をビジー状態にする。信号ＣＢ１３は、ステータスレジスタ２１に格納される。チップ１（ＣＰ１）のプレーン３（ＰＬ３）においてノーマルリードが終わると、シーケンサ３０は、信号ＣＢ１３をレディ状態にする。チップ１（ＣＰ１）のプレーン３（ＰＬ３）は、次のコマンドを受け付け可能となる。

次に、図１０に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のステータスリードを実行する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ１３＞、及びコマンド＜３０ｈ＞が発行された後、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のステータスリードを実行するために、コマンド＜７８ｈ＞及びアドレス＜Ａｄ００＞を発行する。コマンド“７８ｈ”は、ステータスレジスタ２１からステータス情報ＳＴＳを読み出すコマンドである。

チップ０（ＣＰ０）のシーケンサ３０は、アドレス＜Ａｄ００＞に対応する信号ＣＢ００についてのステータス情報ＳＴＳをメモリコントローラ３００に送信する。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ００を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のキャッシュリードを実行する。なお、本明細書において、「キャッシュリード」とは、対象のプレーンにおいて、メモリセルアレイ５１からデータレジスタ５４への読み出しデータＤＡＴの格納が完了していなくても（信号ＣＢがビジー状態でも）、対象プレーンに対する次のコマンドを受け付ける読み出し動作を意味する。

より具体的には、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のキャッシュリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３１ｈ＞を発行する。コマンド“３１ｈ”は、シングルプレーンリードにおいてキャッシュリードを実行させるためのコマンドである。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３１ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン０（ＰＬ０）の前述したノーマルリードと同様に、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のキャッシュリードが開始される。チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ００をビジー状態にする。チップ０（ＣＰ０）のプレーン０（ＰＬ０）においてキャッシュ転送（キャッシュリード実行中のメモリセルアレイ５１から対応するデータレジスタ５４への読み出しデータＤＡＴの転送）が終わると、シーケンサ３０は、信号ＣＢ００をレディ状態にする。ただし、シーケンサ３０は、後述のプリフェッチの実行を指示するコマンドが受け付けられている場合には、キャッシュ転送に続き、プリフェッチを実行した後に、レディ状態にする。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）で実行されたノーマルリードの読み出しデータのプリフェッチを予約する。なお、本明細書において、「プリフェッチ」とは、メモリセルアレイ５１からデータレジスタ５４に読み出されたデータＤＡＴを、データレジスタ５４からＦＩＦＯ回路１２に取り込む動作を意味する。また、「プリフェッチを予約する」とは、プリフェッチ実行の準備をしてプリフェッチ実行の待機状態に入ることを意味する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３１ｈ＞が発行され、キャッシュリードが実行されている期間（すなわち信号ＣＢ００がビジー状態の期間）に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のプリフェッチを予約するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞を発行する。コマンド“０５ｈ”は、プリフェッチを命令するためのコマンドである。コマンド“Ｅ０ｈ”は、プリフェッチの実行を指示するコマンドである。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ００＞に基づいて、受信したコマンド＜０５ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ０（ＭＲ０）に送信するとともに、コマンド＜０５ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ０’（ＭＲ０’）にコピーする。入出力回路１０は、受信したアドレス＜Ａｄ００＞のロウアドレスＲＡをチップ０（ＣＰ０）のロウアドレスレジスタ０（ＲＲ０）に送信するとともに、アドレス＜Ａｄ００＞のロウアドレスＲＡをチップ０（ＣＰ０）のロウアドレスレジスタ０’（ＲＲ０’）にコピーする。入出力回路１０は、受信したアドレス＜Ａｄ００＞のカラムアドレスＣＡをチップ０（ＣＰ０）のカラムアドレスレジスタ０（ＣＲ０）に送信するとともに、アドレス＜Ａｄ００＞のカラムアドレスＣＡをチップ０（ＣＰ０）のカラムアドレスレジスタ０’（ＣＲ０’）にコピーする。入出力回路１０は、アドレス＜Ａｄ００＞に基づいて、受信したコマンド＜Ｅ０ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ０（ＭＲ０）に送信するとともに、コマンド＜Ｅ０ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ０’（ＭＲ０’）にコピーする。

アドレス＜Ａｄ００＞のロウアドレスＲＡがロウアドレスレジスタ０’（ＲＲ０’）にコピーされると、ロウアドレスレジスタ０’（ＲＲ０’）は、ロウアドレスＲＡをロウデコーダ５２Ａに送信する。

コマンドレジスタ０’（ＭＲ０’）からコマンド＜Ｅ０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プレーン０（ＰＬ０）においてプリフェッチを予約する。そして、シーケンサ３０は、プリフェッチを開始する。信号ＣＢ００がビジー状態のときにコマンド＜Ｅ０ｈ＞を受信すると、シーケンサ３０は、信号ＣＢ００がビジー状態の期間に、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のプリフェッチを実行する。より具体的には、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ００がビジー状態のときにコマンド＜Ｅ０ｈ＞を受信すると、キャッシュ転送に続いて、プリフェッチを実行し、プリフェッチを実行した後に、信号ＣＢ００をレディ状態にする。

プリフェッチが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、カラムアドレスカウンタ回路ＣＣ０’のカウンタ値ＣＮＴを０にリセットする。カラムアドレスレジスタ０’（ＣＲ０’）は、最初のカラムアドレスＣＡから最後のカラムアドレスＣＡまでをカラムデコーダ５５Ａ～５５Ｄに送信する。カラムデコーダ５５Ａでは、アドレス＜Ａｄ００＞のカラムアドレスＣＡをデコードした結果に基づいて、データレジスタ５４Ａ内の対応するラッチ回路を選択する。順に選択されたラッチ回路のデータが、ＦＩＦＯ回路１２に送信される。

次に、図１０に示すように、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン０（ＰＬ０）のステータスリードを実行する。

より具体的には、コマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞が発行された後、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン０（ＰＬ０）のステータスリードを実行するために、コマンド＜７８ｈ＞及びアドレス＜Ａｄ１０＞を発行する。

チップ１（ＣＰ１）のシーケンサ３０は、アドレス＜Ａｄ１０＞に対応する信号ＣＢ１０についてのステータス情報ＳＴＳをメモリコントローラ３００に送信する。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ１０を受信すると、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン０（ＰＬ０）のキャッシュリードを実行する。

より具体的には、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン０（ＰＬ０）のキャッシュリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ１０＞、及びコマンド＜３１ｈ＞を発行する。

チップ１（ＣＰ１）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ１０＞、及びコマンド＜３１ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン０（ＰＬ０）の前述したキャッシュリードと同様に、チップ１（ＣＰ１）のプレーン０（ＰＬ０）のキャッシュリードが開始される。チップ１（ＣＰ１）のシーケンサ３０は、信号ＣＢ１０をビジー状態にする。チップ１（ＣＰ１）のプレーン０（ＰＬ０）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ１０をレディ状態にする。ただし、シーケンサ３０は、プリフェッチの実行を指示するコマンドが受け付けられている場合には、キャッシュ転送に続き、プリフェッチを実行した後に、レディ状態にする。

次に、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン０（ＰＬ０）で実行されたノーマルリードの読み出しデータのプリフェッチを予約する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ１０＞、及びコマンド＜３１ｈ＞が発行され、キャッシュリードが実行されている期間（すなわち信号ＣＢ１０がビジー状態の期間）に、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン０（ＰＬ０）のプリフェッチを予約するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ１０＞、及びコマンド＜Ｅ０ｈ＞を発行する。

チップ１（ＣＰ１）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ１０＞、及びコマンド＜Ｅ０ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のプリフェッチの予約及び実行と同様に、チップ１（ＣＰ１）のプレーン０（ＰＬ０）のプリフェッチが予約され、プリフェッチが開始される。信号ＣＢ１０がビジー状態のときにコマンド＜Ｅ０ｈ＞を受信すると、チップ１（ＣＰ１）のシーケンサ３０は、信号ＣＢ１０がビジー状態の期間に、チップ１（ＣＰ１）のプレーン０（ＰＬ０）のプリフェッチを実行する。より具体的には、チップ１（ＣＰ１）のシーケンサ３０は、信号ＣＢ１０がビジー状態のときにコマンド＜Ｅ０ｈ＞を受信すると、キャッシュ転送に続いて、プリフェッチを実行し、プリフェッチを実行した後に、信号ＣＢ１０をレディ状態にする。

次に、図１０に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のステータスリードを実行する。

より具体的には、コマンド＜０５ｈ＞、アドレス＜Ａｄ１０＞、及びコマンド＜Ｅ０ｈ＞が発行された後、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のステータスリードを実行するために、コマンド＜７８ｈ＞及びアドレス＜Ａｄ０１＞を発行する。

チップ０（ＣＰ０）のシーケンサ３０は、アドレス＜Ａｄ０１＞に対応する信号ＣＢ０１についてのステータス情報ＳＴＳをメモリコントローラ３００に送信する。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ０１を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のキャッシュリードを実行する。

より具体的には、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のキャッシュリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３１ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３１ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン１（ＰＬ１）の前述したノーマルリードと同様に、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のキャッシュリードが開始される。チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０１をビジー状態にする。チップ０（ＣＰ０）のプレーン１（ＰＬ１）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ０１をレディ状態にする。

次に、図１１に示すように、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン１（ＰＬ１）のステータスリードを実行する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３１ｈ＞が発行された後、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン１（ＰＬ１）のステータスリードを実行するために、コマンド＜７８ｈ＞及びアドレス＜Ａｄ１１＞を発行する。

チップ１（ＣＰ１）のシーケンサ３０は、アドレス＜Ａｄ１１＞に対応する信号ＣＢ１１についてのステータス情報ＳＴＳをメモリコントローラ３００に送信する。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ１１を受信すると、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン１（ＰＬ１）のキャッシュリードを実行する。

より具体的には、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン１（ＰＬ１）のキャッシュリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ１１＞、及びコマンド＜３１ｈ＞を発行する。

チップ１（ＣＰ１）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ１１＞、及びコマンド＜３１ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン１（ＰＬ１）の前述したキャッシュリードと同様に、チップ１（ＣＰ１）のプレーン１（ＰＬ１）のキャッシュリードが開始される。チップ１（ＣＰ１）のシーケンサ３０は、信号ＣＢ１１をビジー状態にする。チップ１（ＣＰ１）のプレーン１（ＰＬ１）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ１１をレディ状態にする。

次に、図１１に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のステータスリードを実行する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ１１＞、及びコマンド＜３１ｈ＞が発行された後、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のステータスリードを実行するために、コマンド＜７８ｈ＞及びアドレス＜Ａｄ０２＞を発行する。

チップ０（ＣＰ０）のシーケンサ３０は、アドレス＜Ａｄ０２＞に対応する信号ＣＢ０２についてのステータス情報ＳＴＳをメモリコントローラ３００に送信する。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ０２を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のキャッシュリードを実行する。

より具体的には、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のキャッシュリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３１ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３１ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン２（ＰＬ２）の前述したノーマルリードと同様に、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のキャッシュリードが開始される。チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０２をビジー状態にする。チップ０（ＣＰ０）のプレーン２（ＰＬ２）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ０２をレディ状態にする。

次に、図１１に示すように、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン２（ＰＬ２）のステータスリードを実行する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３１ｈ＞が発行された後、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン２（ＰＬ２）のステータスリードを実行するために、コマンド＜７８ｈ＞及びアドレス＜Ａｄ１２＞を発行する。

チップ１（ＣＰ１）のシーケンサ３０は、アドレス＜Ａｄ１２＞に対応する信号ＣＢ１２についてのステータス情報ＳＴＳをメモリコントローラ３００に送信する。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ１２を受信すると、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン２（ＰＬ２）のキャッシュリードを実行する。

より具体的には、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン２（ＰＬ２）のキャッシュリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ１２＞、及びコマンド＜３１ｈ＞を発行する。

チップ１（ＣＰ１）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ１２＞、及びコマンド＜３１ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン２（ＰＬ２）の前述したキャッシュリードと同様に、チップ１（ＣＰ１）のプレーン２（ＰＬ２）のキャッシュリードが開始される。チップ１（ＣＰ１）のシーケンサ３０は、信号ＣＢ１２をビジー状態にする。チップ１（ＣＰ１）のプレーン２（ＰＬ２）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ１２をレディ状態にする。

次に、図１１に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のステータスリードを実行する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ１２＞、及びコマンド＜３１ｈ＞が発行された後、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のステータスリードを実行するために、コマンド＜７８ｈ＞及びアドレス＜Ａｄ０３＞を発行する。

チップ０（ＣＰ０）のシーケンサ３０は、アドレス＜Ａｄ０３＞に対応する信号ＣＢ０３についてのステータス情報ＳＴＳをメモリコントローラ３００に送信する。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ０３を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のキャッシュリードを実行する。

より具体的には、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のキャッシュリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３１ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３１ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン３（ＰＬ３）の前述したノーマルリードと同様に、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のキャッシュリードが開始される。チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０３をビジー状態にする。チップ０（ＣＰ０）のプレーン３（ＰＬ３）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ０３をレディ状態にする。

次に、図１２に示すように、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン３（ＰＬ３）のステータスリードを実行する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３１ｈ＞が発行された後、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン３（ＰＬ３）のステータスリードを実行するために、コマンド＜７８ｈ＞及びアドレス＜Ａｄ１３＞を発行する。

チップ１（ＣＰ１）のシーケンサ３０は、アドレス＜Ａｄ１３＞に対応する信号ＣＢ１３についてのステータス情報ＳＴＳをメモリコントローラ３００に送信する。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ１３を受信すると、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン３（ＰＬ３）のキャッシュリードを実行する。

より具体的には、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン３（ＰＬ３）のキャッシュリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ１３＞、及びコマンド＜３１ｈ＞を発行する。

チップ１（ＣＰ１）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ１３＞、及びコマンド＜３１ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン３（ＰＬ３）の前述したキャッシュリードと同様に、チップ１（ＣＰ１）のプレーン３（ＰＬ３）のキャッシュリードが開始される。チップ１（ＣＰ１）のシーケンサ３０は、信号ＣＢ１３をビジー状態にする。チップ１（ＣＰ１）のプレーン３（ＰＬ３）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ１３をレディ状態にする。

次に、図１２に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ１３＞、及びコマンド＜３１ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ００＞が発行されることによって実行されるこのステータスリードの詳細は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）の前述したステータスリードと同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ００を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のデータアウトを実行する。なお、本明細書において、「データアウト」とは、データレジスタ５４からＦＩＦＯ回路１２に取り込まれたデータＤＡＴを、ＦＩＦＯ回路１２からＤＱパッド１１を介してメモリコントローラ３００に出力する動作を意味する。

より具体的には、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のデータアウトを実行するために、コマンド＜ＸＸｈ＞を発行する。コマンド“ＸＸｈ”はチップ及びプレーンを選択してデータアウトを実行させるためのコマンドである。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜ＸＸｈ＞を受信する。入出力回路１０は、受信したコマンド＜ＸＸｈ＞をチップ０（ＣＰ０）のコマンドレジスタ０（ＭＲ０）に送信する。

コマンドレジスタ０（ＭＲ０）からコマンド＜ＸＸｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プリフェッチを実行したプレーン０（ＰＬ０）のデータアウトを開始する。

次に、図１２に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）で実行されたノーマルリードの読み出しデータのプリフェッチを予約する。

より具体的には、チップ０（ＣＰ０）のプレーン０（ＰＬ０）においてデータアウトが終わると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のプリフェッチを予約するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜Ｅ０ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜Ｅ０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ０１＞に基づいて、受信したコマンド＜０５ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ１（ＭＲ１）に送信するとともに、コマンド＜０５ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ１’（ＭＲ１’）にコピーする。入出力回路１０は、受信したアドレス＜Ａｄ０１＞のロウアドレスＲＡをチップ０（ＣＰ０）のロウアドレスレジスタ１（ＲＲ１）に送信するとともに、アドレス＜Ａｄ０１＞のロウアドレスＲＡをチップ０（ＣＰ０）のロウアドレスレジスタ１’（ＲＲ１’）にコピーする。入出力回路１０は、受信したアドレス＜Ａｄ０１＞のカラムアドレスＣＡをチップ０（ＣＰ０）のカラムアドレスレジスタ０（ＣＲ０）に送信するとともに、アドレス＜Ａｄ０１＞のカラムアドレスＣＡをチップ０（ＣＰ０）のカラムアドレスレジスタ０’（ＣＲ０’）にコピーする。入出力回路１０は、アドレス＜Ａｄ０１＞に基づいて、受信したコマンド＜Ｅ０ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ１（ＭＲ１）に送信するとともに、コマンド＜Ｅ０ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ１’（ＭＲ１’）にコピーする。

アドレス＜Ａｄ０１＞のロウアドレスＲＡがロウアドレスレジスタ１’（ＲＲ１’）にコピーされると、ロウアドレスレジスタ１’（ＲＲ１’）は、ロウアドレスＲＡをロウデコーダ５２Ｂに送信する。

コマンドレジスタ１’（ＭＲ１’）からコマンド＜Ｅ０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プレーン１（ＰＬ１）においてプリフェッチを予約する。そして、シーケンサ３０は、プリフェッチを開始する。信号ＣＢ０１がレディ状態のときにコマンド＜Ｅ０ｈ＞を受信すると、シーケンサ３０は、即座にチップ０（ＣＰ０）のプレーン１（ＰＬ１）のプリフェッチを実行する。

プリフェッチが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、カラムアドレスカウンタ回路ＣＣ０’のカウンタ値ＣＮＴを０にリセットする。カラムアドレスレジスタ０’（ＣＲ０’）は、最初のカラムアドレスＣＡから最後のカラムアドレスＣＡまでをカラムデコーダ５５Ａ～５５Ｄに送信する。カラムデコーダ５５Ｂでは、アドレス＜Ａｄ０１＞のカラムアドレスＣＡをデコードした結果に基づいて、データレジスタ５４Ｂ内の対応するラッチ回路を選択する。順に選択されたラッチ回路のデータが、ＦＩＦＯ回路１２に送信される。

次に、図１２に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のキャッシュリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）の前述したキャッシュリードと同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ００をビジー状態にする。チップ０（ＣＰ０）のプレーン０（ＰＬ０）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ００をレディ状態にする。

次に、図１３に示すように、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン０（ＰＬ０）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３１ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ１０＞が発行されることによって実行されるこのステータスリードの詳細は、チップ１（ＣＰ１）のプレーン０（ＰＬ０）の前述したステータスリードと同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ１０を受信すると、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン０（ＰＬ０）のデータアウトを実行する。

より具体的には、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン０（ＰＬ０）のデータアウトを実行するために、コマンド＜ＸＸｈ＞を発行する。

チップ１（ＣＰ１）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜ＸＸｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のデータアウトと同様に、プリフェッチを実行したプレーン０（ＰＬ０）のデータアウトが開始される。

次に、図１３に示すように、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン１（ＰＬ１）で実行されたノーマルリードの読み出しデータのプリフェッチを予約する。

より具体的には、チップ１（ＣＰ１）のプレーン０（ＰＬ０）においてデータアウトが終わると、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン１（ＰＬ１）のプリフェッチを予約するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ１１＞、及びコマンド＜Ｅ０ｈ＞を発行する。

チップ１（ＣＰ１）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ１１＞、及びコマンド＜Ｅ０ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のプリフェッチの予約及び実行と同様に、チップ１（ＣＰ１）のプレーン１（ＰＬ１）のプリフェッチが予約され、プリフェッチが開始される。信号ＣＢ１１がレディ状態のときにコマンド＜Ｅ０ｈ＞を受信すると、チップ１（ＣＰ１）のシーケンサ３０は、即座にチップ１（ＣＰ１）のプレーン１（ＰＬ１）のプリフェッチを実行する。

次に、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン０（ＰＬ０）のキャッシュリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ１１＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜００ｈ＞、アドレス＜Ａｄ１０＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、チップ１（ＣＰ１）のプレーン０（ＰＬ０）の前述したキャッシュリードと同様である。このキャッシュリードが開始されると、チップ１（ＣＰ１）のシーケンサ３０は、信号ＣＢ１０をビジー状態にする。チップ１（ＣＰ１）のプレーン０（ＰＬ０）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ１０をレディ状態にする。

次に、図１３に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ１０＞、及びコマンド＜３１ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ０１＞が発行されることによって実行されるこのステータスリードの詳細は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）の前述したステータスリードと同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ０１を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のデータアウトを実行する。

より具体的には、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のデータアウトを実行するために、コマンド＜ＸＸｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜ＸＸｈ＞を受信する。入出力回路１０は、受信したコマンド＜ＸＸｈ＞をチップ０（ＣＰ０）のコマンドレジスタ１（ＭＲ１）に送信する。

コマンドレジスタ１（ＭＲ１）からコマンド＜ＸＸｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プリフェッチを実行したプレーン１（ＰＬ１）のデータアウトを開始する。

次に、図１４に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）で実行されたノーマルリードの読み出しデータのプリフェッチを予約する。

より具体的には、チップ０（ＣＰ０）のプレーン１（ＰＬ１）においてデータアウトが終わると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のプリフェッチを予約するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜Ｅ０ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜Ｅ０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ０２＞に基づいて、受信したコマンド＜０５ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ２（ＭＲ２）に送信するとともに、コマンド＜０５ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ２’（ＭＲ２’）にコピーする。入出力回路１０は、受信したアドレス＜Ａｄ０２＞のロウアドレスＲＡをチップ０（ＣＰ０）のロウアドレスレジスタ２（ＲＲ２）に送信するとともに、アドレス＜Ａｄ０２＞のロウアドレスＲＡをチップ０（ＣＰ０）のロウアドレスレジスタ２’（ＲＲ２’）にコピーする。入出力回路１０は、受信したアドレス＜Ａｄ０２＞のカラムアドレスＣＡをチップ０（ＣＰ０）のカラムアドレスレジスタ０（ＣＲ０）に送信するとともに、アドレス＜Ａｄ０２＞のカラムアドレスＣＡをチップ０（ＣＰ０）のカラムアドレスレジスタ０’（ＣＲ０’）にコピーする。入出力回路１０は、アドレス＜Ａｄ０２＞に基づいて、受信したコマンド＜Ｅ０ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ２（ＭＲ２）に送信するとともに、コマンド＜Ｅ０ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ２’（ＭＲ２’）にコピーする。

アドレス＜Ａｄ０２＞のロウアドレスＲＡがロウアドレスレジスタ２’（ＲＲ２’）にコピーされると、ロウアドレスレジスタ２’（ＲＲ２’）は、ロウアドレスＲＡをロウデコーダ５２Ｃに送信する。

コマンドレジスタ２’（ＭＲ２’）からコマンド＜Ｅ０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プレーン２（ＰＬ２）においてプリフェッチを予約する。そして、シーケンサ３０は、プリフェッチを開始する。信号ＣＢ０２がレディ状態のときにコマンド＜Ｅ０ｈ＞を受信すると、シーケンサ３０は、即座にチップ０（ＣＰ０）のプレーン２（ＰＬ２）のプリフェッチを実行する。

プリフェッチが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、カラムアドレスカウンタ回路ＣＣ０’のカウンタ値ＣＮＴを０にリセットする。カラムアドレスレジスタ０’（ＣＲ０’）は、最初のカラムアドレスＣＡから最後のカラムアドレスＣＡまでをカラムデコーダ５５Ａ～５５Ｄに送信する。カラムデコーダ５５Ｃでは、アドレス＜Ａｄ０２＞のカラムアドレスＣＡをデコードした結果に基づいて、データレジスタ５４Ｃ内の対応するラッチ回路を選択する。順に選択されたラッチ回路のデータが、ＦＩＦＯ回路１２に送信される。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のキャッシュリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）の前述したキャッシュリードと同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０１をビジー状態にする。チップ０（ＣＰ０）のプレーン１（ＰＬ１）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ０１をレディ状態にする。

次に、図１４に示すように、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン１（ＰＬ１）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３１ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ１１＞が発行されることによって実行されるこのステータスリードの詳細は、チップ１（ＣＰ１）のプレーン１（ＰＬ１）の前述したステータスリードと同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ１１を受信すると、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン１（ＰＬ１）のデータアウトを実行する。

より具体的には、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン１（ＰＬ１）のデータアウトを実行するために、コマンド＜ＸＸｈ＞を発行する。

チップ１（ＣＰ１）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜ＸＸｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のデータアウトと同様に、プリフェッチを実行したプレーン１（ＰＬ１）のデータアウトが開始される。

次に、図１４に示すように、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン２（ＰＬ２）で実行されたノーマルリードの読み出しデータのプリフェッチを予約する。

より具体的には、チップ１（ＣＰ１）のプレーン１（ＰＬ１）においてデータアウトが終わると、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン２（ＰＬ２）のプリフェッチを予約するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ１２＞、及びコマンド＜Ｅ０ｈ＞を発行する。

チップ１（ＣＰ１）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ１２＞、及びコマンド＜Ｅ０ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のプリフェッチの予約及び実行と同様に、チップ１（ＣＰ１）のプレーン２（ＰＬ２）のプリフェッチが予約され、プリフェッチが開始される。信号ＣＢ１２がレディ状態のときにコマンド＜Ｅ０ｈ＞を受信すると、チップ１（ＣＰ１）のシーケンサ３０は、即座にチップ１（ＣＰ１）のプレーン２（ＰＬ２）のプリフェッチを実行する。

次に、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン１（ＰＬ１）のキャッシュリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ１２＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜００ｈ＞、アドレス＜Ａｄ１１＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、チップ１（ＣＰ１）のプレーン１（ＰＬ１）の前述したキャッシュリードと同様である。このキャッシュリードが開始されると、チップ１（ＣＰ１）のシーケンサ３０は、信号ＣＢ１１をビジー状態にする。チップ１（ＣＰ１）のプレーン１（ＰＬ１）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ１１をレディ状態にする。

次に、図１５に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ１１＞、及びコマンド＜３１ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ０２＞が発行されることによって実行されるこのステータスリードの詳細は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）の前述したステータスリードと同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ０２を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のデータアウトを実行する。

より具体的には、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のデータアウトを実行するために、コマンド＜ＸＸｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜ＸＸｈ＞を受信する。入出力回路１０は、受信したコマンド＜ＸＸｈ＞をチップ０（ＣＰ０）のコマンドレジスタ２（ＭＲ２）に送信する。

コマンドレジスタ２（ＭＲ２）からコマンド＜ＸＸｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プリフェッチを実行したプレーン２（ＰＬ２）のデータアウトを開始する。

次に、図１５に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）で実行されたノーマルリードの読み出しデータのプリフェッチを予約する。

より具体的には、チップ０（ＣＰ０）のプレーン２（ＰＬ２）においてデータアウトが終わると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のプリフェッチを予約するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜Ｅ０ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜Ｅ０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ０３＞に基づいて、受信したコマンド＜０５ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ３（ＭＲ３）に送信するとともに、コマンド＜０５ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ３’（ＭＲ３’）にコピーする。入出力回路１０は、受信したアドレス＜Ａｄ０３＞のロウアドレスＲＡをチップ０（ＣＰ０）のロウアドレスレジスタ３（ＲＲ３）に送信するとともに、アドレス＜Ａｄ０３＞のロウアドレスＲＡをチップ０（ＣＰ０）のロウアドレスレジスタ３’（ＲＲ３’）にコピーする。入出力回路１０は、受信したアドレス＜Ａｄ０３＞のカラムアドレスＣＡをチップ０（ＣＰ０）のカラムアドレスレジスタ０（ＣＲ０）に送信するとともに、アドレス＜Ａｄ０３＞のカラムアドレスＣＡをチップ０（ＣＰ０）のカラムアドレスレジスタ０’（ＣＲ０’）にコピーする。入出力回路１０は、アドレス＜Ａｄ０３＞に基づいて、受信したコマンド＜Ｅ０ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ３（ＭＲ３）に送信するとともに、コマンド＜Ｅ０ｈ＞をチップ０（ＣＰ０）のコマンドレジスタ３’（ＭＲ３’）にコピーする。

アドレス＜Ａｄ０３＞のロウアドレスＲＡがロウアドレスレジスタ３’（ＲＲ３’）にコピーされると、ロウアドレスレジスタ３’（ＲＲ３’）は、ロウアドレスＲＡをロウデコーダ５２Ｄに送信する。

コマンドレジスタ３’（ＭＲ３’）からコマンド＜Ｅ０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プレーン３（ＰＬ３）においてプリフェッチを予約する。そして、シーケンサ３０は、プリフェッチを開始する。信号ＣＢ０３がレディ状態のときにコマンド＜Ｅ０ｈ＞を受信すると、シーケンサ３０は、即座にチップ０（ＣＰ０）のプレーン３（ＰＬ３）のプリフェッチを実行する。

プリフェッチが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、カラムアドレスカウンタ回路ＣＣ０’のカウンタ値ＣＮＴを０にリセットする。カラムアドレスレジスタ０’（ＣＲ０’）は、最初のカラムアドレスＣＡから最後のカラムアドレスＣＡまでをカラムデコーダ５５Ａ～５５Ｄに送信する。カラムデコーダ５５Ｄでは、アドレス＜Ａｄ０３＞のカラムアドレスＣＡをデコードした結果に基づいて、データレジスタ５４Ｄ内の対応するラッチ回路を選択する。順に選択されたラッチ回路のデータが、ＦＩＦＯ回路１２に送信される。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のキャッシュリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）の前述したキャッシュリードと同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０２をビジー状態にする。チップ０（ＣＰ０）のプレーン２（ＰＬ２）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ０２をレディ状態にする。

次に、図１５に示すように、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン２（ＰＬ２）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３１ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ１２＞が発行されることによって実行されるこのステータスリードの詳細は、チップ１（ＣＰ１）のプレーン２（ＰＬ２）の前述したステータスリードと同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ１２を受信すると、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン２（ＰＬ２）のデータアウトを実行する。

より具体的には、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン２（ＰＬ２）のデータアウトを実行するために、コマンド＜ＸＸｈ＞を発行する。

チップ１（ＣＰ１）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜ＸＸｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のデータアウトと同様に、プリフェッチを実行したプレーン２（ＰＬ２）のデータアウトが開始される。

次に、図１６に示すように、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン３（ＰＬ３）で実行されたノーマルリードの読み出しデータのプリフェッチを予約する。

より具体的には、チップ１（ＣＰ１）のプレーン２（ＰＬ２）においてデータアウトが終わると、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン３（ＰＬ３）のプリフェッチを予約するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ１３＞、及びコマンド＜Ｅ０ｈ＞を発行する。

チップ１（ＣＰ１）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ１３＞、及びコマンド＜Ｅ０ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のプリフェッチの予約及び実行と同様に、チップ１（ＣＰ１）のプレーン３（ＰＬ３）のプリフェッチが予約され、プリフェッチが開始される。信号ＣＢ１３がレディ状態のときにコマンド＜Ｅ０ｈ＞を受信すると、チップ１（ＣＰ１）のシーケンサ３０は、即座にチップ１（ＣＰ１）のプレーン３（ＰＬ３）のプリフェッチを実行する。

次に、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン２（ＰＬ２）のキャッシュリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ１３＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜００ｈ＞、アドレス＜Ａｄ１２＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、チップ１（ＣＰ１）のプレーン２（ＰＬ２）の前述したキャッシュリードと同様である。このキャッシュリードが開始されると、チップ１（ＣＰ１）のシーケンサ３０は、信号ＣＢ１２をビジー状態にする。チップ１（ＣＰ１）のプレーン２（ＰＬ２）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ１２をレディ状態にする。

次に、図１６に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ１２＞、及びコマンド＜３１ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ０３＞が発行されることによって実行されるこのステータスリードの詳細は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）の前述したステータスリードと同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ０３を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のデータアウトを実行する。

より具体的には、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のデータアウトを実行するために、コマンド＜ＸＸｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜ＸＸｈ＞を受信する。入出力回路１０は、受信したコマンド＜ＸＸｈ＞をチップ０（ＣＰ０）のコマンドレジスタ３（ＭＲ３）に送信する。

コマンドレジスタ３（ＭＲ３）からコマンド＜ＸＸｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プリフェッチを実行したプレーン３（ＰＬ３）のデータアウトを開始する。

次に、図１６に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）で実行されたキャッシュリードの読み出しデータのプリフェッチを予約する。

より具体的には、チップ０（ＣＰ０）のプレーン３（ＰＬ３）においてデータアウトが終わると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のプリフェッチを予約するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン０（ＰＬ０）の前述したプリフェッチの予約及び実行と同様に、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のプリフェッチが予約され、プリフェッチが開始される。信号ＣＢ００がビジー状態のときにコマンド＜Ｅ０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ００がビジー状態の期間に、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のプリフェッチを実行する。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のキャッシュリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）の前述したキャッシュリードと同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０３をビジー状態にする。チップ０（ＣＰ０）のプレーン３（ＰＬ３）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ０３をレディ状態にする。

次に、図１７に示すように、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン３（ＰＬ３）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３１ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ１３＞が発行されることによって実行されるこのステータスリードの詳細は、チップ１（ＣＰ１）のプレーン３（ＰＬ３）の前述したステータスリードと同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ１３を受信すると、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン３（ＰＬ３）のデータアウトを実行する。

より具体的には、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン３（ＰＬ３）のデータアウトを実行するために、コマンド＜ＸＸｈ＞を発行する。

チップ１（ＣＰ１）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜ＸＸｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のデータアウトと同様に、プリフェッチを実行したプレーン３（ＰＬ３）のデータアウトが開始される。

次に、図１７に示すように、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン０（ＰＬ０）で実行されたキャッシュリードの読み出しデータのプリフェッチを予約する。

より具体的には、チップ１（ＣＰ１）のプレーン３（ＰＬ３）においてデータアウトが終わると、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン０（ＰＬ０）のプリフェッチを予約するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ１０＞、及びコマンド＜Ｅ０ｈ＞を発行する。

チップ１（ＣＰ１）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ１０＞、及びコマンド＜Ｅ０ｈ＞を受信する。この後、チップ１（ＣＰ１）のプレーン０（ＰＬ０）の前述したプリフェッチの予約及び実行と同様に、チップ１（ＣＰ１）のプレーン０（ＰＬ０）のプリフェッチが予約され、プリフェッチが開始される。信号ＣＢ１０がビジー状態のときにコマンド＜Ｅ０ｈ＞を受信すると、チップ１（ＣＰ１）のシーケンサ３０は、信号ＣＢ１０がビジー状態の期間に、チップ１（ＣＰ１）のプレーン０（ＰＬ０）のプリフェッチを実行する。

次に、メモリコントローラ３００は、チップ１（ＣＰ１）のプレーン３（ＰＬ３）のキャッシュリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ１０＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜００ｈ＞、アドレス＜Ａｄ１３＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、チップ１（ＣＰ１）のプレーン３（ＰＬ３）の前述したキャッシュリードと同様である。このキャッシュリードが開始されると、チップ１（ＣＰ１）のシーケンサ３０は、信号ＣＢ１３をビジー状態にする。チップ１（ＣＰ１）のプレーン３（ＰＬ３）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ１３をレディ状態にする。

以降は、チップ０（ＣＰ０）のプレーン０～プレーン３（ＰＬ０～ＰＬ３）、及びチップ１（ＣＰ１）のプレーン０～プレーン３（ＰＬ０～ＰＬ３）内の読み出し対象の全てのデータがデータアウトされるまでＥ～Ｋの期間のコマンドシーケンスが繰り返される。

１．３効果
図３９に、比較例に係るＮＡＮＤチップの動作を示す。比較例に係るＮＡＮＤチップは、メモリコントローラ３００から、キャッシュリードを実行させるためのコマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３１ｈ＞を受け付けてから、データアウトを実行させるためのコマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞を受け付ける。そして、比較例に係るＮＡＮＤチップは、メモリコントローラ３００が発行するコマンド“３１ｈ”を受け付けてから、信号ＣＢがレディ状態となった後に、コマンド“０５ｈ”を受け付けることによって、プリフェッチとデータアウトを実行する。

これに対して、本実施形態に係るメモリシステム１００においては、メモリコントローラ３００は、半導体記憶装置２００に、キャッシュリードを実行させるためのコマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３１ｈ＞を発行してから、データアウトを実行させるためのコマンド“ＸＸｈ”を発行するまでの間に、プリフェッチを予約するためのコマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞を発行する。本実施形態に係るＮＡＮＤチップは、信号ＣＢがビジー状態であるかレディ状態であるかに関係なく、コマンド“０５ｈ”を受け付けることができる。これにより、本実施形態に係るＮＡＮＤチップは、メモリコントローラ３００が発行するコマンド“３１ｈ”を受け付けてからコマンド“ＸＸｈ”を受け付けるまでの間にコマンド“０５ｈ”を受け付けると、プリフェッチの予約をすることができる。

図４０に、本実施形態に係るＮＡＮＤチップにおいて、信号ＣＢがビジー状態であるときにコマンド“０５ｈ”を受け付けた場合の動作を示す。この場合、シーケンサ３０は、キャッシュ転送に続いてプリフェッチを実行し、プリフェッチを実行した後に、信号ＣＢをレディ状態にする。これにより、信号ＣＢがレディ状態となる前に、メモリセルアレイ５１からデータレジスタ５４に読み出されたデータＤＡＴが、データレジスタ５４からＦＩＦＯ回路１２に取り込まれている。従って、信号ＣＢがレディ状態となった後、即座に、データアウトを実行することができる。

本実施形態に係る構成によれば、メモリコントローラ３００は、チップ内の各プレーンについて、コマンド“３１ｈ”を発行してからコマンド“ＸＸｈ”を発行するまでの間に、信号ＣＢがビジー状態であるかレディ状態であるかに関係なく、コマンド“０５ｈ”を発行することができる。すなわち、読み出し動作中にプリフェッチを予約できるため、読み出し動作が終わってからプリフェッチを予約する場合よりもデータアウトを開始するまでの期間を短くすることができる。よって、メモリシステムの動作を高速化できる。

また、図８～１７に示すように、本実施形態に係るメモリシステム１００において、メモリコントローラ３００は、半導体記憶装置２００に含まれる複数のＮＡＮＤチップのいずれかにプリフェッチを予約するためのコマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞を発行した後、当該ＮＡＮＤチップにおいてプリフェッチが実行されている間に、他のＮＡＮＤチップに対して、例えば、キャッシュリードを指示させるめのコマンドを発行することができる。従って、１つのデータバスＤＢに複数のＮＡＮＤチップが接続された構成において、データバスＤＢが使用されない時間を抑制し、データバスＤＢの使用効率を向上させることができる。

２．第２実施形態
第２実施形態に係るメモリシステム１００について説明する。本実施形態に係るメモリシステム１００は、第１実施形態に係るメモリシステム１００において、入出力回路１０内に２つのＦＩＦＯ回路が設けられ、アドレスレジスタ２２内に４つのカラムアドレスレジスタが設けられたものである。以下では、第１実施形態と異なる点を中心に説明する。

２．１入出力回路１０の構成
入出力回路１０の構成について、図１８を用いて説明する。図１８は、本実施形態に係るメモリシステム１００に含まれるＮＡＮＤチップ０（ＣＰ０）の構成を、入出力回路１０及びレジスタ２０に着目して示したブロック図である。なお、図１８では、ステータスレジスタ２１及び電圧生成回路４０は省略されている。

入出力回路１０は、ＤＱパッド１１、並びにＦＩＦＯ回路１２Ａ及び１２Ｂを含む。ＤＱパッド１１は、ＦＩＦＯ回路１２Ａを介してデータレジスタ５４Ａ及び５４Ｃに接続される。また、ＤＱパッド１１は、ＦＩＦＯ回路１２Ｂを介してデータレジスタ５４Ｂ及び５４Ｄに接続される。ＦＩＦＯ回路１２Ａ及び１２Ｂは、第１実施形態の図６で説明したＦＩＦＯ回路１２と同じ構成を有する。

２．２レジスタ２０の構成
レジスタ２０の構成について、図１８を用いて説明する。

アドレスレジスタ２２は、第１実施形態の図６で説明したアドレスレジスタ２２において、カラムアドレスレジスタ１（ＣＲ１）、及びカラムアドレスレジスタ１’（ＣＲ１’）を更に含む。カラムアドレスレジスタ１（ＣＲ１）は、第１実施形態の図６で説明したカラムアドレスレジスタ０（ＣＲ０）と同じ構成を有する。カラムアドレスレジスタ１’（ＣＲ１’）は、第１実施形態の図６で説明したカラムアドレスレジスタ０’（ＣＲ０’）と同じ構成を有する。

カラムアドレスレジスタ０（ＣＲ０）は、入出力回路１０、並びにプレーン０及びプレーン２（ＰＬ０及びＰＬ２）に接続され、入出力回路１０から受信したプレーン０及びプレーン２（ＰＬ０及びＰＬ２）のカラムアドレスＣＡを記憶する。カラムアドレスレジスタ０’（ＣＲ０’）は、カラムアドレスレジスタ０（ＣＲ０）、並びにプレーン０及びプレーン２（ＰＬ０及びＰＬ２）に接続され、カラムアドレスレジスタ０（ＣＲ０）から受信した（コピーされた）カラムアドレスＣＡを記憶する。

カラムアドレスレジスタ１（ＣＲ１）は、入出力回路１０、並びにプレーン１及びプレーン３（ＰＬ１及びＰＬ３）に接続され、入出力回路１０から受信したプレーン１及びプレーン３（ＰＬ１及びＰＬ３）のカラムアドレスＣＡを記憶する。カラムアドレスレジスタ１’（ＣＲ１’）は、カラムアドレスレジスタ１（ＣＲ１）、並びにプレーン１及びプレーン３（ＰＬ１及びＰＬ３）に接続され、カラムアドレスレジスタ１（ＣＲ１）から受信した（コピーされた）カラムアドレスＣＡを記憶する。

カラムアドレスレジスタ０（ＣＲ０）は、カラムデコーダ５５Ａ及び５５ＣにカラムアドレスＣＡを送信する。より具体的には、カラムアドレスレジスタ０（ＣＲ０）は、カラムアドレスＣＡで指定されるプレーンの最初のカラムアドレスＣＡをカラムデコーダ５５Ａ及び５５Ｃに送信する。最初のカラムアドレスＣＡがカラムデコーダ５５Ａ及び５５Ｃに送信されると、カラムアドレスカウンタ回路ＣＣ０は、カラムアドレスＣＡを１だけインクリメントし、カラムアドレスレジスタ０（ＣＲ０）は、最初のカラムアドレスＣＡの次のカラムアドレスＣＡをカラムデコーダ５５Ａ及び５５Ｃに送信する。最後のカラムアドレスＣＡがカラムデコーダ５５Ａ及び５５Ｃに送信されると、カラムデコーダ５５Ａ及び５５ＣへのカラムアドレスＣＡの送信は終了となる。カラムアドレスレジスタ０’（ＣＲ０’）は、カラムアドレスレジスタ０（ＣＲ０）と同様にカラムデコーダ５５Ａ及び５５ＣにカラムアドレスＣＡを送信する。

カラムアドレスレジスタ１（ＣＲ１）は、カラムデコーダ５５Ｂ及び５５ＤにカラムアドレスＣＡを送信する。より具体的には、カラムアドレスレジスタ１（ＣＲ１）は、カラムアドレスＣＡで指定されるプレーンの最初のカラムアドレスＣＡをカラムデコーダ５５Ｂ及び５５Ｄに送信する。最初のカラムアドレスＣＡがカラムデコーダ５５Ｂ及び５５Ｄに送信されると、カラムアドレスカウンタ回路ＣＣ１は、カラムアドレスＣＡを１だけインクリメントし、カラムアドレスレジスタ１（ＣＲ１）は、最初のカラムアドレスＣＡの次のカラムアドレスＣＡをカラムデコーダ５５Ｂ及び５５Ｄに送信する。最後のカラムアドレスＣＡがカラムデコーダ５５Ｂ及び５５Ｄに送信されると、カラムデコーダ５５Ｂ及び５５ＤへのカラムアドレスＣＡの送信は終了となる。カラムアドレスレジスタ１’（ＣＲ１’）は、カラムアドレスレジスタ１（ＣＲ１）と同様にカラムデコーダ５５Ｂ及び５５ＤにカラムアドレスＣＡを送信する。

２．３動作
本実施形態に係るメモリシステム１００の動作について、図１９～図２３を用いて説明する。図１９～図２３は、本実施形態に係るメモリシステム１００の読み出し動作におけるコマンドシーケンスの一例を示す図である。以下では、信号ＣＥｎ１及びＣＥｎ２が同じ信号（ＣＥｎ１＝ＣＥｎ２＝ＣＥｎ）であり、チップ０（ＣＰ０）において、プレーン０～プレーン３（ＰＬ０～ＰＬ３）の順に繰り返しデータを読み出す場合を例に挙げて説明する。図１９～図２３には、チップ０（ＣＰ０）の各プレーンの信号ＣＢ００～信号ＣＢ０３も示されている。チップ１（ＣＰ１）からデータを読み出す場合も同様である。本実施形態の読み出し動作は、シングルプレーンリードである。

まず、図１９に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のノーマルリードを実行する。

より具体的には、メモリコントローラ３００は、信号ＣＥｎを“Ｌ”レベルにした後、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のノーマルリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３０ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ００＞に基づいて、受信したコマンド＜００ｈ＞をコマンドレジスタ０（ＭＲ０）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ００＞のロウアドレスＲＡをロウアドレスレジスタ０（ＲＲ０）に送信し、受信したアドレス＜Ａｄ００＞のカラムアドレスＣＡをカラムアドレスレジスタ０（ＣＲ０）に送信する。入出力回路１０は、アドレス＜Ａｄ００＞に基づいて、受信したコマンド＜３０ｈ＞をコマンドレジスタ０（ＭＲ０）に送信する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３０ｈ＞が発行された後、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のノーマルリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３０ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ０１＞に基づいて、受信したコマンド＜００ｈ＞をコマンドレジスタ１（ＭＲ１）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ０１＞のロウアドレスＲＡをロウアドレスレジスタ１（ＲＲ１）に送信し、受信したアドレス＜Ａｄ０１＞のカラムアドレスＣＡをカラムアドレスレジスタ１（ＣＲ１）に送信する。入出力回路１０は、アドレス＜Ａｄ０１＞に基づいて、受信したコマンド＜３０ｈ＞をコマンドレジスタ１（ＭＲ１）に送信する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３０ｈ＞が発行された後、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のノーマルリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３０ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ０２＞に基づいて、受信したコマンド＜００ｈ＞をコマンドレジスタ２（ＭＲ２）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ０２＞のロウアドレスＲＡをロウアドレスレジスタ２（ＲＲ２）に送信し、受信したアドレス＜Ａｄ０２＞のカラムアドレスＣＡをカラムアドレスレジスタ０（ＣＲ０）に送信する。入出力回路１０は、アドレス＜Ａｄ０２＞に基づいて、受信したコマンド＜３０ｈ＞をコマンドレジスタ２（ＭＲ２）に送信する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３０ｈ＞が発行された後、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のノーマルリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３０ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ０３＞に基づいて、受信したコマンド＜００ｈ＞をコマンドレジスタ３（ＭＲ３）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ０３＞のロウアドレスＲＡをロウアドレスレジスタ３（ＲＲ３）に送信し、受信したアドレス＜Ａｄ０３＞のカラムアドレスＣＡをカラムアドレスレジスタ１（ＣＲ１）に送信する。入出力回路１０は、アドレス＜Ａｄ０３＞に基づいて、受信したコマンド＜３０ｈ＞をコマンドレジスタ３（ＭＲ３）に送信する。

次に、図２０に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３０ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ００＞が発行されることによって実行されるこのステータスリードの詳細は、第１実施形態と同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ００を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のキャッシュリードを実行する。

より具体的には、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のキャッシュリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３１ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３１ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン０（ＰＬ０）の前述したノーマルリードと同様に、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のキャッシュリードが開始される。チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ００をビジー状態にする。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）で実行されたノーマルリードの読み出しデータのプリフェッチを予約する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３１ｈ＞が発行され、キャッシュリードが実行されている期間（すなわち信号ＣＢ００がビジー状態の期間）に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のプリフェッチを予約するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ００＞に基づいて、受信したコマンド＜０５ｈ＞をコマンドレジスタ０（ＭＲ０）に送信するとともに、コマンド＜０５ｈ＞をコマンドレジスタ０’（ＭＲ０’）にコピーする。入出力回路１０は、受信したアドレス＜Ａｄ００＞のロウアドレスＲＡをロウアドレスレジスタ０（ＲＲ０）に送信するとともに、アドレス＜Ａｄ００＞のロウアドレスＲＡをロウアドレスレジスタ０’（ＲＲ０’）にコピーする。入出力回路１０は、受信したアドレス＜Ａｄ００＞のカラムアドレスＣＡをカラムアドレスレジスタ０（ＣＲ０）に送信するとともに、アドレス＜Ａｄ００＞のカラムアドレスＣＡをカラムアドレスレジスタ０’（ＣＲ０’）にコピーする。入出力回路１０は、アドレス＜Ａｄ００＞に基づいて、受信したコマンド＜Ｅ０ｈ＞をコマンドレジスタ０（ＭＲ０）に送信するとともに、コマンド＜Ｅ０ｈ＞をコマンドレジスタ０’（ＭＲ０’）にコピーする。

コマンドレジスタ０’（ＭＲ０’）からコマンド＜Ｅ０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プレーン０（ＰＬ０）においてプリフェッチを予約する。そして、シーケンサ３０は、プリフェッチを開始する。信号ＣＢ００がビジー状態のときにコマンド＜Ｅ０ｈ＞を受信すると、シーケンサ３０は、信号ＣＢ００がビジー状態の期間に、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のプリフェッチを実行する。より具体的には、シーケンサ３０は、信号ＣＢ００がビジー状態のときにコマンド＜Ｅ０ｈ＞を受信すると、キャッシュ転送に続いて、プリフェッチを実行する。

プリフェッチが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、カラムアドレスカウンタ回路ＣＣ０’のカウンタ値ＣＮＴを０にリセットする。カラムアドレスレジスタ０’（ＣＲ０’）は、最初のカラムアドレスＣＡから最後のカラムアドレスＣＡまでをカラムデコーダ５５Ａ及び５５Ｃに送信する。カラムデコーダ５５Ａでは、アドレス＜Ａｄ００＞のカラムアドレスＣＡをデコードした結果に基づいて、データレジスタ５４Ａ内の対応するラッチ回路を選択する。順に選択されたラッチ回路のデータが、ＦＩＦＯ回路１２Ａに送信される。プリフェッチが完了すると、シーケンサ３０は、信号ＣＢ００をレディ状態にする。

次に、図２０に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のステータスリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ０１＞が発行されることによって実行されるこのステータスリードの詳細は、第１実施形態と同様である。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３１ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン１（ＰＬ１）の前述したノーマルリードと同様に、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のキャッシュリードが開始される。チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０１をビジー状態にする。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）で実行されたノーマルリードの読み出しデータのプリフェッチを予約する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３１ｈ＞が発行され、キャッシュリードが実行されている期間（すなわち信号ＣＢ０１がビジー状態の期間）に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のプリフェッチを予約するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜Ｅ０ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜Ｅ０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ０１＞に基づいて、受信したコマンド＜０５ｈ＞をコマンドレジスタ１（ＭＲ１）に送信するとともに、コマンド＜０５ｈ＞をコマンドレジスタ１’（ＭＲ１’）にコピーする。入出力回路１０は、受信したアドレス＜Ａｄ０１＞のロウアドレスＲＡをロウアドレスレジスタ１（ＲＲ１）に送信するとともに、アドレス＜Ａｄ０１＞のロウアドレスＲＡをロウアドレスレジスタ１’（ＲＲ１’）にコピーする。入出力回路１０は、受信したアドレス＜Ａｄ０１＞のカラムアドレスＣＡをカラムアドレスレジスタ１（ＣＲ１）に送信するとともに、アドレス＜Ａｄ０１＞のカラムアドレスＣＡをカラムアドレスレジスタ１’（ＣＲ１’）にコピーする。入出力回路１０は、アドレス＜Ａｄ０１＞に基づいて、受信したコマンド＜Ｅ０ｈ＞をコマンドレジスタ１（ＭＲ１）に送信するとともに、コマンド＜Ｅ０ｈ＞をコマンドレジスタ１’（ＭＲ１’）にコピーする。

コマンドレジスタ１’（ＭＲ１’）からコマンド＜Ｅ０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プレーン１（ＰＬ１）においてプリフェッチを予約する。そして、シーケンサ３０は、プリフェッチを開始する。信号ＣＢ０１がビジー状態のときにコマンド＜Ｅ０ｈ＞を受信すると、シーケンサ３０は、信号ＣＢ０１がビジー状態の期間に、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のプリフェッチを実行する。より具体的には、シーケンサ３０は、信号ＣＢ０１がビジー状態のときにコマンド＜Ｅ０ｈ＞を受信すると、キャッシュ転送に続いて、プリフェッチを実行する。

プリフェッチが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、カラムアドレスカウンタ回路ＣＣ１’のカウンタ値ＣＮＴを０にリセットする。カラムアドレスレジスタ１’（ＣＲ１’）は、最初のカラムアドレスＣＡから最後のカラムアドレスＣＡまでをカラムデコーダ５５Ｂ及び５５Ｄに送信する。カラムデコーダ５５Ｂでは、アドレス＜Ａｄ０１＞のカラムアドレスＣＡをデコードした結果に基づいて、データレジスタ５４Ｂ内の対応するラッチ回路を選択する。順に選択されたラッチ回路のデータが、ＦＩＦＯ回路１２Ｂに送信される。プリフェッチが完了すると、シーケンサ３０は、信号ＣＢ０１をレディ状態にする。

次に、図２０に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のステータスリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ０２＞が発行されることによって実行されるこのステータスリードの詳細は、第１実施形態と同様である。

次に、図２１に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３１ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ０３＞が発行されることによって実行されるこのステータスリードの詳細は、第１実施形態と同様である。

次に、図２１に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３１ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ００＞が発行されることによって実行されるこのステータスリードの詳細は、第１実施形態と同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ００を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のデータアウトを実行する。メモリコントローラ３００がステータスレジスタ２１からレディ状態を示す信号ＣＢ００を受信した後、コマンド＜ＸＸｈ＞が発行されることによって実行されるこのデータアウト（プリフェッチを実行したプレーン０（ＰＬ０）のデータアウト）の詳細は、第１実施形態と同様である。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）で実行されたノーマルリードの読み出しデータのプリフェッチを予約する。

より具体的には、チップ０（ＣＰ０）のプレーン０（ＰＬ０）においてデータアウトが終わると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のプリフェッチを予約するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜Ｅ０ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜Ｅ０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ０２＞に基づいて、受信したコマンド＜０５ｈ＞をコマンドレジスタ２（ＭＲ２）に送信するとともに、コマンド＜０５ｈ＞をコマンドレジスタ２’（ＭＲ２’）にコピーする。入出力回路１０は、受信したアドレス＜Ａｄ０２＞のロウアドレスＲＡをロウアドレスレジスタ２（ＲＲ２）に送信するとともに、アドレス＜Ａｄ０２＞のロウアドレスＲＡをロウアドレスレジスタ２’（ＲＲ２’）にコピーする。入出力回路１０は、受信したアドレス＜Ａｄ０２＞のカラムアドレスＣＡをカラムアドレスレジスタ０（ＣＲ０）に送信するとともに、アドレス＜Ａｄ０２＞のカラムアドレスＣＡをカラムアドレスレジスタ０’（ＣＲ０’）にコピーする。入出力回路１０は、アドレス＜Ａｄ０２＞に基づいて、受信したコマンド＜Ｅ０ｈ＞をコマンドレジスタ２（ＭＲ２）に送信するとともに、コマンド＜Ｅ０ｈ＞をコマンドレジスタ２’（ＭＲ２’）にコピーする。

プリフェッチが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、カラムアドレスカウンタ回路ＣＣ０’のカウンタ値ＣＮＴを０にリセットする。カラムアドレスレジスタ０’（ＣＲ０’）は、最初のカラムアドレスＣＡから最後のカラムアドレスＣＡまでをカラムデコーダ５５Ａ及び５５Ｃに送信する。カラムデコーダ５５Ｃでは、アドレス＜Ａｄ０２＞のカラムアドレスＣＡをデコードした結果に基づいて、データレジスタ５４Ｃ内の対応するラッチ回路を選択する。順に選択されたラッチ回路のデータが、ＦＩＦＯ回路１２Ａに送信される。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のキャッシュリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）の前述したキャッシュリードと同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ００をビジー状態にする。チップ０（ＣＰ０）のプレーン０（ＰＬ０）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ００をレディ状態にする。

次に、図２２に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３１ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ０１＞が発行されることによって実行されるこのステータスリードの詳細は、第１実施形態と同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ０１を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のデータアウトを実行する。メモリコントローラ３００がステータスレジスタ２１からレディ状態を示す信号ＣＢ０１を受信した後、コマンド＜ＸＸｈ＞が発行されることによって実行されるこのデータアウト（プリフェッチを実行したプレーン１（ＰＬ１）のデータアウト）の詳細は、第１実施形態と同様である。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）で実行されたノーマルリードの読み出しデータのプリフェッチを予約する。

より具体的には、チップ０（ＣＰ０）のプレーン１（ＰＬ１）においてデータアウトが終わると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のプリフェッチを予約するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜Ｅ０ｈ＞を発行する。

チップ０（ＣＰ０）において入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜Ｅ０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ０３＞に基づいて、受信したコマンド＜０５ｈ＞をコマンドレジスタ３（ＭＲ３）に送信するとともに、コマンド＜０５ｈ＞をコマンドレジスタ３’（ＭＲ３’）にコピーする。入出力回路１０は、受信したアドレス＜Ａｄ０３＞のロウアドレスＲＡをロウアドレスレジスタ３（ＲＲ３）に送信するとともに、アドレス＜Ａｄ０３＞のロウアドレスＲＡをロウアドレスレジスタ３’（ＲＲ３’）にコピーする。入出力回路１０は、受信したアドレス＜Ａｄ０３＞のカラムアドレスＣＡをカラムアドレスレジスタ１（ＣＲ１）に送信するとともに、アドレス＜Ａｄ０３＞のカラムアドレスＣＡをカラムアドレスレジスタ１’（ＣＲ１’）にコピーする。入出力回路１０は、アドレス＜Ａｄ０３＞に基づいて、受信したコマンド＜Ｅ０ｈ＞をコマンドレジスタ３（ＭＲ３）に送信するとともに、コマンド＜Ｅ０ｈ＞をコマンドレジスタ３’（ＭＲ３’）にコピーする。

プリフェッチが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、カラムアドレスカウンタ回路ＣＣ１’のカウンタ値ＣＮＴを０にリセットする。カラムアドレスレジスタ１’（ＣＲ１’）は、最初のカラムアドレスＣＡから最後のカラムアドレスＣＡまでをカラムデコーダ５５Ｂ及び５５Ｄに送信する。カラムデコーダ５５Ｄでは、アドレス＜Ａｄ０３＞のカラムアドレスＣＡをデコードした結果に基づいて、データレジスタ５４Ｄ内の対応するラッチ回路を選択する。順に選択されたラッチ回路のデータが、ＦＩＦＯ回路１２Ｂに送信される。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のキャッシュリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）の前述したキャッシュリードと同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０１をビジー状態にする。チップ０（ＣＰ０）のプレーン１（ＰＬ１）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ０１をレディ状態にする。

次に、図２２に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３１ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ０２＞が発行されることによって実行されるこのステータスリードの詳細は、第１実施形態と同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ０２を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のデータアウトを実行する。メモリコントローラ３００がステータスレジスタ２１からレディ状態を示す信号ＣＢ０２を受信した後、コマンド＜ＸＸｈ＞が発行されることによって実行されるこのデータアウト（プリフェッチを実行したプレーン２（ＰＬ２）のデータアウト）の詳細は、第１実施形態と同様である。

次に、図２３に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）で実行されたキャッシュリードの読み出しデータのプリフェッチを予約する。

より具体的には、チップ０（ＣＰ０）のプレーン２（ＰＬ２）においてデータアウトが終わると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のプリフェッチを予約するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞を発行する。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のキャッシュリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）の前述したキャッシュリードと同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０２をビジー状態にする。チップ０（ＣＰ０）のプレーン２（ＰＬ２）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ０２をレディ状態にする。

次に、図２３に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３１ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ０３＞が発行されることによって実行されるこのステータスリードの詳細は、第１実施形態と同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ０３を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のデータアウトを実行する。メモリコントローラ３００がステータスレジスタ２１からレディ状態を示す信号ＣＢ０３を受信した後、コマンド＜ＸＸｈ＞が発行されることによって実行されるこのデータアウト（プリフェッチを実行したプレーン３（ＰＬ３）のデータアウト）の詳細は、第１実施形態と同様である。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）で実行されたキャッシュリードの読み出しデータのプリフェッチを予約する。

より具体的には、チップ０（ＣＰ０）のプレーン３（ＰＬ３）においてデータアウトが終わると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のプリフェッチを予約するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜Ｅ０ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜Ｅ０ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン１（ＰＬ１）の前述したプリフェッチの予約及び実行と同様に、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のプリフェッチが予約され、プリフェッチが開始される。信号ＣＢ０１がビジー状態のときにコマンド＜Ｅ０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０１がビジー状態の期間に、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のプリフェッチを実行する。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のキャッシュリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）の前述したキャッシュリードと同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０３をビジー状態にする。チップ０（ＣＰ０）のプレーン３（ＰＬ３）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ０３をレディ状態にする。

以降は、チップ０（ＣＰ０）のプレーン０～プレーン３（ＰＬ０～ＰＬ３）内の読み出し対象の全てのデータがデータアウトされるまでＣ～Ｆの期間のコマンドシーケンスが繰り返される。

２．４効果
本実施形態に係る構成によれば、第１実施形態と同様に、読み出し動作中にプリフェッチを予約できるため、読み出し動作が終わってからプリフェッチを予約する場合よりもデータアウトを開始するまでの期間を短くすることができる。よって、メモリシステムの動作を高速化できる。

３．第３実施形態
第３実施形態に係るメモリシステム１００について説明する。本実施形態に係るメモリシステム１００は、第１実施形態に係るメモリシステム１００において、ＮＡＮＤチップ０（ＣＰ０）内にバススイッチＢＳＷが設けられたものである。以下では、第１実施形態と異なる点を中心に説明する。

３．１入出力回路１０の構成
入出力回路１０の構成について、図２４を用いて説明する。図２４は、本実施形態に係るメモリシステム１００に含まれるＮＡＮＤチップ０（ＣＰ０）の構成を、入出力回路１０及びレジスタ２０に着目して示したブロック図である。なお、図２４では、ステータスレジスタ２１及び電圧生成回路４０は省略されている。

ＮＡＮＤチップ０（ＣＰ０）は、バススイッチＢＳＷを含む。バススイッチＢＳＷは、ＦＩＦＯ回路１２に接続されている。バススイッチＢＳＷは、データレジスタ５４Ａ～５４Ｄに接続可能とされる。バススイッチＢＳＷは、データレジスタ５４Ａ～５４Ｄのいずれかを選択して接続できるように構成されている。

３．２データフローの概要
本実施形態に係るメモリシステム１００の読み出し動作におけるデータフローの概要について、図２５を用いて説明する。以下では、メモリセルアレイ５１Ａ～５１Ｄからデータレジスタ５４Ａ～５４ＤにそれぞれｎビットのデータＤＡＴが読み出される場合を例に挙げて説明する。なお、図２５では、メモリコントローラ３００によって発行されたコマンドＣＭＤ及びアドレスＡＤＤがメモリコントローラ３００からＤＱパッド１１に送信される期間は省略されている。

まず、プレーン０（ＰＬ０）のデータレジスタ５４Ａに、ｎビットのデータＤＡＴ（以下、ビット１～ビットｎと表記する。図２５の１～ｎは、ビット１～ビットｎに対応する）が格納されている。ビット１～ビットｎは、ビット１から順に、カラムアドレスカウンタ回路ＣＣ０のカウンタ値ＣＮＴのカウントアップに対応する。

この状態において、バススイッチＢＳＷは、データレジスタ５４Ａと接続される。そして、プレーン０（ＰＬ０）においてプリフェッチが開始される。ビット１～ビットｎは、ビット１から順に、データレジスタ５４ＡからＦＩＦＯ回路１２に転送される。

ＦＩＦＯ回路１２に転送されたビット１～ビットｎのデータは、転送された順に、ＤＱパッド１１を介してデータアウトされる。

データレジスタ５４ＡからＦＩＦＯ回路１２へのデータの転送が終わると、バススイッチＢＳＷは、データレジスタ５４Ａからデータレジスタ５４Ｂに接続を切り替える。そして、プレーン１（ＰＬ１）においてプリフェッチが開始される。データレジスタ５４Ｂに格納されているｎビットのデータＤＡＴ（以下、ビットｎ＋１～ビット２ｎと表記する。図２５のｎ＋１～２ｎは、ビットｎ＋１～ビット２ｎに対応する）は、ビットｎ＋１から順に、データレジスタ５４ＢからＦＩＦＯ回路１２に転送される。

ＦＩＦＯ回路１２に転送されたビットｎ＋１～ビット２ｎのデータは、転送された順に、ＤＱパッド１１を介してデータアウトされる。

データレジスタ５４ＢからＦＩＦＯ回路１２へのデータの転送が終わると、バススイッチＢＳＷは、データレジスタ５４Ｂからデータレジスタ５４Ｃに接続を切り替える。そして、プレーン２（ＰＬ２）においてプリフェッチが開始される。データレジスタ５４Ｃに格納されているｎビットのデータＤＡＴ（以下、ビット２ｎ＋１～ビット３ｎと表記する。図２５の２ｎ＋１～３ｎは、ビット２ｎ＋１～ビット３ｎに対応する）は、ビット２ｎ＋１から順に、データレジスタ５４ＣからＦＩＦＯ回路１２に転送される。

ＦＩＦＯ回路１２に転送されたビット２ｎ＋１～ビット３ｎのデータは、転送された順に、ＤＱパッド１１を介してデータアウトされる。

データレジスタ５４ＣからＦＩＦＯ回路１２へのデータの転送が終わると、バススイッチＢＳＷは、データレジスタ５４Ｃからデータレジスタ５４Ｄに接続を切り替える。そして、プレーン３（ＰＬ３）においてプリフェッチが開始される。データレジスタ５４Ｄに格納されているｎビットのデータＤＡＴ（以下、ビット３ｎ＋１～ビット４ｎと表記する。図２５の３ｎ＋１～４ｎは、ビット３ｎ＋１～ビット４ｎに対応する）は、ビット３ｎ＋１から順に、データレジスタ５４ＤからＦＩＦＯ回路１２に転送される。

ＦＩＦＯ回路１２に転送されたビット３ｎ＋１～ビット４ｎのデータは、転送された順に、ＤＱパッド１１を介してデータアウトされる。

なお、バススイッチＢＳＷからＦＩＦＯ回路１２までの構成は、ウェーブパイプラインとＦＩＦＯ回路１２とで構成してもよい。

３．３動作
本実施形態に係るメモリシステム１００の動作について、図２６～図２９を用いて説明する。図２６～図２９は、本実施形態に係るメモリシステム１００の読み出し動作におけるコマンドシーケンスの一例を示す図である。以下では、信号ＣＥｎ１及びＣＥｎ２が同じ信号（ＣＥｎ１＝ＣＥｎ２＝ＣＥｎ）であり、チップ０（ＣＰ０）において、プレーン０～プレーン３（ＰＬ０～ＰＬ３）の順に繰り返しデータを読み出す場合を例に挙げて説明する。図２６～図２９には、チップ０（ＣＰ０）の各プレーンの信号ＣＢ００～信号ＣＢ０３も示されている。チップ１（ＣＰ１）からデータを読み出す場合も同様である。

本実施形態の読み出し動作は、マルチプレーンリードである。なお、本明細書において、「マルチプレーンリード」とは、対象のチップにおいて、各プレーンから同時にデータＤＡＴを読み出す動作を意味する。

まず、図２６に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のノーマルリードを実行する。

より具体的には、信号ＣＥｎを“Ｌ”レベルにした後、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のノーマルリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３２ｈ＞を発行する。コマンド“３２ｈ”は、マルチプレーンリードにおいてノーマルリードを実行させるためのコマンドである。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３２ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ００＞に基づいて、受信したコマンド＜００ｈ＞をコマンドレジスタ０（ＭＲ０）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ００＞のロウアドレスＲＡをロウアドレスレジスタ０（ＲＲ０）に送信し、受信したアドレス＜Ａｄ００＞のカラムアドレスＣＡをカラムアドレスレジスタ０（ＣＲ０）に送信する。入出力回路１０は、アドレス＜Ａｄ００＞に基づいて、受信したコマンド＜３２ｈ＞をコマンドレジスタ０（ＭＲ０）に送信する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３２ｈ＞が発行された後、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のノーマルリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３２ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３２ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ０１＞に基づいて、受信したコマンド＜００ｈ＞をコマンドレジスタ１（ＭＲ１）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ０１＞のロウアドレスＲＡをロウアドレスレジスタ１（ＲＲ１）に送信し、受信したアドレス＜Ａｄ０１＞のカラムアドレスＣＡをカラムアドレスレジスタ０（ＣＲ０）に送信する。入出力回路１０は、アドレス＜Ａｄ０１＞に基づいて、受信したコマンド＜３２ｈ＞をコマンドレジスタ１（ＭＲ１）に送信する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３２ｈ＞が発行された後、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のノーマルリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３２ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３２ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ０２＞に基づいて、受信したコマンド＜００ｈ＞をコマンドレジスタ２（ＭＲ２）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ０２＞のロウアドレスＲＡをロウアドレスレジスタ２（ＲＲ２）に送信し、受信したアドレス＜Ａｄ０２＞のカラムアドレスＣＡをカラムアドレスレジスタ０（ＣＲ０）に送信する。入出力回路１０は、アドレス＜Ａｄ０２＞に基づいて、受信したコマンド＜３２ｈ＞をコマンドレジスタ２（ＭＲ２）に送信する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３２ｈ＞が発行された後、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のノーマルリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３０ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ０３＞に基づいて、受信したコマンド＜００ｈ＞をコマンドレジスタ３（ＭＲ３）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ０３＞のロウアドレスＲＡをロウアドレスレジスタ３（ＲＲ３）に送信し、受信したアドレス＜Ａｄ０３＞のカラムアドレスＣＡをカラムアドレスレジスタ０（ＣＲ０）に送信する。入出力回路１０は、アドレス＜Ａｄ０３＞に基づいて、受信したコマンド＜３０ｈ＞をコマンドレジスタ３（ＭＲ３）に送信する。

コマンドレジスタ３（ＭＲ３）からコマンド＜３０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プレーン０～プレーン３（ＰＬ０～ＰＬ３）においてノーマルリードを開始する。シーケンサ３０は、信号ＣＢ００～信号ＣＢ０３をビジー状態にする。信号ＣＢ００～信号ＣＢ０３は、ステータスレジスタ２１に格納される。チップ０（ＣＰ０）のプレーン０～プレーン３（ＰＬ０～ＰＬ３）においてノーマルリードが終わると、シーケンサ３０は、信号ＣＢ００～信号ＣＢ０３をレディ状態にする。

次に、図２７に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のステータスリードを実行する。

より具体的には、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のステータスリードを実行するために、コマンド＜７８ｈ＞及びアドレス＜Ａｄ００＞を発行する。

チップ０（ＣＰ０）のシーケンサ３０は、アドレス＜Ａｄ００＞～＜Ａｄ０３＞に対応する信号ＣＢ００～信号ＣＢ０３についてのステータス情報ＳＴＳをメモリコントローラ３００に送信する。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ００～信号ＣＢ０３を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のノーマルリードを実行する。

より具体的には、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のノーマルリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３２ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３２ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン０（ＰＬ０）の前述したノーマルリードと同様に、コマンド＜００ｈ＞及びコマンド＜３２ｈ＞がコマンドレジスタ０（ＭＲ０）に送信され、アドレス＜Ａｄ００＞のロウアドレスＲＡがロウアドレスレジスタ０（ＲＲ０）を介してロウデコーダ５２Ａに送信される。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３２ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン１（ＰＬ１）の前述したノーマルリードと同様に、コマンド＜００ｈ＞及びコマンド＜３２ｈ＞がコマンドレジスタ１（ＭＲ１）に送信され、アドレス＜Ａｄ０１＞のロウアドレスＲＡがロウアドレスレジスタ１（ＲＲ１）を介してロウデコーダ５２Ｂに送信される。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３２ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン２（ＰＬ２）の前述したノーマルリードと同様に、コマンド＜００ｈ＞及びコマンド＜３２ｈ＞がコマンドレジスタ２（ＭＲ２）に送信され、アドレス＜Ａｄ０２＞のロウアドレスＲＡがロウアドレスレジスタ２（ＲＲ２）を介してロウデコーダ５２Ｃに送信される。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のキャッシュリードを実行する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３２ｈ＞が発行された後、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のキャッシュリードを実行するために、コマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３１ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３１ｈ＞を受信する。この後、チップ０（ＣＰ０）のプレーン３（ＰＬ３）の前述したノーマルリードと同様に、コマンド＜００ｈ＞及びコマンド＜３１ｈ＞がコマンドレジスタ３（ＭＲ３）に送信され、アドレス＜Ａｄ０３＞のロウアドレスＲＡがロウアドレスレジスタ３（ＲＲ３）を介してロウデコーダ５２Ｄに送信される。

コマンドレジスタ３（ＭＲ３）からコマンド＜３１ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プレーン０～プレーン２（ＰＬ０～ＰＬ２）においてノーマルリードを開始し、チップ０（ＣＰ０）のプレーン３（ＰＬ３）においてキャッシュリードを開始する。シーケンサ３０は、信号ＣＢ００～信号ＣＢ０３をビジー状態にする。

次に、図２８に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）で実行されたノーマルリードの読み出しデータのプリフェッチを予約する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３１ｈ＞が発行され、キャッシュリードが実行されている期間（すなわち信号ＣＢ００がビジー状態の期間）に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のプリフェッチを予約するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞を発行する。

コマンドレジスタ０’（ＭＲ０’）からコマンド＜Ｅ０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、バススイッチＢＳＷをデータレジスタ５４Ａに接続し、プレーン０（ＰＬ０）においてプリフェッチを予約する。そして、シーケンサ３０は、プリフェッチを開始する。すなわち、データレジスタ５４ＡからＦＩＦＯ回路１２へのデータの転送が開始される。信号ＣＢ００がビジー状態のときにコマンド＜Ｅ０ｈ＞を受信すると、シーケンサ３０は、信号ＣＢ００がビジー状態の期間に、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のプリフェッチを実行する。より具体的には、シーケンサ３０は、信号ＣＢ００がビジー状態のときにコマンド＜Ｅ０ｈ＞を受信すると、キャッシュ転送に続いて、プリフェッチを実行する。

次に、図２８に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のステータスリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ００＞が発行されることによって実行されるこのステータスリードの詳細は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）の前述したステータスリードと同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ００～信号ＣＢ３を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のデータアウトを実行する。

より具体的には、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のデータアウトを実行するために、コマンド＜ＹＹｈ＞を発行する。コマンド“ＹＹｈ”は、チップ、及びチップ内の複数のプレーンを選択してデータアウトを実行させるためのコマンドである。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜ＹＹｈ＞を受信する。入出力回路１０は、受信したコマンド＜ＹＹｈ＞をコマンドレジスタ０（ＭＲ０）に送信する。

コマンドレジスタ０（ＭＲ０）からコマンド＜ＹＹｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プリフェッチを実行したプレーン０（ＰＬ０）のデータアウトを開始する。

チップ０（ＣＰ０）のプレーン０（ＰＬ０）において、データレジスタ５４ＡからＦＩＦＯ回路１２へのデータの転送が終わると、図２４、図２５及び図２８に示すように、チップ０（ＣＰ０）のシーケンサ３０は、バススイッチＢＳＷをデータレジスタ５４Ｂに接続する。シーケンサ３０は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のデータアウトの途中でバススイッチＢＳＷをデータレジスタ５４Ｂとの接続に切り替えると、チップ０（ＣＰ０）のプレーン１（ＰＬ１）においてプリフェッチを開始する。すなわち、データレジスタ５４ＢからＦＩＦＯ回路１２へのデータの転送が開始される。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のデータアウトを実行する。

より具体的には、チップ０（ＣＰ０）のプレーン０（ＰＬ０）においてデータアウトが終わると、チップ０（ＣＰ０）のシーケンサ３０は、プリフェッチを実行したプレーン１（ＰＬ１）のデータアウトを開始する。

チップ０（ＣＰ０）のプレーン１（ＰＬ１）において、データレジスタ５４ＢからＦＩＦＯ回路１２へのデータの転送が終わると、図２４、図２５及び図２９に示すように、チップ０（ＣＰ０）のシーケンサ３０は、バススイッチＢＳＷをデータレジスタ５４Ｃに接続する。シーケンサ３０は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のデータアウトの途中でバススイッチＢＳＷをデータレジスタ５４Ｃとの接続に切り替えると、チップ０（ＣＰ０）のプレーン２（ＰＬ２）においてプリフェッチを開始する。すなわち、データレジスタ５４ＣからＦＩＦＯ回路１２へのデータの転送が開始される。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のデータアウトを実行する。

より具体的には、チップ０（ＣＰ０）のプレーン１（ＰＬ１）においてデータアウトが終わると、チップ０（ＣＰ０）のシーケンサ３０は、プリフェッチを実行したプレーン２（ＰＬ２）のデータアウトを開始する。

チップ０（ＣＰ０）のプレーン２（ＰＬ２）において、データレジスタ５４ＣからＦＩＦＯ回路１２へのデータの転送が終わると、図２４、図２５及び図２９に示すように、チップ０（ＣＰ０）のシーケンサ３０は、バススイッチＢＳＷをデータレジスタ５４Ｄに接続する。シーケンサ３０は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のデータアウトの途中でバススイッチＢＳＷをデータレジスタ５４Ｄとの接続に切り替えると、チップ０（ＣＰ０）のプレーン３（ＰＬ３）においてプリフェッチを開始する。すなわち、データレジスタ５４ＤからＦＩＦＯ回路１２へのデータの転送が開始される。

このように、本実施形態では、チップ０（ＣＰ０）のプレーンｐ（ｐは０～２の整数）のデータアウトの期間内に、プレーンｐ＋１のプリフェッチを実行することができる。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のデータアウトを実行する。

より具体的には、チップ０（ＣＰ０）のプレーン２（ＰＬ２）においてデータアウトが終わると、チップ０（ＣＰ０）のシーケンサ３０は、プリフェッチを実行したプレーン３（ＰＬ３）のデータアウトを開始する。

チップ０（ＣＰ０）のプレーン３（ＰＬ３）においてデータアウトが終わると、チップ０（ＣＰ０）のプレーン０～プレーン３（ＰＬ０～ＰＬ３）内の読み出し対象の全てのデータがデータアウトされるまでＢ～Ｅの期間のコマンドシーケンスが繰り返される。

３．４効果
本実施形態に係る構成によれば、第１実施形態と同様に、読み出し動作中にプリフェッチを予約できるため、読み出し動作が終わってからプリフェッチを予約する場合よりもデータアウトを開始するまでの期間を短くすることができる。また、チップ内のプレーンｐのデータアウトの期間内に、プレーンｐ＋１のプリフェッチを実行することができる。このため、プレーンｐのデータアウトと、プレーンｐ＋１のプリフェッチとが重なる期間だけ、プレーンｐ＋１のデータアウトを開始するまでの期間を短くすることができる。よって、メモリシステムの動作を高速化できる。

４．第４実施形態
第４実施形態に係るメモリシステム１００について説明する。本実施形態に係るメモリシステム１００は、第１実施形態に係るメモリシステム１００において、アドレスレジスタ２２内に１つのカラムアドレスレジスタが設けられたものである。以下では、第１実施形態と異なる点を中心に説明する。

４．１レジスタ２０の構成
レジスタ２０の構成について、図３０を用いて説明する。図３０は、本実施形態に係るメモリシステム１００に含まれるＮＡＮＤチップ０（ＣＰ０）の構成を、入出力回路１０及びレジスタ２０を中心に示したブロック図である。なお、図３０では、ステータスレジスタ２１及び電圧生成回路４０は省略されている。

図３０に示すように、アドレスレジスタ２２は、第１実施形態の図６で説明したアドレスレジスタ２２からカラムアドレスレジスタ０’（ＣＲ０’）を廃した構成と同じである。

４．２動作
本実施形態に係るメモリシステム１００の動作について、図３１～図３５を用いて説明する。図３１～図３５は、本実施形態に係るメモリシステム１００の読み出し動作におけるコマンドシーケンスの一例を示す図である。以下では、信号ＣＥｎ１及びＣＥｎ２が同じ信号（ＣＥｎ１＝ＣＥｎ２＝ＣＥｎ）であり、チップ０（ＣＰ０）において、プレーン０～プレーン３（ＰＬ０～ＰＬ３）の順に繰り返しデータを読み出す場合を例に挙げて説明する。図３１～図３５には、チップ０（ＣＰ０）の各プレーンの信号ＣＢ００～信号ＣＢ０３も示されている。チップ１（ＣＰ１）からデータを読み出す場合も同様である。本実施形態の読み出し動作は、シングルプレーンリードである。

まず、メモリコントローラ３００は、チップ０（ＣＰ０）において、プレーン０～プレーン３（ＰＬ０～ＰＬ３）の順にノーマルリードを実行する。メモリコントローラ３００が信号ＣＥｎを“Ｌ”レベルにしてからチップ０（ＣＰ０）のプレーン３（ＰＬ３）においてノーマルリードが実行されるまでの期間におけるコマンドシーケンス及び信号ＣＢ００～信号ＣＢ０３は、第２実施形態の図１９のＡまでの期間と同じである。なお、この期間において、入出力回路１０は、受信したアドレス＜Ａｄ０１＞のカラムアドレスＣＡをカラムアドレスレジスタ０（ＣＲ０）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ０３＞のカラムアドレスＣＡをカラムアドレスレジスタ０（ＣＲ０）に送信する。この期間における他の動作は、第２実施形態と同じである。

次に、図３１に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３０ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ００＞が発行されることによって実行されるこのステータスリードの詳細は、第１実施形態と同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ００を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のキャッシュリードを実行する。メモリコントローラ３００がステータスレジスタ２１からレディ状態を示す信号ＣＢ００を受信した後、コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、第１実施形態と同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ００をビジー状態にする。チップ０（ＣＰ０）のプレーン０（ＰＬ０）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ００をレディ状態にする。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３１ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ０１＞が発行されることによって実行されるこのステータスリードの詳細は、第１実施形態と同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ０１を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のキャッシュリードを実行する。メモリコントローラ３００がステータスレジスタ２１からレディ状態を示す信号ＣＢ０１を受信した後、コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、第１実施形態と同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０１をビジー状態にする。チップ０（ＣＰ０）のプレーン１（ＰＬ１）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ０１をレディ状態にする。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３１ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ０２＞が発行されることによって実行されるこのステータスリードの詳細は、第１実施形態と同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ０２を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のキャッシュリードを実行する。メモリコントローラ３００がステータスレジスタ２１からレディ状態を示す信号ＣＢ０２を受信した後、コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、第１実施形態と同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０２をビジー状態にする。チップ０（ＣＰ０）のプレーン２（ＰＬ２）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ０２をレディ状態にする。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３１ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ０３＞が発行されることによって実行されるこのステータスリードの詳細は、第１実施形態と同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ０３を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のキャッシュリードを実行する。メモリコントローラ３００がステータスレジスタ２１からレディ状態を示す信号ＣＢ０３を受信した後、コマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、第１実施形態と同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０３をビジー状態にする。チップ０（ＣＰ０）のプレーン３（ＰＬ３）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ０３をレディ状態にする。

次に、図３２に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のステータスリードを実行する。コマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３１ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ００＞が発行されることによって実行されるこのステータスリードの詳細は、第１実施形態と同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ００を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のプリフェッチを実行する。

より具体的には、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のプリフェッチを実行するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ００＞に基づいて、受信したコマンド＜０５ｈ＞をコマンドレジスタ０（ＭＲ０）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ００＞のロウアドレスＲＡをロウアドレスレジスタ０（ＲＲ０）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ００＞のカラムアドレスＣＡをカラムアドレスレジスタ０（ＣＲ０）に送信する。入出力回路１０は、アドレス＜Ａｄ００＞に基づいて、受信したコマンド＜Ｅ０ｈ＞をコマンドレジスタ０（ＭＲ０）に送信する。

コマンドレジスタ０（ＭＲ０）からコマンド＜Ｅ０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プレーン０（ＰＬ０）においてプリフェッチを開始する。信号ＣＢ００がレディ状態のときにコマンド＜Ｅ０ｈ＞を受信すると、シーケンサ３０は、即座にチップ０（ＣＰ０）のプレーン０（ＰＬ０）のプリフェッチを実行する。より具体的には、シーケンサ３０は、カラムアドレスカウンタ回路ＣＣ０のカウンタ値ＣＮＴを０にリセットする。カラムアドレスレジスタ０（ＣＲ０）は、最初のカラムアドレスＣＡから最後のカラムアドレスＣＡまでをカラムデコーダ５５Ａ～５５Ｄに送信する。カラムデコーダ５５Ａでは、アドレス＜Ａｄ００＞のカラムアドレスＣＡをデコードした結果に基づいて、データレジスタ５４Ａ内の対応するラッチ回路を選択する。順に選択されたラッチ回路のデータが、ＦＩＦＯ回路１２に送信される。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のデータアウトを実行する。

より具体的には、チップ０（ＣＰ０）のプレーン０（ＰＬ０）においてプリフェッチが終わると、チップ０（ＣＰ０）のシーケンサ３０は、プリフェッチを実行したプレーン０（ＰＬ０）のデータアウトを開始する。

次に、図３３に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のステータスリードを実行する。チップ０（ＣＰ０）のプレーン０（ＰＬ０）におけるデータアウト終了後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ０１＞が発行されることによって実行されるこのステータスリードの詳細は、第１実施形態と同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ０１を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のプリフェッチを実行する。

より具体的には、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のプリフェッチを実行するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜Ｅ０ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜Ｅ０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ０１＞に基づいて、受信したコマンド＜０５ｈ＞をコマンドレジスタ１（ＭＲ１）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ０１＞のロウアドレスＲＡをロウアドレスレジスタ１（ＲＲ１）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ０１＞のカラムアドレスＣＡをカラムアドレスレジスタ０（ＣＲ０）に送信する。入出力回路１０は、アドレス＜Ａｄ０１＞に基づいて、受信したコマンド＜Ｅ０ｈ＞をコマンドレジスタ１（ＭＲ１）に送信する。

コマンドレジスタ１（ＭＲ１）からコマンド＜Ｅ０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プレーン１（ＰＬ１）においてプリフェッチを開始する。信号ＣＢ０１がレディ状態のときにコマンド＜Ｅ０ｈ＞を受信すると、シーケンサ３０は、即座にチップ０（ＣＰ０）のプレーン１（ＰＬ１）のプリフェッチを実行する。より具体的には、シーケンサ３０は、カラムアドレスカウンタ回路ＣＣ０のカウンタ値ＣＮＴを０にリセットする。カラムアドレスレジスタ０（ＣＲ０）は、最初のカラムアドレスＣＡから最後のカラムアドレスＣＡまでをカラムデコーダ５５Ａ～５５Ｄに送信する。カラムデコーダ５５Ｂでは、アドレス＜Ａｄ０１＞のカラムアドレスＣＡをデコードした結果に基づいて、データレジスタ５４Ｂ内の対応するラッチ回路を選択する。順に選択されたラッチ回路のデータが、ＦＩＦＯ回路１２に送信される。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のキャッシュリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、第１実施形態と同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ００をビジー状態にする。チップ０（ＣＰ０）のプレーン０（ＰＬ０）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ００をレディ状態にする。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３１ｈ＞が発行され、チップ０（ＣＰ０）のプレーン１（ＰＬ１）においてプリフェッチが終わると、チップ０（ＣＰ０）のシーケンサ３０は、プリフェッチを実行したプレーン１（ＰＬ１）のデータアウトを開始する。

次に、図３４に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のステータスリードを実行する。チップ０（ＣＰ０）のプレーン１（ＰＬ１）におけるデータアウト終了後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ０２＞が発行されることによって実行されるこのステータスリードの詳細は、第１実施形態と同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ０２を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のプリフェッチを実行する。

より具体的には、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のプリフェッチを実行するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜Ｅ０ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜Ｅ０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ０２＞に基づいて、受信したコマンド＜０５ｈ＞をコマンドレジスタ２（ＭＲ２）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ０２＞のロウアドレスＲＡをロウアドレスレジスタ２（ＲＲ２）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ０２＞のカラムアドレスＣＡをカラムアドレスレジスタ０（ＣＲ０）に送信する。入出力回路１０は、アドレス＜Ａｄ０２＞に基づいて、受信したコマンド＜Ｅ０ｈ＞をコマンドレジスタ２（ＭＲ２）に送信する。

コマンドレジスタ２（ＭＲ２）からコマンド＜Ｅ０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プレーン２（ＰＬ２）においてプリフェッチを開始する。信号ＣＢ０２がレディ状態のときにコマンド＜Ｅ０ｈ＞を受信すると、シーケンサ３０は、即座にチップ０（ＣＰ０）のプレーン２（ＰＬ２）のプリフェッチを実行する。より具体的には、プリフェッチが開始されると、シーケンサ３０は、カラムアドレスカウンタ回路ＣＣ０のカウンタ値ＣＮＴを０にリセットする。カラムアドレスレジスタ０（ＣＲ０）は、最初のカラムアドレスＣＡから最後のカラムアドレスＣＡまでをカラムデコーダ５５Ａ～５５Ｄに送信する。カラムデコーダ５５Ｃでは、アドレス＜Ａｄ０２＞のカラムアドレスＣＡをデコードした結果に基づいて、データレジスタ５４Ｃ内の対応するラッチ回路を選択する。順に選択されたラッチ回路のデータが、ＦＩＦＯ回路１２に送信される。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のキャッシュリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、第１実施形態と同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０１をビジー状態にする。チップ０（ＣＰ０）のプレーン１（ＰＬ１）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ０１をレディ状態にする。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３１ｈ＞が発行され、チップ０（ＣＰ０）のプレーン２（ＰＬ２）においてプリフェッチが終わると、チップ０（ＣＰ０）のシーケンサ３０は、プリフェッチを実行したプレーン２（ＰＬ２）のデータアウトを開始する。

次に、図３５に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のステータスリードを実行する。チップ０（ＣＰ０）のプレーン２（ＰＬ２）におけるデータアウト終了後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ０３＞が発行されることによって実行されるこのステータスリードの詳細は、第１実施形態と同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ０３を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のプリフェッチを実行する。

より具体的には、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のプリフェッチを実行するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜Ｅ０ｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜０５ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜Ｅ０ｈ＞を受信する。入出力回路１０は、アドレス＜Ａｄ０３＞に基づいて、受信したコマンド＜０５ｈ＞をコマンドレジスタ３（ＭＲ３）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ０３＞のロウアドレスＲＡをロウアドレスレジスタ３（ＲＲ３）に送信する。入出力回路１０は、受信したアドレス＜Ａｄ０３＞のカラムアドレスＣＡをカラムアドレスレジスタ０（ＣＲ０）に送信する。入出力回路１０は、アドレス＜Ａｄ０３＞に基づいて、受信したコマンド＜Ｅ０ｈ＞をコマンドレジスタ３（ＭＲ３）に送信する。

コマンドレジスタ３（ＭＲ３）からコマンド＜Ｅ０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プレーン３（ＰＬ３）においてプリフェッチを開始する。信号ＣＢ０３がレディ状態のときにコマンド＜Ｅ０ｈ＞を受信すると、シーケンサ３０は、即座にチップ０（ＣＰ０）のプレーン３（ＰＬ３）のプリフェッチを実行する。より具体的には、プリフェッチが開始されると、シーケンサ３０は、カラムアドレスカウンタ回路ＣＣ０のカウンタ値ＣＮＴを０にリセットする。カラムアドレスレジスタ０（ＣＲ０）は、最初のカラムアドレスＣＡから最後のカラムアドレスＣＡまでをカラムデコーダ５５Ａ～５５Ｄに送信する。カラムデコーダ５５Ｄでは、アドレス＜Ａｄ０３＞のカラムアドレスＣＡをデコードした結果に基づいて、データレジスタ５４Ｄ内の対応するラッチ回路を選択する。順に選択されたラッチ回路のデータが、ＦＩＦＯ回路１２に送信される。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のキャッシュリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、第１実施形態と同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０２をビジー状態にする。チップ０（ＣＰ０）のプレーン２（ＰＬ２）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ０２をレディ状態にする。

このように、本実施形態では、メモリコントローラ３００がチップ０（ＣＰ０）のプレーンｑ（ｑは０～２の整数）のコマンド＜００ｈ＞、アドレス＜Ａｄ０ｑ＞、及びコマンド＜３１ｈ＞を送信する期間内に、プレーンｑ＋１のプリフェッチを実行することができる。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３１ｈ＞が発行され、チップ０（ＣＰ０）のプレーン３（ＰＬ３）においてプリフェッチが終わると、チップ０（ＣＰ０）のシーケンサ３０は、プリフェッチを実行したプレーン３（ＰＬ３）のデータアウトを開始する。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のキャッシュリードを実行する。チップ０（ＣＰ０）のプレーン３（ＰＬ３）におけるデータアウト終了後、コマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、第１実施形態と同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０３をビジー状態にする。チップ０（ＣＰ０）のプレーン３（ＰＬ３）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ０３をレディ状態にする。

以降は、チップ０（ＣＰ０）のプレーン０～プレーン３（ＰＬ０～ＰＬ３）内の読み出し対象の全てのデータがデータアウトされるまでＣ～Ｇの期間のコマンドシーケンスが繰り返される。

４．３効果
本実施形態に係る構成によれば、メモリコントローラ３００は、チップ内のプレーンｑ＋１のコマンド“０５ｈ”が発行された後、プレーンｑ＋１のデータアウトが開始される前に、プレーンｑのコマンド“３１ｈ”を発行することができる。すなわち、メモリコントローラ３００がチップ０（ＣＰ０）のプレーンｑのコマンド＜００ｈ＞、アドレス＜Ａｄ０ｑ＞、及びコマンド＜３１ｈ＞を送信する期間内に、プレーンｑ＋１のプリフェッチを実行することができる。このため、プレーンｑのコマンド＜００ｈ＞、アドレス＜Ａｄ０ｑ＞、及びコマンド＜３１ｈ＞の送信と、プレーンｑ＋１のプリフェッチとが重なる期間だけ、プレーンｑ＋１のデータアウトを開始するまでの期間を短くすることができる。よって、メモリシステムの動作を高速化できる。

５．第５実施形態
第５実施形態に係るメモリシステム１００について説明する。本実施形態に係るメモリシステム１００は、第３実施形態に係るメモリシステム１００において、シングルプレーンリードによってデータを読み出すものである。以下では、第３実施形態と異なる点を中心に説明する。

５．１動作
本実施形態に係るメモリシステム１００の動作について、図３６～図３８を用いて説明する。図３６～図３８は、本実施形態に係るメモリシステム１００の読み出し動作におけるコマンドシーケンスの一例を示す図である。以下では、信号ＣＥｎ１及びＣＥｎ２が同じ信号（ＣＥｎ１＝ＣＥｎ２＝ＣＥｎ）であり、チップ０（ＣＰ０）において、プレーン０～プレーン３（ＰＬ０～ＰＬ３）の順に繰り返しデータを読み出す場合を例に挙げて説明する。図３６～図３８には、ＮＡＮＤチップ０（ＣＰ０）の各プレーンの信号ＣＢ００～信号ＣＢ０３も示されている。チップ１（ＣＰ１）からデータを読み出す場合も同様である。本実施形態の読み出し動作は、シングルプレーンリードである。

まず、メモリコントローラ３００は、チップ０（ＣＰ０）において、プレーン０～プレーン３（ＰＬ０～ＰＬ３）の順にノーマルリードを実行する。メモリコントローラ３００が信号ＣＥｎを“Ｌ”レベルにしてからチップ０（ＣＰ０）のプレーン３（ＰＬ３）においてノーマルリードが実行されるまでの期間におけるコマンドシーケンス及び信号ＣＢ００～信号ＣＢ０３は、第２実施形態の図１９のＡまでの期間と同じである。なお、この期間における動作は、第４実施形態と同じである。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）において、プレーン０～プレーン３（ＰＬ０～ＰＬ３）の順にステータスリード及びキャッシュリードを実行する。チップ０（ＣＰ０）のプレーン３（ＰＬ３）においてノーマルリードが実行されてからチップ０（ＣＰ０）のプレーン３（ＰＬ３）においてキャッシュリードが実行されるまでの期間におけるコマンドシーケンス及び信号ＣＢ００～信号ＣＢ０３は、第４実施形態の図３１のＡ～Ｂまでの期間と同じである。なお、この期間における動作は、第４実施形態と同じである。

より具体的には、図３６に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のプリフェッチを予約するために、コマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞を発行する。なお、メモリコントローラ３００は、第３実施形態と同様に、コマンド＜００ｈ＞、アドレス＜Ａｄ０３＞、及びコマンド＜３１ｈ＞が発行され、キャッシュリードが実行されている期間（すなわち信号ＣＢ００がビジー状態の期間）にコマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞を発行することができる。

コマンドレジスタ０’（ＭＲ０’）からコマンド＜Ｅ０ｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、バススイッチＢＳＷをデータレジスタ５４Ａに接続し、プレーン０（ＰＬ０）においてプリフェッチを予約する。そして、シーケンサ３０は、プリフェッチを開始する。すなわち、データレジスタ５４ＡからＦＩＦＯ回路１２へのデータの転送が開始される。信号ＣＢ００がレディ状態のときにコマンド＜Ｅ０ｈ＞を受信すると、シーケンサ３０は、即座にチップ０（ＣＰ０）のプレーン０（ＰＬ０）のプリフェッチを実行する。なお、第３実施形態と同様に、信号ＣＢ００がビジー状態のときにコマンド＜Ｅ０ｈ＞を受信した場合には、シーケンサ３０は、信号ＣＢ００がビジー状態の期間に、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のプリフェッチを実行する。より具体的には、シーケンサ３０は、信号ＣＢ００がビジー状態のときにコマンド＜Ｅ０ｈ＞を受信すると、キャッシュ転送に続いて、プリフェッチを実行する。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のステータスリードを実行する。コマンド＜０５ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜Ｅ０ｈ＞が発行された後、コマンド＜７８ｈ＞及びアドレス＜Ａｄ００＞が発行されることによって実行されるこのステータスリードの詳細は、第１実施形態と同様である。

次に、ステータスレジスタ２１からレディ状態を示す信号ＣＢ００を受信すると、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のデータアウトを実行する。

より具体的には、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のデータアウトを実行するために、コマンド＜ＹＹｈ＞を発行する。

チップ０（ＣＰ０）のプレーン０（ＰＬ０）において、データレジスタ５４ＡからＦＩＦＯ回路１２へのデータの転送が終わると、図２４、図２５及び図３６に示すように、チップ０（ＣＰ０）のシーケンサ３０は、バススイッチＢＳＷをデータレジスタ５４Ｂに接続する。シーケンサ３０は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のデータアウトの途中でバススイッチＢＳＷをデータレジスタ５４Ｂとの接続に切り替えると、チップ０（ＣＰ０）のプレーン１（ＰＬ１）においてプリフェッチを開始する。すなわち、データレジスタ５４ＢからＦＩＦＯ回路１２へのデータの転送が開始される。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン０（ＰＬ０）のキャッシュリードを実行する。チップ０（ＣＰ０）のプレーン０（ＰＬ０）におけるデータアウト終了後、コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、第１実施形態と同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ００をビジー状態にする。チップ０（ＣＰ０）のプレーン０（ＰＬ０）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ００をレディ状態にする。

次に、図３７に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のデータアウトを実行する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ００＞、及びコマンド＜３１ｈ＞が発行された後、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のデータアウトを実行するために、コマンド＜ＹＹｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜ＹＹｈ＞を受信する。入出力回路１０は、受信したコマンド＜ＹＹｈ＞をコマンドレジスタ１（ＭＲ１）に送信する。

コマンドレジスタ１（ＭＲ１）からコマンド＜ＹＹｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プリフェッチを実行したプレーン１（ＰＬ１）のデータアウトを開始する。

チップ０（ＣＰ０）のプレーン１（ＰＬ１）において、データレジスタ５４ＢからＦＩＦＯ回路１２へのデータの転送が終わると、図２４、図２５及び図３７に示すように、チップ０（ＣＰ０）のシーケンサ３０は、バススイッチＢＳＷをデータレジスタ５４Ｃに接続する。シーケンサ３０は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のデータアウトの途中でバススイッチＢＳＷをデータレジスタ５４Ｃとの接続に切り替えると、チップ０（ＣＰ０）のプレーン２（ＰＬ２）においてプリフェッチを開始する。すなわち、データレジスタ５４ＣからＦＩＦＯ回路１２へのデータの転送が開始される。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン１（ＰＬ１）のキャッシュリードを実行する。チップ０（ＣＰ０）のプレーン１（ＰＬ１）におけるデータアウト終了後、コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、第１実施形態と同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０１をビジー状態にする。チップ０（ＣＰ０）のプレーン１（ＰＬ１）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ０１をレディ状態にする。

次に、図３７に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のデータアウトを実行する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ０１＞、及びコマンド＜３１ｈ＞が発行された後、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のデータアウトを実行するために、コマンド＜ＹＹｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜ＹＹｈ＞を受信する。入出力回路１０は、受信したコマンド＜ＹＹｈ＞をコマンドレジスタ２（ＭＲ２）に送信する。

コマンドレジスタ２（ＭＲ２）からコマンド＜ＹＹｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プリフェッチを実行したプレーン２（ＰＬ２）のデータアウトを開始する。

チップ０（ＣＰ０）のプレーン２（ＰＬ２）について、データレジスタ５４ＣからＦＩＦＯ回路１２へのデータの転送が終わると、図２４、図２５及び図３７に示すように、チップ０（ＣＰ０）のシーケンサ３０は、バススイッチＢＳＷをデータレジスタ５４Ｄに接続する。シーケンサ３０は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のデータアウトの途中でバススイッチＢＳＷをデータレジスタ５４Ｄとの接続に切り替えると、チップ０（ＣＰ０）のプレーン３（ＰＬ３）においてプリフェッチを開始する。すなわち、データレジスタ５４ＤからＦＩＦＯ回路１２へのデータの転送が開始される。

次に、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン２（ＰＬ２）のキャッシュリードを実行する。チップ０（ＣＰ０）のプレーン２（ＰＬ２）におけるデータアウト終了後、コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３１ｈ＞が発行されることによって実行されるこのキャッシュリードの詳細は、第１実施形態と同様である。このキャッシュリードが開始されると、チップ０（ＣＰ０）のシーケンサ３０は、信号ＣＢ０２をビジー状態にする。チップ０（ＣＰ０）のプレーン２（ＰＬ２）においてキャッシュ転送が終わると、シーケンサ３０は、信号ＣＢ０２をレディ状態にする。

次に、図３８に示すように、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のデータアウトを実行する。

より具体的には、コマンド＜００ｈ＞、アドレス＜Ａｄ０２＞、及びコマンド＜３１ｈ＞が発行された後、メモリコントローラ３００は、チップ０（ＣＰ０）のプレーン３（ＰＬ３）のデータアウトを実行するために、コマンド＜ＹＹｈ＞を発行する。

チップ０（ＣＰ０）において、入出力回路１０は、メモリコントローラ３００が発行したコマンド＜ＹＹｈ＞を受信する。入出力回路１０は、受信したコマンド＜ＹＹｈ＞をコマンドレジスタ３（ＭＲ３）に送信する。

コマンドレジスタ３（ＭＲ３）からコマンド＜ＹＹｈ＞を受信すると、チップ０（ＣＰ０）のシーケンサ３０は、プリフェッチを実行したプレーン３（ＰＬ３）のデータアウトを開始する。

以降は、チップ０（ＣＰ０）のプレーン０～プレーン３（ＰＬ０～ＰＬ３）内の読み出し対象の全てのデータがデータアウトされるまでＢ～Ｅの期間のコマンドシーケンスが繰り返される。

５．２効果
本実施形態に係る構成によれば、第１実施形態と同様に、読み出し動作中にプリフェッチを予約できるため、読み出し動作が終わってからプリフェッチを予約する場合よりもデータアウトを開始するまでの期間を短くすることができる。また、第３実施形態と同様に、チップ内のプレーンｐのデータアウトの期間内に、プレーンｐ＋１のプリフェッチを実行することができるため、プレーンｐのデータアウトと、プレーンｐ＋１のプリフェッチとが重なる期間だけ、プレーンｐ＋１のデータアウトを開始するまでの期間を短くすることができる。よって、メモリシステムの動作を高速化できる。

６．変形例等
上記のように、実施形態に係るメモリシステムは、第１プレーン(PL0)と、第１入出力回路(10)とを含む第１チップ(CP0)と、第１チップを制御するためのコマンドを発行可能なコントローラ(300)とを備える。第１プレーンは、複数の第１メモリセルトランジスタ(MC)を有する第１メモリセルアレイ(51A)と、第１メモリセルアレイから読み出された第１読み出しデータを記憶可能な第１ラッチ回路(54A)とを含む。第１入出力回路は、第１ラッチ回路から第１読み出しデータを取り込み可能な第１ＦＩＦＯ回路(12(12A))を含む。コントローラは、第１プレーンにおいて読み出し動作を実行している期間内に、第１チップに、第１ラッチ回路から第１ＦＩＦＯ回路への第１読み出しデータの取り込みを命令する第１コマンド(05h)を送信可能である。

なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。

ＦＩＦＯ回路は、ＦＩＬＯ（First In Last Out）回路であってもよい。

また、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、更には半導体メモリ以外の種々の記憶装置に適用できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

Claims

第１プレーンと、第１入出力回路とを含む第１チップと、
前記第１チップを制御するためのコマンドを発行可能なコントローラと
を備え、
前記第１プレーンは、複数の第１メモリセルトランジスタを有する第１メモリセルアレイと、前記第１メモリセルアレイから読み出された第１読み出しデータを記憶可能な第１ラッチ回路とを含み、
前記第１入出力回路は、前記第１ラッチ回路から前記第１読み出しデータを取り込み可能な第１ＦＩＦＯ回路を含み、
前記コントローラは、前記第１プレーンにおいて読み出し動作を実行している期間内に、前記第１チップに、前記第１ラッチ回路から前記第１ＦＩＦＯ回路への前記第１読み出しデータの取り込みを命令する第１コマンドを送信可能である、メモリシステム。
前記第１プレーンにおいて読み出し動作を実行している期間内に、前記第１ラッチ回路から前記第１ＦＩＦＯ回路に前記第１読み出しデータが取り込まれる、請求項１記載のメモリシステム。
前記メモリシステムは、第２プレーンと、第２入出力回路とを含む第２チップを更に備え、
前記第２プレーンは、複数の第２メモリセルトランジスタを有する第２メモリセルアレイと、前記第２メモリセルアレイから読み出された第２読み出しデータを記憶可能な第２ラッチ回路とを含み、
前記第２入出力回路は、前記第２ラッチ回路から前記第２読み出しデータを取り込み可能な第２ＦＩＦＯ回路を含み、
前記コントローラは、前記第２チップを制御するためのコマンドを発行可能であり、
前記コントローラは、前記第１チップに前記第１コマンドを送信した後、前記第２プレーンにおいて読み出し動作を実行している期間内に、前記第２チップに、前記第２ラッチ回路から前記第２ＦＩＦＯ回路への前記第２読み出しデータの取り込みを命令する第２コマンドを送信可能である、請求項１記載のメモリシステム。
前記第２プレーンにおいて読み出し動作を実行している期間内に、前記第２ラッチ回路から前記第２ＦＩＦＯ回路に前記第２読み出しデータが取り込まれる、請求項３記載のメモリシステム。
前記第１チップは、第３プレーンを更に含み、
前記第３プレーンは、複数の第３メモリセルトランジスタを有する第３メモリセルアレイと、前記第３メモリセルアレイから読み出された第３読み出しデータを記憶可能な第３ラッチ回路とを含み、
前記第１ＦＩＦＯ回路は、前記第３ラッチ回路から前記第３読み出しデータを取り込み可能であり、
前記コントローラは、前記第２チップに前記第２コマンドを送信した後、前記第１チップに、前記第１ＦＩＦＯ回路から前記コントローラへの前記第１読み出しデータの出力を命令する第３コマンドを送信し、前記第３コマンドに基づいて前記第１ＦＩＦＯ回路から前記コントローラに前記第１読み出しデータが出力された後、前記第１チップに、前記第３ラッチ回路から前記第１ＦＩＦＯ回路への前記第３読み出しデータの取り込みを命令する第４コマンドを送信する、請求項３記載のメモリシステム。
前記第１チップは、第２プレーンを更に含み、
前記第２プレーンは、複数の第２メモリセルトランジスタを有する第２メモリセルアレイと、前記第２メモリセルアレイから読み出された第２読み出しデータを記憶可能な第２ラッチ回路とを含み、
前記第１入出力回路は、前記第２ラッチ回路から前記第２読み出しデータを取り込み可能な第２ＦＩＦＯ回路を更に含み、
前記コントローラは、前記第２プレーンにおいて読み出し動作を実行している期間内に、前記第１チップに、前記第２ラッチ回路から前記第２ＦＩＦＯ回路への前記第２読み出しデータの取り込みを命令する第２コマンドを送信可能である、請求項１記載のメモリシステム。
前記第２プレーンにおいて読み出し動作を実行している期間内に、前記第２ラッチ回路から前記第２ＦＩＦＯ回路に前記第２読み出しデータが取り込まれる、請求項６記載のメモリシステム。
前記第１チップは、第３プレーンを更に含み、
前記第３プレーンは、複数の第３メモリセルトランジスタを有する第３メモリセルアレイと、前記第３メモリセルアレイから読み出された第３読み出しデータを記憶可能な第３ラッチ回路とを含み、
前記第１ＦＩＦＯ回路は、前記第３ラッチ回路から前記第３読み出しデータを取り込み可能であり、
前記コントローラは、前記第１チップに前記第２コマンドを送信した後、前記第１チップに、前記第１ＦＩＦＯ回路から前記コントローラへの前記第１読み出しデータの出力を命令する第３コマンドを送信し、前記第３コマンドに基づいて前記第１ＦＩＦＯ回路から前記コントローラに前記第１読み出しデータが出力された後、前記第１チップに、前記第３ラッチ回路から前記第１ＦＩＦＯ回路への前記第３読み出しデータの取り込みを命令する第４コマンドを送信する、請求項６記載のメモリシステム。
前記第１チップは、第２プレーンを更に含み、
前記第２プレーンは、複数の第２メモリセルトランジスタを有する第２メモリセルアレイと、前記第２メモリセルアレイから読み出された第２読み出しデータを記憶可能な第２ラッチ回路とを含み、
前記第１ＦＩＦＯ回路は、前記第２ラッチ回路から前記第２読み出しデータを取り込み可能であり、
前記コントローラは、前記第１チップに前記第１コマンドを送信した後、前記第１チップに、前記第１ＦＩＦＯ回路から前記コントローラへの前記第１読み出しデータの出力を命令する第２コマンドを送信し、前記第２コマンドに基づいて前記第１ＦＩＦＯ回路から前記コントローラに前記第１読み出しデータが出力されている期間内に、前記第２ラッチ回路から前記第１ＦＩＦＯ回路に前記第２読み出しデータが取り込まれる、請求項１記載のメモリシステム。
前記メモリシステムは、前記第１ＦＩＦＯ回路と前記第１ラッチ回路との接続、及び前記第１ＦＩＦＯ回路と前記第２ラッチ回路との接続を切り替えるスイッチを更に備え、
前記第１ラッチ回路から前記第１ＦＩＦＯ回路に前記第１読み出しデータが転送された後、前記スイッチは、前記第１ＦＩＦＯ回路と前記第１ラッチ回路との接続から、前記第１ＦＩＦＯ回路と前記第２ラッチ回路との接続に切り替えられる、請求項９記載のメモリシステム。
前記コントローラは、前記第１プレーン及び前記第２プレーンにおいて読み出し動作を実行している期間内に、前記第１チップに前記第１コマンドを送信可能である、請求項９記載のメモリシステム。
第１プレーンと、第２プレーンと、入出力回路とを含むチップと、
前記チップを制御するためのコマンドを発行可能なコントローラと
を備え、
前記第１プレーンは、複数の第１メモリセルトランジスタを有する第１メモリセルアレイと、前記第１メモリセルアレイから読み出された第１読み出しデータを記憶可能な第１ラッチ回路とを含み、
前記第２プレーンは、複数の第２メモリセルトランジスタを有する第２メモリセルアレイと、前記第２メモリセルアレイから読み出された第２読み出しデータを記憶可能な第２ラッチ回路とを含み、
前記入出力回路は、前記第１ラッチ回路から前記第１読み出しデータを取り込み可能、且つ前記第２ラッチ回路から前記第２読み出しデータを取り込み可能なＦＩＦＯ回路を含み、
前記コントローラは、前記チップに、前記第２ラッチ回路から前記ＦＩＦＯ回路への前記第２読み出しデータの取り込みを命令する第１コマンドを送信し、
前記コントローラは、前記チップに前記第１コマンドを送信した後、且つ前記ＦＩＦＯ回路から前記コントローラへの前記第２読み出しデータの出力が開始される前に、前記第１プレーンに対して、前記第１メモリセルアレイから前記第１ラッチ回路への前記第１読み出しデータの読み出しを実行する第２コマンドを発行する、メモリシステム。