JP7459329B2 - 光電変換装置、撮像システム、移動体 - Google Patents

Description

本発明は、光電変換装置、撮像システム、移動体に関する。

アバランシェ増倍を行う受光部に入射する光子の数をデジタル的に計数し、その計数値をデジタル信号として画素から出力するフォトンカウント型の光電変換装置が知られている。特許文献１には、アバランシェ増倍を行うフォトダイオードがアバランシェ増倍を行った後、再びアバランシェ増倍を行うためにフォトダイオードをリチャージする動作を、所定の期間、休止する動作が記載されている。

国際公開第２０１４／０９７５１９号公報

特許文献１では、入射光の輝度に対応した画素の消費電力の低減に関し検討が為されていないため、カウント値の増加に対応した休止動作の設定が為されていない。このため、例えば、高照度の光が画素に入射した場合など、アバランシェ増倍が頻繁に行われると、画素の消費電力が増加する課題がある。

本発明は上記の課題を鑑みて為されたものであり、一の態様は、アバランシェ増倍を行うフォトダイオードと、前記アバランシェ増倍によって生じるパルスを所定の期間にカウントし、カウント値を有するカウント信号を生成するカウンタと、前記フォトダイオードを、前記アバランシェ増倍が可能な待機状態と、前記アバランシェ増倍を休止する休止状態とに制御する制御回路と、を有し、前記制御回路は、前記カウント値が閾値に達する前の期間に比べて、前記カウント値が前記閾値に達した後の期間の方が、前記待機状態にある期間の長さに対する前記休止状態にある期間の長さの割合を多くする制御を行う回路であることを特徴とする光電変換装置である。

本発明により、画素の消費電力を低減することができる。

光電変換装置の概略構成を示すブロック図 画素の概略構成を示す図 画素の構成例を示す図 画素の動作を示すフローチャート 画素の動作を示すタイミング図 光子入射数とカウント信号との関係を示す図 画素の構成例を示す図 画素の構成例を示す図 画素の構成例を示す図 画素部の構成例を示す図 画素部の構成例を示す図 画素の動作を示すタイミング図 撮像システムの概略構成を示すブロック図 撮像システム及び移動体の構成例を示す図

［第１実施形態］
本発明の第１実施形態による光電変換装置及びその駆動方法について、図１乃至図３を用いて説明する。

図１は、本実施形態による光電変換装置の概略構成を示すブロック図である。図２は、本実施形態による光電変換装置の画素の概略構成を示すブロック図である。図３は、本実施形態による光電変換装置における画素の構成例を示す回路図である。

本実施形態による光電変換装置１００は、図１に示すように、画素領域１０と、垂直選択回路３０と、信号処理回路４０と、水平選択回路５０と、出力回路６０と、制御回路７０と、を含む。

画素領域１０には、複数行及び列方向に渡ってマトリクス状に配された複数の画素Ｐが設けられている。図１には、第０行から第５行までの６行と、第０列から第５列までの６列に配された３６個の画素Ｐを、行番号及び列番号を示す符号とともに示している。例えば、第１行、第４列に配された画素Ｐには、「Ｐ１４」の符号を付している。

なお、画素領域１０を構成する画素アレイの行数及び列数は、特に限定されるものではない。また、画素領域１０には、必ずしも画素Ｐが２次元状に配されている必要はない。例えば、画素領域１０は１つの画素Ｐにより構成されていてもよいし、画素領域１０に画素Ｐが行方向又は列方向に１次元状に配されていてもよい。

画素領域１０の画素アレイの各行には、第１の方向（図１において横方向）に延在して、制御線ＰＶＳＥＬが配されている。制御線ＰＶＳＥＬは、第１の方向に並ぶ画素Ｐにそれぞれ接続され、これら画素Ｐに共通の信号線をなしている。制御線ＰＶＳＥＬの延在する第１の方向は、行方向或いは水平方向と表記することがある。なお、図１には、制御線ＰＶＳＥＬを、行番号を示す符号とともに表している。例えば、第１行の制御線には、「ＰＶＳＥＬ［１］」の符号を付している。

各行の制御線ＰＶＳＥＬは、垂直選択回路３０に接続されている。垂直選択回路３０は、画素Ｐ内の信号生成回路（図示せず）を駆動するための制御信号を、制御線ＰＶＳＥＬを介して画素Ｐに供給する回路部である。垂直走査回路３０は、後述する、画素１１が有するカウンタがカウントを積算する期間の開始、終了を制御する。

画素領域１０の画素アレイの各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、出力線ＰＯＵＴが配されている。出力線ＰＯＵＴは、第２の方向に並ぶ画素Ｐにそれぞれ接続され、これら画素Ｐに共通の信号線をなしている。出力線ＰＯＵＴの延在する第２の方向は、列方向或いは垂直方向と表記することがある。なお、図１には、出力線ＰＯＵＴを、列番号を示す符号とともに表している。例えば、第４列の出力線には、「ＰＯＵＴ４」の符号を付している。出力線ＰＯＵＴの各々は、ｎビットのデジタル信号を出力するためのｎ本の信号線を備えている。

出力線ＰＯＵＴは、信号処理回路４０に接続されている。信号処理回路４０は、画素領域１０の画素アレイの各列に対応してそれぞれ設けられており、対応する列の出力線ＰＯＵＴに接続されている。信号処理回路４０は、対応する列の出力線ＰＯＵＴを介して画素Ｐから出力される信号を保持する機能を備える。画素Ｐから出力される信号は、出力線ＰＯＵＴのｎ本の信号線を介して入力されるｎビットの信号であるため、信号処理回路４０の各々は各ビットの信号を保持するため少なくともｎ個の保持部を有する。

水平選択回路５０は、信号処理回路４０から信号を読み出すための制御信号を信号処理回路４０に供給する回路部である。水平選択回路５０は、各列の信号処理回路４０に、制御線ＰＨＳＥＬを介して制御信号を供給する。水平選択回路５０から制御信号を受信した信号処理回路４０は、保持部に保持している信号を、水平出力線ＨＳＩＧを介して出力回路６０へと出力する。なお、図１には、制御線ＰＨＳＥＬを、列番号を示す符号とともに表している。例えば、第４列の制御線には、「ＰＨＳＥＬ［４］」の符号を付している。水平出力線ＨＳＩＧは、ｎビットのデジタル信号を出力するためのｎ本の信号線を備えている。

出力回路６０は、水平出力線ＨＳＩＧを介して供給された信号を、出力信号ＳＯＵＴとして光電変換装置１００の外部へ出力するための回路部である。制御回路７０は、垂直選択回路３０、信号処理回路４０、水平選択回路５０、出力回路６０の動作やそのタイミングを制御する制御信号を供給するための回路部である。なお、垂直選択回路３０、信号処理回路４０、水平選択回路５０、出力回路６０の動作やそのタイミングを制御する制御信号の少なくとも一部は、光電変換装置１００の外部から供給してもよい。

各々の画素Ｐは、図２に示すように、アバランシェ増倍型のフォトダイオードＰＤと、画素制御回路１２、セレクタ１３、ＰＤ制御回路１４、波形生成回路１５、カウンタ１６を有する。

なお、本明細書では、画素制御回路１２を制御信号生成部、ＰＤ制御回路１４をカソード電圧制御部と表記することがある。

図３を参照して説明する。

画素制御回路１２は、信号Ｐ１、Ｐ２、Ｐ３をセレクタ１３に出力する。セレクタ１３は、画素制御回路１２から入力される信号Ｐ１、Ｐ２、Ｐ３のいずれかの信号を信号Ｐｃｔｒｌとして、ＰＤ制御回路１４に出力する。

ＰＤ制御回路１４は、電圧Ｖｄｄと電圧Ｖｓｓとの間の電気的経路において直列に接続されたＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを有する。電圧Ｖｄｄは、本実施形態では３Ｖ程度の電圧としている。一方、電圧Ｖｓｓは接地電圧、Ｖａは、－２０Ｖ程度の電圧としている。なお、電圧Ｖｄｄ、Ｖｓｓ、Ｖａは適宜変更される。

このＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの各々のゲートには、信号Ｐｃｔｒｌが入力される。ＰＭＯＳトランジスタは、電圧Ｖｃａｔｈがアバランシェ増倍によって低下した後、電圧Ｖｃａｔｈを電圧Ｖｄｄ近傍の電圧に戻すリチャージ動作を行うためのリチャージ回路である。電圧Ｖｃａｔｈが電圧Ｖｄｄ近傍の電圧に復帰することにより、フォトダイオードＰＤはアバランシェ増倍が可能な状態（アバランシェ増倍の待機状態）となる。なお、本明細書では、アバランシェ増倍の待機状態にある期間を待機期間、アバランシェ増倍を休止する状態にある期間を休止期間とする。

ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが接続されるノードに、フォトダイオードＰＤのカソードと、波形生成回路１５が接続される。

フォトダイオードＰＤのアノード端子は、電圧Ｖａの電源ノードに接続されている。電圧Ｖａは、典型的には負の高電圧である。フォトダイオードＰＤのカソードは、ＰＤ制御回路１４に接続されている。フォトダイオードＰＤのカソードの電圧を電圧Ｖｃａｔｈと記載する。

波形生成回路１５は、ＳＲラッチ回路１５１と、ＮＯＲ回路１５２とを有する。ＳＲラッチ回路１５１のＳ端子はフォトダイオードＰＤのカソードが接続され、電圧Ｖｃａｔｈが入力される。Ｒ端子には信号Ｐｃｔｒｌが入力される。ＮＯＲ回路１５２の入力部は、フォトダイオードＰＤのカソードと、ＳＲラッチ回路１５１とに接続される。ＮＯＲ回路１５２には、電圧Ｖｃａｔｈと、ＳＲラッチ回路１５１が出力する信号Ｖｌａｔを反転させた信号とが入力される。ＮＯＲ回路１５２の出力部は、カウンタ１６に接続される。カウンタ１６は、所定の期間（垂直走査回路３０によって設定される期間）、ＮＯＲ回路１５２が出力する信号Ｐｐのパルスをカウントし、積算する。このカウントを積算した結果であるカウント信号を、カウンタ１６は信号ＰＯＵＴとして画素の外部に出力する。垂直走査回路３０によって設定されるカウントの積算を行う積算期間は、例えば光電変換装置が出力する信号を用いて形成される画像の１フレームに対応する期間とすることができる。なお、別の形態としては、１フレームを複数のフィールドに分割し、この複数のフィールドのうちの１つのフィールドに対応する期間を、カウントの積算期間とすることもできる。カウンタ１６は、積算期間の開始から終了までの期間、カウントの積算を行う。積算が終了し、信号ＰＯＵＴの読み出しが終了した後、カウンタ１６のカウント信号は初期値にリセットされる。

カウンタ１６はセレクタ１３にもまた接続されている。セレクタ１３は、カウンタ１６のカウント値が閾値に到達したか否かによって、信号Ｐｃｔｒｌを信号Ｐ１～Ｐ３のいずれかとするかを切り替える。つまり、セレクタ１３は、カウント信号に基づいて、信号Ｐ１～Ｐ３のどの信号を出力するかを切り替える制御回路である。このように、セレクタ１３は、カウント信号に基づいて、アバランシェ増倍を行うための待機状態と、アバランシェ増倍を休止する休止状態とを切り替える選択回路である。

フォトダイオードＰＤは、アノードとカソードとの間に印加される逆バイアス電圧がブレイクダウン電圧Ｖｂｄ以上であるとき、光子の入射を受けてアバランシェ電流を発生する。フォトダイオードＰＤにアバランシェ電流が流れることにより、フォトダイオードＰＤのカソードの電圧Ｖｃａｔｈが変化する。電圧Ｖｃａｔｈの変化によって、波形整形回路１５が出力する信号Ｐｐの信号が変化し、カウンタ１６へと光子検出パルスが出力される。

セレクタ１３が出力する信号ＰｃｔｒｌがＬｏｗレベルである場合、ＰＤ制御回路１４は電圧Ｖｃａｔｈがアバランシェ電流によって低下すると、リチャージ動作を行う。つまり、ＰＭＯＳトランジスタを介して電圧Ｖｄｄのノードから電圧Ｖｃａｔｈのノードに電流が流れ、電圧Ｖｃａｔｈが上昇する。そして、再びフォトダイオードＰＤのアノード、カソード間の電圧がブレイクダウン電圧Ｖｂｄ以上となる。これにより、フォトダイオードＰＤが再びアバランシェ増倍の動作を行うことができる状態となる。

一方、信号ＰｃｔｒｌがＨｉｇｈレベルの状態となると、電圧Ｖｃａｔｈは、電圧Ｖｓｓ付近の値で一定となる。したがって、フォトダイオードＰＤはアバランシェ増倍を行わない休止状態となる。

本実施形態では、カウンタ１６のカウント値が閾値に達した時、セレクタ１３が出力する信号Ｐｃｔｒｌの信号レベルがＬｏｗレベルからＨｉｇｈレベルに遷移する動作を行う。そして、本実施形態の画素は、カウント値の増加に対応して、フォトダイオードＰＤのアバランシェ増倍の休止期間を長くする。

図４は、本実施形態の画素の動作を示したフローチャートである。

ステップＳ１０１では、不図示の制御回路がカウンタ１６のカウント値を初期値にリセットする。典型的には、初期値は全てのビット値が０の値である。

ステップＳ１０２では、現時刻が、カウンタ１６がカウントを行うカウント期間内にある場合には、動作はステップＳ１０３に進む。一方、現時刻がカウント期間内にない場合には、動作は終了する。

ステップＳ１０３では、カウンタ１６が、信号Ｐｐのパルスをカウントするカウント動作を行う。

ステップＳ１０４では、カウンタ１６のカウント値が閾値Ｎ１に達したか否かによって動作が分岐される。カウント値が閾値Ｎ１に達していない場合には、動作は再びステップＳ１０２に戻る。一方、カウント値が閾値Ｎ１に達した場合には、動作はステップＳ１０５に進む。

ステップＳ１０５では、アバランシェ増倍のインターバルが間隔Ｉｎｔ１にセットされる。後述するが、このインターバルの設定は、セレクタ１３が、信号Ｐｃｔｒｌとして出力する信号を信号Ｐ２に設定することによって行われる。別の言い方をすれば、アバランシェ待機期間同士の間に、長さＩｎｔ１のアバランシェ休止期間が設けられる、とも言える。

ステップＳ１０６では、現時刻が、カウンタ１６がカウントを行うカウント期間内にある場合には、動作はステップＳ１０７に進む。一方、現時刻がカウント期間内にない場合には、動作はステップＳ１１３に進む。

ステップＳ１０７では、カウンタ１６が、信号Ｐｐのパルスをカウントするカウント動作を行う。

ステップＳ１０８では、カウンタ１６のカウント値が閾値Ｎ２に達したか否かによって動作が分岐される。カウント値が閾値Ｎ２に達していない場合には、動作は再びステップＳ１０６に戻る。一方、カウント値が閾値Ｎ２に達した場合には、動作はステップＳ１０９に進む。

ステップＳ１０９では、アバランシェ増倍のインターバルが、間隔Ｉｎｔ１よりも長い間隔Ｉｎｔ２にセットされる。後述するが、このインターバルの設定は、セレクタ１３が、信号Ｐｃｔｒｌとして出力する信号を信号Ｐ３に設定することによって行われる。別の言い方をすれば、アバランシェ増倍の待機期間同士の間に、長さＩｎｔ２のアバランシェ休止期間が設けられる、とも言える。

ステップＳ１１０では、現時刻が、カウンタ１６がカウントを行うカウント期間内にある場合には、動作はステップＳ１１１に進む。一方、現時刻がカウント期間内にない場合には、動作はステップＳ１１３に進む。

ステップＳ１１１では、カウンタ１６が、信号Ｐｐのパルスをカウントするカウント動作を行う。

ステップＳ１１２では、現時刻が、カウンタ１６がカウントを行うカウント期間内にある場合には、動作はステップＳ１１１に戻り、カウント動作を継続する。一方、現時刻がカウント期間内にない場合には、動作はステップＳ１１３に進む。

ステップＳ１１３では、カウンタ１６から、カウント値が信号ＰＯＵＴとして画素の外部に出力される。その後、動作は終了する。

図５は、本実施形態の画素の動作を示したタイミング図である。図５に記載した各信号は、図３に記載した各信号に対応している。

時刻ｔ１において、セレクタ１３は信号Ｐｃｔｒｌとして信号Ｐ１を選択している。

光子がフォトダイオードＰＤに入射すると、アバランシェ増倍が生じ、電圧Ｖｃａｔｈは低下する。ＳＲラッチ回路１５１のＲ端子に入力される信号ＰｃｔｒｌがＬｏｗレベルであるため、Ｓ端子に入力される電圧Ｖｃａｔｈのレベルによらず、信号ＶｌａｔはＨｉｇｈレベルを維持する。

ＮＯＲ回路１５２には、信号Ｖｌａｔを反転した信号、つまりＬｏｗレベルの信号が入力される。よって、電圧ＶｃａｔｈがＮＯＲ回路１５２の論理閾値の電圧を下回った場合に、ＮＯＲ回路１５２が出力する信号ＰｐはＨｉｇｈレベルに変化する。一方、電圧Ｖｃａｔｈがリチャージ動作によって、ＮＯＲ回路１５２の論理閾値を上回った場合に、信号ＰｐはＬｏｗレベルに変化する。

カウンタ１６は、信号ＰｐがＬｏｗレベルからＨｉｇｈレベルに変化する都度、カウント値を１つずつ増加させる。

時刻ｔ２に、カウント値が閾値Ｎ１に到達する。カウント値が閾値Ｎ１に到達したことによって、セレクタ１３は、信号Ｐｃｔｒｌとして出力する信号として、信号Ｐ２を選択する。これにより信号Ｐｃｔｒｌは、ＬｏｗレベルからＨｉｇｈレベルに遷移してから、再びＬｏｗレベルに遷移するまでの間隔Ｉｎｔ１を有する信号となる。

前述したように、ＰＤ制御回路１４は、信号ＰｃｔｒｌがＬｏｗレベルである期間は、電圧Ｖｃａｔｈの低下が生じると、電圧Ｖｄｄに戻すリチャージ動作を行う。一方、信号ＰｃｔｒｌがＨｉｇｈレベルである期間は、電圧Ｖｃａｔｈは電圧Ｖｓｓ付近の電圧（Ｌｏｗレベル）で一定となる。

Ｓ端子に入力される電圧ＶｃａｔｈがＬｏｗレベルであり、Ｒ端子に入力される信号ＰｃｔｒｌがＨｉｇｈレベルである期間は、信号Ｖｌａｔは、Ｌｏｗレベルとなる。信号ＰｃｔｒｌがＬｏｗレベルとなって、電圧ＶｃａｔｈがＨｉｇｈレベルとなると、信号Ｖｌａｔは再びＨｉｇｈレベルとなる。

このように、カウント値が閾値Ｎ１に到達すると、フォトダイオードＰＤのアバランシェ増倍を間隔Ｉｎｔ１の間、休止するようにする。

時刻ｔ２から時刻ｔ３までの期間において、アバランシェ増倍を行う期間が占める割合と、アバランシェ増倍を休止する期間が占める割合は、ともに５０％ずつとしている。つまり、第１の長さのアバランシェ待機期間と、同じ第１の長さのアバランシェ増倍の休止期間とが順次、交互に設定されている。

その後、時刻ｔ３にカウント値が閾値Ｎ２に到達する。カウント値が閾値Ｎ２に到達したことによって、セレクタ１３は、信号Ｐｃｔｒｌとして出力する信号として、信号Ｐ３を選択する。これにより信号Ｐｃｔｒｌは、ＬｏｗレベルからＨｉｇｈレベルに遷移してから、再びＬｏｗレベルに遷移するまでの間隔Ｉｎｔ２を有する信号となる。

フォトダイオードＰＤがアバランシェ増倍を休止する間隔が、間隔Ｉｎｔ１から間隔Ｉｎｔ２に伸びる他は、時刻ｔ２から時刻ｔ３までの動作と同じである。

時刻ｔ３以降の期間において、アバランシェ増倍を行う期間が占める割合は２５％、アバランシェ増倍を休止する期間が占める割合は７５％としている。つまり、第１の長さのアバランシェ待機期間と、第１の長さよりも長い第２の長さ（本実施形態では第１の長さの３倍）のアバランシェ増倍の休止期間とが順次、交互に設定されている。

このように、本実施形態の光電変換装置は、カウント値の増加にしたがって、アバランシェ増倍を行う期間（待機期間）同士の間の間隔（すなわち休止期間の長さ）を長くする。別の言い方をすれば、カウント値が閾値に達する前の期間に比べて、カウント値が閾値に達した後の期間の方が、待機状態にある期間の長さに対する休止状態にある期間の長さの割合を多くする制御を行う。

このようにして、本実施形態の光電変換装置は、高照度の光が入射した場合における、アバランシェ増倍を行う回数を減らす。これにより、画素の消費電力を低減することができる。

なお、カウンタ１６のカウント信号は、全てのビットがセレクタ１３に出力される必要は無い。例えば、閾値に対応する最上位ビットの信号のみがセレクタ１３に出力するように構成されていても良い。この構成の場合には、閾値に対応する最上位ビットの信号レベルが変化したことを受けて、セレクタ１３は信号Ｐｃｔｒｌとして出力する信号を変更するようにすればよい。

また、別の例としては、カウンタ１６のカウント値と閾値とを比較した結果を示す比較部を設けても良い。この比較部が出力する信号がセレクタ１３に入力される。比較部が出力する信号の変化したことを受けて、セレクタ１３は信号Ｐｃｔｒｌとして出力する信号を変更するようにすればよい。

次に、本実施形態の画素が出力する信号ＰＯＵＴの補正処理について説明する。

図６は、フォトダイオードＰＤの光子入射数と、信号ＰＯＵＴの関係を示した図である。

信号ＰＯＵＴが閾値Ｎ１に到達するまでは、光子入射数と信号ＰＯＵＴの傾きは、傾きａの関係となる。理想的には、フォトダイオードＰＤに入射したすべての光子を漏れなくカウンタ１６がカウントしたとすれば、傾きａは１であって、光子数Ｐ１と閾値Ｎ１は一致する。

信号ＰＯＵＴが閾値Ｎ１に到達すると、上述したように、第１の長さのアバランシェ待機期間と、同じ第１の長さのアバランシェ増倍の休止期間とが交互に設けられる。したがって、光子入射数に対する信号ＰＯＵＴの傾きは、ａ／２となる。なお、一般化すると、傾きａ×アバランシェ待機期間の長さ／（アバランシェ待機期間の長さ＋アバランシェ休止期間の長さ）となる。アバランシェ待機期間の長さ／（アバランシェ待機期間の長さ＋アバランシェ休止期間の長さ）をｎとすれば、傾きはａ／ｎとなる。本実施形態は、ｎは２である。

信号ＰＯＵＴが閾値Ｎ２に到達すると、上述したように、第１の長さのアバランシェ待機期間と、第１の長さよりも長い第２の長さ（本実施形態では第１の長さの３倍）のアバランシェ増倍の休止期間とが交互に設けられる。したがって、光子入射数に対する信号ＰＯＵＴの傾きは、ａ／４となる。なお、一般化すると傾きａ×アバランシェ待機期間の長さ／（アバランシェ待機期間の長さ＋アバランシェ休止期間の長さ）となる。アバランシェ待機期間の長さ／（アバランシェ待機期間の長さ＋アバランシェ休止期間の長さ）をｎとすれば、傾きはａ／ｍとなる。本実施形態では、ｍは４である。

信号ＰＯＵＴの補正処理は、カウント値Ｎｘが閾値Ｎ１よりも大きい場合に行われる。本実施形態では、光子入射数に対する信号ＰＯＵＴの傾きが、傾きａとは異なる範囲にあるカウント値に対して、傾きａに合わせるように補正する。

光子入射数Ｐｘ（Ｐｘは、Ｐ１＜Ｐｘ＜Ｐ２を満たす）に対応する信号ＰＯＵＴのカウント値はＮｘ１として得られる。この補正前のカウント値Ｎｘ１は、以下のように補正後のカウント値Ｎｘ２として補正される。
Ｎｘ２＝ｎ・Ｎｘ１－（ｎ－１）・Ｎ１ ・・・（１）
ここで本実施形態ではｎ＝２であるので、
Ｎｘ２＝２Ｎｘ１－Ｎ１ ・・・（２）
となる。

また、光子入射数Ｐｙ（Ｐｙは、Ｐ２＜Ｐｙを満たす）に対応する信号ＰＯＵＴのカウント値はＮｙ１として得られる。この補正前のカウント値Ｎｙ１は、以下のように補正後のカウント値Ｎｙ２として補正される。
Ｎｙ２＝ｍ・Ｎｙ１－（ｍ－ｎ）・Ｎ２－（ｎ－１）・Ｎ１ ・・・（３）
ここで本実施形態では、ｍ＝４、ｎ＝２であるので、
Ｎｙ２＝４Ｎｙ１－２Ｎ２－Ｎ１ ・・・（４）
となる。

このように補正することによって、図６に示したように、光子入射数に対して傾きａの関係で対応した信号ＰＯＵＴを得ることができる。

なお、この補正処理を行う補正部は、図１に示した光電変換装置の信号処理回路２２であっても良いし、出力回路６０であっても良い。また、光電変換装置の外部に設けられた信号処理回路が、この補正処理を行う補正部であっても良い。

このように、本実施形態の光電変換装置は、高照度の光が入射した場合において、アバランシェ増倍の回数を抑制することによって、画素の消費電力を低減することができる。また、画素が出力する信号ＰＯＵＴを補正することによって、フォトダイオードＰＤに入射した光子の数に対応したカウント値を得ることができる。

なお、本実施形態では、アバランシェ休止期間の長さを２つの閾値Ｎ１、Ｎ２を用いて変更した。この例に限定されるものでは無く、閾値は１つのみであっても良いし、さらに多くても良い。さらに閾値を設ける場合には、図６に示した、光子入射数と信号ＰＯＵＴの傾きが、１／２^ｎの関係になるように、アバランシェ待機期間と、アバランシェ休止期間とを設けることが好ましい。これは、図６を参照しながら説明したカウント値の補正処理の演算を容易にすることができるためである。

なお、本実施形態では、図１に示したように、１つの半導体基板に画素１１の構成の全てが設けられた構成として説明した。この例に限定されるものでは無く、第１の半導体基板にフォトダイオードＰＤを設け、別の第２の半導体基板に、カウンタ１６を設ける。そして、第１の半導体基板と第２の半導体基板とを積層した積層センサとしても良い。なお、画素制御回路１２、セレクタ１３、ＰＤ制御回路１４、波形整形回路１５は、第１の半導体基板、第２の半導体基板のいずれかに設けるようにすればよい。

別の一例としては、フォトダイオードＰＤが第１の半導体基板に設けられ、画素制御回路１２、セレクタ１３、ＰＤ制御回路１４、波形整形回路１５が第２の半導体基板に設けられる。この場合には、第１の半導体基板のフォトダイオードＰＤと、第２の半導体基板のＰＤ制御回路１４とが基板間の接続ノードを介して接続される。また、第１の半導体基板のフォトダイオードＰＤと、第２の半導体基板の波形整形回路１５とが別の接続ノードを介して接続される。

［第２実施形態］
本実施形態の光電変換装置について、第１実施形態と異なる点を中心に説明する。

図７は、本実施形態の画素１１の構成を示した図である。本実施形態では、ＰＤ制御回路１４の構成が第１実施形態と異なる。

本実施形態のＰＤ制御回路は、ＰＭＯＳトランジスタ１４１とＰＭＯＳトランジスタ１４２をカスコード接続としている。ＰＭＯＳトランジスタ１４１のゲートに入力される電圧Ｖｑは、ＰＭＯＳトランジスタ１４１のソース、ドレイン間を導通状態とする電圧である。ＰＭＯＳトランジスタ１４２は、その寄生容量が、ＰＭＯＳトランジスタ１４１の寄生容量よりも小さくなるように構成される。典型的には、ＰＭＯＳトランジスタ１４２のサイズはＰＭＯＳトランジスタ１４１のサイズよりも小さい。トランジスタのサイズを小さくするには、例えば、ゲート長、ゲート幅の少なくとも一方を小さくするようにすればよい。

そして、本実施形態では、フォトダイオードＰＤに接続されるＰＭＯＳトランジスタの寄生容量を、第１実施形態のＰＤ制御回路１４のＰＭＯＳトランジスタよりも小さくする。

これにより、電圧Ｖｃａｔｈがアバランシェ増倍により低下した後のリチャージ動作を高速化することができる。よって、第１実施形態に比べて、アバランシェ増倍が生じてから、再びアバランシェ増倍が可能になるまでの期間を短縮することができる。よって、光子がフォトダイオードＰＤに入射してもカウント値が増加しない、光子のカウント漏れを低減することができる。

［第３実施形態］
本実施形態について、第１実施形態と異なる点を中心に説明する。

図８は、本実施形態の画素１１の構成を示した図である。

第１実施形態では、フォトダイオードＰＤのアバランシェ待機期間と休止期間の制御を、セレクタ１３がＰＤ制御回路１４のＰＭＯＳトランジスタ（リチャージ素子）、ＮＭＯＳトランジスタを制御して行っていた。本実施形態では、フォトダイオードＰＤのアノードの電位を制御することによって、フォトダイオードＰＤのアバランシェ待機期間と休止期間とを制御する。また、本実施形態では、波形整形回路１５は、インバータ回路としている。

本実施形態の動作は、第１実施形態と同じとすることができる。これにより、本実施形態の光電変換装置においても、第１実施形態の光電変換装置と同じ効果を得ることができる。

［第４実施形態］
本実施形態について、第１実施形態と異なる点を中心に説明する。

図９は、本実施形態の光電変換装置が有する画素１１の構成を示した図である。

本実施形態の光電変換装置では、画素１１のＰＤ制御回路が、セレクタ１４５、ＰＭＯＳトランジスタ１４６を有する。ＰＭＯＳトランジスタ１４６のゲートに入力される電圧Ｖｑは、ＰＭＯＳトランジスタ１４６のソース、ドレイン間を導通状態とする電圧である。

セレクタ１４５は、セレクタ１３から信号Ｐｃｔｒｌが入力される。セレクタ１４５は、信号ＰｃｔｒｌがＬｏｗレベルの場合には電圧ＶｄｄをＰＭＯＳトランジスタ１４６に出力する。セレクタ１４５は、信号ＰｃｔｒｌがＨｉｇｈレベルの場合には電圧ＶｓｓをＰＭＯＳトランジスタ１４６に出力する。したがって、第１実施形態と同じく、信号ＰｃｔｒｌがＬｏｗレベルにある期間がアバランシェ待機期間である。また、第１実施形態と同じく、信号ＰｃｔｒｌがＨｉｇｈレベルにある期間がアバランシェ増倍の休止期間である。

本実施形態の光電変換装置の動作は、第１実施形態で説明した図５と同じとすることができる。

本実施形態においても、第１実施形態の光電変換装置と同じ効果を得ることができる。

［第５実施形態］
本実施形態について、第１実施形態と異なる点を中心に説明する。

第１実施形態では、画素制御回路１２は、複数の画素１１のそれぞれが有していた。本実施形態では、複数の画素１１で、１つの画素制御回路１２を共有する。

図１０は、本実施形態の光電変換装置の画素部の構成を示した図である。１行に配された複数列の画素１１が、１つの画素制御回路１２を共有する。１行目の画素制御回路１２は、対応する行の複数列の画素１１に対し、信号Ｐ１１、Ｐ１２、Ｐ１３を出力する。

信号Ｐ１１、Ｐ１２、Ｐ１３のそれぞれは順に、第１実施形態で説明した、信号Ｐ１、Ｐ２、Ｐ３のそれぞれと同じ信号である。本実施形態の光電変換装置の動作は、第１実施形態で説明した図５の動作と同じとすることができる。

このように、本実施形態では、複数の画素１１で１つの画素制御回路１２を共有している。これにより、第１実施形態に比べて、画素制御回路１２の数を減らすことができるため、回路面積を低減することができる。

なお、本実施形態では、１行複数列に配された複数の画素１１で１つの画素制御回路１２を共有するようにしたが、この例に限定されるものでは無く。別の例として、複数行１列に配された複数の画素１１で１つの画素制御回路１２を共有するようにしても良い。また、画素アレイを複数行複数列の複数の画素１１をそれぞれが有する複数のブロックに分け、１つのブロックが含む複数の画素１１が１つの画素制御回路１２を共有するようにしても良い。

なお、本実施形態の考え方は、第２～第４実施形態にも適用することができる。つまり、第２～第４実施形態のそれぞれに記載した画素制御回路１２についても、複数の画素１１で共有するようにしても良い。

［第６実施形態］
本実施形態について、第５実施形態と異なる点を中心に説明する。

第５実施形態では、画素制御回路１２が出力する信号を、信号Ｐ１１～Ｐ１３として複数の画素制御回路１２において互いに同位相の信号を出力するようにしていた。本実施形態では、複数の画素制御回路１２において、異なる位相の信号を出力するようにする。

図１１は、本実施形態の光電変換装置の画素部の構成を示した図である。

本実施形態では、行位置を示す場合に明細書および図面において（ｎ）を信号あるいは部材の符号の末尾に付す。（ｎ）はｎ行目に対応する信号あるいは部材であることを示している。

１行目の画素制御回路１２（１）は信号Ｐ１（１）～Ｐ３（１）を、対応する行の複数列の画素１１に出力する。

２行目の画素制御回路１２（２）は信号Ｐ１（２）～Ｐ３（２）を、対応する行の複数列の画素１１に出力する。

３行目の画素制御回路１２（３）は信号Ｐ１（３）～Ｐ３（３）を、対応する行の複数列の画素１１に出力する。

図１２は、本実施形態の画素１１の動作を示した図である。図１２に示した各信号は、図１１で示した各信号に対応している。

信号Ｐ１（１）、Ｐ１（２）、Ｐ１（３）は、Ｌｏｗレベルで一定である。

信号Ｐ２（１）、Ｐ２（２）、Ｐ２（３）は、周期が同じ信号である。信号Ｐ２（１）、Ｐ２（２）は、位相が逆位相の関係となっている。信号Ｐ２（１）、Ｐ２（３）は、同位相の信号である。

信号Ｐ３（１）、Ｐ３（２）、Ｐ３（３）は周期が同じ信号である。信号Ｐ３（２）、Ｐ３（１）に対して、位相が遅れた（信号Ｐ２の半周期分）信号である。同じく、信号Ｐ３（３）は信号Ｐ３（２）に対して、位相が遅れた（信号Ｐ２の半周期分）信号である。信号Ｐ３（３）は信号Ｐ３（１）に対して信号Ｐ２の１周期分、位相が遅れた信号である。

アバランシェ増倍によるアバランシェ電流によって、電圧Ｖｄｄを供給するノードに電圧変動が生じる。アバランシェ増倍が同時に生じる画素１１が増加するにつれて、電圧Ｖｄｄの電位変動が増加する。これにより、ＰＤ制御回路１４のリチャージ動作の遅延や、他の回路素子の誤動作や動作精度の低下が生じる。

本実施形態では、ある行の画素制御回路１２（ｎ）の信号Ｐ２（ｎ）と別の行の画素制御回路１２（ｍ）の信号Ｐ２（ｍ）とで位相を異ならせている。これにより、信号Ｐ２（ｎ）によってアバランシェ増倍が制御される画素１１と、信号Ｐ２（ｍ）によってアバランシェ増倍が制御される画素１１とで、アバランシェ待機期間のタイミングを異ならせることができる。これにより、同時にアバランシェ増倍を生じさせる画素数を減らすことができ、電圧Ｖｄｄの電位変動を抑制することができる。

同じく、ある行の画素制御回路１２（ｎ）の信号Ｐ３（ｎ）と別の行の画素制御回路１２（ｍ）の信号Ｐ３（ｍ）とで位相を異ならせている。これにより、信号Ｐ３（ｎ）によってアバランシェ増倍が制御される画素１１と、信号Ｐ３（ｍ）によってアバランシェ増倍が制御される画素１１とで、アバランシェ待機期間のタイミングを異ならせることができる。

このように、本実施形態の光電変換装置では、ある画素制御回路１２と他の画素制御回路１２が出力する信号の位相を異ならせる。これにより、同時にアバランシェ増倍を生じさせる画素数を減らすことができ、電圧Ｖｄｄの電位変動を抑制することができる。

なお、本実施形態では、一例として、信号Ｐ２（１）に対して信号Ｐ２（２）が半周期分、信号が遅延している例を説明したが、信号の遅延量は任意に選択できる。

また、同様に、信号Ｐ３（１）に対する信号Ｐ３（２）の信号の遅延量もまた、本実施形態以外の遅延量を任意に選択できる。

［第７実施形態］
本発明の第７実施形態による撮像システムについて、図１３を用いて説明する。図１３は、本実施形態による撮像システムの概略構成を示すブロック図である。

上記第１乃至第６実施形態で述べた光電変換装置１００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図１３には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

図１３に例示した撮像システム２００は、撮像装置２０１、被写体の光学像を撮像装置２０１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置２０１に光を集光する光学系である。撮像装置２０１は、第１乃至第５実施形態のいずれかで説明した光電変換装置１００であって、レンズ２０２により結像された光学像を画像データに変換する。

撮像システム２００は、また、撮像装置２０１より出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、撮像装置２０１が出力するアナログ信号をデジタル信号に変換するＡＤ変換を行う。また、信号処理部２０８はその他、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部２０８の一部であるＡＤ変換部は、撮像装置２０１が設けられた半導体基板に形成されていてもよいし、撮像装置２０１とは別の半導体基板に形成されていてもよい。また、撮像装置２０１と信号処理部２０８とが同一の半導体基板に形成されていてもよい。

撮像システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。

更に撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は少なくとも撮像装置２０１と、撮像装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。

撮像装置２０１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。

このように、本実施形態によれば、第１乃至第６実施形態による光電変換装置１００を適用した撮像システムを実現することができる。

［第８実施形態］
本発明の第８実施形態による撮像システム及び移動体について、図１４を用いて説明する。図１４は、本実施形態による撮像システム及び移動体の構成を示す図である。

図１４（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第６実施形態のいずれかに記載の光電変換装置１００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１４（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。

例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

また、上記第７及び第８実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図１３及び図１４に示した構成に限定されるものではない。

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１２ 画素制御回路
１３ セレクタ（制御回路）
１４ ＰＤ制御回路
１５ 波形生成回路
１６ カウンタ

Claims (12)

1. 第１の電圧と第２の電圧が供給されるように接続されたアバランシェ増倍型のフォトダイオードと、
   前記フォトダイオードで生じるパルスをカウントし、カウント値を保持するカウンタと、
   前記フォトダイオードへの前記第１の電圧の供給を制御する制御回路とを有し、
   前記制御回路に入力される信号は前記制御回路を介して前記フォトダイオードに前記第１の電圧を供給する第１のレベルと前記フォトダイオードに前記第１の電圧を供給しない第２のレベルを有し、
   前記カウンタの前記カウント値をリセットしてから前記カウンタの前記カウント値を読み出すまでの期間は、第１の期間と、前記第１の期間の後の第２の期間を有し、
   前記第２の期間は、前記カウント値が閾値に達した後の期間であり、
   前記第１の期間において、前記第１のレベルの長さに対する前記第２のレベルの長さの割合は、第１の値であり、
   前記第２の期間において、前記第１のレベルの長さに対する前記第２のレベルの長さの割合は、第２の値であり、
   前記第２の値は、前記第１の値よりも大きく、
   前記カウンタから出力された前記カウント値が前記閾値を上回る場合、前記第２のレベルの長さに基づいて前記カウント値の補正を行う補正部をさらに有することを特徴とする光電変換装置。
2. 前記第１の期間において、前記制御回路に入力される信号は、前記第１のレベルに維持され、
   前記第２の期間において、前記制御回路に入力される信号は、前記第１のレベルと前記第２のレベルに順次複数回設定されることを特徴とする請求項１に記載の光電変換装置。
3. 前記第１の期間において、前記制御回路に入力される信号は、前記第１のレベルと前記第２のレベルに順次複数回設定され、
   前記第２の期間において、前記制御回路に入力される信号は、前記第１のレベルと前記第２のレベルに順次複数回設定されることを特徴とする請求項１に記載の光電変換装置。
4. 前記第２の期間の後の第３の期間を更に有し、
   前記第３の期間は、前記カウント値が前記閾値よりも大きい第２の閾値に達した後の期間であり、
   前記第３の期間において、前記制御回路に入力される信号は、前記第１のレベルと前記第２のレベルに順次複数回設定され、
   前記第３の期間の前記第２のレベルの長さは、前記第２の期間の前記第２のレベルの長さよりも長いことを特徴とする請求項１から３のいずれか１項に記載の光電変換装置。
5. 前記補正が、以下の（Ａ）式によって行われることを特徴とする請求項１から４のいずれか１項に記載の光電変換装置。
   Ｎｘ２＝ｎ・Ｎｘ１－（ｎ－１）・Ｎ１ ・・・（Ａ）
   Ｎｘ２：補正後の前記カウント値
   ｎ：前記カウント値が前記閾値に達した後における、前記第１のレベルの期間の長さ／（前記第１のレベルの期間の長さ＋前記第２のレベルの期間の長さ）
   Ｎｘ１：補正前の前記カウント値
   Ｎ１：前記閾値
6. 前記制御回路は、リチャージ回路を含み、
   前記第１のレベルの信号が前記制御回路に入力された場合、前記リチャージ回路によりリチャージ動作が行われ、
   前記第２のレベルの信号が前記制御回路に入力された場合、前記リチャージ回路によるリチャージ動作が休止されることを特徴とする請求項１から５のいずれか１項に記載の光電変換装置。
7. 前記第１の電圧は、前記フォトダイオードのアノードに供給される電圧であり、
   前記第２の電圧は、前記フォトダイオードのカソードに供給される電圧であり、
   前記制御回路が、前記フォトダイオードのアノード側の電位を変更するように構成されていることを特徴とする請求項１から６のいずれか１項に記載の光電変換装置。
8. 前記第１の電圧は、前記フォトダイオードのカソードに供給される電圧であり、
   前記第２の電圧は、前記フォトダイオードのアノードに供給される電圧であり、
   前記制御回路が、前記フォトダイオードのカソード側の電位を変更するように構成されていることを特徴とする請求項１から６のいずれか１項に記載の光電変換装置。
9. 前記フォトダイオードを備える複数の画素を有し、
   前記制御回路は、制御信号生成部を含み、
   前記複数の画素に対して前記制御回路の前記制御信号生成部が共通に接続されていることを特徴とする請求項１から８のいずれか１項に記載の光電変換装置。
10. 前記フォトダイオードが第１の半導体基板に配され、前記カウンタが第２の半導体基板に配され、
    前記第１の半導体基板と、前記第２の半導体基板とが積層されていることを特徴とする請求項１から９のいずれか１項に記載の光電変換装置。
11. 請求項１から１０のいずれか１項に記載の光電変換装置と、
    前記光電変換装置から出力される信号を処理する信号処理部と
    を有することを特徴とする撮像システム。
12. 移動体であって、
    請求項１から１０のいずれか１項に記載の光電変換装置と、
    前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて前記移動体を制御する制御手段と
    を有することを特徴とする移動体。
    

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