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JP7467918B2 - 半導体装置 - Google Patents
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Description

この発明は、半導体装置に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。
図１８は、従来の炭化珪素半導体装置の構造を示す上面図である。図１８に示すように、半導体チップ１６０は、主電流が流れる活性領域１４０の外周部に、活性領域１４０の周囲を囲んで耐圧を保持するエッジ終端領域１４１が設けられている。活性領域１４０には、ゲート電極と電気的に接続するゲート電極パッド１２２と、ソース電極と電気的に接続するソース電極パッド１１５とが設けられている。
炭化珪素半導体装置の信頼性をさらに向上させるために、メイン半導体素子である縦型ＭＯＳＦＥＴと同一の半導体基板に、電流センス部１３７ａ、温度センス部１３５ａおよび過電圧保護部（不図示）等の高機能領域１０３ａを配置している半導体装置が提案されている。高機能構造とする場合、高機能領域を安定して形成するために、活性領域１４０に、メイン半導体素子の単位セルと離して、かつエッジ終端領域１４１に隣接して、高機能領域１０３ａのみを配置した領域が設けられる。活性領域１４０は、メイン半導体素子のオン時に主電流が流れる領域である。エッジ終端領域１４１は、半導体基板のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
電流センス部１３７ａには、活性領域１４０と同構造の電流センス部１３７ａの活性領域および電流検出用の外部端子電極が設けられる。電流検出は、電流センス部１３７ａの電極パッドであるＯＣパッド１３７と活性領域１４０のソース電極との間に外部抵抗を接続し、外部抵抗間の電位差を検出して、電流値を求める。
温度センス部１３５ａは、ダイオードの温度特性を利用して半導体チップ１６０の温度を検出する機能を有する。温度センス部１３５ａは、半導体チップ１６０の中央に配置され、アノード電極パッド１３５およびカソード電極パッド１３６に接続されている。
図１９は、従来の炭化珪素半導体装置の図１８のＡ－Ａ’部分の構造を示す断面図である。図２０は、従来の炭化珪素半導体装置の電流センス部および温度センス部の等価回路図である。従来の炭化珪素半導体装置としてトレンチ型ＭＯＳＦＥＴ１５０を示す。トレンチ型ＭＯＳＦＥＴ１５０では、ｎ+型炭化珪素基板１０１のおもて面にｎ型炭化珪素エピタキシャル層１０２が堆積される。ｎ型炭化珪素エピタキシャル層１０２のｎ+型炭化珪素基板１０１側に対して反対側の表面側は、ｎ型高濃度領域１０６が設けられている。また、ｎ型高濃度領域１０６には、トレンチ１１８の底面全体を覆うように第２ｐ+型ベース領域１０５が選択的に設けられている。ｎ型高濃度領域１０６のｎ+型炭化珪素基板１０１側に対して反対側の表面層には、第１ｐ+型ベース領域１０４が選択的に設けられている。
また、従来のトレンチ型ＭＯＳＦＥＴ１５０には、さらにｐ型ベース層１０３、ｎ+型ソース領域１０７、ｐ++型コンタクト領域１０８、ゲート絶縁膜１０９、ゲート電極１１０、層間絶縁膜１１１、ソース電極１１３、裏面電極１１４、ソース電極パッド１１５およびドレイン電極パッド（不図示）が設けられている。
ソース電極パッド１１５は、例えば、第１ＴｉＮ膜１２５、第１Ｔｉ膜１２６、第２ＴｉＮ膜１２７、第２Ｔｉ膜１２８およびＡｌ合金膜１２９を積層してなる。また、ソース電極パッド１１５上部には、めっき膜１１６、はんだ１１７、外部端子電極１１９、第１保護膜１２１および第２保護膜１２３が設けられる。
また、温度センス部１３５ａには、ｐ++型コンタクト領域１０８の表面上にフィールド絶縁膜１８０が設けられ、フィールド絶縁膜１８０の表面上にポリシリコン（ｐｏｌｙ－Ｓｉ）層からなるｐ型ポリシリコン層１８１とｎ型ポリシリコン層１８２で構成されるダイオードが設けられる。ｐ型ポリシリコン層１８１とｎ型ポリシリコン層１８２は、それぞれアノード電極１８４およびカソード電極１８５に接続される。アノード電極１８４およびカソード電極１８５は、層間絶縁膜１１１で互いに絶縁され、アノード電極パッド１３５およびカソード電極パッド１３６に接続されている。アノード電極パッド１３５およびカソード電極パッド１３６上部には、それぞれ、めっき膜１１６、はんだ１１７、外部端子電極１１９、第１保護膜１２１および第２保護膜１２３が設けられる。
また、温度検出ダイオードを、それぞれ、一対の信号パッド間に並列に接続されていることで、半導体装置で発生する異常発熱をより確実に検出し得る構造を有する半導体装置が公知である（例えば、下記特許文献１参照）。
また、第１センス素子、第２センス素子に、エミッタ端子側で動作電流から分岐された第１検出電流、第２検出電流をそれぞれ流し、この際にこれらの両端に生じた電圧をそれぞれ出力電圧として検出することで、温度を正確にモニターし、適切に過熱保護動作を行う半導体装置が公知である（例えば、下記特許文献２参照）。
特開２０１３－０７３９６９号公報 特開２０１４－２４１６７２号公報
ここで、電流センス部１３７ａは、ソース電極パッド１１５の下に設けられたメイン半導体素子と同構造で同じ条件で動作して、メイン半導体素子に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。しかし、従来構造の縦型ＭＯＳＦＥＴ１５０は、高周波数（例えば、１００ｋＨｚ以上）、大電流で使用されるため、電流センス部１３７ａに流れる電流が大きくなり、瞬間的な温度上昇が早く、素子の温度上昇は一様でない。これは、メイン半導体素子と同構造の電流センス部１３７ａでも同様であり、電流センス部１３７ａの温度が上昇し、電流センス部１３７ａが正常に動作できない場合がある。この場合、電流センス部１３７ａは過電流を検出することができず、半導体装置の信頼度が低下するという課題がある。
この発明は、上述した従来技術による問題点を解消するため、大電流、高周波数かつ高温度で適用しても、信頼性が高い半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１ＭＯＳ構造部と、第２ＭＯＳ構造部と、第１温度センス部と、第２温度センス部と、を備える。第１ＭＯＳ構造部は、第１導電型の半導体基板と、前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１の第１半導体領域と、前記第２半導体層に接触する第１のゲート絶縁膜と、前記第１のゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第１のゲート電極と、前記第２半導体層および前記第１の第１半導体領域の表面に設けられた第１の第１電極と、前記半導体基板の裏面に設けられた第２電極と、を有する。
前記第２ＭＯＳ構造部は、前記半導体基板と、前記第１半導体層と、前記第２半導体層と、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第２の第１半導体領域と、前記第２半導体層に接触する第２のゲート絶縁膜と、前記第２のゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第２のゲート電極と、前記第２半導体層および前記第２の第１半導体領域の表面に設けられた第２の第１電極と、前記半導体基板の裏面に設けられた前記第２電極と、を有する。
前記第１温度センス部は、前記半導体基板と、前記第１半導体層と、前記第２半導体層と、第１導電型の第１の第１ポリシリコン層および第２導電型の第１の第２ポリシリコン層と、前記第１の第１ポリシリコン層と電気的に接続する第１のカソード電極と、前記第１の第２ポリシリコン層と電気的に接続する第１のアノード電極と、を有する。前記第２温度センス部は、前記半導体基板と、前記第１半導体層と、前記第２半導体層と、第１導電型の第２の第１ポリシリコン層および第２導電型の第２の第２ポリシリコン層と、前記第２の第１ポリシリコン層と電気的に接続する第２のカソード電極と、前記第２の第２ポリシリコン層と電気的に接続する第２のアノード電極と、を有する。前記第１温度センス部は、前記第１ＭＯＳ構造部のオン時に主電流が流れる領域に設けられ、前記第２温度センス部は、前記第２ＭＯＳ構造部のオン時に主電流が流れる領域に設けられている。前記第２ＭＯＳ構造部は、前記第１ＭＯＳ構造部に流れる過電流を検出する。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１ＭＯＳ構造部と、第２ＭＯＳ構造部と、第１温度センス部と、第２温度センス部と、を備える。第１ＭＯＳ構造部は、第１導電型の半導体基板と、前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１の第１半導体領域と、前記第２半導体層に接触する第１のゲート絶縁膜と、前記第１のゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第１のゲート電極と、前記第２半導体層および前記第１の第１半導体領域の表面に設けられた第１の第１電極と、前記半導体基板の裏面に設けられた第２電極と、を有する。前記第２ＭＯＳ構造部は、前記半導体基板と、前記第１半導体層と、前記第２半導体層と、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第２の第１半導体領域と、前記第２半導体層に接触する第２のゲート絶縁膜と、前記第２のゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第２のゲート電極と、前記第２半導体層および前記第２の第１半導体領域の表面に設けられた第２の第１電極と、前記半導体基板の裏面に設けられた前記第２電極と、を有する。前記第１温度センス部は、前記半導体基板と、前記第１半導体層と、前記第２半導体層と、第１導電型の第１の第１ポリシリコン層および第２導電型の第１の第２ポリシリコン層と、前記第１の第１ポリシリコン層と電気的に接続する第１のカソード電極と、前記第１の第２ポリシリコン層と電気的に接続する第１のアノード電極と、前記第１のカソード電極と電気的に接続する第１のカソード電極パッドと、前記第１のアノード電極と電気的に接続する第１のアノード電極パッドと、を有する。前記第２温度センス部は、前記半導体基板と、前記第１半導体層と、前記第２半導体層と、第１導電型の第２の第１ポリシリコン層および第２導電型の第２の第２ポリシリコン層と、前記第２の第１ポリシリコン層と電気的に接続する第２のカソード電極と、前記第２の第２ポリシリコン層と電気的に接続する第２のアノード電極と、前記第２のカソード電極と電気的に接続する、前記第１のカソード電極パッドと異なる領域に設けられた第２のカソード電極パッドと、前記第２のアノード電極と電気的に接続する、前記第１のアノード電極パッドと異なる領域に設けられた第２のアノード電極パッドと、を有する。前記第１温度センス部は、前記第１ＭＯＳ構造部のオン時に主電流が流れる領域に設けられ、前記第２温度センス部は、前記第２ＭＯＳ構造部のオン時に主電流が流れる領域に設けられている。前記第１の第１電極と前記第１のカソード電極は、電気的に接続されている。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の第１ポリシリコン層、前記第１の第２ポリシリコン層、前記第２の第１ポリシリコン層および前記第２の第２ポリシリコン層は、前記第２半導体層上に設けられることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の第１ポリシリコン層、前記第１の第２ポリシリコン層、前記第２の第１ポリシリコン層および前記第２の第２ポリシリコン層は、前記第１半導体層内に設けられることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１温度センス部は、前記第１のカソード電極と電気的に接続する第１のカソード電極パッドと、前記第１のアノード電極と電気的に接続する第１のアノード電極パッドと、を有し、前記第２温度センス部は、前記第２のカソード電極と電気的に接続する、前記第１のカソード電極パッドと異なる領域に設けられた第２のカソード電極パッドと、前記第２のアノード電極と電気的に接続する、前記第１のアノード電極パッドと異なる領域に設けられた第２のアノード電極パッドと、を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１温度センス部は、前記第１のカソード電極と電気的に接続する第１のカソード電極パッドと、前記第１のアノード電極と電気的に接続する第１のアノード電極パッドと、を有し、前記第２温度センス部の前記第２のカソード電極は、前記第１のカソード電極パッドと電気的に接続され、前記第２温度センス部の前記第２のアノード電極は、前記第１のアノード電極パッドと電気的に接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１電極と前記第１のカソード電極は、電気的に接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１電極と前記第１のカソード電極は、前記第２のカソード電極と電気的に接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１ＭＯＳ構造部は、前記第１の第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達する第１のトレンチをさらに有し、前記第１のゲート電極は、前記第１のトレンチの内部に前記第１のゲート絶縁膜を介して設けられ、前記第２ＭＯＳ構造部は、前記第２の第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達する第２のトレンチをさらに有し、前記第２のゲート電極は、前記第２のトレンチの内部に前記第２のゲート絶縁膜を介して設けられることを特徴とする。
上述した発明によれば、電流センス部（第２ＭＯＳ構造部）に第２温度センス部が設けられている。これにより、電流センス部の異常発熱を検知することが可能になる。このため、炭化珪素半導体装置を大電流、高周波数かつ高温度で使用しても、電流センス部が正常に動作できない温度になり、過電流を検出できなくなることを防止し、信頼性を向上させることができる。
本発明にかかる半導体装置によれば、大電流、高周波数かつ高温度で適用しても、信頼性が高い半導体装置を提供できるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す他の上面図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＡ－Ａ’断面図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＢ－Ｂ’断面図である。 実施の形態１にかかる炭化珪素半導体装置の電流センス部および温度センス部の等価回路図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態２にかかる炭化珪素半導体装置の電流センス部および温度センス部の等価回路図である。 実施の形態３にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態３にかかる炭化珪素半導体装置の電流センス部および温度センス部の等価回路図である。 実施の形態４にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態４にかかる炭化珪素半導体装置の電流センス部および温度センス部の等価回路図である。 従来の炭化珪素半導体装置の構造を示す上面図である。 従来の炭化珪素半導体装置の図１８のＡ－Ａ’部分の構造を示す断面図である。 従来の炭化珪素半導体装置の電流センス部および温度センス部の等価回路図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。
（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。
図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。図２は、実施の形態１にかかる炭化珪素半導体装置の構造を示す他の上面図である。図３は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＡ－Ａ’断面図である。図４は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＢ－Ｂ’断面図である。図５は、実施の形態１にかかる炭化珪素半導体装置の電流センス部および温度センス部の等価回路図である。図１および図２に示すように、半導体チップ６０は、主電流が流れる活性領域４０の外周部に、活性領域４０の周囲を囲んで耐圧を保持するエッジ終端領域４１が設けられている。
図１および図２に示す実施の形態１にかかる半導体チップ６０は、半導体基板（半導体チップ）の活性領域４０に、メイン半導体素子４２が設けられている。メイン半導体素子４２は、オン状態で、半導体基板の深さ方向にドリフト電流が流れる縦型ＭＯＳＦＥＴ５０である。メイン半導体素子４２は、ソース電極パッド１５により互いに並列接続された複数の単位セル（素子の機能単位）で構成される。
メイン半導体素子４２の単位セルは、半導体チップ６０のおもて面に平行な方向に互いに隣接して配置されている。メイン半導体素子４２は、実施の形態１にかかる縦型ＭＯＳＦＥＴ５０の主動作を行う。メイン半導体素子４２は、活性領域４０の有効領域（メイン有効領域）に配置されている。メイン有効領域４２ａは、メイン半導体素子４２のオン時にメイン半導体素子４２の主電流が流れる領域である。メイン有効領域４２ａは、例えば略矩形状の平面形状を有し、活性領域４０の大半の表面積を占めている。
メイン半導体素子４２を保護・制御するための回路部は、例えば、電流センス部３７ａ、第１、第２温度センス部３５ａ、３５ｂ、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部であり、第１温度センス部３５ａ以外の高機能部は活性領域４０のメイン無効領域４２ｂ（高機能領域３ａ）に配置される。第１温度センス部３５ａはメイン有効領域４２ａに配置される。メイン無効領域４２ｂは、メイン半導体素子４２の単位セルが配置されていない領域であり、メイン半導体素子４２として機能しない。メイン無効領域４２ｂは、例えば略矩形状の平面形状を有し、メイン有効領域４２ａとエッジ終端領域４１との間に配置される。
エッジ終端領域４１は、活性領域４０と半導体チップ６０の端部との間の領域であり、活性領域４０の周囲を囲み、半導体チップ６０のおもて面側の電界を緩和して耐圧を保持する。エッジ終端領域４１には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
メイン半導体素子４２のソース電極パッド１５は、メイン有効領域４２ａにおいて半導体チップ６０のおもて面上に配置される。メイン半導体素子４２は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子４２のソース電極パッド１５は、メイン有効領域４２ａと略同じ平面形状を有し、メイン有効領域４２ａのほぼ全面を覆う。メイン半導体素子４２のソース電極パッド１５は、当該ソース電極パッド１５以外の電極パッドと離れて配置されている。
ソース電極パッド１５以外の電極パッドは、エッジ終端領域４１から離れて、メイン無効領域４２ｂにおいて半導体チップ６０のおもて面上に互いに離れて配置される。ソース電極パッド１５以外の電極パッドとは、メイン半導体素子４２のゲート電極パッド２２、電流センス部３７ａの電極パッド（以下、ＯＣパッドとする）３７、第１、第２温度センス部３５ａ、３５ｂの電極パッド（以下、第１、第２アノード電極パッド３５、３５’および第１、第２カソード電極パッド３６、３６’とする）、過電圧保護部の電極パッド（以下、ＯＶパッドとする：不図示）、および演算回路部の電極パッド（不図示）等である。
ソース電極パッド１５以外の電極パッドは、例えば略矩形状の平面形状であり、後述する外部端子電極１９やワイヤーの接合に必要な表面積を有する。図１および図２には、ソース電極パッド１５以外の電極パッドがメイン無効領域４２ｂとエッジ終端領域４１との境界に沿って一列に配置された場合を示す。また、図１および図２には、ゲート電極パッド２２、第１アノード電極パッド３５、第１カソード電極パッド３６、第２アノード電極パッド３５’、第２カソード電極パッド３６’を、それぞれＧ、Ａ、Ｋ、Ａ２およびＫ２と付した矩形状に図示する。
電流センス部３７ａは、メイン半導体素子４２の縦型ＭＯＳＦＥＴ５０と同じ条件で動作して、メイン半導体素子４２の縦型ＭＯＳＦＥＴ５０に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部３７ａは、メイン半導体素子４２の縦型ＭＯＳＦＥＴ５０と離れて配置されている。電流センス部３７ａは、メイン半導体素子４２と同一構成の単位セルを、メイン半導体素子４２の単位セルの個数（例えば１万個程度）よりも少ない個数（例えば１０個程度）で備えた縦型ＭＯＳＦＥＴであり、メイン半導体素子４２よりも表面積が小さい。
電流センス部３７ａの単位セルは、ＯＣパッド３７の直下の一部の領域（以下、センス有効領域とする）に配置されている。センス有効領域は、例えば矩形状の平面形状を有する。電流センス部３７ａの単位セルは、半導体チップ６０のおもて面に平行な方向に互いに隣接して配置される。電流センス部３７ａの単位セルが互いに隣接する方向は、例えば、メイン半導体素子４２の単位セルが互いに隣接する方向と同じである。電流センス部３７ａの単位セルは、ＯＣパッド３７により互いに並列接続されている。
第１温度センス部３５ａは、ダイオードの温度特性を利用してメイン半導体素子４２の温度を検出する機能を有する。このため、第１温度センス部３５ａは、メイン半導体素子４２のオン時に主電流が流れる活性領域４０に設けられている。また、第２温度センス部３５ｂは、同様にして電流センス部３７ａの温度を検出する機能を有する。このため、第２温度センス部３５ｂは、電流センス部３７ａのオン時に主電流が流れる活性領域４０のメイン無効領域４２ｂ内に設けられている。
例えば、第１、第２温度センス部３５ａ、３５ｂには、後述するｐ型ポリシリコン層８１、８１’とｎ型ポリシリコン層８２、８２’とからなるダイオードが設けられている（図３および図４参照）。このダイオードの順方向電圧Ｖｆは、温度により変化して、温度が高いほど順方向電圧Ｖｆは低くなる。このため、事前に温度と順方向電圧Ｖｆとの関係を取得しておき、ＭＯＳＦＥＴ５０が動作中にダイオードの順方向電圧Ｖｆを測定することにより、ＭＯＳＦＥＴ５０の温度を測定することができる。
半導体装置では、高周波数になるとオン時間が短くなり、電流の立ち上がりが急峻になり、かつ電流密度も高くなるため、全体的な使用温度範囲が高くなる。このため、定格電流に対して、一定の上限電流設定値を設定して、電流センス部３７ａを機能させて使用する機能素子では、高周波数で電流密度が高くなり、使用される温度が高いほど電流センス部３７ａを使用する頻度が必然的に高くなる。電流センス部３７ａが正常に動作できない温度になると、電流センス部３７ａが過電流を検出できなくなる場合があるため、メイン有効領域４２ａの温度を監視するのと同様に、電流センス部３７ａの温度を監視することが必要となる。
このため、実施の形態１では、電流センス部３７ａに第２温度センス部３５ｂが設けられている。第２温度センス部３５ｂは、電流センス部３７ａの異常発熱を検知することが可能な構造である。第２温度センス部３５ｂのダイオードは、電流センス部３７ａが機能している電流センス部３７ａの活性領域に配置される。これにより、実施の形態１の炭化珪素半導体装置では、電流センス部３７ａの異常発熱を検知することが可能になる。このため、炭化珪素半導体装置を大電流、高周波数かつ高温度で使用しても、電流センス部３７ａが正常に動作できない温度になり、過電流を検出できなくなることを防止し、信頼性を向上させることができる。
また、第２温度センス部３５ｂのアノード電極とカソード電極の外部信号取り出し用のパッドとして、第２アノード電極パッド３５’および第２カソード電極パッド３６’がメイン無効領域４２ｂに配置される。このように、メイン有効領域４２ａの第１温度センス部３５ａのダイオードと電流センス部３７ａの第２温度センス部３５ｂのダイオードに外部電源回路より電流を供給するための電極パッドを別々に設けている。これにより、電流センス部３７ａの異常発熱温度をメイン有効領域４２ａの異常発熱温度とは別に監視することができる。このため、電流センス部３７ａでもメイン有効領域４２ａと同様に機能素子としての特性変動値を効率よく監視できるようになる。さらに、外部電源回路より電流を供給するための電極パッドは別々に設けているため、監視温度設定に関してそれぞれの仕様適用範囲で自由に設定が可能である。例えば、第２温度センス部３５ｂを第１温度センス部３５ａよりも低い設定温度とする場合、電流センス部に起因した周辺部分または外部信号による異常の信号を早めに検知することができるメリットがある。逆に、第２温度センス部３５ｂを第１温度センス部３５ａよりも高い温度に設定する場合、主素子、主素子周辺の部品、主素子への外部回路に起因した影響を早めに監視することができるメリットがあり特に今まで管理していなかった電流センスへの異常監視へのリスクマネージメントが高くなる。
また、図２の形態では、メイン無効領域４２ｂに、電極パッドとエッジ終端領域４１の中間に引き抜き領域３８を設けている。この引き抜き領域３８により、エッジ終端領域４１から活性領域４０へ流れ込む変位電流を引き抜き、活性領域４０における変位電流の集中を抑制することができ、エッジ終端領域４１における破壊耐性を向上させることができる。
過電圧保護部（不図示）は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子４２を保護するダイオードである。電流センス部３７ａ、第１温度センス部３５ａ、第２温度センス部３５ｂおよび過電圧保護部は、演算回路部により制御される。電流センス部３７ａ、第１温度センス部３５ａ、第２温度センス部３５ｂおよび過電圧保護部の出力信号に基づいてメイン半導体素子４２が制御される。演算回路部は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路など複数の半導体素子で構成される。
図３は、実施の形態１にかかる炭化珪素半導体装置の図１のＡ－Ａ’部分の構造を示す断面図である。図４は、実施の形態１にかかる炭化珪素半導体装置の図１のＢ－Ｂ’部分の構造を示す断面図である。図３には、図１のメイン有効領域４２ａのＭＯＳ構造（金属－酸化膜－半導体の３層構造）が形成された領域（以下、ＭＯＳ構造部）から、第２温度センス部３５ｂを通過する切断線Ａ－Ａ’における断面構造を示す。また、図４には、ＭＯＳ構造部から第１電流センス部３５ａを経由してＭＯＳ構造部に至る切断線Ｂ－Ｂ’における断面構造を示す。
図３に示すように、実施の形態にかかる炭化珪素半導体装置のＭＯＳＦＥＴ５０は、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。
図３および図４に示すように、ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１４が設けられている。裏面電極１４は、ドレイン電極を構成する。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。
図３および図４に示すように、メイン半導体素子（第１ＭＯＳ構造部）４２では、ｎ型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面は、ｎ型高濃度領域６が設けられていてもよい。ｎ型高濃度領域６は、ｎ+型炭化珪素基板１よりも低くｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。
ｎ型高濃度領域６（ｎ型高濃度領域６が設けられていない場合はｎ型炭化珪素エピタキシャル層２、以下（２）と省略する）の、ｎ+型炭化珪素基板１側に対して反対側の表面側には、ｐ型ベース層（第２導電型の第２半導体層）３が設けられている。以下、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２とｐ型ベース層３とを併せて炭化珪素半導体基体とする。
炭化珪素半導体基体の第１主面側（ｐ型ベース層３側）には、ストライプ状のトレンチ構造が形成されている。具体的には、トレンチ（第１のトレンチ）１８は、ｐ型ベース層３のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層３を貫通してｎ型高濃度領域６（２）に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜（第１のゲート絶縁膜）９が形成されており、トレンチ１８内のゲート絶縁膜９の内側にストライプ状のゲート電極（第１のゲート電極）１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域６およびｐ型ベース層３と絶縁されている。ゲート電極１０の一部は、トレンチ１８の上方から後述するソース電極パッド１５側に突出している。
ｎ型高濃度領域６（２）のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ+型ベース領域４が選択的に設けられていてもよい。トレンチ１８の下に第２ｐ+型ベース領域５が設けられていてもよく、第２ｐ+型ベース領域５の幅はトレンチ１８の幅よりも広い。第１ｐ+型ベース領域４と第２ｐ+型ベース領域５は、例えばアルミニウムがドーピングされている。
第１ｐ+型ベース領域４の一部をトレンチ１８側に延在させることで、第２ｐ+型ベース領域５は第１ｐ+型ベース領域４に接続した構造となっている。第１ｐ+型ベース領域４の一部は、第１ｐ+型ベース領域４と第２ｐ+型ベース領域５とが並ぶ方向（以下、第１方向とする）ｙと直交する方向（以下、第２方向とする）ｘに、ｎ型高濃度領域６（２）と交互に繰り返し配置された平面レイアウトを有していてもよい。例えば、第１ｐ+型ベース領域４の一部を第１方向ｙの両側のトレンチ１８側に延在した接続領域を設け、第２ｐ+型ベース領域５の一部と接続する構造を第２方向ｘに周期的に配置してもよい。その理由は、第２ｐ+型ベース領域５とｎ型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１３に退避させることでゲート絶縁膜９への負担を軽減し信頼性を上げるためである。例えば、第１ｐ+型ベース領域４、接続領域４ｄ、第２ｐ+型ベース領域５は全体として、平面視で格子状となっていてもよい。
ｐ型ベース層３の内部には、基体第１主面側にｎ+型ソース領域（第１導電型の第１の第１半導体領域）７が選択的に設けられている。また、ｐ++型コンタクト領域８が設けられてもよい。ｎ+型ソース領域７はトレンチ１８に接している。また、ｎ+型ソース領域７およびｐ++型コンタクト領域８は互いに接する。
また、ｎ型高濃度領域６（２）はｎ型炭化珪素エピタキシャル層２の基体第１主面側の表面層の第１ｐ+型ベース領域４と第２ｐ+型ベース領域５に挟まれた領域と、ｐ型ベース層３と第２ｐ+型ベース領域５に挟まれた領域に設けられている。
層間絶縁膜（第１の層間絶縁膜）１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極（第１の第１電極）１３は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ型ベース層３に接する。ｐ++型コンタクト領域８が設けられている場合は、ｎ+型ソース領域７およびｐ++型コンタクト領域８に接する。ソース電極１３は、例えば、ＮｉＳｉ膜からなる。層間絶縁膜１１に開口されるコンタクトホールは、ゲート電極１０の形状に対応してストライプ状となっている。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１３上には、ソース電極パッド１５が設けられている。ソース電極パッド１５は、例えば、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８およびＡｌ合金膜２９を積層してなる。ソース電極１３と層間絶縁膜１１との間に、例えばソース電極１３からゲート電極１０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。
ソース電極パッド１５の上部には、めっき膜１６が選択的に設けられ、めっき膜１６の表面側にはんだ１７が選択的に設けられる。はんだ１７には、ソース電極１３の電位を外部に取り出す配線材である外部端子電極１９が設けられる。外部端子電極１９は、針状のピン形状を有し、ソース電極パッド１５に直立した状態で接合される。
ソース電極パッド１５の表面のめっき膜１６以外の部分は、第１保護膜２１で覆われている。具体的には、ソース電極パッド１５を覆うように第１保護膜２１が設けられており、第１保護膜２１の開口部にめっき膜１６およびはんだ１７を介して外部端子電極１９が接合されている。めっき膜１６と第１保護膜２１との境界は、第２保護膜２３で覆われている。第１保護膜２１、第２保護膜２３は、例えばポリイミド膜である。
次に、図４に示すように、第１温度センス部３５ａは、ｎ+型炭化珪素基板１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層２が堆積されｎ型炭化珪素エピタキシャル層２の基体第１主面側にｐ型ベース層３が設けられている。ｐ型ベース層３の内部には、基体第１主面側にｐ++型コンタクト領域８および基体第２主面側に第１ｐ+型ベース領域４が設けられていてもよい。
また、ｐ++型コンタクト領域８（３）上にフィールド絶縁膜８０が設けられ、ｐ型ポリシリコン層（第２導電型の第１の第２ポリシリコン層）８１およびｎ型ポリシリコン層（第１導電型の第１の第１ポリシリコン層）８２が、フィールド絶縁膜８０上に設けられている。ｐ型ポリシリコン層８１とｎ型ポリシリコン層８２とは、ｐｎ接合で形成されたポリシリコンダイオードである。ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２に代えて、ｐ型拡散領域とｎ型拡散領域とのｐｎ接合で形成された拡散ダイオードを第１温度センス部３５ａとしてもよい。この場合、例えば第２ｐ+型ベース領域５の内部に選択的に形成されたｎ型分離領域（不図示）の内部に、拡散ダイオードを構成するｐ型拡散領域およびｎ型拡散領域をそれぞれ選択的に形成すればよい。
ｐ型ポリシリコン層８１上にアノード電極（第１のアノード電極）８４が設けられ、アノード電極パッド（第１のアノード電極パッド）３５が、アノード電極８４を介してｐ型ポリシリコン層８１に電気的に接続されている。ｎ型ポリシリコン層８２上にカソード電極（第１のカソード電極）８５が設けられ、カソード電極パッド（第１のカソード電極パッド）３６は、カソード電極８５を介してｎ型ポリシリコン層８２に電気的に接続されている。アノード電極パッド３５およびカソード電極パッド３６には、メイン半導体素子４２のソース電極パッド１５と同様に、それぞれめっき膜１６およびはんだ１７を介して外部端子電極１９が接合され、第１保護膜２１および第２保護膜２３で保護されている。
また、ポリシリコンのダイオードは、ｎ型炭化珪素エピタキシャル層２または第１ｐ+型ベース領域４内に設けられていてもよい。例えば、ｐ型ベース層３のｎ+型炭化珪素基板１側に対して反対側の表面からｐ型ベース層３を貫通して第１ｐ+型ベース領域４（第１ｐ+型ベース領域４が設けられていない場合は、ｎ型炭化珪素エピタキシャル層２）に達する温度センス用トレンチ（不図示）を設け、温度センス用トレンチの内部に、絶縁膜を介して設けられていてもよい。絶縁膜は、メイン半導体素子４２のトレンチ１８の内部のゲート絶縁膜９より膜厚が厚くてもよいし、同程度の厚さでもよい。温度センス用トレンチは、メイン半導体素子４２のトレンチ１８と同じ形状でもよいし、異なった形状でもよい。例えば、温度センス用トレンチは、メイン半導体素子４２のトレンチ１８よりもトレンチ幅を広くしたり、深さを深くしたりしてもよい。
この場合、第１温度センス部３５ａのダイオードは、温度センス用トレンチの内部を埋めた絶縁膜内に設けられており、従来より発熱源に近い位置にあるため、素子内部の温度を正確に計測でき、温度測定の精度が向上する。
次に、図３に示すように、第２温度センス部３５ｂは、第１温度センス部３５ａと同様の構造を有している。ｎ+型炭化珪素基板１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層２が堆積されｎ型炭化珪素エピタキシャル層２の基体第１主面側にｐ型ベース層３が設けられている。ｐ型ベース層３の内部には、基体第１主面側にｐ++型コンタクト領域８’が、ｎ型炭化珪素エピタキシャル層２の内部には、基体第２主面側に第１ｐ+型ベース領域４’が設けられていてもよい。
また、ｐ++型コンタクト領域８’（３）上にフィールド絶縁膜８０’が設けられ、ｐ型ポリシリコン層（第２導電型の第２の第２ポリシリコン層）８１’およびｎ型ポリシリコン層（第１導電型の第２の第１ポリシリコン層）８２’が、フィールド絶縁膜８０’上に設けられている。
ｐ型ポリシリコン層８１’上にアノード電極（第２のアノード電極）８４’が設けられ、アノード電極パッド（第２のアノード電極パッド）３５’が、アノード電極８４’を介してｐ型ポリシリコン層８１’に電気的に接続されている。ｎ型ポリシリコン層８２’上にカソード電極（第２のカソード電極）８５’が設けられ、カソード電極パッド（第２のカソード電極パッド）３６’は、カソード電極８５’を介してｎ型ポリシリコン層８２’に電気的に接続されている。アノード電極パッド３５’およびカソード電極パッド３６’には、メイン半導体素子４２のソース電極パッド１５と同様に、それぞれめっき膜１６’およびはんだ１７’を介して外部端子電極１９’が接合され、第１保護膜２１’および第２保護膜２３’で保護されている。
第２温度センス部３５ｂのポリシリコンのダイオードは、第１温度センス部３５ａと同様に、ｎ型炭化珪素エピタキシャル層２または第１ｐ+型ベース領域４’内に設けられていてもよい。
次に、図３に示すように、電流センス部（第２ＭＯＳ構造部）３７ａは、メイン半導体素子４２と同様の構造を有している。電流センス部３７ａは、ｐ型ベース層３、ｎ+型ソース領域（第１導電型の第２の第１半導体領域）７”、ｐ++型コンタクト領域８”、トレンチ（第２のトレンチ）１８”、ゲート絶縁膜（第２のゲート絶縁膜）９”、ゲート電極（第２のゲート電極）１０”および層間絶縁膜（第２の層間絶縁膜）１１”を備える。電流センス部３７ａのＭＯＳゲートの各部は、メイン無効領域４２ｂに設けられている。
電流センス部３７ａにおいても、メイン半導体素子４２と同様に、ｐ++型コンタクト領域８”は設けられていなくてもよい。電流センス部３７ａは、メイン半導体素子４２と同様に、ｎ型高濃度領域６”を有していてもよい。また、電流センス部３７ａは、メイン半導体素子４２と同様に、第１ｐ+型ベース領域４”および第２ｐ+型ベース領域５”を有してもよい。電流センス部３７ａは、メイン半導体素子４２と同様の構造のソース電極（第２の第１電極）１３”を有し、ソース電極１３上には、ソース電極パッド１５が設けられている。ソース電極パッド１５上に、メイン半導体素子４２のソース電極パッド１５の上部と同様の構造を有している。
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図６～図１１は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型炭化珪素エピタキシャル層２ａはｎ型炭化珪素エピタキシャル層２となる。ここまでの状態が図６に示されている。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域４ａを形成する。下部第１ｐ+型ベース領域４ａと同時に、トレンチ１８の底部となる第２ｐ+型ベース領域５を形成してもよい。隣り合う下部第１ｐ+型ベース領域４ａと第２ｐ+型ベース領域５との距離が１．５μｍ程度となるよう形成する。下部第１ｐ+型ベース領域４ａおよび第２ｐ+型ベース領域５の不純物濃度を例えば５×１０18／ｃｍ3程度に設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを設ける。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。ここまでの状態が図７に示されている。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂを合わせてｎ型炭化珪素エピタキシャル層２となる。
次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域４ｂを、下部第１ｐ+型ベース領域４ａに重なるように形成する。下部第１ｐ+型ベース領域４ａと上部第１ｐ+型ベース領域４ｂは連続した領域を形成し、第１ｐ+型ベース領域４となる。上部第１ｐ+型ベース領域４ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２ｎ型炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを設ける。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図８に示されている。
次にｎ型炭化珪素エピタキシャル層２の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型ベース層３を１．３μｍ程度の厚さで形成する。ｐ型ベース層３の不純物濃度は４×１０17／ｃｍ3程度に設定する。
次に、ｐ型ベース層３の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース層３の表面の一部にｎ+型ソース領域７を形成する。ｎ+型ソース領域７の不純物濃度は、ｐ型ベース層３の不純物濃度より高くなるように設定する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース層３の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ++型コンタクト領域８を形成してもよい。ｐ++型コンタクト領域８の不純物濃度は、ｐ型ベース層３の不純物濃度より高くなるように設定する。ここまでの状態が図９に示されている。
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域４、第２ｐ+型ベース領域５、ｎ+型ソース領域７、ｐ++型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型ベース層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース層３を貫通し、ｎ型高濃度領域６（２）に達するトレンチ１８を形成する。トレンチ１８の底部はｎ型高濃度領域６（２）に形成された第２ｐ+型ベース領域５に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図１０に示されている。
次に、ｎ+型ソース領域７の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図１１に示されている。
次に、コンタクトホール内および層間絶縁膜１１上にソース電極１３となる導電性の膜を設ける。この導電性の膜を選択的に除去してコンタクトホール内にのみソース電極１３を残し、ｎ+型ソース領域７およびｐ++型コンタクト領域８とソース電極１３とを接触させる。次に、コンタクトホール以外のソース電極１３を選択的に除去する。例えば、コンタクトホール内にニッケル膜を形成した後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ+型ソース領域７およびｐ++型コンタクト領域８とオーミック接合するニッケルシリサイド膜を形成する。その後、未反応のニッケル膜を除去することでソース電極１３を形成する。
このとき、ｎ+型炭化珪素半導体基板１の第２主面上にも、ニッケル等の裏面電極１４を設けておくことで、１０００℃程度の不活性ガス雰囲気で熱処理の際に、ｎ+型炭化珪素半導体基板１とオーミック接合する裏面電極１４を同時に形成する。
次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のソース電極１３上および層間絶縁膜１１の上部に、ソース電極パッド１５となる電極パッドを堆積する。例えば、スパッタ法により、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８を積層し、さらにＡｌ合金膜２９を、厚さが例えば、５μｍ程度になるように形成する。Ａｌ合金膜２９は、例えば、Ａｌ－Ｓｉ膜またはＡｌ－Ｓｉ－Ｃｕ膜である。Ａｌ合金膜２９はＡｌ膜であってもよい。この導電性の膜をフォトリソグラフィによりパターニングし、素子全体の活性領域４０に残すことによってソース電極パッド１５を形成する。電極パッドの層間絶縁膜１１上の部分の厚さは、例えば５μｍであってもよい。電極パッドは、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成してもよい。次に、ソース電極パッド１５を選択的に除去する。
次に、ソース電極パッド１５を覆うようにポリイミド膜を形成する。次に、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、ソース電極パッド１５をそれぞれ覆う第１保護膜２１を形成するとともに、これら第１保護膜２１を開口する。
次に、ソース電極パッド１５の上部に、めっき膜１６を選択的に形成し、めっき膜１６と第１保護膜２１との各境界を覆う第２保護膜２３を形成する。次に、めっき膜１６にはんだ１７を介して外部端子電極１９を形成する。
メイン半導体素子４２以外の素子（例えば電流センス部３７ａや、過電圧保護部となる例えば拡散ダイオード、演算回路部を構成するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ））は、上述したメイン半導体素子４２の各部の形成においてメイン半導体素子４２の対応する各部と同時に、半導体基板チップ６０のメイン無効領域４２ｂに形成すればよい。また、メイン半導体素子４２とは別の工程として形成してもよい。
また、第１、第２温度センス部３５ａ、３５ｂは、以下のように形成される。メイン半導体素子４２を形成する際の電極パッドの形成前に、フィールド絶縁膜８０、８０’上に、一般的な方法によりｐ型ポリシリコン層８１、８１’、ｎ型ポリシリコン層８２、８２’、アノード電極８４、８４’およびカソード電極８５、８５’を形成する。
また、第１、第２温度センス部３５ａ、３５ｂのｐ型ポリシリコン層８１、８１’およびｎ型ポリシリコン層８２、８２’は、例えば、メイン半導体素子４２および電流センス部３７ａのゲート電極１０と同時に形成してもよい。フィールド絶縁膜８０、８０’は、メイン半導体素子４２および電流センス部３７ａの層間絶縁膜１１の一部であってもよい。この場合、第１温度センス部３５ａのｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、メイン半導体素子４２および電流センス部３７ａの層間絶縁膜１０の形成後に形成される。
次に、アノード電極８４、８４’およびカソード電極８５、８５’にそれぞれ接するアノード電極パッド３５、３５’およびカソード電極パッド３６、３６’を形成する。アノード電極パッド３５、３５’およびカソード電極パッド３６、３６’は、ソース電極パッド１５とともに形成して、ソース電極パッド１５と同じ積層構造としてもよい。
次に、アノード電極パッド３５、３５’およびカソード電極パッド３６、３６’を覆うようにポリイミド膜を形成する。次に、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、アノード電極パッド３５、３５’およびカソード電極パッド３６、３６’をそれぞれ覆う第１保護膜２１、２１’を形成するとともに、これら第１保護膜２１、２１’を開口する。
次に、アノード電極パッド３５、３５’およびカソード電極パッド３６、３６’の上部に、めっき膜１６、１６’を選択的に形成し、めっき膜１６、１６’と第１保護膜２１、２１’との各境界を覆う第２保護膜２３、２３’を形成する。次に、めっき膜１６、１６’にはんだ１７、１７’を介して外部端子電極１９、１９’を形成する。以上のようにして、第１、第２温度センス部３５ａ、３５ｂが形成される。
また、ポリシリコンのダイオードを、温度センス用トレンチ（不図示）に形成する場合、ｐ型ポリシリコン層８１、８１’およびｎ型ポリシリコン層８２、８２’は、以下のように形成される。メイン半導体素子４２のトレンチ１８の形成時に、温度センス用トレンチを同時に形成する。次に、メイン半導体素子４２のゲート絶縁膜９の形成時に、第１、第２温度センス部３５ａ、３５ｂの絶縁膜を形成する。この際、絶縁膜は、ゲート絶縁膜９より膜厚を厚く形成してもよいし、同程度の厚さで形成してもよい。次に、形成した絶縁膜上部にノンドープのポリシリコンを形成する。形成したポリシリコンの一部にアノード部分、カソード部分を形成することで、ｐ型ポリシリコン層８１、８１’およびｎ型ポリシリコン層８２、８２’を形成する。
以上、説明したように、実施の形態１にかかる炭化珪素半導体装置によれば、電流センス部に第２温度センス部が設けられている。これにより、電流センス部の異常発熱を検知することが可能になる。このため、炭化珪素半導体装置を大電流、高周波数かつ高温度で使用しても、電流センス部が正常に動作できない温度になり、過電流を検出できなくなることを防止し、信頼性を向上させることができる。
また、メイン有効領域の第１温度センス部のダイオードと電流センス部の第２温度センス部のダイオードに外部電源回路より電流を供給するための電極パッドは別々に設けて、電流センス部の異常発熱温度をメイン有効領域とは別に監視する。これにより、電流センス部もメイン有効領域と同様に機能素子としての特性変動値を効率よく監視できるようになる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置について説明する。図１２は、実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。図１３は、実施の形態２にかかる炭化珪素半導体装置の電流センス部および温度センス部の等価回路図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、メイン有効領域４２ａの第１温度センス部３５ａと電流センス部３７ａの第２温度センス部３５ｂは、外部電源回路より電流を供給するための電極パッドを共通としている点である。
すなわち、実施の形態２においては、第２温度センス部３５ｂは、第２アノード電極パッド３５’および第２カソード電極パッド３６’が設けられておらず、第２温度センス部３５ｂのアノード電極８４は、第１アノード電極パッド３５に接続され、第２温度センス部３５ｂのカソード電極８５は、第１カソード電極パッド３６に接続されている。
このように、実施の形態２では外部電源回路より電流を供給するための電極パッドが共通であるため、第２アノード電極パッド３５’および第２カソード電極パッド３６’の分、メイン無効領域４２ｂの面積を減らすことができる。また、第１、第２温度センス部３５ａ、３５ｂの監視温度はメイン有効領域４２ａと電流センス部３７ａとで共通になる。
ここで、実施の形態２にかかる炭化珪素半導体装置の図１２のＡ－Ａ’部分およびＢ－Ｂ’部分の構造は、実施の形態１と同様であるため、記載を省略する（図３および図４参照）。実施の形態２にかかる炭化珪素半導体装置の製造方法は、実施の形態１にかかる炭化珪素半導体装置の製造方法と同様であるため、記載を省略する。
以上、説明したように、実施の形態２にかかる炭化珪素半導体装置によれば、実施の形態１と同様に電流センス部の異常発熱を検知することが可能になる。また、実施の形態２では、外部電源回路より電流を供給するための第１、第２温度センス部の電極パッドが共通であるため、第２アノード電極パッドおよび第２カソード電極パッドの分、メイン無効領域の面積を減らすことができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置について説明する。図１４は、実施の形態３にかかる炭化珪素半導体装置の構造を示す上面図である。図１５は、実施の形態３にかかる炭化珪素半導体装置の電流センス部および温度センス部の等価回路図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、メイン有効領域４２ａの第１温度センス部３５ａの第１カソード電極パッド３６が、ソース電極パッド１５と接続されている点である。
これにより、第１温度センス部３５ａのカソード電極８５とソース電極１３とが同電位になる。電流は低電位に流れるため長い経路があると、ノイズを拾った場合、電流値が振動してしまい、第１温度センス部３５ａのダイオードの順方向電圧Ｖｆを正確に測定できなくなってしまう。このため、第１温度センス部３５ａのカソード電極８５の途中でソース電極１３と接続することで、長い経路を無くして、第１温度センス部３５ａをノイズに強い構造とすることができる。
ここで、実施の形態３にかかる炭化珪素半導体装置の図１４のＡ－Ａ’部分およびＢ－Ｂ’部分の構造は、実施の形態１と同様であるため、記載を省略する（図３および図４参照）。実施の形態３にかかる炭化珪素半導体装置の製造方法は、実施の形態１にかかる炭化珪素半導体装置の製造方法と同様であるため、記載を省略する。
以上、説明したように、実施の形態３にかかる炭化珪素半導体装置によれば、実施の形態１と同様に電流センス部の異常発熱を検知することが可能になる。また、実施の形態３では、第１温度センス部のカソード電極とソース電極とが同電位になり、第１温度センス部をノイズに強い構造とすることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置について説明する。図１６は、実施の形態４にかかる炭化珪素半導体装置の構造を示す上面図である。図１７は、実施の形態４にかかる炭化珪素半導体装置の電流センス部および温度センス部の等価回路図である。実施の形態４にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、第２温度センス部３５ｂの第２カソード電極パッド３６’が、第１温度センス部３５ａの第１カソード電極パッド３６と接続されている点である。
これにより、第１温度センス部３５ａのカソード電極８５と、第２温度センス部３５ｂの第２カソード電極パッド３６’と、ソース電極１３とが同電位になる。このため、実施の形態３と同様の効果に加え、第２温度センス部３５ｂのカソード電極８５’の途中でソース電極１３と接続することで、長い経路を無くして、第２温度センス部３５ｂをノイズに強い構造とすることができる。また、実施の形態４は、第２カソード電極パッド３６’と第１アノード電極パッド３６とを共通とすることも可能である。
ここで、実施の形態４にかかる炭化珪素半導体装置の図１６のＡ－Ａ’部分およびＢ－Ｂ’部分の構造は、実施の形態１と同様であるため、記載を省略する（図３および図４参照）。実施の形態４にかかる炭化珪素半導体装置の製造方法は、実施の形態１にかかる炭化珪素半導体装置の製造方法と同様であるため、記載を省略する。
以上、説明したように、実施の形態４にかかる炭化珪素半導体装置によれば、実施の形態１と同様に電流センス部の異常発熱を検知することが可能になる。また、実施の形態４では、第１温度センス部のカソード電極と、第２温度センス部の第２カソード電極パッドと、ソース電極とが同電位になり、第１温度センス部および第２温度センス部を振動に強い構造とすることができる。
以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。
また、本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、活性領域内においてメイン無効領域の配置は種々変更可能であり、メイン無効領域は、活性領域の中央付近に配置されて、その周囲をメイン有効領域に囲まれていてもよい。また、例えば、トレンチゲート構造に代えて、プレーナゲート構造を設けてもよい。また、炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体や、Ｓｉ半導体を半導体材料とした場合においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１、１０１ ｎ+型炭化珪素基板
２、１０２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３、１０３ ｐ型ベース層
３ａ、１０３ａ 高機能領域
４、４’、４”、１０４ 第１ｐ+型ベース領域
４ａ 下部第１ｐ+型ベース領域
４ｂ 上部第１ｐ+型ベース領域
５、５”、１０５ 第２ｐ+型ベース領域
６、６”、１０６ ｎ型高濃度領域
６ａ 下部ｎ型高濃度領域
６ｂ 上部ｎ型高濃度領域
７、７”、１０７ ｎ+型ソース領域
８、８’、８”、１０８ ｐ++型コンタクト領域
９、９’、９”、１０９ ゲート絶縁膜
１０、１０”、１１０ ゲート電極
１１、１１”、１１１ 層間絶縁膜
１３、１３” １１３ ソース電極
１４、１１４ 裏面電極
１５、１１５ ソース電極パッド
１６、１６’、１１６ めっき膜
１７、１７’、１１７ はんだ
１８、１８”、１１８ トレンチ
１９、１９’、１１９ 外部端子電極
２１、２１’、１２１ 第１保護膜
２３、２３’、１２３ 第２保護膜
２５、１２５ 第１ＴｉＮ膜
２６、１２６ 第１Ｔｉ膜
２７、１２７ 第２ＴｉＮ膜
２８、１２８ 第２Ｔｉ膜
２９、１２９ Ａｌ合金膜
３５ 第１アノード電極パッド
３５’ 第２アノード電極パッド
３５ａ 第１温度センス部
３５ｂ 第２温度センス部
３６ 第１カソード電極パッド
３６’ 第２カソード電極パッド
３７、１３７ ＯＣパッド
３７ａ、１３７ａ 電流センス部
３８ 引き抜き領域
４０、１４０ 活性領域
４１、１４１ エッジ終端領域
４２ メイン半導体素子
４２ａ メイン有効領域
４２ｂ メイン無効領域
５０、１５０ ＭＯＳＦＥＴ
６０、１６０ 半導体チップ
８０、８０’、１８０ フィールド絶縁膜
８１、８１’、１８１ ｐ型ポリシリコン層
８２、８２’、１８２ ｎ型ポリシリコン層
８４、８４’、１８４ アノード電極
８５、８５’、１８５ カソード電極
１３５ アノード電極パッド
１３５ａ 温度センス部
１３６ カソード電極パッド

Claims (9)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１の第１半導体領域と、
    前記第２半導体層に接触する第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第１のゲート電極と、
    前記第２半導体層および前記第１の第１半導体領域の表面に設けられた第１の第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を有する第１ＭＯＳ構造部と、
    第２ＭＯＳ構造部と、
    第１温度センス部と、
    第２温度センス部と、
    を備え、
    前記第２ＭＯＳ構造部は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第２半導体層と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第２の第１半導体領域と、
    前記第２半導体層に接触する第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第２のゲート電極と、
    前記第２半導体層および前記第２の第１半導体領域の表面に設けられた第２の第１電極と、
    前記半導体基板の裏面に設けられた前記第２電極と、
    を有し、
    前記第１温度センス部は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第２半導体層と、
    第１導電型の第１の第１ポリシリコン層および第２導電型の第１の第２ポリシリコン層と、
    前記第１の第１ポリシリコン層と電気的に接続する第１のカソード電極と、
    前記第１の第２ポリシリコン層と電気的に接続する第１のアノード電極と、
    を有し、
    前記第２温度センス部は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第２半導体層と、
    第１導電型の第２の第１ポリシリコン層および第２導電型の第２の第２ポリシリコン層と、
    前記第２の第１ポリシリコン層と電気的に接続する第２のカソード電極と、
    前記第２の第２ポリシリコン層と電気的に接続する第２のアノード電極と、
    を有し、
    前記第１温度センス部は、前記第１ＭＯＳ構造部のオン時に主電流が流れる領域に設けられ、
    前記第２温度センス部は、前記第２ＭＯＳ構造部のオン時に主電流が流れる領域に設けられ、
    前記第２ＭＯＳ構造部は、前記第１ＭＯＳ構造部に流れる過電流を検出することを特徴とする半導体装置。
  2. 前記第１の第１ポリシリコン層、前記第１の第２ポリシリコン層、前記第２の第１ポリシリコン層および前記第２の第２ポリシリコン層は、前記第２半導体層上に設けられることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の第１ポリシリコン層、前記第１の第２ポリシリコン層、前記第２の第１ポリシリコン層および前記第２の第２ポリシリコン層は、前記第１半導体層内に設けられることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１温度センス部は、
    前記第１のカソード電極と電気的に接続する第１のカソード電極パッドと、
    前記第１のアノード電極と電気的に接続する第１のアノード電極パッドと、
    を有し、
    前記第２温度センス部は、
    前記第２のカソード電極と電気的に接続する、前記第１のカソード電極パッドと異なる領域に設けられた第２のカソード電極パッドと、
    前記第２のアノード電極と電気的に接続する、前記第１のアノード電極パッドと異なる領域に設けられた第２のアノード電極パッドと、
    を有することを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
  5. 前記第１温度センス部は、
    前記第１のカソード電極と電気的に接続する第１のカソード電極パッドと、
    前記第１のアノード電極と電気的に接続する第１のアノード電極パッドと、
    を有し、
    前記第２温度センス部の前記第２のカソード電極は、前記第１のカソード電極パッドと電気的に接続され、
    前記第２温度センス部の前記第２のアノード電極は、前記第１のアノード電極パッドと電気的に接続されていることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
  6. 前記第１の第１電極と前記第１のカソード電極は、電気的に接続されていることを特徴とする請求項４に記載の半導体装置。
  7. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１の第１半導体領域と、
    前記第２半導体層に接触する第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第１のゲート電極と、
    前記第２半導体層および前記第１の第１半導体領域の表面に設けられた第１の第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を有する第１ＭＯＳ構造部と、
    第２ＭＯＳ構造部と、
    第１温度センス部と、
    第２温度センス部と、
    を備え、
    前記第２ＭＯＳ構造部は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第２半導体層と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第２の第１半導体領域と、
    前記第２半導体層に接触する第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第２のゲート電極と、
    前記第２半導体層および前記第２の第１半導体領域の表面に設けられた第２の第１電極と、
    前記半導体基板の裏面に設けられた前記第２電極と、
    を有し、
    前記第１温度センス部は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第２半導体層と、
    第１導電型の第１の第１ポリシリコン層および第２導電型の第１の第２ポリシリコン層と、
    前記第１の第１ポリシリコン層と電気的に接続する第１のカソード電極と、
    前記第１の第２ポリシリコン層と電気的に接続する第１のアノード電極と、
    前記第１のカソード電極と電気的に接続する第１のカソード電極パッドと、
    前記第１のアノード電極と電気的に接続する第１のアノード電極パッドと、
    を有し、
    前記第２温度センス部は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第２半導体層と、
    第１導電型の第２の第１ポリシリコン層および第２導電型の第２の第２ポリシリコン層と、
    前記第２の第１ポリシリコン層と電気的に接続する第２のカソード電極と、
    前記第２の第２ポリシリコン層と電気的に接続する第２のアノード電極と、
    前記第２のカソード電極と電気的に接続する、前記第１のカソード電極パッドと異なる領域に設けられた第２のカソード電極パッドと、
    前記第２のアノード電極と電気的に接続する、前記第１のアノード電極パッドと異なる領域に設けられた第２のアノード電極パッドと、
    を有し、
    前記第１温度センス部は、前記第１ＭＯＳ構造部のオン時に主電流が流れる領域に設けられ、
    前記第２温度センス部は、前記第２ＭＯＳ構造部のオン時に主電流が流れる領域に設けられ、
    前記第１の第１電極と前記第１のカソード電極は、電気的に接続されていることを特徴とする半導体装置。
  8. 前記第１の第１電極と前記第１のカソード電極は、前記第２のカソード電極と電気的に接続されていることを特徴とする請求項６または７に記載の半導体装置。
  9. 前記第１ＭＯＳ構造部は、
    前記第１の第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達する第１のトレンチをさらに有し、
    前記第１のゲート電極は、前記第１のトレンチの内部に前記第１のゲート絶縁膜を介して設けられ、
    前記第２ＭＯＳ構造部は、
    前記第２の第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達する第２のトレンチをさらに有し、
    前記第２のゲート電極は、前記第２のトレンチの内部に前記第２のゲート絶縁膜を介して設けられることを特徴とする請求項１～８のいずれか一つに記載の半導体装置。
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