Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7472366B2 - 半導体装置、及び電子機器 - Google Patents
[go: Go Back, main page]

JP7472366B2 - 半導体装置、及び電子機器 - Google Patents

半導体装置、及び電子機器 Download PDF

Info

Publication number
JP7472366B2
JP7472366B2 JP2023074475A JP2023074475A JP7472366B2 JP 7472366 B2 JP7472366 B2 JP 7472366B2 JP 2023074475 A JP2023074475 A JP 2023074475A JP 2023074475 A JP2023074475 A JP 2023074475A JP 7472366 B2 JP7472366 B2 JP 7472366B2
Authority
JP
Japan
Prior art keywords
guard ring
semiconductor device
unit
semiconductor substrate
present technology
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2023074475A
Other languages
English (en)
Other versions
JP2023100787A (ja
Inventor
生枝 三橋
寿章 岩渕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to JP2023074475A priority Critical patent/JP7472366B2/ja
Publication of JP2023100787A publication Critical patent/JP2023100787A/ja
Application granted granted Critical
Publication of JP7472366B2 publication Critical patent/JP7472366B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/018—Manufacture or treatment of image sensors covered by group H10F39/12 of hybrid image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H10F39/8023—Disposition of the elements in pixels, e.g. smaller elements in the centre of the imager compared to larger elements at the periphery
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/809—Constructional details of image sensors of hybrid image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/811—Interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/121—Arrangements for protection of devices protecting against mechanical damage
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/936—Multiple bond pads having different shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/944—Dispositions of multiple bond pads
    • H10W72/9445—Top-view layouts, e.g. mirror arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/961—Functions of bonds pads
    • H10W72/963—Providing mechanical bonding or support, e.g. dummy bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/961—Functions of bonds pads
    • H10W72/967—Multiple bond pads having different functions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W80/00—Direct bonding of chips, wafers or substrates
    • H10W80/301—Bonding techniques, e.g. hybrid bonding
    • H10W80/312—Bonding techniques, e.g. hybrid bonding characterised by the direct bonding of electrically conductive pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W80/00—Direct bonding of chips, wafers or substrates
    • H10W80/301—Bonding techniques, e.g. hybrid bonding
    • H10W80/327—Bonding techniques, e.g. hybrid bonding characterised by the direct bonding of insulating parts, e.g. of silicon oxide layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W80/00—Direct bonding of chips, wafers or substrates
    • H10W80/701—Direct bonding of chips, wafers or substrates characterised by the pads after the direct bonding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/791—Package configurations characterised by the relative positions of pads or connectors relative to package parts of direct-bonded pads
    • H10W90/792—Package configurations characterised by the relative positions of pads or connectors relative to package parts of direct-bonded pads between multiple chips

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本技術は、半導体装置、及び電子機器に関し、特に、２つの半導体基板を接合する技術に関する。
半導体基板同士を接合する方法の１つとして、半導体基板の表面に設けられた銅（Ｃｕ）電極同士を直接電気的に接続する、Ｃｕ（銅）Ｃｕ（銅）接合が知られている。このＣｕ（銅）Ｃｕ（銅）接合は、例えば、複数の半導体基板を貫通するＳｉ貫通電極（ＴＳＶ：Through silicon Via）を用いて電気的に接続する方法と比べ、半導体装置の省スペース化に有効な接合方法として期待されている。
Ｃｕ（銅）Ｃｕ（銅）接合は、特許文献１に記載されているように、ＣＭＰ（化学機械研磨）時の平坦性を確保すると共に、接続パッドとは別に、Ｃｕ（銅）ダミーを配置してＣｕ（銅）Ｃｕ（銅）同士の接合（以下、単に、ＣｕＣｕ接合ともいう。）によって金属接合を行う面積を増やすことにより、接合強度を向上させている（特許文献１参照）。
また、接続強度を向上させる方法として、半導体基板の接合面に、線状の金属の層で形成されたガードリングを形成し、接合強度を向上させる技術も提案されている（特許文献２参照）。
特開２０１２－２５６７３６号公報 国際公開第２０１６／１８５８８３号公報
ガードリングをＣｕＣｕ接合面に形成する場合に、ガードリングを連続的に設計すると、チップ周辺を囲むためディッシングが発生し、接合面に凹凸ができやすくなり、ボイドが発生しやすくなる。ここで、ボイドが発生すると、ＣｕＣｕ接合面の接合強度が弱くなるため、内部クラックやチッピングを止めることが難しくなる。また、電源用パッドの開口後や個片化後にチップの端部からＣｕＣｕ接合面に水分が侵入すると、配線の腐食を招き、信頼性に影響を与えることも想定される。
そこで、本技術は、このような状況に鑑みてなされたものであり、ＣｕＣｕ接合における接合面において、半導体装置の品質の信頼性を向上させることができる、半導体装置、及び電子装置を提供することを主目的とする。
本発明者らは、上述の目的を解決するために鋭意研究を行った結果、ＣｕＣｕ接合における接合面において、半導体装置の品質の信頼性を向上させることに成功し、本技術を完成するに至った。
すなわち、本技術では、まず、第１の半導体基板と、
第２の半導体基板と、
第１のガードリングと、第２のガードリングと、第３のガードリングとを有する少なくとも１つのガードリングユニットと、を備え、
前記第１の半導体基板と前記第２の半導体基板とが、前記第１の半導体基板の第１の接合面と前記第２の半導体基板の第２の接合面とによって接合され、
前記第１のガードリングが、前記第１の半導体基板に形成され、
前記第２のガードリングが、前記第２の半導体基板に形成され、
前記第３のガードリングが、前記第１の接合面と前記第２の接合面とに形成される、半導体装置を提供する。
本技術に係る半導体装置において、前記ガードリングユニットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインの内側に設けられ、前記第３のガードリングが、連続的に形成されていてもよい。
本技術に係る半導体装置において、少なくとも２つの前記ガードリングユニットが、半導体装置の周囲の少なくとも一部に形成される、少なくとも１つの電源パッドの開口部を囲うように設けられていてもよい。また、本技術に係る半導体装置において、少なくとも３つの前記ガードリングユニットが、半導体装置の周囲の少なくとも一部を囲むように形成されていてもよい。
本技術に係る半導体装置において、前記ガードリングユニットが、メタルで形成されていてもよい。また、本技術に係る半導体装置において、前記ガードリングユニットが、配線層を覆っていてもよい。また、本技術に係る半導体装置において、前記第１のガードリングが、溝部を有し、前記溝部が、溝状に形成され、前記溝部の内側にバリアメタル材料が施されていてもよい。
本技術に係る半導体装置において、少なくとも１つのＣｕダミーを更に備え、前記Ｃｕダミーが、前記ガードリングユニットの外周に形成され、前記第１の接合面と前記第２の接合面とに形成されていてもよい。
本技術に係る半導体装置において、スリットを更に備え、前記スリットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインとその内側に形成される前記ガードリングユニットとの間に設けられ、ダイシングする方向に沿って前記第１の接合面と前記第２の接合面とを貫通してもよい。
本技術に係る半導体装置において、スリットと、少なくとも１つのＣｕダミーと、を更に備え、前記Ｃｕダミーが、前記ガードリングユニットの外周に沿って形成され、前記第１の接合面と前記第２の接合面とに形成されるとともに、前記スリットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインとその内側に形成される前記ガードリングユニットとの間に設けられ、ダイシングする方向に沿って前記第１の接合面と前記第２の接合面とを貫通していてもよい。
本技術に係る半導体装置において、前記ガードリングユニットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインの内側に沿って設けられ、前記第３のガードリングが、非連続的に形成されていてもよい。
本技術に係る半導体装置において、前記ガードリングユニットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインの内側に設けられ、前記第１のガードリングが、非連続的に形成されてもよい。
本技術に係る半導体装置において、左右に互い隣り合う少なくとも２つの前記ガードリングユニットを備え、前記少なくとも２つの前記ガードリングユニットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインの方向に沿ってその内側に並列し、前記隣り合うガードリングユニットの前記第３のガードリングが、前記スクライブラインに沿って非連続的に形成され、左右の隣り合う前記第３のガードリング同士が、非対称であってもよい。
また、本技術に係る半導体装置において、前記ガードリングユニットと前記スクライブラインとの間に、第４のガードリングと第５のガードリングと、を更に備え、前記第４のガードリングが、前記第１の接合面と前記第２の接合面とに形成され、前記第５のガードリングが、前記第２の半導体基板に形成され、前記第１のガードリングと、前記第４のガードリングと、前記第５のガードリングとが、この順で階段状に形成され、前記第５のガードリングが、前記第１のガードリングよりも前記スクライブラインの近い位置に形成されていてもよい。
また、本技術に係る半導体装置において、前記第１の半導体基板と前記第２の半導体基板に、前記スクライブラインの内側に形成された第１の領域と、前記スクライブラインの内側に形成されるとともに前記第１の領域の外側に形成された第２の領域とが、設けられ、前記第１の領域又は前記第２の領域の少なくともいずれか一方に、前記隣り合うガードリングユニットが形成されていてもよい。
また、本技術では、半導体装置が搭載されて、
当該半導体装置が、
第１の半導体基板と、
第２の半導体基板と、
第１のガードリングと、第２のガードリングと、第３のガードリングとを有する少なくとも１つのガードリングユニットと、を備え、
前記第１の半導体基板と前記第２の半導体基板とが、前記第１の半導体基板の第１の接合面と前記第２の半導体基板の第２の接合面とによって接合され、
前記第１のガードリングが、前記第１の半導体基板に形成され、
前記第２のガードリングが、前記第２の半導体基板に形成され、
前記第３のガードリングが、前記第１の接合面と前記第２の接合面とに形成される、電子機器を提供する。
本技術によれば、ＣｕＣｕ接合における接合面において、半導体装置の品質の信頼性を向上させることができる。なお、本技術の効果は、必ずしも上記の効果に限定されるものではなく、本技術に記載されたいずれかの効果であってもよい。
本技術を適用した第１の実施形態の半導体装置の一例である半導体装置の断面図である。 本技術を適用した第１の実施形態の半導体装置の一例である半導体装置を切削する前の半導体装置の上面図である。 本技術を適用した第１の実施形態の半導体装置の一例である半導体装置のガードリングを示す平面図である。 本技術を適用した第２の実施形態の半導体装置の製造方法の例を示す説明図である（その１）。 本技術を適用した第２の実施形態の半導体装置の製造方法の例を示す説明図である（その２）。 本技術を適用した第２の実施形態の半導体装置の製造方法の例を示す説明図である（その３）。 本技術を適用した第２の実施形態の半導体装置の製造方法の例を示す説明図である（その４）。 本技術を適用した第２の実施形態の半導体装置の製造方法の例を示す説明図である（その５）。 本技術を適用した第２の実施形態の半導体装置の製造方法の例を示す説明図である（その６）。 本技術を適用した第２の実施形態の半導体装置の製造方法の例を示す説明図である（その７）。 本技術を適用した第２の実施形態の半導体装置の製造方法の例を示す説明図である（その８）。 本技術を適用した第２の実施形態の半導体装置の製造方法の例を示す説明図である（その９）。 本技術を適用した第２の実施形態の半導体装置の製造方法の例を示す説明図である（その１０）。 第２の実施形態の半導体装置の製造方法で製造された半導体装置において、第３のガードリングが電源パッドと導通しない場合を説明する説明図である（その１）。 第２の実施形態の半導体装置の製造方法で製造された半導体装置において、第３のガードリングが電源パッドと導通しない場合を説明する説明図である（その２）。 本技術に係る第３の実施形態の半導体装置の一例である半導体装置を示す説明図である（その１）。 本技術に係る第３の実施形態の半導体装置の一例である半導体装置を示す説明図である（その２）。 本技術に係る第３の実施形態の半導体装置の一例である半導体装置を示す説明図である（その３）。 本技術に係る第３の実施形態の半導体装置の一例である半導体装置を示す説明図である（その４）。 本技術に係る第４の実施形態の半導体装置の一例である半導体装置を示す説明図である（その１）。 本技術に係る第４の実施形態の半導体装置の一例である半導体装置を示す説明図である（その２）。 本技術に係る第５の実施形態の半導体装置の一例である半導体装置を示す説明図である（その１）。 本技術に係る第５の実施形態の半導体装置の一例である半導体装置を示す説明図である（その２）。 本技術に係る第６の実施形態の半導体装置の一例である半導体装置を示す説明図である（その１）。 本技術に係る第６の実施形態の半導体装置の一例である半導体装置を示す説明図である（その２）。 本技術を適用した第７の実施形態の半導体装置の製造方法の例を示す説明図である（その１）。 本技術を適用した第７の実施形態の半導体装置の製造方法の例を示す説明図である（その２）。 本技術を適用した第７の実施形態の半導体装置の製造方法の例を示す説明図である（その３）。 本技術を適用した第７の実施形態の半導体装置の製造方法の例を示す説明図である（その４）。 本技術を適用した第７の実施形態の半導体装置の製造方法の例を示す説明図である（その５）。 本技術を適用した第７の実施形態の半導体装置の製造方法の例を示す説明図である（その６）。 本技術を適用した第７の実施形態の半導体装置の製造方法の例を示す説明図である（その７）。 本技術を適用した第７の実施形態の半導体装置の製造方法の例を示す説明図である（その８）。 本技術を適用した第７の実施形態の半導体装置の製造方法の例を示す説明図である（その９）。 本技術を適用した第７の実施形態の半導体装置の製造方法の例を示す説明図である（その１０）。 本技術を適用した第７の実施形態の半導体装置の製造方法の例を示す説明図である（その１１）。 本技術を適用した第７の実施形態の半導体装置の製造方法の例を示す説明図である（その１２）。 本技術を適用した第７の実施形態の半導体装置の製造方法の例を示す説明図である（その１３）。 第７の実施形態の半導体装置の製造方法で製造された半導体装置において、第３のガードリングが、電源パッドと導通しない場合を説明する説明図である（その１）。 第７の実施形態の半導体装置の製造方法で製造された半導体装置において、第３のガードリングが、電源パッドと導通しない場合を説明する説明図である（その２）。 本技術に係る第８の実施形態の半導体装置の一例である半導体装置を示す説明図である（その１）。 本技術に係る第８の実施形態の半導体装置の一例である半導体装置を示す説明図である（その２）。 本技術に係る第８の実施形態の半導体装置の一例である半導体装置を示す説明図である（その３）。 本技術に係る第８の実施形態の半導体装置の一例である半導体装置を示す説明図である（その４）。 本技術に係る第８の実施形態の半導体装置の一例である半導体装置を示す説明図である（その５）。 本技術に係る第８の実施形態の半導体装置の一例である半導体装置を示す説明図である（その６）。 本技術に係る第９の実施形態の半導体装置の一例である半導体装置を示す説明図である。 本技術に係る第９の実施形態の半導体装置の一例である半導体装置の第３のガードリングの配置の例を示す説明図である。 本技術に係る第９の実施形態の半導体装置の一例である半導体装置を示す説明図である。 ダイシングブレードにより半導体装置を切断する様子を示す説明図である。 本技術の第９の実施形態の半導体装置において、第３のガードリングのＣｕダミーが内部クラックを止めた場合の様子を示す説明図である。 第９の実施形態の半導体装置において、シールリング領域とクラックストッパー領域との両方に第３のガードリングが形成された半導体装置を示した説明図である。 第９の実施形態の半導体装置において、内部クラックが、第３のガードリングに対して斜めに入る例と、第３のガードリングの形態を変更した例を示す説明図である。 本技術に係る第１０の実施形態の半導体装置の一例を示した半導体装置である（その１）。 本技術に係る第１０の実施形態の半導体装置の一例を示した半導体装置である（その２）。 本技術を適用した第１～第１０の実施形態の固体撮像装置の使用例を示す図である。 本技術を適用した電子装置の一例の機能ブロック図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 ダイシングブレードによって半導体装置をダイシングする際に内部クラックが生じる状態を示す説明図である。 ダイシングブレードを用いて半導体装置を切削したことにより、チッピングを生じた状態を示す説明図である。 本技術に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの構成を示すブロック図である。 本開示に係る技術を適用し得る固体撮像装置の構成例を示す断面図である。
以下、本技術を実施するための好適な形態について図面を参照しながら説明する。なお、以下に説明する実施形態は、本技術の代表的な実施形態の一例を示したものであり、これにより本技術の範囲が狭く解釈されることはない。
なお、説明は以下の順序で行う。
１．本技術の概要
２．第１の実施形態（半導体装置の例１）
３．第２の実施形態（半導体装置の製造方法の例１）
４．第３の実施形態（半導体装置の例２）
５．第４の実施形態（半導体装置の例３）
６．第５の実施形態（半導体装置の例４）
７．第６の実施形態（半導体装置の例５）
８．第７の実施形態（半導体装置の製造方法の例２）
９．第８の実施形態（半導体装置の例６）
１０．第９の実施形態（半導体装置の例７）
１１．第１０の実施形態（半導体装置の例８）
１２．電子装置に関する第１１の実施形態
１３．本技術を適用した半導体装置の使用例
１４．内視鏡手術システムへの応用例
１５．移動体への応用例
＜１．本技術の概要＞
本技術は、２つの半導体基板が積層された半導体装置において、半導体装置のダイシングや半導体装置の検査に関する。本技術によれば、半導体装置の品質の向上を図ることができる。
例えば、２つの半導体基板が貼り合わされた半導体装置をダイシングするときに、半導体装置に内部クラックやチッピングが発生することがある。また、電源用パッドを開口する際や個片化後に、チップの端部から水分がチップ内部に浸入することが想定される。この場合、チップの内部に水分が浸入すると、接続パッドに水分が到達して、配線の腐食を招くことがある。
このような、ダイシング時における内部クラック及びチッピングの発生や、開口後にチップの端部から水分が浸入することにより、半導体装置の信頼性を低下させる恐れがある。
図６２に、ダイシングブレードによって半導体装置をダイシングする際に内部クラックが生じる状態を示す。図６２Ａに半導体装置７００の断面図を示し、図６２Ｂに、半導体装置の接合界面ＩＦの平面図を示す。なお、特に断りがない限り、「上」とは、図６２中の上方向を意味し、「右」とは、図６２中の右方向を意味するものとする。
図６２Ａに示すように、半導体装置７００は、第１の半導体基板８００と第２の半導体基板９００とを備えている。第１の半導体基板８００は、チップ領域ＣＡの外側（即ち、ダイシングブレードＤＢ側）に、シーリング領域ＳＲとクラックストッパー領域ＣＳとを有している。第１の半導体基板８００は、クラックストッパー領域ＣＳに、第１のガードリング１１ａと第１のガードリング１１ｂとを備え、シールリング領域ＳＲに、第１のガードリング１１ｃと第１のガードリング１１ｄとを備えている。
第２の半導体基板９００は、チップ領域ＣＡの外側（即ち、ダイシングブレードＤＢ側）に、シーリング領域ＳＲとクラックストッパー領域ＣＳとを有している。第２の半導体基板９００は、クラックストッパー領域ＣＳに、第２のガードリング２１ａと第２のガードリング２１ｂとを備え、シールリング領域ＳＲに、第２のガードリング２１ｃと第２のガードリング２１ｄとを備えている。
第１のＣｕ（銅）ダミー（以下、Ｃｕダミーと称する。）ＤＰ１１は、チップ領域ＣＡの内側であって、第１の半導体基板８００の第１の接合面ＦＳと第２の半導体基板９００の第２の接合面ＳＳとに形成されている。第１のＣｕダミーＤＰ１１は、第１の半導体基板８００と第２の半導体基板９００との接合強度を高めるために設けられている。
そして、半導体装置７００は、ダイシングエリアＤＡにおいてダイシングブレードＤＢにより切削され、２分される。
内部クラックＩＣＤ１と内部クラックＩＣＤ２は、ダイシングされたとき、第１の半導体基板８００及び第２の半導体基板９００にひび割れや裂け目が生じることを示している。なお、内部クラックＩＣＤ１は、第１の半導体基板８００の第１の接合面ＦＳと第２の半導体基板９００の第２の接合面ＳＳとに形成されるひび割れを示している。
また、図６２Ｂに示すように、内部クラックＩＣＤ１が、第１の半導体基板８００の第１の接合面ＦＳと第２の半導体基板９００の第２の接合面ＳＳとの接合界面ＩＦに発生したとき、チップ領域ＣＡにある第１のＣｕダミーＤＰ１１（ＣｕダミーＤＰ１１ａ、ＣｕダミーＤＰ１１ｂ、ＣｕダミーＤＰ１１ｃ）に到達することがある。この場合、内部クラックＩＣＤ１は、第１の半導体基板８００と第２の半導体基板９００の内部にまで到達するため、Ｃｕ（銅）Ｃｕ（銅）接合（以下、ＣｕＣｕ接合という。）の配線に断線が生じたり、ＣｕＣｕ接合面から水分が浸入することにより、チップ内領域ＣＡにおいて配線が腐食することが生じ得る。
また、内部クラックＩＣＤ１によって、第１の半導体基板８００と第２の半導体基板９００は、半導体装置の表面にチッピングが生じることもある。図６３に、半導体装置７００にチッピングが生じた個片化後の状態を表示する。図６３は、ダイシングブレードＤＢを用いて半導体装置７００を切削したことにより、チッピングを生じた状態を示す説明図である。
図６３に示すように、半導体装置７００ａは、内部クラックＩＣＤ１の衝撃が第１のＣｕダミーＤＰ１１を介してチップ内部に伝搬し、チッピングを生じたことを示している。また、第２のガードリング２１ａ、第２のガードリング２１ｂ、第２のガードリング２１ｃ、及び第２のガードリング２１ｄは、第２の半導体基板９００に形成されているガードリングである。
この場合、半導体装置７００ａは、チッピングによって半導体装置７００ａのチップ領域にまで衝撃が及んでいるため、製品不良と判定される。半導体装置７００ａが製品不良と判定されると、歩留まりを悪化させるとともに、信頼性を損なう可能性がある。
本技術は、上記事情に鑑みてなされたものであり、ＣｕＣｕ接合における接合面において、半導体装置の品質の信頼性を向上させることができるようにした。これにより、本技術は、半導体装置の歩留まりの向上と、信頼性を向上させることができる。
ここで、本技術に係る半導体装置の一例として、以下に、固体撮像装置の全体構成例について、図６４及び図６５を用いて説明をする。
図６４は、本技術に係る固体撮像装置、例えば、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサの全体構成を示すブロック図である。図６４に示すように、本実施形態に係るＣＭＯＳイメージセンサｑ１０は、光電変換素子を含む単位画素ｑ１１が行列状（マトリックス状）に多数２次元配置されてなる画素アレイ部ｑ１２に加えて、行走査回路ｑ１３、カラム処理部ｑ１４、参照電圧供給部ｑ１５、列走査回路ｑ１６、水平出力線ｑ１７およびタイミング制御回路ｑ１８を有する構成となっている。
このシステム構成において、タイミング制御回路ｑ１８は、マスタークロックＭＣＫに基づいて、行走査回路ｑ１３、カラム処理部ｑ１４、参照電圧供給部ｑ１５および列走査回路ｑ１６などの動作の基準となるクロック信号や制御信号などを生成し、行走査回路ｑ１３、カラム処理部ｑ１４、参照電圧供給部ｑ１５および列走査回路ｑ１６などに対して与える。
また、画素アレイ部ｑ１２の各単位画素ｑ１１を駆動制御する周辺の駆動系や信号処理系、即ち行走査回路ｑ１３、カラム処理部ｑ１４、参照電圧供給部ｑ１５、列走査回路ｑ１６、水平出力線ｑ１７およびタイミング制御回路ｑ１８などは、画素アレイ部ｑ１２と同一のチップ（半導体基板）ｑ１９上に集積される。
単位画素ｑ１１としては、ここでは図示を省略するが、光電変換素子（例えば、フォトダイオード）に加えて、例えば、当該光電変換素子で光電変換して得られる電荷をＦＤ（フローティングディフュージョン）部に転送する転送トランジスタと、当該ＦＤ部の電位を制御するリセットトランジスタと、ＦＤ部の電位に応じた信号を出力する増幅トランジスタとを有する３トランジスタ構成のものや、さらに画素選択を行うための選択トランジスタを別に有する４トランジスタ構成のものなどを用いることができる。
画素アレイ部ｑ１２には、単位画素ｑ１１がｍ列ｎ行分だけ２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行毎に行制御線ｑ２１（ｑ２１－１～ｑ２１－ｎ）が配線され、列毎に列信号線ｑ２２（ｑ２２－１～ｑ２２－ｍ）が配線されている。行制御線ｑ２１－１～ｑ２１－ｎの各一端は、行走査回路ｑ１３の各行に対応した各出力端に接続されている。行走査回路ｑ１３は、シフトレジスタなどによって構成され、行制御線ｑ２１－１～ｑ２１－ｎを介して画素アレイ部ｑ１２の行アドレスや行走査の制御を行う。
カラム処理部ｑ１４は、例えば、画素アレイ部ｑ１２の画素列毎、即ち列信号線ｑ２２－１～ｑ２２－ｍ毎に設けられたＡＤＣ（アナログ－デジタル変換回路）ｑ２３－１～ｑ２３－ｍを有し、画素アレイ部ｑ１２の各単位画素ｑ１１から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。なお、これらＡＤＣｑ２３－１～ｑ２３－ｍの構成の詳細については後述する。
参照電圧供給部ｑ１５は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手段として、例えばＤＡＣ（デジタル－アナログ変換回路）ｑ１５１を有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手段としては、ＤＡＣｑ１５１に限られるものではない。
ＤＡＣｑ１５１は、タイミング制御回路ｑ１８から与えられる制御信号ＣＳ１による制御の下に、当該タイミング制御回路ｑ１８から与えられるクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム処理部ｑ１５のＡＤＣｑ２３－１～ｑ２３－ｍに対して供給する。
ここで、ＡＤＣｑ２３－１～ｑ２３－ｍの構成の詳細について具体的に説明する。
ＡＤＣｑ２３－１～ｑ２３－ｍの各々は、単位画素１１全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、単位画素ｑ１１の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。この動作モードの切り替えは、タイミング制御回路ｑ１８から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、タイミング制御回路ｑ１８に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
ＡＤＣｑ２３－１～ｑ２３－ｍは全て同じ構成となっており、ここでは、ＡＤＣｑ２３－ｍを例に挙げて説明するものとする。ＡＤＣ２３－ｍは、比較器ｑ３１、計数手段である例えばアップ／ダウンカウンタ（図中、Ｕ／ＤＣＮＴと記している）ｑ３２、転送スイッチｑ３３およびメモリ装置ｑ３４を有する構成となっている。
比較器ｑ３１は、画素アレイ部ｑ１２のｎ列目の各単位画素ｑ１１から出力される信号に応じた列信号線２２－ｍの信号電圧Ｖｘと、参照電圧供給部ｑ１５から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較し、例えば、参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大なるときに出力Ｖｃｏが“Ｈ”レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが“Ｌ”レベルになる。
アップ／ダウンカウンタｑ３２は非同期カウンタであり、タイミング制御回路ｑ１８から与えられる制御信号ＣＳ２による制御の下に、タイミング制御回路ｑ１８からクロックＣＫがＤＡＣｑ１５１と同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器ｑ３１での比較動作の開始から比較動作の終了までの比較期間を計測する。
具体的には、通常フレームレートモードでは、１つの単位画素ｑ１１からの信号の読
み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。
一方、高速フレームレートモードでは、ある行の単位画素ｑ１１についてのカウント結果をそのまま保持しておき、引き続き、次の行の単位画素ｑ１１について、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。
転送スイッチｑ３３は、タイミング制御回路ｑ１８から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行の単位画素ｑ１１についてのアップ／ ダウンカウンタｑ３２のカウント動作が完了した時点でオン（ 閉）状態となって当該アップ／ダウンカウンタｑ３２のカウント結果をメモリ装置ｑ３４に転送する。
一方、例えばＮ＝２の高速フレームレートでは、ある行の単位画素ｑ１１についてのアップ／ダウンカウンタｑ３２のカウント動作が完了した時点でオフ（ 開） 状態のままであり、引き続き、次の行の単位画素ｑ１１についてのアップ／ダウンカウンタｑ３２のカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタｑ３２の垂直２画素分についてのカウント結果をメモリ装置ｑ３４に転送する。
このようにして、画素アレイ部ｑ１２の各単位画素ｑ１１から列信号線ｑ２２－１～ｑ２２－ｍを経由して列毎に供給されるアナログ信号が、ＡＤＣｑ２３（ｑ２３－１～ｑ２３－ｍ）における比較器ｑ３１およびアップ／ ダウンカウンタｑ３２の各動作により、Ｎビットのデジタル信号に変換されてメモリ装置ｑ３４（ｑ３４－１～ｑ３４－ｍ）に格納される。
列走査回路ｑ１６は、シフトレジスタなどによって構成され、カラム処理部ｑ１４におけるＡＤＣｑ２３－１～ｑ２３－ｍの列アドレスや列走査の制御を行う。この列走査回路ｑ１６による制御の下に、ＡＤＣｑ２３－１～ｑ２３－ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線ｑ１７に読み出され、当該水平出力線ｑ１７を経由して撮像データとして出力される。
なお、特に図示しないが、水平出力線ｑ１７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。
上記構成を有する列並列ＡＤＣ搭載のＣＭＯＳイメージセンサｑ１０では、アップ／
ダウンカウンタｑ３２のカウント結果を、転送スイッチｑ３３を介して選択的にメモリ装置ｑ３４に転送することができるため、アップ／ダウンカウンタｑ３２のカウント動作と、当該アップ／ダウンカウンタｑ３２のカウント結果の水平出力線ｑ１７への読み出し動作とを独立して制御することが可能である。
なお、図６４に示す列並列ＡＤＣ搭載のＣＭＯＳイメージセンサｑ１０の構成は、あくまで一例であり、各回路は、図６２に示す第１の半導体基板８００と第２の半導体基板９００のどちらに設けられていてもよい。また、図６４に示す回路の一部を、半導体装置７００内に設けない構成であってもよい。
図６５は、本技術を適用し得る固体撮像装置の全体構成例を示す断面図である。
固体撮像装置では、ＰＤ（フォトダイオード）２００１９が、半導体基板２００１８の裏面（図６５では上面）側から入射する入射光２０００１を受光する。ＰＤ２００１９の上方には、平坦化膜２００１３，ＣＦ（カラーフィルタ）２００１２，マイクロレンズ２００１１が設けられており、各部を順次介して入射した入射光２０００１を、受光面２００１７で受光して光電変換が行われる。半導体基板２００１８は、例えば、後述する図１に示される第１の半導体基板１０に相当する。
例えば、ＰＤ２００１９は、ｎ型半導体領域２００２０が、電荷（電子）を蓄積する電荷蓄積領域として形成されている。ＰＤ２００１９においては、ｎ型半導体領域２００２０は、半導体基板２００１８のｐ型半導体領域２００１６，２００４１の内部に設けられている。ｎ型半導体領域２００２０の、半導体基板２００１８の表面（下面）側には、裏面（上面）側よりも不純物濃度が高いｐ型半導体領域２００４１が設けられている。つまり、ＰＤ２００１９は、ＨＡＤ（Ｈｏｌｅ－Ａｃｃｕｍｕｌａｔｉｏｎ Ｄｉｏｄｅ）構造になっており、ｎ型半導体領域２００２０の上面側と下面側との各界面において、暗電流が発生することを抑制するように、ｐ型半導体領域２００１６，２００４１が形成されている。
半導体基板２００１８の内部には、複数の画素２００１０の間を電気的に分離する画素分離部２００３０が設けられており、この画素分離部２００３０で区画された領域に、ＰＤ２００１９が設けられている。図６５中、上面側から、固体撮像装置を見た場合、画素分離部２００３０は、例えば、複数の画素２００１０の間に介在するように格子状に形成されており、ＰＤ２００１９は、この画素分離部２００３０で区画された領域内に形成されている。
各ＰＤ２００１９では、アノードが接地されており、固体撮像装置において、ＰＤ２００１９が蓄積した信号電荷（例えば、電子）は、図示せぬ転送Ｔｒ（ＭＯＳ ＦＥＴ）等を介して読み出され、電気信号として、図示せぬＶＳＬ（垂直信号線）へ出力される。
配線層２００５０は、半導体基板２００１８のうち、遮光膜２００１４、ＣＦ２００１２、マイクロレンズ２００１１等の各部が設けられた裏面（上面）とは反対側の表面（下面）に設けられている。
配線層２００５０は、配線２００５１と絶縁層２００５２とを含み、絶縁層２００５２内において、配線２００５１が各素子に電気的に接続するように形成されている。配線層２００５０は、いわゆる多層配線の層になっており、絶縁層２００５２を構成する層間絶縁膜と配線２００５１とが交互に複数回積層されて形成されている。ここでは、配線２００５１としては、転送Ｔｒ等のＰＤ２００１９から電荷を読み出すためのＴｒへの配線や、ＶＳＬ等の各配線が、絶縁層２００５２を介して積層されている。
配線層２００５０の、ＰＤ２００１９が設けられている側に対して反対側の面には、支持基板２００６１が設けられている。例えば、厚みが数百μｍのシリコン半導体からなる基板が、支持基板２００６１として設けられている。
遮光膜２００１４は、半導体基板２００１８の裏面（図６５では上面）の側に設けられている。
遮光膜２００１４は、半導体基板２００１８の上方から半導体基板２００１８の裏面へ向かう入射光２０００１の一部を、遮光するように構成されている。
遮光膜２００１４は、半導体基板２００１８の内部に設けられた画素分離部２００３０の上方に設けられている。ここでは、遮光膜２００１４は、半導体基板２００１８の裏面（上面）上において、シリコン酸化膜等の絶縁膜２００１５を介して、凸形状に突き出るように設けられている。これに対して、半導体基板２００１８の内部に設けられたＰＤ２００１９の上方においては、ＰＤ２００１９に入射光２０００１が入射するように、遮光膜２００１４は、設けられておらず、開口している。
つまり、図６５中、上面側から、固体撮像装置を見た場合、遮光膜２００１４の平面形状は、格子状になっており、入射光２０００１が受光面２００１７へ通過する開口が形成されている。
遮光膜２００１４は、光を遮光する遮光材料で形成されている。例えば、チタン（Ｔｉ）膜とタングステン（Ｗ）膜とを、順次、積層することで、遮光膜２００１４が形成されている。この他に、遮光膜２００１４は、例えば、窒化チタン（ＴｉＮ）膜とタングステン（Ｗ）膜とを、順次、積層することで形成することができる。
遮光膜２００１４は、平坦化膜２００１３によって被覆されている。平坦化膜２００１３は、光を透過する絶縁材料を用いて形成されている。
画素分離部２００３０は、溝部２００３１、固定電荷膜２００３２、及び、絶縁膜２００３３を有する。
固定電荷膜２００３２は、半導体基板２００１８の裏面（上面）の側において、複数の画素２００１０の間を区画している溝部２００３１を覆うように形成されている。
具体的には、固定電荷膜２００３２は、半導体基板２００１８において裏面（上面）側に形成された溝部２００３１の内側の面を一定の厚みで被覆するように設けられている。そして、その固定電荷膜２００３２で被覆された溝部２００３１の内部を埋め込むように、絶縁膜２００３３が設けられている（充填されている）。
ここでは、固定電荷膜２００３２は、半導体基板２００１８との界面部分において正電荷（ホール）蓄積領域が形成されて暗電流の発生が抑制されるように、負の固定電荷を有する高誘電体を用いて形成されている。固定電荷膜２００３２が負の固定電荷を有するように形成されていることで、その負の固定電荷によって、半導体基板２００１８との界面に電界が加わり、正電荷（ホール）蓄積領域が形成される。
固定電荷膜２００３２は、例えば、ハフニウム酸化膜（ＨｆＯ２膜）で形成することができる。また、固定電荷膜２００３２は、その他、例えば、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、マグネシウム、イットリウム、ランタノイド元素等の酸化物の少なくとも１つを含むように形成することができる。
本開示に係る技術は、以上のような固体撮像装置にも適用することができる。
＜２．第１の実施形態（半導体装置の例１）＞
［第１の実施形態の半導体装置の構成］
本技術に係る第１の実施形態の半導体装置は、第１の半導体基板と、第２の半導体基板と、第１のガードリングと、第２のガードリングと、第３のガードリングとを有する少なくとも１つのガードリングユニットと、を備え、第１の半導体基板と第２の半導体基板とが、第１の半導体基板の第１の接合面と第２の半導体基板の第２の接合面とによって接合され、第１のガードリングが、第１の半導体基板に形成され、第２のガードリングが、第２の半導体基板に形成され、第３のガードリングが、第１の接合面と第２の接合面とに形成される、半導体装置である。
本技術に係る第１の実施形態の固体撮像装置によれば、ＣｕＣｕ接合における接合面において、半導体装置の品質の信頼性を向上させることができる。
図１乃至図３に、本技術に係る第１の実施形態の半導体装置の一例である半導体装置１を示す。図１に、半導体装置１の断面図を示す。図２に、半導体装置１が切削される前の半導体装置の上面図を示す。図３に、半導体装置１が切削される前の半導体装置と半導体装置の領域Ｑを部分的に拡大した部分拡大図とを示す。
なお、特に断りがない限り、「上」とは、図１乃至図３中の上方向を意味し、「下」とは、図１乃至図３中の下方向を意味するものとする。
図１は、図２のＡ－Ａ’断面を示している。図２には、半導体装置１がダイシングされる前の状態であって、半導体装置１ａと、半導体装置１ｂと、半導体装置１ｃと、半導体装置１ｄの４つからなる半導体装置が示されている。図１に示す半導体装置１は、図２に示すダイシングエリアＤＡをダイシングブレードＤＢでダイシングすることにより形成される。また、図２に示すように、半導体装置１ａのシールリング領域ＳＲとクラックストッパー領域ＣＳは、半導体装置１ａの周囲の少なくとも一部を囲むように形成されている。
図３Ａに、半導体装置１がダイシングされる前の状態を示し、図３Ｂに、半導体装置１ａの領域Ｑのクラックストッパー領域ＣＳとシールリング領域ＳＲとの平面図を部分的に拡大した部分拡大図を示す。
図２及び図３Ａに示すように、半導体装置１ａは、画素領域５０と、電源パッド４０ａ、電源パッド４０ｂ、電源パッド４０ｃ、電源パッド４０ｄ、電源パッド４０ｅ、及び電源パッド４０ｆと、電源パッド４１ａ、電源パッド４１ｂ、電源パッド４１ｃ、電源パッド４１ｄ、電源パッド４１ｅ、及び電源パッド４１ｆと、シールリング領域ＳＲと、クラックストッパー領域ＣＳと、が形成されている。
図３Ｂに示すように、クラックストッパー領域ＣＳには、３本のガードリングユニット（ガードリングユニットＧＵ１、ガードリングユニットＧＵ２、及びガードリングユニットＧＵ３）が形成されている。シールリング領域ＳＲには、４本のガードリングユニット（ガードリングユニットＧＵ４、ガードリングユニットＧＵ５、ガードリングユニットＧＵ６、及びガードリングユニットＧＵ７）が形成されている。
図１に示す半導体装置１は、第１の半導体基板１０と、第２の半導体基板２０と、第１のガードリング１１ａと、第２のガードリング２１ａと、第３のガードリング３１ａとを有する少なくとも１つのガードリングユニット３０ａと、を備えている。第１の半導体基板１０と第２の半導体基板２０とが、第１の半導体基板１０の第１の接合面ＦＳと第２の半導体基板２０の第２の接合面ＳＳとによって接合され、第１のガードリング１１ａが、第１の半導体基板１０に形成され、第２のガードリング２１ａが、第２の半導体基板２０に形成され、第３のガードリング３１ａが、第１の接合面ＦＳと第２の接合面ＳＳとに形成される、半導体装置である。
第１の半導体基板１０と第２の半導体基板２０は、チップ領域ＣＡの外側（即ち、画素領域５０の外側）にシーリング領域ＳＲとクラックストッパー領域ＣＳとを有している。第１の半導体基板１０は、クラックストッパー領域ＣＳに、第１のガードリング１１ａ、第１のガードリング１１ｂ、及び第１のガードリング１１ｃが形成されている。第１の半導体基板１０は、シールリング領域ＳＲに、第１のガードリング１１ｄ、第１のガードリング１１ｅ、第１のガードリング１１ｆ、及び第１のガードリング１１ｇが形成されている。
なお、第１のガードリング１１ａ、第１のガードリング１１ｂ、第１のガードリング１１ｃ、第１のガードリング１１ｄ、第１のガードリング１１ｅ、第１のガードリング１１ｆ、及び第１のガードリング１１ｇのいずれかを特定する必要が無い場合には、総称して、第１のガードリング１１という。
第２の半導体基板２０は、クラックストッパー領域ＣＳに、第２のガードリング２１ａ、第２のガードリング２１ｂ、及び第２のガードリング２１ｃが形成されている。第２の半導体基板２０は、シールリング領域ＳＲに、第２のガードリング２１ｄ、第２のガードリング２１ｅ、第２のガードリング２１ｆ、及び第２のガードリング２１ｇが形成されている。
なお、第２のガードリング２１ａ、第２のガードリング２１ｂ、第２のガードリング２１ｃ、第２のガードリング２１ｄ、第２のガードリング２１ｅ、第２のガードリング２１ｆ、及び第２のガードリング２１ｇのいずれかを特定する必要が無い場合には、総称して、第２のガードリング２１という。
第３のガードリング３１ａ、第３のガードリング３１ｂ、第３のガードリング３１ｃ、第３のガードリング３１ｄ、第３のガードリング３１ｅ、第３のガードリング３１ｆ、及び第３のガードリング３１ｇは、第１の接合面ＦＳと第２の接合面ＳＳとに形成される。なお、第３のガードリング３１のいずれかを特定する必要が無い場合には、総称して、第３のガードリング３１という。
ガードリングユニット３０ａは、第１のガードリング１１ａと、第２のガードリング２１ａと、第３のガードリング３１ａとを備えている。ガードリングユニット３０ｂは、第１のガードリング１１ｂと、第２のガードリング２１ｂと、第３のガードリング３１ｂとを備えている。ガードリングユニット３０ｃは、第１のガードリング１１ｃと、第２のガードリング２１ｃと、第３のガードリング３１ｃとを備えている。ガードリングユニット３０ｄは、第１のガードリング１１ｄと、第２のガードリング２１ｄと、第３のガードリング３１ｄとを備えている。ガードリングユニット３０ｅは、第１のガードリング１１ｅと、第２のガードリング２１ｅと、第３のガードリング３１ｅとを備えている。ガードリングユニット３０ｆは、第１のガードリング１１ｆと、第２のガードリング２１ｆと、第３のガードリング３１ｆとを備えている。ガードリングユニット３０ｇは、第１のガードリング１１ｇと、第２のガードリング２１ｇと、第３のガードリング３１ｇとを備えている。
なお、ガードリングユニット３０ａ、ガードリングユニット３０ｂ、ガードリングユニット３０ｃ、ガードリングユニット３０ｄ、ガードリングユニット３０ｅ、ガードリングユニット３０ｆ、及びガードリングユニット３０ｇのいずれかを特定する必要が無い場合には、総称して、ガードリングユニット３０という。
なお、ガードリングユニット３０は、ガードリング領域ＧＲに形成される。また、ガードリング領域ＧＲは、シールリング領域ＳＲとクラックストッパー領域ＣＳとから構成されている。
第１のＣｕダミーＤＰ１、第１のＣｕダミーＤＰ２、及び第１のＣｕダミーＤＰ３は、第１の半導体基板１０の第１の接合面ＦＳと第２の半導体基板２０の第２の接合面ＳＳとに形成されている。第１のＣｕダミーＤＰ１、第１のＣｕダミーＤＰ２、及び第１のＣｕダミーＤＰ３は、第１の半導体基板１０と第２の半導体基板２０との接合強度を高めるために設けられた接続パッドダミーである。
半導体装置１は、第１の半導体基板１０と第２の半導体基板２０とが貼り合わせれて形成される。半導体装置１は、例えば、プラズマ接合により、第１の半導体基板１０の第１の接合面ＦＳと第２の半導体基板２０の第２の接合面ＳＳとが接合される。
第１の半導体基板１０は、複数の画素からなる画素領域５０を備えている。画素領域５０は、例えば、単位画素を形成するフォトダイオードを複数画素備えることにより形成される。第２の半導体基板２０は、例えば、電源パッド４０、電源パッド４１、及び配線層６２を有し、ロジック回路の一部が形成される。なお、配線層６２は、配線６０ａ、配線６０ｂ、及び絶縁膜６１を含んで構成される。また、複数の配線層６２とその間の層間絶縁膜により、多層配線層が形成されている。
したがって、図１に示す半導体装置１は、２枚の半導体基板（第１の半導体基板１０と第２の半導体基板２０）を貼り合わせて形成された積層型の固体撮像装置の構成例を示している。また、図１の上側が、光が入射される受光面側であって第１の半導体基板１０の裏面側であり、半導体装置１は、裏面照射型の固体撮像装置である。なお、裏面照射型の固体撮像装置は、半導体装置１の一例であり、これに限定されるものではない。
［第１の実施形態の半導体装置の効果］
以上説明したように、本技術に係る第１の実施形態の半導体装置１は、第１のガードリング１１と、第２のガードリング２１と、第３のガードリング３１とを有する少なくとも１つのガードリングユニット３０と、を備えている。第１の半導体基板１０と第２の半導体基板２０とが、第１の半導体基板１０の第１の接合面ＦＳと第２の半導体基板２０の第２の接合面ＳＳとによって接合され、第３のガードリング３１が、第１の接合面ＦＳと第２の接合面ＳＳとに形成されている。
本技術に係る第１の実施形態の半導体装置１によれば、ダイシング時に、内部クラックやチッピングが発生しても、第３のガードリング３１を有するガードリングユニット３０により、内部クラックやチッピングの進行を防ぐことができる。また、ガードリングユニット３０が、第１の半導体基板１０と第２の半導体基板２０との貼り合わせた接合界面ＩＦに、第３のガードリング３１を有するため、外部からの水分の侵入を防ぐことができる。
これにより、本技術に係る第１の実施形態の半導体装置１は、ＣｕＣｕ接合における接合面において、半導体装置の品質の信頼性を向上させることができる。
＜３．第２の実施形態（半導体装置の製造方法の例１）＞
本技術に係る第２の実施形態の半導体装置の製造方法は、第１の半導体基板と第２の半導体基板とが対向するように接合させることと、第１の半導体基板の第１の接合面と第２の半導体基板の第２の接合面とに第３のガードリングを形成することと、第１のガードリング１１と、第２のガードリング２１と、第３のガードリング３１とにより、ガードリングユニット３０を形成することと、を含む、半導体装置の製造方法である。
図４乃至図１３に、本技術に係る第２の実施形態の半導体装置１の製造方法の一例を示す。なお、特に断りがない限り、「上」とは図４乃至図１３中の上方向を意味し、「下」とは、図４乃至図１３中の下方向を意味する。また、適宜、各図中Ａは、断面図を示し、各図中Ｂは、平面図を示す。
図４は、第１の半導体基板１０を示しており、図５は、第２の半導体基板２０を示している。第１の半導体基板１０と第２の半導体基板２０は、例えば、短結晶シリコンで形成されている。第１の半導体基板１０と第２の半導体基板２０の表面には、それぞれ酸化膜が成膜され、下層には、複数の配線層を有している。
図４に示す第１の半導体基板１０は、第１のガードリング１１ａ、第１のガードリング１１ｂ、第１のガードリング１１ｃ、配線６０ａ、配線６０ｂ、絶縁膜６１ａ、配線層６２ａ、及び層間絶縁膜７１、を備えている。第１のガードリング１１ａには、電極パッドＥＰ１が設けられている。第１のガードリング１１ｂには、電極パッドＥＰ２が設けられている。第１のガードリング１１ｃには、電極パッドＥＰ３が設けられている。
なお、第１のガードリング１１ａ、第１のガードリング１１ｂ、及び第１のガードリング１１ｃは、配線として使用する目的ではなく、水分の侵入を防ぐためのダミー配線である。第１のガードリング１１ａ、第１のガードリング１１ｂ、及び第１のガードリング１１ｃは、例えば、ダミー配線が４層に重ねられている。また、第１のガードリング１１ａ、第１のガードリング１１ｂ、及び第１のガードリング１１ｃは、各層のダミー配線間がビア層で形成された配線等により接続されており、最上位層のダミー配線から最下位層のダミー配線までが一続きになっている。
図４Ｃに、図４Ａの領域Ｒ１の拡大図を示す。この例において、第１の半導体基板１０は、大きく層Ｌ１乃至Ｌ４に分かれている。層Ｌ１は、例えば、シリコン等からなる基板により構成され、基板内にトランジスタやフォトダイオード等の半導体素子（図示せず）等が形成される。
層Ｌ２には、コンタクトＣＮ１が主に形成される。コンタクトＣＮ１は、層Ｌ１に形成されている半導体素子と、層Ｌ３に形成されている配線とを電気的に接続する。
層Ｌ３には、複数の配線層、及び配線間を電気的に接続するためのビア層（ビアを含む）が形成される。この例では、層Ｌ３において、４層のダミー配線層（配線層ＷＲ１、配線層ＷＲ２、配線層ＷＲ３、及び配線層ＷＲ４）が形成されている。なお、配線層の層数は、１以上の任意の数に設定することできる。ダミー配線及びビアは、例えば、銅（Ｃｕ）により形成され、Ｃｕの周囲には、例えば、タンタル（Ｔａ）、窒化タンタル（Ｔａｎ）等からなるバリアメタルが形成される。
層Ｌ４には、電極パッドＥＰ１が形成されている。この電極パッドＥＰ１は、例えば、アルミニウム（Ａｌ）により形成され、アルミニウムの周囲には、例えば、チタン（Ｔｉ）、タングステン（Ｗ）等からなるバリアメタルが形成される。
第１のガードリング１１ａは、層Ｌ２のコンタクトと、層Ｌ３のダミー配線層とから形成される。また、層Ｌ２乃至Ｌ４には、各層を絶縁するための層間絶縁膜７１が形成されている。層間絶縁膜７１は、例えば、二酸化ケイ素（ＳｉＯ２）、シリコンナイトライド（ＳｉＮ）等により形成される。
図５に示す第２の半導体基板２０は、第２のガードリング２１ａ、ダミー配線ＤＷ１、ダミーパッドＤＰＰ、ダミー配線ＤＷ２、電源パッド４０、電源パッド４１、電源パッド４１ａ、配線６０ｃ、配線６０ｄ、絶縁膜６１ｂ、配線層６２ｂ、及び層間絶縁膜７０を備えている。第２のガードリング２１ａは、接続配線の代わりとなるダミー配線により形成されている。これにより、第２のガードリング２１ａは、内部クラックやチッピングを防止することができる。
図５Ｃに、図５Ａの領域Ｒ２の拡大図を示す。この例において、第１の半導体基板１０と同様に、第２の半導体基板２０は、大きく層Ｌ１乃至Ｌ４に分かれている。層Ｌ１は、例えば、シリコン等からなる基板により構成され、基板内にトランジスタやフォトダイオード等の半導体素子（図示せず）等が形成される。
層Ｌ２には、コンタクトＣＮ２が主に形成される。コンタクトＣＮ２は、層Ｌ１に形成されている半導体素子と、層Ｌ３に形成されている配線とを電気的に接続する。
層Ｌ３には、複数の配線層、及び配線間を電気的に接続するためのビア層（ビアを含む）が形成される。この例では、層Ｌ３において、２層のダミー配線層（配線層ＷＲ１１、配線層ＷＲ２２）とグローバル配線ＧＷが形成されている。グローバル配線ＧＷは、図示しない他の回路と相互接続するための配線である。なお、配線層の層数は、１以上の任意の数に設定することできる。ダミー配線及びビアは、例えば、Ｃｕ（銅）により形成され、Ｃｕの周囲には、例えば、タンタル（Ｔａ）、窒化タンタル（Ｔａｎ）等からなるバリアメタルが形成される。
層Ｌ４には、電源パッド４１ａが形成されている。この電源パッド４１ａは、例えば、アルミニウム（Ａｌ）により形成され、アルミニウムの周囲には、例えば、チタン（Ｔｉ）、タングステン（Ｗ）等からなるバリアメタルが形成される。
第２のガードリング２１ａは、層Ｌ２のコンタクトと、層Ｌ３の２層のダミー配線（ＷＲ１１、ＷＲ２２）とグローバル配線ＧＷとから形成される。また、層Ｌ２乃至Ｌ４には、各層を絶縁するための層間絶縁膜７０が形成されている。層間絶縁膜７０は、例えば、二酸化ケイ素（ＳｉＯ２）、シリコンナイトライド（ＳｉＮ）等により形成される。
なお、以下、ダミー配線ＤＷ１、ダミー配線ＤＷ２及びダミーパッドＤＰＰについては、適宜、符号を付さず説明を省略する。
第１の半導体基板１０と第２の半導体基板２０とにおいて、配線層６２（配線層６２ａ、配線層６２ｂ）の材料は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）など金属膜であれば適用可能であり、特に、限定されるものではない。また、第１の半導体基板１０と第２の半導体基板２０は、配線層６２ｂに位置する電源パッド４１や半導体装置の端部からの水分の侵入により、配線６０（配線６０ａ、配線６０ｂ、配線６０ｃ、及び配線６０ｄ）の劣化を防止するため、全ての配線層６２（配線層６２ａ、配線層６２ｂ）が、半導体装置の周囲をリング状で第１のガードリング１１及び第２のガードリング２１に覆われるように形成される。なお、第１のガードリング１１及び第２のガードリング２１は、リング状に限定されるものではなく、部分的に非連続になっていても良い。
また、例えば、第１の半導体基板１０が、受光素子を備え、第２の半導体基板２０が、集積回路として信号処理を行うＭＯＳトランジスタや拡散層などを有していても良い。
次に、図６に示すように、第１の半導体基板１０に、銅（Ｃｕ）の接続パッド１００ａ、接続パッド１００ｂ、接続パッド１００ｃ、接続パッド１００ｄ、及び接続パッド１００ｅを形成するとともに、第１ガードリング部１０１ａ、第１ガードリング部１０１ｂ、及び第１ガードリング部１０１ｃを形成する。
なお、接続パッド１００ａ、接続パッド１００ｂ、接続パッド１００ｃ、接続パッド１００ｄ、及び接続パッド１００ｅは、層間絶縁膜７１の層間部分にビアを形成してもよい。
また、第１ガードリング部１０１ａ、第１ガードリング部１０１ｂ、及び第１ガードリング部１０１ｃは、それぞれ溝状に形成されるようになっているが、例えば、ビアを複数配置する構造であっても良い。また、第１ガードリング部１０１ｂと第１ガードリング部１０１ｃは、別部材として構成されているが、これに限定されるものではなく、例えば、１つの部材として、図６Ｂの平面図において略正方形を形成するようにしてもよい。
また、図７に示すように、第２の半導体基板２０に、銅（Ｃｕ）の接続パッド２００ａ、接続パッド２００ｂ、接続パッド２００ｃ、接続パッド２００ｄ、及び接続パッド２００ｅを形成するとともに、第２ガードリング部２０１ａ、第２ガードリング部２０１ｂ、及び第２ガードリング部２０１ｃを形成する。
なお、接続パッド２００ａ、接続パッド２００ｂ、接続パッド２００ｃ、接続パッド２００ｄ、及び接続パッド２００ｅは、層間絶縁膜７０の層間部分にビアを形成してもよい。
また、第２ガードリング部２０１ａ、第２ガードリング部２０１ｂ、及び第２ガードリング部２０１ｃは、それぞれ溝状に形成されるようになっているが、例えば、ビアを複数配置する構造であっても良い。また、第２ガードリング部２０１ｂと第２ガードリング部２０１ｃは、別部材として構成されているが、これに限定されるものではなく、例えば、１つの部材として、図７Ｂの平面図において略正方形を形成するようにしてもよい。
次に、図８に示すように、第１の半導体基板１０の、接続パッド１００ａ、接続パッド１００ｂ、接続パッド１００ｃ、接続パッド１００ｄ、及び接続パッド１００ｅと、第１ガードリング部１０１ａ、第１ガードリング部１０１ｂ、第１ガードリング部１０１ｃの上に、バリアメタル材料及び金属膜を覆う。
そして、平坦化ＣＭＰ（化学機械研磨）を行って平坦化を行い、余分な部分を除去する。バリアメタル材料は、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、Ｔｉ（チタン）、窒化チタン（ＴｉＮ）などが好ましく、２種類以上の材料を混ぜて使用することができる。金属膜は、ここでは、銅（Ｃｕ）を使用するが、銅（Ｃｕ）に限定されるものではなく、例えば、合金材料（マンガン青銅（ＣｕＭｎ）、マグネシウム青銅（ＣｕＭｇ）、アルミニウム青銅（ＣｕＡｌ）なども使用することができる。
同様に、図９示すように、第２の半導体基板２０の、接続パッド２００ａ、接続パッド２００ｂ、接続パッド２００ｃ、接続パッド２００ｄ、及び接続パッド２００ｅと、第２ガードリング部２０１ａ、第２ガードリング部２０１ｂ、及び第２ガードリング部２０１ｃの上に、バリアメタル材料及び金属膜を覆う。
そして、平坦化ＣＭＰ（化学機械研磨）を行って平坦化を行い、余分な部分を除去する。バリアメタル材料は、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、Ｔｉ（チタン）、窒化チタン（ＴｉＮ）などが好ましく、２種類以上の材料を混ぜて使用することができる。金属膜は、ここでは、銅（Ｃｕ）を使用するが、銅（Ｃｕ）に限定されるものではなく、例えば、合金材料（マンガン青銅（ＣｕＭｎ）、マグネシウム青銅（ＣｕＭｇ）、アルミニウム青銅（ＣｕＡｌ）なども使用することができる。
次に、図１０に示すように、図９に示した第２の半導体基板２０の上に、図８に示した第１の半導体基板１０を反転させ、第１の半導体基板１０と第２の半導体基板２０とを接合させる。これにより、半導体装置５００が生成される。第１の半導体基板１０と第２の半導体基板２０は、必要に応じて、基板が薄肉化したり、剥離しても良い。
ここで、第１の半導体基板１０と第２の半導体基板２０を接合させることにより、第１の半導体基板１０に形成された、第１ガードリング部１０１ａ、第１ガードリング部１０１ｂ、及び第１ガードリング部１０１ｃと、第２の半導体基板２０に形成された、第２ガードリング部２０１ａ、第２ガードリング部２０１ｂ、及び第２ガードリング部２０１ｃとが接合する。これにより、第３のガードリング３１ａ、第３のガードリング３１ｂ、及び第３のガードリング３１ｃが形成される。
具体的には、第３のガードリング３１ａは、第１ガードリング部１０１ａ（３１ａ－１）と第２ガードリング部２０１ａ（３１ａ－２）とにより形成される。第３のガードリング３１ｂは、第１ガードリング部１０１ｂ（３１ｂ－１）と第２ガードリング部２０１ｂ（３１ｂ－２）とにより形成される。第３のガードリング３１ｃは、第１ガードリング部１０１ｃ（３１ｃ－１）と第２ガードリング部２０１ｃ（３１ｃ－２）とにより形成される。
これにより、第３のガードリング３１ａは、電源パッド４１ａと接続されるので、電気的に接続（導通）することができる。第３のガードリング３１ｂは、電源パッド４１と接続されるので、電気的に接続（導通）することができる。第３のガードリング３１ｃは、電源パッド４１と接続されるので、電気的に接続（導通）することができる。
また、第１の半導体基板１０の、接続パッド１００ａ、接続パッド１００ｂ、接続パッド１００ｃ、接続パッド１００ｄ、及び接続パッド１００ｅと、第２の半導体基板２０の、接続パッド２００ａ、接続パッド２００ｂ、接続パッド２００ｃ、接続パッド２００ｄ、及び接続パッド２００ｅと、が接続される。
これにより、第１のガードリングユニット３０ａは、第１のガードリング１１ａと、電極パッドＥＰ１と、第３のガードリング３１ａ（３１ａ－１と３１ａ－２）と、電源パッド４１ａと、グローバル配線ＧＷと、第２のガードリング２１ａと、から形成されている。第２のガードリングユニット３２は、第１のガードリング１１ｂと、電極パッドＥＰ２と、第３のガードリング３１ｂ（３１ｂ－１と３１ｂ－２）と、電源パッド４１と、から形成されている。第３のガードリングユニット３３は、第１のガードリング１１ｃと、電極パッドＥＰ３と、第３のガードリング３１ｃ（３１ｃ－１と３１ｃ－２）と、電源パッド４１と、から形成されている。
次に、図１１に示すように、生成された半導体装置５００は、一般的なリソグラフィ技術やドライエッチング技術などを使って第１の半導体基板１０が貫通され、電源パッド４１まで開口する開口部ＡＴ１が形成される。
ここで、開口部ＡＴ１が形成されることにより、外部からの水分が浸入しやすくなるが、第２のガードリングユニット３２と第３のガードリングユニット３３は、金属膜（メタル）で形成されている。さらに、第２のガードリングユニット３２と第３のガードリングユニット３３は、半導体装置５００の配線層６２（配線層６２ａ、配線層６２ｂ）を覆っている。
これにより、半導体装置５００は、第２のガードリングユニット３２と第３のガードリングユニット３３により水分の侵入を防ぐことができる。したがって、接合界面ＩＦにおける、接続パッド１００ａ、接続パッド１００ｂ、接続パッド１００ｃ、接続パッド１００ｄ、及び接続パッド１００ｅや、接続パッド２００ａ、接続パッド２００ｂ、接続パッド２００ｃ、接続パッド２００ｄ、及び接続パッド２００ｅ、及び配線層６２ａ、配線層６２ｂの腐食を防ぐことができる。
また、第１のガードリングユニット３０ａと第２のガードリングユニット３２と第３のガードリングユニット３３とが、半導体装置５００の周囲の少なくとも一部を囲むように形成されている。具体的には、第１のガードリングユニット３０ａと第２のガードリングユニット３２と第３のガードリングユニット３３とが、スクライブラインの内側に設けられている。この場合、半導体装置５００は、第１のガードリングユニット３０ａと第２のガードリングユニット３２と第３のガードリングユニット３３とを３カ所に形成することができるので、半導体装置５００の品質の信頼性を高めることができる。
なお、図１１では、第２のガードリングユニット３２と第３のガードリングユニット３３が、リング状（連続的）に形成されているが、必ずしもリング状に形成されている必要はなく、例えば、部分的に第２のガードリングユニット３２と第３のガードリングユニット３３を形成するようにしてもよい。
次に、図１２に示すように、半導体装置５００は、スクライブライン幅ＳＷ（ダイシングエリア）がダイシングブレードＤＢによってダイシングされることにより、半導体装置ごとに個片化される。この場合、半導体装置５００は、スクライブラインＳＬ１の端面から水分が浸入しやすくなる。しかしながら、第１のガードリングユニット３０ａが、半導体装置５００の周囲の少なくとも一部を囲むように形成されて、スクライブラインＳＬ１の内側に設けられるとともに、第３のガードリング３１ａが、連続的に形成されている。これにより、半導体装置５００は、第１の半導体基板１０及び第２の半導体基板２０の端面や接合界面ＩＦから水分が浸入することを防ぐことができる。
また、第４のガードリングユニット４４は、半導体装置５００の周囲の少なくとも一部に形成される電源パッド４１の開口部ＡＴ１を囲うように設けられる。第４のガードリングユニット４４は、第１のガードリング１１ｄと、電極パッドＥＰ４と、第３のガードリング３１ｄと、電源パッド４１と、から形成されている。この場合、第１のガードリング１１ｄは、電源パッド４１の開口部ＡＴ１を囲うように設けられる。第３のガードリング３１ｄも、電源パッド４１の開口部ＡＴ１を囲うように設けられる。また、電極パッドＥＰ４も、電源パッド４１の開口部ＡＴ１を囲うように設けられる。このため、半導体装置５００は、開口部ＡＴ１から水分の侵入を防ぐことができるので、半導体装置５００内部の腐食を防ぐことができる。なお、第４のガードリングユニット４４に囲まれる電源パッド４１の開口部ＡＴ１は、１つに限定されるものではない。
図１３に示すように、第５のガードリングユニット４５は、半導体装置５００ａの周囲の少なくとも一部に形成される複数の電源パッドの開口部ＡＴ１１を囲うように設けられている。第５のガードリングユニット４５は、第１のガードリング１１ｅと、電極パッドＥＰ５と、第３のガードリング３１ｅ、電源パッド４１とから形成されている。この場合、第１のガードリング１１ｅは、複数の開口部ＡＴ１１を囲うように設けられる。第３のガードリング３１ｅも、複数の開口部ＡＴ１１を囲うように設けられる。また、電極パッドＥＰ５も、複数の開口部ＡＴ１１を囲うように設けられる。
このため、半導体装置５００ａは、複数の開口部ＡＴ１１から水分の侵入を防ぐことができるので、半導体装置５００ａ内部の腐食を防ぐことができる。なお、開口部ＡＴ１１は、電源パッドごとに形成されるが、これに限定されるものではない。
このようにして、本技術に係る第１の実施形態の半導体装置１は、第２の実施形態の半導体装置１の製造方法の例１により製造することができる。
また、本技術に係る第２の実施形態の半導体装置１の製造方法では、第３のガードリング３１ａ、第３のガードリング３１ｂ、第３のガードリング３１ｃ、第３のガードリング３１ｄ、及び第３のガードリング３１ｅが、電源パッド４１及び電源パッド４１ａと電気的に接続（導通）するようになっていたが、これに限定されるものではない。
図１４は、本技術に係る第２の実施形態の半導体装置の製造方法で製造された半導体装置５００ｂにおいて、第３のガードリング３１ｆと第３のガードリング３１ｇが、電源パッド４１、及び電源パッド４１ａと導通しない場合を説明する説明図である。
図１４に示すように、第３のガードリング３１ｆと第３のガードリング３１ｇは、電源パッド４１及び電源パッド４１ａと接続されていない。この場合、第３のガードリング３１ｆは、電源パッド４１ａと導通せず、第３のガードリング３１ｇは、電源パッド４１と導通しないようになっている。
この場合、第６のガードリングユニット４６は、第１のガードリング１１ａと、電極パッドＥＰ１と、第３のガードリング３１ｆと、電源パッド４１ａと、グローバル配線ＧＷと、第２のガードリング２１ａと、から形成されている。第７のガードリングユニット４７は、第１のガードリング１１ｄと、電極パッドＥＰ４と、第３のガードリング３１ｇと、電源パッド４１と、から形成されている。次に、電源パッド４１から離れた位置に第３のガードリング３１が形成された例を、図１５を示す。
図１５は、本技術に係る第２の実施形態の半導体装置の製造方法で製造された半導体装置において、第３のガードリング３１ｈが、電源パッド４１と導通しないように形成される場合を説明する説明図である。
図１５に示すように、第３のガードリング３１ｈは、電源パッド４１と離れた位置に形成され、電源パッド４１とは導通しないようになっている。このように、予め電源パッド４１と導通しない場合は、電源パッド４１の近くに第３のガードリング３１ｈを形成する必要はなく、電源パッド４１から離れた位置に第３のガードリング３１ｈを形成することができる。
なお、この場合、第８のガードリングユニット４８が、第１のガードリング１１ｄと、電極パッドＥＰ４と、第３のガードリング３１ｈと、から形成されている。また、図１５では、電源パッド４１に複数の開口部ＡＴ１１が形成されており、複数の開口部ＡＴ１１は、第８のガードリングユニット４８に囲まれている。この場合、第８のガードリングユニット４８は、所望の囲み方を複数の開口部ＡＴ１１に適用することができる。例えば、第１のガードリング１１ｄは、複数の開口部ＡＴ１１を囲むように設けられ、電極パッドＥＰ４や第３のガードリングユニット３１ｈも、複数の開口部ＡＴ１１を囲むように設けられる。
このように、第３のガードリング３１ｆ、第３のガードリング３１ｇ、及び第３のガードリング３１ｈが、例えば、電源パッド４１及び電源パッド４１ａと接続しないようすることにより、第６のガードリングユニット４６、第７のガードリングユニット４７、及び第８のガードリングユニット４８が、導通することを回避することができる。
＜４．第３の実施形態（半導体装置の例２）＞
本技術に係る第３の実施形態の半導体装置は、第１の実施形態の半導体装置において、ガードリングユニットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインの内側に設けられ、第３のガードリングが、非連続的に形成される、半導体装置である。この場合、第３のガードリングは、例えば、スクライブラインに沿って、スクライブラインの方向に所定の間隔で形成されるようにすることができる。
本技術に係る第３の実施形態の半導体装置によれば、ＣｕＣｕ接合における接合面において、半導体装置の品質の信頼性を向上させることができる。
図１６乃至図１９に、本技術に係る第３の実施形態の半導体装置の一例である半導体装置を示す。各図中Ａに半導体装置の断面図を示し、各図中Ｂに半導体装置の平面図を示す。
図１６に示すように、本技術に係る第３の実施形態の半導体装置５００ｄが、第１の実施形態の半導体装置と異なる点は、第３のガードリング３１ａｘ、第３のガードリング３１ｂｘ、及び第３のガードリング３１ｃｘが、半導体装置５００ｄの周囲の少なくとも一部を囲むように形成されるスクライブラインＳＬ１の内側に設けられ、非連続的に形成される点である。なお、非連続とは、第３のガードリング３１が、複数の第２のＣｕダミーから形成され、例えば、各Ｃｕダミーが島状に形成されることを意味するものとする。なお、この場合、第２のＣｕダミーは、内部クラックやチッピングを防ぐために形成される。
図１６に示すように、第３のガードリング３１ａｘ、第３のガードリング３１ｂｘ、及び第３のガードリング３１ｃｘが、接合界面ＩＦにおいて、非連続的に形成されている。具体的には、第３のガードリング３１ａｘは、複数の第２のＣｕダミーＤＰ２ａ（第２のＣｕダミーＤＰ２ａ１、第２のＣｕダミーＤＰ２ａ２）から形成されている。第３のガードリング３１ｂｘは、複数の第２のＣｕダミーＤＰ２ｂ（第２のＣｕダミーＤＰ２ｂ１、第２のＣｕダミーＤＰ２ｂ２、第２のＣｕダミーＤＰ２ｂ３）から形成されている。第３のガードリング３１ｃｘは、複数の第２のＣｕダミーＤＰ２ｃ（第２のＣｕダミーＤＰ２ｃ１、第２のＣｕダミーＤＰ２ｃ２、第２のＣｕダミーＤＰ２ｃ３）から形成されている。
この場合、第９のガードリングユニット４９が、第１のガードリング１１ａと、電極パッドＥＰ１と、第３のガードリング３１ａｘ、電源パッド４１ａと、グローバル配線ＧＷと、第２のガードリング２１ａと、から形成されている。第１０のガードリングユニット５０が、第１のガードリング１１ｂと、電極パッドＥＰ２と、第３のガードリング３１ｂｘと、電源パッド４１とから形成されている。第１１のガードリングユニット５１が、第１のガードリング１１ｃと、電極パッドＥＰ３と、第３のガードリング３１ｃｘと、電源パッド４１と、から形成されている。
第３のガードリング３１ａｘ、第３のガードリング３１ｂｘ、及び第３のガードリング３１ｃｘは、接合界面ＩＦ上で、スクライブラインＳＬ１に沿って、スクライブラインの方向に所定の間隔（即ち、非連続）で形成されている。さらに、第３のガードリング３１ａｘは、接合界面ＩＦ上で、端部の位置が第３のガードリング３１ｂｘに近づけられて配置されている。このように、第３のガードリング３１ａｘ、第３のガードリング３１ｂｘ、及び第３のガードリング３１ｃｘは、電源パッド４１の開口部ＡＴ１に対し、水分の侵入を抑制するために、所望の位置に形成することができる。
図１７に、本技術に係る第３の実施形態の半導体装置の一例である半導体装置５００ｅを示す。図１７Ａに半導体装置５００ｅの断面図を示し、図１７Ｂに半導体装置５００ｅの平面図を示す。
図１７に示すように、本技術に係る第３の実施形態の半導体装置５００ｅは、半導体装置５００ｄに加え、接合界面ＩＦにおいて、さらに、第３のガードリング３１ｄｘが、非連続的に形成されている。この場合、第３のガードリング３１ｄｘは、複数の第２のＣｕダミー（第２のＣｕダミーＤＰ２ｄ１、第２のＣｕダミーＤＰ２ｄ２）により、形成されている。このように、本技術に係る第３の実施形態の半導体装置５００ｅは、更に少なくとも１つの第３のガードリング３１ｄｘを備え、電源パッド４１の開口部ＡＴ１に対し、水分の侵入を抑制する所望の位置に、第３のガードリング３１ｄｘを形成するようにしてもよい。
図１８に、本技術に係る第３の実施形態の半導体装置の一例である半導体装置５００ｆを示す。図１８Ａに半導体装置５００ｆの断面図を示し、図１８Ｂに半導体装置５００ｆの平面図を示す。なお、図１８Ａは、図１８Ｂに示すＢ－Ｂ’断面を示したものである。
図１８に示すように、本技術に係る第３の実施形態の半導体装置５００ｆは、第３のガードリング３１ａｙ、第３のガードリング３１ｂｙ、及び第３のガードリング３１ｃｙが、スクライブラインＳＬ１に沿って、スクライブラインの方向に所定の間隔（非連続）で形成されている。この場合、第３のガードリング３１ａｙは、スクライブラインＳＬ１に沿って、複数の略正方形の第２のＣｕダミー（ＤＰ２ａ１１）により形成されている。第３のガードリング３１ｂｙは、スクライブラインＳＬ１に沿って、複数の略正方形の第２のＣｕダミー（ＤＰ２ｂ１１）により形成されている。第３のガードリング３１ｃｙは、スクライブラインＳＬ１に沿って、複数の略正方形の第２のＣｕダミー（ＤＰ２ｃ１１）により形成されている。
なお、略正方形とは、正方形を含み、四角形の長辺と短辺との差が、例えば、１０％以内に収まる四角形とすることができる。
この場合、第１２のガードリングユニット５２が、第１のガードリング１１ａと、電極パッドＥＰ１と、第３のガードリング３１ａｙと、電源パッド４１ａと、グローバル配線ＧＷと、第２のガードリング２１ａと、から形成されている。第１３のガードリングユニット５３が、第１のガードリング１１ｂと、電極パッドＥＰ２と、第３のガードリング３１ｂｙと、電源パッド４１と、から形成されている。第１４のガードリングユニット５４が、第１のガードリング１１ｃと、電極パッドＥＰ３と、第３のガードリング３１ｃｙと、電源パッド４１と、から形成されている。
図１９に、本技術に係る第３の実施形態の半導体装置の一例である半導体装置５００ｇを示す。図１９Ａに半導体装置５００ｇの断面図を示し、図１９Ｂに半導体装置５００ｇの平面図を示す。
図１９に示すように、本技術に係る第３の実施形態の半導体装置５００ｇは、半導体装置５００ｆに加え、接合界面ＩＦに更に、第３のガードリング３１ｄｙが、複数の第２のＣｕダミー（ｄｐｄｙ）により所定の間隔（非連続）で形成されている。このように、本技術に係る第３の実施形態の半導体装置５００ｇは、更に、少なくとも１つの第３のガードリング３１ｄｙを備え、電源パッド４１の開口部ＡＴ１を囲むように形成されていてもよい。
以上説明したように、本技術に係る第３の実施形態の半導体装置の一例である半導体装置は、ガードリングユニットが、半導体装置の周囲の少なくとも一部を囲むように形成されるとともに、スクライブラインＳＬ１の内側に設けられ、第３のガードリング３１が、複数の第２のＣｕダミーにより非連続的に形成されている。
これにより、本技術に係る第３の実施形態の半導体装置の一例である半導体装置は、内部クラックやチッピングの進行を防ぐとともに、外部からの水分の侵入を防ぐことができる。
＜５．第４の実施形態（半導体装置の例３）＞
本技術に係る第４の実施形態の半導体装置は、第１の実施形態の半導体装置において、少なくとも１つのＣｕダミー（第１のＣｕダミー）を更に備え、Ｃｕダミーが、ガードリングユニットの外周に形成され、第１の接合面と第２の接合面とに形成される、半導体装置である。
本技術に係る第４の実施形態の半導体装置によれば、ＣｕＣｕ接合における接合面において、接合界面ＩＦの接合強度を高めることができるので、半導体装置の品質の信頼性を向上させることができる。
図２０に、本技術に係る第４の実施形態の半導体装置の一例である半導体装置５００ｈを示す。図２０Ａに半導体装置５００ｈの断面図を示し、図２０Ｂに半導体装置５００ｈの平面図を示す。
図２０に示すように、本技術に係る第４の実施形態の半導体装置５００ｈが、第２の実施形態の半導体装置５００と異なる点は、少なくとも１つの第１のＣｕダミーを更に備え、第１のＣｕダミーが、第１のガードリングユニット３０ａの外周に形成され、第１の接合面ＦＳと第２の接合面ＳＳとに形成される点である。
図２０では、第３のガードリング３１ａとスクライブラインＳＬ１との間に、少なくとも１つの第１のＣｕダミーＤＰ１０１が形成されている。また、接合界面ＩＦの開口部ＡＴ１の周りには、複数の第１のＣｕダミーＤＰ２０１が形成されている。即ち、複数の第１のＣｕダミーＤＰ２０１は、第３のガードリング３１ｄと開口部ＡＴ１との間において、開口部ＡＴ１の周りを囲むように形成されている。
この場合、第１のガードリングユニット３０ａは、第１のガードリング１１ａと、電極パッドＥＰ１と、第３のガードリング３１ａと、電源パッド４１ａと、グローバル配線ＧＷと、第２のガードリング２１ａと、から形成されている。第４のガードリングユニット４４は、第１のガードリング１１ｄと、電極パッドＥＰ４と、第３のガードリング３１ｄと、電源パッド４１と、から形成されている。
第１のガードリング１１ｄは、電源パッド４１の開口部ＡＴ１を囲うように設けられる。第３のガードリング３１ｄも、電源パッド４１の開口部ＡＴ１を囲うように設けられる。また、電極パッドＥＰ４も、電源パッド４１の開口部ＡＴ１を囲うように設けられる。
なお、第１のＣｕダミーＤＰ１０１、第１のＣｕダミーＤＰ２０１は、それぞれ複数備える必要はなく、少なくとも１つの第１のＣｕダミーＤＰ１０１を備えていればよい。
図２１に、本技術に係る第４の実施形態の半導体装置の一例である半導体装置５００ｉを示す。図２１Ａに半導体装置５００ｉの断面図を示し、図２１Ｂに半導体装置５００ｉの平面図を示した説明図である。
図２１に示すように、本技術に係る第４の実施形態の半導体装置５００ｉが、半導体装置５００ｈと異なる点は、接合界面ＩＦにおいて、第３のガードリング３１ｂと開口部ＡＴ１との間に少なくとも１つの第１のＣｕダミーＤＰ２１０を備え、また、第３のガードリング３１ｃと開口部ＡＴ１との間に少なくとも１つの第１のＣｕダミーＤＰ３１０を備えている点である。
この場合、第１のガードリングユニット３０ａは、第１のガードリング１１ａと、電極パッドＥＰ１と、第３のガードリング３１ａと、電源パッド４１ａと、グローバル配線ＧＷと、第２のガードリング２１ａと、から形成されている。第２のガードリングユニット３２は、第１のガードリング１１ｂと、電極パッドＥＰ２と、第３のガードリング３１ｂと、電源パッド４１と、から形成されている。第３のガードリングユニット３３は、第１のガードリング１１ｃと、電極パッドＥＰ３と、第３のガードリング３１ｃと、電源パッド４１と、から形成されている。
なお、第１のＣｕダミーＤＰ１０１、第１のＣｕダミーＤＰ２１０、及び第１のＣｕダミーＤＰ３１０は、それぞれ複数備える必要はなく、少なくとも１つの第１のＣｕダミーＤＰ１０１を備えていればよい。
以上説明したように、本技術に係る第４の実施形態の半導体装置によれば、少なくとも１つの第１のＣｕダミーＤＰ１０１を更に備え、第１のＣｕダミーＤＰ１０１が、ガードリングユニット３０ａの外周に形成され、第１の接合面ＦＳと第２の接合面ＳＳとに形成される。
これにより、第１の半導体基板１０と第２の半導体基板２０との接合強度を向上させることができるので、例えば、ダイシング時の個片化において、第１の半導体基板１０と第２の半導体基板２０の剥がれを第１のガードリングユニット３０ａの外側で止めることができる。
＜６．第５の実施形態（半導体装置の例４）＞
本技術に係る第５の実施形態の半導体装置は、第１の実施形態の半導体装置において、スリットを更に備え、スリットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインとその内側に形成されるガードリングユニットとの間に設けられ、ダイシングする方向に沿って第１の接合面と第２の接合面とを貫通する、半導体装置である。
本技術に係る第５の実施形態の半導体装置によれば、第１の半導体基板１０と第２の半導体基板２０とが剥がれそうなときでも、スリットで食い止めることができるので、半導体装置の品質の信頼性を向上させることができる。
図２２に、本技術に係る第５の実施形態の半導体装置の一例である半導体装置５００ｊを示す。図２２Ａに半導体装置５００ｊの断面図を示し、図２２Ｂに半導体装置５００ｊの平面図を示す。
図２２に示すように、本技術に係る第５の実施形態の半導体装置５００ｊは、半導体装置５００に、スリットＳＴを更に備え、スリットＳＴが、半導体装置５００ｊの周囲の少なくとも一部を囲むように形成されるスクライブラインＳＬ１とその内側に形成される第１のガードリングユニット３０ａとの間に設けられ、ダイシングする方向に沿って第１の接合面ＦＳと第２の接合面ＳＳとを貫通している。
これにより、ダイシング時や個片化後に第１の半導体基板１０と第２の半導体基板２０とが剥がれそうになったとしても、スリットＳＴにより第１の半導体基板１０と第２の半導体基板２０との剥がれの進行を止めることができる。
なお、この場合、第１のガードリングユニット３０ａは、第１のガードリング１１ａと、電極パッドＥＰ１と、第３のガードリング３１ａと、電源パッド４１ａと、グローバル配線ＧＷと、第２のガードリング２１ａと、から形成されている。また、第４のガードリングユニット４４は、第１のガードリング１１ｄと、電極パッドＥＰ４と、第３のガードリング３１ｄと、電源パッド４１と、から形成されている。
図２３に、本技術に係る第５の実施形態の半導体装置の一例である半導体装置５００ｋを示す。図２３Ａに半導体装置５００ｋの断面図を示し、図２３Ｂに半導体装置５００ｋの平面図を示す。
図２３に示すように、本技術に係る第５の実施形態の半導体装置５００ｋは、半導体装置５００ｊと同様に、半導体装置５００に、スリットＳＴを更に備え、スリットＳＴが、半導体装置５００ｋの周囲の少なくとも一部を囲むように形成されるスクライブラインＳＬ１とその内側に形成されるガードリングユニット３０ａとの間に設けられ、ダイシングする方向に沿って第１の接合面ＦＳと第２の接合面ＳＳとを貫通している。
これにより、ダイシング時や個片化後に第１の半導体基板１０と第２の半導体基板２０とが剥がれそうになったとしても、スリットＳＴにより第１の半導体基板１０と第２の半導体基板２０との剥がれの進行を止めることができる。
なお、この場合、第１のガードリングユニット３０ａは、第１のガードリング１１ａと、電極パッドＥＰ１と、第３のガードリング３１ａと、電源パッド４１ａと、グローバル配線ＧＷと、第２のガードリング２１ａと、から形成されている。第２のガードリングユニット３２は、第１のガードリング１１ｂと、電極パッドＥＰ２と、第３のガードリング３１ｂと、電源パッド４１と、から形成されている。第３のガードリングユニット３３は、第１のガードリング１１ｃと、電極パッドＥＰ３と、第３のガードリング３１ｃと、電源パッド４１と、から形成されている。
＜７．第６の実施形態（半導体装置の例５）＞
本技術に係る第６の実施形態の半導体装置は、第１の実施形態の半導体装置において、スリットと、少なくとも１つのＣｕダミー（第１のＣｕダミー）と、を更に備え、Ｃｕダミー（第１のＣｕダミー）が、ガードリングユニットの外周に沿って形成され、第１の接合面と第２の接合面とに形成されるとともに、スリットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインとその内側に形成されるガードリングユニットとの間に設けられ、ダイシングする方向に沿って第１の接合面と第２の接合面とを貫通する、半導体装置である。
本技術に係る第６の実施形態の半導体装置によれば、半導体装置のダイシング時に、第１の半導体基板１０と第２の半導体基板２０との間で剥がれを防止することができ、剥がれの進行を防止することができる。
図２４に、本技術に係る第６の実施形態の半導体装置の一例である半導体装置５００ｌを示す。図２４Ａに半導体装置５００ｌの断面図を示し、図２４Ｂに半導体装置５００ｌの平面図を示す。
図２４に示すように、本技術に係る第６の実施形態の半導体装置５００ｌは、半導体装置ｈに、スリットＳＴと、少なくとも１つの第１のＣｕダミーＤＰ１０１を更に備えている。
少なくとも１つの第１のＣｕダミーＤＰ１０１は、第１のガードリングユニット３０ａの外周に沿って形成され、第１の接合面ＦＳと第２の接合面ＳＳとに形成されている。スリットＳＴは、半導体装置５００ｌの周囲の少なくとも一部を囲むように形成されるスクライブラインＳＬ１の内側に形成され、ダイシングする方向に沿って第１の接合面ＦＳと第２の接合面ＳＳとを貫通している。
この場合、第１のガードリングユニット３０ａは、第１のガードリング１１ａと、電極パッドＥＰ１と、第３のガードリング３１ａと、電源パッド４１ａと、グローバル配線ＧＷと、第２のガードリング２１ａと、から形成されている。また、第４のガードリングユニット４４は、半導体装置５００ｌの周囲の少なくとも一部に形成され、電源パッド４１の開口部ＡＴ１を囲うように設けられる。第４のガードリングユニット４４は、第１のガードリング１１ｄと、電極パッドＥＰ４と、第３のガードリング３１ｄと、電源パッド４１とから形成されている。
第１のガードリング１１ｄは、電源パッド４１の開口部ＡＴ１を囲うように設けられる。第３のガードリング３１ｄも、電源パッド４１の開口部ＡＴ１を囲うように設けられる。また、電極パッドＥＰ４も、電源パッド４１の開口部ＡＴ１を囲うように設けられる。
さらに、接合界面ＩＦの開口部ＡＴ１の周囲には、複数の第１のＣｕダミーＤＰ２０１が形成されている。複数の第１のＣｕダミーＤＰ２０１は、開口部ＡＴ１の周りを囲むように形成されている。
これにより、半導体装置５００ｌは、複数の第１のＣｕダミーＤＰ１０１だけでなく、複数の第１のＣｕダミーＤＰ２０１により、接合界面ＩＦの接合強度を高めることができる。
図２５に、本技術に係る第６の実施形態の半導体装置の一例である半導体装置５００ｍを示す。図２５Ａに半導体装置５００ｍの断面図を示し、図２５Ｂに半導体装置５００ｍの平面図を示す。
図２５に示すように、本技術に係る第６の実施形態の半導体装置５００ｍも同様に、半導体装置５００に、スリットＳＴと、少なくとも１つの第１のＣｕダミーＤＰ１０１と、第３のガードリング３１ｂと開口部ＡＴ１との間に少なくとも１つの第１のＣｕダミーＤＰ２１０と、第３のガードリング３１ｃと開口部ＡＴ１との間に少なくとも１つの第１のＣｕダミーＤＰ３１０とを更に備えている。
少なくとも１つの第１のＣｕダミーＤＰ１０１は、第１のガードリングユニット３０ａに沿って形成され、第１の接合面ＦＳと第２の接合面ＳＳとに形成されている。少なくとも１つの第１のＣｕダミーＤＰ２１０は、第２のガードリングユニット３２に沿って形成され、第１の接合面ＦＳと第２の接合面ＳＳとに形成されている。少なくとも１つの第１のＣｕダミーＤＰ３１０は、第３のガードリングユニット３３に沿って形成され、第１の接合面ＦＳと第２の接合面ＳＳとに形成されている。
スリットＳＴは、半導体装置５００ｍの周囲の少なくとも一部を囲むように形成されるスクライブラインＳＬ１とその内側に形成される第１のガードリングユニット３０ａとの間に設けられ、ダイシングする方向に沿って第１の接合面ＦＳと第２の接合面ＳＳとを貫通している。
本技術に係る第６の実施形態の半導体装置５００ｌ、５００ｍによれば、スリットＳＴと、少なくとも１つの第１のＣｕダミーＤＰ１０１を備えているので、半導体装置のダイシング時や個片化後に、第１の半導体基板１０と第２の半導体基板２０とに剥がれが生じても、第１のＣｕダミーＤＰ１０１が接合強度を高めたうえで、スリットＳＴで剥がれを食い止めることができる。
これにより、ＣｕＣｕ接合における接合面において、半導体装置５００ｌ、５００ｍの品質の信頼性を向上させることができる。また、複数の第１のＣｕダミーＤＰ２０１、複数の第１のＣｕダミー２１０、複数の第１のＣｕダミー３１０を備えることにより、接合界面ＩＦにおいて、接合強度を高めることができる。
＜８．第７の実施形態（半導体装置の製造方法の例２）＞
本技術に係る第７の実施形態の半導体装置の製造方法は、第１の半導体基板と第２の半導体基板とが対向するように接合させることと、第１の半導体基板の第１の接合面と第２の半導体基板の第２の接合面とに、第３のガードリングを形成することと、第１の半導体基板と第２の半導体基板とを接合してから第１のガードリングを形成すること、を含む、半導体装置の製造方法である。
図２６乃至図３８に、本技術に係る第７の実施形態の半導体装置の製造方法の一例を示す。図２６乃至図３８は、本技術に係る第７の実施形態の半導体装置の製造方法の一例を示したものである。なお、特に断りがない限り、「上」とは図２６乃至図３８中の上方向を意味し、「下」とは、図２６乃至図３８中の下方向を意味する。また、適宜、各図中Ａは、断面図を示し、各図中Ｂは、平面図を示した説明図である。なお、本技術に係る第２の実施形態の半導体装置の製造方法と同一の部材については同一の符号を付し、適宜、説明を省略する。
図２６は、第１の半導体基板１５０を示しており、図２７は、第２の半導体基板２５０を示している。第１の半導体基板１５０と第２の半導体基板２５０は、例えば、短結晶シリコンで形成されている。また、第１の半導体基板１５０は、個片化された他の基板８０が埋め込まれたＣＯＷ（Chip On Wafer）の構造となっている。第１の半導体基板１５０と第２の半導体基板２５０の表面には、それぞれ酸化膜が成膜され、下層には、複数の配線層を有している。
図２６に示す第１の半導体基板１５０は、他の基板８０、電極パッド８１、及び電極パッド８２を備えている。
図２７に示す第２の半導体基板２５０は、第２のガードリング２４ａ、電極パッド４０ａ、電極パッド４０ｂ、電極パッド４０ｃ、電極パッド４０ｄ、電源パッド４４１、電源パッド４４１ａ、配線６０ａ、配線６０ｂ、配線６０ｃ、配線６０ｄ、層間絶縁膜７０、及びグローバル配線ＧＧＷを備えている。なお、第２のガードリング２４ａは、接続配線の代わりとなるダミー配線により形成されている。第２のガードリング２４ａは、各層のダミー配線間がビア層で形成された配線等により接続されており、上位層のダミー配線と下位層のダミー配線とが接続されている。これにより、第２のガードリング２４ａは、内部クラックやチッピングを防止することができる。なお、第２のガードリング２４ａは、グローバル配線ＧＧＷを介して、電源パッド４４１ａと接続される。また、配線６０ａ、配線６０ｂ、配線６０ｃ、及び配線６０ｄと、絶縁膜６１とにより配線層６２が形成される。
第２の半導体基板２５０において、配線層６２の材料は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）など金属膜であれば適用可能であり、特に、限定されるものではない。第１の半導体基板１５０と第２の半導体基板２５０は、本技術に係る第２の実施形態の半導体装置の製造方法と同様に、配線層６２に位置する電源パッドや半導体装置の端部からの水分の侵入により配線６０ａ、配線６０ｂ、配線６０ｃ、及び配線６０ｄの劣化を防止するため、全ての配線層６２が半導体装置の周囲をリング状で第２のガードリング２４ａに覆われるようになっている。なお、第２のガードリング２４ａは、リング状に限定されるものではなく、部分的に非連続になっていても良い。
また、例えば、第１の半導体基板１５０が受光素子を備え、第２の半導体基板２５０が、集積回路として信号処理を行うＭＯＳトランジスタや拡散層などを有していても良い。
次に、図２８に示すように、第１の半導体基板１５０に、銅（Ｃｕ）の接続パッド３００ａ、接続パッド３００ｂ、接続パッド３００ｃ、及び接続パッド３００ｄを形成するとともに、第１ガードリング部３０１ａ、第１ガードリング部３０１ｂ、及び第１ガードリング部３０１ｃを形成する。
なお、接続パッド３００ａ、接続パッド３００ｂ、接続パッド３００ｃ、及び接続パッド３００ｄは、層間絶縁膜７１の層間部分にビアを形成してもよい。
また、第１ガードリング部３０１ａ、第１ガードリング部３０１ｂ、及び第１ガードリング部３０１ｃは、それぞれ溝状に形成されるようになっているが、例えば、ビアを複数配置する構造であっても良い。また、第１ガードリング部３０１ｂと第１ガードリング部３０１ｃは、別部材として構成されているが、これに限定されるものではなく、例えば、１つの部材として、図２８Ｂの平面図において略正方形を形成し、溝状に形成されるようにしてもよい。
また、図２９に示すように、第２の半導体基板２５０に、銅（Ｃｕ）の接続パッド４００ａ、接続パッド４００ｂ、接続パッド４００ｃ、及び接続パッド４００ｄを形成するとともに、第２ガードリング部４０１ａ、第２ガードリング部４０１ｂ、及び第２ガードリング部４０１ｃを形成する。
なお、接続パッド４００ａ、接続パッド４００ｂ、接続パッド４００ｃ、及び接続パッド４００ｄは、層間絶縁膜７０の層間部分にビアを形成するようにしてもよい。
また、第２ガードリング部４０１ａ、第２ガードリング部４０１ｂ、及び第２ガードリング部４０１ｃは、それぞれ溝状に形成されるようになっているが、例えば、ビアを複数配置する構造であっても良い。また、第２ガードリング部４０１ｂと第２ガードリング部４０１ｃは、別部材として構成されているが、これに限定されるものではなく、例えば、１つの部材として、図２９Ｂの平面図において略正方形を形成し、溝状に形成されるようにしてもよい。
次に、図３０に示すように、第１の半導体基板１５０の、接続パッド３００ａ、接続パッド３００ｂ、接続パッド３００ｃ、及び接続パッド３００ｄと、第１ガードリング部３０１ａ、第１ガードリング部３０１ｂ、第１ガードリング部３０１ｃの上に、バリアメタル材料及び金属膜を覆う。
そして、平坦化ＣＭＰ（化学機械研磨）を行って平坦化を行い、余分な部分を除去する。バリアメタル材料は、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、Ｔｉ（チタン）、窒化チタン（ＴｉＮ）などが好ましく、２種類以上の材料を混ぜて使用することもできる。金属膜は、ここでは、銅（Ｃｕ）を使用するが、銅（Ｃｕ）に限定されるものではなく、例えば、合金材料（マンガン青銅（ＣｕＭｎ）、マグネシウム青銅（ＣｕＭｇ）、アルミニウム青銅（ＣｕＡｌ）などでも使用することができる。
同様に、図３１に示すように、第２の半導体基板２５０の、接続パッド４００ａ、接続パッド４００ｂ、接続パッド４００ｃ、及び接続パッド４００ｄと、第２ガードリング部４０１ａ、第２ガードリング部４０１ｂ、及び第２ガードリング部４０１ｃの上に、バリアメタル材料及び金属膜を覆う。
そして、平坦化ＣＭＰを行って平坦化を行い、余分な部分を除去する。ここで、バリアメタル材料は、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、Ｔｉ（チタン）、窒化チタン（ＴｉＮ）などが好ましく、２種類以上の材料を混ぜて使用することもできる。金属膜は、ここでは、銅（Ｃｕ）を使用するが、銅（Ｃｕ）に限定されるものではなく、例えば、合金材料（マンガン青銅（ＣｕＭｎ）、マグネシウム青銅（ＣｕＭｇ）、アルミニウム青銅（ＣｕＡｌ）などでも使用することができる。
次に、図３２に示すように、図３１に示した第２の半導体基板２５０の上に、図３０に示した第１の半導体基板１５０を反転させ、第１の半導体基板１５０と第２の半導体基板２５０とを接合させる。これにより、半導体装置５５０が生成される。また、第１の半導体基板１５０と第２の半導体基板２５０は、必要に応じて、基板を薄肉化したり、剥離しても良い。
ここで、第１の半導体基板１５０と第２の半導体基板２５０を接合させることにより、第１の半導体基板１５０に形成された、第１ガードリング部３０１ａ、第１ガードリング部３０１ｂ、及び第１ガードリング部３０１ｃと、第２の半導体基板２５０に形成された、第２ガードリング部４０１ａ、第２ガードリング部４０１ｂ、及び第２ガードリング部４０１ｃとが接合する。これにより、第３のガードリング３４ａ、第３のガードリング３４ｂ、及び第３のガードリング３４ｃが形成される。
具体的には、第３のガードリング３４ａは、第１ガードリング部３０１ａ（３４ａ－１）と第２ガードリング部４０１ａ（３４ａ－２）とにより形成される。第３のガードリング３４ｂは、第１ガードリング部３０１ｂ（３４ｂ－１）と第２ガードリング部４０１ｂ（３４ｂ－２）とにより形成される。第３のガードリング３４ｃは、第１ガードリング部３０１ｃ（３４ｃ－１）と第２ガードリング部４０１ｃ（３４ｃ－２）とにより形成される。
また、第１の半導体基板１５０の、接続パッド３００ａ、接続パッド３００ｂ、接続パッド３００ｃ、及び接続パッド３００ｄと、第２の半導体基板２５０の、接続パッド４００ａ、接続パッド４００ｂ、接続パッド４００ｃ、及び接続パッド４００ｄと、が接続される。
さらに、半導体装置５５０は、第１の半導体基板１５０を薄肉化して、個片化された他の基板８０を露出させる。
次に、図３３に示すように、生成された半導体装置５５０は、一般的なリソグラフィ技術やドライエッチング技術などを使って第２の半導体基板２５０の背面部まで貫通する溝形状の開口部ＡＴ２、開口部ＡＴ３、及び開口部ＡＴ４が形成される。開口部ＡＴ２は、溝部ＤＴ１を形成し、開口部ＡＴ３は、溝部ＤＴ２を形成し、開口部ＡＴ４は、溝部ＤＴ３を形成する。ここでは一括で開口しているが、分割加工でもよく、これに限定されない。
なお、溝部ＤＴ２と溝部ＤＴ３は、別部材として構成されているが、これに限定されるものではなく、例えば、１つの部材として、図３３Ｂの平面図において略正方形を形成し、溝部を形成するようにしてもよい。
次に、図３４に示すように、半導体装置５５０は、第１の半導体基板１５０の溝部ＤＴ１、溝部ＤＴ２、及び溝部ＤＴ３に金属膜ＭＴ（例えば、タングステン（Ｗ））が形成される。
また、図３５に示すように、第１の半導体基板１５０の表面に形成された金属膜ＭＴは、リソグラフィやドライエッチングなどを用いて除去される。
これにより、第１５のガードリングユニット５５は、第１のガードリングを形成する溝部ＤＴ１と、第３のガードリング３４ａと、電源パッド４４１ａと、グローバル配線ＧＧＷと、第２のガードリング２４ａと、から形成されている。第１６のガードリングユニット５６は、第１のガードリングを形成する溝部ＤＴ２と、第３のガードリング３４ｂと、電源パッド４４１と、から形成されている。第１７のガードリングユニット５７は、第１のガードリングを形成する溝部ＤＴ３と、第３のガードリング３４ｃと、電源パッド４４１と、から形成されている。
次に、図３６に示すように、半導体装置５５０は、リソグラフィやドライエッチなどを使って第１の半導体基板１５０が貫通され、電源パッド４４１まで開口する開口部ＡＴ５が形成される。
ここで、開口部ＡＴ５が形成されることにより、外部からの水分が浸入しやすくなるが、第１のガードリングを構成する、溝部ＤＴ１、溝部ＤＴ２、及び溝部ＤＴ３が金属膜（例えば、タングステン）で形成されている。溝部ＤＴ１、溝部ＤＴ２、及び溝部ＤＴ３は、第１５のガードリングユニット５５、第１６のガードリングユニット５６、及び第１７のガードリングユニット５７を形成している。
即ち、溝部ＤＴ１、溝部ＤＴ２、及び溝部ＤＴ３が金属膜（メタル）で形成され、第１５のガードリングユニット５５、第１６のガードリングユニット５６、及び第１７のガードリングユニット５７が、配線層６２を覆っている。
これにより、半導体装置５５０は、第１５のガードリングユニット５５、第１６のガードリングユニット５６、及び第１７のガードリングユニット５７により水分の侵入を防ぐことができる。したがって、接合界面ＩＦにおける、接続パッド３００ａ、接続パッド３００ｂ、接続パッド３００ｃ、及び接続パッド３００ｄや接続パッド４００ａ、接続パッド４００ｂ、接続パッド４００ｃ、及び接続パッド４００ｄ、及び配線層６２の腐食を防ぐことができる。
次に、図３７に示すように、半導体装置５５０は、スクライブライン幅ＳＷ（ダイシングエリア）がダイシングブレードＤＢによってダイシングされることにより、半導体装置ごとに個片化される。この場合、半導体装置５５０は、スクライブラインＳＬ２の端面から水分が浸入しやすくなる。しかしながら、第１５のガードリングユニット５５が、半導体装置５５０の周囲の少なくとも一部を囲むように形成されるスクライブラインＳＬ２の内側に設けられ、第１５のガードリングユニット５５により連続的に形成されている。これにより、半導体装置５５０は、第１の半導体基板１５０及び第２の半導体基板２５０の端面や接合界面ＩＦから水分が浸入することを防ぐことができる。
また、開口部ＡＴ６は、溝部ＤＴ４を形成する。第１８のガードリングユニット５８は、第１のガードリングとしての溝部ＤＴ４と、第３のガードリング３４ｄと、電源パッド４４１と、から形成されている。
第１８のガードリングユニット５８が、半導体装置５５０の周囲の少なくとも一部に形成される電源パッド４４１の開口部ＡＴ５を囲うように設けられる。この場合、第１８のガードリングユニット５８は、電源パッド４４１の開口部ＡＴ５を囲うように形成される。このため、半導体装置５５０は、開口部ＡＴ５から水分の侵入を防ぐことができるので、半導体装置５５０内部の腐食を防ぐことができる。なお、第１８のガードリングユニット５８に囲まれる電源パッド４１の開口部ＡＴ５は、１つに限定されるものではない。
図３８に示すように、半導体装置５５０は、第１９のガードリングユニット５９が、半導体装置５５０の周囲の少なくとも一部に形成される複数の開口部ＡＴ５１を囲うように設けられていてもよい。この場合も同様に、半導体装置５５０は、複数の開口部ＡＴ５１から水分の侵入を防ぐことができるので、半導体装置５５０内部の腐食を防ぐことができる。なお、開口部ＡＴ５１は、電源パッド４４１ごとに形成されるが、これに限定されるものではない。
この場合、開口部ＡＴ７は、溝部ＤＴ５を形成する。第１９のガードリングユニット５９は、第１のガードリングとしての溝部ＤＴ５と、第３のガードリング３４ｅと、電源パッド４４１と、から形成される。
なお、第１５のガードリングユニット５５、第１６のガードリングユニット５６、第１７のガードリングユニット５７、第１８のガードリングユニット５８、及び第１９のガードリングユニット５９は、必ずしもリング状に形成されている必要はなく、例えば、部分的に第１５のガードリングユニット５５、第１６のガードリングユニット５６、第１７のガードリングユニット５７、第１８のガードリングユニット５８、及び第１９のガードリングユニット５９を形成するようにしてもよい。
このようにして、本技術に係る第１の実施形態の半導体装置１は、第７の実施形態の半導体装置５５０の製造方法の例２により製造することができる。
また、本技術に係る第７の実施形態の半導体装置５５０の製造方法では、第３のガードリング３４ａ、第３のガードリング３４ｂ、第３のガードリング３４ｃ、第３のガードリング３４ｄ、及び第３のガードリング３４ｅが電源パッド４４１又は電源パッド４４１ａと電気的に接続（導通）するようになっていたが、これに限定されるものではない。
図３９は、本技術に係る第７の実施形態の半導体装置の製造方法で製造された半導体装置５５０ａにおいて、第３のガードリング３４ｆ、第３のガードリング３４ｇが、電源パッド４４１及び電源パッド４４１ａと導通しない場合を説明する説明図である。
第２０のガードリングユニット６０Ｕは、第１のガードリングとしての溝部ＤＴ１と、第３のガードリング３４ｆと、電源パッド４４１ａと、グローバル配線ＧＧＷと、第２のガードリング２４ａとから形成されている。第２１のガードリングユニット６１Ｕは、第１のガードリングとしての溝部ＤＴ４と、第３のガードリング３４ｇと、電源パッド４４１と、から形成されている。
図３９に示すように、第３のガードリング３４ｆと第３のガードリング３４ｇは、電源パッド４４１及び電源パッド４４１ａと接続されていない。即ち、第３のガードリング３４ｆは、電極パッド４４１ａと導通しないようになっている。また、第３のガードリング３４ｇは、電極パッド４４１と導通しないようになっている。
図４０は、本技術に係る第７の実施形態の半導体装置の製造方法で製造された半導体装置５５０ｂにおいて、第３のガードリング３４ｆ、第３のガードリング３４ｈが、電源パッド４４１、及び電源パッド４４１ａと導通しない場合を説明する説明図である。
第２０のガードリングユニット６０Ｕは、第１のガードリングとしての溝部ＤＴ１と、第３のガードリング３４ｆと、電源パッド４４１ａと、グローバル配線ＧＧＷと、第２のガードリング２４ａと、から形成されている。第２１のガードリングユニット６２は、第１のガードリングとしての溝部ＤＴ５と、第３のガードリング３４ｈと、電源パッド４４１と、から形成されている。第２１のガードリングユニット６２は、複数の開口部ＡＴ５１を囲うように形成されている。
図４０も図３９と同様に、第３のガードリング３４ｆと第３のガードリング３４ｈは、電源パッド４４１及び電源パッド４４１ａと接続されていない。即ち、第３のガードリング３４ｆは、電源パッド４４１ａと導通しないようになっている。また、第３のガードリング３４ｈも、電源パッド４４１と導通しないようになっている。
このように、ガードリングユニットが、電気的に接続されることを回避したい場合には、第３のガードリング３４ｆ、第３のガードリング３４ｇ、及び第３のガードリング３４ｈを電源パッド４４１及び電源パッド４４１ａと接続しないようにすることができる。
＜９．第８の実施形態（半導体装置の例６）＞
本技術に係る第８の実施形態の半導体装置は、第１の実施形態の半導体装置において、ガードリングユニットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインの内側に設けられ、第１のガードリングが、非連続的に形成される、半導体装置である。この場合、第１のガードリングは、例えば、スクライブラインに沿って、所定の間隔で形成されるようにすることができる。
例えば、本技術に係る第７の実施形態の半導体装置の製造方法で製造された半導体装置５５０は、第１のガードリングを構成する、溝部ＤＴ１、溝部ＤＴ２、及び溝部ＤＴ３が、リング状に連続的に形成されていた。しかし、これに限定されるものではない。
図４１に、本技術に係る第８の実施形態の半導体装置の一例である半導体装置５５０ｃを示す。図４１Ａに半導体装置５５０ｃの断面図を示し、図４１Ｂに半導体装置５５０ｃの平面図を示す。
図４１に示すように、第８の実施形態の半導体装置５５０ｃは、第１のガードリングを構成する、複数の溝部ＤＴ１１、及び複数の溝部ＤＴ１２が、非連続的にそれぞれ所定の間隔で形成されている。この場合、複数の溝部ＤＴ１１が第１のガードリングを構成するとともに、複数の溝部ＤＴ１２が第１のガードリングを構成する。
ここで、開口部ＡＴ８ごとに溝部ＤＴ１１を形成し、また、開口部ＡＴ９ごとに溝部ＤＴ１２を形成する。第２２のガードリングユニット６３は、第１のガードリングとしての複数の溝部ＤＴ１１と、第３のガードリング３４ａと、電源パッド４４１ａと、グローバル配線ＧＧＷと、第２のガードリング２４ａとから、形成されている。第２３のガードリングユニット６４は、第１のガードリングとしての複数の溝部ＤＴ１２と、第３のガードリング３４ｅと、電源パッド４４１と、から形成されている。
これにより、第２２のガードリングユニット６３は、半導体装置５５０ａの周囲の少なくとも一部を囲むように形成されるスクライブラインＳＬ２の内側に設けられ、第１のガードリングを構成する複数の溝部ＤＴ１１が、非連続的に形成されている。また、第２３のガードリングユニット６４は、複数の溝部ＤＴ１２により、複数の開口部ＡＴ５１を囲むように形成されている。そして、第１のガードリングを構成する複数の溝部ＤＴ１２が、非連続的に形成されている。
図４１では、複数の溝部ＤＴ１１、複数の溝部ＤＴ１２のそれぞれは、略正方形の形状をしているが、これに限定されるものではない。なお、略正方形とは、正方形を含み、四角形の長辺と短辺との差が、例えば、１０％以内に収まる四角形とすることができる。
図４２に、本技術に係る第８の実施形態の半導体装置の一例である半導体装置５５０ｄを示す。図４２Ａに半導体装置５５０ｄの断面図を示し、図４２Ｂに半導体装置５５０ｄの平面図を示す。
図４２に示すように、本技術に係る第８の実施形態の半導体装置５５０ｄは、第１のガードリングを構成する複数の溝部ＤＴ１３と、第１のガードリングを構成する複数の溝部ＤＴ１４とが、スクライブラインＳＬ２に沿って、それぞれ長方形の形状で形成されている。
この場合、開口部ＡＴ１０ごとに溝部ＤＴ１３を形成し、また、開口部ＡＴ１１ごとに溝部ＤＴ１４を形成する。第２４のガードリングユニット６５は、第１のガードリングとしての複数の溝部ＤＴ１３と、第３のガードリング３４ａと、電源パッド４４１ａと、グローバル配線ＧＧＷと、第２のガードリング２４ａと、から形成されている。第２５のガードリングユニット６６は、第１のガードリングとしての複数の溝部ＤＴ１４と、第３のガードリング３４ｅと、電源パッド４４１と、から形成されている。
これにより、第２４のガードリングユニット６５は、半導体装置５５０ｄの周囲の少なくとも一部を囲むように形成されるスクライブラインＳＬ２の内側に設けられ、第１のガードリングとしての複数の溝部ＤＴ１３が、非連続的に形成されている。また、第２５のガードリングユニット６６は、第１のガードリングとしての複数の溝部ＤＴ１４と、第３のガードリング３４ｅにより、複数の開口部ＡＴ５１を囲むように形成されている。そして、第１のガードリングを構成する複数の溝部ＤＴ１４が、非連続に形成されている。
以上説明したように、本技術に係る第８の実施形態の半導体装置（半導体装置５５０ｃ、半導体装置５５０ｄ）は、第２４のガードリングユニット６５、第２５のガードリングユニット６６が、半導体装置（半導体装置５５０ｃ、半導体装置５５０ｄ）の周囲の少なくとも一部を囲むように形成され、スクライブラインＳＬ２の内側に設けられる。また、第１のガードリングとしての溝部ＤＴ１１、溝部ＤＴ１２、溝部ＤＴ１３、溝部ＤＴ１４が、非連続的に形成されている。また、第２５のガードリングユニット６６は、複数の開口部ＡＴ５１を囲むように形成されている。この場合、複数の溝部ＤＴ１４は、複数の開口部ＡＴ５１を囲むように形成されている。
なお、半導体装置（半導体装置５５０ｃ、半導体装置５５０ｄ）は、第１のガードリングを構成する溝部ＤＴ１、溝部ＤＴ２、溝部ＤＴ３、溝部ＤＴ４、溝部ＤＴ５、溝部ＤＴ１１、溝部ＤＴ１２、溝部ＤＴ１３、及び溝部ＤＴ１４は、開口されて形成されていたが、これ限定されるものではない。
図４３に、本技術に係る第８の実施形態の半導体装置の一例である半導体装置５５０ｅを示す。図４３Ａに半導体装置５５０ｅの断面図を示し、図４３Ｂに半導体装置５５０ｅの平面図を示す。
図４３に示すように、本技術に係る第８の実施形態の半導体装置５５０ｅは、溝部ＤＴ１５、溝部ＤＴ１６に銅（Ｃｕ）が埋め込まれて第１のガードリングが形成されている。なお、溝部ＤＴ１５は、開口部１５ａにより形成され、溝部ＤＴ１６は、開口部１６ａにより形成されたものである。
この場合、第２６のガードリングユニット６７は、第１のガードリングとしての溝部ＤＴ１５と、第３のガードリング３４ａと、電源パッド４４１ａと、グローバル配線ＧＧＷと、第２のガードリング２４ａと、から形成される。また、第２７のガードリングユニット６８は、第１のガードリングとしての溝部ＤＴ１６と、第３のガードリング３４ｄと、電源パッド４４１と、から形成される。
この場合、銅（Ｃｕ）が埋め込まれた溝部ＤＴ１６は、開口部ＡＴ５を囲むように形成される。
図４４に、本技術に係る第８の実施形態の半導体装置の一例である半導体装置５５０ｆを示す。図４４Ａに半導体装置５５０ｆの断面図を示し、図４４Ｂに半導体装置５５０ｆの平面図を示す。
図４４に示すように、本技術に係る第８の実施形態の半導体装置５５０ｆは、溝部ＤＴ１５に銅（Ｃｕ）が埋め込まれて、第１のガードリングが形成されるとともに、溝部ＤＴ１７に銅（Ｃｕ）が埋め込まれて、第１のガードリングが形成されている。溝部ＤＴ１５は、開口部１５ａにより形成されたものであり、溝部ＤＴ１７は、開口部１７ａにより形成されたものである。
この場合、第２８のガードリングユニット６９は、第１のガードリングとしての溝部ＤＴ１７と、第３のガードリング３４ｅと、電源パッド４４１とから形成されている。また、第２８のガードリングユニット６９は、複数の開口部ＡＴ５１を囲むように形成されている。また、溝部ＤＴ１７は、複数の開口部ＡＴ５１を囲むように形成されており、第３のガードリング３４ｅも複数の開口部ＡＴ５１を囲むように形成されている。
なお、第１のガードリングとしての形状は、溝状に限定されるものではない。
図４５に、本技術に係る第８の実施形態の半導体装置の一例である半導体装置５５０ｇを示す。図４５Ａに半導体装置５５０ｇの断面図を示し、図４５Ｂに半導体装置５５０ｇの平面図を示す。
図４５に示すように、本技術に係る第８の実施形態の半導体装置５５０ｇは、溝部ＤＴ１８、溝部ＤＴ１９に銅（Ｃｕ）が埋め込まれて第１のガードリングが形成されている。なお、溝部ＤＴ１８は、開口部１８ａにより形成され、溝部ＤＴ１９は、開口部１９ａにより形成されたものである。また、溝部ＤＴ１８と溝部ＤＴ１９は、溝状に比べ、開口側が幅広になっている。
この場合、第２９のガードリングユニット７０Ｕは、第１のガードリングとしての溝部ＤＴ１８と、第３のガードリング３４ａと、電源パッド４４１ａと、グローバル配線ＧＧＷと、第２のガードリング２４ａと、から形成されている。第３０のガードリングユニット７１Ｕは、第１のガードリングとしての溝部ＤＴ１９と、第３のガードリング３４ｄと、電源パッド４４１と、から形成されている。第３０のガードリングユニット７１Ｕは、開口部ＡＴ５を囲むように形成されている。溝部ＤＴ１９と第３のガードリング３４ｄは、開口部ＡＴ５を囲むように形成されている。
なお、第１のガードリングとして、開口側の形状を幅広とすることにより、例えば、内部クラックに対する耐久性や、水分の侵入を防ぐ効果が期待できる。なお、第１のガードリングとしての形状に限定されるものではなく、一般的なリソグラフィ技術によりレジストがパターニングできる形状であれば、任意の形状とすることができる。
図４６に、本技術に係る第８の実施形態の半導体装置の一例である半導体装置５５０ｈを示す。図４６Ａに半導体装置５５０ｈの断面図を示し、図４６Ｂに半導体装置５５０ｈの平面図を示す。
図４６に示すように、本技術に係る第８の実施形態の半導体装置５５０ｈは、溝部ＤＴ１８、溝部ＤＴ２０に銅（Ｃｕ）が埋め込まれて第１のガードリングが形成されている。なお、溝部ＤＴ１８は、開口部１８ａにより形成され、溝部ＤＴ１９は、開口部１９ａにより形成されたものである。また、溝部ＤＴ１８と溝部ＤＴ１９は、溝状に比べ、開口側が幅広になっている。
この場合、第２９のガードリングユニット７０Ｕは、第１のガードリングとしての溝部ＤＴ１８と、第３のガードリング３４ａと、電源パッド４４１ａと、グローバル配線ＧＧＷと、第２のガードリング２４ａと、から形成されている。第３０のガードリングユニット７２は、第１のガードリングとしての溝部ＤＴ２０と、第３のガードリング３４ｅと、電源パッド４４１と、から形成されている。第３０のガードリングユニット７２は、複数の開口部ＡＴ５１を囲むように形成されている。溝部ＤＴ２０と第３のガードリング３４ｅは、開口部ＡＴ５１を囲むように形成されている。
このように、本技術に係る第８の実施形態の半導体装置（半導体装置５５０ｇ、半導体装置５５０ｈ）は、第１のガードリングの溝部の形状を任意の形状とすることができる。
＜１０．第９の実施形態（半導体装置の例７）＞
本技術に係る第９の実施形態の半導体装置は、第１の実施形態の半導体装置であって、左右に互い隣り合う少なくとも２つのガードリングユニットを備え、少なくとも２つのガードリングユニットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインの方向に沿ってその内側に並列し、隣り合うガードリングユニットの第３のガードリングが、スクライブラインに沿って非連続的に形成され、左右の隣り合う第３のガードリング同士が、非対称である、半導体装置である。
本技術に係る第９の実施形態の半導体装置によれば、内部クラックやチッピングが発生しても、第３のガードリングが内部クラックやチッピングの進行を止めることができるので、半導体装置の品質の信頼性を向上させることができる。
図４７乃至図５５に、本技術に係る第９の実施形態の半導体装置１の一例を示す。図４７乃至図５５は、本技術に係る第９の実施形態の半導体装置１の一例を示した説明図である。なお、特に断りがない限り、「上」とは各図中の上方向を意味し、「左」とは、各図中の左方向を意味する。
図４７に、半導体装置６００をダイシングする際の接合界面ＩＦの平面図を示す。図４７は、本技術に係る第９の実施形態の半導体装置の一例である半導体装置６００を示したものである。
図４７に示すように、本技術に係る第９の実施形態の半導体装置６００は、第１の実施形態の半導体装置１において、左右に互い隣り合う少なくとも２つのガードリングユニット３５ａ、ガードリングユニット３５ｂを備えている。そして、その少なくとも２つのガードリングユニット３５ａ、ガードリングユニット３５ｂが、半導体装置６００の周囲の少なくとも一部を囲むように形成され、スクライブラインＳＬに沿ってその内側に並列し、隣り合うガードリングユニット３５ａ、ガードリングユニット３５ｂの第３のガードリング３６ａ、第３のガードリング３６ｂが、スクライブラインＳＬに沿って非連続的に形成され、左右の隣り合う第３のガードリング３６ａ、第３のガードリング３６ｂ同士が、非対称となっている。
図４７では、クラックストッパー領域ＣＳに、第３のガードリング３６ａが、３つの第２のＣｕダミーＤＰ２ａ３１、第２のＣｕダミーＤＰ２ａ３２、及び第２のＣｕダミーＤＰ２ａ３３により、非連続的に形成されている。第３のガードリング３６ｂが、２つの第２のＣｕダミーＤＰ２ｂ３１、第２のＣｕダミーＤＰ２ｂ３２により、非連続的に形成されている。
なお、第３のガードリング３６ａ、第３のガードリング３６ｂが非連続的に形成されているとは、第３のガードリング３６ａ、第３のガードリング３６ｂがスクライブラインＳＬに沿って線状につながっていないことを意味する。即ち、第３のガードリング３１ａ、第３のガードリング３１ｂが、それぞれ複数の第２のＣｕダミーから形成され、各Ｃｕダミーがそれぞれ島状に形成されることを意味するものとする。
そして、第３のガードリング３６ａ、第３のガードリング３６ｂが非連続的に形成され、左右の隣り合う第３のガードリング３６ａ、第３のガードリング３６ｂ同士が非対称であれば、第３のガードリング３６ａ、第３のガードリング３６ｂは、それぞれ内部クラッカーやチッピングの進行を防ぐことができる。なお、内部クラック領域ＩＣＡは、内部クラックＩＣの影響が生じる範囲を示している。
図４８に、複数の第２のＣｕダミーにより、第３のガードリングが形成される例を示す。なお、図４８Ａに、第３のガードリング３６ａと第３のガードリング３６ｂが、それぞれ３つの第２のＣｕダミーにより形成された場合を示し、図４８Ｂに、第３のガードリング３７ａ、第３のガードリング３７ｂ、及び第３のガードリング３７ｃが、それぞれ３つの第２のＣｕダミーにより形成された場合を示す。なお、図４８Ａ、図４８Ｂは、共に、複数の第２のＣｕダミーが接合界面に形成されて、その一部が表示された平面図である。
まず、図４８Ａを用いて、第３のガードリング３６ａが内部クラックＩＣ１を止める原理について説明する。例えば、図４８Ａの例では、第２のＣｕダミーＴ１（ＤＰ２ａ３１）のスクライブラインＳＬに沿った幅をＡ１とし、スクライブラインＳＬに沿って第２のＣｕダミーＴ１（ＤＰ２ａ３１）と第２のＣｕダミーＴ２（ＤＰ２ａ３２）との間の幅をＳ１とする。この場合、第２のＣｕダミーＴ１（ＤＰ２ａ３１）と第２のＣｕダミーＴ２（ＤＰ２ａ３２）の間の幅Ｓ１と、第２のＣｕダミーＴ１（ＤＰ２ａ３１）の幅Ａ１とが１対１のとき、第３のガードリング３６ａと第３のガードリング３６ｂの２列が複数の第２のＣｕダミーに形成されることにより、内部クラックＩＣ１を止めることができる。
例えば、第２のＣｕダミーＴ１（ＤＰ２ａ３１）と第２のＣｕダミーＴ２（ＤＰ２ａ３２）の間を進行する内部クラックＩＣ１は、図４８Ａ中の左側の第２のＣｕダミーＴ３（ＤＰ２ｂ３１）に止められる。
また、図４８Ｂの例では、第２のＣｕダミーＴ１１のスクライブラインＳＬに沿った幅をＡ２とし、スクライブラインＳＬに沿って第２のＣｕダミーＴ１１と第２のＣｕダミーＴ１２の間の幅をＳ２とする。この場合、第２のＣｕダミーＴ１１と第２のＣｕダミーＴ１２の間の幅Ｓ２と、第２のＣｕダミーＴ１１の幅Ａ２とが２対１のとき、第３のガードリング３７ａと第３のガードリング３７ｂと第３のガードリング３７ｃの３列が複数の第２のＣｕダミーに形成されることにより、内部クラックＩＣ２を止めることができる。
例えば、第２のＣｕダミーＴ１１と第２のＣｕダミーＴ１２の間を進行する内部クラックＩＣ２は、図４８Ｂ中の左側の第２のＣｕダミーＴ１３及び第２のＣｕダミーＴ１４により止められる。
したがって、第３のガードリングの列数は、図４８中において、上下方向に隣り合う第２のＣｕダミー間の幅（Ｓ１、Ｓ２）を第２のＣｕダミーの幅（Ａ１、Ａ２）で割った値より大きい値の列数を設けることにより、第３のガードリングは、内部クラックＩＣ１及び内部クラックＩＣ２を止めることができる。
このように、本技術に係る第９の実施形態の半導体装置６００は、第３のガードリング３６ａ、第３のガードリング３６ｂ、第３のガードリング３６ｃ、第３のガードリング３７ａ、第３のガードリング３７ｂ、第３のガードリング３７ｃが、複数の第２のＣｕダミーにより非連続的に形成され、左右の隣り合う第３のガードリング同士が非対称であれば、第３のガードリングが複数列形成されることにより、内部クラックＩＣ１及び内部クラックＩＣ２を止めることができる。
次に、本技術に係る第９の実施形態の半導体装置６００の全体構造について、説明する。
図４９は、図４９Ａに、本技術に係る第９の実施形態の半導体装置６００の断面図を示し、図４９Ｂに、第３のガードリング３１が配置された半導体装置６００の接合界面ＩＦの平面図を示している。
図４９Ａに示すように、クラックストッパー領域ＣＳには、第３のガードリング３６ａと第３のガードリング３６ｂとが形成され、ガードリングユニット３５ａ及びガードリングユニット３５ｂが形成されている。具体的には、ガードリングユニット３５ａは、第１のガードリング１１ａと、第２のガードリング２１ａと、第３のガードリング３６ａとを備えて構成される。ガードリングユニット３５ｂは、第１のガードリング１１ｂと、第２のガードリング２１ｂと、第３のガードリング３６ｂとを備えて構成される。なお、第３のガードリング３６ａは、３つの第２のＣｕダミーＤＰ２ａ３１、第２のＣｕダミーＤＰ２ａ３２、第２のＣｕダミーＤＰ２ａ３３により、非連続的に形成されている。第３のガードリング３６ｂは、２つの第２のＣｕダミーＤＰ２ｂ３１、第２のＣｕダミーＤＰ２ｂ３２により、非連続的に形成されている。
シールリング領域ＳＲは、第１のガードリング１１ｃと第１のガードリング１１ｄとを備えるとともに、第２のガードリング２１ｃと第２のガードリング２１ｄとを備えている。なお、チップ内領域ＣＡには、３つの第１のＣｕダミーＤＰ１（第１のＣｕダミーＤＰ１ａ、第１のＣｕダミーＤＰ１ｂ、及び第１のＣｕダミーＤＰ１ｃ）が形成されている。
図５０に、本技術の第９の実施形態の半導体装置として、ダイシングブレードＤＢにより半導体装置６００を切削する様子を示す。図５０Ａに、本技術に係る第９の実施形態の半導体装置６００がダイシングブレードＤＢにより切削される断面図を示し、図５０Ｂに、本技術に係る第９の実施形態の半導体装置６００がダイシングブレードＤＢにより切削される接合界面ＩＦの平面図を示す。
図５０に示すように、半導体装置６００の接合界面ＩＦにおいて、第３のガードリング３６ａは、３つの第２のＣｕダミーＤＰ２ａ３１、第２のＣｕダミーＤＰ２ａ３２、第２のＣｕダミーＤＰ２ａ３３により非連続的に形成されている。また、第３のガードリング３６ｂは、２つの第２のＣｕダミーＤＰ２ｂ３１、第２のＣｕダミーＤＰ２ｂ３２により非連続的に形成されている。そして、半導体装置６００において、ダイシングブレードＤＢでダイシングを実行すると、内部クラックＩＣ３及び内部クラックＩＣ４が発生し得る。この場合、内部クラック領域ＩＣＡ３は、内部クラックＩＣ３の影響が及ぶ範囲を示している。
図５１に、本技術の第９の実施形態の半導体装置において、第３のガードリング３６ａ、第３のガードリング３６ｂが内部クラックＩＣ３、内部クラックＩＣ４を止めた場合の様子を示す。図５１Ａに、半導体装置６００がダイシングブレードＤＢにより切削される断面図を示し、図５１Ｂに、切削後の半導体装置６００ａの接合界面ＩＦの断面図を示す。
図５１Ａに示すように、半導体装置６００において、ダイシングブレードＤＢでダイシングを実行すると、第３のガードリング３６ａ及び第３のガードリング３６ｂが内部クラックＩＣ３及び内部クラックＩＣ４を止めることができる。
ここで、第３のガードリング３６ａは、内部クラックＩＣ３を止めて、チッピングＣＰ１を生じさせる。また、第３のガードリング３６ｂは、内部クラックＩＣ４を止めて、チッピングＣＰ２を生じさせる。なお、第３のガードリング３６ａ及び第３のガードリング３６ｂは、いずれか１つで内部クラックＩＣ３、内部クラックＩＣ４を止めることに限定されるものではない。例えば、第３のガードリング３６ａ及び第３のガードリング３６ｂの２つの第３のガードリングにより、内部クラックＩＣ４を止め、チッピングＣＰ２を生成することもある。
また、ダイシング後は、図５１Ｂに示すように、第３のガードリング３６ａと第３のガードリング３６ｂとが内部クラックＩＣ３及び内部クラックＩＣ４を止めるため、チップ内領域ＣＡを保護した状態で個片化することができる。
この場合、図５１Ａに示すチッピングＣＰ１及びチッピングＣＰ２が半導体装置６００の表面に現れるため、チップ内領域ＣＡに影響がないものと判断することができ、半導体装置６００を良品と判定することができる。
以上説明したように、本技術の第９の実施形態の半導体装置は、チップ内領域ＣＡに影響を与える内部クラックＩＣやチッピングＣＰの進行を止めることができる。また、ガードリング領域で内部クラックを半導体装置６００の表面にチッピングとして出現させることができるので、検査が容易となり、半導体装置の品質を向上させるとともに、検査装置のコストも低減させることができる。
なお、本技術の第９の実施形態の半導体装置は、この実施形態に限定されるものではない。例えば、第１の半導体基板と第２の半導体基板に、スクライブラインＳＬの内側に形成された第１の領域と、スクライブラインＳＬの内側に形成されるとともに第１の領域の外側に形成された第２の領域と、が設けられ、第１の領域又は第２の領域の少なくともいずれか一方に、隣り合うガードリングユニットを形成するようにしてもよい。具体的には、第１の領域は、シールリング領域ＳＲに該当し、第２の領域は、クラックストッパー領域ＣＳに該当する。
このため、第９の実施形態では、シールリング領域ＳＲとクラックストッパー領域ＣＳの両方に第３のガードリング３６ａ、第３のガードリング３６ｂを形成することができる。
図５２に、本技術に係る第９の実施形態の半導体装置において、シールリング領域ＳＲとクラックストッパー領域ＣＳとの両方に第３のガードリング３６を形成した半導体装置６００ａを示す。図５２Ａに、本技術に係る第９の実施形態の半導体装置６００ａの断面図を示し、図５２Ｂに、接合界面ＩＦにおけるシールリング領域ＳＲとクラックストッパー領域ＣＳの平面図を示す。
図５２に示すように、半導体装置６００ａは、クラックストッパー領域ＣＳだけでなく、シールリング領域ＳＲにも、複数の第２のＣｕダミーから形成される第３のガードリング３６ｃと第３のガードリング３６ｄとを備えるようになっている。即ち、第３のガードリング３６ａ、第３のガードリング３６ｂ、第３のガードリング３６ｃ、及び第３のガードリング３６ｄが形成されている。
具体的には、第３のガードリング３６ａは、３つの第２のＣｕダミーＤＰ２ａ３１、第２のＣｕダミーＤＰ２ａ３２、第２のＣｕダミーＤＰ２ａ３３により形成されている。また、第３のガードリング３６ｂは、２つの第２のＣｕダミーＤＰ２ｂ３１、第２のＣｕダミーＤＰ２ｂ３２によりに形成されている。第３のガードリング３６ｃは、３つの第２のＣｕダミーＤＰ２ｃ３１、第２のＣｕダミーＤＰ２ｃ３２、第２のＣｕダミーＤＰ２ｃ３３により形成されている。また、第３のガードリング３６ｄは、２つの第２のＣｕダミーＤＰ２ｄ３１、第２のＣｕダミーＤＰ２ｄ３２によりに形成されている。
これにより、半導体装置６００ａに内部クラックやチッピングが発生したとしても、半導体装置６００ａは、より確実に内部クラックやチッピングを止めることができる。
また、第３のガードリング３６ａ、第３のガードリング３６ｂは、例えば、図４７では、内部クラックＩＣがスクライブラインＳＬに対して垂直に入るようになっていたが、第９の実施形態は、これに限定されるものではない。
図５３Ａに、本技術の第９の実施形態の半導体装置において、内部クラックＩＣ５が、第３のガードリング３８ａ、第３のガードリング３８ｂ、及び第３のガードリング３８ｃに対して斜めに入る例を示し、図５３Ｂに、第３のガードリング３９ａ、第３のガードリング３９ｂの形状を変更した例を示す。
図５３Ａに示すように、第３のガードリング３８ａは、３つの第２のＣｕダミー（第２のＣｕダミーＴ１１１、第２のＣｕダミーＴ１１２など）により形成されている。また、第３のガードリング３８ｂは、３つの第２のＣｕダミー（第２のＣｕダミーＴ１１３など）によりに形成されている。第３のガードリング３８ｃは、３つの第２のＣｕダミー（第２のＣｕダミーＴ１１４など）により形成されている。内部クラックＩＣ５は、第３のガードリング３８ａ、第３のガードリング３８ｂ、及び第３のガードリング３８ｃを形成する複数の第２のＣｕダミーに対し（即ち、スクライブラインに対してＳＬ）、斜めに入っている。
内部クラックＩＣ５が斜めに入る場合、一般的には、内部クラック領域ＩＣＡ５は、幅が狭くなることが想定される。この場合、内部クラックＩＣ５は、隣り合う第３のガードリング３８同士、即ち、第３のガードリング３８ａ、第３のガードリング３８ｂの間をすり抜けることが考えられる。
そこで、左右の隣り合う第３のガードリング３８ａ、第３のガードリング３８ｂの後列（図５３中で一番左側の第３のガードリング３８ｃ）が、例えば、スクライブラインＳＬに沿って、隣り合う第３のガードリング３８同士（例えば、第３のガードリング３８ａと第３のガードリング３８ｂ）の間を重複して覆うように形成されていてもよい。
これにより、図４８Ａでは、第２のＣｕダミーＴ３（ＤＰ２ｂ３１）が内部クラックＩＣ１を止めるようになっていたが、図５３Ａでは、第２のＣｕダミーＴ１１４を含む第３のガードリング３８ｃを形成することにより、斜めに内部クラックＩＣ５が発生した場合でも、第３のガードリング３８ｃの第２のＣｕダミーＴ１１４が内部クラックの進行を止めることができる。
また、第３のガードリングは、チップ内領域ＣＡのデザインルールと同一のルールが適用されるため、そのデザインルールが許容する範囲内であれば、第３のガードリングの形状を変更させることもできる。
例えば、図５３Ｂに示すように、第３のガードリング３９ａ及び第３のガードリング３９ｂは、デザインルールが許容する範囲内で、第３のガードリング３９ａ、第３のガードリング３９ｂを形成する複数の第２のＣｕダミーの形状を変更することができる。図５３Ｂに示す第３のガードリング３９ａは、３つの第２のＣｕダミーＴ２１、第２のＣｕダミーＴ２２、第２のＣｕダミーＴ２３の形状により構成されている。また、第３のガードリング３９ｂは、３つの第２のＣｕダミーＴ３１、第２のＣｕダミーＴ３２、第２のＣｕダミーＴ３３の形状により構成されている。
より正確には、デザインルールでは被覆率が規定されているため、被覆率が許容する範囲であれば、第３のガードリング３９ａ及び第３のガードリング３９ｂの形状を任意に変更することができる。
＜１１．第１０の実施形態（半導体装置の例８）＞
本技術に係る第１０の実施形態の半導体装置は、第９の実施形態の半導体装置において、ガードリングユニットとスクライブラインとの間に、第４のガードリングと第５のガードリングと、を更に備え、第４のガードリングが、第１の接合面と第２の接合面とに形成され、第５のガードリングが、第２の半導体基板に形成され、第１のガードリングと、第４のガードリングと、第５のガードリングとが、この順で階段状に形成され、第５のガードリングが、第１のガードリングよりもスクライブラインの近い位置に形成される、半導体装置である。
本技術に係る第１０の実施形態の半導体装置によれば、例えば、内部クラックが発生したとき、第１のガードリング、第４のガードリング、及び第５のガードリングが階段状に形成されているため、意図的に半導体装置の表面に内部クラックをチッピングさせることができ、半導体装置の品質の信頼性を向上させることができる。
図５４に、本技術に係る第１０の実施形態の半導体装置の一例を示す。図５４Ａに、本技術に係る半導体装置６００ｂに内部クラックＩＣ６が発生した場合を示し、図５４Ｂに、本技術に係る半導体装置６００ｂを個片化した半導体装置６００ｃを示す。なお、特に断りがない限り、「上」とは図５４中の上方向を意味し、「右」とは、図５４中の右方向を意味する。
図５４に示すように、本技術に係る第１０の実施形態の半導体装置６００ｂは、第９の実施形態の半導体装置６００において、ガードリングユニット３５ａ、ガードリングユニット３５ｂ、ガードリングユニット３５ｃ、ガードリングユニット３５ｄ、ガードリングユニット３５ｅ、及びガードリングユニット３５ｆ、を備えている。
また、半導体装置６００ｂは、ガードリングユニット３５ａとスクライブラインＳＬとの間に、第４のガードリング４１ｇ、第４のガードリング４１ｈ、第４のガードリング４１ｉ、及び第４のガードリング４１ｊと、第５のガードリング５１ａ、第５のガードリング５１ｂ、第５のガードリング５１ｃ、第５のガードリング５１ｄ、第５のガードリング５１ｅ、及び第５のガードリング５１ｆと、を更に備えている。
第４のガードリング４１ｇ、第４のガードリング４１ｈ、第４のガードリング４１ｉ、及び第４のガードリング４１ｊは、第１の接合面ＦＳと第２の接合面ＳＳとに形成されている。また、第５のガードリング５１ａ、第５のガードリング５１ｂ、第５のガードリング５１ｃ、第５のガードリング５１ｄ、第５のガードリング５１ｅ、及び第５のガードリング５１ｆは、第２の半導体基板２７０に形成されている。
そして、第１のガードリング１１ａ、第１のガードリング１１ｂ、第１のガードリング１１ｃ、第１のガードリング１１ｄ、第１のガードリング１１ｅ、及び第１のガードリング１１ｆと、第４のガードリング４１ｇ、第４のガードリング４１ｈ、第４のガードリング４１ｉ、及び第４のガードリング４１ｊと、第５のガードリング５１ａ、第５のガードリング５１ｂ、第５のガードリング５１ｃ、第５のガードリング５１ｄ、第５のガードリング５１ｅ、及び第５のガードリング５１ｆとが、この順で階段状に形成されている。
また、第５のガードリング５１ａ、第５のガードリング５１ｂ、第５のガードリング５１ｃ、第５のガードリング５１ｄ、第５のガードリング５１ｅ、及び第５のガードリング５１ｆが、第１のガードリング１１ａ、第１のガードリング１１ｂ、第１のガードリング１１ｃ、第１のガードリング１１ｄ、第１のガードリング１１ｅ、及び第１のガードリング１１ｆよりもスクライブラインＳＬの近い位置に形成されている。
なお、第４のガードリング４１ｇ、第４のガードリング４１ｈ、第４のガードリング４１ｉ、及び第４のガードリング４１ｊは、それぞれ複数の第２のＣｕダミーから形成されている。また、第５のガードリング５１ａ、第５のガードリング５１ｂ、第５のガードリング５１ｃ、第５のガードリング５１ｄ、第５のガードリング５１ｅ、及び第５のガードリング５１ｆも、それぞれ複数の第２のＣｕダミーから形成されている。
これにより、半導体装置６００ｂに内部クラックＩＣ６が発生したとき、内部クラックＩＣ６は、第５のガードリング５１ａと第４のガードリング４１ｇとを介して、第１のガードリング１１ａから半導体装置６００ｂの表面に出力される。なお、第１のガードリング１１ａは、ガードリングユニット３５ａに含まれ、第１の半導体基板１７０に形成されている。
本技術に係る第１０の実施形態の半導体装置６００ｂによれば、内部クラックＩＣ６が発生しても、階段状に形成された、第４のガードリング４１ｇと第５のガードリング５１ａとガードリングユニット３５ａとにより、半導体装置６００ｂの表面にチッピングとして出力することができるので、半導体装置６００ｂの検査が容易となり、半導体装置６００ｂの品質を向上させることができる。
また、図５４Ｂに示すように、半導体装置６００ｂを個片化しても、半導体装置６００ｃは、ガードリングユニット３５ａが内部クラックＩＣ６の進行を止めることができるので、半導体装置６００ｃの品質を向上させることができる。特に、半導体装置６００ｃの表面で視覚的に容易に判断することができるので、検査効率を高めることができる。
次に、半導体装置の内層で内部クラックの進行が止まる場合について説明する。
図５５に、本技術に係る第１０の実施形態の半導体装置の一例を示す。図５５Ａに、本技術に係る半導体装置６００ｄに内部クラックＩＣ７が発生した場合を示し、図５５Ｂに、本技術に係る半導体装置６００ｄを個片化した半導体装置６００ｅを示した説明図である。なお、特に断りがない限り、「上」とは図５５中の上方向を意味し、「下」とは、図５５中の下方向を意味する。
本技術に係る第１０の実施形態の半導体装置６００ｄが、第１０の実施形態の半導体装置６００ｂと異なる点は、ガードリングユニット３５ａ、ガードリングユニット３５ｂ、ガードリングユニット３５ｃ、ガードリングユニット３５ｄ、ガードリングユニット３５ｅ、ガードリングユニット３５ｆ、ガードリングユニット３５ｈ、ガードリングユニット３５ｉ、ガードリングユニット３５ｊ、ガードリングユニット３５ｋ、及びガードリングユニット３５ｌの外側に、第４のガードリング４１ｋと、第６のガードリング６１ｃと、を更に備えている点である。なお、第４のガードリング４１ｋ、第６のガードリング６１ｃは、複数の第２のＣｕダミーから形成されている。
すなわち、半導体装置６００ｄは、第１の半導体基板１７０ａと第２の半導体基板２７０ａにおいて、ガードリング全体で階段状を形成しているが、第６のガードリング６１ｃが、第２のガードリング２１ｇよりもスクライブラインＳＬに近い位置に配置されている。
この場合、第４のガードリング４１ａと第６のガードリング６１ｃとが逆さまの階段状となっているため、内部クラックＩＣ７が発生した場合、内部クラックＩＣ７をチッピングとして半導体装置６００ｄの表面に出現しづらくなっている。
例えば、図５５Ｂに示すように、半導体装置６００ｄを個片化した場合、内部クラックＩＣ７は、半導体装置６００ｅの内部で止まりやすくなる。この場合、半導体装置６００ｅの表面にはチッピングが出現していないので、良品判定を行うことが難しい。そのため、別途、特殊な検査装置を使用して検査が必要となり、製造コストが高くなる。
このため、本技術に係る第１０の実施形態の半導体装置６００ｂでは、ガードリングユニット３５ａの外側に、第４のガードリング４１ｇ、第４のガードリング４１ｈ、第４のガードリング４１ｉ、第４のガードリング４１ｊと、第５のガードリング５１ａ、第５のガードリング５１ｂ、第５のガードリング５１ｃ、第５のガードリング５１ｄ、第５のガードリング５１ｅ、第５のガードリング５１ｆと、を更に備えている。半導体装置６００ｂは、第１のガードリング１１ａと、第４のガードリング４１ｇと、第５のガードリング５１ａとが、この順で階段状に形成され、第５のガードリング５１ａが、第１のガードリング１１ａよりもスクライブラインＳＬの近い位置に形成されている。
本技術に係る第１０の実施形態の半導体装置６００ｂによれば、内部クラックＩＣ７が発生しても、ガードリングユニット３５ａが半導体装置６００ｂの表面にチッピングとして出力させることができるので、半導体装置６００ｂの検査が容易となり、半導体装置６００ｂの品質を向上させることができる。
＜１２．電子装置に関する第１１の実施形態＞
本技術に係る第１１の実施形態の電子機器は、半導体装置が搭載されて、当該半導体装置が、第１の半導体基板と、第２の半導体基板と、第１のガードリングと、第２のガードリングと、第３のガードリングとを有する少なくとも１つのガードリングユニットと、を備え、第１の半導体基板と第２の半導体基板とが、第１の半導体基板の第１の接合面と第２の半導体基板の第２の接合面とによって接合され、第１のガードリングが、第１の半導体基板に形成され、第２のガードリングが、第２の半導体基板に形成され、第３のガードリングが、第１の接合面と第２の接合面とに形成される、電子機器である。また、本技術に係る第１１の実施形態の電子機器は、本技術に係る第１乃至第１０の実施形態の半導体装置が搭載された電子機器でもよい。
＜１３．本技術を適用した半導体装置の使用例＞
図５６は、イメージセンサとしての本技術に係る第１から第１０の実施形態の半導体装置の使用例を示す図である。
上述した第１から第１０の実施形態の半導体装置は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングするさまざまなケースに使用することができる。すなわち、図５６に示すように、例えば、鑑賞の用に供される画像を撮影する鑑賞の分野、交通の分野、家電の分野、医療・ヘルスケアの分野、セキュリティの分野、美容の分野、スポーツの分野、農業の分野等において用いられる装置（例えば、上述した第１１の実施形態の電子装置）に、第１から第１０の実施形態の半導体装置を使用することができる。
具体的には、鑑賞の分野においては、例えば、デジタルカメラやスマートフォン、カメラ機能付きの携帯電話機等の、鑑賞の用に供される画像を撮影するための装置に、第１から第１０の実施形態の半導体装置を使用することができる。
交通の分野においては、例えば、自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置に、第１から第１０の実施形態の半導体装置を使用することができる。
家電の分野においては、例えば、ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビ受像機や冷蔵庫、エアーコンディショナ等の家電に供される装置で、第１から第１０の実施形態の半導体装置を使用することができる。
医療・ヘルスケアの分野においては、例えば、内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置に、第１から第１０の実施形態の半導体装置を使用することができる。
セキュリティの分野においては、例えば、防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置に、第１から第１０の実施形態の半導体装置を使用することができる。
美容の分野においては、例えば、肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置に、第１から第１０の実施形態の半導体装置を使用することができる。
スポーツの分野において、例えば、スポーツ用途等向けのアクションカメラやウェアラプルカメラ等の、スポーツの用に供される装置に、第１から第１０の実施形態の半導体装置を使用することができる。
農業の分野においては、例えば、畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置に、第１から第１０の実施形態の半導体装置を使用することができる。
次に、本技術に係る第１から第１０の実施形態の半導体装置の使用例を具体的に説明する。例えば、上述で説明をした半導体装置は、例えばデジタルスチルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話など、撮像機能を備えたあらゆるタイプの電子機器に適用することができる。図５７に、その一例として、電子機器１０２（カメラ）の概略構成を示す。この電子機器１０２は、例えば静止画または動画を撮影可能なビデオカメラであり、固体撮像装置１０１と、光学系（光学レンズ）３１０と、シャッタ装置３１１と、固体撮像装置１０１およびシャッタ装置３１１を駆動する駆動部３１３と、信号処理部３１２とを有する。
光学系３１０は、被写体からの像光（入射光）を固体撮像装置１０１の画素部１０１ａへ導くものである。この光学系３１０は、複数の光学レンズから構成されていてもよい。シャッタ装置３１１は、固体撮像装置１０１への光照射期間および遮光期間を制御するものである。駆動部３１３は、固体撮像装置１０１の転送動作およびシャッタ装置３１１のシャッタ動作を制御するものである。信号処理部３１２は、固体撮像装置１０１から出力された信号に対し、各種の信号処理を行うものである。信号処理後の映像信号Ｄoutは、メモリなどの記憶媒体に記憶されるか、あるいは、モニタ等に出力される。
＜１４．内視鏡手術システムへの応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
図５８は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図５８では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
図５９は、図５８に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００や、カメラヘッド１１１０２（の撮像部１１４０２）等に適用され得る。具体的には、本開示の固体撮像装置１１１は、撮像部１０４０２に適用することができる。内視鏡１１１００や、カメラヘッド１１１０２（の撮像部１１４０２）等に本開示に係る技術を適用することにより、歩留まりを向上させ、製造に係るコストを低減させることが可能となる。
ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
＜１５．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図６０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図６０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図６０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図６１は、撮像部１２０３１の設置位置の例を示す図である。
図６１では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図６１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。具体的には、本開示の固体撮像装置１１１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、歩留まりを向上させ、製造に係るコストを低減させることが可能となる。
なお、本技術は、上述した実施形態及び応用例に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
また、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。
また、本技術は、以下のような構成を取ることができる。
（１）第１の半導体基板と、
第２の半導体基板と、
第１のガードリングと、第２のガードリングと、第３のガードリングとを有する少なくとも１つのガードリングユニットと、を備え、
前記第１の半導体基板と前記第２の半導体基板とが、前記第１の半導体基板の第１の接合面と前記第２の半導体基板の第２の接合面とによって接合され、
前記第１のガードリングが、前記第１の半導体基板に形成され、
前記第２のガードリングが、前記第２の半導体基板に形成され、
前記第３のガードリングが、前記第１の接合面と前記第２の接合面とに形成される、半導体装置。
（２）前記ガードリングユニットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインの内側に設けられ、
前記第３のガードリングが、連続的に形成される、前記（１）に記載の半導体装置。
（３）少なくとも２つの前記ガードリングユニットが、半導体装置の周囲の少なくとも一部に形成される、少なくとも１つの電源パッドの開口部を囲うように設けられる、前記（１）又は（２）に記載の半導体装置。
（４）少なくとも３つの前記ガードリングユニットが、半導体装置の周囲の少なくとも一部を囲むように形成される、前記（１）乃至（３）のいずれか１つに記載の半導体装置。（５）前記ガードリングユニットが、メタルで形成されている、前記（１）乃至（４）のいずれか１つに記載の半導体装置。
（６）前記ガードリングユニットが、配線層を覆っている、前記（１）乃至（５）のいずれか１つに記載の半導体装置。
（７）前記第１のガードリングが、溝部を有し、
前記溝部が、溝状に形成され、
前記溝部の内側にバリアメタル材料が施されている、前記（１）乃至（６）のいずれか１つに記載の半導体装置。
（８）少なくとも１つのＣｕダミーを更に備え、
前記Ｃｕダミーが、前記ガードリングユニットの外周に形成され、前記第１の接合面と前記第２の接合面とに形成される、前記（１）乃至（７）のいずれか１つに記載の半導体装置。
（９）スリットを更に備え、
前記スリットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインとその内側に形成される前記ガードリングユニットとの間に設けられ、ダイシングする方向に沿って前記第１の接合面と前記第２の接合面とを貫通する、前記（１）乃至（８）のいずれか１つに記載の半導体装置。
（１０）スリットと、
少なくとも１つのＣｕダミーと、を更に備え、
前記Ｃｕダミーが、前記ガードリングユニットの外周に沿って形成され、前記第１の接合面と前記第２の接合面とに形成されるとともに、
前記スリットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインとその内側に形成される前記ガードリングユニットとの間に設けられ、ダイシングする方向に沿って前記第１の接合面と前記第２の接合面とを貫通する、前記（１）乃至（７）のいずれか１つに記載の半導体装置。
（１１）前記ガードリングユニットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインの内側に沿って設けられ、
前記第３のガードリングが、非連続的に形成される、前記（１）乃至（１０）のいずれか１つに記載の半導体装置。
（１２）前記ガードリングユニットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインの内側に設けられ、
前記第１のガードリングが、非連続的に形成される、前記（１）乃至（１１）のいずれか１つに記載の半導体装置。
（１３）左右に互い隣り合う少なくとも２つの前記ガードリングユニットを備え、
前記少なくとも２つの前記ガードリングユニットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインの方向に沿ってその内側に並列し、
前記隣り合うガードリングユニットの前記第３のガードリングが、前記スクライブラインに沿って非連続的に形成され、
左右の隣り合う前記第３のガードリング同士が、非対称である、前記（１）乃至（１２）のいずれか１つに記載の半導体装置。
（１４）前記ガードリングユニットと前記スクライブラインとの間に、第４のガードリングと第５のガードリングと、を更に備え、
前記第４のガードリングが、前記第１の接合面と前記第２の接合面とに形成され、
前記第５のガードリングが、前記第２の半導体基板に形成され、
前記第１のガードリングと、前記第４のガードリングと、前記第５のガードリングとが、この順で階段状に形成され、
前記第５のガードリングが、前記第１のガードリングよりも前記スクライブラインの近い位置に形成される、前記（１）乃至（１３）のいずれか１つに記載の半導体装置。
（１５）前記第１の半導体基板と前記第２の半導体基板に、
前記スクライブラインの内側に形成された第１の領域と、
前記スクライブラインの内側に形成されるとともに前記第１の領域の外側に形成された第２の領域とが、設けられ、
前記第１の領域又は前記第２の領域の少なくともいずれか一方に、前記隣り合うガードリングユニットが形成される、前記（１）乃至（１４）のいずれか１つに記載の半導体装置。
（１６）半導体装置が搭載されて、
当該半導体装置が、
第１の半導体基板と、
第２の半導体基板と、
第１のガードリングと、第２のガードリングと、第３のガードリングとを有する少なくとも１つのガードリングユニットと、を備え、
前記第１の半導体基板と前記第２の半導体基板とが、前記第１の半導体基板の第１の接合面と前記第２の半導体基板の第２の接合面とによって接合され、
前記第１のガードリングが、前記第１の半導体基板に形成され、
前記第２のガードリングが、前記第２の半導体基板に形成され、
前記第３のガードリングが、前記第１の接合面と前記第２の接合面とに形成される、電子機器。
１、５００、５５０、６００ 半導体装置
１０ 第１の半導体基板
１１ 第１のガードリング
２０ 第２の半導体基板
２１ 第２のガードリング
３０ ガードリングユニット
３１ 第３のガードリング
４０、４１、４１ａ 電源パッド
７０、７１ 層間絶縁膜
ＡＴ１、ＡＴ２、ＡＴ３、ＡＴ４、ＡＴ５ 開口部
ＣＳ クラックストッパー領域
ＤＴ１、ＤＴ２、ＤＴ３ 溝部
ＤＰ１、ＤＰ２、ＤＰ３ Ｃｕダミー
ＧＲ ガードリング領域
ＦＳ 第１の接合面
ＳＳ 第２の接合面
ＳＲ シールリング領域
ＳＴ スリット
ＳＬ、ＳＬ１、ＳＬ２ スクライブライン

Claims (16)

  1. 第１の半導体基板と、
    第２の半導体基板と、
    第１の配線部と、第２の配線部と、第３の配線部とを有する領域と、を備え、
    前記第１の半導体基板と前記第２の半導体基板とが、前記第１の半導体基板の第１の面と前記第２の半導体基板の第２の面とによって接合され、
    前記第１の配線部が、前記第１の半導体基板に形成され、
    前記第２の配線部が、前記第２の半導体基板に形成され、
    前記第３の配線部が、
    前記第１の面側に形成された第１の部分と、
    前記第２の面側に形成され前記第１の部分と接合された第２の部分と、
    を有し、
    スリットを更に備え、
    前記スリットが、少なくとも、半導体装置の側面と前記領域との間で前記第１及び第２の半導体基板の接合界面を貫通し、
    前記第１の配線部は、第１のガードリングであり、
    前記第２の配線部は、第２のガードリングであり、
    前記第３の配線部は、第３のガードリングである、半導体装置。
  2. 前記側面が、スクライブラインと一致する、請求項１に記載の半導体装置。
  3. 少なくとも１つの配線部を更に備え、
    前記配線部は、
    前記第１の面側に形成された第１の部分と、
    前記第２の面側に形成され該第１の部分と接合された第２の部分と、
    を有する、請求項１又は２に記載の半導体装置。
  4. 前記配線部は、ダミー配線部である、請求項３に記載の半導体装置。
  5. 前記配線部は、Ｃｕからなる、請求項３又は４に記載の半導体装置。
  6. 前記領域は、前記第１～第３のガードリングを含むガードリングユニットを少なくとも１つ有する、請求項１～５のいずれか１項に記載の半導体装置。
  7. 前記ガードリングユニットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインの内側に設けられ、
    前記第３のガードリングが、連続的に形成される、請求項６に記載の半導体装置。
  8. 少なくとも２つの前記ガードリングユニットが、半導体装置の周囲の少なくとも一部に形成される、少なくとも１つの電源パッドの開口部を囲うように設けられる、請求項６に記載の半導体装置。
  9. 少なくとも３つの前記ガードリングユニットが、半導体装置の周囲の少なくとも一部を囲むように形成される、請求項６に記載の半導体装置。
  10. 前記ガードリングユニットが、メタルで形成されている、請求項６に記載の半導体装置。
  11. 前記ガードリングユニットが、配線層を覆っている、請求項６に記載の半導体装置。
  12. 前記第１のガードリングが、溝部を有し、
    前記溝部が、溝状に形成され、
    前記溝部の内側にバリアメタル材料が施されている、請求項６に記載の半導体装置。
  13. 少なくとも１つのＣｕダミーを更に備え、
    前記Ｃｕダミーが、前記ガードリングユニットの外周に形成され、前記第１の面と前記第２の面とに形成される、請求項６に記載の半導体装置。
  14. 前記ガードリングユニットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインの内側に沿って設けられ、
    前記第３のガードリングが、非連続的に形成される、請求項６に記載の半導体装置。
  15. 前記ガードリングユニットが、半導体装置の周囲の少なくとも一部を囲むように形成されるスクライブラインの内側に設けられ、
    前記第１のガードリングが、非連続的に形成される、請求項６に記載の半導体装置。
  16. 請求項１～１５のいずれか１項に記載の半導体装置が搭載されている、電子機器。
JP2023074475A 2018-12-04 2023-04-28 半導体装置、及び電子機器 Active JP7472366B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023074475A JP7472366B2 (ja) 2018-12-04 2023-04-28 半導体装置、及び電子機器

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018227498A JP7273488B2 (ja) 2018-12-04 2018-12-04 半導体装置、及び電子機器
JP2023074475A JP7472366B2 (ja) 2018-12-04 2023-04-28 半導体装置、及び電子機器

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2018227498A Division JP7273488B2 (ja) 2018-12-04 2018-12-04 半導体装置、及び電子機器

Publications (2)

Publication Number Publication Date
JP2023100787A JP2023100787A (ja) 2023-07-19
JP7472366B2 true JP7472366B2 (ja) 2024-04-22

Family

ID=69056093

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2018227498A Active JP7273488B2 (ja) 2018-12-04 2018-12-04 半導体装置、及び電子機器
JP2023074475A Active JP7472366B2 (ja) 2018-12-04 2023-04-28 半導体装置、及び電子機器

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2018227498A Active JP7273488B2 (ja) 2018-12-04 2018-12-04 半導体装置、及び電子機器

Country Status (5)

Country Link
US (2) US11869853B2 (ja)
JP (2) JP7273488B2 (ja)
CN (1) CN112655084B (ja)
TW (1) TWI860310B (ja)
WO (1) WO2020116449A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11749609B2 (en) * 2018-06-29 2023-09-05 Sony Semiconductor Solutions Corporation Semiconductor device and method of manufacturing semiconductor device
JP7273488B2 (ja) 2018-12-04 2023-05-15 ソニーセミコンダクタソリューションズ株式会社 半導体装置、及び電子機器
JP7417393B2 (ja) * 2019-09-27 2024-01-18 キヤノン株式会社 半導体装置及び半導体ウエハ
KR102878146B1 (ko) * 2020-08-18 2025-10-31 삼성전자주식회사 이미지 센서
KR102916276B1 (ko) * 2020-09-02 2026-01-22 에스케이하이닉스 주식회사 3차원 구조의 반도체 장치
JP7702788B2 (ja) 2021-01-22 2025-07-04 キヤノン株式会社 光電変換装置、その製造方法及び機器
KR20230045973A (ko) * 2021-09-29 2023-04-05 삼성전자주식회사 리세스 영역을 갖는 반도체 칩
JP2023116095A (ja) 2022-02-09 2023-08-22 キオクシア株式会社 半導体装置
JP7757223B2 (ja) 2022-03-24 2025-10-21 キオクシア株式会社 メモリデバイス
WO2024042996A1 (ja) * 2022-08-26 2024-02-29 ソニーセミコンダクタソリューションズ株式会社 積層基板及び半導体装置
KR20240057523A (ko) * 2022-10-24 2024-05-03 삼성전자주식회사 반도체 패키지
JP2024127035A (ja) * 2023-03-08 2024-09-20 ソニーセミコンダクタソリューションズ株式会社 半導体装置
JP2025026143A (ja) * 2023-08-10 2025-02-21 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332344A (ja) 2005-05-26 2006-12-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2009021528A (ja) 2007-07-13 2009-01-29 Toshiba Corp 半導体装置
JP2010161367A (ja) 2009-01-07 2010-07-22 Taiwan Semiconductor Manufacturing Co Ltd ダイ、スタック構造、及びシステム
US20110068435A1 (en) 2009-09-18 2011-03-24 Russell Hudson Semiconductor Chip with Crack Deflection Structure
JP2012033894A (ja) 2010-06-30 2012-02-16 Canon Inc 固体撮像装置
JP2015029047A (ja) 2013-07-05 2015-02-12 ソニー株式会社 固体撮像装置およびその製造方法、並びに電子機器
WO2016185883A1 (ja) 2015-05-18 2016-11-24 ソニー株式会社 半導体装置および撮像装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7445966B2 (en) 2005-06-24 2008-11-04 International Business Machines Corporation Method and structure for charge dissipation during fabrication of integrated circuits and isolation thereof
JP5156324B2 (ja) 2007-10-10 2013-03-06 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5235378B2 (ja) 2007-10-24 2013-07-10 パナソニック株式会社 半導体装置
JP5532867B2 (ja) * 2009-11-30 2014-06-25 ソニー株式会社 固体撮像装置及びその製造方法、並びに固体撮像素子の製造方法及び半導体装置
JP2012178496A (ja) 2011-02-28 2012-09-13 Sony Corp 固体撮像装置、電子機器、半導体装置、固体撮像装置の製造方法
JP5919653B2 (ja) 2011-06-09 2016-05-18 ソニー株式会社 半導体装置
JP2015032663A (ja) 2013-08-01 2015-02-16 株式会社東芝 固体撮像装置
US9972603B2 (en) * 2015-12-29 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Seal-ring structure for stacking integrated circuits
JP6444914B2 (ja) 2016-03-02 2018-12-26 東芝メモリ株式会社 半導体装置
JP2019153675A (ja) * 2018-03-02 2019-09-12 ルネサスエレクトロニクス株式会社 固体撮像装置およびその製造方法
US10629592B2 (en) * 2018-05-25 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via design for stacking integrated circuits
JP7273488B2 (ja) 2018-12-04 2023-05-15 ソニーセミコンダクタソリューションズ株式会社 半導体装置、及び電子機器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332344A (ja) 2005-05-26 2006-12-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2009021528A (ja) 2007-07-13 2009-01-29 Toshiba Corp 半導体装置
JP2010161367A (ja) 2009-01-07 2010-07-22 Taiwan Semiconductor Manufacturing Co Ltd ダイ、スタック構造、及びシステム
US20110068435A1 (en) 2009-09-18 2011-03-24 Russell Hudson Semiconductor Chip with Crack Deflection Structure
JP2012033894A (ja) 2010-06-30 2012-02-16 Canon Inc 固体撮像装置
JP2015029047A (ja) 2013-07-05 2015-02-12 ソニー株式会社 固体撮像装置およびその製造方法、並びに電子機器
WO2016185883A1 (ja) 2015-05-18 2016-11-24 ソニー株式会社 半導体装置および撮像装置

Also Published As

Publication number Publication date
JP7273488B2 (ja) 2023-05-15
US11869853B2 (en) 2024-01-09
US20240006349A1 (en) 2024-01-04
US20220028804A1 (en) 2022-01-27
US12354976B2 (en) 2025-07-08
TW202029849A (zh) 2020-08-01
WO2020116449A1 (en) 2020-06-11
CN112655084B (zh) 2024-10-18
CN112655084A (zh) 2021-04-13
JP2023100787A (ja) 2023-07-19
JP2020092146A (ja) 2020-06-11
TWI860310B (zh) 2024-11-01

Similar Documents

Publication Publication Date Title
JP7472366B2 (ja) 半導体装置、及び電子機器
KR102625900B1 (ko) 반도체 소자 및 그 제조 방법 및 전자 기기
JP7544602B2 (ja) 撮像素子
US11616090B2 (en) Solid-state imaging element and imaging device
US11069637B2 (en) Semiconductor device, manufacturing method, and electronic device
US11804502B2 (en) Solid-state imaging element and imaging device
US11784147B2 (en) Semiconductor device and manufacturing method of semiconductor device
US20220231057A1 (en) Imaging device
US11329092B2 (en) Semiconductor device, manufacturing method of semiconductor device, and electronic equipment
JP7520499B2 (ja) 半導体素子および電子機器
WO2024071309A1 (ja) 撮像素子、電子機器
US20240170511A1 (en) Semiconductor chip and manufacturing method therefor, semiconductor device and manufacturing method therefor, and electronic device
US12598827B2 (en) Solid-state imaging device and manufacturing method therefor
US12160650B2 (en) Sensor package, method of manufacturing the same, and imaging device
US20230238407A1 (en) Solid-state imaging device, method of manufacturing the same, and electronic device
US20240213290A1 (en) Semiconductor chip, method for manufacturing the same, and electronic device
WO2024024573A1 (ja) 撮像装置及び電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230428

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20231227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240312

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240410

R150 Certificate of patent or registration of utility model

Ref document number: 7472366

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150