JP7473435B2 - Discharge Circuit - Google Patents
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Description
本発明は、放電回路に関する。 The present invention relates to a discharge circuit.
特許文献1には、残留電荷を放電する放電回路が記載されている。特許文献1記載の放電回路は、抵抗とMOSトランジスタとが直列回路を構成し、この直列回路が電源回路の出力端子とグランドとの間に接続されている。この放電回路では、MOSトランジスタがオンになると、残留電荷が抵抗及びMOSトランジスタを経由してグランドに放電される。
MOSトランジスタは、短絡故障する場合がある。特許文献1記載の放電回路では、MOSトランジスタが短絡故障した場合に、電源回路が電力を出力していると、電流が電源回路から抵抗及びMOSトランジスタを経由してグランドに常時流れるので、無駄な損失電力が常時発生することになる。従って、MOSトランジスタの短絡故障を検出できることが望まれる。
MOS transistors may suffer from short-circuit failures. In the discharge circuit described in
本発明は、短絡故障を検出することができる放電回路を提供することを目的とする。 The present invention aims to provide a discharge circuit that can detect short circuit faults.
本発明の一態様の放電回路は、
一端が、コンデンサの高電位側の端子に電気的に接続された、第1抵抗と、
第1端子が、前記第1抵抗の他端に電気的に接続され、第2端子に、前記コンデンサの電荷の放電を行う場合に第1レベルとなり、前記コンデンサの電荷の放電を行わない場合に第2レベルとなる制御信号が入力され、第3端子が、基準電位に電気的に接続された、第1スイッチング素子と、
第1入力端子に、前記コンデンサの電圧に応じた電圧が入力され、第2入力端子に、閾値電圧が入力され、前記コンデンサの電圧に応じた電圧と前記閾値電圧との比較に基づく信号を出力する、コンパレータと、
前記第1スイッチング素子の前記第1端子の電圧に基づいて、前記コンパレータの前記第1入力端子又は前記第2入力端子の電圧を所定電圧に設定する、電圧設定回路と、
を備える、
ことを特徴とする。
The discharge circuit according to one aspect of the present invention comprises:
a first resistor, one end of which is electrically connected to the high potential terminal of the capacitor;
a first switching element having a first terminal electrically connected to the other end of the first resistor, a second terminal to which a control signal is input, the control signal being at a first level when discharging the charge of the capacitor and at a second level when not discharging the charge of the capacitor, and a third terminal electrically connected to a reference potential;
a comparator that receives a voltage corresponding to a voltage of the capacitor at a first input terminal, receives a threshold voltage at a second input terminal, and outputs a signal based on a comparison between the voltage corresponding to the capacitor and the threshold voltage;
a voltage setting circuit that sets a voltage of the first input terminal or the second input terminal of the comparator to a predetermined voltage based on a voltage of the first terminal of the first switching element;
Equipped with
It is characterized by:
前記放電回路において、
前記電圧設定回路は、
前記第1スイッチング素子の前記第1端子の電圧がローレベルである場合に、前記コンパレータの前記第2入力端子の電圧を、前記第1入力端子の電圧よりも高い前記所定電圧に設定する、
ことを特徴とする。
In the discharge circuit,
The voltage setting circuit includes:
when the voltage of the first terminal of the first switching element is at a low level, the voltage of the second input terminal of the comparator is set to the predetermined voltage higher than the voltage of the first input terminal;
It is characterized by:
前記放電回路において、
前記電圧設定回路は、
一端が、電源電位に電気的に接続された、第2抵抗と、
一端が、前記第2抵抗の他端に電気的に接続された、第3抵抗と、
アノードが、前記第3抵抗の他端に電気的に接続され、カソードが、前記第1スイッチング素子の前記第1端子に電気的に接続された、第1ダイオードと、
第1端子が、前記電源電位に電気的に接続され、第2端子が、前記第1抵抗の他端及び前記第2抵抗の一端に電気的に接続された、第2スイッチング素子と、
一端が、前記第2スイッチング素子の第3端子に電気的に接続され、他端が、前記コンパレータの前記第2端子に電気的に接続された、第4抵抗と、
を備える、
ことを特徴とする。
In the discharge circuit,
The voltage setting circuit includes:
a second resistor, one end of which is electrically connected to the power supply potential;
a third resistor, one end of which is electrically connected to the other end of the second resistor;
a first diode having an anode electrically connected to the other end of the third resistor and a cathode electrically connected to the first terminal of the first switching element;
a second switching element having a first terminal electrically connected to the power supply potential and a second terminal electrically connected to the other end of the first resistor and one end of the second resistor;
a fourth resistor, one end of which is electrically connected to the third terminal of the second switching element and the other end of which is electrically connected to the second terminal of the comparator;
Equipped with
It is characterized by:
前記放電回路において、
前記電圧設定回路は、
前記第1スイッチング素子の前記第1端子の電圧がローレベルである場合に、前記コンパレータの前記第1入力端子の電圧を、前記閾値電圧よりも低い前記所定電圧に設定する、
ことを特徴とする。
In the discharge circuit,
The voltage setting circuit includes:
when the voltage of the first terminal of the first switching element is at a low level, the voltage of the first input terminal of the comparator is set to the predetermined voltage lower than the threshold voltage.
It is characterized by:
前記放電回路において、
前記電圧設定回路は、
アノードが、前記コンパレータの前記第1端子に電気的に接続され、カソードが、前記第1スイッチング素子の前記第1端子に電気的に接続された、第2ダイオード
を備える、
ことを特徴とする。
In the discharge circuit,
The voltage setting circuit includes:
a second diode having an anode electrically connected to the first terminal of the comparator and a cathode electrically connected to the first terminal of the first switching element;
It is characterized by:
本発明の一態様の放電回路は、短絡故障を検出することができるという効果を奏する。 The discharge circuit of one aspect of the present invention has the effect of being able to detect short circuit faults.
以下に、本発明の放電回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。 Below, an embodiment of the discharge circuit of the present invention will be described in detail with reference to the drawings. Note that the present invention is not limited to this embodiment.
<全体構成>
図1は、第1の実施の形態を利用した回路の全体構成を示す図である。回路100は、車両に搭載されることが例示されるが、本開示はこれに限定されない。回路100は、高圧バッテリ101と、DCDCコンバータ102と、回路103と、を含む。
<Overall composition>
1 is a diagram showing an overall configuration of a circuit using the first embodiment. The
高圧バッテリ101は、高電位側の出力端子101aから高電位側の電位Vi+を出力し、低電位側の出力端子101bから低電位側の電位Vi-を出力する。電位Vi-は、基準電位(例えば、接地電位)であっても良い。
The high-voltage battery 101 outputs a high-potential side potential Vi+ from the high-potential
DCDCコンバータ102の高電位側の入力端子102aは、スイッチSW1を介して、高圧バッテリ101の出力端子101aに電気的に接続されている。DCDCコンバータ102の低電位側の入力端子102bは、スイッチSW2を介して、高圧バッテリ101の出力端子101bに電気的に接続されている。
The high-
DCDCコンバータ102は、コンデンサC1と、電力変換回路110と、放電回路1と、を含む。
The DC-
コンデンサC1は、入力端子102a及び入力端子102bに入力される電圧Viを安定化させる。電力変換回路110は、電圧Viを異なる直流電圧に変換して、高電位側の出力端子102c及び低電位側の出力端子102dから出力する。
Capacitor C1 stabilizes the voltage Vi input to
回路103の高電位側の入力端子103aは、スイッチSW1を介して、高圧バッテリ101の出力端子101aに電気的に接続されている。回路103の低電位側の入力端子103bは、スイッチSW2を介して、高圧バッテリ101の出力端子101bに電気的に接続されている。回路103は、コンデンサC2を含む。コンデンサC2は、入力端子103a及び入力端子103bに入力される電圧Viを安定化させる。回路103は、インバータが例示されるが、本開示はこれに限定されない。
The high-
DCDCコンバータ102と回路103とは、並列接続されている。従って、コンデンサC1とコンデンサC2とは、並列接続されている。
The DC-
放電回路1は、外部の制御回路から入力される制御信号に基づいて、コンデンサC1及びC2に蓄電された電荷を放電する。外部の制御回路は、DSP(Digital Signal Processor)、CPU(Central Processing Unit)が例示されるが、本開示はこれに限定されない。
<第1の実施の形態及び比較例>
以下、第1の実施の形態について説明するが、第1の実施の形態の理解を容易にするため、先に比較例について説明する。
First embodiment and comparative example
The first embodiment will be described below, but in order to facilitate understanding of the first embodiment, a comparative example will be described first.
(比較例)
図2は、比較例の放電回路の回路構成を示す図である。図2では、並列接続されたコンデンサC1とコンデンサC2とを、1個のコンデンサとして示している。
Comparative Example
Fig. 2 is a diagram showing a circuit configuration of a discharge circuit of a comparative example, in which the parallel-connected capacitors C1 and C2 are shown as one capacitor.
放電回路120は、電圧Viが予め定められた電圧以上の場合には、フォトカプラを構成する発光ダイオードPCaを発光させない。放電回路120は、電圧Viが予め定められた電圧より低い場合には、発光ダイオードPCaを発光させる。つまり、放電回路120は、低電圧検出機能を有しており、発光ダイオードPCaの光は、低電圧検出信号の役割を有している。
When the voltage Vi is equal to or higher than a predetermined voltage, the
放電回路120は、外部の制御回路から入力される制御信号Sがローレベルの場合には、コンデンサC1及びC2に蓄電された電荷を放電しない。放電回路120は、制御信号Sがハイレベルの場合には、コンデンサC1及びC2に蓄電された電荷を放電する。
When the control signal S input from an external control circuit is at a low level, the
制御信号Sは、フォトカプラを介して放電回路120に入力されても良い。
The control signal S may be input to the
放電回路120は、抵抗R1からR7までと、コンパレータCMPと、トランジスタQ1と、を含む。
The
抵抗R1及びR2は、電位Vi+と電位Vi-との間に直列に接続されている。抵抗R1と抵抗R2との接続点は、コンパレータCMPの非反転入力端子に電気的に接続されている。つまり、コンパレータCMPの非反転入力端子には、電圧Viを抵抗R1及びR2で抵抗分圧した電圧が入力される。 The resistors R1 and R2 are connected in series between the potential Vi+ and the potential Vi-. The connection point between the resistors R1 and R2 is electrically connected to the non-inverting input terminal of the comparator CMP. In other words, the voltage Vi divided by the resistors R1 and R2 is input to the non-inverting input terminal of the comparator CMP.
抵抗R3及びR4は、電源電位Vccと電位Vi-との間に直列に接続されている。抵抗R3と抵抗R4との接続点は、コンパレータCMPの反転入力端子に電気的に接続されている。つまり、コンパレータCMPの反転入力端子には、電源電位Vccと電位Vi-との間の電圧を抵抗R3及びR4で抵抗分圧した電圧が入力される。 Resistors R3 and R4 are connected in series between the power supply potential Vcc and potential Vi-. The connection point between resistors R3 and R4 is electrically connected to the inverting input terminal of comparator CMP. In other words, the voltage between the power supply potential Vcc and potential Vi- is divided by resistors R3 and R4 and input to the inverting input terminal of comparator CMP.
コンパレータCMPの反転入力端子に入力される電圧は、電源電位Vccが一定であるので、一定である。一方、コンパレータCMPの非反転入力端子に入力される電圧は、電圧Viが変動するので、変動する。 The voltage input to the inverting input terminal of the comparator CMP is constant because the power supply potential Vcc is constant. On the other hand, the voltage input to the non-inverting input terminal of the comparator CMP fluctuates because the voltage Vi fluctuates.
抵抗R1からR4までの抵抗値は、電圧Viが予め定められた電圧以上の場合に、コンパレータCMPの非反転入力端子に入力される電圧が反転入力端子に入力される電圧よりも高くなり、電圧Viが予め定められた電圧より低い場合に、非反転入力端子に入力される電圧が反転入力端子に入力される電圧よりも低くなるように、設定される。 The resistance values of resistors R1 to R4 are set so that when voltage Vi is equal to or greater than a predetermined voltage, the voltage input to the non-inverting input terminal of comparator CMP is higher than the voltage input to the inverting input terminal, and when voltage Vi is lower than the predetermined voltage, the voltage input to the non-inverting input terminal is lower than the voltage input to the inverting input terminal.
コンパレータCMPの反転入力端子に入力される一定の電圧が、本開示の「閾値電圧」の一例に相当する。コンパレータCMPの非反転入力端子が、本開示の「第1端子」の一例に相当する。コンパレータCMPの反転入力端子が、本開示の「第2端子」の一例に相当する。 The constant voltage input to the inverting input terminal of the comparator CMP corresponds to an example of a "threshold voltage" in this disclosure. The non-inverting input terminal of the comparator CMP corresponds to an example of a "first terminal" in this disclosure. The inverting input terminal of the comparator CMP corresponds to an example of a "second terminal" in this disclosure.
コンパレータCMPは、非反転入力端子に入力される電圧が反転入力端子に入力される閾値電圧以上の場合には、ハイレベルの電圧を出力する。コンパレータCMPは、非反転入力端子に入力される電圧が反転入力端子に入力される閾値電圧より低い場合には、ローレベルの電圧を出力する。 The comparator CMP outputs a high-level voltage when the voltage input to the non-inverting input terminal is equal to or greater than the threshold voltage input to the inverting input terminal. The comparator CMP outputs a low-level voltage when the voltage input to the non-inverting input terminal is lower than the threshold voltage input to the inverting input terminal.
抵抗R5の一端は、電源電位Vccに電気的に接続されている。抵抗R6の一端は、抵抗R5の他端に電気的に接続されている。抵抗R6の他端は、コンパレータCMPの出力端子に電気的に接続されている。発光ダイオードPCaのアノードは、抵抗R6の一端に電気的に接続されている。発光ダイオードPCaのカソードは、抵抗R6の他端に電気的に接続されている。つまり、発光ダイオードPCaには、電源電位VccとコンパレータCMPの出力電位との間の電圧を抵抗R5及びR6で抵抗分圧した電圧が入力される。 One end of resistor R5 is electrically connected to the power supply potential Vcc. One end of resistor R6 is electrically connected to the other end of resistor R5. The other end of resistor R6 is electrically connected to the output terminal of comparator CMP. The anode of light-emitting diode PCa is electrically connected to one end of resistor R6. The cathode of light-emitting diode PCa is electrically connected to the other end of resistor R6. In other words, a voltage obtained by dividing the voltage between the power supply potential Vcc and the output potential of comparator CMP by resistors R5 and R6 is input to light-emitting diode PCa.
コンパレータCMPの出力電位がハイレベルの場合(電圧Viが予め定められた電圧以上の場合)には、発光ダイオードPCaには電圧が掛からず、発光ダイオードPCaは発光しない。一方、コンパレータCMPの出力電位がローレベルの場合(電圧Viが予め定められた電圧より低い場合)には、発光ダイオードPCaに電圧が掛かり、発光ダイオードPCaは発光する。 When the output potential of the comparator CMP is at a high level (when the voltage Vi is equal to or higher than a predetermined voltage), no voltage is applied to the light-emitting diode PCa, and the light-emitting diode PCa does not emit light. On the other hand, when the output potential of the comparator CMP is at a low level (when the voltage Vi is lower than a predetermined voltage), a voltage is applied to the light-emitting diode PCa, and the light-emitting diode PCa emits light.
放電抵抗である抵抗R7の一端は、コンデンサC1及びC2の高電位側の端子に電気的に接続されている。トランジスタQ1のドレインは、抵抗R7の他端に電気的に接続されている。トランジスタQ1のソースは、電位Vi-に電気的に接続されている。 One end of resistor R7, which is a discharge resistor, is electrically connected to the high potential terminals of capacitors C1 and C2. The drain of transistor Q1 is electrically connected to the other end of resistor R7. The source of transistor Q1 is electrically connected to potential Vi-.
本開示では、トランジスタQ1は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)としたが、本開示はこれに限定されない。トランジスタQ1は、バイポーラトランジスタであっても良い。 In this disclosure, the transistor Q1 is a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but the disclosure is not limited to this. The transistor Q1 may be a bipolar transistor.
抵抗R7が、本開示の「第1抵抗」の一例に相当する。トランジスタQ1が、本開示の「第1スイッチング素子」の一例に相当する。トランジスタQ1のドレイン又はコレクタが、本開示の「第1端子」の一例に相当する。トランジスタQ1のゲート又はベースが、本開示の「第2端子」の一例に相当する。トランジスタQ1のソース又はエミッタが、本開示の「第3端子」の一例に相当する。 Resistor R7 corresponds to an example of a "first resistor" in this disclosure. Transistor Q1 corresponds to an example of a "first switching element" in this disclosure. The drain or collector of transistor Q1 corresponds to an example of a "first terminal" in this disclosure. The gate or base of transistor Q1 corresponds to an example of a "second terminal" in this disclosure. The source or emitter of transistor Q1 corresponds to an example of a "third terminal" in this disclosure.
制御信号Sがローレベルの場合には、トランジスタQ1はオフ状態になるので、コンデンサC1及びC2に蓄電された電荷は放電されない。制御信号Sがハイレベルの場合には、トランジスタQ1はオン状態になるので、コンデンサC1及びC2に蓄電された電荷が抵抗R7及びトランジスタQ1を経由して放電される。なお、コンデンサC1及びC2に蓄電された電荷が放電される場合には、スイッチSW1及びSW2がオフに制御される。 When the control signal S is at a low level, the transistor Q1 is turned off, and the charge stored in the capacitors C1 and C2 is not discharged. When the control signal S is at a high level, the transistor Q1 is turned on, and the charge stored in the capacitors C1 and C2 is discharged via the resistor R7 and the transistor Q1. When the charge stored in the capacitors C1 and C2 is discharged, the switches SW1 and SW2 are controlled to be turned off.
放電回路120では、トランジスタQ1が短絡故障した場合に、高圧バッテリ101が電圧Viを出力していると、電流が高圧バッテリ101から抵抗R7及びトランジスタQ1を経由して常時流れるので、無駄な損失電力が常時発生することになる。従って、トランジスタQ1の短絡故障を検出できることが望まれる。
In the
(第1の実施の形態)
図3は、第1の実施の形態の放電回路の回路構成を示す図である。
(First embodiment)
FIG. 3 is a diagram showing a circuit configuration of the discharge circuit according to the first embodiment.
第1の実施の形態の放電回路1の構成要素のうち、比較例の放電回路120と同一の構成要素については、同一の参照符号を付して、説明を省略する。
The components of the
放電回路1は、比較例の放電回路120と比較して、電圧設定回路2を更に含む点で異なる。
電圧設定回路2は、抵抗R11からR13までと、ダイオードD1と、トランジスタQ2と、を含む。
The
抵抗R11の一端は、電源電位Vccに電気的に接続されている。抵抗R12の一端は、抵抗R11の他端に電気的に接続されている。ダイオードD1のアノードは、抵抗R12の他端に電気的に接続されている。ダイオードD1のカソードは、トランジスタQ1のドレインに電気的に接続されている。トランジスタQ2のエミッタは、電源電位Vccに電気的に接続されている。トランジスタQ2のベースは、抵抗R11と抵抗R12との接続点に電気的に接続されている。抵抗R13の一端は、トランジスタQ2のコレクタに電気的に接続されている。抵抗R13の他端は、コンパレータCMPの反転入力端子に電気的に接続されている。 One end of resistor R11 is electrically connected to the power supply potential Vcc. One end of resistor R12 is electrically connected to the other end of resistor R11. The anode of diode D1 is electrically connected to the other end of resistor R12. The cathode of diode D1 is electrically connected to the drain of transistor Q1. The emitter of transistor Q2 is electrically connected to the power supply potential Vcc. The base of transistor Q2 is electrically connected to the connection point between resistor R11 and resistor R12. One end of resistor R13 is electrically connected to the collector of transistor Q2. The other end of resistor R13 is electrically connected to the inverting input terminal of comparator CMP.
抵抗R11が、本開示の「第2抵抗」の一例に相当する。抵抗R12が、本開示の「第3抵抗」の一例に相当する。抵抗R13が、本開示の「第4抵抗」の一例に相当する。ダイオードD1が、本開示の「第1ダイオード」の一例に相当する。トランジスタQ2が、本開示の「第2スイッチング素子」の一例に相当する。 Resistor R11 corresponds to an example of a "second resistor" in the present disclosure. Resistor R12 corresponds to an example of a "third resistor" in the present disclosure. Resistor R13 corresponds to an example of a "fourth resistor" in the present disclosure. Diode D1 corresponds to an example of a "first diode" in the present disclosure. Transistor Q2 corresponds to an example of a "second switching element" in the present disclosure.
第1の実施の形態では、トランジスタQ2は、バイポーラトランジスタとしたが、本開示はこれに限定されない。トランジスタQ2は、MOSFETであっても良い。トランジスタQ2のエミッタ又はソースが、本開示の「第1端子」の一例に相当する。トランジスタQ2のベース又はゲートが、本開示の「第2端子」の一例に相当する。トランジスタQ2のコレクタ又はドレインが、本開示の「第3端子」の一例に相当する。 In the first embodiment, the transistor Q2 is a bipolar transistor, but the present disclosure is not limited to this. The transistor Q2 may be a MOSFET. The emitter or source of the transistor Q2 corresponds to an example of a "first terminal" in the present disclosure. The base or gate of the transistor Q2 corresponds to an example of a "second terminal" in the present disclosure. The collector or drain of the transistor Q2 corresponds to an example of a "third terminal" in the present disclosure.
制御信号Sがローレベルの場合(コンデンサC1及びC2に蓄電された電荷を放電しない場合)、且つ、トランジスタQ1が短絡故障していない場合、トランジスタQ1のドレインの電位は電位Vi+になるので、ダイオードD1は非導通状態になる。これにより、トランジスタQ2のベースの電位は電源電位Vccになるので、トランジスタQ2はオフ状態になる。従って、コンパレータCMPの反転入力端子の電圧は、閾値電圧のまま維持される。 When the control signal S is at a low level (when the charge stored in the capacitors C1 and C2 is not discharged) and when the transistor Q1 is not short-circuited, the drain potential of the transistor Q1 becomes the potential Vi+, and the diode D1 becomes non-conductive. As a result, the base potential of the transistor Q2 becomes the power supply potential Vcc, and the transistor Q2 becomes off. Therefore, the voltage of the inverting input terminal of the comparator CMP remains at the threshold voltage.
制御信号Sがローレベルの場合(コンデンサC1及びC2に蓄電された電荷を放電しない場合)、且つ、トランジスタQ1が短絡故障している場合、トランジスタQ1のドレインの電位は電位Vi-になるので、ダイオードD1は導通状態になる。これにより、トランジスタQ2のベースの電位は、電源電位Vccと電位Vi-との間の電圧を抵抗R11及び抵抗R12で抵抗分圧した電位になるので、トランジスタQ2はオン状態になる。これにより、コンパレータCMPの反転入力端子の電圧は、抵抗R13を介して、電源電位Vccにプルアップされる。従って、コンパレータCMPは、非反転入力端子に入力される電圧にかかわらず、ローレベルの電圧を出力する。これにより、発光ダイオードPCaは、発光する。 When the control signal S is at a low level (when the charge stored in the capacitors C1 and C2 is not discharged) and when the transistor Q1 is short-circuited, the drain potential of the transistor Q1 becomes the potential Vi-, and the diode D1 becomes conductive. As a result, the base potential of the transistor Q2 becomes the potential obtained by dividing the voltage between the power supply potential Vcc and the potential Vi- by the resistors R11 and R12, and the transistor Q2 becomes ON. As a result, the voltage of the inverting input terminal of the comparator CMP is pulled up to the power supply potential Vcc via the resistor R13. Therefore, the comparator CMP outputs a low-level voltage regardless of the voltage input to the non-inverting input terminal. As a result, the light-emitting diode PCa emits light.
つまり、電圧設定回路2は、トランジスタQ1のドレインの電位がローレベルである場合に、コンパレータCMPの反転入力端子の電圧を、非反転入力端子の電圧よりも高い電圧に設定する。
In other words, when the drain potential of transistor Q1 is at a low level,
外部の制御回路は、電圧Viが供給されているにもかかわらず、発光ダイオードPCaが発光(低電圧検出)するので、トランジスタQ1が短絡故障していると判定することができる。例えば、外部の制御回路は、トランジスタQ1が短絡故障していることを車両に通知することができる。 The external control circuit can determine that transistor Q1 has a short-circuit fault because light-emitting diode PCa emits light (low voltage detection) even though voltage Vi is being supplied. For example, the external control circuit can notify the vehicle that transistor Q1 has a short-circuit fault.
以上説明したように、放電回路1は、トランジスタQ1が短絡故障した場合に、発光ダイオードPCaを発光させることができる。これにより、放電回路1は、トランジスタQ1の短絡故障を検出することができる。
As described above, the
また、放電回路1は、コンパレータCMPを、低電圧検出と短絡故障検出とで共用できるので、回路素子を抑制できるとともに、配線数を抑制できる。
In addition, the
<第2の実施の形態>
図4は、第2の実施の形態の放電回路の回路構成を示す図である。
Second Embodiment
FIG. 4 is a diagram showing a circuit configuration of a discharge circuit according to the second embodiment.
第2の実施の形態の放電回路1Aの構成要素のうち、比較例の放電回路120又は第1の実施の形態の放電回路1と同一の構成要素については、同一の参照符号を付して、説明を省略する。
The components of the
放電回路1Aは、比較例の放電回路120と比較して、電圧設定回路3を更に含む点で異なる。
電圧設定回路3は、ダイオードD2を含む。
The
ダイオードD2のアノードは、コンパレータCMPの非反転入力端子に電気的に接続されている。ダイオードD2のカソードは、トランジスタQ1のドレインに電気的に接続されている。 The anode of diode D2 is electrically connected to the non-inverting input terminal of comparator CMP. The cathode of diode D2 is electrically connected to the drain of transistor Q1.
ダイオードD2が、本開示の「第2ダイオード」の一例に相当する。 Diode D2 corresponds to an example of the "second diode" of this disclosure.
制御信号Sがローレベルの場合(コンデンサC1及びC2に蓄電された電荷を放電しない場合)、且つ、トランジスタQ1が短絡故障していない場合、トランジスタQ1のドレインの電位は電位Vi+になるので、ダイオードD2は非導通状態になる。従って、コンパレータCMPの非反転入力端子の電圧は、電圧Viを抵抗R1及びR2で抵抗分圧した電圧のまま維持される。 When the control signal S is at a low level (when the charge stored in the capacitors C1 and C2 is not discharged) and the transistor Q1 is not short-circuited, the drain potential of the transistor Q1 becomes the potential Vi+, and the diode D2 becomes non-conductive. Therefore, the voltage of the non-inverting input terminal of the comparator CMP remains at the voltage obtained by resistively dividing the voltage Vi by the resistors R1 and R2.
制御信号Sがローレベルの場合(コンデンサC1及びC2に蓄電された電荷を放電しない場合)、且つ、トランジスタQ1が短絡故障している場合、トランジスタQ1のドレインの電位は電位Vi-になるので、ダイオードD2は導通状態になる。これにより、コンパレータCMPの非反転入力端子の電圧は、基準電位にプルダウンされる。従って、コンパレータCMPは、非反転入力端子に入力される閾値電圧にかかわらず、ローレベルの電圧を出力する。これにより、発光ダイオードPCaは、発光する。 When the control signal S is at a low level (when the charge stored in the capacitors C1 and C2 is not discharged) and when the transistor Q1 has a short-circuit fault, the drain potential of the transistor Q1 becomes potential Vi-, and the diode D2 becomes conductive. This causes the voltage of the non-inverting input terminal of the comparator CMP to be pulled down to the reference potential. Therefore, the comparator CMP outputs a low-level voltage regardless of the threshold voltage input to the non-inverting input terminal. This causes the light-emitting diode PCa to emit light.
つまり、電圧設定回路3は、トランジスタQ1のドレインの電位がローレベルである場合に、コンパレータCMPの非反転入力端子の電圧を、反転入力端子の電圧よりも低い電圧に設定する。
In other words, when the drain potential of transistor Q1 is at a low level, the
外部の制御回路は、電圧Viが供給されているにもかかわらず、発光ダイオードPCaが発光(低電圧検出)するので、トランジスタQ1が短絡故障していると判定することができる。例えば、外部の制御回路は、トランジスタQ1が短絡故障していることを車両に通知することができる。 The external control circuit can determine that transistor Q1 has a short-circuit fault because light-emitting diode PCa emits light (low voltage detection) even though voltage Vi is being supplied. For example, the external control circuit can notify the vehicle that transistor Q1 has a short-circuit fault.
以上説明したように、放電回路1Aは、トランジスタQ1が短絡故障した場合に、発光ダイオードPCaを発光させることができる。これにより、放電回路1Aは、トランジスタQ1の短絡故障を検出することができる。
As described above, the
また、放電回路1Aは、コンパレータCMPを、低電圧検出と短絡故障検出とで共用できるので、回路素子を抑制できるとともに、配線数を抑制できる。
In addition, the
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。 Although several embodiments of the present invention have been described, these embodiments are presented as examples and are not intended to limit the scope of the invention. These embodiments can be embodied in various other forms, and various omissions, substitutions, and modifications can be made without departing from the gist of the invention. These embodiments and their modifications are within the scope of the invention and its equivalents as set forth in the claims, as well as the scope and gist of the invention.
1、1A、120 放電回路
2、3 電圧設定回路
101 高圧バッテリ
102 DCDCコンバータ
SW1、SW2 スイッチ
R1、R2、R3、R4、R5、R6、R7、R11、R12、R13 抵抗
D1、D2 ダイオード
CMP コンパレータ
C1、C2 コンデンサ
PCa 発光ダイオード
Q1、Q2 トランジスタ
1, 1A, 120
Claims (5)
第1端子が、前記第1抵抗の他端に電気的に接続され、第2端子に、前記コンデンサの電荷の放電を行う場合に第1レベルとなり、前記コンデンサの電荷の放電を行わない場合に第2レベルとなる制御信号が入力され、第3端子が、基準電位に電気的に接続された、第1スイッチング素子と、
第1入力端子に、前記コンデンサの電圧に応じた電圧が入力され、第2入力端子に、閾値電圧が入力され、前記コンデンサの電圧に応じた電圧と前記閾値電圧との比較に基づく信号を出力する、コンパレータと、
前記第1スイッチング素子の前記第1端子の電圧に基づいて、前記コンパレータの前記第1入力端子又は前記第2入力端子の電圧を所定電圧に設定する、電圧設定回路と、
を備える、
ことを特徴とする、放電回路。 a first resistor, one end of which is electrically connected to the high potential terminal of the capacitor;
a first switching element having a first terminal electrically connected to the other end of the first resistor, a second terminal to which a control signal is input, the control signal being at a first level when discharging the charge of the capacitor and at a second level when not discharging the charge of the capacitor, and a third terminal electrically connected to a reference potential;
a comparator that receives a voltage corresponding to a voltage of the capacitor at a first input terminal, receives a threshold voltage at a second input terminal, and outputs a signal based on a comparison between the voltage corresponding to the capacitor voltage and the threshold voltage;
a voltage setting circuit that sets a voltage of the first input terminal or the second input terminal of the comparator to a predetermined voltage based on a voltage of the first terminal of the first switching element;
Equipped with
A discharge circuit comprising:
前記第1スイッチング素子の前記第1端子の電圧がローレベルである場合に、前記コンパレータの前記第2入力端子の電圧を、前記第1入力端子の電圧よりも高い前記所定電圧に設定する、
ことを特徴とする、請求項1に記載の放電回路。 The voltage setting circuit includes:
when the voltage of the first terminal of the first switching element is at a low level, the voltage of the second input terminal of the comparator is set to the predetermined voltage higher than the voltage of the first input terminal;
2. The discharge circuit according to claim 1 .
一端が、電源電位に電気的に接続された、第2抵抗と、
一端が、前記第2抵抗の他端に電気的に接続された、第3抵抗と、
アノードが、前記第3抵抗の他端に電気的に接続され、カソードが、前記第1スイッチング素子の前記第1端子に電気的に接続された、第1ダイオードと、
第1端子が、前記電源電位に電気的に接続され、第2端子が、前記第1抵抗の他端及び前記第2抵抗の一端に電気的に接続された、第2スイッチング素子と、
一端が、前記第2スイッチング素子の第3端子に電気的に接続され、他端が、前記コンパレータの前記第2端子に電気的に接続された、第4抵抗と、
を備える、
ことを特徴とする、請求項2に記載の放電回路。 The voltage setting circuit includes:
a second resistor, one end of which is electrically connected to the power supply potential;
a third resistor, one end of which is electrically connected to the other end of the second resistor;
a first diode having an anode electrically connected to the other end of the third resistor and a cathode electrically connected to the first terminal of the first switching element;
a second switching element having a first terminal electrically connected to the power supply potential and a second terminal electrically connected to the other end of the first resistor and one end of the second resistor;
a fourth resistor, one end of which is electrically connected to the third terminal of the second switching element and the other end of which is electrically connected to the second terminal of the comparator;
Equipped with
3. The discharge circuit according to claim 2 .
前記第1スイッチング素子の前記第1端子の電圧がローレベルである場合に、前記コンパレータの前記第1入力端子の電圧を、前記閾値電圧よりも低い前記所定電圧に設定する、
ことを特徴とする、請求項1に記載の放電回路。 The voltage setting circuit includes:
when the voltage of the first terminal of the first switching element is at a low level, the voltage of the first input terminal of the comparator is set to the predetermined voltage which is lower than the threshold voltage;
2. The discharge circuit according to claim 1 .
アノードが、前記コンパレータの前記第1端子に電気的に接続され、カソードが、前記第1スイッチング素子の前記第1端子に電気的に接続された、第2ダイオード
を備える、
ことを特徴とする、請求項4に記載の放電回路。 The voltage setting circuit includes:
a second diode having an anode electrically connected to the first terminal of the comparator and a cathode electrically connected to the first terminal of the first switching element;
5. The discharge circuit according to claim 4, wherein the discharge circuit comprises:
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