JP7478065B2 - 情報処理装置および情報処理方法 - Google Patents

Description

本発明の実施の形態は、情報処理装置および情報処理方法に関する。

従来、ＦＰＧＡ（Field Programmable Gate Array）とＣＰＵ（Central Processing Unit）を含むシステムを起動する際には、まず、ＦＰＧＡがＲＯＭ（Read Only Memory）から回路情報を読み出して、ＦＰＧＡの内部に論理回路を構成する、いわゆるコンフィギュレーションを行う。そして、コンフィギュレーションが完了した後で、ＣＰＵへのＷａｉｔ信号を解除して、ＣＰＵの起動を行っている（例えば特許文献１）。

しかしながら、ＣＰＵへのＷａｉｔ信号を解除した直後に、ＣＰＵに対して、当該ＣＰＵに実行させるファームウエアの設定を行うと、ＣＰＵが出力するクロック信号が不安定になる場合があった。そして、このクロック信号の不安定さによって、ＣＰＵおよびＦＰＧＡを正常に起動できない場合があった。引用文献１では、このようなクロック信号の不安定さについて、記載も示唆もされていない。

本発明が解決しようとする課題は、安定して起動することができる情報処理装置および情報処理方法を提供することである。

実施の形態の情報処理装置は、ＦＰＧＡとＣＰＵとを含み、コンフィギュレーション実行部と、クロック信号モニタ部と、起動処理部とを備える。コンフィギュレーション実行部は、ＦＰＧＡにコンフィギュレーションデータを書き込む。クロック信号モニタ部は、コンフィギュレーションが完了したことを条件として、前記ＣＰＵが前記ＦＰＧＡに供給したクロック信号が安定しているかを検出する。起動処理部は、前記クロック信号が安定していることを条件として、前記ＣＰＵおよび前記ＦＰＧＡを起動させる。

図１は、実施の形態の情報処理装置の概略構成の一例を示すブロック図である。 図２は、実施の形態の情報処理装置の機能構成の一例を示す機能ブロック図である。 図３は、実施の形態の情報処理装置が行う処理の流れの一例を示すフローチャートである。 図４は、実施の形態の情報処理装置が、起動処理に成功した場合の一例を示すタイムチャートである。 図５は、実施の形態の情報処理装置が、起動処理に失敗した場合の一例を示すタイムチャートである。

以下、図面を参照しながら、本発明の実施の形態である情報処理装置１０について説明する。

（情報処理装置の概略構成の説明）
図１は、実施の形態の情報処理装置の概略構成の一例を示すブロック図である。情報処理装置１０は、例えば、プリンタ装置やＰＯＳ（Point Of Sales）端末等の電子機器に内蔵されて、当該電子機器の動作を制御する。

情報処理装置１０は、ＣＰＵ１２と、ＦＰＧＡ１４と、リセットＩＣ１６と、ＲＯＭ１８と、ＲＡＭ（Random Access Memory）２０とを備える。

ＣＰＵ１２は、情報処理装置１０を駆動させる基準クロック信号を生成する。生成された基準クロック信号は、図１に非図示のクロックラインを通してＦＰＧＡ１４に供給される。また、ＣＰＵ１２は、ＲＯＭ１８に格納されたファームウエアを読み出して、読み出されたファームウエアを、ＣＰＵ１２が実行可能な状態に設定する。また、ＣＰＵ１２は、設定されたファームウエアを、ＲＯＭ１８に格納された制御プログラムに沿って動作させることによって、情報処理装置１０を動作させる。更に、ＣＰＵ１２は、自身が供給したクロック信号に基づいて、ＦＰＧＡ１４が安定したクロック信号を生成したかを検出する。そして、ＦＰＧＡ１４が安定したクロック信号を生成したことを条件として、ＣＰＵ１２およびＦＰＧＡ１４を起動させる起動処理を行う。

ＦＰＧＡ１４は、ＶＨＤＬ（VHSIC HDL）、Ｖｅｒｉｌоｇ ＨＤＬ等のハードウエア記述言語を用いて、内部の論理回路の構成を任意に書き換えることが可能な集積回路である。ＦＰＧＡ１４を用いて特定の処理を実装すると、ＣＰＵ１２で同じ処理を行う場合と比べて、高速処理が可能である。ＦＰＧＡ１４は、ＲＯＭ１８に格納されたコンフィギュレーションデータを読み出す。そして、ＦＰＧＡ１４は、読み出したコンフィギュレーションデータを、自身の内部に書き込んで論理回路を生成する、いわゆるコンフィギュレーションを行う。また、ＦＰＧＡ１４は、生成された論理回路を動作させることによって、情報処理装置１０に対して、生成された論理回路に応じた動作を行わせる。即ち、情報処理装置１０は、ＣＰＵ１２とＦＰＧＡ１４とが連携することによって動作する。

リセットＩＣ１６は、ＣＰＵ１２とＦＰＧＡ１４のリセット動作を制御する。具体的には、リセットＩＣ１６は、ＣＰＵ１２とＦＰＧＡ１４に対して強制リセットをかける。また、リセットＩＣ１６は、ＣＰＵ１２からのリセット要求に基づいて、ＣＰＵ１２にマニュアルリセットをかける。

ＲＯＭ１８は、ＣＰＵ１２に設定するファームウエアと、ＣＰＵ１２が動作させる制御プログラムと、ＦＰＧＡ１４に書き込まれるコンフィギュレーションデータ等を格納する。なお、ＣＰＵ１２に設定するファームウエアと、ＣＰＵ１２が動作させる制御プログラムと、ＦＰＧＡ１４に書き込まれるコンフィギュレーションデータ等は、内部バスに接続したフラッシュメモリ等の記憶装置に格納されてもよい。

ＲＡＭ２０は、ＣＰＵ１２がＲＯＭ１８から読み出した制御プログラムを格納する。ＲＡＭ２０に格納された制御プログラムは、ＣＰＵ１２によって読み出されて実行される。また、ＲＡＭ２０は、ＣＰＵ１２が制御プログラムを実行する際に、必要に応じて、情報を一時記憶するメモリとして利用される。

次に、図１を用いて、情報処理装置１０を構成する各構成要素間の信号の流れを説明する。

リセットＩＣ１６は、Ｖｃｃ端子１６ｃの電圧をモニタすることによって、情報処理装置１０の電源の投入状態をモニタする。リセットＩＣ１６は、情報処理装置１０の電源が投入されて安定したことを検出すると、／ＲＳＴ端子１６ａから、ＣＰＵ１２とＦＰＧＡ１４に対してリセット信号を出力する。また、リセットＩＣ１６の／ＭＲ端子１６ｂは、ＣＰＵ１２からマニュアルリセット要求信号を受信する。

ＣＰＵ１２のＲＳＴ端子１２ａは、リセットＩＣ１６からリセット信号を受信する。ＣＰＵ１２のＰＯＲＴ＿Ａ端子１２ｂは、リセットＩＣ１６に対して、マニュアルリセット信号を送信する。ＣＰＵ１２のＰＯＲＴ＿Ｂ端子１２ｄは、ＦＰＧＡ１４から、コンフィギュレーションが完了したことを示すＤＯＮＥ信号を受信する。ＣＰＵ１２のＰＯＲＴ＿Ｃ端子１２ｃは、ＦＰＧＡ１４から、ＣＰＵ１２がＦＰＧＡ１４に供給したクロック信号が安定しているか否かを示すＰＬＬ＿ＬОＣＫ信号を受信する。また、ＣＰＵ１２のＢＵＳ端子１２ｅは、ＣＰＵ１２とＦＰＧＡ１４とＲＯＭ１８とＲＡＭ２０とを接続する内部バスを通して、情報処理装置１０を動作させるために必要な情報の送受信を行う。

ＦＰＧＡ１４のＤＯＮＥ端子１４ａは、ＣＰＵ１２に対してＤＯＮＥ信号を送信する。また、ＦＰＧＡ１４のＰＲＯＢ端子１４ｂは、リセットＩＣ１６からリセット信号を受信する。また、ＦＰＧＡ１４のＰＬＬ＿ＬＯＣＫ端子１４ｃは、ＣＰＵ１２に対してＰＬＬ＿ＬОＣＫ信号を送信する。また、ＦＰＧＡ１４のＢＵＳ端子１４ｄは、ＣＰＵ１２とＦＰＧＡ１４とＲＯＭ１８とＲＡＭ２０とを接続する内部バスを通して、情報処理装置１０を動作させるために必要な情報の送受信を行う。

（情報処理装置の機能構成の説明）
図２は、実施の形態の情報処理装置の機能構成の一例を示す機能ブロック図である。ＣＰＵ１２と、ＦＰＧＡ１４と、リセットＩＣ１６とは、ＲＯＭ１８に格納された制御プログラムを実行することによって、図２に示す各機能部位を実現する。

即ち、ＣＰＵ１２は、ＦＰＧＡ状態モニタ部２１と、ファームウエア設定部２２と、クロック信号モニタ部２３と、起動処理部２４と、電源状態モニタ部２５とを実現する。

ＦＰＧＡ状態モニタ部２１は、ＦＰＧＡ１４が出力するＤＯＮＥ信号をモニタすることによって、ＦＰＧＡ１４がコンフィギュレーションを完了したかを判定する。

ファームウエア設定部２２は、ＣＰＵ１２に、ＲＯＭ１８から読み出したファームウエアを書き込むことによって、動作可能な状態に設定する。

クロック信号モニタ部２３は、ＦＰＧＡ１４がコンフィギュレーションを完了したことを条件として、ＣＰＵ１２がＦＰＧＡ１４に供給したクロック信号が安定しているかを検出する。より具体的には、ＣＰＵ１２は、ＦＰＧＡ１４から受信した、ＣＰＵ１２がＦＰＧＡ１４に供給したクロック信号が安定しているか否かを示すＰＬＬ＿ＬＯＣＫ信号の状態に基づいて、クロック信号が安定しているか否かを判定する。ＰＬＬ＿ＬＯＣＫ信号は、ＦＰＧＡ１４が、ＣＰＵ１２から供給されたクロック信号と、当該クロック信号に基づいて、ＦＰＧＡ１４が生成したクロック信号との位相差および周波数差に基づいて生成される。より具体的には、ＣＰＵ１２がＦＰＧＡ１４に供給したクロック信号が安定していると判定されると、ＦＰＧＡ１４は、ＰＬＬ＿ＬＯＣＫ信号をＨｉレベルにする。一方、ＣＰＵ１２がＦＰＧＡ１４に供給したクロック信号が安定していると判定されないと、ＦＰＧＡ１４は、ＰＬＬ＿ＬＯＣＫ信号をＬｏレベルにする。

起動処理部２４は、ＣＰＵ１２がＦＰＧＡ１４に供給したクロック信号が安定していることを条件として、ＣＰＵ１２およびＦＰＧＡ１４を起動させる。また、起動処理部２４は、ＣＰＵ１２がＦＰＧＡ１４に供給したクロック信号が、所定時間に亘って安定しないことを条件として、リセットＩＣ１６に対してマニュアルリセット要求信号を出力する。また、起動処理部２４は、リセットＩＣ１６からのリセット要求を受けて、ＣＰＵ１２にリセットをかける。さらに、起動処理部２４は、リセットＩＣ１６からのリセット解除要求を受けて、ＣＰＵ１２のリセットを解除する。

電源状態モニタ部２５は、ＣＰＵ１２に供給される電源の状態、具体的には、電源が投入されたか、切断されたかをモニタする。

また、ＦＰＧＡ１４は、コンフィギュレーション実行部３１と、動作状態出力部３２と、起動処理部３３と、電源状態モニタ部３４とを実現する。

コンフィギュレーション実行部３１は、ＦＰＧＡ１４に、ＲＯＭ１８から読み出したコンフィギュレーションデータを書き込む。

動作状態出力部３２は、ＦＰＧＡ１４がコンフィギュレーションを完了したことを示すＤＯＮＥ信号と、ＣＰＵ１２がＦＰＧＡ１４に供給したクロック信号が安定しているか否かを示すＰＬＬ＿ＬＯＣＫ信号とを出力する。

起動処理部３３は、リセットＩＣ１６からのリセット要求を受けて、ＦＰＧＡ１４にリセットをかける。さらに、起動処理部３３は、リセットＩＣ１６からのリセット解除要求を受けて、ＦＰＧＡ１４のリセットを解除する。

電源状態モニタ部３４は、ＦＰＧＡ１４に供給される電源の状態、具体的には、電源が投入されたか、切断されたかをモニタする。

また、リセットＩＣ１６は、電圧モニタ部４１と、強制リセット制御部４２と、マニュアルリセット制御部４３と、リセット解除制御部４４とを実現する。

電圧モニタ部４１は、リセットＩＣ１６に供給される電源の状態、具体的には、電源が投入されたか、切断されたかをモニタする。また、電圧モニタ部４１は、リセットＩＣ１６に供給される電圧レベルが安定しているかをモニタする。

強制リセット制御部４２は、情報処理装置１０の電源が投入されたことを確認すると、ＣＰＵ１２とＦＰＧＡ１４を強制的にリセットさせる。

マニュアルリセット制御部４３は、ＣＰＵ１２が出力するマニュアルリセット要求信号を受けたことを条件として、ＣＰＵ１２とＦＰＧＡ１４をマニュアルリセットさせる。なお、ＣＰＵ１２は、ＦＰＧＡ１４が出力するＰＬＬ＿ＬＯＣＫ信号をモニタすることによって、ＣＰＵ１２がＦＰＧＡ１４に供給したクロック信号が、所定時間に亘って安定しないと認識したことを条件として、マニュアルリセット要求信号を出力する。

リセット解除制御部４４は、ＣＰＵ１２とＦＰＧＡ１４のリセット状態を解除する。

（情報処理装置が行う処理の流れの説明）
図３は、実施の形態の情報処理装置が行う処理の流れの一例を示すフローチャートである。以下、リセットＩＣ１６と、ＦＰＧＡ１４と、ＣＰＵ１２とに分けて、情報処理装置１０が行う処理の流れを説明する。

（リセットＩＣが行う処理の流れの説明）
電圧モニタ部４１は、リセットＩＣ１６の電源が投入されたかを判定する（ステップＳ１１）。リセットＩＣ１６の電源が投入されたと判定される（ステップＳ１１：Ｙｅｓ）とステップＳ１２に進む。一方、リセットＩＣ１６の電源が投入されたと判定されない（ステップＳ１１：Ｎｏ）とステップＳ１１を繰り返す。

ステップＳ１１においてＹｅｓと判定されると、強制リセット制御部４２は、ＣＰＵ１２とＦＰＧＡ１４とを強制的にリセットさせる（ステップＳ１２）。

そして、電圧モニタ部４１は、リセットＩＣ１６に供給される電圧レベルをモニタする（ステップＳ１３）。

電圧モニタ部４１は、リセットＩＣ１６に供給される電圧レベルが適正であるか（安定しているか）を判定する（ステップＳ１４）。リセットＩＣ１６に供給される電圧レベルが適正であると判定される（ステップＳ１４：Ｙｅｓ）とステップＳ１５に進む。一方、リセットＩＣ１６に供給される電圧レベルが適正であると判定されない（ステップＳ１４：Ｎｏ）とステップＳ１３に戻る。

ステップＳ１４においてＹｅｓと判定されると、リセット解除制御部４４は、ＣＰＵ１２とＦＰＧＡ１４とのリセットを解除する（ステップＳ１５）。

マニュアルリセット制御部４３は、ＣＰＵ１２からマニュアルリセットの要求があるかを判定する（ステップＳ１６）。ＣＰＵ１２からマニュアルリセットの要求があると判定される（ステップＳ１６：Ｙｅｓ）とステップＳ１７に進む。一方、ＣＰＵ１２からマニュアルリセットの要求があると判定されない（ステップＳ１６：Ｎｏ）とステップＳ１８に進む。

ステップＳ１６においてＹｅｓと判定されると、マニュアルリセット制御部４３は、ＣＰＵ１２に対してマニュアルリセットをかける指示を出す（ステップＳ１７）。その後、ステップＳ１３に戻る。

一方、ステップＳ１６においてＮｏと判定されると、電圧モニタ部４１は、リセットＩＣ１６の電源が切断されたかを判定する（ステップＳ１８）。リセットＩＣ１６の電源が切断されたと判定される（ステップＳ１８：Ｙｅｓ）と、リセットＩＣ１６は、図３の処理を終了する。一方、リセットＩＣ１６の電源が切断されたと判定されない（ステップＳ１８：Ｎｏ）とステップＳ１６に戻る。

（ＣＰＵが行う処理の流れの説明）
次に、ＣＰＵ１２が行う処理の流れを説明する。まず、電源状態モニタ部２５は、ＣＰＵ１２の電源が投入されたかを判定する（ステップＳ４１）。ＣＰＵ１２の電源が投入されたと判定される（ステップＳ４１：Ｙｅｓ）とステップＳ４２に進む。一方、ＣＰＵ１２の電源が投入されたと判定されない（ステップＳ４１：Ｎｏ）とステップＳ４１を繰り返す。

ステップＳ４１においてＹｅｓと判定されると、起動処理部２４は、ＣＰＵ１２にリセットをかける（ステップＳ４２）。

次に、起動処理部２４は、リセットＩＣ１６からのリセット解除要求を受けて、ＣＰＵ１２のリセットを解除する（ステップＳ４３）。

ＦＰＧＡ状態モニタ部２１は、ＦＰＧＡ１４が出力するＤＯＮＥ信号を受信したかを判定する（ステップＳ４４）。ＦＰＧＡ１４が出力するＤＯＮＥ信号を受信したと判定される（ステップＳ４４：Ｙｅｓ）とステップＳ４５に進む。一方、ＦＰＧＡ１４が出力するＤＯＮＥ信号を受信したと判定されない（ステップＳ４４：Ｎｏ）とステップＳ４４を繰り返す。

ステップＳ４４においてＹｅｓと判定されると、ファームウエア設定部２２は、ＣＰＵ１２が実行するファームウエアを設定する（ステップＳ４５）。

次に、クロック信号モニタ部２３は、ＦＰＧＡ１４が出力するＰＬＬ＿ＬＯＣＫ信号がＨｉレベルであるかを判定する（ステップＳ４６）。ＦＰＧＡ１４が出力するＰＬＬ＿ＬＯＣＫ信号がＨｉレベルであると判定される（ステップＳ４６：Ｙｅｓ）とステップＳ４７に進む。一方、ＦＰＧＡ１４が出力するＰＬＬ＿ＬＯＣＫ信号がＨｉレベルであると判定されない（ステップＳ４６：Ｎｏ）とステップＳ４９に進む。

ステップＳ４６においてＹｅｓと判定されると、起動処理部２４は、ＣＰＵ１２にファームウエアの実行を開始させる（ステップＳ４７）。

次に、電源状態モニタ部２５は、ＣＰＵ１２の電源が切断されたかを判定する（ステップＳ４８）。ＣＰＵ１２の電源が切断されたと判定される（ステップＳ４８：Ｙｅｓ）と、ＣＰＵ１２は、図３の処理を終了する。一方、ＣＰＵ１２の電源が切断されたと判定されない（ステップＳ４８：Ｎｏ）と、ステップＳ４８を繰り返す。

一方、ステップＳ４６においてＮｏと判定されると、クロック信号モニタ部２３は、所定時間が経過したかを判定する（ステップＳ４９）。所定時間が経過したと判定される（ステップＳ４９：Ｙｅｓ）とステップＳ５０に進む。一方、所定時間が経過したと判定されない（ステップＳ４９：Ｎｏ）とステップＳ４６に戻る。

ステップＳ４９においてＹｅｓと判定されると、起動処理部２４は、リセットＩＣ１６に対して、マニュアルリセット要求信号を出力する（ステップＳ５０）。

起動処理部２４は、リセットＩＣ１６からマニュアルリセットをかける指示が出されたかを判定する（ステップＳ５１）。リセットＩＣ１６からマニュアルリセットをかける指示が出されたと判定される（ステップＳ５１：Ｙｅｓ）とステップＳ４２およびステップＳ２２に戻る。一方、リセットＩＣ１６からマニュアルリセットをかける指示が出されたと判定されない（ステップＳ５１：Ｎｏ）と、ステップＳ５１を繰り返す。

このように、ステップＳ５１においてＹｅｓと判定されると、ステップＳ２２に戻る。そして、起動処理部３３は、ＦＰＧＡ１４にリセットをかける。そして、ＦＰＧＡ１４は再起動される。

（ＦＰＧＡが行う処理の流れの説明）
次に、ＦＰＧＡ１４が行う処理の流れを説明する。まず、電源状態モニタ部３４は、ＦＰＧＡ１４の電源が投入されたかを判定する（ステップＳ２１）。ＦＰＧＡ１４の電源が投入されたと判定される（ステップＳ２１：Ｙｅｓ）とステップＳ２２に進む。一方、ＦＰＧＡ１４の電源が投入されたと判定されない（ステップＳ２１：Ｎｏ）とステップＳ２１を繰り返す。

ステップＳ２１においてＹｅｓと判定されると、起動処理部３３は、ＦＰＧＡ１４にリセットをかける（ステップＳ２２）。なお、前記したように、ＣＰＵ１２がステップＳ５１においてマニュアルリセットの指示を受けた場合（ステップＳ５１：Ｙｅｓ）にも、起動処理部３３は、ステップＳ２２において、ＦＰＧＡ１４にリセットをかける。

次に、起動処理部３３は、リセットＩＣ１６からのリセット解除要求を受けて、ＦＰＧＡ１４のリセットを解除する（ステップＳ２３）。

コンフィギュレーション実行部３１は、ＲＯＭ１８からコンフィギュレーションデータを読み出す（ステップＳ２４）。

コンフィギュレーション実行部３１は、読み出されたコンフィギュレーションデータをＦＰＧＡ１４に書き込む（ステップＳ２５）。

コンフィギュレーション実行部３１は、コンフィギュレーションが完了したかを判定する（ステップＳ２６）。コンフィギュレーションが完了したと判定される（ステップＳ２６：Ｙｅｓ）とステップＳ２７に進む。一方、コンフィギュレーションが完了したと判定されない（ステップＳ２６：Ｎｏ）と、ステップＳ２６を繰り返す。

ステップＳ２６においてＹｅｓと判定されると、動作状態出力部３２は、コンフィギュレーションが完了したことを示すＤＯＮＥ信号を出力する（ステップＳ２７）。

動作状態出力部３２は、ＰＬＬ＿ＬＯＣＫがかかっているか、即ち、ＣＰＵ１２がＦＰＧＡ１４に供給したクロック信号が安定しているかを判定する（ステップＳ２８）。ＰＬＬ＿ＬＯＣＫがかかっていると判定される（ステップＳ２８：Ｙｅｓ）とステップＳ２９に進む。一方、ＰＬＬ＿ＬＯＣＫがかかっていると判定されない（ステップＳ２８：Ｎｏ）とステップＳ２８を繰り返す。

ステップＳ２８においてＹｅｓと判定されると、動作状態出力部３２は、ＰＬＬ＿ＬＯＣＫ信号をＨｉレベルにする（ステップＳ２９）。

そして、起動処理部３３は、ＦＰＧＡ１４の動作を開始させる（ステップＳ３０）。

次に、電源状態モニタ部３４は、ＦＰＧＡ１４の電源が切断されたかを判定する（ステップＳ３１）。ＦＰＧＡ１４の電源が切断されたと判定される（ステップＳ３１：Ｙｅｓ）と、ＦＰＧＡ１４は、図３の処理を終了する。一方、ＦＰＧＡ１４の電源が切断されたと判定されない（ステップＳ３１：Ｎｏ）と、ステップＳ３１を繰り返す。

（情報処理装置が起動処理に成功した場合のタイムチャートの説明）
次に、図４を用いて、情報処理装置１０が起動処理に成功した場合のタイムチャートを説明する。図４は、実施の形態の情報処理装置が、起動処理に成功した場合の一例を示すタイムチャートである。

時刻ｔ０において、リセットＩＣ１６が、ＣＰＵ１２とＦＰＧＡ１４のリセットを解除したとする。

リセットが解除されると、ＦＰＧＡ１４は、ＲＯＭ１８からコンフィギュレーションデータを読み出して、コンフィギュレーションを行う。コンフィギュレーションが完了すると、ＦＰＧＡ１４は、時刻ｔ１においてＤＯＮＥ信号を出力する。

ＦＰＧＡ１４は、ＣＰＵ１２から供給されたクロック信号が安定しているか否かを判定する。そして、ＣＰＵ１２から供給されたクロック信号が安定していると判定すると、時刻ｔ２においてＰＬＬ＿ＬＯＣＫ信号をＨｉレベルに変更する。

その後、ＣＰＵ１２は、自身が動作させるファームウエアを設定する。ファームウエアの設定を行うと、ＣＰＵ１２が出力するクロック信号が不安定になる場合がある。図４の例は、時刻ｔ３において、ＣＰＵ１２が出力するクロック信号が不安定になったことを示す。

ＣＰＵ１２が出力するクロック信号が不安定になると、ＦＰＧＡ１４は、ＣＰＵ１２から供給されたクロック信号が不安定であると判定して、時刻ｔ３において、ＰＬＬ＿ＬＯＣＫ信号をＬｏレベルに変更する。

ＦＰＧＡ１４は、再び、ＣＰＵ１２が出力するクロック信号が安定しているかの判定を繰り返す。そして、時刻ｔ４において、ＣＰＵ１２が出力するクロック信号が安定していると判定して、ＰＬＬ＿ＬＯＣＫ信号を再びＨｉレベルに変更する。

以降、ＰＬＬ＿ＬＯＣＫ信号がＨｉレベルを維持する場合に、ＣＰＵ１２とＦＰＧＡ１４は、所定の処理の実行を開始する。

（情報処理装置が起動処理に失敗した場合のタイムチャートの説明）
次に、図５を用いて、情報処理装置１０が起動処理に失敗した場合のタイムチャートを説明する。図５は、実施の形態の情報処理装置が、起動処理に失敗した場合の一例を示すタイムチャートである。

時刻ｔ５において、リセットＩＣ１６が、ＣＰＵ１２とＦＰＧＡ１４のリセットを解除したとする。

リセットが解除されると、ＦＰＧＡ１４は、ＲＯＭ１８からコンフィギュレーションデータを読み出して、コンフィギュレーションを行う。コンフィギュレーションが完了すると、ＦＰＧＡ１４は、時刻ｔ６においてＤＯＮＥ信号を出力する。

ＦＰＧＡ１４は、ＣＰＵ１２から供給されたクロック信号が安定しているか否かを判定する。そして、ＣＰＵ１２から供給されたクロック信号が安定していると判定すると、時刻ｔ７においてＰＬＬ＿ＬＯＣＫ信号をＨｉレベルに変更する。

その後、ＣＰＵ１２は、自身が動作させるファームウエアを設定する。ファームウエアの設定を行うと、ＣＰＵ１２が出力するクロック信号が不安定になる場合がある。図５の例は、時刻ｔ８において、ＣＰＵ１２が出力するクロック信号が不安定になったことを示す。

ＣＰＵ１２が出力するクロック信号が不安定になると、ＦＰＧＡ１４は、ＣＰＵ１２から供給されたクロック信号が不安定であると判定して、時刻ｔ８において、ＰＬＬ＿ＬＯＣＫ信号をＬｏレベルに変更する。

所定時間連続して、ＣＰＵ１２から供給されたクロック信号が不安定である、即ちＰＬＬ＿ＬＯＣＫ信号がＬｏレベルのままであると判定されると、時刻ｔ９において、ＣＰＵ１２は、リセットＩＣ１６に対して、マニュアルリセット要求信号を出力する。図５の時刻ｔ９においてＰＯＲＴ＿Ａ端子１２ｂから出力されるパルス信号が、マニュアルリセット要求信号である。

リセットＩＣ１６は、時刻ｔ９において発生したマニュアルリセット要求信号を受けて、ＣＰＵ１２に対してリセットをかける。このとき、ＦＰＧＡ１４のＤＯＮＥ信号は、コンフィギュレーションが完了していないことを示すＬｏレベルに変更される。即ち、ＦＰＧＡ１４も初期状態に戻る。

時刻ｔ１０において、リセットＩＣ１６は、ＣＰＵ１２とＦＰＧＡ１４のリセットを解除する。

リセットが解除されると、ＦＰＧＡ１４は、再び、ＲＯＭ１８からコンフィギュレーションデータを読み出して、コンフィギュレーションを行う。コンフィギュレーションが完了すると、ＦＰＧＡ１４は、時刻ｔ１１においてＤＯＮＥ信号を出力する。

ＦＰＧＡ１４は、ＣＰＵ１２から供給されたクロック信号が安定しているか否かを判定する。そして、ＣＰＵ１２から供給されたクロック信号が安定していると判定すると、時刻ｔ１２においてＰＬＬ＿ＬＯＣＫ信号をＨｉレベルに変更する。

以降、ＰＬＬ＿ＬＯＣＫ信号がＨｉレベルを維持する場合、ＣＰＵ１２とＦＰＧＡ１４は、所定の処理の実行を開始する。即ち、図５の例では、時刻ｔ９において、リセットＩＣ１６は、ＣＰＵ１２からのマニュアルリセットの要求を受けて、ＣＰＵ１２とＦＰＧＡ１４に対してリセットをかけて、再起動を行わせる。再起動の結果、ＣＰＵ１２から供給されたクロック信号が安定していると判定されると、ＣＰＵ１２とＦＰＧＡ１４は、所定の処理の実行を開始する、一方、再起動の結果、ＣＰＵ１２から供給されたクロック信号が安定していると判定されないと、リセットＩＣ１６は、ＣＰＵ１２からのマニュアルリセットの要求を受けて、ＣＰＵ１２とＦＰＧＡ１４に対してリセットをかけて、再起動を行わせる。

以上説明したように、実施の形態の情報処理装置１０において、コンフィギュレーション実行部３１は、ＦＰＧＡ１４にコンフィギュレーションデータを書き込む。クロック信号モニタ部２３は、コンフィギュレーション実行部３１がコンフィギュレーションを完了したことを条件として、ＣＰＵ１２がＦＰＧＡ１４に供給したクロック信号が安定しているかを検出する。そして、起動処理部２４は、クロック信号が安定していることを条件として、ＣＰＵ１２およびＦＰＧＡ１４を起動させる。したがって、ＣＰＵ１２が出力するクロック信号が不安定になった場合であっても、当該クロック信号が安定するのを待って、ＣＰＵ１２とＦＰＧＡ１４とを確実に起動させることができる。

また、実施の形態の情報処理装置１０において、ＦＰＧＡ状態モニタ部２１は、ＦＰＧＡ１４から出力されるＤＯＮＥ信号の状態に基づいて、コンフィギュレーションが完了したかを判定する。したがって、コンフィギュレーションが完了したことを、確実かつ容易に判定することができる。

また、実施の形態の情報処理装置１０において、クロック信号モニタ部２３は、ＣＰＵ１２がＦＰＧＡ１４に供給したクロック信号と当該ＦＰＧＡ１４で生成されたクロック信号との位相差および周波数差に基づいて、ＣＰＵ１２からＦＰＧＡ１４に供給されるクロック信号が安定しているかを判定する。したがって、クロック信号が安定しているかを、確実かつ容易に判定することができる。

また、実施の形態の情報処理装置１０において、起動処理部２４は、ＣＰＵ１２がＦＰＧＡ１４に供給したクロック信号が、所定時間に亘って安定しないことを条件として、ＣＰＵ１２およびＦＰＧＡ１４にマニュアルリセットをかける。したがって、ＣＰＵ１２が出力するクロック信号が不安定になった場合は、クロック信号が安定するのを待ってから、ＣＰＵ１２とＦＰＧＡ１４を起動することができる。

以上、本発明の実施の形態を説明したが、これらの実施の形態は、いずれも例示であり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…情報処理装置、１２…ＣＰＵ、１４…ＦＰＧＡ、１６…リセットＩＣ、１８…ＲＯＭ、２０…ＲＡＭ、２１…ＦＰＧＡ状態モニタ部、２２…ファームウエア設定部、２３…クロック信号モニタ部、２４，３３…起動処理部、２５，３４…電源状態モニタ部、３１…コンフィギュレーション実行部、３２…動作状態出力部、４１…電圧モニタ部、４２…強制リセット制御部、４３…マニュアルリセット制御部、４４…リセット解除制御部

特開２０１４－１０５４９号公報

Claims (5)

1. ＦＰＧＡとＣＰＵとを含む情報処理装置において、
   前記ＦＰＧＡにコンフィギュレーションデータを書き込むコンフィギュレーション実行部と、
   コンフィギュレーションが完了したことを条件として、前記ＣＰＵが前記ＦＰＧＡに供給したクロック信号が安定しているかを検出するクロック信号モニタ部と、
   前記クロック信号が安定していることを条件として、前記ＣＰＵおよび前記ＦＰＧＡを起動させる起動処理部と、
   を備える情報処理装置。
2. 前記コンフィギュレーションが完了したことは、
   前記ＦＰＧＡから出力される信号の状態に基づいて判定される、
   請求項１に記載の情報処理装置。
3. 前記クロック信号モニタ部は、
   前記ＣＰＵが前記ＦＰＧＡに供給したクロック信号と当該ＦＰＧＡで生成されたクロック信号との位相差および周波数差に基づいて、前記ＣＰＵから前記ＦＰＧＡに供給されるクロック信号が安定しているかを判定する、
   請求項１に記載の情報処理装置。
4. 前記起動処理部は、
   前記ＣＰＵが前記ＦＰＧＡに供給したクロック信号が、所定時間に亘って安定しないことを条件として、前記ＣＰＵおよび前記ＦＰＧＡにマニュアルリセットをかける、
   請求項１から請求項３のいずれか１項に記載の情報処理装置。
5. ＦＰＧＡとＣＰＵとを含むコンピュータに対して、
   前記ＦＰＧＡにコンフィギュレーションデータを読み込ませるコンフィギュレーション処理と、
   コンフィギュレーションが完了したことを条件として、前記ＣＰＵが前記ＦＰＧＡに供給したクロック信号の状態を検出するクロック信号モニタ処理と、
   前記クロック信号が安定していることを条件として、前記ＦＰＧＡおよび前記ＣＰＵを起動させる起動処理と、
   を行わせる情報処理方法。

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