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JP7479643B2 - ３次元メモリアレイ - Google Patents
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Description

本開示は一般に、半導体メモリ及び方法に関し、より具体的には、３次元（３Ｄ）メモリアレイに関する。
メモリデバイスは、通常、コンピュータまたは他の電子デバイスに、内部の半導体集積回路として、及び／または外部の取り外し可能なデバイスとして提供される。揮発性メモリ及び不揮発性メモリを含む多数の異なるタイプのメモリが存在する。揮発性メモリは、データを保持するために電力が必要であり得、揮発性メモリは、数ある中でも、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含み得る。不揮発性メモリは、電力供給のない時も記憶データを保持することで永続的データを提供することができ、不揮発性メモリは、数ある中でも、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、並びに、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、及びプログラム可能導体メモリなどの抵抗可変メモリを含み得る。
メモリデバイスは、高メモリ密度、高信頼性、及び低電力消費を必要とする広範囲な電子的用途の揮発性メモリ及び不揮発性メモリとして、利用することができる。不揮発性メモリは、電子デバイスの中でも特に、例えば、パーソナルコンピュータ、ポータブルメモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、ＭＰ３プレイヤなどの携帯型ミュージックプレイヤ、及びムービープレイヤにおいて使用され得る。
抵抗可変メモリデバイスは、記憶素子（例えば、可変抵抗を有する抵抗メモリ素子）の抵抗状態に基づいてデータを記憶できる抵抗メモリセルを含み得る。したがって、抵抗メモリセルは、抵抗メモリ素子の抵抗レベルを変化させることによって、標的データ状態に対応するデータを記憶するようにプログラムすることができる。特定の時間、正または負の電気パルス（例えば、正または負の電圧パルスまたは電流パルス）等の電界源またはエネルギー源を、セルに（例えば、セルの抵抗メモリ素子に）印加することによって、抵抗メモリセルを（例えば、特定の抵抗状態に対応する）標的データ状態にプログラムすることができる。抵抗メモリセルの状態は、印加された呼掛け電圧に応答してセルを流れる電流を検知することにより、特定され得る。検知された電流は、セルの抵抗レベルに基づいて変化し、セルの状態を示すことができる。
抵抗メモリセルに対して、いくつかのデータ状態（例えば、抵抗状態）のうちの１つを設定することができる。例えば、シングルレベルメモリセル（ＳＬＣ）は、２つの異なるデータ状態のうちの標的とする１つにプログラムすることができる。このデータ状態は、１または０の２値単位によって表すことができ、セルが特定のレベルより上または下の抵抗にプログラムされているかどうかに応じて決まり得る。追加の例として、一部の抵抗メモリセルは、３つ以上のデータ状態（例えば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０及び１１１０）のうちの標的とするものにプログラムすることができる。このようなセルは、マルチステートメモリセル、マルチユニットセル、またはマルチレベルセル（ＭＬＣ）と呼ばれてよい。ＭＬＣは、各セルが１桁よりも大きい桁（例えば、１ビットより大きいもの）を表すことができるため、メモリセルの数を増加させることなく、より高密度のメモリを提供することができる。
本開示のある実施形態による、３次元（３Ｄ）メモリアレイの形成に関連する処理ステップの底面図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの側面図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの上面図を示す。 図４Ａ～４Ｃは、本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの様々な図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの断面図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの断面図を示す。 図７Ａ及び図７Ｂは、本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの様々な図を示す。 本開示のある実施形態による、図７Ａ及び図７Ｂに示す３Ｄメモリアレイのメモリセルを示す。 本開示のある実施形態による、トレンチの一部の上面図を示す。 本開示のある実施形態による、３Ｄメモリアレイの一部の側面図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの側面図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの断面図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの断面図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの断面図を示す。 本開示のある実施形態による、３Ｄメモリアレイの概略を示す。 本開示のある実施形態による、メモリデバイスの形式の装置のブロック図である。
本開示は、３Ｄメモリアレイ、及び３Ｄメモリアレイを処理する方法を含む。多くの実施形態は、千鳥状パターンに配置された複数の導電性コンタクトを含む基板材料、基板材料に形成された第１の絶縁材によって互いに分離される導電性材料の複数の平面を含む。導電性材料の複数の平面のそれぞれは、その中に形成された複数の窪みを含むことができる。第２の絶縁材は、絶縁材と導電性材料を介して蛇行形状に形成することができる。複数の導電ピラーは、導電性材料の複数の平面及び基板に実質的に垂直に延びるように配置することができる。複数の導電ピラーのそれぞれの個々の１つは、導電性コンタクトの異なる個々の１つに連結することができる。カルコゲニド材料は、複数の窪みのそれぞれの個々の１つのカルコゲニド材料が複数の導電ピラーの１つの周りに部分的に形成されるように、複数の窪みに形成することができる。
本開示による３Ｄメモリアレイは、以前の３Ｄメモリアレイと比較して、メモリセルの密度を増加させる（例えば、ビット密度を増加させる）ことができる。例えば、本開示による３Ｄメモリアレイ内の導電線あたりのメモリセルの密度は、以前の３Ｄメモリアレイの密度の２倍であり得る。
本開示による３Ｄメモリアレイは、千鳥状の配置（例えば、六角形の配置）の導電性コンタクト、及び導電性材料と絶縁材の交互の層を貫通する開口部を含む。千鳥状の配置は、誘電体の厚さを維持しながら開口部間の間隔を減らして、３Ｄメモリアレイに印加される電圧（複数可）を維持することができる。
開口部（例えば、トレンチ）は、導電性材料（例えば、導電線材料）と絶縁材との交互の平面を通して形成することができる。トレンチは蛇行形状のトレンチにすることができる。例えば、トレンチは、例えば下の図３に関連して説明されるように、第１の方向の導電性コンタクトの列と整列し、また第１の方向とは反対の第２の方向の導電性コンタクトの隣接する列と整列し得る。トレンチは絶縁材で満たすことができる。トレンチ内の絶縁材は、導電性材料の各平面を２つの部分に分岐させることができる。導電性材料の平面の各々の部分は、異なるアクセス線であり得る。アクセス線は、ワード線とも呼ばれてよく、データ線は、ビット線とも呼ばれてよい。
導電性材料と絶縁材の交互の面を介して、トレンチに沿って複数の開口部を形成することができる。記憶素子材料（例えば、カルコゲニド材料）及び導電ピラーを各開口部に形成することができる。本明細書で説明されているように、トレンチは、３Ｄメモリアレイのメモリセルの数を増やしながらも、３Ｄメモリアレイの各フロアの静電容量を減らし、３Ｄメモリアレイの隣接するフロア間の外乱を減らす。本明細書で使用される場合、３Ｄメモリアレイの「フロア」は、３Ｄメモリアレイの水平面を指す。例えば、導電性材料の平面及び絶縁材の隣接する平面は、３Ｄメモリアレイのフロアであり得る。
金属材料（例えば、ビア）は、開口部に対して直交する向きで導電ピラーに連結されてもよく、その結果、３Ｄメモリアレイの各メモリセルは、３Ｄメモリアレイの導電線の対（例えば、データ線とアクセス線）によって一義的にアドレス指定され得る。例えば、３Ｄメモリアレイの各メモリセルには、可能なアドレスが１つしかない場合がある。例えば、導電ピラーの１つ（例えば、複数のデータ線の１つのデータ線）及び導電性材料の平面の１つの一部（例えば、複数のアクセス線の１つのアクセス線）が挙げられる。
本明細書で使用される場合、「ａ」または「ａｎ」は、何かの１つまたは複数を指すことができ、「複数の」は、そのようなもののうちの２つ以上を指すことができる。例えば、メモリセル（ａ ｍｅｍｏｒｙ ｃｅｌｌ）は、１つまたは複数のメモリセルを指すことができ、複数のメモリセル（ａ ｐｌｕｒａｌｉｔｙ ｏｆ ｍｅｍｏｒｙ ｃｅｌｌｓ）は、２つ以上のメモリセルを指すことができる。さらに、単語「ｍａｙ（し得る）」は、本出願の全体を通して、必須の意味（すなわち、しなければならない）ではなく、許容的な意味（すなわち、する可能性がある、することが可能である）で用いられる。「含む」という用語及びその派生語は、「含むがこれに限定されない」ことを意味する。「連結された」という用語は、直接または間接的に接続されていることを意味し、特に明記されていない限り、ワイヤレス接続を含むことができる。
本明細書の図は、最初の数字（複数可）が図面の図番号に対応し、残りの数字が図面の要素またはコンポーネントを識別する番号付け規則に従う。異なる図面間の類似の要素または構成要素は、類似の数字を使用することで識別されてよい。例えば、１０２は、図１の要素「０２」を指してよく、類似の要素は、図２では２０２と呼ばれてよい。
図１は、本開示のある実施形態による、３Ｄメモリアレイ１００の形成に関連する処理ステップの底面図を示す。図１に示すように、基板材料１０２の平面に複数の導電性コンタクト１０４が形成されている。基板材料１０２は、絶縁材であり得る。例えば、基板材料１０２は、誘電体フィルムなどの誘電体材料であり得る。図１に示されるように、複数の導電性コンタクト１０４は、六角形のパターンなどの千鳥状パターンで配置することができる。例えば、複数の導電性コンタクト１０４の個々の１つは、６つの他の導電性コンタクト１０４によって取り囲まれ得る。
本明細書で使用される場合、「千鳥状パターン」は、一方向に互いに隣接しているが、別の方向には隣接していない複数の導電性コンタクトを指す。例えば、千鳥状パターンは、ｘ方向（例えば、行）では互いに隣接しているが、ｙ方向（例えば、列）では隣接していない導電性コンタクトを有し得る。例えば、図１に示すように、複数の導電性コンタクト１０４は、互いに隣接しており、ｘ方向で互いに整列している。しかし、複数の導電性コンタクト１０４は、ｙ方向では互いに隣接していない。複数の導電性コンタクト１０４は、ｙ方向で互いに整列しているが、複数の導電性コンタクト１０４は、ｙ方向で行を互い違いにして（例えば、スキップして）いる。図１は、導電性コンタクト１０４間の様々な間隔を示しているが、本開示による実施形態は、そのように限定されない。例えば、導電性コンタクト１０４間の間隔は、基板材料１０２全体にわたってほぼ同じであり得る。
図２は、本開示のある実施形態による、３Ｄメモリアレイ２００の形成に関連する後続の処理ステップの側面図を示す。図２は、絶縁材２０６の複数の平面によって互いにｚ方向に分離された（例えば、垂直方向に分離された）導電性材料２０８の複数の平面を示す。例えば、絶縁材２０６の第１の平面（例えば、底面）は、基板材料２０２の平面に形成（例えば、堆積）することができ、次に、導電性材料２０８の平面を絶縁材２０６の第１の平面に形成することができる。絶縁材２０６の追加の平面は、図２に示されるように、交互の方式で導電性材料２０８に形成することができる。絶縁材２０６は、誘電体フィルムなどの誘電体材料であり得る。実施形態では、絶縁材２０６及び基板材料２０２は、同じタイプの絶縁材であり得る。
導電性材料２０８の複数の平面のそれぞれの個々の１つは、以下、３Ｄメモリアレイ２００のフロアと呼ぶ異なるレベルの３Ｄメモリアレイ２００にあってよい（例えば、それらを形成することができる）。導電性材料２０８、とりわけ、金属（または半金属）材料、またはドープされたポリシリコン材料などの半導体材料を含む（例えば、それから形成される）ことができる。実施形態では、導電性材料２０８は、導電性炭素の平面であり得る。絶縁材２０６の例には、酸化ケイ素などの誘電体材料が含まれるが、これに限定されない。導電性材料２０８の６つの平面及び絶縁材２０６の７つの平面が図２に示されている。絶縁材２０６の第７の平面は、３Ｄメモリアレイ２００の最上層であり得る。導電性材料２０８及び絶縁材２０６の平面の数は、図２に示される数に限定されない。導電性材料２０８及び絶縁材２０６は、６つより多くのフロアまたは６つより少ないフロアに配置することができる。
図３は、本開示のある実施形態による、３Ｄメモリアレイ３００の形成に関連する後続の処理ステップの上面図を示す。図３は、開口部（例えば、トレンチ）３１０の形成後の、図２に示される導電性材料２０８の平面のいずれか１つを通る断面図である。トレンチ３１０は、図２に示される導電性材料２０８及び絶縁材２０６の交互の平面を通して形成され得る。基板材料２０２及び導電性コンタクト３０４は、以下の図４Ｃに関連して説明されるように、トレンチの底部であり得る。
トレンチ３１０は、絶縁材３１２で満たすことができる。絶縁材３１２は、誘電体材料であり得る。実施形態では、絶縁材３１２と基板材料２０２は、同じ種類の絶縁材であってもよい。導電性コンタクト３０４は、導電性コンタクト３０４が絶縁材３１２の下にあることを示すために破線の円で表されている。換言すれば、絶縁材３１２は、トレンチ３１０内に形成され、絶縁材２０２及び導電性コンタクト３０４の平面と接触している。
トレンチ３１０は、蛇行形状のトレンチであり得る。例えば、トレンチ３１０は、導電性コンタクト３０４の列を第１の方向（例えば、左から右）に通過し、次に、導電性コンタクト３０４の隣接する列を、第１の方向とは反対の第２の方向（例えば、右から左へ）に通過することができる。図３の例を参照すると、トレンチ３１０は、図３の上部にある導電性コンタクト３１０の第１の列を左から右に通過し、次に「向きを変え」て、導電性コンタクト３０４の次の（第２の）列（第１の列に隣接）を右から左に通過する。トレンチ３１０は再び「向きを変え」、導電性コンタクト３０４の次の（第３の）列（第２の列に隣接する）を左から右に通過する。トレンチ３１０は、再び「向きを変え」、導電性コンタクト３０４の次の（第４の）列（第３の列に隣接）を右から左に通過し、次に再び「向きを変え」、図３の下部の導電性コンタクト３０４の次の（第５の）列（第４の列に隣接）を左から右に通過する。したがって、絶縁材３１２は、絶縁材２０２及び導電性材料２０８を介して蛇行形状に形成することができる。
絶縁材３１２及びトレンチ３１０は、導電性材料３０８の各平面を２つの部分に分岐することができる。第１の部分３０８－１及び第２の部分３０８－２である。導電性材料３０８の平面の各部分は、フロアの異なるアクセス線（例えば、ワード線）であり得る。例えば、第１の部分３０８－１は、３Ｄメモリアレイ３００のフロアの第１のアクセス線であり得、第２の部分３０８－２は、３Ｄメモリアレイ３００の同じフロアの第２のアクセス線であり得る。
図４Ａ～４Ｃは、本開示のある実施形態による、３Ｄメモリアレイ４００の形成に関連する後続の処理ステップの様々な図を示す。例えば、図４Ａは、後続の処理ステップ後の３Ｄメモリアレイ４００の導電性材料４０８の平面のうちの１つを通る上面図を示している。図４Ｂは、後続の処理ステップ後の断面線Ａ－Ａ’に沿った３Ｄメモリアレイ４００の概略的な断面図を示す。図４Ｃは、後続の処理ステップ後の断面線Ｂ―Ｂに沿った３Ｄメモリアレイ４００の概略的な断面図を示す。
図４Ａ及び４Ｂに示されるように、複数の開口部４１４は、導電性材料４０８及び絶縁材４０６、ならびにトレンチ４１０内の絶縁材４１２の交互の平面を通して形成され得る。複数の開口部４１４の直径は、トレンチ４１０の幅よりも大きくすることができる。実施形態では、マスキング材料４１６（例えば、ハードマスキング材料）は、複数の開口部４１４を形成する前に、絶縁材４０６の最上面に形成することができる。マスキング材料４１６は、導電性材料４０８、絶縁材４０６、及び絶縁材４１２よりも遅いエッチング速度にすることができる。実施形態では、マスキング材料４１６は、複数の開口部４１４の形成に続いて除去することができる。
複数の開口部４１４のそれぞれの個々の１つの側壁は、４つの部分（必ずしも均等な４分の１でない）に分割することができる。側壁の第１の部分は、交互の面における導電性材料４０８及び絶縁材４０６の第１の部分４０８－１であり得る。側壁の第１の部分に隣接する第２の部分は、トレンチ４１０に形成された絶縁材４１２であり得る。側壁の第２の部分に隣接する第３の部分は、交互の面の導電性材料４０８及び絶縁材４０６の第２の部分４０８－２であり得る。側壁の第３及び第１の部分に隣接する第４の部分は、トレンチ４１０に形成された絶縁材４１２であり得る。基板材料４０２及び導電性コンタクト４０４は、複数の開口部４１４の底部であり得る。
複数の開口部４１４のそれぞれは、導電性コンタクト４０４の異なる個々の１つとほぼ同心であり得る。したがって、複数の開口部４１４は、導電性コンタクト４０４の千鳥状の（例えば、六角形の）配置を有することができる。図４は、開口部４１４間の様々な間隔を示しているが、本開示による実施形態は、そのように限定されない。例えば、開口部４１４間の間隔は、ほぼ同じであり得る。図４Ｃに示されるように、一対の開口部４１４の間のトレンチ４１０に形成された絶縁材４１２は、複数の開口部４１４の形成後も残る。
図５は、本開示のある実施形態による、３Ｄメモリアレイ５００の形成に関連する後続の処理ステップの断面図を示す。図５に示されるように、複数の窪み５１５が、各平面の導電性材料５０８に形成され得る。例えば、選択的エッチング操作を実行して、等方性の方式で複数の窪み５１５を形成することができる。エッチングの化学作用は、導電性材料５０８が絶縁材５０６よりも速くエッチングされるように選択することができる。選択的エッチング操作は、ドライエッチング操作またはウェットエッチング操作であり得る。実施形態では、マスキング材料５１６は、複数の窪み５１５の形成に続いて除去することができる。
図６は、本開示のある実施形態による、３Ｄメモリアレイ６００の形成に関連する後続の処理ステップの断面図を示す。図６に示すように、記憶素子材料６２０は、図５に示されている複数の窪み５１５に形成され得る。記憶素子材料６２０は、自己選択的記憶素子材料（例えば、選択デバイス及び記憶素子の両方として機能することができる材料）として機能することができる、カルコゲニド合金及び／またはガラスなどのカルコゲニド材料であってよい。例えば、記憶素子材料６２０は、それに印加されるプログラムパルスなどの印加電圧に応答することができる。閾値電圧未満の印加電圧の場合、記憶素子材料６２０は、非導電状態（例えば、「オフ」の状態）のままであってよい。あるいは、閾値電圧よりも大きい印加電圧に応答して、記憶素子材料６２０は、導電状態（例えば、「オン」の状態）に入ってよい。さらに、所与の極性における記憶素子材料６２０の閾値電圧は、印加電圧の極性（例えば、正または負）に基づいて変化することができる。例えば、閾値電圧は、プログラムパルスの極性が正か負かに基づいて変化することができる。
記憶素子材料６２０として機能し得るカルコゲニド材料の例には、インジウム（Ｉｎ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＩＳＴ）材料、例えば、Ｉｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７など、及びゲルマニウム（Ｇｅ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＧＳＴ）材料、例えば、Ｇｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７などが含まれ、カルコゲニド材料の中でも特に、例えば、動作中に相が変化しない合金（例えば、セレンベースのカルコゲニド合金）を含む。さらに、カルコゲニド材料は、低濃度の他のドーパント材料を含み得る。カルコゲナイド材料の他の例には、テルル－ヒ素（Ａｓ）－ゲルマニウム（ＯＴＳ）材料、Ｇｅ、Ｓｂ、Ｔｅ、シリコン（Ｓｉ）、ニッケル（Ｎｉ）、ガリウム（Ｇａ）、Ａｓ、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、インジウム（Ｉｎ）、セレン（Ｓｅ）、酸素（Ｏ）、硫黄（Ｓ）、窒素（Ｎ）、炭素（Ｃ）、イットリウム（Ｙ）、及びスカンジウム（Ｓｃ）材料、及びそれらの組み合わせが含まれる。本明細書で使用される、ハイフンでつないだ化学成分の表記は、特定の混合物または化合物に含まれる要素を示し、示される要素を伴う全ての化学量論を表すことを意図している。実施形態では、カルコゲニド材料は、カルコゲニドガラスまたはアモルファスカルコゲニド材料であり得る。
記憶素子材料６２０は、記憶素子材料６２０をコンフォーマルに堆積することによって、窪み５１５に形成することができる。記憶素子材料６２０の表面（例えば、図６に示される開口部６１４に面する表面）が、図６に示されるように、絶縁材６０６の表面（例えば、開口部６１４に面する表面）とほぼ同一平面上にあるように、記憶素子材料６２０を形成した後に、エッチングバック操作などのエッチング操作を実行することができる。エッチング操作は、ドライエッチング操作またはウェットエッチング操作であり得る。図６は、複数の窪み５１５に閉じ込められた記憶素子材料６２０を示しているが、実施形態はそのように限定されない。例えば、複数の窪み５１５における記憶素子材料６２０の形成中に、記憶素子材料６２０は、複数の開口部６１４の側壁上（例えば、開口部６１４に面する絶縁材６０６の表面上）に形成され得る。
図７Ａ及び図７Ｂは、本開示のある実施形態による、３Ｄメモリアレイ７００の形成に関連する後続の処理ステップの様々な図を示す。例えば、図７Ａは、後続の処理ステップの断面図を示している。図７Ｂは、後続の処理ステップ後の断面線Ｃ―Ｃ‘に沿った上面図を示している。
図７Ａ及び７Ｂに示されるように、導電ピラー７１８は、図６に示される複数の開口部６１４のそれぞれの個々の１つに形成され得る。導電ピラー７１８は、交互の面で導電性コンタクト７０４及び絶縁材７０６と接触して形成され得、交互の平面内にあり、それぞれの個々の窪み５１５に形成された記憶素子材料７２０と接触して形成でき、それぞれの個々の窪み５１５に形成された記憶素子材料７２０が導電ピラー７１８の周りに部分的に（例えば、完全にではなく）形成されるようにする。実施形態では、導電ピラー７１８は、複数の開口部６１４の側壁に形成された可能性のある記憶素子材料７２０と接触して形成することができる。実施形態では、導電ピラー７１８は、導電性材料７０８を含むことができる。導電ピラー７１８は、電極シリンダーであってよい。図７Ａ及び７Ｂは、導電ピラー７１８を中実シリンダーとして示しているが、実施形態では、導電ピラー７１８は、中空シリンダーまたはトロイダル（例えば、チューブ）であり得る。導電ピラー７１８は、数ある中でも、金属（または半金属）材料、またはドープされたポリシリコン材料などの半導体材料を含むことができる。ただし、他の金属、半金属、または半導体材料も使用することができる。
図７Ａ及び７Ｂに示す実施形態では、複数の開口部６１４のそれぞれの個々の１つに形成された導電ピラー７１８は、導電性材料７０８と絶縁材７０６の交互の平面に実質的に垂直に延びるように配置される。複数の開口部６１４のそれぞれの個々の１つに形成された記憶素子材料７２０及び導電ピラー７１８は、実質的に円形に同心円状に（例えば、導電性コンタクト７０４に）形成される。しかし、本開示の実施形態は、完全またはほぼ完全な円形に限定されない。例えば、本明細書で使用される場合、「同心」は、例えば楕円形を含む任意の形状で互いに実質的に囲んでいる構造を指すことができる。
上記の図３に関連して説明され、図７Ａ及び７Ｂに示されるように、トレンチ７１０内に形成された絶縁材７１２は、導電性材料７０８の各平面を第１の部分７０８－１及び第２の部分７０８－２に分岐させる。記憶素子材料７２０は、導電性材料７０８の窪み６１５に形成されるので、絶縁材７１２は、平面内の導電性材料７０８の第１の部分７０８－１と接触する記憶素子材料７２０を、平面内の導電性材料７０８の第２の部分７０８－２と接触している記憶素子材料７２０から隔離する。
３Ｄメモリアレイ７００は、複数の垂直スタックを含むことができる。それぞれの個々のスタックは、導電ピラー７１８、導電ピラー７１８に連結された導電性コンタクト７０４、第１の部分７０８－１及び導電ピラー７１８と接触して形成された記憶素子材料７２０、及び第２の部分７０８－２及び導電ピラー７１８との接触で形成された記憶素子材料７２０を含むことができる。
明確にするために、及び本開示の実施形態を不明瞭にしないように、図７Ａ及び７Ｂには示していないが、例えば、材料の相互拡散に対する接着層またはバリアを形成するため、及び／または組成物の混合を軽減するために、他の材料が、記憶素子材料７２０、及び／または導電ピラー７１８の前、後、及び／または間に形成されてよい。さらに、図７Ａ及び７Ｂに示す実施形態では、絶縁材７０６の最上面より上に形成され得る記憶素子材料７２０及び／または導電ピラー７１８の任意の部分が、それぞれの個々の導電ピラー７１８を互いに分離するために、例えば、エッチング及び／または化学機械研磨（ＣＭＰ）によって除去されている。それぞれの個々の導電ピラー７１８を互いにさらに隔離するために、絶縁材７１７を導電ピラー７１８上に形成して、導電ピラー７１８をキャップすることができる。絶縁材７１７は、絶縁材７０６とは異なる絶縁材であり得る。
実施形態では、異なる絶縁材の交互の平面を基板材料７０２に形成することができる。開口部３１２、複数の開口部４１４、及び複数の窪み５１５は、上記の図３～７Ｂに関連して説明したように、異なる絶縁材の交互の平面に形成することができる。異なる絶縁材の交互の平面の１つを除去することができ、導電性材料７０８をその場所に形成することができる。すなわち、異なる絶縁材の交互の面の１つを導電性材料７０８で置き換えて、絶縁材７０６によって互いに分離された複数の面に導電性材料７０８を形成することができる。例えば、異なる絶縁材の交互の平面の１つは、複数の窪み５１５を形成した後、または複数の窪み５１５に記憶素子材料７２０を形成した後に、導電性材料で置き換えることができる。
実施形態では、図４Ａ～４Ｃに戻って参照すると、複数の開口部４１４は、絶縁材４０６及び導電性材料４０８とは異なる、絶縁材４１２に対するエッチング速度及び／またはエッチング選択性を有するエッチングの化学作用を用いて形成することができる。例えば、エッチングの化学作用は、絶縁材４１２をエッチングすることができるが、交互の平面の絶縁材４０６及び導電性材料４０８をエッチングすることはできない。結果として、開口部４１４は、選択的エッチング操作から得る円形エッチングとトレンチ４１０との組み合わせを含むことができる。開口部４１４の個々の１つに面する導電性材料４０８の部分は、図４Ａに示される円形の表面とは対照的に、線形（例えば、平坦）の表面を有することができる。開口部４１４を形成するための選択的エッチング操作に続いて、複数の窪み５１５を形成することができる。記憶素子材料７２０の形状は、トレンチ４１０に形成された窪み５１５（例えば、等方性窪み）のうちの１つによって定めることができる。導電ピラー７１８は、部分的に湾曲した表面と部分的に線形（例えば、平坦な）表面を有することができる、なぜなら開口部４１４は、選択的エッチング操作から円形のエッチング及びトレンチ４１０の組み合わせとすることができるからである。
図８は、本開示のある実施形態による、図７Ａ及び図７Ｂに示す３Ｄメモリアレイ７００のメモリセル８２２を示す。３Ｄメモリアレイ７００の各メモリセル８２２は、導電性材料８０８の複数の平面のうちの１つの第１の部分８０８ー１と第２の部分８０８ー２（図８には示さず）のいずれかと、複数の開口部６１４の個々の１つに形成された１つの導電ピラー８１８の部分を含む。３Ｄメモリアレイ７００のそれぞれの個々のメモリセル８２２はまた、導電性線材料８０８の複数の平面のうちの１つの第１の部分８０８－１または第２の部分８０８－２のいずれかに形成された窪みに形成された記憶素子材料８２０を含む。第１の部分８０８－１または第２の部分８０８－２は、導電ピラー８１８の一部分と実質的に同一平面上にあるが、電気的に分離されている。したがって、それぞれの個々のメモリセル８２２は、各導電性材料８０８の一部分と実質的に同一平面上にある。導電ピラー８１８及び導電性材料８０８の平面のそれぞれの個々の対ごとに２つのメモリセル８２２が存在する。例えば、第１の部分８０８－１と接触している記憶素子材料８２０を、第２の部分８０８－２と接触している記憶素子材料８２０から分離する、絶縁材７１２がトレンチ７１０内に形成された結果として、３Ｄメモリアレイ７００のフロアごとに２つのメモリセル８２２が存在する。したがって、３Ｄメモリアレイ７００のメモリセル８２２の量は２倍になる。
記憶素子材料８２０は、導電性材料８０８の窪みに形成されるので、記憶素子材料８２０は、異なる寸法の曲面を有することができる。図８に示されるように、導電性材料８０８と接触する記憶素子材料８２０の表面は、導電ピラー８１８と接触する記憶素子材料８２０の表面よりも大きい。記憶素子材料８２０の対向する表面の異なる領域は、窓の拡大を促すことができる。図８は、導電性材料８０８の平面よりも厚い記憶素子材料８２０を示しているが、実施形態はそのように限定されない。例えば、記憶素子材料８２０及び導電性材料は、ほぼ同じ厚さを有することができる。
図９は、本開示のある実施形態による、トレンチ９１１の一部の上面図を示す。トレンチ９１１は、図３に示されるトレンチ３１０に類似することができるが、ただしトレンチ３１０とは対照的に、トレンチ９１１が波状プロファイルを有する。複数の開口部（例えば、図４に示される複数の開口部４１４）は、トレンチ９１０の広い部分９１５が開口部の間にあるように、トレンチ９１１の狭い部分９１３の近くに形成することができる。絶縁材９１２はトレンチ９１１に形成することができ、絶縁材４１２に類似させることができる。
トレンチ９１１の波状プロファイルは、導電性材料９０８の等方性の窪みを設けることができるので、記憶素子材料（例えば、図７Ｂに示される記憶素子材料７２０）の横方向の厚さは、トレンチ９１１の長さに沿って一定である。トレンチ９１１の波状プロファイルは、蛇行トレンチ９１１を形成する際に使用されるマスク（「スネークトレンチ」マスク）と導電ピラー（例えば、導電ピラー７１８）を形成する際に使用されるマスク（「垂直ピラー」マスク）の間のオーバーレイの変動によって引き起こされ得るトレンチ９１１の長さの変動を、低減または最小化することができる。
図１０は、本開示のある実施形態による、３Ｄメモリアレイ１０００の一部の側面図を示す。図１０に示されるように、導電性材料１００８の平面は、３Ｄメモリアレイ１０００の面に「ステップ」を形成するように、ずらされた長さを有することができる。それぞれの個々の「ステップ」は、３Ｄメモリアレイ１０００の個々のフロアに対応する。個々の導電性コンタクト１０２６は、導電性材料１００８の個々の平面のそれぞれの部分に連結されている。図１０は、３Ｄメモリアレイ１０００の各フロアの第２の部分１００８－２に連結された導電性コンタクト１０２６を示している。図１０には示されていないが、導電性コンタクト１０２６は、３Ｄメモリアレイ１０００の別の側にある３Ｄメモリアレイ１０００の各フロアの第１の部分１００８－１に連結することができる（例えば、図１０の鏡像）。導電性コンタクト１０２６は、「ステップ」の端部にまたは端部の近くに形成され得る。
実施形態では、第１の複数の導電線（例えば、ビア）は、図７Ａ及び７Ｂに示される導電性コンタクト７０４と接触して形成（例えば、堆積）され得る。例えば、第１の複数の導電線は、図７Ｂに示されるように、導電性コンタクトの列に（例えば、ｙ方向に）連結することができる。導電性コンタクト７０４に連結された導電ピラー７１８は、ローカルデータ線と呼ばれ得、一方、導電性コンタクト７０４に連結された第１の複数の導電線は、グローバルデータ線と呼ばれ得る。
第２の複数の導電線（例えば、ビア）は、導電性コンタクト１０２６と接触して形成（例えば、堆積）され得る。第２の複数の導電線は、それぞれの個々の導電性コンタクト１０２６と接触して形成することができる。すなわち、それぞれの個々の第２の複数の導電線は、導電性コンタクト１０２６の単一のものに連結されている。導電性材料１００８の平面の部分１００８－１及び１００８－２は、ローカルアクセス線と呼ばれ得、一方、導電性コンタクト１０２６に連結された第２の複数の導電線は、グローバルアクセス線と呼ばれ得る。したがって、３Ｄメモリアレイ１０００の各メモリセル（例えば、図８に示されるメモリセル８２２）は、１つの第１の複数の導電線及び１つの第２の複数の導電線を介して個別に対処され得る。
３Ｄメモリアレイ１０００を復号するための第１の複数の導電線及び第２の複数の導電線の変位は、メモリアレイ１０００を含むメモリデバイス（例えば、図１６に示されるメモリデバイス１６７０）の面積効率を改善することができる。デコーダ回路構成（例えば、デコーダ回路構成１６７２）は、メモリデバイス１６７０の複数の３Ｄメモリアレイブロックによって共有することができる。本明細書で使用される場合、「デコーダ回路構成」は、行デコーダ回路構成及び／または列デコーダ回路構成を含み得る、及び／またはそれらを指し得る。
図１０は、図７Ａに示されている３Ｄメモリアレイ７００の４つのフロアの一部を示している。しかし、３Ｄメモリアレイ７００は、４つを超えるフロアまたは４つ未満のフロアを含むことができる。
図１１は、本開示のある実施形態による、３Ｄメモリアレイ１１３０の形成に関連する後続の処理ステップの側面図を示す。図１１に示されている処理ステップは、図１に示されている処理ステップの後に続く。
図１１は、導電性材料１１０８の複数の平面の反対側に形成された複数の平面の絶縁材を示している。例えば、絶縁材１１０６の第１の平面は、基板材料１１０２に形成（例えば、堆積）することができ、次に、導電性材料１１０８の平面を絶縁材１１０６の第１の平面に形成することができる。次に、絶縁材１１０６の第２の平面を、導電性材料１１０８の平面に形成することができる。絶縁材１１０６及び導電性材料１１０８は、それぞれ、図２に示される絶縁材２０６及び導電性材料２０８に類似することができる。
図２の実施形態とは対照的に、別の絶縁材１１３２が、複数の平面において、絶縁材１１０６に形成される。絶縁材１１３２は、絶縁材１１０６とは異なる絶縁材であり得る。例えば、絶縁材１１０６は酸化物材料であり得、絶縁材１１３２は窒化物材料であり得る。あるいは、絶縁材１１０６は窒化物材料であり得、絶縁材１１３２は酸化物材料であり得る。実施形態では、導電性材料１１０８は、このようなグラフェンの薄い平面としてグラフェン材料とすることができる。例えば、グラフェンの平面の厚さは約２ナノメートルにすることができる。絶縁材１１０６及び導電性材料１１０８の追加の平面は、図１１に示されるように、間に形成された絶縁材１１３２の追加の平面を用いて、上記のように形成され得る。
具体的には示されていないが、上記の図３に関連して説明したトレンチ３１０などの開口部（例えば、トレンチ）は、絶縁材１１０６、導電性材料１１０８、及び絶縁材１１３２の平面を通して形成することができる。基板材料１１０２及び導電性コンタクト１１０４は、上記の図４Ｃに関連して説明したように、トレンチの底部であり得る。トレンチは、絶縁材３１２などの絶縁材で満たすことができる。トレンチは、上記の図３に関連して説明したように、蛇行形状のトレンチにすることができる。
図１２は、本開示のある実施形態による、３Ｄメモリアレイ１２３０の形成に関連する後続の処理ステップの断面図を示す。絶縁材１２０６、導電性材料１２０８、及び絶縁材１２３２の平面を介してトレンチを形成した後、絶縁材１２０６、導電性材料１２０８、及び絶縁材１２３２、及びトレンチ内の絶縁材の平面を介して、複数の開口部１２１４を形成することができる。複数の開口部１２１４のそれぞれは、導電性コンタクト１２０４の異なる個々の１つとほぼ同心であり得る。したがって、複数の開口部１２１４は、導電性コンタクト１２０４の千鳥状の（例えば、六角形の）配置を有することができる。
図１２に示されるように、複数の窪み１２３４が、各平面の導電性材料１２０８に形成され得る。例えば、第１の選択的エッチング操作を実行して、等方性の方式で複数の窪み１２３４を形成することができる。エッチングの化学作用は、導電性材料１２０８が絶縁材１２０６及び１２３２よりも速くエッチングされるようにることができる。第１の選択的エッチング操作は、ドライエッチング操作またはウェットエッチング操作であり得る。複数の窪み１２３４は、図６に示される複数の窪み６１５と同様の方法で形成することができる。
図１３は、本開示のある実施形態による、３Ｄメモリアレイ１３３０の形成に関連する後続の処理ステップの断面図を示す。図１２に示される第１の選択的エッチング操作に続いて、第２の選択的エッチング操作を実行して、窪み１２１５を拡大して、図１３に示される窪み１３３６を形成することができる。図１３に示されるように、第２の選択的エッチング操作は、絶縁材１３０６の一部を除去し、その結果、絶縁材１３０６の少なくとも一部は、導電性材料１３０８と同一平面上にある。第２の選択的エッチング操作のエッチングの化学作用は、絶縁材１３３２と比較して、絶縁材１３０６に対して高い選択性を有することができる。
図１４は、本開示のある実施形態による、３Ｄメモリアレイ１４３２の形成に関連する後続の処理ステップの断面図を示す。図１４に示されるように、記憶素子材料１４２０は、図１３に示される複数の窪み１３３６内に形成され得る。記憶素子材料１４２０は、上記の図６に関連して説明された記憶素子材料６２０に類似することができる。記憶素子材料１４２０は、記憶素子材料１４２０をコンフォーマルに堆積することによって、窪み１３３６に形成することができる。記憶素子材料１４２０の表面（例えば、開口部１３１４に面する表面が、図１４に示されるように、絶縁材１４３２の表面（例えば、開口部１３１４に面する表面）とほぼ同一平面上にあるように、記憶素子材料１４２０を形成した後に、エッチングバック操作などのエッチング操作を実行することができる。エッチング操作は、ドライエッチング操作またはウェットエッチング操作であり得る。図１４は、複数の窪み１３３６に閉鎖された記憶素子材料１４２０を示しているが、実施形態はそのように限定されない。例えば、複数の窪み１３３６における記憶素子材料１４２０の形成中に、記憶素子材料１４２０は、複数の開口部１３１４の側壁（例えば、開口部１３１４に面する絶縁材１３３２の表面）に形成され得る。
図１４に示すように、導電ピラー１４１８は、複数の開口部１３１４のそれぞれの個々の１つに形成することができる。導電ピラー１４１８は、それぞれの個々の窪み１３３６において導電性コンタクト１４０４、絶縁材１４３２、絶縁材１４０６と接触して、及びそれぞれの個々の窪み１３３６において記憶素子材料１４２０と接触して形成することができ、それぞれの個々の窪み１３３６に形成された記憶素子材料１４２０が、導電ピラー１４１８の周囲に部分的に（例えば、完全にではなく）形成されるようにする。実施形態では、導電ピラー１４１８は、複数の開口部１３１４の側壁に形成された可能性のある記憶素子材料１４２０と接触して形成することができる。導電ピラー１４１８は、図７Ａ及び７Ｂに示される導電ピラー７１８に類似することができる。それぞれの個々の導電ピラー１４１８を互いにさらに隔離するために、絶縁材１４３３を導電ピラー１４１８上に形成して、導電ピラー１４１８をキャップすることができる。絶縁材１４３３は、絶縁材１４０６及び１４３２とは異なる絶縁材であり得る。
上記の図７Ａ及び７Ｂに関連して説明したように、トレンチ内に形成された絶縁材（例えば、トレンチ７１０内に形成された絶縁材７１２）は、導電性材料１４０８の各平面を第１の部分１４０８－１及び第２の部分１４０８－２に分岐させる。記憶素子材料１４２０は、導電性材料１４０８及び絶縁材１４０６の窪み１３３６に形成されるので、トレンチ内の絶縁材は、平面内の導電性材料１４０８の第１の部分１４０８－１と接触する記憶素子材料１４２０を、平面内の導電性材料１４０８の第２の部分１４０８－２と接触している記憶素子材料１４２０から隔離する。
記憶素子材料１４２０は、導電性材料１４０８及び絶縁材１４０６の窪み１３３６に形成されるため、記憶素子材料１４２０は、異なる寸法の曲面を有する。導電性材料１４０８及び絶縁材１４０６と接触している記憶素子材料１４２０の表面は、導電ピラー１４１８と接触している記憶素子材料１４２０の表面よりも大きい。記憶素子材料１４２０の対向する表面の異なる領域は、窓の拡大を促すことができる。３Ｄメモリアレイ７００と比較して、３Ｄメモリアレイ１４３０の窪み１３３６は、窪み６１５よりも大きい。したがって、窪み１３３６に形成された記憶素子材料１４２０の寸法は、窪み６１５に形成された記憶素子材料７２０の寸法よりも大きい。結果として、記憶素子材料１４２０の２つのコンタクト間の面積の差が増大する。したがって、３Ｄメモリアレイ１４３０のメモリセルを横切る電界は、３Ｄメモリアレイ７００のメモリセルを横切る不均一な電界よりも不均一である。結果として、３Ｄメモリアレイ１４３０のメモリセルは、３Ｄメモリアレイ７００のメモリセルと比較して、窓の拡大を増加することができる。
図１５は、本開示の実施形態による３Ｄメモリアレイ１５００の概略を示す。３Ｄメモリアレイ１５００は、図７Ａ及び７Ｂに関連して前述した３Ｄメモリアレイ７００、及び図１４に関連して前述した３Ｄメモリアレイ１４３０に類似することができる。すなわち、３Ｄメモリアレイ１５００は、本明細書で前述した処理ステップに従って（例えば、図１～１４に関連して）処理することができる。図１５は、複数の導電線１５０８、複数の導電線１５４０、及び複数のメモリセル１５２２の正方形または長方形の配置を示しているが、図１５は、３Ｄメモリアレイ１５００の概略図であること、及び複数の導電線１５０８、複数の導電線１５４０、及び複数のメモリセル１５２２は、上記の図１～１４に関連して説明したように形成及び配置することができることが理解されよう。
図１５に示すように、アクセス線は、複数のフロア（例えば、水平面、立面、デッキ、平面）に配置することができる。例えば、アクセス線はＮ個のフロアに配置することができる。絶縁材（明確にするため、及び本開示の実施形態を曖昧にしないために図１５には示していない）によって、ワード線のフロアを分離することができる。このようにして、絶縁材によって分離されたアクセス線のフロアは、アクセス線／絶縁材のスタックを形成することができる。
データ線は、アクセス線に対して実質的に垂直に配置することができ、アクセス線のＮ個のフロアより上の水平面（例えば、Ｎ＋１のレベル）に位置してよい。各データ線は、アクセス線（例えば、第１の部分７０８－１）の近くに導電ピラー（例えば、図７に示す導電ピラー７１４）を含むことができ、メモリセル（例えば、図８に示すメモリセル８２２）は、導電ピラーとアクセス線の間に形成される。データ線とアクセス線のトポロジー的及び幾何学的配置は、簡単にするために直交しているものとして示されている。データ線及びアクセス線は、上記の図１～１４に関連して説明したように形成及び配置できる。
例えば、３Ｄメモリアレイ１５００は、複数の導電線１５０８－１及び１５０８－２（例えば、アクセス線）及び複数の導電線１５４０（例えば、データ線）を含むことができる。複数の導電線１５０８－１は、図７Ａ、７Ｂ、及び１４に示される第１の部分７０８－１または１４０８－１に対応することができる。同様に、複数の導電線１５０８－２は、図７Ａ、７Ｂ、及び１４に示される第２の部分７０８－２または１４０８－２に対応することができる。複数の導電線１５０８－１及び１５０８－２は、上記の図１０に関連して説明された第２の複数の導電線に類似することができる。複数の導電線１５４０は、上記の図１０に関連して説明された第１の複数の導電線に類似することができる。複数の導電線１５０８－１及び１５０８－２は、複数のフロアに配置することができる。図１５に示すように、複数の導電線１５０８－１及び１５０８－２は４つのフロアに配置されている。しかし、複数の導電線１５０８－１及び１５０８－２を配置することができるフロアの数は、この数に限定されない。複数の導電線１５０８－１及び１５０８－２は、より多くの、またはより少ないフロアに配置することができる。複数の導電線１５０８－１及び１５０８－２は、それぞれの個々のフロア内で互いに実質的に平行に配置されている。複数の導電線１５０８－１及び１５０８－２は、スタックで垂直に整列させることができる。例えば、複数のフロアのそれぞれにおける複数の導電線１５０８－１及び１５０８－２は、真上及び／または真下のフロアにおける複数の導電線１５０８－１及び１５０８－２と整列するように、各フロア内の同じ相対的な位置に配置することができる。絶縁材（例えば、図２に関連して前述した絶縁材２０６、図１５には示していない）は、複数の導電線１５０８－１及び１５０８－２が形成されたフロアの間に配置することができる。トレンチ内に形成された絶縁材（例えば、図７Ａ及び７Ｂに関連して前述したトレンチ７１０に形成された絶縁材７１２；図１５には示されていない）は、それぞれの個々のフロアの複数の導電線１５０８－１及び１５０８－２の間に配置することができる。
図１５に示すように、複数の導電線１５４０は、複数の導電線１５０８－１及び１５０８－２が配置されているフロアとは異なるフロア（例えば、複数の導電線１５０８－１及び１５０８－２が配置されているフロアの上）に、互いに実質的に平行に配置することができる。例えば、複数の導電線１５４０（例えば、第１の複数の導電線）は、メモリアレイ１５００の下部に配置することができる。
複数の導電線１５０８－１及び１５０８－２のそれぞれについて図１５に示すインデックスは、特定のフロア及びそのフロア内の複数の導電線１５０８－１及び１５０８－２の位置（例えば、順序付け）を示す。例えば、インデックスＷＬ２，０を有する導電線は、フロア０内の位置２に配置される（例えば、位置２に配置されたアクセス線のスタックの底部に配置された３Ｄメモリアレイ１５００のアクセス線）。インデックスＷＬ２，３を有する導電線は、フロア３内の位置２に配置される（例えば、位置２に配置されたアクセス線のスタックの最上部に配置された３Ｄメモリアレイ１５００のアクセス線）。複数の導電線１５０８－１及び１５０８－２を配置することができるフロアの数、及び各フロアにおける複数の導電線１５０８－１及び１５０８－２の数は、図１５に示す数よりも多くてもよく、少なくてもよい。
複数の導電線１５４０のうちの１つと複数の導電線１５０８－１及び１５０８－２のスタックとの各重なりにおいて、スタック内の複数の導電線１５０８－１及び１５０８－２のそれぞれの一部と交差するように、導電ピラー（例えば、導電ピラー７１８）は、複数の導電線１５４０及び複数の導電線１５０８－１及び１５０８－２に対して実質的に垂直に配向される。導電ピラーは、複数の導電線１５０８－１及び１５０８－２の近くに（例えば、隣に）形成され、その結果、メモリセル１５２２は、（例えば、図８に関連して）本明細書で前述したように形成される。
メモリセル１５２２は、導電ピラー及び複数の導電線１５０８－１及び１５０８－２が異なるフロアで互いに近接している場所の近くに３Ｄアーキテクチャで配置される。したがって、メモリセル１５２２は、複数のフロアに配置することができ、各フロアは、導電ピラーと複数の導電線１５０８－１及び１５０８－２との交点にメモリセルを有する。メモリセル１５２２のフロアは、（例えば、垂直に積み重ねられた）異なるフロアに形成することができる。３Ｄメモリアレイ１５００は、複数の導電線１５４０のうちの共通のものを有するが、複数の導電線１５０８－１及び１５０８－２のうちの別個のものを有するメモリセル１５２２を含む。例えば、それぞれの個々のメモリセル１５２２は、複数の導電線１５０８－１及び１５０８－２のうちの個々の１つに対して実質的に同一平面上にあってよい。メモリセル１５２２は、複数の導電線１５０８－１及び１５０８－２と実質的に同じフロアに形成することができる。３Ｄメモリアレイ１５００のメモリセル１５２２は、デコーダ回路構成（図１５には示していない）に連結することができる。例えば、図１５に関連してさらに説明するように、デコーダ回路構成を使用して、プログラムまたは検知動作中にメモリセル１５２２のうちの特定の１つを選択することができる。
図１６は、本開示のある実施形態による、３Ｄメモリデバイス１６７０の形式の装置のブロック図である。本明細書で使用される場合、「装置」は、例えば、回路もしくは回路構成、ダイもしくは複数のダイ、モジュールもしくは複数のモジュール、デバイスもしくは複数のデバイス、またはシステムもしくは複数のシステムなどの様々な構造または構造の組み合わせのいずれかを指すことができるが、これに限定されない。図１６に示すように、メモリデバイス１６７０は、３Ｄメモリアレイ１６００を含むことができる。３Ｄメモリアレイ１６００は、それぞれ図７Ａ、７Ｂ、及び１４に関連して前述した３Ｄメモリアレイ７００及び／または１４３０に類似し得る。図１６は、明確にするために、また本開示の実施形態を曖昧にしないように、単一の３Ｄメモリアレイ１６００を示しているが、メモリデバイス１６７０は、任意の数の３Ｄメモリアレイ１６００を含んでよい。
図１６に示すように、メモリデバイス１６７０は、３Ｄメモリアレイ１６００に連結されたデコーダ回路構成１６７２を含むことができる。デコーダ回路構成１６７２は、３Ｄメモリアレイ１６００と同じ物理デバイス（例えば、同じダイ）に含まれてよい。デコーダ回路構成１６７２は、３Ｄメモリアレイ１６００を含む物理デバイスに通信可能に連結された別個の物理デバイスに含まれてよい。
デコーダ回路構成１６７２は、３Ｄメモリアレイ１６００で実行されるプログラム及び／または検知動作中に、アドレス信号を受信及びデコードして、３Ｄメモリアレイ１６００のメモリセル（例えば、図１５に示すメモリセル１５２２）にアクセスすることができる。例えば、デコーダ回路構成１６７２は、プログラムまたは検知動作中、アクセスする３Ｄメモリアレイ１６００の特定のメモリセルを選択する際に使用するデコーダ回路構成の部分を含むことができる。例えば、デコーダ回路構成の第１の部分を使用して、データ線（例えば、図１０に関連して説明されている第１の複数の導電線の１つ）を選択することができ、またデコーダ回路構成の第２の部分を使用して、アクセス線（例えば、図１０に説明されているフロアの１つの第２の部分１００８－２）を選択することができる。メモリセル（例えば、メモリセル８２２）の導電ピラー（例えば、図８に示す導電ピラー８１８）は、例えば、導電ピラーに連結された垂直トランジスタなどのセレクタを使用して選択することができる。デコーダ回路構成１６７２は、３Ｄメモリアレイ１６００で実行されるプログラム動作または検知動作中に、複数の垂直スタック（例えば、図１５に関連して示され、説明した垂直スタック）のうちの１つの導電ピラーと、複数の導電線のうちの１つ（例えば、複数の導電線１５０８－１及び１５０８－２のうちの１つ）とにアクセス電圧を印加することができる。
図１６に示される実施形態は、本開示の実施形態を不明瞭にしないように図示されていない追加の回路構成、論理回路、及び／または構成要素を含み得る。例えば、メモリデバイス１６７０は、他の動作の中で特に、データを検知（例えば、読み取り）、プログラム（例えば、書き込み）、移動、及び／または消去する動作など、３Ｄメモリアレイ１６００に対して動作を実行するコマンドを送信するコントローラを含むことができる。さらに、メモリデバイス１６７０は、入力／出力（Ｉ／Ｏ）回路構成を通してＩ／Ｏコネクタを介して提供されるアドレス信号をラッチするアドレス回路構成を含むことができる。さらに、メモリデバイス１６７０は、メモリアレイ（複数可）１６００とは別に及び／またはメモリアレイ（複数可）１６００に加えて、例えば、ＤＲＡＭまたはＳＤＲＡＭなどのメインメモリを含み得る。
本明細書では特定の実施形態が示され説明されたが、示される特定の実施形態は、同じ結果を達成するように計算された構成と置き換えられ得ることを、当業者は理解するであろう。本開示は、本開示のいくつかの実施形態の適合形態または変形形態を含むことを意図する。上記の説明は、例示目的であり、限定目的ではないことを理解されたい。上記の実施形態の組み合わせ、及び本明細書に具体的に記載されていない他の実施形態は、上記の説明を検討することで、当業者には明らかとなるであろう。本開示のいくつかの実施形態の範囲は、上記の構造及び方法が使用される他の用途を含む。したがって、本開示のいくつかの実施形態の範囲は、添付の特許請求の範囲と、添付の特許請求の範囲に権利を与えられた内容と同等物の全範囲とを参照して、特定されるべきである。
前述の発明を実施するための形態では、本開示を簡素化する目的で、いくつかの特徴が単一の実施形態にまとめられている。本開示のこの方法は、本開示の開示された実施形態が、各請求項に明確に列挙された特徴より多くの特徴を使用する必要があるという意図を反映するものとして、解釈されるべきではない。むしろ、下記の特許請求の範囲が反映するように、発明の主題は、開示された単一の実施形態の全ての特徴よりも少ない特徴で存在する。したがって、下記の特許請求の範囲は、本明細書では発明を実施するための形態に組み込まれ、各請求項は、別個の実施形態として独立している。

Claims (14)

  1. ３次元（３Ｄ）メモリアレイであって、
    千鳥状パターンに配置された複数の導電性コンタクトを含む基板材料、
    前記基板材料に形成された第１の絶縁材によって互いに分離された導電性材料の複数の平面であって、それぞれが、その中に形成された複数の窪みを含む、前記導電性材料の前記複数の平面、
    前記第１の絶縁材及び前記導電性材料を介するとともに狭い部分と広い部分とを含む波状プロファイルを有する蛇行形状に形成された第２の絶縁材であって、前記蛇行形状が前記複数の導電性コンタクトに整列して形成される、第２の絶縁材、
    前記導電性材料の前記複数の平面及び前記基板材料に実質的に垂直に延びるように配置された複数の導電ピラーであって、
    前記複数の導電ピラーのそれぞれの個々の１つが、前記導電性コンタクトのうちの異なる個々の１つに連結され、前記第２の絶縁材の蛇行形状に整列して形成され、
    前記複数の導電ピラーのそれぞれの１つは、前記第２の絶縁材の蛇行形状に整列して前記導電性材料および前記第１の絶縁材の複数の平面、および前記第２の絶縁材を介して形成された複数の開口部のうちの異なるそれぞれの開口部に形成され、前記開口部は前記蛇行形状の前記狭い部分に形成され、そして
    前記複数の開口部の直径は、前記第２の絶縁材の幅よりも大きく形成され、かつ
    カルコゲニド材料であって、前記複数の窪みのそれぞれの個々の１つの前記カルコゲニド材料が前記複数の導電ピラーの１つの周りに部分的に形成されるように、前記複数の窪みに形成される、前記カルコゲニド材料、及び
    前記導電性材料に沿って前記複数の開口部を備え、前記蛇行形状に合わせて前記開口部および／または前記導電性材料が形成されている、前記３Ｄメモリアレイ。
  2. 前記複数の導電性コンタクトの前記千鳥状パターンは、六角形のパターンである、請求項１に記載の３Ｄメモリアレイ。
  3. 複数のメモリセルをさらに備え、それぞれの個々のメモリセルは、
    前記導電性材料の前記複数の平面のうちの１つの部分と、
    前記導電ピラーの１つの部分と、
    前記複数の窪みのうちの１つに形成された前記カルコゲニド材料の部分とを含む、請求項１に記載の３Ｄメモリアレイ。
  4. 前記導電性コンタクトに連結され、前記導電性材料の前記複数の平面に実質的に平行な複数の導電線をさらに備える、請求項１に記載の３Ｄメモリアレイ。
  5. 前記第２の絶縁材は、蛇行形状に形成されて第１の方向の前記複数の導電性コンタクトの列と整列し、前記第１の方向とは反対の第２の方向の前記複数の導電性コンタクトの隣接する列と整列している、請求項１～４いずれか１項に記載の３Ｄメモリアレイ。
  6. 前記第２の絶縁材は、蛇行形状に形成されて前記導電性材料の前記複数の平面のそれぞれを第１の部分及び第２の部分に分割する、請求項１～４のいずれか１項に記載の３Ｄメモリアレイ。
  7. 前記導電性材料の前記複数の平面のそれぞれの前記第１の部分は、前記３Ｄメモリアレイの異なるアクセス線であり、
    前記導電性材料の前記複数の平面のそれぞれの前記第２の部分は、前記３Ｄメモリアレイの異なるアクセス線であり、
    前記複数の導電ピラーのそれぞれは、前記３Ｄメモリアレイの異なるデータ線である、請求項６に記載の３Ｄメモリアレイ。
  8. 前記３Ｄメモリアレイで実行されるプログラム動作または検知動作中に、前記導電性材料の前記複数の平面のうちの１つの前記第１の部分、または前記導電ピラーのうちの１つの前記第２の部分を選択するように構成された回路構成をさらに備える、請求項６に記載の３Ｄメモリアレイ。
  9. ３次元（３Ｄ）メモリアレイを処理する方法であって、
    千鳥状パターンに配置された複数の導電性コンタクトを含む基板材料を形成することと、
    第１の絶縁材によって互いに分離された複数の平面にある第１の導電性材料を、前記基板材料に形成することと、
    前記複数の平面の前記第１の導電性材料と、前記第１の絶縁材とを貫通するとともに狭い部分と広い部分とを含む波状プロファイルを有する蛇行形状の開口を形成し、前記蛇行形状の開口を前記複数の導電性コンタクトに整列して形成することと、
    前記蛇行形状の開口に第２の絶縁材を形成することと、
    前記蛇行形状の開口に整列して前記蛇行形状の前記狭い部分に形成された複数の開口部を形成することであって、それぞれが前記基板材料における前記複数の導電性コンタクトの異なるものと同心であり、前記複数の平面における前記第１の導電性材料、前記第１の絶縁材、及び前記第２の絶縁材を通り、前記複数の開口部の直径は、前記第２の絶縁材の幅よりも大きく形成することと、
    前記複数の平面のそれぞれの前記第１の導電性材料に複数の窪みを形成することと、
    前記複数の窪みにカルコゲニド材料を形成することと、
    前記複数の開口部に、前記複数の窪みのそれぞれの個々の１つに形成された前記カルコゲニド材料と接触する第２の導電性材料を形成することと、
    前記第１の導電性材料に沿って前記複数の開口部を形成することと、
    前記開口の前記蛇行形状に合わせて前記開口部および／または前記第１の導電性材料を形成することと、
    を含む、前記方法。
  10. 前記複数の窪みに形成された前記カルコゲニド材料及び前記複数の平面の前記第１の導電性材料が、前記複数の開口部のそれぞれの側壁を形成する、請求項９に記載の方法。
  11. 前記カルコゲニド材料を形成することは、前記カルコゲニド材料を前記複数の窪みに共形的に堆積させることを含む、請求項９～１０のいずれか１項に記載の方法。
  12. 前記基板材料に、前記第１の絶縁材によって互いに分離された複数の平面にある第３の絶縁材を形成すること、及び
    前記複数の平面の前記第３の絶縁材を前記第１の導電性材料で置き換えて、前記第１の絶縁材によって互いに分離された前記複数の平面に前記第１の導電性材料を形成することをさらに含む、請求項９～１０のいずれか１項に記載の方法。
  13. ３次元（３Ｄ）メモリアレイを処理する方法であって、
    千鳥状パターンに配置された複数の導電性コンタクトを含む基板材料を形成すること、
    前記基板材料に、第１の複数の平面にある第１の導電性材料を形成すること、
    前記第１の複数の平面にある前記第１の導電性材料に第２の複数の平面にある第１の絶縁材を形成すること、
    前記第２の複数の平面にある前記第１の絶縁材に第３の複数の平面にある第２の絶縁材を形成すること、
    前記第１の複数の平面の前記第１の導電性材料、前記第２の複数の平面の第１の絶縁材、及び前記第３の複数の平面の前記第２の絶縁材を通るとともに狭い部分と広い部分とを含む波状プロファイルを有する蛇行形状の開口を形成し、前記蛇行形状の開口は前記複数の導電性コンタクトに整列して形成すること、
    前記蛇行形状の開口に第３の絶縁材を形成すること、
    前記蛇行形状の前記狭い部分に複数の開口部を形成することであって、それぞれが前記基板材料内の前記複数の導電性コンタクトの異なるものと同心であり、前記第１の複数の平面の前記第１の導電性材料、前記第２の複数の平面の前記第１の絶縁材、及び前記第３の複数の平面の前記第２の絶縁材を通り、前記複数の開口部の直径は、前記第３の絶縁材の幅よりも大きく形成すること、
    前記第１の複数の平面のそれぞれの前記第１の導電性材料に複数の窪みを形成すること、
    前記複数の窪みにカルコゲニド材料を形成すること、
    前記複数の開口部に、前記複数の窪みのそれぞれの個々の１つに形成された前記カルコゲニド材料と接触する第２の導電性材料を形成すること、
    前記第１の導電性材料に沿って前記複数の開口部を形成すること、及び
    前記開口の前記蛇行形状に合わせて前記開口部および／または前記第１の導電性材料を形成すること
    を含む、前記方法。
  14. ３次元（３Ｄ）メモリアレイであって、
    第１の絶縁材によって第１の方向に、また複数の導電線を介して狭い部分と、広い部分と、を含む波状プロファイルを有する蛇行形状に形成された第２の絶縁材によって、前記第１の方向に実質的に直交する第２の方向に、互いに分離された複数の導電線、及び
    複数の垂直スタックを備え、前記複数の垂直スタックのそれぞれの個々の１つは、前記第２の絶縁材の蛇行形状に整列して形成され、
    前記複数の導電線に実質的に垂直に延び、前記第２の絶縁材の蛇行形状に沿うように配置された導電ピラーであって、
    前記導電ピラーは、前記第２の絶縁材の蛇行形状に沿うように、かつ前記複数の導電線、前記第1の絶縁材、および前記第２の絶縁材を通って形成された複数の開口部のうち、前記蛇行形状の前記狭い部分に形成された開口部に形成されており、かつ
    前記複数の開口部の直径は、前記第２の絶縁材の幅よりも大きく形成されている、ことを含み、
    前記第１の絶縁材及び前記第２の絶縁材の複数の窪みにそれぞれ形成されたカルコゲニド材料が、前記導電ピラーの周りに部分的に形成されるように前記複数の窪みのそれぞれの個々の１つに形成されたカルコゲニド材料、を含み、
    前記複数の窪みの第１の１つに形成された前記カルコゲニド材料は、前記第２の絶縁材によって、前記複数の窪みの前記第１の１つと正反対の前記複数の窪みの第２の１つに形成された前記カルコゲニド材料から分離される、
    導電性材料に沿って前記複数の開口部が形成され、
    前記蛇行形状に合わせて前記開口部および／または前記導電性材料が形成される、前記３Ｄメモリアレイ。
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