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JP7489252B2 - 半導体装置および電力変換装置 - Google Patents
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Description

本発明は、半導体装置の構造に係り、特に、複数の低圧素子を直列接続して構成するカスコード型の高圧素子に適用して有効な技術に関する。
パワートランジスタやパワーダイオード等のパワー半導体デバイスの開発では、高い耐圧を備えつつ、オン抵抗が低く、スイッチング損失の少ないデバイスを製造することが重要な課題である。
パワートランジスタは、通常、ボディ領域とドレイン領域の間に配置され、かつ、ドレイン領域よりも低濃度にドープされたドリフト領域を持つ。従来のパワートランジスタのオン抵抗は、電流が流れる方向のドリフト領域の長さとドリフト領域のドーピング濃度に依存し、ドリフト領域の長さを短くするか、またはドリフト領域のドーピング濃度を高くするとオン抵抗が低下する。
しかしながら、ドリフト領域の長さを短くする、或いはドリフト領域のドーピング濃度を上げるとデバイスの耐圧が低下するという問題がある。
所定の耐圧を持つパワートランジスタのオン抵抗を低減する方法として、ドリフト領域に相補的にドープされた補償領域を設ける技術や、ドリフト領域から誘電的に絶縁され、例えばトランジスタのゲートまたはソース端子に接続されるフィールドプレートをドリフト領域に設ける技術等が良く知られている。
これらのタイプのパワートランジスタでは、補償ゾーンまたはフィールドプレートは、デバイスがオフ状態の時にドリフト領域のドーピング電荷を部分的に補償するため、ドリフト領域へのより高濃度なドーピングが可能になり、耐圧を低下させることなくオン抵抗の低減が可能である。但し、これらのデバイスの出力容量は大きくなる傾向にある。
本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には「複数のパワートランジスタをカスコード接続で自律的に制御することによって耐圧を向上するとともに出力容量を小さくできる半導体素子」が開示されている。
特許文献１の技術は、耐圧向上、オン抵抗の低減、スイッチング損失の低減といったパワートランジスタの性能面でのメリットのみならず、カスコードの接続段数により耐圧を変化することができるという設計容易化のメリットも有する。
米国特許出願公開第２０１２／０１７５６３５号明細書
しかしながら、上記特許文献１で開示されている技術は、ゲート電極を１つ下の段のソース電極と接続するカスコード接続を用いているために、２段目以降のパワートランジスタの耐圧はゲート酸化膜の耐圧で制限され、耐圧は通常２０Ｖ程度に制限される。
高い耐圧を得るためには、カスコード接続の段数を増やす必要があるが、段数が増加するにつれてパワートランジスタ同士を接続するコンタクトも増加し寄生抵抗が大きくなったり、ゲートの信頼性が低下するという課題が生じる。
例えば、直列接続されたパワートランジスタの内、１つでもパワートランジスタのゲートが破壊された場合、ゲートが破壊されたパワートランジスタより上段のパワートランジスタは全て制御不能になるため、直列段数が大きくなると故障確率が増加する。
従って、高い耐圧とゲートの信頼性を両立するためには、ある目標耐圧に対して、直列接続の２段目以降のパワートランジスタの直列接続の段数を自由に設計できることが重要である。
すなわち、２段目以降のパワートランジスタの耐圧がゲート酸化膜の耐圧で制限されない半導体装置が必要である。
そこで、本発明の目的は、複数の低圧素子を直列接続して構成するカスコード型の高圧素子において、接続する低圧素子の段数を低減しつつ、低圧素子のゲート酸化膜の耐圧に制限されることなく、所望の耐圧の高圧素子を構成可能な半導体装置及びそれを用いた電力変換装置を提供することにある。
上記課題を解決するために、本発明は、第１の半導体素子と、１つまたは複数の第２の半導体素子が直列接続された半導体装置において、前記第１の半導体素子および前記第２の半導体素子は、ソース端子とドレイン端子間またはエミッタ端子とコレクタ端子間に制御信号出力端子を有し、前記第２の半導体素子のゲート端子は、前記第２の半導体素子のソースまたはエミッタ側に隣接して直列接続された第１の半導体素子または第２の半導体素子の制御信号出力端子に接続されていることを特徴とする。
本発明によれば、複数の低圧素子を直列接続して構成するカスコード型の高圧素子において、接続する低圧素子の段数を低減しつつ、低圧素子のゲート酸化膜の耐圧に制限されることなく、所望の耐圧の高圧素子を構成可能な半導体装置を実現することができる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
本発明の実施例１に係る半導体装置の断面構造を示す図である。 １段目のＭＯＳＦＥＴの制御信号出力電極と２段目のＭＯＳＦＥＴのゲート電極の接続構造を示す図である。 本発明の実施例１に係る半導体装置を構成する低圧素子の回路図である。 本発明の実施例１に係る半導体装置の構成を示す回路図である。 本発明の実施例１に係る各端子間電圧のシミュレーション計算結果を示す図である。 本発明の実施例１に係る半導体装置の断面における電位分布のシミュレーション計算結果を示す図である。 本発明の実施例１に係る半導体装置の断面における電位分布のシミュレーション計算結果を示す図である。 図１Ｃの変形例を示す図である。 図２の変形例を示す図である。 本発明の実施例２に係る半導体装置の構成を示す回路図である。 本発明の実施例３に係る半導体装置の構成を示す回路図である。
以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
図１Ａから図４Ｂを参照して、本発明の実施例１の半導体装置について説明する。なお、図１Ａから図３Ｃでは、半導体装置を構成する低圧素子として横型ＭＯＳＦＥＴを用いた例を示し、図４Ａ及び図４Ｂでは、その変形例としてＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いた例を示す。
図１Ａは、本実施例の半導体装置の断面構造を示す図である。本実施例の半導体装置は、図１Ａに示すように、支持基板１上に埋め込み酸化膜２を介してドリフト領域となるｎ型半導体基板３が形成されており、ｎ型半導体基板３の一部に選択的にｐ型ベース領域４が形成され、そのｐ型ベース領域４の表面層の一部にｎ型ソース領域５が形成され、そのｎ型ソース領域５に隣接するようにｐ型コンタクト領域６が形成されている。
ｐ型ベース領域４が形成されていないｎ型半導体基板３の表面層の一部に選択的にｎ型ドレイン領域７が形成されている。そして、ｐ型ベース領域４の表面層のチャネル領域８の表面上にゲート酸化膜９を介してゲート端子（図示せず）に接続されるゲート電極１０が設けられている。
また、ｎ型ソース領域５とｐ型コンタクト領域６の表面に共通に接触するソース電極１１が設けられ、ｎ型ドレイン領域７の表面上にはドレイン電極１２が設けられ、それぞれソース端子、ドレイン端子（いずれも図示せず）に接続される。ｐ型ベース領域４とｎ型ドレイン領域７の間のｎ型半導体基板（ドリフト領域）３の表面の一部には、制御信号出力電極１３が形成され、制御信号出力端子（図示せず）に接続されている。なお、ｎ型半導体基板３の表面の一部は電気的な絶縁のために誘電体１４に覆われている。
本実施例の半導体装置は、図１Ａに示すように、ｐ型ベース領域４とｎ型ドレイン領域７の間のｎ型半導体基板（ドリフト領域）３の表面の一部に、制御信号出力電極１３が設けられており、制御信号出力電極１３を設ける位置によって制御信号出力端子の電位をソース端子の電位からドレイン端子の電位までの範囲で調整することができる。
図１Ｂは、本実施例の半導体装置の１段目のＭＯＳＦＥＴの制御信号出力電極と２段目のＭＯＳＦＥＴのゲート電極の接続構造を示す図である。
本実施例の半導体装置は、図１Ｂに示すように、埋め込み酸化膜２上のｎ型半導体基板（ドリフト領域）３が、素子分離領域１５によって、１段目のＭＯＳＦＥＴ領域（素子分離領域１５の左側）と２段目のＭＯＳＦＥＴ領域（素子分離領域１５の右側）に分離されている。そして、１段目のＭＯＳＦＥＴの制御信号出力電極１３と２段目のＭＯＳＦＥＴのゲート電極１０が電気的に接続されている。
図１Ｃは、本実施例の半導体装置を構成する低圧素子の回路図である。図１Ｃのソース端子１６，ドレイン端子１７，ゲート端子１８，制御信号出力端子１９が、図１Ａのソース電極１１，ドレイン電極１２，ゲート電極１０，制御信号出力電極１３のそれぞれに接続されるソース端子，ドレイン端子，ゲート端子，制御信号出力端子に相当する。
図１Ｃに示すように、本実施例の半導体装置を構成する低圧素子（横型ＭＯＳＦＥＴ）は、従来の横型ＭＯＳＦＥＴの回路構成と比較して、制御信号出力端子１９が追加されていることが特徴である。
図２は、本実施例の半導体装置の構成を示す回路図である。上記の制御信号出力電極１３が設けられた横型ＭＯＳＦＥＴ２１，２２，２３の各ドレイン端子１７と各ソース端子１６が互いに接続されることで、３つの横型ＭＯＳＦＥＴ２１，２２，２３が直列接続されている。なお、図２では、簡単のため横型ＭＯＳＦＥＴ２１，２２，２３のみを示しているが、直列接続される横型ＭＯＳＦＥＴの数はこれに限定されず、直列数を任意に変更できることは言うまでもない。
また、直列接続の２段目以降（図２の横型ＭＯＳＦＥＴ２２，２３）は、ゲート電圧の閾値が負の電圧であるデプレッション型のＭＯＳＦＥＴであるが、直列接続の１段目（図２の横型ＭＯＳＦＥＴ２１）はデプレッション型である必要はなく、ゲート電圧の閾値が正のエンハンス型のＭＯＳＦＥＴでもよい。
横型ＭＯＳＦＥＴ２１のゲート端子１８とソース端子１６は、ゲート駆動回路（図示せず）に接続される。また、直列接続の２段目以降の横型ＭＯＳＦＥＴ２２，２３のゲート端子１８は、当該横型ＭＯＳＦＥＴのソース側に接続されている横型ＭＯＳＦＥＴの制御信号出力端子１９にそれぞれ接続される。
次に、本実施例の半導体装置の動作について説明する。例えば、図２の直列接続された３つの横型ＭＯＳＦＥＴが負荷を介して電源に接続されており、横型ＭＯＳＦＥＴ２１がゲート駆動回路によってオフ状態からオン状態になると、横型ＭＯＳＦＥＴ２１のソース端子１６からドレイン端子１７までの電圧と共に制御信号出力端子１９からドレイン端子１７までの電圧（制御信号出力端子１９を基準とした場合の電圧）が低下する。
横型ＭＯＳＦＥＴ２１の制御信号出力端子１９からドレイン端子１７までの電圧は、横型ＭＯＳＦＥＴ２２のゲート端子１８からソース端子１６までの電圧（ゲート端子１８を基準とした場合の電圧）と等しいため、横型ＭＯＳＦＥＴ２２のソース端子１６からゲート端子１８までの電圧（ソース端子１６を基準とした場合の電圧）が上昇し、負のゲート閾値電圧を上回ると横型ＭＯＳＦＥＴ２２がオン状態になり、横型ＭＳＯＦＥＴ２２のソース端子１６からドレイン端子１７までの電圧と制御信号出力端子１９からドレイン端子１７までの電圧が低下する。
図３Ａは、シミュレーションによって得られたソース端子１６からドレイン端子１７までの電圧とソース端子１６から制御信号出力端子１９までの電圧の関係を示す。図３Ａの横軸はソース－ドレイン間電圧Ｖｄｓを示し、縦軸はソースを基準としたドレイン（Ｄ）、制御信号出力（ＣＳＯ：Control Signal Output）の電圧を示している。
横型ＭＯＳＦＥＴ２１のドレイン端子１７から制御信号出力端子１９までの電圧が、次段の横型ＭＯＳＦＥＴ２２のゲート電圧Ｖｇｓとしてソース端子１６からゲート端子１８に印加される。
図３Ａに示すように、横型ＭＯＳＦＥＴ２１において、ソース端子１６からドレイン端子１７までの電圧Ｖｄｓが比較的小さい領域ではドレイン（Ｄ）の電圧と制御信号出力（ＣＳＯ）の電圧はほぼ一致しており、ドレイン端子１７から制御信号出力端子１９までの電圧（次段の横型ＭＯＳＦＥＴ２２に印加されるゲート電圧Ｖｇｓ）は非常に小さいが、ソース端子１６からドレイン端子１７までの電圧Ｖｄｓがある程度大きくなると、ドレイン（Ｄ）の電圧と制御信号出力（ＣＳＯ）の電圧との差の絶対値が大きくなり、ドレイン端子１７から制御信号出力端子１９までの電圧（Ｖｇｓ）は、符号がマイナスで絶対値が大きくなる。これは、図１Ａにおいて、ソース電極１１からドレイン電極１２までの電圧がある程度大きくならないと空乏層が制御信号出力電極１３の位置まで延びてこないためである。
例として、耐圧６００Ｖの横型ＭＯＳＦＥＴのソースからドレインまでの電圧が２００Ｖの時の横型ＭＯＳＦＥＴ中の電位分布を図３Ｂに、ソースからドレインまでの電圧が４００Ｖの時の横型ＭＯＳＦＥＴ中の電位分布を図３Ｃに示す。
図３Ｂでは空乏層が制御信号出力（ＣＳＯ）まで延びておらず、制御信号出力（ＣＳＯ）とドレイン（Ｄ）がほぼ同電位である。一方、図３Ｃでは空乏層が制御信号出力（ＣＳＯ）まで延びているため制御信号出力（ＣＳＯ）とドレイン（Ｄ）の間に電位差が生じて、次段の横型ＭＯＳＦＥＴのゲートをオフさせる。
以上のことから、次段のゲート電圧として印加される前段のドレインから制御信号出力までの電圧の絶対値は、前段および次段のソースからドレインまでの電圧の絶対値（次段のゲートを前段のソースに接続する一般のカスコード接続した場合の次段のゲート電圧の絶対値と等しい）より小さくなるので、次段の横型ＭＯＳＦＥＴのゲート酸化膜に印加される電圧ストレスを、一般のカスコード接続した場合に比べて低減できることが判る。
以上説明した通り、横型ＭＯＳＦＥＴ２１がゲート駆動回路によってオン状態からオフ状態になると、横型ＭＳＯＦＥＴ２１のソース端子１６からドレイン端子１７までの電圧と共に制御信号出力端子１９からドレイン端子１７までの電圧が上昇する。
従って、横型ＭＯＳＦＥＴ２２のソース端子１６からゲート端子１８までの電圧が低下し、負のゲート閾値電圧を下回ると横型ＭＯＳＦＥＴ２２がオフ状態となり、横型ＭＯＳＦＥＴ２２のソース端子１６からドレイン端子１７までの電圧と制御信号出力端子１９からドレイン端子１７までの電圧が上昇する。
上記の動作が前段の横型ＭＯＳＦＥＴから次段の横型ＭＯＳＦＥＴに向かって連鎖的に行われるため、横型ＭＯＳＦＥＴ２１をオフ状態にすると直列接続の２段目以降の全ての横型ＭＯＳＦＥＴがオフ状態となり、電圧の印加を阻止することが出来る。なお、１段目の横型ＭＯＳＦＥＴが最も前の段に配置される横型ＭＯＳＦＥＴであり、図２では横型ＭＯＳＦＥＴ２１が１段目、横型ＭＯＳＦＥＴ２２が２段目、横型ＭＯＳＦＥＴ２３が３段目となる。
逆に、横型ＭＯＳＦＥＴ２１をオン状態にすると直列接続の２段目以降の全ての横型ＭＯＳＦＥＴ２２，２３がオン状態になり、負荷に電流を流すことができる。
また、上記の直列接続された横型ＭＯＳＦＥＴに並列に負荷が接続されており、負荷に流れる電流をソース側からドレイン側に向かって還流する場合は、ソースの電位がドレインの電位より高くなるため、直列接続の２段目以降の全ての横型ＭＯＳＦＥＴはオン状態となり、チャネル領域８を介して還流電流を流すことができる。
また、横型ＭＯＳＦＥＴ２１に関しては、ゲートがオン状態の場合は直列接続された横型ＭＯＳＦＥＴと同様にチャネル領域８を介して還流電流を流すことが出来るが、ゲートがオフ状態においてもｐ型コンタクト領域６、ｐ型ベース領域４とｎ型半導体基板３で形成される内蔵ダイオードを介して還流電流を流すことができる。
上述したように、直列接続された複数の横型ＭＯＳＦＥＴは、１つのゲートで全ての横型ＭＯＳＦＥＴのオンとオフを制御できるため、従来のパワーエレクトロニクス回路における１つのパワートランジスタと同様に扱うことが可能である。
≪変形例≫
図４Ａ及び図４Ｂを用いて、上記で説明した本実施例の半導体装置の変形例を説明する。図４Ａ，図４Ｂは、それぞれ図１Ｃ，図２の変形例である。上記では、横型ＭＯＳＦＥＴを例に説明したが、直列接続する低圧素子にＩＧＢＴとダイオードを逆接続したものや窒化ガリウム（ＧａＮ）等の材料を用いたＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）を用いても良い。
図４Ａは、変形例の半導体装置を構成する低圧素子の回路図である。図４Ａに示すように、変形例の半導体装置を構成する低圧素子（横型ＩＧＢＴ）は、従来の横型ＩＧＢＴの回路構成と比較して、制御信号出力端子１９が追加されていることが特徴である。
図４Ｂは、変形例の半導体装置の構成を示す回路図である。図２との違いは１段目のパワートランジスタが横型ＭＯＳＦＥＴ２１ではなく、制御信号出力端子１９を備えた横型ＩＧＢＴ４１であり、横型ＩＧＢＴ４１にダイオード４２が逆並列接続されていることが特徴である。
図４Ｂの構成において、横型ＩＧＢＴ４１は横型ＭＯＳＦＥＴ２１と違い逆導通しないために還流のためにダイオード４２を設けている。
また、図示しないが、窒化ガリウム（ＧａＮ）等の材料を用いたＨＥＭＴを適用する場合には、図２と同様の回路構成で同期整流により動作させることが可能である。同期整流を用いない場合は、還流動作のために図４Ｂと同様に１段目のトランジスタに逆並列でダイオードを接続する必要がある。
以上説明したように、本実施例の半導体装置は、第１の半導体素子（横型ＭＯＳＦＥＴ２１，横型ＩＧＢＴ４１）と、１つまたは複数の第２の半導体素子（横型ＭＯＳＦＥＴ２２，２３）が直列接続された半導体装置であり、第１の半導体素子（横型ＭＯＳＦＥＴ２１，横型ＩＧＢＴ４１）および第２の半導体素子（横型ＭＯＳＦＥＴ２２，２３）は、ソース端子１６とドレイン端子１７間またはエミッタ端子２４とコレクタ端子２５間に制御信号出力端子１９を有し、第２の半導体素子（横型ＭＯＳＦＥＴ２２，２３）のゲート端子１８は、第２の半導体素子（横型ＭＯＳＦＥＴ２２，２３）のソースまたはエミッタ側に隣接して直列接続された第１の半導体素子（横型ＭＯＳＦＥＴ２１，横型ＩＧＢＴ４１）または第２の半導体素子（横型ＭＯＳＦＥＴ２２，２３）の制御信号出力端子１９に接続されている。
また、第１の半導体素子（横型ＭＯＳＦＥＴ２１，横型ＩＧＢＴ４１）のゲート端子１８とソース端子１６は、ゲート駆動回路に接続されており、ゲート駆動回路から第１の半導体素子（横型ＭＯＳＦＥＴ２１，横型ＩＧＢＴ４１）のゲート端子１８への駆動信号により、第１の半導体素子（横型ＭＯＳＦＥＴ２１，横型ＩＧＢＴ４１）および第２の半導体素子（横型ＭＯＳＦＥＴ２２，２３）の全ての半導体素子のＯＮ／ＯＦＦ制御が可能である。
本実施例によれば、複数の低圧素子を直列接続して構成するカスコード型の高圧素子において、制御信号出力電極１３を設けることで、二段目以降のゲートに電圧が掛かり難くなるため、個々の低圧素子の耐圧を向上することができ、接続する低圧素子の段数を低減することができる。また、二段目以降のゲートに電圧が掛かり難くなるため、低圧素子のゲート酸化膜の耐圧に制限されることなく高圧素子の耐圧を設計することができる。
図５を参照して、本発明の実施例２の半導体装置について説明する。図５は、本実施例の半導体装置の構成を示す回路図であり、実施例１の図２に相当する。
本実施例の半導体装置は、図５に示すように、制御信号出力端子１９が設けられた横型ＭＯＳＦＥＴ２１，２２，２３の各ソース端子１６とドレイン端子１７の間に並列に抵抗器５１，５２，５３が接続されていることを特徴とする。その他の構成は、図２と同様である。
本実施例によれば、横型ＭＯＳＦＥＴに並列に抵抗器が接続されたものを１つの素子とみなすと、抵抗器の抵抗によってオフ状態での抵抗を調整することができるため、直列接続された横型ＭＯＳＦＥＴがオフ状態の時の電圧の分担を任意に調整することが可能となり、素子の信頼性を向上することができる。
図６を参照して、本発明の実施例３の半導体装置について説明する。図６は、本実施例の半導体装置の構成を示す回路図であり、実施例１の図２に相当する。
本実施例の半導体装置は、図６に示すように、制御信号出力端子１９が設けられた横型ＭＯＳＦＥＴ２１，２２，２３の各制御信号出力端子１９と各ドレイン端子１７の間に定電圧ダイオード６１，６２，６３が接続されていることを特徴とする。その他の構成は、図２と同様である。
本実施例によれば、横型ＭＯＳＦＥＴがオフ状態において、制御信号出力端子１９からドレイン端子１７までの電圧は所定の電圧に到達すると定電圧ダイオード６１，６２，６３によってクランプされるため、ドレイン側に直列接続された横型ＭＯＳＦＥＴのゲート・ソース間に過大な電圧が印加されることを防止することができ、横型ＭＯＳＦＥＴのゲート信頼性を向上することができる。
なお、前記定電圧ダイオード６１，６２，６３の例としては、アバランシェダイオードやツェナーダイオードを用いることができる。
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記の実施例は本発明に対する理解を助けるために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
１…支持基板
２…埋め込み酸化膜
３…ｎ型半導体基板（ドリフト領域）
４…ｐ型ベース領域
５…ｎ型ソース領域
６…ｐ型コンタクト領域
７…ｎ型ドレイン領域
８…チャネル領域
９…ゲート酸化膜
１０…ゲート電極
１１…ソース電極
１２…ドレイン電極
１３…制御信号出力電極
１４…誘電体
１５…素子分離領域
１６…ソース端子
１７…ドレイン端子
１８…ゲート端子
１９…制御信号出力端子
２１，２２，２３…横型ＭＯＳＦＥＴ
２４…エミッタ端子
２５…コレクタ端子
４１…横型ＩＧＢＴ
４２…ダイオード
５１…抵抗器
５２…抵抗器
５３…抵抗器
６１…定電圧ダイオード
６２…定電圧ダイオード
６３…定電圧ダイオード

Claims (11)

  1. 第１の半導体素子と、１つまたは複数の第２の半導体素子が直列接続された半導体装置において、
    前記第１の半導体素子および前記第２の半導体素子は、ソース端子とドレイン端子間またはエミッタ端子とコレクタ端子間に制御信号出力端子を有し、
    前記第２の半導体素子のゲート端子は、前記第２の半導体素子のソースまたはエミッタ側に隣接して直列接続された第１の半導体素子または第２の半導体素子の制御信号出力端子に接続されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１の半導体素子のゲート端子とソース端子は、ゲート駆動回路に接続されており、
    前記ゲート駆動回路から前記第１の半導体素子のゲート端子への駆動信号により、前記第１の半導体素子および前記第２の半導体素子の全ての半導体素子のＯＮ／ＯＦＦ制御が可能であることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第２の半導体素子は、ゲート電圧の閾値が負電圧であるデプレッション型の半導体素子であることを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１の半導体素子および前記第２の半導体素子は、横型ＭＯＳＦＥＴであることを特徴とする半導体装置。
  5. 請求項３に記載の半導体装置において、
    前記第１の半導体素子および前記第２の半導体素子の少なくともいずれか一方は、横型ＩＧＢＴおよび前記横型ＩＧＢＴに逆並列に接続されたダイオードで構成されることを特徴とする半導体装置。
  6. 請求項３に記載の半導体装置において、
    前記第１の半導体素子および前記第２の半導体素子の少なくともいずれか一方は、ＨＥＭＴであることを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第１の半導体素子および前記第２の半導体素子の少なくともいずれか一方は、ＨＥＭＴおよび前記ＨＥＭＴに逆並列に接続されたダイオードで構成されることを特徴とする半導体装置。
  8. 請求項１から７のいずれか１項に記載の半導体装置において、
    前記第１の半導体素子および前記第２の半導体素子の少なくともいずれか一方に、抵抗器が並列接続されていることを特徴とする半導体装置。
  9. 請求項１から７のいずれか１項に記載の半導体装置において、
    前記第１の半導体素子および前記第２の半導体素子のドレイン端子またはコレクタ端子と前記制御信号出力端子の間にダイオードが接続されていることを特徴とする半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記ダイオードは、アバランシェダイオードまたはツェナーダイオードであることを特徴とする半導体装置。
  11. 請求項１から１０のいずれか１項に記載の半導体装置を用いることを特徴とする電力変換装置。
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