JP7491364B2 - 撮像素子及び撮像装置 - Google Patents

Description

本発明は、撮像素子及び撮像装置に関する。

複数の画素からなる画素ブロック毎に異なる露光時間での撮影を行う撮像装置が知られている（例えば、特許文献１）。
特許文献１ 国際公開第２０１７／０１８１８８号

従来の撮像装置では、レイアウト効率の向上が望まれている。

一般的開示

本発明の第１の態様においては、１または複数の画素を含む複数の画素ブロックを有する画素チップと、複数の画素ブロックのうち少なくとも第１画素ブロックに含まれる画素からの信号をデジタル信号に変換する第１変換部と第１変換部で変換されたデジタル信号を記憶する第１記憶部とを含む第１制御ブロックと、列方向において第１制御ブロックの隣に配置され、複数の画素ブロックのうち少なくとも第２画素ブロックに含まれる画素からの信号をデジタル信号に変換する第２変換部と第２変換部で変換されたデジタル信号を記憶する第２記憶部とを含む第２制御ブロックとを有する信号処理チップと、を備え、第２制御ブロックにおける第２変換部および第２記憶部は、第１制御ブロックにおける第１変換部および第１記憶部の配置位置に対して上下反転させた位置に配置される、撮像素子を提供する。

本発明の第２の態様においては、第１の態様の撮像素子を備える撮像装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の実施形態に係る撮像素子４００の概要を示す図である。 画素部１１０の具体的な構成の一例を示す。 画素１１２の回路構成の一例を示す。 主回路部２１０のより具体的な構成の一例を示す。 制御ブロック２２０の具体的な構成の一例を示す。 実施例に係る複数の制御ブロック２２０の一例を示す。 比較例に係る制御ブロック７２０の配置方法の一例を示す。 撮像素子４００の構成の一例を示す。 比較例に係る撮像素子８００の構成の一例を示す。 撮像素子４００の配線方法の一例を説明するための図である。 撮像素子４００の配線方法の一例を説明するための図である。 画素チップ１００と信号処理チップ２００の接合面１５０の一例を示す。 接合面１５０の拡大図の一例を示す。 実施例に係る画素部１１０の構成の一例を示す。 実施例に係る主回路部２１０の構成の一例を示す。 図８Ａの画素部１１０に対応する主回路部２１０の一例を示す。 比較例に係る画素部６１０の構成の一例を示す。 比較例に係る主回路部７１０の構成の一例を示す。 比較例に係る主回路部７１０の構成の一例を示す。 撮像素子４００の撮像動作を示すタイミングチャートの一例を示す。 画素群１１５毎の露光タイミングの一例を示す。 信号処理チップ２００の構成の一例を示す。 信号処理チップ２００の断面図の一例を示す。 比較例に係る信号処理チップ７００の構成の一例を示す。 比較例に係る信号処理チップ７００の他の例を示す。 比較例に係る信号処理チップ７００の断面図の一例を示す。 実施例に係る撮像装置５００の構成例を示すブロック図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本明細書において、Ｘ軸とＹ軸とは互いに直交し、Ｚ軸はＸＹ平面に直交する。ＸＹＺ軸は右手系を構成する。Ｚ軸と平行な方向を撮像素子４００の積層方向と称する場合がある。本明細書において、「上」及び「下」の用語は、重力方向における上下方向に限定されない。これらの用語は、Ｚ軸方向における相対的な方向を指すに過ぎない。なお、本明細書では、Ｘ軸方向の配列を「行」とし、Ｙ軸方向の配列を「列」として説明するが、行列方向はこれに限定されない。

図１Ａは、本実施形態に係る撮像素子４００の概要を示す図である。撮像素子４００は、被写体を撮像する。撮像素子４００は、撮像された被写体の画像データを生成する。撮像素子４００は、画素チップ１００および信号処理チップ２００を備える。図１Ａに示すように、画素チップ１００は、信号処理チップ２００に積層されている。

画素チップ１００は、画素部１１０を有する。画素部１１０は、入射された光に基づく画素信号を出力する。

信号処理チップ２００は、主回路部２１０および周辺回路部２３０を有する。

主回路部２１０は、画素チップ１００から出力された画素信号が入力される。主回路部２１０は、入力された画素信号を処理する。本例の主回路部２１０は、信号処理チップ２００において、画素部１１０と対向する位置に配置されている。主回路部２１０は、画素部１１０の駆動を制御するための制御信号を画素部１１０に出力してもよい。

周辺回路部２３０は、主回路部２１０の駆動を制御する。周辺回路部２３０は、信号処理チップ２００において、主回路部２１０の周辺に配置されている。また、周辺回路部２３０は、画素チップ１００と電気的に接続され、画素部１１０の駆動を制御してもよい。本例の周辺回路部２３０は、信号処理チップ２００の２辺に沿って配置されているが、周辺回路部２３０の配置方法は本例に限られない。

なお、撮像素子４００は、画素チップ１００および信号処理チップ２００に加えて、信号処理チップ２００に積層されたメモリチップを有してもよい。例えば、メモリチップは、信号処理チップ２００が出力した信号に応じた画像処理を行う。また、撮像素子４００の構造は、裏面照射型であっても、表面照射型であってもよい。

図１Ｂは、画素部１１０の具体的な構成の一例を示す。本例では、画素部１１０と、画素部１１０に設けられた画素ブロック１２０の拡大図を示している。

画素部１１０は、行方向および列方向に沿って並んで配置された複数の画素群１１５を有する。本例の画素部１１０は、Ｍ×Ｎ個（Ｍ，Ｎは、自然数）の画素群１１５を有する。本例では、ＭがＮと等しい場合を図示しているが、ＭとＮは異なっていてもよい。

画素群１１５は、少なくとも１つの画素１１２を有する。本例の画素群１１５は、ｍ×ｎ個（ｍ，ｎは、自然数）の画素１１２を有する。例えば、画素群１１５は、１６×１６個の画素１１２を有する。画素群１１５に対応する画素１１２の個数はこれに限定されない。本例では、ｍがｎと等しい場合を図示しているが、ｍはｎと異なっていてもよい。画素群１１５は、行方向において共通の制御線に接続された複数の画素１１２を有する。例えば、画素群１１５のそれぞれの画素１１２は、同一の露光時間に設定されるように共通の制御線に接続されている。一例において、行方向に並ぶｎ個の画素１１２が共通の制御線によって接続される。

一方、画素群１１５は、それぞれ異なる露光時間に設定されてよい。即ち、画素群１１５のそれぞれの画素１１２は同一の露光時間であるが、他の画素群１１５では異なる露光時間に設定されてよい。例えば、画素群１１５の画素１１２が行方向に共通の制御線で接続されている場合に、他の画素群１１５の画素１１２が異なる制御線で共通に接続される。

画素ブロック１２０は、１または複数の画素群１１５を有する。本例の画素ブロック１２０は、列方向に沿って並んで配置された２つの画素群１１５を有する。画素ブロック１２０は、後述する制御ブロック２２０に対応して配置される。即ち、１つの制御ブロック２２０に対して、２つの画素群１１５が配置されている。画素ブロック１２０が複数の画素群１１５を有する場合、それぞれの画素群１１５が異なる露光時間に設定されてよい。画素ブロック１２０が１つの画素群１１５を有する場合、制御ブロック２２０に対して１つの画素群１１５が配置される。画素ブロック１２０は、２ｍ×ｎ個の画素１１２を有する。例えば、画素ブロック１２０は、３２×１６個の画素１１２を有する。画素ブロック１２０に対応する画素１１２の個数はこれに限定されない。

画素１１２は、光を電荷に変換する光電変換機能を有する。画素１１２は、光電変換された電荷を蓄積する。２ｍ個の画素１１２は、列方向に沿って配置され、共通の信号線１２２に接続されている。そして、２ｍ個の画素１１２は、画素ブロック１２０において、行方向にｎ列並んで配列されている。

図１Ｃは、画素１１２の回路構成の一例を示す。画素１１２は、光電変換部１０４と、第１転送部１２３と、第２転送部１２４と、リセット部１２６と、画素出力部１２７とを備える。画素出力部１２７は、増幅部１２８および選択部１２９を有する。本例では、第１転送部１２３、第２転送部１２４、リセット部１２６、増幅部１２８および選択部１２９は、Ｎチャンネル型ＦＥＴとして説明するが、トランジスタの種類はこれに限られない。

光電変換部１０４は、光を電荷に変換する光電変換機能を有する。光電変換部１０４は、光電変換された電荷を蓄積する。光電変換部１０４は、例えば、フォトダイオードである。

第１転送部１２３は、光電変換部１０４に蓄積された電荷を蓄積部１２５に転送する。第１転送部１２３は、光電変換部１０４の電荷を転送するトランスファーゲートの一例である。第１転送部１２３のゲート端子は、第１転送制御信号φＴＸ１を入力するためのローカル制御線に接続される。ローカル制御線については後述する。

第２転送部１２４は、光電変換部１０４に蓄積された電荷を電源電圧ＶＤＤが供給される電源配線に排出する。第２転送部１２４のゲート端子は、第２転送制御信号φＴＸ２を入力するためのローカル制御線に接続される。なお、本例では、第２転送部１２４は、光電変換部１０４の電荷を電源電圧ＶＤＤが供給される電源配線に排出するとして説明したが、電源電圧ＶＤＤとは異なる電源電圧が供給される電源配線に排出してもよい。

蓄積部１２５は、第１転送部１２３により光電変換部１０４からの電荷が転送される。蓄積部１２５は、フローティングディフュージョン（ＦＤ）の一例である。

リセット部１２６は、蓄積部１２５の電荷を所定の電源電圧ＶＤＤが供給される電源配線に排出する。リセット部１２６のゲート端子は、リセット制御信号φＲＳＴを入力するためのグローバル制御線１４３に接続される。グローバル制御線１４３については後述する。

画素出力部１２７は、蓄積部１２５の電位に基づく信号を信号線１２２に出力する。画素出力部１２７は、増幅部１２８および選択部１２９を有する。増幅部１２８は、ゲート端子が蓄積部１２５に接続され、ドレイン端子が電源電圧ＶＤＤの供給される電源配線に接続され、ソース端子が選択部１２９のドレイン端子に接続される。

選択部１２９は、画素１１２と信号線１２２の間の電気的な接続を制御する。選択部１２９により画素１１２と信号線１２２が電気的に接続されると、画素１１２から信号線１２２に画素信号が出力される。選択部１２９のゲート端子は、選択制御信号φＳＥＬを入力するためのグローバル制御線１４３に接続される。選択部１２９のソース端子は負荷電流源１２１に接続されている。

負荷電流源１２１は、信号線１２２に電流を供給する。負荷電流源１２１は、画素チップ１００に設けられてもよいし、信号処理チップ２００に設けられてもよい。

図１Ｄは、主回路部２１０のより具体的な構成の一例を示す。本例では、主回路部２１０と、主回路部２１０に設けられた制御ブロック２２０の拡大図を示している。

主回路部２１０は、行方向および列方向に沿って配置された制御ブロック２２０を有する。本例の主回路部２１０は、（Ｍ／２）×Ｎ個の制御ブロック２２０を有する。本例では、主回路部２１０は、列方向に沿って並んで配置された２つの画素群１１５に対して１つの制御ブロック２２０を有している。

制御ブロック２２０は、画素ブロック１２０に対応した位置にそれぞれ配置される。制御ブロック２２０は、対応する画素ブロック１２０の駆動を制御する。例えば、制御ブロック２２０は、画素ブロック１２０の露光時間を制御する。制御ブロック２２０は、画素群１１５毎に露光時間を制御してもよい。また、制御ブロック２２０は、ＡＤコンバータ等の処理回路を有し、画素ブロック１２０が出力した信号を処理する。一例において、制御ブロック２２０は、対応する画素ブロック１２０から出力されたアナログの画素信号をデジタル信号に変換する。本例の制御ブロック２２０は、露光制御部１０と、画素駆動部２０と、接合部３０と、信号変換部４０と、信号出力部５０とを備える。

露光制御部１０は、複数の画素１１２の露光を制御する。露光制御部１０は、画素１１２の露光時間を制御するための信号を生成する。一例において、露光制御部１０は、露光の開始タイミングまたは終了タイミングの少なくとも１つを調整して、画素群１１５毎の露光時間を制御する。本例の露光制御部１０は、行方向に延伸して設けられる。

画素駆動部２０は、画素チップ１００と接合され、複数の画素１１２を駆動させる。画素駆動部２０は、複数の画素１１２から、任意の画素１１２を選択して駆動する。本例の画素駆動部２０は、列方向に延伸して設けられる。これにより、画素駆動部２０は、列方向に配置された２ｍ個の画素１１２と対応した位置に配置されている。露光制御部１０および画素駆動部２０は、画素駆動部２０が列方向に延伸して、露光制御部１０が行方向に延伸することにより、Ｌ字型に配置されている。

接合部３０は、画素チップ１００と信号処理チップ２００とを接合する。接合部３０は、画素チップ１００から入力された画素信号を信号変換部４０に入力する。接合部３０は、行方向に配置されたｎ個の画素１１２に対応して設けられ、信号変換部４０に画素信号を列毎に入力する。

信号変換部４０は、画素部１１０が出力したアナログ信号をデジタル変換する。本例の信号変換部４０は、アナログの画素信号をデジタル信号に変換する。信号変換部４０は、列方向に配列された２ｍ個の画素１１２からのアナログ信号を順次デジタル変換する。信号変換部４０は、行方向にｎ列に並んだ画素１１２からのアナログ信号を並列にデジタル変換する。

信号出力部５０は、信号変換部４０からデジタル信号を受信する。一例において、信号出力部５０は、デジタル信号を一時的に記憶する。信号出力部５０は、デジタル信号を記憶するためのラッチ回路を有してよい。信号出力部５０は、列方向において、信号変換部４０と露光制御部１０との間に設けられ、デジタル信号を出力する。本例の信号出力部５０は、主回路部２１０の外部にデジタル信号を出力する。信号出力部５０は、行方向に延伸し、信号変換部４０および露光制御部１０と隣接して設けられる。

本例の撮像素子４００は、画素ブロック１２０毎に設けられた制御ブロック２２０によって、画素信号を並列に読み出す機能を有する。撮像素子４００は、入射光の強度に応じて、画素群１１５毎に露光時間を設定が可能であるため、ダイナミックレンジを拡大することができる。

図２Ａは、制御ブロック２２０の具体的な構成の一例を示す。本例の信号変換部４０は、ｎ個のコンパレータ４２と記憶部４４とを備える。本例の制御ブロック２２０は、露光制御部１０を構成するローカル制御部１２およびレベルシフト部１４を備える。

コンパレータ４２は、列方向に延伸して設けられる。ｎ個のコンパレータ４２は、行方向に配置されている。コンパレータ４２は、２ｍ個の画素１１２に１つ設けられている。コンパレータ４２は、２ｍ個の画素１１２の画素信号を順次読出してデジタル信号に変換する。

記憶部４４は、コンパレータ４２からのデジタル信号を一時的に記憶する。本例の記憶部４４は、信号変換部４０において、コンパレータ４２よりもＹ軸方向の負側に設けられる。例えば、記憶部４４は、ラッチ回路を有する。記憶部４４は、ＳＲＡＭ等で構成されたメモリを有してよい。

ローカル制御部１２は、第１転送部１２３および第２転送部１２４の動作を制御するための制御信号を出力する。ローカル制御部１２は、第１転送制御信号φＴＸ１または第２転送制御信号φＴＸ２のいずれかをローカル制御する。本明細書において、ローカル制御とは、画素ブロック１２０毎に駆動を制御することを指す。例えば、ローカル制御部１２は、第２転送制御信号φＴＸ２によってローカル制御する。ローカル制御部１２は、行方向に延伸して設けられている。ローカル制御部１２は、レベルシフト部１４と信号出力部５０との間に設けられる。

レベルシフト部１４は、ローカル制御部１２が出力した制御信号の電圧レベルを変換して出力する。レベルシフト部１４は、行方向に延伸して設けられる。レベルシフト部１４は、ローカル制御部１２よりも制御ブロック２２０の外周側に設けられている。レベルシフト部１４のＸ軸方向正側の端部と、Ｙ軸方向負側の端部とが制御ブロック２２０の最も外側に位置している。レベルシフト部１４のＸ軸方向負側の端部は、画素駆動部２０と接している。

レベルシフト部１４および画素駆動部２０は、レベルシフト後の信号を扱う。一方、ローカル制御部１２、レベルシフト部１４および画素駆動部２０は、画素チップ１００から出力された画素信号を扱う。

ここで、制御ブロック２２０の各構成は、半導体基板に設けられたウェル領域に形成される。ウェル領域は、取り扱う信号に応じて分離して設けられる。ウェル領域は、使用される電源が、デジタル用電源かアナログ用電源かによって分離される。また、信号変換部４０は、同じアナログ電源を使用する場合であっても、ノイズの観点から他のアナログ電源を用いる領域と分離される場合がある。ウェル領域の分離には、製造プロセスルールに応じた間隔のウェル分離領域が必要となる。

本例の制御ブロック２２０は、レベルシフト部１４および画素駆動部２０を形成するためのウェル領域を、他のウェル領域と分離している。例えば、レベルシフト部１４および画素駆動部２０は、Ｌ字型に設けられることにより、レベルシフト部１４および画素駆動部２０のウェル領域を共有することができる。ウェル領域の共有により、ウェル分離領域を省略することができるので、レイアウト効率が向上する。

Ｌ字型の露光制御部１０および画素駆動部２０は、制御ブロック２２０の外周を構成する。これにより、行方向および列方向に隣接する他の制御ブロック２２０ともウェル領域を共有することができる。

図２Ｂは、実施例に係る複数の制御ブロック２２０の一例を示す。本例の複数の制御ブロック２２０は、隣接するもの同士で反転配置されている。同図は、主回路部２１０に設けられた複数の制御ブロック２２０のうち、１２個の制御ブロック２２０を例示している。

反転配置とは、制御ブロック２２０の各構成（例えば、露光制御部１０、画素駆動部２０、接合部３０、信号変換部４０および信号出力部５０）の形成される領域が、ブロック同士の境界線を中心にミラー反転配置されていることを示す。つまり、制御ブロック２２０の各構成の回路までもが反転配置されなくてもよい。また、制御ブロック２２０の各画素の読出し順も反転して読み出すものに限定されない。

例えば、行方向に隣接する制御ブロック２２０同士が反転配置されている場合、制御ブロック２２０の各構成が行方向に反転して配置されるので、ブロックの境界では同一の構成が隣接して配置されることになる。同様に、列方向に隣接する制御ブロック２２０同士が反転配置されている場合、制御ブロック２２０の各構成が列方向に反転して配置されるので、ブロックの境界では同一の構成が隣接して配置されることになる。これにより、制御ブロック２２０のレイアウト効率を向上することができる。

制御ブロック２２０は、それぞれ隣接する制御ブロック２２０と反転配置されている。本例では、全ての制御ブロック２２０が行方向および列方向で反転配置されているが、行方向または列方向の一方で反転配置されてもよい。例えば、制御ブロック２２０のコンパレータ４２は、行方向に隣接する制御ブロック２２０のコンパレータ４２と反転配置されている。また、制御ブロック２２０のコンパレータ４２は、列方向に隣接する制御ブロック２２０のコンパレータ４２とも反転配置されている。同様に、制御ブロック２２０の記憶部４４は、行方向および列方向に隣接する制御ブロック２２０の記憶部４４とそれぞれ反転配置されている。

制御ブロック２２０ａおよび制御ブロック２２０ｂは、行方向に隣接して設けられる。制御ブロック２２０ａは、制御ブロック２２０ｂと反転配置されている。制御ブロック２２０ａのレベルシフト部１４は、制御ブロック２２０ｂのレベルシフト部１４と同一のウェル領域内に設けられる。同様に、ローカル制御部１２、記憶部４４および信号出力部５０は、制御ブロック２２０ａと制御ブロック２２０ｂとで同一のウェル領域内に設けられる。

制御ブロック２２０ｂおよび制御ブロック２２０ｃは、行方向に隣接して設けられる。制御ブロック２２０ｂは、制御ブロック２２０ｃと反転配置されている。制御ブロック２２０ｂの画素駆動部２０は、制御ブロック２２０ｃの画素駆動部２０と同一のウェル領域内に設けられる。画素駆動部２０のウェル領域は、レベルシフト部１４のウェル領域とも共有されてよい。

制御ブロック２２０ａおよび制御ブロック２２０ｄは、列方向に隣接して設けられる。制御ブロック２２０ａは、制御ブロック２２０ｄと反転配置されている。制御ブロック２２０ａの画素駆動部２０は、制御ブロック２２０ｄの画素駆動部２０と同一のウェル領域内に設けられる。また、制御ブロック２２０ａの信号変換部４０は、制御ブロック２２０ｄの信号変換部４０と同一のウェル領域内に設けられる。

制御ブロック２２０ｄおよび制御ブロック２２０ｅは、列方向に隣接して設けられる。制御ブロック２２０ｄは、制御ブロック２２０ｅと反転配置されている。制御ブロック２２０ｄの画素駆動部２０およびレベルシフト部１４は、制御ブロック２２０ｅの画素駆動部２０およびレベルシフト部１４と同一のウェル領域内に設けられる。

本例の撮像素子４００は、制御ブロック２２０を反転配置することにより、制御ブロック２２０毎に並列で信号処理する場合であっても、レイアウトを効率化することができる。撮像素子４００は、複数の制御ブロック２２０をＸＹ平面で反転配置することにより、隣接する制御ブロック２２０同士でウェル領域を共有することができる。これにより、ウェル領域の切り替えの回数が減り、面積効率が向上する。

図３は、比較例に係る制御ブロック７２０の配置方法の一例を示す。本例の制御ブロック７２０は、隣接する制御ブロック７２０と反転配置されていない。本例の制御ブロック７２０は、ＸＹ平面で平行移動して配置されている。

制御ブロック７２０ａおよび制御ブロック７２０ｂは、行方向に隣接して設けられる。制御ブロック７２０ａは、制御ブロック７２０ｂと反転配置されていない。そのため、制御ブロック７２０ａの信号変換部４０、信号出力部５０およびローカル制御部１２は、制御ブロック７２０ｂの画素駆動部２０と異なるウェル領域に設ける必要がある。よって、制御ブロック７２０ａと制御ブロック７２０ｂとの間にウェル分離領域が設けられる。

制御ブロック７２０ａおよび制御ブロック７２０ｃは、Ｙ軸方向に隣接して設けられる。制御ブロック７２０ａは、制御ブロック７２０ｃと反転配置されていない。そのため、制御ブロック７２０ａのレベルシフト部１４は、制御ブロック７２０ｃの信号変換部４０と異なるウェル領域に設ける必要がある。

このように、本例の制御ブロック７２０は、反転配置されていないので、ＸＹ平面での隣接箇所においてウェル分離領域を設ける必要がある。制御ブロック７２０同士の間にウェル分離領域が設けられると、図２Ｂのように反転配置した場合よりも、レイアウトサイズが大きくなる。

図４は、撮像素子４００の構成の一例を示す。本例では、ブロックパラレルＡＤＣとして機能する撮像素子４００の配線方法の一例を示す。

画素チップ１００は、画素部１１０の両端に設けられた接続領域１３２を備える。信号処理チップ２００は、周辺回路部２３０に設けられた接続領域２３２およびグローバル駆動部２３４を備える。

グローバル駆動部２３４は、画素１１２の駆動用の制御信号を接続領域２３２に出力する。例えば、グローバル駆動部２３４は、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬを制御信号として出力する。

接続領域２３２は、グローバル駆動部２３４からの制御信号を接続領域１３２に出力する。一例において、接続領域２３２は、導電性ビア等によって接続領域１３２と電気的に接続される。

接続領域１３２は、画素部１１０に制御信号を出力して、画素部１１０の駆動を制御する。本例の接続領域１３２は、行方向に延伸したグローバル制御線１４３によって、制御信号を画素部１１０に出力する。即ち、本例の撮像素子４００は、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬによって、画素部１１０をグローバル制御している。

本例の撮像素子４００は、信号処理チップ２００から画素チップ１００に制御信号を出力して、その後、画素部１１０から主回路部２１０に画素信号を戻している。但し、撮像素子４００は、グローバル駆動部２３４を画素チップ１００に配置してもよい。

図５は、比較例に係る撮像素子８００の構成の一例を示す。画素チップ６００は、画素部６１０の周辺に設けられた接続領域６３２を備える。信号処理チップ７００は、主回路部７１０の周辺に設けられた接続領域７３２およびグローバル駆動部７３４を備える。

接続領域６３２ａ～接続領域６３２ｄは、それぞれ接続領域７３２ａ～接続領域７３２ｄと接続されている。接続領域６３２ａおよび接続領域６３２ｄは、制御信号を画素部６１０に入力する。

画素部６１０は、画素信号を接続領域６３２ｂおよび接続領域６３２ｃに出力する。接続領域６３２ｂおよび接続領域６３２ｃは、入力された画素信号を信号処理チップ２００の接続領域７３２ｂおよび接続領域７３２ｃにそれぞれ出力している。接続領域６３２ｂおよび接続領域６３２ｃは、画素部６１０の周辺に設けられ、列方向に延伸した配線によって、画素部６１０と接続されている。

図６Ａは、撮像素子４００の配線方法の一例を説明するための図である。本例のグローバル駆動部２３４は、主回路部２１０の両端を挟んで配置された周辺回路部２３０に設けられている。

ローカル制御線１４１は、画素ブロック１２０ａに接続される。本例のローカル制御線１４１は、画素ブロック１２０ａに設けられた第１転送部１２３および第２転送部１２４のゲート端子に接続される。ローカル制御線１４１は、制御ブロック２２０ａから出力された第１転送制御信号φＴＸ１および第２転送制御信号φＴＸ２を画素ブロック１２０ａに供給する。ローカル制御線１４１は、画素ブロック１２０の第１画素に接続される第１制御線の一例である。なお、ローカル制御線１４１は、画素ブロック１２０ａの画素群１１５に対応して設けられてもよい。例えば、画素群１１５において、行方向に並ぶｎ個の画素１１２に対して共通のローカル制御線１４１が接続される。

ローカル制御線１４２は、画素ブロック１２０ｂに接続される。本例のローカル制御線１４２は、画素ブロック１２０ｂに設けられた第１転送部１２３および第２転送部１２４のゲート端子に接続される。ローカル制御線１４２は、制御ブロック２２０ｂから出力された第１転送制御信号φＴＸ１および第２転送制御信号φＴＸ２を画素ブロック１２０ｂに供給する。ローカル制御線１４２は、画素ブロック１２０の第２画素に接続される第２制御線の一例である。なお、ローカル制御線１４２は、画素ブロック１２０ｂの画素群１１５に対応して設けられてもよい。例えば、画素群１１５において、行方向に並ぶｎ個の画素１１２に対して共通のローカル制御線１４２が接続される。

グローバル駆動部２３４は、リセット制御信号φＲＳＴ、選択制御信号φＳＥＬおよび転送選択制御信号φＴＸＳＥＬを出力する。グローバル駆動部２３４は、それぞれの画素ブロック１２０に信号を出力するグローバル制御線１４３に接続されている。グローバル駆動部２３４は、グローバル制御線１４３を介して複数の画素ブロック１２０に、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬを供給する。グローバル駆動部２３４は、グローバル制御線１４３を介して複数の制御ブロック２２０に転送選択制御信号φＴＸＳＥＬを供給する。

転送選択制御信号φＴＸＳＥＬは、画素群１１５毎の露光時間を制御するために、グローバル駆動部２３４から制御ブロック２２０に供給される。転送選択制御信号φＴＸＳＥＬが供給された制御ブロック２２０は、転送選択制御信号φＴＸＳＥＬを対応する画素ブロック１２０に出力する。画素ブロック１２０は、転送選択制御信号φＴＸＳＥＬを、第１転送制御信号φＴＸ１または第２転送制御信号φＴＸ２として画素１１２に入力するか否かを決定する。これにより、画素１１２への第１転送制御信号φＴＸ１または第２転送制御信号φＴＸ２の入力がスキップされる。

例えば、制御ブロック２２０は、第１転送制御信号φＴＸ１が露光の終了時刻を決定する場合、第１転送制御信号φＴＸ１をスキップさせることによって露光時間を延長する。また、制御ブロック２２０は、第１転送制御信号φＴＸ１が露光の開始時刻を決定する場合、第１転送制御信号φＴＸ１をスキップさせることによって露光時間を短縮できる。このように、転送選択制御信号φＴＸＳＥＬによって、画素群１１５の露光時間を調整することができる。第２転送制御信号φＴＸ２が露光の開始時刻または終了時刻を決定する場合も同様である。

グローバル制御線１４３は、複数の画素ブロック１２０に共通して設けられる。本例のグローバル制御線１４３は、行方向に画素チップ１００を横断するように配線されている。グローバル制御線１４３は、列方向に画素チップ１００を横断するように配線されてもよい。グローバル制御線１４３は、ローカル制御線１４１に接続された画素と、ローカル制御線１４２に接続された画素と共通に設けられる第３制御線の一例である。

例えば、グローバル制御線１４３は、画素ブロック１２０のリセット部１２６および選択部１２９のゲート端子に接続され、リセット制御信号φＲＳＴおよび選択制御信号φＳＥＬを供給する。また、グローバル制御線１４３は、複数の制御ブロック２２０のそれぞれに接続され、露光制御部１０に転送選択制御信号φＴＸＳＥＬを供給する。

なお、本例のグローバル駆動部２３４は、信号処理チップ２００から画素チップ１００に転送選択制御信号φＴＸＳＥＬを出力しているが、画素チップ１００に供給せずに制御ブロック２２０に転送選択制御信号φＴＸＳＥＬを出力してもよい。この場合、グローバル制御線１４３は、信号処理チップ２００に設けられる。

複数のバンプ１５２は、画素チップ１００および信号処理チップ２００が互いに接合する接合面に設けられる。画素チップ１００のバンプ１５２は、信号処理チップ２００のバンプ１５２と位置合わせされている。対向する複数のバンプ１５２は、画素チップ１００および信号処理チップ２００の加圧処理等により接合されて、電気的に接続される。

本例の撮像素子４００は、ローカル制御線によって、第１転送部１２３および第２転送部１２４の少なくとも１つのタイミングを変化させることにより、画素群１１５毎に露光時間を制御する。撮像素子４００は、ローカル制御線とグローバル制御線を組み合わせることにより、より少ない制御線で露光時間の制御を実現することができる。

図６Ｂは、撮像素子４００の配線方法の一例を説明するための図である。本例では、画素１１２から制御ブロック２２０に画素信号を入力する配線を示している。

グランド配線ＧＮＤは、予め定められた基準電位ＶＧＮＤに設定される。本例のグランド配線ＧＮＤは、行方向に画素チップ１００を横断するように配線されている。グランド配線ＧＮＤは、バンプ１５２を介して制御ブロック２２０の接合部３０に接続されている。

接合部３０は、電圧ＶＰＯＵＴの出力配線および電圧ＶＤＤの電源配線に接続される。接合部３０は、基準電位ＶＧＮＤに設定されたグランド配線ＧＮＤに接続される。接合部３０は、画素信号を対応して設けられたコンパレータ４２に出力する。例えば、コンパレータ４２は、行方向にｎ個設けられる。

図７Ａは、画素チップ１００と信号処理チップ２００の接合面１５０の一例を示す。本例では、４つの制御ブロック２２０ａ～制御ブロック２２０ｄが隣接する領域を示している。

バンプ１５２ａは、第１転送制御信号φＴＸ１、第２転送制御信号φＴＸ２および転送選択制御信号φＴＸＳＥＬを供給する。バンプ１５２ａは、画素駆動部２０に対応した位置に設けられる。バンプ１５２ａは、各画素１１２に対応した升目の４つの角に設けられている。４つのバンプ１５２ａが設けられた升目の中心には、ダミーバンプ１５４が設けられてよい。本例のバンプ１５２ａは、列方向にｍ個（例えば、３２個）並んで設けられる。バンプ１５２ａのうち、転送選択制御信号φＴＸＳＥＬを供給するためのバンプは制御ブロック２２０ａと制御ブロック２２０ｂで共有されてよい。

バンプ１５２ｂは、画素１１２からの画素信号を出力する。バンプ１５２ｂは、接合部３０に対応した位置に設けられる。バンプ１５２ｂは、バンプ１５２ａとダミーバンプ１５４と隣接した領域に設けられる。本例のバンプ１５２ｂは、各画素１１２に対応した升目の中心に設けられている。バンプ１５２ｂは、１つの制御ブロック２２０につき、行方向にｎ個（例えば、１６個）並んで設けられる。

バンプ１５２ｃは、制御ブロック２２０をグランド電圧ＧＮＤに接続するためのバンプである。バンプ１５２ｃは、接合部３０に対応した位置に設けられる。本例のバンプ１５２ｃは、各画素１１２に対応した升目の２つの角に設けられている。例えば、バンプ１５２ｃは、行方向に１４個並んで設けられる。

ダミーバンプ１５４は、バンプ１５２が設けられていない領域に配置される。ダミーバンプ１５４は、回路と電気的に絶縁されていてよい。本例のダミーバンプ１５４は、画素１１２毎に規則的に設けられているが、これに限られない。ダミーバンプ１５４は、放熱を促進するために設けられてよい。本例のダミーバンプ１５４は、各画素１１２に対応した升目の４つの角と升目の中心の両方に設けられている。

図７Ｂは、接合面１５０の拡大図の一例を示す。バンプ１５２ｂは、配線１５６によって、制御ブロック２２０に接続されている。

配線１５６は、バンプ１５２ｂと信号変換部４０とを接続する。配線１５６は、行方向にｎ個並んだバンプ１５２ｂに対応して、ｎ本設けられている。行方向にｎ個並んだバンプ１５２ｂは、行方向にｎ個並んだコンパレータ４２に接続される。

ここで、バンプ１５２ｂが１６個の画素１１２に対して均等に配置される一方で、信号変換部４０は、画素駆動部２０が配置されていることから、行方向の幅が短くなっている。そのため、バンプ１５２ｂと対応する信号変換部４０の接続先の直線距離がそれぞれの配線１５６で異なっている。本例の配線１５６は、配線１５６の両端の直線距離が異なる場合であっても、互いに長さが等しくなるように調整されている。これにより、画素１１２から出力した画素信号の画素間の遅延を解消して、列毎に画素信号を均一に出力することができる。なお、本例では、配線１５６の長さを変えることにより画素間の遅延を解消したが、配線１５６の幅を変えることにより画素間の遅延を解消してもよい。

図８Ａは、実施例に係る画素部１１０の構成の一例を示す。本例の画素ブロック１２０は、複数の画素１１２および接合部３０を有する。画素ブロック１２０は、ｍ×ｎ個の画素１１２を有する。本例では、９つの画素ブロック１２０－１～画素ブロック１２０－９を例示して説明する。なお、本例では、画素ブロック１２０が画素群１１５と１対１に対応して設けられる場合について説明する。

画素ブロック１２０は、反転配置されている。例えば、画素ブロック１２０－１は、画素ブロック１２０－４と反転配置されている。そのため、画素ブロック１２０－１の接合部３０が画素ブロック１２０－４の接合部と隣接して配置されている。これにより、レイアウト効率を向上することができる。

図８Ｂは、実施例に係る主回路部２１０の構成の一例を示す。本例の制御ブロック２２０は、接合部３０と、信号変換部４０と、信号出力部５０とを備える。信号変換部４０は、コンパレータ４２および記憶部４４を有する。本例では、９つの制御ブロック２２０を例示して説明する。入力されたアナログ信号を直線の矢印で示し、出力するデジタル信号を破線の矢印で示す。

コンパレータ４２は、画素チップ１００から入力された画像信号をデジタル信号に変換する。コンパレータ４２は、接合部３０と隣接して設けられる。

記憶部４４は、コンパレータ４２からのデジタル信号を記憶する。記憶部４４は、コンパレータ４２と隣接して設けられる。

信号出力部５０は、コンパレータ４２が出力したデジタル信号を、予め定められた出力方向（例えば、行方向）に出力する。本例の信号出力部５０は、記憶部４４に記憶されたデジタル信号が入力されている。信号出力部５０は、行方向に主回路部２１０を横断するように配線された出力配線と接続されている。本例の主回路部２１０は、列方向に隣接する制御ブロック２２０の信号出力部５０をまとめて配置できる。これにより、デジタル信号線をまとめて配置できるのでレイアウト効率が向上する。

接合部３０は、画素チップ１００と信号処理チップ２００とを接合する。列方向において、接合部３０が反転配置されている。本例では、列方向に隣接する制御ブロック２２０の接合部３０およびコンパレータ４２をまとめて配置できる。本例の接合部３０は、予め定められた延伸方向（例えば、行方向）に延伸して設けられ、画素チップ１００と信号処理チップ２００とを接続する。

本例の接合部３０および記憶部４４は、延伸方向と異なる方向（例えば、列方向）に隣接した制御ブロック２２０において、反転配置されている。接合部３０は、また、本例のコンパレータ４２および記憶部４４は、出力方向と異なる方向（例えば、列方向）に隣接した制御ブロック２２０において、反転配置されている。

ここで、接合部３０およびコンパレータ４２は、ＡＤＣ入力部としてアナログ信号線を有する。一方、記憶部４４および信号出力部５０は、ＡＤ変換された後の信号を扱うデジタル信号線を有する。したがって、主回路部２１０は、隣接する複数の制御ブロック２２０間で、アナログ信号線とデジタル信号線の間隔を確保して、デジタルノイズの混入を抑制できる。

図８Ｃは、図８Ａの画素部１１０に対応する主回路部２１０の一例を示す。撮像素子４００は、複数の制御配線２４０を備える。なお、本例では、複数の制御配線２４０が行方向に延伸する場合について説明するが、制御ブロック２２０の反転配置の方向を変更することにより、列方向に延伸した複数の制御配線２４０についても適用することができる。

制御配線２４０は、予め定められた配線方向（例えば、行方向）に延伸して設けられる。複数の制御ブロック２２０のうち配線方向に並んで配置された複数の制御ブロック２２０の制御配線２４０は、配線方向と異なる方向（例えば、列方向）に隣接した制御ブロック２２０の制御配線２４０と共有して設けられる。隣接する制御ブロック２２０間で制御配線２４０を共有することにより、制御配線２４０の本数を減らすことができる。

図９Ａは、比較例に係る画素部６１０の構成の一例を示す。画素部６１０では、画素ブロック６２０が反転配置されていない。即ち、画素ブロック６２０のそれぞれは、ＸＹ平面で平行移動して配置されている。

図９Ｂは、比較例に係る主回路部７１０の構成の一例を示す。主回路部７１０では、制御ブロック７２０が反転配置されていない。そのため、アナログ信号が入力される接合部３０と、デジタル信号を出力する信号出力部５０が列方向に隣接して設けられる。これにより、主回路部７１０では、アナログ信号線とデジタル信号線で干渉する場合がある。

図９Ｃは、比較例に係る主回路部７１０の構成の一例を示す。主回路部７１０では、制御ブロック７２０が反転配置されていない。そのため、制御ブロック７２０の各々に制御配線７４０を設ける必要がある。よって、制御配線７４０の本数を削減することができない。

図１０Ａは、撮像素子４００の撮像動作を示すタイミングチャートの一例を示す。本例では、リセット制御信号φＲＳＴ、第１転送制御信号φＴＸ１および選択制御信号φＳＥＬの制御方法の一例を示す。

第１転送制御信号φＴＸ１および制御信号Ｒｅｓｅｔは、露光を開始するタイミングを制御する。露光の開始タイミングは、第１転送制御信号φＴＸ１および制御信号Ｒｅｓｅｔの立ち下がりのタイミング（時刻Ｔ１）である。制御信号Ｒｅｓｅｔのオンは、リセット制御信号φＲＳＴと第２転送制御信号φＴＸ２の両方がオンすることに対応する。リセット制御信号φＲＳＴと第２転送制御信号φＴＸ２の両方をオンすることにより、光電変換部１０４に蓄積された電荷が排出される。第２転送制御信号φＴＸ２は、ローカル制御された信号である。

第１転送制御信号φＴＸ１は、第１転送部１２３をオンすることにより、光電変換部１０４に蓄積された電荷を蓄積部１２５に転送する。第１転送制御信号φＴＸ１は、露光を終了するタイミングを制御する。露光の終了タイミングは、第１転送制御信号φＴＸ１の立ち下がりのタイミング（時刻Ｔ３）である。本例の第１転送制御信号φＴＸ１は、グローバル制御された信号であるので、各画素群１１５で露光を終了するタイミングが同じである。また、第１転送制御信号φＴＸ１は、制御信号Ｒｅｓｅｔと同時に第１転送部１２３をオンすることにより、光電変換部１０４に残された電荷を排出している。

選択制御信号φＳＥＬは、任意の画素１１２を選択するための信号である。選択制御信号φＳＥＬは、選択部１２９のオンオフを制御する。時刻Ｔ２において、選択制御信号φＳＥＬがハイに設定される。選択制御信号φＳＥＬがハイに設定された画素１１２は、第１転送制御信号φＴＸ１のオンに応じて信号線１２２に画素信号を出力する。一方、選択制御信号φＳＥＬがハイに設定されていない画素１１２では、画素信号が出力されない。

本例の撮像素子４００は、第２転送制御信号φＴＸ２をローカル制御することにより、画素群１１５毎に露光の開始タイミングを変更して、画素群１１５毎に露光時間を制御することができる。また、撮像素子４００は、第１転送制御信号φＴＸ１をローカル制御することにより、露光の終了タイミングを画素群１１５毎に制御してもよい。そして、撮像素子４００は、第１転送制御信号φＴＸ１と第２転送制御信号φＴＸ２の両方をローカル制御することにより、露光の開始タイミングと終了タイミングの両方を画素群１１５毎に制御してもよい。

図１０Ｂは、画素群１１５毎の露光タイミングの一例を示す。本例では、４つの画素群１１５について、画素群１１５毎に露光時間を制御している。

撮像素子４００は、画素群１１５毎に画素リセットの時刻をずらすことで、露光量を変更している。そのため、それぞれの画素群１１５において、露光の終了時刻（即ち、読み出し時刻）が同じであるが、露光の開始時刻（即ち、画素リセット時刻）を変化させている。これにより、撮像素子４００は、それぞれの画素群１１５を異なる露光時間に設定することができる。

垂直同期信号（ＸＶＳ）および水平同期信号（ＸＨＳ）は、撮像素子４００による画像データの読み出しを制御する。垂直同期信号は、制御ブロック２２０の列方向の画素数に対応したタイミングで切り替わる。水平同期信号は、制御ブロック２２０の行方向の画素数に対応したタイミングで切り替わる。読み出されたデータは、後続のフレームで画像データとして出力されてよい。

図１１Ａは、信号処理チップ２００の構成の一例を示す。制御ブロック２２０は、ロジック回路６０およびアナログ回路６５を備える。ロジック回路６０は、ラッチ６１およびセレクタ６２を有する。アナログ回路６５は、レベルシフタ６６およびバッファ６７を有する。本例のグローバル駆動部２３４は、選択信号生成部２３６およびリセットパルス生成部２３８を有する。

選択信号生成部２３６は、画素１１２を選択するための選択信号をラッチ６１に入力する。リセットパルス生成部２３８は、転送選択制御信号φＴＸＳＥＬをセレクタ６２に入力する。選択信号生成部２３６およびリセットパルス生成部２３８は、デジタル信号を出力している。

ロジック回路６０は、デジタル信号を処理するためのトランジスタで構成される。ロジック回路６０は、選択信号生成部２３６およびリセットパルス生成部２３８から入力されたデジタル信号に応じて動作する。

アナログ回路６５は、アナログ信号を処理するためのトランジスタで構成される。レベルシフタ６６は、ロジック回路６０から入力されたデジタル信号をアナログ信号に変換する。バッファ６７は、接合部３０を通じて画素部１１０にアナログ信号を出力する。本例のアナログ回路６５は、行方向および列方向に隣接する４つの制御ブロック２２０において、まとめて配置されている。これにより、レイアウト効率を向上することができる。

接合部３０は、行方向および列方向に隣接する４つの制御ブロック２２０において、まとめて配置されている。即ち、接合部３０周辺の禁止領域をまとめて配置できるので、レイアウトしやすくなり、回路面積を小さくすることができる。

したがって、本例の信号処理チップ２００は、レベルシフタ６６を制御ブロック２２０毎に配置しているので、ラッチ６１およびセレクタ６２をデジタル用のトランジスタで構成することができる。これにより、ロジック回路６０をアナログ用のトランジスタで構成するよりも、回路面積を縮小することができる。さらに、信号処理チップ２００は、画素部１１０の直近にレベルシフタ６６を配置することができるので、出力負荷が小さくなり、レベルシフタ６６の回路規模を小さくすることができる。

図１１Ｂは、信号処理チップ２００の断面図の一例を示す。本例の断面図は、ロジック回路６０およびアナログ回路６５を通過するＸＺ断面図の一例である。

半導体基板２６０は、第１ウェル領域２６１および第２ウェル領域２６２を有する。本例の導電型は、半導体基板２６０がＰ型であり、第１ウェル領域２６１がＮ型であり、第２ウェル領域２６２がＰ型であるが、これらに限定されない。第１ウェル領域２６１および第２ウェル領域２６２には、信号処理チップ２００を構成するトランジスタ等の回路が形成される。

ウェル分離領域２６３は、隣接する第１ウェル領域２６１を分離するために設けられる。ウェル分離領域２６３は、製造プロセスルールに応じて、予め定められた大きさ以上の間隔で第１ウェル領域２６１を分離する。本例の信号処理チップ２００は、隣接する制御ブロック２２０で第１ウェル領域２６１を共有することにより、第１ウェル領域２６１を分離するために必要なウェル分離領域２６３の数を減らすことができる。

例えば、信号処理チップ２００は、行方向または列方向で隣接する制御ブロック２２０のレベルシフタ６６を共通のウェル領域に設けることにより、ウェル分離領域２６３を共有できる。これにより、信号処理チップ２００の回路面積を小さくすることができる。

図１２Ａは、比較例に係る信号処理チップ７００の構成の一例を示す。グローバル駆動部７３４は、選択信号生成部７３６およびリセットパルス生成部７３８を備える。本例の信号処理チップ７００は、制御ブロック７２０の周辺にレベルシフタ６６を配置している。レベルシフタ６６は、アナログ信号を制御ブロック７２０に入力している。よって、制御ブロック７２０は、ロジック回路６０をアナログ用のトランジスタで構成する必要がある。よって、制御ブロック７２０の回路面積が大きくなる。

図１２Ｂは、比較例に係る信号処理チップ７００の他の例を示す。本例の信号処理チップ７００は、レベルシフタ６６を制御ブロック７２０の内部に設けているが、制御ブロック７２０を反転配置していない。そのため、隣接する制御ブロック７２０でロジック回路６０またはアナログ回路６５をまとめて配置することができない。

図１２Ｃは、比較例に係る信号処理チップ７００の断面図の一例を示す。本例では、図１１Ｂと実質的に同じ個数のロジック回路６０およびアナログ回路６５を設ける場合の比較例を示している。しかしながら、本例の信号処理チップ７００は、隣接する制御ブロック７２０でロジック回路６０またはアナログ回路６５をまとめて配置していないので、必要なウェル分離領域２６３の個数が多くなる。例えば、図１１Ｂの場合では２つのウェル分離領域２６３を設ける必要がある場合に、図１２Ｃでは５つのウェル分離領域２６３が必要となっている。ウェル分離領域２６３を設ける回数が増えるほど回路面積が大きくなってしまう。

図１３は、実施例に係る撮像装置５００の構成例を示すブロック図である。撮像装置５００は、撮像素子４００と、システム制御部５０１と、駆動部５０２と、測光部５０３と、ワークメモリ５０４と、記録部５０５と、表示部５０６と、駆動部５１４と、撮影レンズ５２０とを備える。

撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子４００へと導く。撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであってもよい。なお、図１３では瞳近傍に配置された仮想的な１枚のレンズで当該撮影レンズ５２０を代表して表している。

駆動部５１４は、撮影レンズ５２０を駆動する。一例において、駆動部５１４は、撮影レンズ５２０の光学レンズ群を移動させて合焦位置を変更する。また、駆動部５１４は、撮影レンズ５２０内の虹彩絞りを駆動して撮像素子４００に入射する被写体光束の光量を制御してよい。

駆動部５０２は、システム制御部５０１からの指示に従って撮像素子４００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路を有する。また、操作部５０８は、レリーズボタン等により撮像者からの指示を受け付ける。

撮像素子４００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施した画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ベイヤー配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。

測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。

演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。測光部５０３は撮像素子４００で兼用してもよい。なお、演算部５１２は、撮像装置５００を動作させるための各種演算も実行する。駆動部５０２は、一部または全部が撮像素子４００に搭載されてよい。システム制御部５０１の一部が撮像素子４００に搭載されてもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。本明細書に記載の発明は、以下の項目に記載の形態によっても実施され得る。
［項目１］
複数の画素を有する画素部と、
前記画素部が出力したアナログ信号をデジタル信号に変換するコンパレータと、
前記デジタル信号を記憶する記憶部と
を備え、
前記複数の画素のうち第１画素ブロックに対応する前記コンパレータは、前記第１画素ブロックと隣接する第２画素ブロックに対応する前記コンパレータに対して反転配置される
撮像素子。
［項目２］
前記第１画素ブロックに対応する前記記憶部は、前記第２画素ブロックに対応する前記記憶部に対して反転配置される
項目１に記載の撮像素子。
［項目３］
前記画素部を有する画素チップと、
前記画素チップと積層され、前記画素部からの画素信号を処理する信号処理チップと
を備え、
前記信号処理チップは、前記複数の画素の画素ブロックにそれぞれ対応して設けられた複数の制御ブロックを有する
項目１または２に記載の撮像素子。
［項目４］
前記複数の制御ブロックのうち第１制御ブロックの前記コンパレータは、予め定められた第１方向において、前記第１制御ブロックと隣接する第２制御ブロックの前記コンパレータと反転配置されている
項目３に記載の撮像素子。
［項目５］
前記第１制御ブロックの前記コンパレータは、前記第１方向と直交する第２方向において前記第１画素ブロックと隣接する第３制御ブロックの前記コンパレータと反転配置されている
項目４に記載の撮像素子。
［項目６］
前記複数の制御ブロックは、電圧レベルを変換するレベルシフト部を有し、
前記複数の制御ブロックのうち隣接する制御ブロックの前記レベルシフト部は、同一のウェル領域内に設けられる
項目３から５のいずれか一項に記載の撮像素子。
［項目７］
前記複数の制御ブロックは、予め定められた延伸方向に延伸し、前記画素チップと接続するための接合部を有し、
前記記憶部および前記接合部は、前記延伸方向と異なる方向に隣接した前記複数の制御ブロックにおいて、反転配置されている
項目３から６のいずれか一項に記載の撮像素子。
［項目８］
前記複数の制御ブロックは、前記コンパレータが出力した前記デジタル信号を、予め定められた出力方向に出力するための信号出力部を有し、
前記コンパレータおよび前記信号出力部は、前記出力方向と異なる方向に隣接した前記複数の制御ブロックにおいて、反転配置されている
項目３から７のいずれか一項に記載の撮像素子。
［項目９］
予め定められた配線方向に延伸して設けられた制御配線を備え、
前記制御配線は、前記配線方向と異なる方向に隣接した前記複数の制御ブロックにおいて、共有して設けられる
項目３から８のいずれか一項に記載の撮像素子。
［項目１０］
項目１から９のいずれか一項に記載の撮像素子を備える撮像装置。
［項目１１］
複数の画素を有する画素部と、
前記画素部が出力したアナログ信号をデジタル変換する信号変換部と、
前記複数の画素の露光を制御する露光制御部と、
前記複数の画素を駆動する画素駆動部と
を備え、
前記画素駆動部が予め定められた第１方向に延伸し、前記露光制御部が前記第１方向と異なる第２方向に延伸することにより、前記画素駆動部および前記露光制御部がＬ字型に配置される
撮像素子。
［項目１２］
前記画素部を有する画素チップと、
前記画素チップと積層され、前記信号変換部を有する信号処理チップと
を備え、
前記信号処理チップは、前記複数の画素の画素ブロックにそれぞれ対応して設けられた制御ブロックを有する
項目１１に記載の撮像素子。
［項目１３］
前記Ｌ字型の前記画素駆動部および前記露光制御部は、前記制御ブロックの外周を構成する
項目１２に記載の撮像素子。
［項目１４］
前記露光制御部は、
前記第２方向に延伸して設けられたローカル制御部と、
前記第２方向に延伸し、前記ローカル制御部よりも前記制御ブロックの外周側に設けられたレベルシフト部と
を有する
項目１２または１３に記載の撮像素子。
［項目１５］
隣接する前記制御ブロックの前記レベルシフト部は、同一のウェル領域内に設けられる
項目１４に記載の撮像素子。
［項目１６］
前記信号変換部と前記露光制御部との間に設けられ、前記デジタル変換された信号を出力する信号出力部を備える
項目１２から１５のいずれか一項に記載の撮像素子。
［項目１７］
前記信号処理チップは、
第１制御ブロックと、
前記第１制御ブロックと隣接して設けられた第２制御ブロックと
を備え、
前記信号変換部は、前記アナログ信号をデジタル信号に変換するコンパレータを有し、
前記第１制御ブロックの前記コンパレータは、前記第２制御ブロックの前記コンパレータに対して反転配置される
項目１２から１６のいずれか一項に記載の撮像素子。
［項目１８］
前記第１制御ブロックの前記コンパレータは、前記第１方向と直交する第２方向において前記第１制御ブロックと隣接する第３制御ブロックの前記コンパレータと反転配置されている
項目１７に記載の撮像素子。
［項目１９］
前記信号変換部は、前記コンパレータが出力したデジタル信号を記憶する記憶部を備え、
前記第１制御ブロックの前記記憶部は、前記第２制御ブロックの前記記憶部に対して反転配置される
項目１７または１８に記載の撮像素子。
［項目２０］
項目１１から１９のいずれか一項に記載の撮像素子を備える撮像装置。

１０・・・露光制御部、１２・・・ローカル制御部、１４・・・レベルシフト部、２０・・・画素駆動部、３０・・・接合部、４０・・・信号変換部、４２・・・コンパレータ、４４・・・記憶部、５０・・・信号出力部、６０・・・ロジック回路、６１・・・ラッチ、６２・・・セレクタ、６５・・・アナログ回路、６６・・・レベルシフタ、６７・・・バッファ、１００・・・画素チップ、１０４・・・光電変換部、１１０・・・画素部、１１２・・・画素、１１５・・・画素群、１２０・・・画素ブロック、１２１・・・負荷電流源、１２２・・・信号線、１２３・・・第１転送部、１２４・・・第２転送部、１２５・・・蓄積部、１２６・・・リセット部、１２７・・・画素出力部、１２８・・・増幅部、１２９・・・選択部、１３２・・・接続領域、１４１・・・ローカル制御線、１４２・・・ローカル制御線、１４３・・・グローバル制御線、１５０・・・接合面、１５２・・・バンプ、１５４・・・ダミーバンプ、１５６・・・配線、２００・・・信号処理チップ、２１０・・・主回路部、２２０・・・制御ブロック、２３０・・・周辺回路部、２３２・・・接続領域、２３４・・・グローバル駆動部、２３６・・・選択信号生成部、２３８・・・リセットパルス生成部、２４０・・・制御配線、２６０・・・半導体基板、２６１・・・第１ウェル領域、２６２・・・第２ウェル領域、２６３・・・ウェル分離領域、４００・・・撮像素子、５００・・・撮像装置、５０１・・・システム制御部、５０２・・・駆動部、５０３・・・測光部、５０４・・・ワークメモリ、５０５・・・記録部、５０６・・・表示部、５０８・・・操作部、５１１・・・画像処理部、５１２・・・演算部、５１４・・・駆動部、５２０・・・撮影レンズ、６００・・・画素チップ、６１０・・・画素部、６２０・・・画素ブロック、６３２・・・接続領域、７００・・・信号処理チップ、７１０・・・主回路部、７２０・・・制御ブロック、７３２・・・接続領域、７３４・・・グローバル駆動部、７３６・・・選択信号生成部、７３８・・・リセットパルス生成部、７４０・・・制御配線、８００・・・撮像素子

Claims (27)

1. 光を電荷に変換する第１光電変換部を含む第１画素ブロックと、
   光を電荷に変換する第２光電変換部を含む第２画素ブロックと
   を有する第１半導体基板と、
   前記第１半導体基板とともに積層される半導体基板であって、
   第１電源により駆動される第１回路部と、第２電源により駆動される第２回路部とを含み、前記第１光電変換部で変換された電荷の蓄積時間を制御する第１制御ブロックと、
   前記第１制御ブロックの隣に配置される制御ブロックであって、前記第１電源により駆動される第３回路部と、前記第２電源により駆動される第４回路部とを含み、前記第２光電変換部で変換された電荷の蓄積時間を制御する第２制御ブロックと
   を有する第２半導体基板と
   を備え、
   前記第１回路部と前記第３回路部とは、前記第２半導体基板に設けられる１つのウェル領域に形成される、
   撮像素子。
2. 請求項１に記載の撮像素子において、
   前記第２半導体基板は、
   第１導電型の第１ウェル領域と、
   前記第１ウェル領域に複数設けられるウェル領域であって、第２導電型の第２ウェル領域と
   を有し、
   前記第１回路部と前記第３回路部とは、前記第１ウェル領域に複数設けられた前記第２ウェル領域のうちの１つの前記第２ウェル領域に形成される、
   撮像素子。
3. 請求項２に記載の撮像素子において、
   前記第２回路部は、前記第１ウェル領域に複数設けられた前記第２ウェル領域のうち、前記第１回路部と前記第３回路部とが形成される前記第２ウェル領域とは異なる前記第２ウェル領域に形成され、
   前記第４回路部は、前記第１ウェル領域に複数設けられた前記第２ウェル領域のうち、前記第１回路部と前記第３回路部とが形成される前記第２ウェル領域とは異なる前記第２ウェル領域に形成される、
   撮像素子。
4. 請求項２または請求項３に記載の撮像素子において、
   前記第１制御ブロックは、アナログ信号をデジタル信号に変換する第１変換部を有し、
   前記第２制御ブロックは、アナログ信号をデジタル信号に変換する第２変換部を有し、
   前記第１変換部は、前記第１ウェル領域に複数設けられた前記第２ウェル領域のうち、前記第１回路部と前記第３回路部とが形成される前記第２ウェル領域とは異なる前記第２ウェル領域に形成され、
   前記第２変換部は、前記第１ウェル領域に複数設けられた前記第２ウェル領域のうち、前記第１回路部と前記第３回路部とが形成される前記第２ウェル領域とは異なる前記第２ウェル領域に形成される、
   撮像素子。
5. 請求項１から請求項４のいずれか一項に記載の撮像素子において、
   前記第１回路部と前記第３回路部とは、アナログ信号を処理するためのトランジスタを有し、
   前記第２回路部と前記第４回路部とは、デジタル信号を処理するためのトランジスタを有する、
   撮像素子。
6. 請求項１から請求項５のいずれか一項に記載の撮像素子において、
   前記第１回路部は、前記第１制御ブロックの外周を構成するように配置され、
   前記第３回路部は、前記第２制御ブロックの外周を構成するように配置される、
   撮像素子。
7. 請求項６に記載の撮像素子において、
   前記第１回路部は、前記第１制御ブロックの外周を構成する複数の辺のうち、２以上の辺に沿って配置され、
   前記第２回路部は、前記第２制御ブロックの外周を構成する複数の辺のうち、２以上の辺に沿って配置される、
   撮像素子。
8. 請求項７に記載の撮像素子において、
   前記第１回路部は、前記第１制御ブロックにおいてＬ字型になるように配置され、
   前記第３回路部は、前記第２制御ブロックにおいてＬ字型になるように配置される、
   撮像素子。
9. 請求項１から請求項８のいずれか一項に記載の撮像素子において、
   前記第１回路部、前記第２回路部、前記第３回路部および前記第４回路部は、前記第１回路部から前記第３回路部までの距離が前記第２回路部から前記第４回路部までの距離よりも短くなるようにそれぞれ配置される、
   撮像素子。
10. 請求項１から請求項９のいずれか一項に記載の撮像素子において、
    前記第１回路部と前記第３回路部とは、前記第２回路部と前記第４回路部との間に配置される、
    撮像素子。
11. 請求項１から請求項１０のいずれか一項に記載の撮像素子において、
    前記第３回路部および前記第４回路部は、前記第２制御ブロックにおいて、前記第１制御ブロックにおける前記第１回路部および前記第２回路部の配置位置に対して反転した位置に配置される、
    撮像素子。
12. 請求項１１に記載の撮像素子において、
    前記第２制御ブロックは、列方向において前記第１制御ブロックの隣に配置され、
    前記第３回路部および前記第４回路部は、前記第２制御ブロックにおいて、前記第１制御ブロックにおける前記第１回路部および前記第２回路部の配置位置に対して上下反転した位置に配置される、
    撮像素子。
13. 請求項１１に記載の撮像素子において、
    前記第２制御ブロックは、行方向において前記第１制御ブロックの隣に配置され、
    前記第３回路部および前記第４回路部は、前記第２制御ブロックにおいて、前記第１制御ブロックにおける前記第１回路部および前記第２回路部の配置位置に対して左右反転した位置に配置される、
    撮像素子。
14. 請求項１から請求項１３のいずれか一項に記載の撮像素子において、
    前記第１回路部は、前記第１光電変換部で変換された電荷の蓄積時間を制御するための制御信号を出力する第１バッファ回路を有し、
    前記第３回路部は、前記第２光電変換部で変換された電荷の蓄積時間を制御するための制御信号を出力する第２バッファ回路を有する、
    撮像素子。
15. 請求項１４に記載の撮像素子において、
    前記第１画素ブロックは、前記第１光電変換部で変換された電荷を転送する第１転送部を有し、
    前記第２画素ブロックは、前記第２光電変換部で変換された電荷を転送する第２転送部を有し、
    前記第１バッファ回路は、前記第１転送部を制御するための第１転送制御信号を出力し、
    前記第２バッファ回路は、前記第２転送部を制御するための第２転送制御信号を出力する、
    撮像素子。
16. 請求項１５に記載の撮像素子において、
    前記第１バッファ回路は、前記第１転送部に電気的に接続される第１転送制御線に前記第１転送制御信号を出力し、
    前記第２バッファ回路は、前記第２転送部に電気的に接続される第２転送制御線に前記第２転送制御信号を出力する、
    撮像素子。
17. 請求項１５または請求項１６に記載の撮像素子において、
    前記第１画素ブロックは、前記第１光電変換部で変換された電荷を排出する第１排出部を有し、
    前記第２画素ブロックは、前記第２光電変換部で変換された電荷を排出する第２排出部を有し、
    前記第１バッファ回路は、前記第１排出部を制御するための第１排出制御信号を出力し、
    前記第２バッファ回路は、前記第２排出部を制御するための第２排出制御信号を出力する、
    撮像素子。
18. 請求項１７に記載の撮像素子において、
    前記第１バッファ回路は、前記第１排出部に電気的に接続される第１排出制御線に前記第１排出制御信号を出力し、
    前記第２バッファ回路は、前記第２排出部に電気的に接続される第２排出制御線に前記第２排出制御信号を出力する、
    撮像素子。
19. 請求項１４に記載の撮像素子において、
    前記第１画素ブロックは、前記第１光電変換部で変換された電荷を排出する第１排出部を有し、
    前記第２画素ブロックは、前記第２光電変換部で変換された電荷を排出する第２排出部を有し、
    前記第１バッファ回路は、前記第１排出部を制御するための第１排出制御信号を出力し、
    前記第２バッファ回路は、前記第２排出部を制御するための第２排出制御信号を出力する、
    撮像素子。
20. 請求項１９に記載の撮像素子において、
    前記第１バッファ回路は、前記第１排出部に電気的に接続される第１排出制御線に前記第１排出制御信号を出力し、
    前記第２バッファ回路は、前記第２排出部に電気的に接続される第２排出制御線に前記第２排出制御信号を出力する、
    撮像素子。
21. 請求項１から請求項２０のいずれか一項に記載の撮像素子において、
    前記第１画素ブロックは、
    前記第１光電変換部で変換された電荷が転送される第１蓄積部と、
    前記第１蓄積部に転送された電荷を排出する第１リセット部と
    を有し、
    前記第２画素ブロックは、
    前記第２光電変換部で変換された電荷が転送される第２蓄積部と、
    前記第２蓄積部に転送された電荷を排出する第２リセット部と
    を有し、
    前記第２半導体基板は、前記第１リセット部と前記第２リセット部とを制御する駆動部を有する、
    撮像素子。
22. 請求項２１に記載の撮像素子において、
    前記駆動部は、前記第１制御ブロックと前記第２制御ブロックと制御する、
    撮像素子。
23. 請求項１から請求項２２のいずれか一項に記載の撮像素子において、
    前記第１制御ブロックは、前記第１画素ブロックと対向する位置に配置され、
    前記第２制御ブロックは、前記第２画素ブロックと対向する位置に配置される、
    撮像素子。
24. 請求項１から請求項２３のいずれか一項に記載の撮像素子において、
    前記第１画素ブロックは、前記第１光電変換部を複数有し、
    前記第２画素ブロックは、前記第２光電変換部を複数有する、
    撮像素子。
25. 請求項２４に記載の撮像素子において、
    前記第１光電変換部は、第１方向に沿って複数配置され、
    前記第２光電変換部は、前記第１方向に沿って複数配置される、
    撮像素子。
26. 請求項２５に記載の撮像素子において、
    前記第１光電変換部は、前記第１方向と交差する第２方向に沿って複数配置され、
    前記第２光電変換部は、前記第２方向に沿って複数配置される、
    撮像素子。
27. 請求項１から請求項２６のいずれか一項に記載の撮像素子を備える撮像装置。