JP7504646B2

JP7504646B2 - 撮像素子およびその制御方法、撮像装置

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Publication number: JP7504646B2
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Inventors: 美絵石井; 伸弘竹田
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Description

本発明は、複数の光電変換部を有する画素部を多数配列した固体撮像素子における電荷読み出しの技術に関する。

撮像により取得された画像信号のアナログ－デジタル（ＡＤ）変換方式として、高速な読み出しを行う画素並列ＡＤ方式がある。特許文献１には、画素ごとにＡＤ変換部を備える構成が開示されている。画素信号とスロープ型の参照信号との比較を行う比較器と、その後段にてデジタルのカウント値を画素信号として保持するラッチ部が設けられる。

また特許文献２には、撮像素子で取得された信号により焦点検出が可能な機能を有する撮像素子について開示されている。１つのマイクロレンズに対応する２つの光電変換部はそれぞれ、撮像レンズの異なる瞳面領域からの光を受光する。２つの光電変換部の出力を比較することによって焦点検出が行われる。また、２つの光電変換部の出力信号を加算することで通常の撮像画像を取得することができる。

国際公開第２０１６／１３６４４８号特許３７７４５９７号公報

従来の技術を組み合わせて、画素ごとにＡＤ変換部を備える撮像装置において、瞳分割型の画素構成を適用する場合を想定する。例えば、１つのマイクロレンズに対応する単位画素は、２つの光電変換部と、共通の読み出し回路として１つのＡＤ変換部とを備える。この場合、焦点検出を行う読み出しモード時に、単位画素の２つの光電変換部からの信号を順次ＡＤ変換して読み出すと、２つの光電変換部の間で蓄積時刻に差が生じてしまう。これは、動体の被写体に対する焦点検出性能の低下等の原因となる。

一方、単位画素が２つの光電変換部と２つのＡＤ変換部を備える場合には、ＡＤ変換部の回路面積が増大し、単位画素の限られた面積内にＡＤ変換部を配することが困難になる。特に、ＡＤ変換された画素信号を保持するためのラッチ部は通常、１ビットあたり十数個のトランジスタを配置する必要がある。例えば１４ビットのラッチ部を新たに配置する場合、数百個のトランジスタが増加するので広い回路面積が必要となる。
本発明は、複数の光電変換部を有する画素部から信号を読み出す回路部の数の増加を抑制しつつ、露光時間差が低減された信号を取得可能な撮像素子の提供を目的とする。

本発明の実施形態の撮像素子は、複数の光電変換部をそれぞれ有する遮光されていない複数の画素部と、前記複数の画素部を有する領域に対して端部領域に設けられる遮光された複数の画素部と、前記光電変換部で蓄積された電荷に基づく信号と前記遮光された複数の画素部の信号を読み出す複数の読み出し回路部と、を備え、前記複数の読み出し回路部の各々は、前記信号をデジタル信号に変換する回路を有し、前記遮光されていない複数の画素部における第１の画素部が有する第１の光電変換部、および前記第１の画素部に隣接する前記遮光されていない複数の画素部における第２の画素部が有する第２の光電変換部は、前記複数の読み出し回路部における第１の読み出し回路部を共有する。前記遮光されていない画素部が有する第３の光電変換部、および当該画素部に隣接する前記遮光された画素部が有する第４の光電変換部は、前記複数の読み出し回路部における第２の読み出し回路部を共有する。前記第１の読み出し回路部は、前記第１の光電変換部で蓄積された電荷に基づく信号、および前記第２の光電変換部で蓄積された電荷に基づく信号を読み出す。前記第１の光電変換部と第２の光電変換部は隣り合う位置に配置され、前記第３の光電変換部と第４の光電変換部は隣り合う位置に配置されており、前記第１の読み出し回路部は、前記第１の光電変換部に対応する第１の位置と前記第２の光電変換部に対応する第２の位置との間に配置されている。

本発明によれば、複数の光電変換部を有する画素部から信号を読み出す回路部の数の増加を抑制しつつ、露光時間差が低減された信号を取得可能な撮像素子を提供することができる。

本発明の実施形態における撮像装置の概略構成を示すブロック図である。本発明の実施形態における撮像素子が有する画素の構成例を示す模式図である。第１実施形態における撮像素子の構成例を示す平面図である。第１実施形態における撮像素子の画素と読み出し回路部の構成を説明する図である。第１実施形態における信号読み出し動作例を示すタイミングチャートである。第１実施形態における画素信号の読み出し順序の例を示す図である。第１実施形態の変形例における撮像素子の画素と読み出し回路部の構成を説明する図である。第２実施形態における撮像素子の構成例を示す平面図である。第２実施形態における撮像素子の画素と読み出し回路部の構成を説明する図である。第２実施形態における画素信号の読み出し順序の例を示す図である。第３実施形態における撮像素子の構成例を示す平面図である。第３実施形態における撮像素子の画素と読み出し回路部の構成を説明する図である。

以下に、本発明の各実施形態について、添付図面を参照して詳細に説明する。水平方向および垂直方向にて、複数の光電変換部を有する画素部を配列した構成を有する撮像素子と、該撮像素子を備える撮像装置の例を示す。

＜第１実施形態＞
図１は、本実施形態に係る撮像装置１００の概略構成を示すブロック図である。撮像装置１００の撮像光学系は、撮像レンズ１０１、絞り１０２を備える。光軸（Ｚ軸方向）にて撮像レンズ１０１および絞り１０２を通過した光は、撮像レンズ１０１の焦点位置近傍に結像する。なお、撮像レンズ１０１は１枚のレンズとして図示されているが、実際には複数のレンズからなるレンズ群で構成される。

撮像素子１０３は撮像レンズ１０１により結像された被写体像に対する光電変換を行い、信号として取り込む。信号処理回路１０４は、撮像素子１０３から出力される信号に対して信号増幅、基準レベル調整等の各種の補正、データの並べ替え等の処理を行う。なお、基準レベル調整等の、一部の信号処理については、撮像素子１０３内に信号処理部を設けてもよい。タイミング発生回路１０５は撮像素子１０３や信号処理回路１０４に駆動タイミング信号を出力する。

全体制御・演算回路（以下、制御部という）１０６はＣＰＵ（中央演算処理装置）を備え、撮像素子１０３や信号処理回路１０４等を含む撮像装置１００全体の統括的な駆動および制御を行う。ＣＰＵは所定の制御プログラムにしたがって各種処理を実行する。

信号処理回路１０４から出力された画像信号に対して制御部１０６は、所定の画像処理や欠陥補正等を施す。メモリ回路１０７および記録回路１０８は、制御部１０６から出力された画像信号等を記録保持する不揮発性メモリあるいはメモリカード等の記録媒体を有する。

操作回路１０９は撮像装置１００が備える操作部材や入力デバイスからの信号を受け付け、操作指示信号を制御部１０６へ出力することで制御部１０６に対してユーザの指示を反映させる。表示回路１１０は撮影後の画像やライブビュー画像、各種設定画面等を表示部の画面上に表示する処理を行う。

次に図２および図３を参照して、撮像素子１０３の構成について説明する。図２は、撮像素子１０３の受光部およびマイクロレンズアレイを光軸方向から観察した場合の模式図である。マイクロレンズアレイを形成する個々のマイクロレンズ２０２に対応する１つの画素部を単位画素２００と定義する。単位画素２００は複数の光電変換部２０１を有する。光電変換部２０１はフォトダイオード（以下、ＰＤともいう）により構成される。本実施形態では単位画素にて光電変換部２０１が水平方向（Ｘ軸方向）に２個配置されており、第１の光電変換部２０１Ａ、第２の光電変換部２０１Ｂと定義する。またＸ軸方向と直交する垂直方向をＹ軸方向と定義する。

１つのマイクロレンズ２０２に対応する２つのＰＤを配置した構成によって、各光電変換部２０１Ａ，２０１Ｂは２つに分割された射出瞳部分領域の光を各々受光可能である。異なる射出瞳部分領域の光を受光した２つの光電変換部の各信号を比較することで、撮像レンズ１０１の焦点検出を行うことができる。

瞳分割された光電変換部２０１Ａの信号は、Ｘ軸方向に並んだ複数の単位画素２００から取得され、これらの出力信号群で構成された被写体像の信号をＡ像信号と定義する。また瞳分割された光電変換部２０１Ｂの信号は、Ｘ軸方向に並んだ複数の単位画素２００から取得され、これらの出力信号群で構成された被写体像の信号をＢ像信号と定義する。信号処理回路１０４および制御部１０６は、Ａ像信号とＢ像信号に対して相関演算を行って、像のずれ量（瞳分割位相差）を検出する。さらに像のずれ量に対して撮像レンズ１０１の焦点位置と光学系から決まる変換係数を乗じることで、画面内の任意の被写体位置に対応した焦点位置を算出することができる。制御部１０６は算出した焦点位置情報に基づいて撮像レンズ１０１のフォーカスレンズの駆動制御を行う。これにより撮像面位相差ＡＦ（自動焦点調節）が可能となる。また、Ａ像信号とＢ像信号とを加算したＡ＋Ｂ像信号を取得することにより、通常の撮影画像信号に用いることができる。

図３は、撮像素子１０３の構成例を説明するブロック図である。撮像素子１０３は、画素領域基板３０１と読み出し回路基板３０２を備え、読み出し回路基板３０２の上部に画素領域基板３０１が積層された構成である。各基板の配線は、シリコン貫通電極等を用いて電気的に接続される。

画素領域基板３０１は、画素領域３０３と、複数の画素駆動回路３０４，３０５を備える。画素領域３０３には多数の単位画素２００が行列状に配置され、被写体からの光を受光する。画素駆動回路３０４，３０５は単位画素の駆動および走査を行う回路である。画素駆動回路３０４は主に行方向の駆動および走査を行い、画素駆動回路３０５は列方向の駆動および走査を行う。

一方、読み出し回路基板３０２は、複数の読み出し回路部３１０からなる読み出し回路領域３０６と、制御回路３０７、デジタル信号処理回路３０８、デジタル信号出力回路３０９を備える。

制御回路３０７はタイミング発生回路（ＴＧ）を含み、画素領域基板３０１の画素駆動回路３０４，３０５と、読み出し回路部３１０やデジタル信号処理回路３０８、デジタル信号出力回路３０９に信号を送り、それらの駆動を制御する。画素駆動回路３０４，３０５は、画素領域３０３の各単位画素２００に駆動信号を送り、単位画素２００の電荷リセットや蓄積、転送、読み出し回路部３１０への出力等の駆動を制御する。読み出し回路部３１０は制御回路３０７の制御により、画素群の出力信号を取得してアナログ－デジタル（ＡＤ）変換を行う。ＡＤ変換後のデジタル信号は、デジタル信号処理回路３０８を介してデジタル信号出力回路３０９から撮像素子１０３の外部に順次出力される。

図３に示すように、１つの読み出し回路部３１０は、単位画素２００の面積とほぼ同一の面積を有しており、おおよそ単位画素数と同数の読み出し回路を備える構成である。図３では画素領域３０３にて６×４＝２４個の単位画素２００を図示するが、実際の撮像素子１０３は数百万、数千万個の単位画素２００からなる画素アレイを備える。読み出し回路領域３０６は数百万、数千万個の読み出し回路部３１０からなる。

単位画素２００の数とほぼ同数の読み出し回路部３１０を有する撮像素子１０３の場合、画素領域基板３０１と読み出し回路基板３０２を積層したときに、対応する位置関係にある単位画素２００と読み出し回路部３１０とが接続される。このように両部分を最短距離で接続することにより、画素部からの出力線を複雑に引き廻すことなく撮像素子１０３を構成することができる。

ここで、焦点検出用の駆動において単位画素２００が有する光電変換部２０１Ａと光電変換部２０１Ｂの信号をそれぞれ読み出す場合を説明する。この場合、光電変換部２０１ＡのＰＤから信号を読み出した後に、光電変換部２０１ＢのＰＤから信号を読み出すと、それぞれのＰＤの信号において露光時刻に差が生じてしまう。これは、特定の被写体（例えば高速の移動体）に対する焦点検出性能の低下につながる可能性がある。

そこで本実施形態では、単位画素２００が有する光電変換部２０１Ａと光電変換部２０１Ｂを別々の読み出し回路部３１０に接続する構成とする。この構成により、単位画素２００のＡ像信号とＢ像信号との露光時刻を揃えることが可能となる。しかし単位画素２００が有する光電変換部２０１Ａ，２０１Ｂそれぞれに対応するように読み出し回路部３１０を配置すると、回路面積が逼迫する。そのため本実施形態では、単位画素が有する光電変換部２０１Ａ，２０１Ｂはそれぞれ、当該単位画素に隣接する単位画素の光電変換部との間で読み出し回路部３１０を共有する構成とする。この構成により、読み出し回路、すなわちＡＤ変換回路の面積の増大を抑制しつつ、焦点検出用の信号取得における単位画素内の複数のＰＤの蓄積時刻の同時性を保つことが可能となる。

図４および図５を参照して、単位画素２００からの信号読み出し駆動について詳細に説明する。図４は、撮像素子１０３の単位画素２００と読み出し回路部３１０の構成を示す図である。本実施形態では、行方向において隣り合う２つの光電変換部が１つの読み出し回路部３１０を共有する構成について説明する。

図４には隣接する単位画素２００－１，２００－２と２つの読み出し回路部３１０と、デジタル信号処理回路３０８を示す。単位画素２００－１はＰＤ４０１Ａを含む第１の光電変換部とＰＤ４０１Ｂを含む第２の光電変換部を有し、単位画素２００－２はＰＤ４０１Ａを含む第１の光電変換部とＰＤ４０１Ｂを含む第２の光電変換部を有する。単位画素２００－１の第２の光電変換部と、単位画素２００－２の第１の光電変換部とが行方向にて隣り合っており、これらの間で１つの読み出し回路部３１０を共有する構成である。

単位画素２００－１と２００－２は同じ構成を有するので、それらの構成要素の符号には「－１」や「－２」を付記することなく、まとめて説明する。画素領域基板３０１に形成された単位画素２００－１（または２００－２）は、シリコン貫通電極４０９を介して、読み出し回路基板３０２に形成された読み出し回路部３１０に接続される。

光電変換部を構成するＰＤ４０１ＡおよびＰＤ４０１Ｂは、撮像レンズ１０１によって結像された被写体像に対して電荷を発生し、発生した電荷を蓄積する。ＰＤ４０１Ａ、ＰＤ４０１Ｂで蓄積された電荷は、それぞれＭＯＳ（金属酸化膜半導体）トランジスタ４０２Ａ、４０２Ｂを介して電荷保持部であるフローティングディフュージョン部４０４Ａ、４０４Ｂに転送される。以下では、転送用スイッチ素子（ＭＯＳトランジスタ）を転送スイッチといい、選択用スイッチ素子（ＭＯＳトランジスタ）を選択スイッチという。またフローティングディフュージョン部をＦＤと表記する。

ＦＤ４０４Ａ、４０４Ｂに転送された各電荷は、選択スイッチ４０６Ａ、４０６Ｂがオンすると、ＭＯＳトランジスタ４０５Ａ、４０５Ｂを介して、電荷に対応した電圧として出力線４０７に出力される。ＭＯＳトランジスタ４０５Ａ、４０５Ｂはソースフォロワアンプを形成する増幅ＭＯＳトランジスタである（以下、ＳＦと表記する）。出力線４０７には電流源４０８が接続されている。

選択スイッチ４０６Ａ、４０６Ｂは画素駆動回路３０４、３０５の制御により、画素単位で制御されるＭＯＳトランジスタである。選択スイッチ４０６Ａ、４０６Ｂにより選択された画素信号は一括して出力線４０７に出力される。

ＭＯＳトランジスタ４０３Ａ、４０３Ｂはリセットスイッチとして機能する。リセットスイッチ４０３Ａ、４０３Ｂは、ＦＤ４０４Ａ，４０４Ｂの電位と、転送スイッチ４０２Ａ、４０２Ｂを介したＰＤ４０１Ａ、４０１Ｂの電位を、所定値ＶＤＤにリセットする。

転送スイッチ、リセットスイッチ、選択スイッチはそれぞれ、不図示の画素駆動回路３０４、３０５に接続されている信号線を介して制御される。図４には転送スイッチ４０２Ａおよび４０２Ｂ、リセットスイッチ４０３Ａおよび４０３Ｂ、選択スイッチ４０６Ａおよび４０６Ｂに対する各制御信号ＰＴＸ、ＰＲＥＳ、ＰＳＥＬを示す。画素駆動回路３０４からの信号線は行単位で制御可能である。画素駆動回路３０５から各スイッチのオンとオフを制御する信号線を該当するスイッチに接続してそれぞれ制御することで、所定の単位画素の駆動を制御することができる。

次に、読み出し回路部３１０の回路構成について説明する。複数の読み出し回路部３１０の回路構成は同じであるので、単位画素２００－１の第２の光電変換部と、単位画素２００－２の第１の光電変換部とで共有される読み出し回路部３１０の構成を説明する。アンプ４１０は出力線４０７からの入力信号を増幅する。容量部４１２は信号電圧を保持するために用いられる。制御信号ＰＳＨによりオン、オフされるスイッチ４１１は、容量部４１２への信号の書き込みを制御する。

比較器４１３は、その一方の入力端子に不図示のスロープ電圧発生回路から供給された参照電圧Ｖｓｌｏｐｅが入力され、他方の入力端子には、容量部４１２に書き込まれたアンプ４１０の出力が入力される。比較器４１３はアンプ４１０の出力と参照電圧Ｖｓｌｏｐｅとを比較し、その大小関係に応じてローレベルとハイレベルの２値信号のいずれかを出力する。具体的には、比較器４１３はＶｓｌｏｐｅがアンプ４１０の出力に対して小さい場合にローレベルの信号を出力し、Ｖｓｌｏｐｅがアンプ４１０の出力に対して大きい場合にハイレベルの信号を出力する。

カウンタ４１４は比較器４１３の後段に位置し、クロック信号ＣＬＫに基づいて計数動作を行う。参照電圧Ｖｓｌｏｐｅの遷移開始と同時にクロック信号ＣＬＫがカウンタ４１４に入力される。カウンタ４１４は比較器４１３の出力がハイレベルの時にＣＬＫに対応してカウントアップを行い、比較器４１３の出力がローレベルに反転すると同時にカウントを停止する。

カウンタ４１４の出力は、スイッチ４１５を介してメモリ４１６またはメモリ４１７によって保持される。メモリ４１６には、ＦＤ４０４のリセットレベルの信号（以下、Ｎ信号という）をＡＤ変換したデジタル信号が保持される。またメモリ４１７には、ＰＤ４０１ＡまたはＰＤ４０１Ｂの信号がＦＤ４０４のＮ信号に重畳された信号（以下、Ｓ信号という）をＡＤ変換したデジタル信号が保持される。スイッチ４１５はメモリ４１６、４１７のどちらに信号を書き込むかを制御する。

ＣＤＳ（Correlated Double Sampling）回路４１８はメモリ４１６、４１７に保持された信号を取得し、相関二重サンプリング処理を行う。メモリ４１６、４１７に保持された信号についてはＳ信号とＮ信号との差分が算出される。ＣＤＳ回路４１８の出力信号は、制御回路３０７の制御にしたがって、デジタル信号出力線４１９を介してデジタル信号処理回路３０８に入力される。

図４に示すように、単位画素２００－１のＰＤ４０１Ｂの信号と、隣接する単位画素２００－２のＰＤ４０１Ａの信号は第１の読み出し回路部３１０より読み出される。つまり、単位画素２００－１の選択スイッチ４０６Ｂと、単位画素２００－２の選択スイッチ４０６Ａは同一の出力線４０７に接続されている。単位画素２００－１の選択スイッチ４０６Ａは、第１の読み出し回路部３１０の隣にある第２の読み出し回路部３１０に接続されており、不図示の隣接画素の選択スイッチ４０６Ｂとの間で読み出し回路が共有される。このように、左右に隣接する２つの単位画素は、それぞれが有する２つ光電変換部のうちの一方が１つの読み出し回路部３１０を共有している。そこで、図３に示すように光軸方向から見た場合に読み出し回路部３１０は単位画素２００の配置に対して、半画素分ずらして配置するのが好適である。つまり、読み出し回路部３１０の位置は読み出し回路基板３０２において、単位画素２００―１の光電変換部に対応する第１の位置と単位画素２００―２の光電変換部に対応する第２の位置との間（中間位置）である。

図３に示す構成の場合、左端列の光電変換部２０１Ａ、および右端列の光電変換部２０１Ｂに対しては、読み出し回路部３１０を追加する必要があるが、数千万個ある全体の読み出し回路部３１０の個数を考慮するとその増分はわずかである。また、撮像素子は通常、信号レベルの基準となる信号（黒基準信号）を取得するために、光に反応しないように遮光されたオプティカルブラック画素を備えている。オプティカルブラック画素は画素領域の上下左右の端部領域に設けられることが多い。この場合、画素領域の左端領域、および右端領域にオプティカルブラック画素を設け、その一番端の列の単位画素の光電変換部に対して読み出し回路を設けない構成とすることができる。左右端領域にオプティカルブラック画素領域を設けることで、撮像に使用される、光に反応する画素（開口画素）領域の左端列の光電変換部２０１Ａ、右端列の光電変換部２０１Ｂに対しても、本発明の特徴である構成を適用可能である。つまり隣接する第１および第２の単位画素において、第１の単位画素が有する光電変換部と第２の単位画素が有する光電変換部との間で１つの読み出し回路部３１０を共有する構成が実現される。

以下では、ＰＤの電荷を出力線４０７に読み出すための回路部であるＦＤ４０４、ＳＦ４０５、選択スイッチ４０６、およびリセットスイッチ４０３を、電荷読み出し部４２０と呼ぶ。その詳細については変形例にて後述するが、電荷読み出し部４２０に関しても、左右に隣接する単位画素がそれぞれ備える一方の光電変換部の間で共有することができる。

図５は、図４に示す回路構成を有する撮像素子１０３の単位画素２００からの電荷読み出し動作の一例を示すタイミングチャートである。図５には制御信号ＰＳＥＬ、ＰＲＥＳ、ＰＴＸ、ＰＳＨの各タイミング、参照電圧Ｖｓｌｏｐｅ、出力線Ｖｌ、比較器４１３の出力ＣＯＭＰ、カウンタ４１４の出力について時間的変化を模式的に示している。時間軸の方向は図５の右方向であり、時刻としてｔ５００からｔ５１３を示す。出力線Ｖｌはアンプ４１０より出力された電位を示している。

単位画素２００が有するＰＤ４０１ＡとＰＤ４０１Ｂの各電荷は同じ駆動パルスにより制御され、それぞれ別の読み出し回路部３１０よって読み出される。よって電荷読み出し動作の説明においてはＡ、Ｂを省略して記載する。また制御信号のレベルに関して、ハイレベルをＨｉと表記し、ローレベルをＬｏと表記する。

ＰＤ４０１からの信号の読み出しに先立って、時刻ｔ５００ではリセットスイッチ４０３の制御信号ＰＲＥＳがＨｉとなる。これによって、ＳＦ４０５のゲートはリセット電源電圧にリセットされる。時刻ｔ５０１では制御信号ＰＳＥＬがＨｉとなり、ＳＦ４０５が動作状態となる。

時刻ｔ５０２で制御信号ＰＲＥＳがＬｏとなることでＦＤ４０４のリセットが解除される。このときのＦＤ４０４の電位は出力線４０７にリセット信号レベル（Ｎ信号）として読み出されて、読み出し回路部３１０に入力される。

時刻ｔ５０３で制御信号ＰＳＨはＨｉとなり、スイッチ４１１はオンとなる。時刻ｔ５０４で制御信号ＰＳＨはＬｏとなり、スイッチ４１１はオフとなる。これにより、出力線４０７に読み出されたＮ信号はアンプ４１０で所定のゲインで増幅された後、容量部４１２に保持される。容量部４１２に保持されたＮ信号の電位は比較器４１３の一方の入力端子に入力される。

時刻ｔ５０４の後、時刻ｔ５０５からｔ５０７までの期間には、不図示のスロープ電圧発生回路により、参照電圧Ｖｓｌｏｐｅが時間経過につれて初期値から減少していく。時刻ｔ５０５での参照電圧Ｖｓｌｏｐｅの遷移開始と共に、クロック信号ＣＬＫがカウンタ４１４に供給される。ＣＬＫの数に応じてカウンタ４１４の計数値は増加していく。そして時刻ｔ５０６にて、比較器４１３に入力された参照電圧ＶｓｌｏｐｅがＮ信号と同じレベルに到達する。このとき、比較器４１３の出力ＣＯＭＰはＬｏとなり、カウンタ４１４の動作は停止する。つまりカウンタ４１４の動作が停止したときの計数値は、Ｎ信号がＡＤ変換された値であり、第１のメモリ４１６に保持される。以下、第１のメモリをＮメモリと呼ぶ。

デジタル化されたＮ信号がＮメモリ４１６に保持された後の時刻ｔ５０７で制御信号ＰＴＸがＨｉとなり、次の時刻ｔ５０８で制御信号ＰＴＸがＬｏとなる。これによりＰＤ４０１に蓄積された光電荷はＦＤ４０４に転送される。電荷量に応じたＦＤ４０４の電位変動はＳ信号として出力線４０７に読み出され、読み出し回路部３１０に入力される。Ｓ信号は、光成分およびリセットノイズ成分（Ｎ信号相当）を含む信号である。

アンプ４１０はＳ信号を取得して所定のゲインで増幅を行う。その後、時刻ｔ５０９で制御信号ＰＳＨはＨｉとなり、時刻ｔ５１０で制御信号ＰＳＨはＬｏとなる。スイッチ４１１を順次オン、オフすることにより容量部４１２に信号電位が保持される。容量部４１２に保持された電位は比較器４１３の一方の入力端子に入力される。

時刻ｔ５１０でスイッチ４１１がオフとなった後、時刻ｔ５１１から時刻ｔ５１３までの期間には、スロープ電圧発生回路により、参照電圧Ｖｓｌｏｐｅが時間経過につれて初期値から減少していく。参照電圧Ｖｓｌｏｐｅの遷移開始と共に、ＣＬＫがカウンタ４１４に供給され、ＣＬＫの数に応じてカウンタ４１４の計数値は増加していく。そして時刻ｔ５１２で参照電圧ＶｓｌｏｐｅがＳ信号と同じレベルに到達する。このとき、比較器４１３の出力ＣＯＭＰはＬｏとなり、カウンタ４１４の動作が停止する。つまりカウンタ４１４の動作が停止したときの計数値はＳ信号がＡＤ変換された値となり、第２のメモリ４１７に保持される。以下、Ｓ信号用のメモリである第２のメモリをＳメモリと呼ぶ。

ＣＤＳ回路４１８はＮメモリ４１６、およびＳメモリ４１７にそれぞれ保持された信号から差動信号レベル（光信号）を算出する。これによりリセットノイズ成分が除去されたＳ信号が取得される。このＳ信号は制御回路３０７の制御により、順次デジタル信号出力線４１９を介してデジタル信号処理回路３０８に送られる。デジタル信号処理回路３０８ではクランプ等の演算処理が行われた後、デジタル信号出力回路３０９を介して撮像素子１０３の外部に信号が出力される。

単位画素２００を構成するＰＤ４０１ＡおよびＰＤ４０１ＢそれぞれのＳ信号は同時に読み出すことができる。すなわち、ＰＤ４０１ＡからのＳ信号であるＳ（Ａ）信号と、ＰＤ４０１ＢからのＳ信号であるＳ（Ｂ）信号との間で蓄積時刻を揃えることが可能となる。また、Ｓ（Ａ）信号とＳ（Ｂ）信号については、例えばデジタル信号処理回路３０８が加算処理を行って、加算信号である「Ｓ（Ａ）＋Ｓ（Ｂ）」信号を生成する。これにより、撮像用の信号を取得することができる。この加算処理については、撮像装置１００の備える信号処理回路１０４が行ってもよい。

図５に示す時間ＲＯは、時刻ｔ５０１から時刻ｔ５１３までの期間の長さに相当し、単位画素２００の画素信号の読み出し時間である。時間ＲＯでの動作が２回繰り返されることで、読み出し回路部３１０を共有しているＰＤ４０１のもう一方の電荷読み出しが行われる。こうして最終的に撮像素子１０３が有する全画素の信号を読み出すことができる。

図６は、本実施形態における画素信号の読み出し順序の例を示す図である。一般的な撮像素子と同様、撮像素子１０３は各単位画素上にＲ（赤）、Ｇ（緑）、Ｂ（青）のそれぞれの波長帯域を透過するカラーフィルタが設けられる。例えば、ベイヤ状に配置されたＲ、Ｇｒ、Ｇｂ、Ｂのカラーフィルタの組を２次元配列した構成例を示す。

図６（Ａ）は、第１の読み出し時間である１ＲＯの期間で偶数列に属する単位画素の信号を読み出し、続く第２の読み出し時間である２ＲＯの期間で奇数列に属する単位画素の信号を読み出す例を示す。なお必要に応じて、１ＲＯの期間で奇数列に属する単位画素の信号を読み出し、続く２ＲＯの期間で偶数列に属する単位画素の信号を読み出す駆動制御を行ってよい。

また、より高速に焦点検出処理を行うには、図６（Ｂ）に示すようにＧ画素の信号を先に読み出してから、Ｒ画素およびＢ画素の信号を読み出す駆動制御が行われる。つまり最初の読み出し時間である１ＲＯの期間でＧｒ画素とＧｂ画素の各信号が読み出され、続く読み出し時間である２ＲＯの期間で残りのＲ画素とＢ画素の各信号が読み出される。各画素信号の読み出し順序の制御については、制御回路３０７が画素駆動回路３０４、３０５を制御することにより可能である。

本実施形態にて、単位画素が有する複数の光電変換部は、その隣接画素が有する一方の光電変換部と読み出し回路を共有する構成である。読み出し回路（ＡＤ変換回路）の面積の増大を抑制しつつ、単位画素に係る複数のＰＤの蓄積時刻を揃えることができる。よって、被写体が高速な動体であっても焦点検出処理を精度良く行うことができる。

＜第１実施形態の変形例＞
図７を参照して、第１実施形態の変形例について説明する。変形例では画素領域基板３０１の効率的なレイアウトを示す。図７は本変形例の撮像素子１０３の単位画素２００と読み出し回路部３１０の構成を示す図である。本変形例では、隣り合う単位画素７００－と７００－２とが、１つの電荷読み出し部７２０および１つの読み出し回路部３１０を共有する構成である。

電荷読み出し部７２０は、例えばＦＤ７０４、リセットスイッチ７０３、選択スイッチ４０６Ｂ、ＳＦ４０５Ｂを有する。ＦＤ７０４は、転送スイッチ４０２Ｂを介して単位画素７００－１のＰＤ４０１Ｂと接続されるとともに、転送スイッチ４０２Ａを介して単位画素７００－２のＰＤ４０１Ａと接続されている。

単位画素７００－１のＰＤ４０１ＢからＦＤ７０４に転送された電荷は、選択スイッチ４０６Ｂがオンすると、ＳＦ４０５Ｂを介して、電荷に対応した電圧として出力線７０７に出力される。また単位画素７００－２のＰＤ４０１ＡからＦＤ７０４に転送された電荷は、選択スイッチ４０６Ｂがオンすると、ＳＦ４０５Ｂを介して、電荷に対応した電圧として出力線７０７に出力される。出力線７０７は、シリコン貫通電極４０９を介して、読み出し回路基板３０２に形成された読み出し回路部３１０に接続される。この読み出し回路部３１０は単位画素７００－１および７００－２で共有され、その構成については図４にて説明済みである。

隣り合う単位画素が備えるＰＤ、つまり単位画素７００－１のＰＤ４０１Ｂと単位画素７００－２のＰＤ４０１Ａとで、ＦＤ７０４を含む電荷読み出し部７２０を共有する構成である。よって、単位画素ごとにＦＤを備えることなく、単位画素が備える複数のＰＤの蓄積時刻を揃える駆動を実現可能である。なお、複数の単位画素間で共有されるＦＤ７０４に対して、どちらのＰＤ４０１の電荷を転送するかは、信号ＰＴＸ（図７：ＰＴＸ１，ＰＴＸ２参照）の制御により決定される。

＜第２実施形態＞
次に本発明の第２実施形態について説明する。本実施形態では、上下方向（Ｙ軸方向）に隣接する単位画素がそれぞれ備える光電変換部の間で読み出し回路を共有することで、更に焦点検出に好適な駆動を実現可能な構成を示す。以下では第１実施形態との相違点を主に説明し、第１実施形態にて使用した符号を流用することで、同様の事項についての説明を省略する。このような説明の省略方法は後述の実施形態でも同じである。

図８は、本実施形態における撮像素子の構成例を示す平面図である。第１実施形態で示した図３との相違点は、読み出し回路基板３０２に配置される読み出し回路部８１０と光電変換部との接続関係である。Ｎ行目の第１の単位画素が備える光電変換部２０１Ａと、Ｎ＋１行目にて第１の単位画素と同列の第２の単位画素が備える光電変換部２０１Ａとが１つの読み出し回路部８１０を共有する。同様にＮ行目の第１の単位画素が備える光電変換部２０１Ｂと、Ｎ＋１行目にて第１の単位画素と同列の第２の単位画素が備える光電変換部２０１Ｂとが１つの読み出し回路部８１０を共有する。

図８においては、複数の光電変換部間での読み出し回路の共有関係がわかりやすいように複数の単位画素２００および読み出し回路部８１０を図示している。つまり１つの読み出し回路部８１０は、横方向が半画素分であって縦方向が２画素分の領域からなるように記載しているが、読み出し回路部の配置はこれに限らない。単位画素２００を構成する光電変換部２０１Ａ，２０１Ｂの各信号はそれぞれ異なる読み出し回路より読み出される構成となっている。よって、第１実施形態の撮像素子と同様に光電変換部のそれぞれの信号の蓄積時刻を揃えることができる。

図９は、本実施形態における撮像素子１０３の単位画素と読み出し回路部の構成を模式的に示す図である。画素領域基板３０１にて異なる行に属する単位画素９００－１および９００－２と、複数の電荷読み出し部９０２を示す。また読み出し回路基板３０２における複数の読み出し回路部８１０ａ，８１０ｂを示す。

上下に隣接する単位画素９００－１と９００－２はそれぞれ、光電変換部９０１Ａと９０１Ｂを有する。単位画素９００－１の光電変換部９０１Ａと単位画素９００－２の光電変換部９０１Ａは１つの読み出し回路部８１０ａを共有する。同様に、単位画素９００－１の光電変換部９０１Ｂと単位画素９００－２の光電変換部９０１Ｂは１つの読み出し回路部８１０ｂを共有する。図９では、第１実施形態の変形例で説明した通り、読み出し回路部８１０だけでなく、ＦＤを含む電荷読み出し部９０２をも共有する構成を示している。つまり、隣り合う単位画素がそれぞれ有する第１または第２の光電変換部が１つの電荷読み出し部９０２と１つの読み出し回路部８１０を共有する構成である。

図１０を参照して、上下方向における隣接画素間で読み出し回路を共有する構成が焦点検出に好適である理由を説明する。図１０は、本実施形態における画素信号の読み出し順序の例を示す図である。

図１０（Ａ）は、画素駆動回路３０４、３０５の制御により、第１の読み出し時間１ＲＯの期間で奇数行に属する単位画素の信号を読み出し、第２の読み出し時間２ＲＯの期間で偶数行に属する単位画素の信号を読み出す例を示す。図２のように水平方向に瞳分割された画素構成においては、相関演算を行う際に同一行の信号を取得する仕様が望ましい。本実施形態の構成では同一行の信号を同時期に取得できるので、より高速にかつ精度良く焦点検出を行うことが可能となる。なお必要に応じて、１ＲＯの期間で偶数行に属する単位画素の信号を読み出し、２ＲＯの期間で奇数行に属する単位画素の信号を読み出す駆動制御を行ってもよい。

図１０（Ｂ）は、第１の読み出し時間１ＲＯの期間で、図８における上側の読み出し回路部８１０から２行目の画素信号を読み出し、下側の読み出し回路部８１０から３行目の画素信号を読み出す例を示す。第２の読み出し時間２ＲＯの期間では、図８における上側の読み出し回路部８１０から１行目の画素信号を読み出し、下側の読み出し回路部８１０から４行目の画素信号を読み出す処理が行われる。第１の読み出し時間１ＲＯの期間では隣接するベイヤ配列の画素部の信号を同時期に取得することができ、被写体の色によらず焦点検出を精度良く行うことが可能となる。

単位画素が垂直方向に瞳分割された構成においては、図３のような左右の隣接画素で読み出し回路部を共有する構成が好適である。この場合、単位画素内の複数の光電変換部に対して別々の読み出し回路部から信号を読み出すことが可能であり、かつ、隣接画素の各光電変換部が読み出し回路部、さらには電荷読み出し部を共有する構成が可能である。

本実施形態によれば、隣接する単位画素が有する各光電変換部の間で読み出し回路部を共有することで、焦点検出に好適な複数の信号を取得可能である。

＜第３実施形態＞
図１１および図１２を参照して、本発明の第３実施形態について説明する。本実施形態では、単位画素が４つの光電変換部を有する例を示す。つまり上下方向と左右方向にそれぞれ瞳分割された構成の撮像素子への適用例について説明する。

図１１は、本実施形態における撮像素子の構成例を示す平面図である。単位画素１１００は横２個×縦２個の４つの光電変換部を有する。各光電変換部は隣接する単位画素が有する光電変換部との間で読み出し回路部１１１０を共有する。図１１には複数の読み出し回路部１１１０のうち、４つの読み出し回路部のみ示している。つまり４つの読み出し回路部１１１０と、１つの単位画素１１００（点線枠参照）との対応関係を示している。

１つの読み出し回路部１１１０は、位置の異なる４つの単位画素１１００が有する４つの光電変換部の１つから電荷をそれぞれ読み出す構成であり、読み出し時間４ＲＯで全画素の信号読み出しが可能である。また、単位画素数に対して、読み出し回路（ＡＤ変換回路）の面積の増大を抑制可能である。

図１２は、本実施形態における撮像素子１０３の単位画素と読み出し回路部の構成を模式的に示した図である。単位画素１２００－１は４つの光電変換部１２０１Ａ，１２０１Ｂ，１２０１Ｃ，１２０１Ｄを有する。単位画素１２００－１内にて、光電変換部１２０１Ａは左上に位置し、光電変換部１２０１Ｂは右上に位置し、光電変換部１２０１Ｃは左下に位置し、光電変換部１２０１Ｄは右下に位置する。他の単位画素１２００－２，１２００－３，１２００－４も、単位画素１２００－１と同様の位置関係で４つの光電変換部１２０１Ａ，１２０１Ｂ，１２０１Ｃ，１２０１Ｄを有する。

図１２に示す画素領域基板３０１において、単位画素１２００－１の右に単位画素１２００－２が位置し、単位画素１２００－１の下に単位画素１２００－３が位置している。単位画素１２００－３の右に単位画素１２００－４が位置している。また読み出し回路基板３０２において３つの読み出し回路部１１１０ａ，１１１０ｂ，１１１０ｃを示す。

単位画素１２００－１の光電変換部１２０１Ｄと、単位画素１２００－２の光電変換部１２０１Ｃと、単位画素１２００－３の光電変換部１２０１Ｂと、単位画素１２００－４の光電変換部１２０１Ａは、１つの読み出し回路部１１１０ｂを共有する。同様に、他の光電変換部についても、それぞれ異なる隣接画素の光電変換部との間で読み出し回路部を共有する構成である。例えば、単位画素１２００－１の光電変換部１２０１Ｃと、単位画素１２００－３の光電変換部１２０１Ａと、不図示の単位画素の光電変換部１２０１Ｄと、不図示の単位画素の光電変換部１２０１Ｂは、１つの読み出し回路部１１１０ａを共有する。不図示の単位画素は、単位画素１２００－１，１２００－３の左にそれぞれ位置する単位画素である。

本実施形態では、各単位画素が有する複数の光電変換部の蓄積時刻を揃える駆動が可能となる。また、第１実施形態の変形例で説明した通り、複数の光電変換部の間で読み出し回路部だけでなく、ＦＤを含む電荷読み出し部をさらに共有する構成が可能である。図１２では、単位画素１２００－１から１２００－４の各光電変換部１２０１Ｄ、１２０１Ｃ、１２０１Ｂ、１２０１Ａが１つの電荷読み出し部１２０２および読み出し回路部１１１０ｂを共有する構成である。

各実施形態によれば、読み出し回路基板におけるＡＤ変換回路の面積の増大を抑制しつつ、焦点検出用の信号取得において単位画素における複数の光電変換部の蓄積時刻の同時性を保つことが可能な撮像素子および撮像装置を提供することができる。

前記実施形態では第１および第２の基板を積層した構成の撮像素子の例を説明したが、これに限らず本発明は多層基板、両面基板等を用いた各種構成の撮像素子に適用可能である。

１００撮像装置
１０３撮像素子
１０４信号処理回路
１０５タイミング発生回路
１０６全体制御・演算回路

Claims

複数の光電変換部をそれぞれ有する遮光されていない複数の画素部と、
前記複数の画素部を有する領域に対して端部領域に設けられる遮光された複数の画素部と、
前記光電変換部で蓄積された電荷に基づく信号と前記遮光された複数の画素部の信号を読み出す複数の読み出し回路部と、を備え、
前記複数の読み出し回路部の各々は、前記信号をデジタル信号に変換する回路を有し、
前記遮光されていない複数の画素部における第１の画素部が有する第１の光電変換部、および前記第１の画素部に隣接する前記遮光されていない複数の画素部における第２の画素部が有する第２の光電変換部は、前記複数の読み出し回路部における第１の読み出し回路部を共有し、
前記遮光されていない画素部が有する第３の光電変換部、および当該画素部に隣接する前記遮光された画素部が有する第４の光電変換部は、前記複数の読み出し回路部における第２の読み出し回路部を共有し、
前記第１の読み出し回路部は、前記第１の光電変換部で蓄積された電荷に基づく信号、および前記第２の光電変換部で蓄積された電荷に基づく信号を読み出し、
前記第１の光電変換部と第２の光電変換部は隣り合う位置に配置され、前記第３の光電変換部と第４の光電変換部は隣り合う位置に配置されており、
前記第１の読み出し回路部は、前記第１の光電変換部に対応する第１の位置と前記第２の光電変換部に対応する第２の位置との間に配置されている
ことを特徴とする撮像素子。
第１の基板と第２の基板とをさらに備え、
前記第１の基板と前記第２の基板とが積層された構成であり、
前記第１の基板には、前記遮光されていない複数の画素部および前記遮光された複数の画素部が配列され、
前記第２の基板には、前記複数の読み出し回路部が配列される
ことを特徴とする請求項１に記載の撮像素子。
前記複数の画素部の各々は前記複数の光電変換部にそれぞれ蓄積された電荷を保持する複数の電荷保持部を備え、
前記第１および第２の光電変換部は、１つの前記電荷保持部を含む回路部を共有する
ことを特徴とする請求項１または２に記載の撮像素子。
前記電荷保持部を含む回路部は前記電荷保持部およびスイッチ素子を有し、前記第１の読み出し回路部に接続されている
ことを特徴とする請求項３に記載の撮像素子。
請求項１から４のいずれか１項に記載の撮像素子を備える
ことを特徴とする撮像装置。
前記撮像素子の駆動制御を行う制御手段を備える
ことを特徴とする請求項５に記載の撮像装置。
前記制御手段は、第１の期間で偶数列または奇数列に属する画素部の信号を読み出してから第２の期間で奇数列または偶数列に属する画素部の信号を読み出す制御を行う
ことを特徴とする請求項６に記載の撮像装置。
前記遮光されていない複数の画素部のうち、第１の画素部と第２および第３の画素部が隣接し、第４の画素部と前記第２および第３の画素部が隣接しており、
前記制御手段は、第１の期間で前記第２および第３の画素部の信号を読み出してから、第２の期間で前記１および第４の画素部の信号を読み出す制御を行う
ことを特徴とする請求項６に記載の撮像装置。
前記制御手段は、第１の期間で奇数行または偶数行に属する画素部の信号を読み出してから第２の期間で偶数行または奇数行に属する画素部の信号を読み出す制御を行う
ことを特徴とする請求項６に記載の撮像装置。
複数の光電変換部をそれぞれ有する遮光されていない複数の画素部と、
前記複数の画素部を有する領域に対して端部領域に設けられる遮光された複数の画素部と、
前記光電変換部で蓄積された電荷に基づく信号と前記遮光された複数の画素部の信号を読み出す複数の読み出し回路部と、を有し、
前記複数の読み出し回路部の各々は、前記信号をデジタル信号に変換する回路を有し、
前記遮光されていない複数の画素部における第１の画素部が有する第１の光電変換部、および前記第１の画素部に隣接する前記遮光されていない複数の画素部における第２の画素部が有する第２の光電変換部は、前記複数の読み出し回路部における第１の読み出し回路部を共有し、
前記遮光されていない画素部が有する第３の光電変換部、および当該画素部に隣接する前記遮光された画素部が有する第４の光電変換部は、前記複数の読み出し回路部における第２の読み出し回路部を共有し、
前記第１の光電変換部と第２の光電変換部は隣り合う位置に配置され、前記第３の光電変換部と第４の光電変換部は隣り合う位置に配置されており、
前記第１の読み出し回路部は、前記第１の光電変換部に対応する第１の位置と前記第２の光電変換部に対応する第２の位置との間に配置されている撮像素子にて実行される制御方法であって、
前記第１および第２の光電変換部にてそれぞれ電荷を蓄積する工程と、
前記第１の読み出し回路部により、前記第１の光電変換部で蓄積された電荷に基づく信号、および前記第２の光電変換部で蓄積された電荷に基づく信号の読み出しを行う工程と、
前記第２の読み出し回路部により、前記第３の光電変換部で蓄積された電荷に基づく信号、および前記第４の光電変換部の信号の読み出しを行う工程と、を有する
ことを特徴とする制御方法。