JP7506750B2 - ゲート駆動回路及び駆動方法 - Google Patents

Description

本開示は、表示技術の分野に関し、特にシフトレジスタ、ゲート駆動回路及びその駆動方法に関するものである。

表示装置において、ゲート駆動回路は、シフトレジスタ機能を実現するために用いられる。ゲート駆動回路に含まれる各々のシフトレジスタは、それぞれ１行のゲート線に結合され、１フレーム内において、全てのゲート線に対して１行ずつ１つの出力信号（ゲート走査信号）を提供し、これにより、各ゲート線を駆動し、ひいては表示装置を駆動して表示を行う。

一態様では、プルアップノード、第１プルダウンノード、入力サブ回路、第１ノイズ低減サブ回路、及び第１プルダウンサブ回路を備えるシフトレジスタを提供する。ここで、前記第１ノイズ低減サブ回路は、前記プルアップノード、前記第１プルダウンノード、及び第１電圧信号端子にそれぞれ結合され、前記第１ノイズ低減サブ回路は、前記第１プルダウンノードの電圧の制御下で、前記第１電圧信号端子において受信された第１電圧信号を前記プルアップノードに伝送するように配置されている。前記入力サブ回路は、前記プルアップノード及び信号入力端子にそれぞれ結合され、前記入力サブ回路は、前記信号入力端子において受信された入力信号に応答し、前記入力信号を前記プルアップノードに伝送するように配置されている。前記第１プルダウンサブ回路は、前記信号入力端子、前記第１プルダウンノード及び前記第１電圧信号端子にそれぞれ結合され、前記第１プルダウンサブ回路は、前記信号入力端子において受信された入力信号に応答し、前記第１電圧信号端子において受信された第１電圧信号を前記第１プルダウンノードに伝送して、前記第１プルダウンノードに伝送された第１電圧信号の電圧の制御下で前記第１ノイズ低減サブ回路をオフさせ、前記第１電圧信号を前記プルアップノードに伝送することを停止するように配置されている。

幾つかの実施例において、前記第１ノイズ低減サブ回路は、第１トランジスタを含み、第１トランジスタの制御電極は、前記第１プルダウンノードに結合され、前記第１トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１トランジスタの第２電極は、前記プルアップノードに結合される。前記入力サブ回路は、第２トランジスタを含み、前記第２トランジスタの制御電極は、前記信号入力端子に結合され、前記第２トランジスタの第１電極は、前記信号入力端子に結合され、前記第２トランジスタの第２電極は、前記プルアップノードに結合される。前記第１プルダウンサブ回路は、第３トランジスタを含み、前記第３トランジスタの制御電極は、前記信号入力端子に結合され、前記第３トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第３トランジスタの第２電極は、前記第１プルダウンノードに結合される。

幾つかの実施例において、シフトレジスタは、第１プルダウン制御サブ回路をさらに備える。前記第１プルダウン制御サブ回路は、前記第１電圧信号端子、第２電圧信号端子、前記プルアップノード、及び前記第１プルダウンノードにそれぞれ結合される。

前記第１プルダウン制御サブ回路は、前記第２電圧信号端子において受信された第２電圧信号と前記プルアップノードに伝送された第１電圧信号の電圧に応答し、前記第２電圧信号端子において受信された第２電圧信号を前記第１プルダウンノードに伝送し、及び、前記第２電圧信号端子において受信された第２電圧信号と前記プルアップノードに伝送された入力信号の電圧に応答し、前記第１電圧信号端子において受信された第１電圧信号を前記第１プルダウンノードに伝送するように配置されている。

幾つかの実施例において、前記第１プルダウン制御サブ回路は、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ、及び第１制御ノードを含む。

前記第４トランジスタの制御電極は、前記第２電圧信号端子に結合され、前記第４トランジスタの第１電極は、前記第２電圧信号端子に結合され、前記第４トランジスタの第２電極は、前記第１制御ノードに結合される。前記第５トランジスタの制御電極は、前記プルアップノードに結合され、前記第５トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第５トランジスタの第２電極は、前記第１制御ノードに結合される。

前記第６トランジスタの制御電極は、前記第１制御ノードに結合され、前記第６トランジスタの第１電極は、前記第２電圧信号端子に結合され、前記第６トランジスタの第２電極は、前記第１プルダウンノードに結合される。前記第７トランジスタの制御電極は、前記プルアップノードに結合され、前記第７トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第７トランジスタの第２電極は、前記第１プルダウンノードに結合される。

幾つかの実施例において、シフトレジスタは、エネルギー貯蔵サブ回路、第１出力サブ回路、第２ノイズ低減サブ回路、及びリセットサブ回路をさらに備える。前記エネルギー貯蔵サブ回路は、前記プルアップノードと前記第１出力サブ回路にそれぞれ結合され、前記エネルギー貯蔵サブ回路は、前記プルアップノードに伝送された入力信号の電圧を貯蔵するように配置されている。前記第１出力サブ回路は、クロック信号端子、前記プルアップノード、及び第１信号出力端子にそれぞれ結合され、前記第１出力サブ回路は、前記プルアップノードに伝送された入力信号の電圧の制御下で、前記クロック信号端子において受信されたクロック信号を前記第１信号出力端子及び前記エネルギー貯蔵サブ回路に伝送するように配置されている。

前記第２ノイズ低減サブ回路は、前記第１プルダウンノード、第３電圧信号端子、及び前記第１信号出力端子にそれぞれ結合され、前記第２ノイズ低減サブ回路は、前記第１プルダウンノードの電圧の制御下で、前記第３電圧信号端子において受信された第３電圧信号を前記第１信号出力端子に伝送するように配置されている。前記リセットサブ回路は、前記プルアップノード、前記第１電圧信号端子及びリセット信号端子にそれぞれ結合され、前記リセットサブ回路は、前記リセット信号端子において受信されたリセット信号に応答し、前記第１電圧信号端子において受信された第１電圧信号を前記プルアップノードに伝送するように配置されている。

幾つかの実施例において、前記第１出力サブ回路は、第８トランジスタを含み、第８トランジスタの制御電極は、前記プルアップノードに結合され、前記第８トランジスタの第１電極は、前記クロック信号端子に結合され、前記第８トランジスタの第２電極は、前記第１信号出力端子に結合される。前記エネルギー貯蔵サブ回路は、第１キャパシタを含み、前記第１キャパシタの第１端子は、前記プルアップノードに結合され、前記第１キャパシタの第２端子は、前記第８トランジスタの第２電極に結合される。

前記第２ノイズ低減サブ回路は、第９トランジスタを含み、第９トランジスタの制御電極は、前記第１プルダウンノードに結合され、前記第９トランジスタの第１電極は、前記第３電圧信号端子に結合され、前記第９トランジスタの第２電極は、前記第１信号出力端子に結合される。前記リセットサブ回路は、第１０トランジスタを含み、前記第１０トランジスタの制御電極は、前記リセット信号端子に結合され、前記第１０トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１０トランジスタの第２電極は、前記プルアップノードに結合される。

幾つかの実施例において、前記シフトレジスタは、第２プルダウンノード、第２プルダウン制御サブ回路、第３ノイズ低減サブ回路、及び第２プルダウンサブ回路をさらに備える。ここで、前記第２プルダウン制御サブ回路は、前記第１電圧信号端子、第４電圧信号端子、前記プルアップノード、及び前記第２プルダウンノードにそれぞれ結合される。前記第２プルダウン制御サブ回路は、前記第４電圧信号端子において受信された第４電圧信号と前記プルアップノードに伝送された第１電圧信号の電圧に応答して、前記第４電圧信号端子において受信された第４電圧信号を前記第２プルダウンノードに伝送し、及び、前記第４電圧信号端子において受信された第４電圧信号と前記プルアップノードに伝送された入力信号の電圧に応答し、前記第１電圧信号端子において受信された第１電圧信号を前記第２プルダウンノードに伝送するように配置されている。

前記第３ノイズ低減サブ回路は、前記プルアップノード、前記第２プルダウンノード、及び第１電圧信号端子にそれぞれ結合され、前記第３ノイズ低減サブ回路は、前記第２プルダウンノードに伝送された第４電圧信号の電圧の制御下で、前記第１電圧信号端子において受信された第１電圧信号を前記プルアップノードに伝送するように配置されている。前記第２プルダウンサブ回路は、前記信号入力端子、前記第２プルダウンノード及び前記第１電圧信号端子にそれぞれ結合され、前記第２プルダウンサブ回路は、前記信号入力端子において受信された入力信号に応答し、前記第１電圧信号端子において受信された第１電圧信号を前記第２プルダウンノードに伝送して、前記第２プルダウンノードに伝送された第１電圧信号の電圧の制御下で前記第３ノイズ低減サブ回路をオフさせ、前記第１電圧信号を前記プルアップノードに伝送することを停止するように配置されている。

幾つかの実施例において、前記第２プルダウン制御サブ回路は、第１１トランジスタ、第１２トランジスタ、第１３トランジスタ、第１４トランジスタ、及び第２制御ノードを含む。前記第１１トランジスタの制御電極は、前記第４電圧信号端子に結合され、前記第１１トランジスタの第１電極は、前記第４電圧信号端子に結合され、前記第１１トランジスタの第２電極は、前記第２制御ノードに結合される。前記第１２トランジスタの制御電極は、前記プルアップノードに結合され、前記第１２トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１２トランジスタの第２電極は、前記第２制御ノードに結合される。前記第１３トランジスタの制御電極は、前記第２制御ノードに結合され、前記第１３トランジスタの第１電極は、前記第４電圧信号端子に結合され、前記第１３トランジスタの第２電極は、前記第２プルダウンノードに結合される。前記第１４トランジスタの制御電極は、前記プルアップノードに結合され、前記第１４トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１４トランジスタの第２電極は、前記第２プルダウンノードに結合される。

前記第３ノイズ低減サブ回路は、第１５トランジスタを含み、前記第１５トランジスタの制御電極は、前記第２プルダウンノードに結合され、前記第１５トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１５トランジスタの第２電極は、前記プルアップノードに結合される。前記第２プルダウンサブ回路は、第１６トランジスタを含み、前記第１６トランジスタの制御電極は、前記信号入力端子に結合され、前記第１６トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１６トランジスタの第２電極は、前記第２プルダウンノードに結合される。

幾つかの実施例において、前記シフトレジスタは、第４ノイズ低減サブ回路をさらに備える。前記第４ノイズ低減サブ回路は、前記第２プルダウンノード、前記第３電圧信号端子、及び前記第１信号出力端子にそれぞれ結合され、前記第４ノイズ低減サブ回路は、前記第２プルダウンノードに伝送された第４電圧信号の電圧の制御下で、前記第３電圧信号端子において受信された第３電圧信号を前記第１信号出力端子に伝送するように配置されている。

幾つかの実施例において、前記第４ノイズ低減サブ回路は、第１７トランジスタを備え、前記第１７トランジスタの制御電極は、前記第２プルダウンノードに結合され、前記第１７トランジスタの第１電極は、前記第３電圧信号端子に結合され、前記第１７トランジスタの第２電極は、前記第１信号出力端子に結合される。

幾つかの実施例において、シフトレジスタは、第２出力サブ回路、第５ノイズ低減サブ回路、及び第６ノイズ低減サブ回路をさらに備える。ここで、前記第２出力サブ回路は、前記プルアップノード、前記クロック信号端子、及び第２信号出力端子にそれぞれ結合され、前記第２出力サブ回路は、前記プルアップノードに伝送された入力信号の電圧の制御下で、前記クロック信号端子において受信されたクロック信号を前記第２信号出力端子に伝送するように配置されている。

前記第５ノイズ低減サブ回路は、前記第１プルダウンノード、前記第１電圧信号端子、及び前記第２信号出力端子にそれぞれ結合され、前記第５ノイズ低減サブ回路は、前記第１プルダウンノードの電圧の制御下で、前記第１電圧信号端子において受信された第１電圧信号を前記第２信号出力端子に伝送するように配置されている。前記第６ノイズ低減サブ回路は、前記第２プルダウンノード、前記第１電圧信号端子、及び前記第２信号出力端子にそれぞれ結合され、前記第６ノイズ低減サブ回路は、前記第２プルダウンノードに伝送された第４電圧信号の電圧の制御下で、前記第１電圧信号端子において受信された第１電圧信号を前記第２信号出力端子に伝送するように配置されている。

幾つかの実施例において、前記第２出力サブ回路は、第１８トランジスタを含み、前記第１８トランジスタの制御電極は、前記プルアップノードに結合され、前記第１８トランジスタの第１電極は、前記クロック信号端子に結合され、前記第１８トランジスタの第２電極は、前記第２信号出力端子に結合される。前記第５ノイズ低減サブ回路は、第１９トランジスタを含み、前記第１９トランジスタの制御電極は、前記第１プルダウンノードに結合され、前記第１９トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１９トランジスタの第２電極は、前記第２信号出力端子に結合される。前記第６ノイズ低減サブ回路は、第２０トランジスタを含み、第２０トランジスタの制御電極は、前記第２プルダウンノードに結合され、前記第２０トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第２０トランジスタの第２電極は、前記第２信号出力端子に結合される。

幾つかの実施例において、前記シフトレジスタは、初期化サブ回路をさらに備える。ここで、前記初期化サブ回路は、前記プルアップノード、初期化信号端子及び前記第１電圧信号端子にそれぞれ結合され、前記初期化サブ回路は、前記初期化信号端子において受信された初期化信号に応答して、前記第１電圧信号端子において受信された前記第１電圧信号を前記プルアップノードに伝送するように配置されている。

幾つかの実施例において、前記初期化サブ回路は、第２１トランジスタを含み、前記第２１トランジスタの制御電極は、前記初期化信号端子に結合され、前記第２１トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第２１トランジスタの第２電極は、前記プルアップノードに結合される。

幾つかの実施例において、前記シフトレジスタは、第２プルダウンノード、第１プルダウン制御サブ回路、第１出力サブ回路、エネルギー貯蔵サブ回路、第２ノイズ低減サブ回路、リセットサブ回路、第２プルダウン制御サブ回路、第３ノイズ低減サブ回路、第２プルダウンサブ回路、第４ノイズ低減サブ回路、第２出力サブ回路、第５ノイズ低減サブ回路、第６ノイズ低減サブ回路、及び初期化サブ回路をさらに備える。

前記第１ノイズ低減サブ回路は、第１トランジスタを含み、前記入力サブ回路は、第２トランジスタを含み、前記第１プルダウンサブ回路は、第３トランジスタを含み、前記第１プルダウン制御サブ回路は、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ、及び第１制御ノードを含む。前記第１出力サブ回路は、第８トランジスタを含み、前記エネルギー貯蔵サブ回路は、第１キャパシタを含み、前記第２ノイズ低減サブ回路は、第９トランジスタを含み、前記リセットサブ回路は、第１０トランジスタを含む。

前記第２プルダウン制御サブ回路は、第１１トランジスタ、第１２トランジスタ、第１３トランジスタ、第１４トランジスタ、及び第２制御ノードを含む。前記第３ノイズ低減サブ回路は、第１５トランジスタを含み、前記第２プルダウンサブ回路は、第１６トランジスタを含み、前記第４ノイズ低減サブ回路は、第１７トランジスタを含む。前記第２出力サブ回路は、第１８トランジスタを含み、前記第５ノイズ低減サブ回路は、第１９トランジスタを含み、前記第６ノイズ低減サブ回路は、第２０トランジスタを含み、前記初期化サブ回路は、第２１トランジスタを含む。

前記第１トランジスタの制御電極は、前記第１プルダウンノードに結合され、前記第１トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１トランジスタの第２電極は、前記プルアップノードに結合される。前記第２トランジスタの制御電極は、前記信号入力端子に結合され、前記第２トランジスタの第１電極は、前記信号入力端子に結合され、前記第２トランジスタの第２電極は、前記プルアップノードに結合される。

前記第３トランジスタの制御電極は、前記信号入力端子に結合され、前記第３トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第３トランジスタの第２電極は、前記第１プルダウンノードに結合される。前記第４トランジスタの制御電極は、第２電圧信号端子に結合され、前記第４トランジスタの第１電極は、前記第２電圧信号端子に結合され、前記第４トランジスタの第２電極は、前記第１制御ノードに結合される。

前記第５トランジスタの制御電極は、前記プルアップノードに結合され、前記第５トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第５トランジスタの第２電極は、前記第１制御ノードに結合される。前記第６トランジスタの制御電極は、前記第１制御ノードに結合され、前記第６トランジスタの第１電極は、前記第２電圧信号端子に結合され、前記第６トランジスタの第２電極は、前記第１プルダウンノードに結合される。

前記第７トランジスタの制御電極は、前記プルアップノードに結合され、前記第７トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第７トランジスタの第２電極は、前記第１プルダウンノードに結合される。前記第８トランジスタの制御電極は、前記プルアップノードに結合され、前記第８トランジスタの第１電極は、クロック信号端子に結合され、前記第８トランジスタの第２電極は、第１信号出力端子に結合される。

前記第１キャパシタの第１端子は、前記プルアップノードに結合され、前記第１キャパシタの第２端子は、前記第８トランジスタの第２電極に結合される。前記第９トランジスタの制御電極は、前記第１プルダウンノードに結合され、前記第９トランジスタの第１電極は、第３電圧信号端子に結合され、前記第９トランジスタの第２電極は、前記第１信号出力端子に結合される。

前記第１０トランジスタの制御電極は、リセット信号端子に結合され、前記第１０トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１０トランジスタの第２電極は、前記プルアップノードに結合される。前記第１１トランジスタの制御電極は、第４電圧信号端子に結合され、前記第１１トランジスタの第１電極は、前記第４電圧信号端子に結合され、前記第１１トランジスタの第２電極は、前記第２制御ノードに結合される。

前記第１２トランジスタの制御電極は、前記プルアップノードに結合され、前記第１２トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１２トランジスタの第２電極は、前記第２制御ノードに結合される。前記第１３トランジスタの制御電極は、前記第２制御ノードに結合され、前記第１３トランジスタの第１電極は、前記第４電圧信号端子に結合され、前記第１３トランジスタの第２電極は、前記第２プルダウンノードに結合される。

前記第１４トランジスタの制御電極は、前記プルアップノードに結合され、前記第１４トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１４トランジスタの第２電極は、前記第２プルダウンノードに結合される。前記第１５トランジスタの制御電極は、前記第２プルダウンノードに結合され、前記第１５トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１５トランジスタの第２電極は、前記プルアップノードに結合される。

前記第１６トランジスタの制御電極は、前記信号入力端子に結合され、前記第１６トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１６トランジスタの第２電極は、前記第２プルダウンノードに結合される。第１７トランジスタの制御電極は、前記第２プルダウンノードに結合され、前記第１７トランジスタの第１電極は、前記第３電圧信号端子に結合され、前記第１７トランジスタの第２電極は、前記第１信号出力端子に結合される。

第１８トランジスタの制御電極は、前記プルアップノードに結合され、前記第１８トランジスタの第１電極は、前記クロック信号端子に結合され、前記第１８トランジスタの第２電極は、第２信号出力端子に結合される。第１９トランジスタの制御電極は、前記第１プルダウンノードに結合され、前記第１９トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１９トランジスタの第２電極は、前記第２信号出力端子に結合される。

第２０トランジスタの制御電極は、前記第２プルダウンノードに結合され、前記第２０トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第２０トランジスタの第２電極は、前記第２信号出力端子に結合される。前記第２１トランジスタの制御電極は、前記初期化信号端子に結合され、前記第２１トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第２１トランジスタの第２電極は、前記プルアップノードに結合される。

別の態様では、カスケード接続された上記の態様に記載のシフトレジスタを少なくとも２つ備えるゲート駆動回路を提供する。

幾つかの実施例において、前記シフトレジスタが第１出力サブ回路、リセットサブ回路、第２出力サブ回路、第５ノイズ低減サブ回路、及び第６ノイズ低減サブ回路をさらに備える場合、第１段シフトレジスタの信号入力端子は、スタート信号端子に結合され、前記第１段シフトレジスタ以外の任意段のシフトレジスタの信号入力端子は、当該段のシフトレジスタの前段のシフトレジスタの第２信号出力端子に結合される。最終段のシフトレジスタ以外の任意段のシフトレジスタのリセット信号端子は、当該段のシフトレジスタの次段のシフトレジスタの第２信号出力端子に結合される。前記最終段のシフトレジスタのリセット信号端子は、別途設けられたリセット信号を出力するための信号端子に結合され、または、前記スタート信号端子に結合される。各段のシフトレジスタの第１信号出力端子は、１本のゲート線に結合される。

さらに別の態様では、上記の態様に記載のゲート駆動回路に適用されるゲート駆動回路の駆動方法を提供し、前記駆動方法は、前記ゲート駆動回路における各々のシフトレジスタに対して、１フレーム期間におけるノイズ低減段階と充電段階とを有することを含む。

前記ノイズ低減段階は、前記第１プルダウンノードの電圧の制御下で、前記第１ノイズ低減サブ回路がオンになり、前記第１電圧信号端子において受信された第１電圧信号を前記プルアップノードに伝送することを含む。

前記充電段階は、前記信号入力端子によって伝送された入力信号の制御下で、前記入力サブ回路がオンになり、前記信号入力端子において受信された入力信号を前記プルアップノードに伝送することと、前記入力信号の制御下で、前記第１プルダウンサブ回路がオンになり、前記第１電圧信号端子において受信された第１電圧信号を前記第１プルダウンノードに伝送することと、前記第１プルダウンノードに伝送された第１電圧信号の電圧の制御下で、前記第１ノイズ低減サブ回路がオフになり、前記第１電圧信号端子において受信された第１電圧信号を前記プルアップノードに伝送することを停止することと、を含む。

幾つかの実施例において、前記駆動方法は、前記ゲート駆動回路が適用される表示装置がシャットダウンされる前に、当該ゲート駆動回路に含まれる全てのシフトレジスタによって出力されるゲート走査信号を上げる動作をさらに備える。ここで、前記シフトレジスタがリセットサブ回路、初期化サブ回路、第１プルダウン制御サブ回路、第１出力サブ回路、第２ノイズ低減サブ回路、第２出力サブ回路、及び第５ノイズ低減サブ回路をさらに備え、且つシフトレジスタ間のカスケード接続方式が上記のカスケード接続方式である場合、前記ゲート駆動回路に含まれる全てのシフトレジスタによって出力されるゲート走査信号を上げる動作は、

前記第１電圧信号端子によって出力される第１電圧信号及び前記スタート信号端子によって出力されるスタート信号をグランドにプルダウンし、前記初期化信号端子によって出力される初期化信号、前記第２電圧信号端子によって出力される第２電圧信号、前記第３電圧信号端子によって出力される第３電圧信号及び前記クロック信号端子によって出力されるクロック信号をそれぞれ上げることと、

前記初期化信号の制御下で、前記初期化サブ回路がオンになり、前記第１電圧信号を前記プルアップノードに伝送して、前記プルアップノードの電圧を接地電圧にすることと、前記第１プルダウン制御サブ回路が、前記第２電圧信号と前記プルアップノードの接地電圧に応答して、前記第２電圧信号を前記第１プルダウンノードに伝送して、前記第１プルダウンノードの電圧を上昇させることと、前記第１プルダウンノードの電圧の制御下で、前記第２ノイズ低減サブ回路がオンになり、前記第３電圧信号を前記第１信号出力端子に伝送し、前記第１信号出力端子によって出力されるゲート走査信号の電圧を上昇させることと、前記第１プルダウンノードの電圧の制御下で、前記第１ノイズ低減サブ回路がオンになり、前記第１電圧信号を前記プルアップノードに伝送して、前記プルアップノードの電圧を前記接地電圧にすることと、前記第１プルダウンノードの電圧の制御下で、前記第５ノイズ低減サブ回路がオンになり、前記第１電圧信号を前記第２信号出力端子に伝送し、前記第２信号出力端子によって出力される信号の電圧を前記接地電圧にすることと、を含む。

幾つかの実施例において、駆動方法は、前記ゲート駆動回路が適用される表示装置がシャットダウンされる前に、当該ゲート駆動回路に含まれる全てのシフトレジスタによって出力されるゲート走査信号を上げる動作をさらに備える。ここで、前記シフトレジスタがリセットサブ回路、初期化サブ回路、第１プルダウン制御サブ回路、第１出力サブ回路、第２ノイズ低減サブ回路、第２出力サブ回路、及び第５ノイズ低減サブ回路をさらに備え、且つシフトレジスタ間のカスケード接続方式が上記のカスケード接続方式である場合、当該ゲート駆動回路に含まれる全てのシフトレジスタによって出力されるゲート走査信号を上げる動作は、

前記第１電圧信号端子によって出力される第１電圧信号、前記スタート信号端子によって出力されるスタート信号及び前記初期化信号端子によって出力される初期化信号をグランドにプルダウンし、前記第２電圧信号端子によって出力される第２電圧信号、前記第３電圧信号端子によって出力される第３電圧信号及び前記クロック信号端子によって出力されるクロック信号をそれぞれ上げることと、

前記初期化信号の制御下で、前記初期化サブ回路がオフになることと、前記第１プルダウン制御サブ回路は、前記第２電圧信号と前記プルアップノードの電圧に応答して、前記第２電圧信号を前記第１プルダウンノードに伝送して、前記第１プルダウンノードの電圧を上昇させることと、前記第１プルダウンノードの電圧の制御下で、前記第２ノイズ低減サブ回路がオンになり、前記第３電圧信号を第１信号出力端子に伝送し、前記第１信号出力端子によって出力されるゲート走査信号の電圧を上昇させることと、前記第１プルダウンノードの電圧の制御下で、前記第１ノイズ低減サブ回路がオンになり、前記第１電圧信号を前記プルアップノードに伝送して、前記プルアップノードの電圧を接地電圧にすることと、前記第１プルダウンノードの電圧の制御下で、前記第５ノイズ低減サブ回路がオンになり、前記第１電圧信号を前記第２信号出力端子に伝送し、前記第２信号出力端子によって出力される信号の電圧を前記接地電圧にすることと、を含む。

本開示における技術的解決手段をより明確的に説明するため、以下は本開示の幾つかの実施例に用いる必要がある図面について簡単に説明する。以下の説明における図面は、本開示の幾つかの実施例の図面に過ぎないことは明らかである。当業者であれば、これらの図面によって他の図面が取得することができる。さらに、以下の説明における図面は、概略図と見なすことができ、本開示の実施例に係る製品の実際の寸法、方法の実際のプロセス、信号の実際のタイミングなどを限定するものではない。

関連技術によるシフトレジスタの構造図である。

本開示の幾つかの実施例によるシフトレジスタの構造図である。

本開示の幾つかの実施例によるシフトレジスタの別の構造図である。

本開示の幾つかの実施例によるシフトレジスタのさらに別の構造図である。

本開示の幾つかの実施例によるシフトレジスタのさらに別の構造図である。

本開示の幾つかの実施例によるゲート駆動回路の駆動方法のタイミング図である。

本開示の幾つかの実施例によるシフトレジスタの第２電圧信号端子及び第４電圧信号端子によって伝送される信号のタイミング図である。

本開示の幾つかの実施例によるゲート駆動回路の構造図である。

本開示の幾つかの実施例によるゲート駆動回路の別の構造図である。

本開示の幾つかの実施例による表示装置の構造図である。

関連技術によるゲート駆動回路の駆動方法のタイミング図である。

本開示の幾つかの実施例によるゲート駆動回路の駆動方法の別のタイミング図である。

本開示の幾つかの実施例によるゲート駆動回路の駆動方法のさらに別のタイミング図である。

以下、図面を参照し、本開示の幾つかの実施例における技術案を明確かつ完全に説明する。無論、ここに記載された実施例はあくまで本開示の実施例の一部のみであり、全ての実施例ではないと理解されるべきである。本開示における実施例に基づき、当業者が取得できる他のすべての実施例は、本開示の請求範囲に含まれるものとする。

文脈上別段の解釈を要しない限り、本明細書及び特許請求の範囲全体において、用語「含む（ｃｏｍｐｒｉｓｅ）」及びその他の形式、例えば、第三人称の単数形である「含む（ｃｏｍｐｒｉｓｅｓ）」及び現在分詞の形式である「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、開放、包括的な意味、即ち「含むが、これらに限定されない」と解釈されるべきである。明細書の説明において、用語「１つの実施例（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「幾つかの実施例（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」、「例示的な実施例（ｅｘｅｍｐｌａｒｙ ｅｍｂｏｄｉｍｅｎｔｓ）」、「例（ｅｘａｍｐｌｅ）」、「特定の例（ｓｐｅｃｉｆｉｃ ｅｘａｍｐｌｅ）」、又は「幾つかの例（ｓｏｍｅ ｅｘａｍｐｌｅｓ）」などは、この実施例又は例に関連する特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施例又は例に含まれることを示すことが意図される。上記の用語の概略的な表現は、必ずしも同じ実施例又は例を指すわけではない。さらに、説明された特定の特徴、構造、材料、又は特性は、任意の適切な態様で、任意の１つ又は複数の実施例又は例に含まれ得る。

以下、用語「第１」、「第２」は説明の目的だけに用いられ、相対的な重要性を明示又は暗示するもの、又は技術的特徴の数を明示又は暗示するものと理解されるべきではない。従って、「第１」、「第２」で限定される特徴は、１つ又は複数の該特徴を明示的又は暗黙的に含むことができる。本開示の実施例の説明では、特に説明がない限り、「複数」は２つ又は２つ以上を意味する。

幾つかの実施例を説明する時、「結合」と「接続」及びそれらに由来する表現を使用する場合がある。例えば、幾つかの実施例を説明する時、２つ又は２つ以上の構成要素がお互いに直接的な物理的又は電気的接触を有することを示すように、「接続」という用語を使用する場合がある。又は、幾つかの実施例を説明する時、２つ又は２つ以上の構成要素が直接的な物理的又は電気的接触を有することを示すように、「結合」という用語を使用する場合がある。ここに開示された実施例は、必ずしも本明細書の内容に限定されるものではない。

表示装置において、ゲート駆動回路は、複数のシフトレジスタを含み、各々のシフトレジスタは、１行のゲート線に電気的に接続され、それに電気的に接続されたゲート線に走査信号を提供することにより、表示パネルにおける複数のゲート線に対する順次走査を実現する。

関連技術において、シフトレジスタは、図１に示すように、複数のトランジスタ、少なくとも１つの蓄積容量、プルアップノードＰＵ、及びプルダウンノードＰＤを含む。ここで、例示的には、第１電圧信号端子ＶＳＳ１によって伝送された第１電圧信号のレベルはローレベルを持続し、第２電圧信号端子ＶＤＤｏによって伝送された第２電圧信号のレベルはハイレベルを持続する。ハイレベルがトランジスタをオンさせることができる動作レベルである例を挙げて、図１に示すシフトレジスタの駆動方法について例示的に説明する。

図１に示すように、ノイズ低減段階において、第２電圧信号端子ＶＤＤｏによって伝送された第２電圧信号の制御下で、トランジスタＴ５及びトランジスタＴ６はオンになり、第２電圧信号をプルダウンノードＰＤに伝送し、プルダウンノードＰＤの電位を上昇させる。プルダウンノードＰＤの電圧の制御下で、トランジスタＴ４はオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送し、プルアップノードＰＵに対するノイズ低減を行う。

充電段階において、信号入力端子ＩＮＰＵＴによって伝送された入力信号のレベルはハイレベルであり、トランジスタＴ１はオンになり、入力信号をプルアップノードＰＵに伝送し、プルアップノードＰＵの電圧を上昇させる。プルアップノードＰＵの電圧の制御下で、トランジスタＴ７及びトランジスタＴ８はオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルダウンノードＰＤに伝送し、プルダウンノードＰＤの電位を下げる。これにより、トランジスタＴ４をオフさせ、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送することを停止し、プルアップノードＰＵを十分に充電させることができる。これにより、プルアップノードＰＵの制御下でトランジスタＴ９はオンになり、クロック信号端子ＣＬＫにおいて受信されたクロック信号を信号出力端子ＯＵＴＰＵＴに伝送する。

上記シフトレジスタにおいて、プルアップノードＰＵを充電する時、まず、プルアップノードＰＵの電位を上げ、トランジスタＴ７及びトランジスタＴ８を、プルアップノードＰＵの電圧の制御下でオンさせることにより、プルダウンノードＰＤの電位を下げ、トランジスタＴ４をオフにし、第１電圧信号をプルアップノードＰＵに伝送することを停止する。これは、間接的にプルダウンノードＰＤの電位を下げることに相当する。実際の製品において、信号遅延現象の存在により、プルダウンノードＰＤの電位は直ちに下げられないため、トランジスタＴ４がオンのままで、第１電圧信号をプルアップノードＰＵに伝送する。これにより、プルアップノードＰＵを十分に充電できず、プルアップノードＰＵの充電不足、又はプルアップノードＰＵの電圧が理想的な電位に速やかに上がることができないことを引き起こし、ひいてはシフトレジスタの正常動作に影響を与える。

また、トランジスタＴ５、トランジスタＴ６、トランジスタＴ７及びトランジスタＴ８からなるプルダウン制御モジュールにおいて、第２電圧信号端子ＶＤＤｏによって伝送された第２電圧信号のレベルがハイレベルを持続するため、第２電圧信号の制御下で、トランジスタＴ５及びトランジスタＴ６は、オンを持続する。プルアップノードＰＵの電位がハイレベルの時、トランジスタＴ７及びトランジスタＴ８はオンになる。トランジスタＴ５、トランジスタＴ６、トランジスタＴ７、トランジスタＴ８が全てオンになる場合、プルダウンノードＰＤの電位を低電位に下げるために、トランジスタのサイズ（ここで言うトランジスタのサイズとは、トランジスタのチャネルのアスペクト比を指す）を適切に設置する必要がある。例えば、この４つのトランジスタが全てオンになる場合に、プルダウンノードＰＤの電位を低電位に下げることができるように、トランジスタＴ５よりもトランジスタＴ７のサイズを大きく設置し、トランジスタＴ６よりもトランジスタＴ８のサイズを大きく設置する必要があり、これにより、表示基板の製造工程において製造難易度が高くなる。

また、製品の使用時間が長くなるにつれて、各トランジスタの閾値電圧がドリフトし、且つドリフト量が異なることにより、プルダウンノードＰＤの電位変化に影響を与え、プルダウンノードＰＤの電位を効果的にローレベルに下げることができないおそれがある。これにより、充電段階Ｓ２において、トランジスタＴ４がオンのままであり、第１電圧信号をプルアップノードＰＵに伝送するため、プルアップノードＰＵを十分に充電できず、プルアップノードＰＵの充電不足、又はプルアップノードＰＵの電圧が理想的な電位に速やかに上がることができないことを引き起こし、ひいてはシフトレジスタの正常動作に影響を与える。

これに基づいて、図２Ａ～図３Ｂに示すように、本開示の幾つかの実施例は、プルアップノードＰＵ、第１プルダウンノードＰＤｏ、第１ノイズ低減サブ回路１０１、入力サブ回路１０２、及び第１プルダウンサブ回路１０３を含むシフトレジスタＲＳを提供する。

第１ノイズ低減サブ回路１０１は、プルアップノードＰＵ、第１プルダウンノードＰＤｏ、及び第１電圧信号端子ＶＳＳ１にそれぞれ結合される。第１ノイズ低減サブ回路１０１は、第１プルダウンノードＰＤｏの電圧の制御下で、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送するように配置されている。

入力サブ回路１０２は、プルアップノードＰＵと信号入力端子ＩＮＰＵＴとにそれぞれ結合される。入力サブ回路１０２は、信号入力端子ＩＮＰＵＴにおいて受信された入力信号に応答して入力信号をプルアップノードＰＵに伝送するように配置されている。

第１プルダウンサブ回路１０３は、信号入力端子ＩＮＰＵＴ、第１プルダウンノードＰＤｏ、及び第１電圧信号端子ＶＳＳ１にそれぞれ結合される。第１プルダウンサブ回路１０３は、信号入力端子ＩＮＰＵＴにおいて受信された入力信号に応答し、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第１プルダウンノードＰＤｏに伝送して、第１プルダウンノードＰＤｏに伝送された第１電圧信号の電圧の制御下で第１ノイズ低減サブ回路１０１をオフさせ、第１電圧信号をプルアップノードＰＵに伝送することを停止するように配置されている。

なお、プルアップノードＰＵは、ある固定的な物理的構造を表すものではなく、特定の電位（ここではプルアップノードＰＵの電位）を有する１つのノードを表し、この特定の電位を有する任意の点がプルアップノードＰＵであってもよい。図２Ａ～図３Ｂにおいて、プルアップノードＰＵは、図示の位置に限定されず、例示的には、導線の抵抗を考慮しない場合、図示のプルアップノードＰＵに結合される導線上の任意の点は、いずれもこのプルアップノードであってもよく、これらの任意の点の電位はいずれもプルアップノードＰＵの電位と等しい。

本発明の幾つかの実施例によるシフトレジスタＲＳにおいて、入力サブ回路１０２及び第１プルダウンサブ回路１０３は、いずれも信号入力端子ＩＮＰＵＴに結合され、いずれも信号入力端子ＩＮＰＵＴによって伝送された入力信号の制御下でオンになり、これにより、信号の伝送を実現する。こうして、充電段階において、入力サブ回路１０２が入力信号の制御下でオンになると同時に、第１プルダウンサブ回路１０３も入力信号の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第１プルダウンノードＰＤｏに伝送し、これにより、第１プルダウンノードＰＤｏの電圧を変える。例えば、第１電圧信号のレベルがローレベルの場合、第１プルダウンサブ回路１０３により第１プルダウンノードＰＤｏの電位を直接に下げることで、第１ノイズ低減サブ回路１０１を第１プルダウンノードＰＤｏに伝送された第１電圧信号の電圧の制御下でオフさせ、第１電圧信号をプルアップノードＰＵに伝送することを停止し、プルアップノードＰＵが十分に充電されることを保証する。

こうして、従来技術のシフトレジスタにおいて、充電段階で、トランジスタＴ５、トランジスタＴ６、トランジスタＴ７、及びトランジスタＴ８からなるプルダウン制御モジュールによってプルダウンノードＰＤの電位を下げることと比較して、本開示の幾つかの実施例に係るシフトレジスタＲＳには、第１プルダウンサブ回路１０３が追加されているため、第１プルダウンサブ回路１０３により第１プルダウンノードＰＤｏの電位を速やかに下げることができる。このような形態はより直接的で効果的であり、プルアップノードＰＵが十分に充電されることを保証し、信号遅延及びトランジスタの閾値電圧のドリフトによる第１プルダウンノードＰＤｏの電位が速やかに下げられず、プルアップノードＰＵの充電に影響を与えることを回避し、ひいては製品の信頼性を向上させる。

幾つかの例において、図３Ａ及び図３Ｂに示すように、第１ノイズ低減サブ回路１０１は、第１トランジスタＭ１を含み、第１トランジスタＭ１の制御電極は、第１プルダウンノードＰＤｏに結合され、第１トランジスタＭ１の第１電極は第１電圧信号端子ＶＳＳ１に結合され、第１トランジスタＭ１の第２電極はプルアップノードＰＵに結合される。第１トランジスタＭ１は、第１プルダウンノードＰＤｏの電圧の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送するように配置されている。

入力サブ回路１０２は、第２トランジスタＭ２を含み、第２トランジスタＭ２の制御電極は信号入力端子ＩＮＰＵＴに結合され、第２トランジスタＭ２の第１電極は信号入力端子ＩＮＰＵＴに結合され、第２トランジスタＭ２の第２電極はプルアップノードＰＵに結合される。第２トランジスタＭ２は、入力信号の制御下でオンになり、入力信号をプルアップノードＰＵに伝送し、プルアップノードＰＵを充電するように配置されている。

第１プルダウンサブ回路１０３は、第３トランジスタＭ３を含み、第３トランジスタＭ３の制御電極は、信号入力端子ＩＮＰＵＴに結合され、第３トランジスタＭ３の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第３トランジスタＭ３の第２電極は、第１プルダウンノードＰＤｏに結合される。第３トランジスタＭ３は、入力信号の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第１プルダウンノードＰＤｏに伝送するように配置されている。

シフトレジスタにおいて、上記の第１ノイズ低減サブ回路１０１、入力サブ回路１０２及び第１プルダウンサブ回路１０３に加えて、通常、例えば、出力サブ回路、リセットサブ回路、プルダウンノード制御サブ回路等の他のサブ回路をさらに含むことは、当業者が理解され得る。本開示は、シフトレジスタの動作を保証することができる限り、他のサブ回路の具体的な配置方式は限定されない。以下に述べるシフトレジスタＲＳにさらに含まれる他のサブ回路は、本開示に係る幾つかの設置方法にすぎない。

幾つかの実施例において、シフトレジスタＲＳは、第１プルダウン制御サブ回路１０４をさらに含む。

第１プルダウン制御サブ回路１０４は、第１電圧信号端子ＶＳＳ１、第２電圧信号端子ＶＤＤｏ、プルアップノードＰＵ、及び第１プルダウンノードＰＤｏにそれぞれ結合される。

第１プルダウン制御サブ回路１０４は、第２電圧信号端子ＶＤＤｏにおいて受信された第２電圧信号とプルアップノードＰＵに伝送された第１電圧信号の電圧に応答し、第２電圧信号端子ＶＤＤｏにおいて受信された第２電圧信号を第１プルダウンノードＰＤｏに伝送し、及び、第２電圧信号端子ＶＤＤｏにおいて受信された第２電圧信号とプルアップノードＰＵに伝送された入力信号の電圧に応答し、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第１プルダウンノードＰＤｏに伝送するように配置されている。

なお、第１プルダウンノードＰＤｏは、ある固定的な物理的構造を表すものではなく、特定の電位（ここでは第１プルダウンノードＰＤｏの電位）を有する１つのノードを表し、この特定の電位を有する任意の点が第１プルダウンノードＰＤｏであってもよい。図２Ａ～図３Ｂにおいて、第１プルダウンノードＰＤｏは、図示の位置に限定されず、例示的には、導線の抵抗を考慮しない場合、図示の第１プルダウンノードＰＤｏに結合される導線上の任意の点は、いずれもこのノードであってもよく、これらの任意の点の電位はいずれも第１プルダウンノードＰＤｏの電位と等しい。

例示的には、図３Ａ及び図３Ｂに示すように、第１プルダウン制御サブ回路１０４は、第４トランジスタＭ４、第５トランジスタＭ５、第６トランジスタＭ６、第７トランジスタＭ７、及び第１制御ノードＰ１を含む。

第４トランジスタＭ４の制御電極は、第２電圧信号端子ＶＤＤｏに結合され、第４トランジスタＭ４の第１電極は、第２電圧信号端子ＶＤＤｏに結合され、第４トランジスタＭ４の第２電極は、第１制御ノードＰ１に結合される。第４トランジスタＭ４は、第２電圧信号の制御下でオンになり、第２電圧信号を第１制御ノードＰ１に伝送するように配置されている。

第５トランジスタＭ５の制御電極は、プルアップノードＰＵに結合され、第５トランジスタＭ５の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第５トランジスタＭ５の第２電極は、第１制御ノードＰ１に結合される。第５トランジスタＭ５は、プルアップノードＰＵの電圧の制御下でオンになり、第１電圧信号を第１制御ノードＰ１に伝送するように配置されている。

第６トランジスタＭ６の制御電極は、第１制御ノードＰ１に結合され、第６トランジスタＭ６の第１電極は、第２電圧信号端子ＶＤＤｏに結合され、第６トランジスタＭ６の第２電極は、第１プルダウンノードＰＤｏに結合される。第６トランジスタＭ６は、第１制御ノードＰ１の電圧の制御下でオンになり、第２電圧信号を第１プルダウンノードＰＤｏに伝送するように配置されている。

第７トランジスタＭ７の制御電極は、プルアップノードＰＵに結合され、第７トランジスタＭ７の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第７トランジスタＭ７の第２電極は、第１プルダウンノードＰＤｏに結合される。第７トランジスタＭ７は、プルアップノードＰＵの電圧の制御下でオンになり、第１電圧信号を第１プルダウンノードＰＤｏに伝送するように配置されている。

なお、第１制御ノードＰ１は、ある固定的な物理的構造を表すものではなく、特定の電位（ここでは第１制御ノードＰ１の電位）を有する１つのノードを表し、この特定の電位を有する任意の点が第１制御ノードＰ１であってもよい。図２Ａ～図３Ｂにおいて、第１制御ノードＰ１は、図示の位置に限定されず、例示的には、導線の抵抗を考慮しない場合、図示の第１制御ノードＰ１に結合される導線上の任意の点は、いずれもこのノードであってもよく、これらの任意の点の電位はいずれも第１制御ノードＰ１の電位と等しい。

上記第１プルダウン制御サブ回路１０４において、第１電圧信号端子ＶＳＳ１によって伝送された第１電圧信号のレベルがローレベルを持続し、第２電圧信号端子ＶＤＤｏによって伝送された第２電圧信号のレベルがハイレベルを持続し、ハイレベルがトランジスタをオンさせることができる動作レベルである例を挙げると、プルアップノードＰＵの電圧がローレベルの場合、第４トランジスタＭ４は第２電圧信号の制御下でオンになり、第５トランジスタＭ５はプルアップノードＰＵの電圧の制御下でオフになり、この時、第１制御ノードＰ１のレベルは第２電圧信号のレベル、即ちハイレベルである。これにより、第６トランジスタＭ６は、第１制御ノードＰ１の電圧の制御下でオンになり、第７トランジスタＭ７は、プルアップノードＰＵの電圧の制御下でオフになり、第６トランジスタＭ６は、第２電圧信号端子ＶＤＤｏにおいて受信された第２電圧信号を第１プルダウンノードＰＤｏに伝送して、これにより、第１プルダウンノードＰＤｏの電位を上げる。

プルアップノードＰＵの電圧がハイレベルの場合、第４トランジスタＭ４は第２電圧信号の制御下でオンになり、第５トランジスタＭ５はプルアップノードＰＵの電圧の制御下でオンになり、この時、第１制御ノードＰ１のレベルは第１電圧信号のレベル、即ちローレベルである。これにより、第６トランジスタＭ６は、第１制御ノードＰ１の電圧の制御下でオフになり、第７トランジスタＭ７は、プルアップノードＰＵの電圧の制御下でオンになり、第７トランジスタＭ７は、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第１プルダウンノードＰＤｏに伝送して、これにより、第１プルダウンノードＰＤｏの電位を下げる。

幾つかの実施例において、図２Ａ～図３Ｂに示すように、シフトレジスタＲＳは、エネルギー貯蔵サブ回路２０１、第１出力サブ回路１０５、第２ノイズ低減サブ回路１０６、及びリセットサブ回路１０７をさらに含む。

エネルギー貯蔵サブ回路２０１は、プルアップノードＰＵと第１出力サブ回路１０５にそれぞれ結合され、エネルギー貯蔵サブ回路２０１は、プルアップノードＰＵに伝送された入力信号の電圧を貯蔵するように配置されている。

第１出力サブ回路１０５は、クロック信号端子ＣＬＫ、プルアップノードＰＵ、第１信号出力端子ＯＵＴＰＵＴにそれぞれ結合される。第１出力サブ回路１０５は、プルアップノードＰＵに伝送された入力信号の電圧の制御下で、クロック信号端子ＣＬＫにおいて受信されたクロック信号を第１信号出力端子ＯＵＴＰＵＴ及びエネルギー貯蔵サブ回路２０１に伝送するように配置されている。

第２ノイズ低減サブ回路１０６は、第１プルダウンノードＰＤｏ、第３電圧信号端子ＶＳＳ２、及び第１信号出力端子ＯＵＴＰＵＴにそれぞれ結合される。第２ノイズ低減サブ回路１０６は、第１プルダウンノードＰＤｏの電圧の制御下で、第３電圧信号端子ＶＳＳ２において受信された第３電圧信号を第１信号出力端子ＯＵＴＰＵＴに伝送し、これにより第１信号出力端子ＯＵＴＰＵＴに対するノイズ低減処理を行う。

リセットサブ回路１０７は、前記プルアップノードＰＵ、第１電圧信号端子ＶＳＳ１、及びリセット信号端子ＲＥＳＥＴにそれぞれ結合される。リセットサブ回路１０７は、リセット信号端子ＲＥＳＥＴにおいて受信されたリセット信号に応答して、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送するように配置されている。

例示的には、図３Ａ及び図３Ｂに示すように、第１出力サブ回路１０５は、第８トランジスタＭ８を備え、第８トランジスタＭ８の制御電極は、プルアップノードＰＵに結合され、第８トランジスタＭ８の第１電極は、クロック信号端子ＣＬＫに結合され、前記第８トランジスタＭ８の第２電極は、第１信号出力端子ＯＵＴＰＵＴに結合される。第８トランジスタＭ８は、プルアップノードＰＵの電圧の制御下で、クロック信号端子ＣＬＫにおいて受信されたクロック信号を第１信号出力端子ＯＵＴＰＵＴに伝送するように配置されている。

エネルギー貯蔵サブ回路２０１は、第１キャパシタを含み、第１キャパシタの第１端子は、プルアップノードＰＵに結合され、第１キャパシタの第２端子は、第８トランジスタＭ８の第２電極に結合される。

第２ノイズ低減サブ回路１０６は、第９トランジスタＭ９を備え、第９トランジスタＭ９の制御電極は、第１プルダウンノードＰＤｏに結合され、第９トランジスタＭ９の第１電極は、第３電圧信号端子ＶＳＳ２に結合され、第９トランジスタＭ９の第２電極は、第１信号出力端子ＯＵＴＰＵＴに結合される。第９トランジスタＭ９は、第１プルダウンノードＰＤｏの電圧の制御下でオンになり、第３電圧信号端子ＶＳＳ２において受信された第３電圧信号を第１信号出力端子ＯＵＴＰＵＴに伝送するように配置されている。

リセットサブ回路１０７は、第１０トランジスタＭ１０を含み、第１０トランジスタＭ１０の制御電極は、リセット信号端子ＲＥＳＥＴに結合され、第１０トランジスタＭ１０の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第１０トランジスタＭ１０の第２電極は、プルアップノードＰＵに結合される。第１０トランジスタＭ１０は、リセット信号端子ＲＥＳＥＴによって伝送されたリセット信号の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送するように配置されている。

幾つかの実施例において、図２Ｂ及び図３Ｂに示すように、シフトレジスタＲＳは、第２プルダウンノードＰＤｅ、第２プルダウン制御サブ回路１０８、第３ノイズ低減サブ回路１０９、及び第２プルダウンサブ回路１１０をさらに備える。

第２プルダウン制御サブ回路１０８は、第１電圧信号端子ＶＳＳ１、第４電圧信号端子ＶＤＤｅ、前記プルアップノードＰＵ、及び前記第２プルダウンノードＰＤｅにそれぞれ結合される。

第２プルダウン制御サブ回路１０８は、第４電圧信号端子ＶＤＤｅにおいて受信された第４電圧信号及び前記プルアップノードＰＵに伝送された第１電圧信号の電圧に応答して第４電圧信号端子ＶＤＤｅにおいて受信された第４電圧信号を第２プルダウンノードＰＤｅに伝送し、及び、第４電圧信号端子ＶＤＤｅにおいて受信された第４電圧信号及びプルアップノードＰＵに伝送された入力信号の電圧に応答して第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第２プルダウンノードＰＤｅに伝送するように配置されている。

なお、第２プルダウンノードＰＤｅは、ある固定的な物理的構造を表すものではなく、特定の電位（ここでは第２プルダウンノードＰＤｅの電位）を有する１つのノードを表し、この特定の電位を有する任意の点が第２プルダウンノードＰＤｅであってもよい。図２Ｂ及び図３Ｂにおいて、第２プルダウンノードＰＤｅは、図示の位置に限定されず、例示的には、導線の抵抗を考慮しない場合、図示の第２プルダウンノードＰＤｅに結合される導線上の任意の点は、いずれもこのノードであってもよく、これらの任意の点の電位はいずれも第２プルダウンノードＰＤｅの電位と等しい。

例示的には、図３Ｂに示すように、前記第２プルダウン制御サブ回路１０８は、第１１トランジスタＭ１１、第１２トランジスタＭ１２、第１３トランジスタＭ１３、第１４トランジスタＭ１４、及び第２制御ノードＰ２を含む。

第１１トランジスタＭ１１の制御電極は、第４電圧信号端子ＶＤＤｅに結合され、第１１トランジスタＭ１１の第１電極は、第４電圧信号端子ＶＤＤｅに結合され、第１１トランジスタＭ１１の第２電極は、第２制御ノードＰ２に結合される。第１１トランジスタＭ１１は、第４電圧信号端子ＶＤＤｅによって伝送された第４電圧信号の制御下でオンになり、第４電圧信号を第２制御ノードＰ２に伝送するように配置されている。

第１２トランジスタＭ１２の制御電極は、プルアップノードＰＵに結合され、第１２トランジスタＭ１２の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第１２トランジスタＭ１２の第２電極は、第２制御ノードＰ２に結合される。第１２トランジスタＭ１２は、プルアップノードＰＵの電圧の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第２制御ノードＰ２に伝送する。

第１３トランジスタＭ１３の制御電極は、第２制御ノードＰ２に結合され、第１３トランジスタＭ１３の第１電極は、第４電圧信号端子ＶＤＤｅに結合され、第１３トランジスタＭ１３の第２電極は、第２プルダウンノードＰＤｅに結合される。第１３トランジスタＭ１３は、第２制御ノードＰ２の電圧の制御下でオンになり、第４電圧信号端子ＶＤＤｅにおいて受信された第４電圧信号を第２プルダウンノードＰＤｅに伝送する。

第１４トランジスタＭ１４の制御電極は、プルアップノードＰＵに結合され、第１４トランジスタＭ１４の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第１４トランジスタＭ１４の第２電極は、第２プルダウンノードＰＤｅに結合される。第１４トランジスタＭ１４は、プルアップノードＰＵの電圧の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第２プルダウンノードＰＤｅに伝送する。

なお、第２制御ノードＰ２は、ある固定的な物理的構造を表すものではなく、特定の電位（ここでは第２制御ノードＰ２の電位）を有する１つのノードを表し、この特定の電位を有する任意の点が第２制御ノードＰ２であってもよい。図３Ｂにおいて、第２制御ノードＰ２は、図示の位置に限定されず、例示的には、導線の抵抗を考慮しない場合、図示の第２制御ノードＰ２に結合される導線上の任意の点は、いずれもこの第２制御ノードであってもよく、これらの任意の点の電位はいずれも第２制御ノードＰ２の電位と等しい。

上記第２プルダウン制御サブ回路１０８において、第１電圧信号端子ＶＳＳ１によって伝送された第１電圧信号のレベルがローレベルを持続し、第４電圧信号端子ＶＤＤｅによって伝送された第４電圧信号のレベルがハイレベルを持続し、ハイレベルがトランジスタをオンさせることができる動作レベルである例を挙げると、プルアップノードＰＵの電圧がローレベルの場合、第１１トランジスタＭ１１は第４電圧信号の制御下でオンになり、第１２トランジスタＭ１２はプルアップノードＰＵの電圧の制御下でオフになり、この時、第２制御ノードＰ２のレベルは第４電圧信号のレベルであり、例えば、ハイレベルである。これにより、第１３トランジスタＭ１３は、第２制御ノードＰ２の電圧の制御下でオンになり、第１４トランジスタＭ１４は、プルアップノードＰＵの電圧の制御下でオフになり、第１３トランジスタＭ１３は、第４電圧信号端子ＶＤＤｅにおいて受信された第４電圧信号を第２プルダウンノードＰＤｅに伝送して、第２プルダウンノードＰＤｅの電位を上げる。

プルアップノードＰＵの電圧がハイレベルの場合、第１１トランジスタＭ１１は第４電圧信号の制御下でオンになり、第１２トランジスタＭ１２はプルアップノードＰＵの電圧の制御下でオンになり、この時、第２制御ノードＰ２のレベルは第１電圧信号のレベルであり、例えば、ローレベルである。これにより、第１３トランジスタＭ１３は、第２制御ノードＰ２の電圧の制御下でオフになり、第１４トランジスタＭ１４は、プルアップノードＰＵの電圧の制御下でオンになり、第１４トランジスタＭ１４は、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第２プルダウンノードＰＤｅに伝送して、第２プルダウンノードＰＤｅの電位を下げる。

第３ノイズ低減サブ回路１０９は、前記プルアップノードＰＵ、第２プルダウンノードＰＤｅ、及び第１電圧信号端子ＶＳＳ１にそれぞれ結合され、第３ノイズ低減サブ回路１０９は、第２プルダウンノードＰＤｅに伝送された第４電圧信号の電圧の制御下で、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送するように配置されている。

第２プルダウンサブ回路１１０は、前記信号入力端子ＩＮＰＵＴ、第２プルダウンノードＰＤｅ、及び第１電圧信号端子ＶＳＳ１にそれぞれ結合される。第２プルダウンサブ回路１１０は、信号入力端子ＩＮＰＵＴにおいて受信された入力信号に応答し、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第２プルダウンノードＰＤｅに伝送して、第２プルダウンノードＰＤｅに伝送された第１電圧信号の電圧の制御下で第３ノイズ低減サブ回路１０９をオフさせ、第１電圧信号を前記プルアップノードＰＵに伝送することを停止するように配置されている。

上記シフトレジスタＲＳにおいて、第１プルダウンノードＰＤｏに関するサブ回路は、第１プルダウン制御サブ回路１０４、第１プルダウンサブ回路１０３、第１ノイズ低減サブ回路１０１、第２ノイズ低減サブ回路１０６であり（後で第５ノイズ低減サブ回路１１３を説明する）、第２プルダウンノードＰＤｅに関するサブ回路は、第２プルダウン制御サブ回路１０８、第２プルダウンサブ回路１１０、第３ノイズ低減サブ回路１０９であり（後で第４ノイズ低減サブ回路１１１及び第６ノイズ低減サブ回路１１４を説明する）、第１プルダウン制御サブ回路１０４は、第１プルダウンノードＰＤｏの電圧変化を制御するように用いられ、第２プルダウン制御サブ回路１０８は、第２プルダウンノードＰＤｅの電圧変化を制御するように用いられ、第１プルダウンサブ回路１０３と第２プルダウンサブ回路１１０は、それぞれ第１電圧信号を第１プルダウンノードＰＤｏと第２プルダウンノードＰＤｅに伝送するように用いられ、第１ノイズ低減サブ回路１０１と第３ノイズ低減サブ回路１０９は、いずれもプルアップノードＰＵに対するノイズ低減を行うように用いられ、第２ノイズ低減サブ回路１０６と第４ノイズ低減サブ回路１１１は、いずれも第１信号出力端子ＯＵＴＰＵＴに対するノイズ低減を行うように用いられ、第５ノイズ低減サブ回路１１３と第６ノイズ低減サブ回路１１４は、いずれも第２信号出力端子ＯＣに対するノイズ低減を行うように用いられる（後で説明する）。

即ち、第１プルダウンノードＰＤｏに関するサブ回路と第２プルダウンノードＰＤｅに関するサブ回路は、２セットの対応するサブ回路と見なすことができ、こうして第２電圧信号端子ＶＤＤｏによって伝送された第２電圧信号と第４電圧信号端子ＶＤＤｅによって伝送された第４電圧信号は、ハイレベルとローレベルとに交互に変換するように設けられ、例えば、図５に示すように、第２電圧信号と第４電圧信号がハイレベルとローレベルとに交互に変換する間隔時間は２ｓであり、第１プルダウンノードＰＤｏに関連サブ回路と第２プルダウンノードＰＤｅに関連サブ回路に、動作と休止とを交互に行わせることができ、これにより、サブ回路が動作状態を持続することによる寿命低下の問題を回避し、サブ回路の使用寿命を延長することができる。なお、第２電圧信号と第４電圧信号がハイレベルとローレベルとに交互に変換する間隔時間は、必要に応じて自ら設定すればよく、例えば、１ｓ、１．５ｓなどとしてもよい。

例示的には、図３Ｂに示すように、第３ノイズ低減サブ回路１０９は、第１５トランジスタＭ１５を含み、第１５トランジスタＭ１５の制御電極は、第２プルダウンノードＰＤｅに結合され、第１５トランジスタＭ１５の第１電極は第１電圧信号端子ＶＳＳ１に結合され、第１５トランジスタＭ１５の第２電極はプルアップノードＰＵに結合される。第１５トランジスタＭ１５は、第２プルダウンノードＰＤｅの制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送し、プルアップノードＰＵに対するノイズ低減処理を行うように配置されている。

第２プルダウンサブ回路１１０は、第１６トランジスタＭ１６を含み、第１６トランジスタＭ１６の制御電極は、信号入力端子ＩＮＰＵＴに結合され、第１６トランジスタＭ１６の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第１６トランジスタＭ１６の第２電極は、第２プルダウンノードＰＤｅに結合される。第１６トランジスタＭ１６は、信号入力端子ＩＮＰＵＴによって伝送された入力信号の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第２プルダウンノードＰＤｅに伝送するように配置されている。

幾つかの実施例において、図２Ｂ及び図３Ｂに示すように、シフトレジスタＲＳは、第４ノイズ低減サブ回路１１１をさらに備える。

第４ノイズ低減サブ回路１１１は、第２プルダウンノードＰＤｅ、第３電圧信号端子ＶＳＳ２、及び第１信号出力端子ＯＵＴＰＵＴにそれぞれ結合される。第４ノイズ低減サブ回路１１１は、第２プルダウンノードＰＤｅに伝送された第４電圧信号の電圧の制御下で、第３電圧信号端子ＶＳＳ２において受信された第３電圧信号を前記第１信号出力端子ＯＵＴＰＵＴに伝送するように配置されている。

例示的には、図３Ｂに示すように、第４ノイズ低減サブ回路１１１は、第１７トランジスタＭ１７を含み、第１７トランジスタＭ１７の制御電極は、第２プルダウンノードＰＤｅに結合され、第１７トランジスタＭ１７の第１電極は第３電圧信号端子ＶＳＳ２に結合され、第１７トランジスタＭ１７の第２電極は第１信号出力端子ＯＵＴＰＵＴに結合される。第１７トランジスタＭ１７は、第２プルダウンノードＰＤｅの制御下でオンになり、第３電圧信号端子ＶＳＳ２において受信された第３電圧信号を第１信号出力端子ＯＵＴＰＵＴに伝送するように配置されている。

幾つかの実施例において、図２Ｂ及び図３Ｂに示すように、シフトレジスタＲＳは、第２出力サブ回路１１２、第５ノイズ低減サブ回路１１３、及び第６ノイズ低減サブ回路１１４をさらに備える。

第２出力サブ回路１１２は、プルアップノードＰＵ、クロック信号端子ＣＬＫ、及び第２信号出力端子ＯＣにそれぞれ結合される。第２出力サブ回路１１２は、プルアップノードＰＵに伝送された入力信号の電圧の制御下で、クロック信号端子ＣＬＫにおいて受信されたクロック信号を第２信号出力端子ＯＣに伝送するように配置されている。

第５ノイズ低減サブ回路１１３は、第１プルダウンノードＰＤｏ、第１電圧信号端子ＶＳＳ１、及び第２信号出力端子ＯＣにそれぞれ結合される。第５ノイズ低減サブ回路１１３は、第１プルダウンノードＰＤｏに伝送された第２電圧信号の電圧の制御下で、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第２信号出力端子ＯＣに伝送するように配置されている。

第６ノイズ低減サブ回路１１４は、第２プルダウンノードＰＤｅ、第１電圧信号端子ＶＳＳ１、及び第２信号出力端子ＯＣにそれぞれ結合される。第６ノイズ低減サブ回路１１４は、第２プルダウンノードＰＤｅに伝送された第４電圧信号の電圧の制御下で、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第２信号出力端子ＯＣに伝送するように配置されている。

本発明の幾つかの実施形態によるシフトレジスタＲＳにおいて、クロック信号を第１信号出力端子ＯＵＴＰＵＴと第２信号出力端子ＯＣにそれぞれ出力する第１出力サブ回路１０５及び第２出力サブ回路１１２を含む。こうして、ゲート駆動回路において、ゲート駆動回路は複数のシフトレジスタＲＳを含み、隣接するシフトレジスタＲＳ間はカスケード接続される必要があるため、第１信号出力端子ＯＵＴＰＵＴと第２信号出力端子ＯＣとのうちの一方は、表示パネルの表示領域にゲート走査信号を出力するポートとしてゲート線に結合され、例えば第１信号出力端子ＯＵＴＰＵＴは、ゲート線に結合される。第１信号出力端子ＯＵＴＰＵＴと第２信号出力端子ＯＣのうちの他方は、隣接するシフトレジスタＲＳをカスケード接続する時に結合する必要のあるポートとされ、例えば、第１段シフトレジスタＲＳ以外の任意段のシフトレジスタＲＳの信号入力端子ＩＮＰＵＴは、当該段のシフトレジスタＲＳの前段のシフトレジスタＲＳの第２信号出力端子ＯＣに結合される。

こうして２つの信号出力端子を設け、且つ２つの信号出力端子の機能を異ならせることは、ゲート線に存在する負荷による信号への影響（例えば信号の遅延又は損失）が、カスケード接続されたシフトレジスタＲＳの入力信号又はリセット信号の精度に影響を与えることを回避し、シフトレジスタＲＳの正常動作を保証することができる。

例示的には、図３Ｂに示すように、第２出力サブ回路１１２は、第１８トランジスタＭ１８を備え、第１８トランジスタＭ１８の制御電極は、プルアップノードＰＵに結合され、第１８トランジスタＭ１８の第１電極は、クロック信号端子ＣＬＫに結合され、第１８トランジスタＭ１８の第２電極は、第２信号出力端子ＯＣに結合される。第１８トランジスタＭ１８は、プルアップノードＰＵの電圧の制御下でオンになり、クロック信号端子ＣＬＫにおいて受信されたクロック信号を第２信号出力端子ＯＣに伝送するように配置されている。

第５ノイズ低減サブ回路１１３は、第１９トランジスタＭ１９を備え、第１９トランジスタＭ１９の制御電極は、第１プルダウンノードＰＤｏに結合され、第１９トランジスタＭ１９の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第１９トランジスタＭ１９の第２電極は、第２信号出力端子ＯＣに結合される。第１９トランジスタＭ１９は、第１プルダウンノードＰＤｏの制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第２信号出力端子ＯＣに伝送するように配置されている。

第６ノイズ低減サブ回路１１４は、第２０トランジスタＭ２０を備え、第２０トランジスタＭ２０の制御電極は、第２プルダウンノードＰＤｅに結合され、第２０トランジスタＭ２０の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第２０トランジスタＭ２０の第２電極は、第２信号出力端子ＯＣに結合される。第２０トランジスタＭ２０は、第２プルダウンノードＰＤｅの制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第２信号出力端子ＯＣに伝送するように配置されている。

幾つかの実施例において、図２Ａ～図３Ｂに示すように、シフトレジスタＲＳは、初期化サブ回路１１５をさらに備える。初期化サブ回路１１５は、プルアップノードＰＵ、初期化信号端子ＳＴＶ０、及び第１電圧信号端子ＶＳＳ１にそれぞれ結合される。初期化サブ回路１１５は、初期化信号端子ＳＴＶ０において受信された初期化信号に応答して、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送するように配置されている。

例示的には、図３Ａ及び図３Ｂに示すように、初期化サブ回路１１５は、第２１トランジスタＭ２１を含み、第２１トランジスタＭ２１の制御電極は、初期化信号端子ＳＴＶ０に結合され、第２１トランジスタＭ２１の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第２１トランジスタＭ２１の第２電極は、プルアップノードＰＵに結合される。第２１トランジスタＭ２１は、初期化信号端子ＳＴＶ０によって伝送された初期化信号の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送するように配置されている。

これに基づいて、以下は本開示の実施例に係るシフトレジスタＲＳの具体的な回路構成について全体的に例示的に説明する。

図３Ｂに示すように、シフトレジスタＲＳは、プルアップノードＰＵ、第１プルダウンノードＰＤｏ、第２プルダウンノードＰＤｅ、第１ノイズ低減サブ回路、入力サブ回路１０２、第１プルダウンサブ回路１０３、第１プルダウン制御サブ回路１０４、第１出力サブ回路１０５、エネルギー貯蔵サブ回路２０１、第２ノイズ低減サブ回路１０６、リセットサブ回路１０７、第２プルダウン制御サブ回路１０８、第３ノイズ低減サブ回路１０９、第２プルダウンサブ回路１１０、第４ノイズ低減サブ回路１１１、第２出力サブ回路１１２、第５ノイズ低減サブ回路１１３、第６ノイズ低減サブ回路１１４、及び初期化サブ回路１１５を備える。

第１ノイズ低減サブ回路１０１は、第１トランジスタＭ１を含み、入力サブ回路１０２は、第２トランジスタＭ２を含み、第１プルダウンサブ回路１０３は、第３トランジスタＭ３を含み、第１プルダウン制御サブ回路１０４は、第４トランジスタＭ４、第５トランジスタＭ５、第６トランジスタＭ６、第７トランジスタＭ７、及び第１制御ノードＰ１を含む。

第１出力サブ回路１０５は、第８トランジスタＭ８を含み、エネルギー貯蔵サブ回路２０１は、第１キャパシタを含み、第２ノイズ低減サブ回路１０６は、第９トランジスタＭ９を含み、リセットサブ回路１０７は、第１０トランジスタＭ１０を含む。

第２プルダウン制御サブ回路１０８は、第１１トランジスタＭ１１、第１２トランジスタＭ１２、第１３トランジスタＭ１３、第１４トランジスタＭ１４、及び第２制御ノードＰ２を含む。第３ノイズ低減サブ回路１０９は、第１５トランジスタＭ１５を含み、第２プルダウンサブ回路１１０は、第１６トランジスタＭ１６を含み、前記第４ノイズ低減サブ回路１１１は、第１７トランジスタＭ１７を含む。

第２出力サブ回路１１２は、第１８トランジスタＭ１８を含み、第５ノイズ低減サブ回路１１３は、第１９トランジスタＭ１９を含み、第６ノイズ低減サブ回路１１４は、第２０トランジスタＭ２０を含み、初期化サブ回路１１５は、第２１トランジスタＭ２１を含む。

第１トランジスタＭ１の制御電極は、第１プルダウンノードＰＤｏに結合され、第１トランジスタＭ１の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第１トランジスタＭ１の第２電極は、前記プルアップノードＰＵに結合される。第１トランジスタＭ１は、第１プルダウンノードＰＤｏの電圧の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送するように配置されている。

第２トランジスタＭ２の制御電極は信号入力端子ＩＮＰＵＴに結合され、第２トランジスタＭ２の第１電極は信号入力端子ＩＮＰＵＴに結合され、第２トランジスタＭ２の第２電極はプルアップノードＰＵに結合される。第２トランジスタＭ２は、入力信号の制御下でオンになり、入力信号をプルアップノードＰＵに伝送し、プルアップノードＰＵを充電するように配置されている。

第３トランジスタＭ３の制御電極は、信号入力端子ＩＮＰＵＴに結合され、第３トランジスタＭ３の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第３トランジスタＭ３の第２電極は、第１プルダウンノードＰＤｏに結合される。第３トランジスタＭ３は、入力信号の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第１プルダウンノードＰＤｏに伝送するように配置されている。

第４トランジスタＭ４の制御電極は、第２電圧信号端子ＶＤＤｏに結合され、第４トランジスタＭ４の第１電極は、第２電圧信号端子ＶＤＤｏに結合され、第４トランジスタＭ４の第２電極は、第１制御ノードＰ１に結合される。第４トランジスタＭ４は、第２電圧信号の制御下でオンになり、第２電圧信号を第１制御ノードＰ１に伝送するように配置されている。

第５トランジスタＭ５の制御電極は、プルアップノードＰＵに結合され、第５トランジスタＭ５の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第５トランジスタＭ５の第２電極は、第１制御ノードＰ１に結合される。第５トランジスタＭ５は、プルアップノードＰＵの電圧の制御下でオンになり、第１電圧信号を第１制御ノードＰ１に伝送するように配置されている。

第６トランジスタＭ６の制御電極は、第１制御ノードＰ１に結合され、第６トランジスタＭ６の第１電極は、第２電圧信号端子ＶＤＤｏに結合され、第６トランジスタＭ６の第２電極は、第１プルダウンノードＰＤｏに結合される。第６トランジスタＭ６は、第１制御ノードＰ１の電圧の制御下でオンになり、第２電圧信号を第１プルダウンノードＰＤｏに伝送するように配置されている。

第７トランジスタＭ７の制御電極は、プルアップノードＰＵに結合され、第７トランジスタＭ７の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第７トランジスタＭ７の第２電極は、第１プルダウンノードＰＤｏに結合される。第７トランジスタＭ７は、プルアップノードＰＵの電圧の制御下でオンになり、第１電圧信号を第１プルダウンノードＰＤｏに伝送するように配置されている。

第８トランジスタＭ８の制御電極は、プルアップノードＰＵに結合され、第８トランジスタＭ８の第１電極は、クロック信号端子ＣＬＫに結合され、第８トランジスタＭ８の第２電極は、第１信号出力端子ＯＵＴＰＵＴに結合される。第８トランジスタＭ８は、プルアップノードＰＵの電圧の制御下で、クロック信号端子ＣＬＫにおいて受信されたクロック信号を第１信号出力端子ＯＵＴＰＵＴに伝送するように配置されている。

第１キャパシタの第１端子は、プルアップノードＰＵに結合され、第１キャパシタの第２端子は、第８トランジスタＭ８の第２電極に結合される。

第９トランジスタＭ９の制御電極は、第１プルダウンノードＰＤｏに結合され、第９トランジスタＭ９の第１電極は、第３電圧信号端子ＶＳＳ２に結合され、第９トランジスタＭ９の第２電極は、第１信号出力端子ＯＵＴＰＵＴに結合される。第９トランジスタＭ９は、第１プルダウンノードＰＤｏの電圧の制御下でオンになり、第３電圧信号端子ＶＳＳ２において受信された第３電圧信号を第１信号出力端子ＯＵＴＰＵＴに伝送するように配置されている。

第１０トランジスタＭ１０の制御電極は、リセット信号端子ＲＥＳＥＴに結合され、第１０トランジスタＭ１０の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第１０トランジスタＭ１０の第２電極は、プルアップノードＰＵに結合される。第１０トランジスタＭ１０は、リセット信号端子ＲＥＳＥＴによって伝送されたリセット信号の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送するように配置されている。

第１１トランジスタＭ１１の制御電極は、第４電圧信号端子ＶＤＤｅに結合され、第１１トランジスタＭ１１の第１電極は、第４電圧信号端子ＶＤＤｅに結合され、第１１トランジスタＭ１１の第２電極は、第２制御ノードに結合される。第１１トランジスタＭ１１は、第４電圧信号端子ＶＤＤｅによって伝送された第４電圧信号の制御下でオンになり、第４電圧信号を第２制御ノードＰ２に伝送するように配置されている。

第１２トランジスタＭ１２の制御電極は、プルアップノードＰＵに結合され、第１２トランジスタＭ１２の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第１２トランジスタＭ１２の第２電極は、第２制御ノードに結合される。第１２トランジスタＭ１２は、プルアップノードＰＵの電圧の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送する。

第１３トランジスタＭ１３の制御電極は、第２制御ノードＰ２に結合され、第１３トランジスタＭ１３の第１電極は、第４電圧信号端子ＶＤＤｅに結合され、第１３トランジスタＭ１３の第２電極は、第２プルダウンノードに結合される。第１３トランジスタＭ１３は、第２制御ノードＰ２の電圧の制御下でオンになり、第４電圧信号端子ＶＤＤｅにおいて受信された第４電圧信号を第２プルダウンノードＰＤｅに伝送する。

第１４トランジスタＭ１４の制御電極は、プルアップノードＰＵに結合され、第１４トランジスタＭ１４の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第１４トランジスタＭ１４の第２電極は、第２プルダウンノードに結合される。第１４トランジスタＭ１４は、プルアップノードＰＵの電圧の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第２プルダウンノードＰＤｅに伝送する。

第１５トランジスタＭ１５の制御電極は、第２プルダウンノードＰＤｅに結合され、第１５トランジスタＭ１５の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第１５トランジスタＭ１５の第２電極は、プルアップノードＰＵに結合される。第１５トランジスタＭ１５は、第２プルダウンノードＰＤｅの制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送し、プルアップノードＰＵに対するノイズ低減処理を行うように配置されている。

第１６トランジスタＭ１６の制御電極は、信号入力端子ＩＮＰＵＴに結合され、第１６トランジスタＭ１６の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第１６トランジスタＭ１６の第２電極は、第２プルダウンノードＰＤｅに結合される。第１６トランジスタＭ１６は、信号入力端子ＩＮＰＵＴによって伝送された入力信号の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第２プルダウンノードＰＤｅに伝送するように配置されている。

第１７トランジスタＭ１７の制御電極は、第２プルダウンノードに結合され、第１７トランジスタＭ１７の第１電極は、第３電圧信号端子ＶＳＳ２に結合され、第１７トランジスタＭ１７の第２電極は、第１信号出力端子ＯＵＴＰＵＴに結合される。第１７トランジスタＭ１７は、第２プルダウンノードＰＤｅの電圧の制御下でオンになり、第３電圧信号端子ＶＳＳ２において受信された第３電圧信号を第１信号出力端子ＯＵＴＰＵＴに伝送するように配置されている。

第１８トランジスタＭ１８の制御電極は、プルアップノードＰＵに結合され、第１８トランジスタＭ１８の第１電極は、クロック信号端子ＣＬＫに結合され、第１８トランジスタＭ１８の第２電極は、第２信号出力端子ＯＣに結合される。第１８トランジスタＭ１８は、プルアップノードＰＵの電圧の制御下でオンになり、クロック信号端子ＣＬＫにおいて受信されたクロック信号を第２信号出力端子ＯＣに伝送するように配置されている。

第１９トランジスタＭ１９の制御電極は、第１プルダウンノードＰＤｏに結合され、第１９トランジスタＭ１９の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第１９トランジスタＭ１９の第２電極は、第２信号出力端子ＯＣに結合される。第１９トランジスタＭ１９は、第１プルダウンノードＰＤｏの制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第２信号出力端子ＯＣに伝送するように配置されている。

第２０トランジスタＭ２０の制御電極は、第２プルダウンノードＰＤｅに結合され、第２０トランジスタＭ２０の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第２０トランジスタＭ２０の第２電極は、第２信号出力端子ＯＣに結合される。第２０トランジスタＭ２０は、第２プルダウンノードＰＤｅの制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第２信号出力端子ＯＣに伝送するように配置されている。

第２１トランジスタＭ２１の制御電極は、初期化信号端子ＳＴＶ０に結合され、第２１トランジスタＭ２１の第１電極は、第１電圧信号端子ＶＳＳ１に結合され、第２１トランジスタＭ２１の第２電極は、プルアップノードＰＵに結合される。第２１トランジスタＭ２１は、初期化信号端子ＳＴＶ０によって伝送された初期化信号の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送するように配置されている。

なお、本開示の実施例に係るシフトレジスタＲＳに用いられるトランジスタは、Ｎ型トランジスタであってもよく、Ｐ型トランジスタであってもよい。例えば、本開示の実施例に係るシフトレジスタＲＳに用いられるトランジスタは、全てＮ型トランジスタである。本開示の実施例によるシフトレジスタＲＳに用いられるトランジスタは、エンハンスメント型トランジスタであってもよいし、デプレッション型トランジスタ又は同じ特性を有する他のスイッチング素子であってもよい。上記トランジスタは、アモルファスシリコン薄膜トランジスタ、多結晶シリコン薄膜トランジスタ、又はアモルファス酸化インジウムガリウム亜鉛薄膜トランジスタを用いてもよく、本開示はこれに限定されない。

上記シフトレジスタＲＳに用いられるトランジスタの制御電極はトランジスタのゲートであり、第１電極はソース電極であり得、第２電極はドレイン電極であり得、又は、上記トランジスタの第１電極は、ドレイン電極であり得、第２電極はソース電極であり得、本開示は、これらに限定されない。トランジスタのソース電極、ドレイン電極は構造的に対称であり得るので、ソース電極、ドレイン電極は構造的に区別がないことが可能であり、即ち、本開示の実施例におけるトランジスタの第１電極と第２電極とは構造的に区別がないことが可能である。例示的には、トランジスタがＰ型トランジスタである場合、トランジスタの第１電極はソース電極であり、第２電極はドレイン電極である。例示的には、トランジスタがＮ型トランジスタである場合、トランジスタの第１電極はドレイン電極であり、第２電極はソース電極である。

本開示において、記載された「高電圧」と「低電圧」、「高電位」と「低電位」、「ハイレベル」と「ローレベル」のうちの「高」と「低」は、相対的なものであり、例示的には、シフトレジスタに含まれるトランジスタがＮ型トランジスタである場合、トランジスタをオンさせることができる電圧を高電圧（高電位、ハイレベル）と呼び、トランジスタをオンさせることができない電圧を、低電圧（低電位、ローレベル）と呼ぶ。又は、シフトレジスタに含まれるトランジスタがＰ型トランジスタである場合、トランジスタをオンさせることができない電圧を、高電圧（高電位、ハイレベル）と呼び、トランジスタをオンさせることができる電圧を、低電圧（低電位、ローレベル）と呼ぶ。

本開示の幾つかの実施例は、ゲート駆動回路０１をさらに提供し、図６Ａおよび図６Ｂに示すように、このゲート駆動回路０１は、カスケード接続された本開示の実施例に係るシフトレジスタＲＳを少なくとも２つ備え、例示的には、ゲート駆動回路０１は、それぞれＲＳ１～ＲＳｎであるｎ個のカスケード接続された前述したようなシフトレジスタＲＳを備える。

図２Ａ及び図３Ａに示すシフトレジスタＲＳ（即ち１つの出力サブ回路のみを含むシフトレジスタＲＳ）について、幾つかの実施例において、図６Ａに示すように、このゲート駆動回路０１において、第１段シフトレジスタＲＳ１の信号入力端子ＩＮＰＵＴは、スタート信号端子ＳＴＶに結合される。

第１段シフトレジスタＲＳ１以外の任意段のシフトレジスタＲＳの信号入力端子ＩＮＰＵＴは、当該段のシフトレジスタＲＳの前段のシフトレジスタＲＳの第１信号出力端子ＯＵＴＰＵＴに結合される。例えば、第２段シフトレジスタＲＳ２の信号入力端子ＩＮＰＵＴは、第１段シフトレジスタＲＳ１の第１信号出力端子ＯＵＴＰＵＴに結合される。第３段シフトレジスタＲＳ３の信号入力端子ＩＮＰＵＴは、第２段シフトレジスタＲＳ２の第１信号出力端子ＯＵＴＰＵＴに結合される。

最終段のシフトレジスタＲＳｎ以外の任意段のシフトレジスタＲＳのリセット信号端子ＲＥＳＥＴは、当該段のシフトレジスタＲＳの次段のシフトレジスタＲＳの第１信号出力端子ＯＵＴＰＵＴに結合される。例えば、第２段シフトレジスタＲＳ２のリセット信号端子ＲＥＳＥＴは、第３段シフトレジスタＲＳ３の第１信号出力端子ＯＵＴＰＵＴに結合される。第３段シフトレジスタＲＳ３のリセット信号端子ＲＥＳＥＴは、第４段シフトレジスタＲＳ４の第１信号出力端子ＯＵＴＰＵＴに結合される。

最終段のシフトレジスタＲＳｎのリセット信号端子ＲＥＳＥＴは、別途設けられたリセット信号を出力するための信号端子、または、スタート信号端子ＳＴＶに結合される。（図６Ａは、最終段のシフトレジスタＲＳｎのリセット信号端子ＲＥＳＥＴが別途設けられたリセット信号を出力するための信号端子に結合されることのみを例として概略的に説明する）。

幾つかの実施例において、図２Ｂ及び図３Ｂに示すようなシフトレジスタＲＳについて、即ちシフトレジスタＲＳが第２出力サブ回路１１２、第５ノイズ低減サブ回路１１３、及び第６ノイズ低減サブ回路１１４をさらに備える場合、ゲート駆動回路０１において、第１段シフトレジスタＲＳ１の信号入力端子ＩＮＰＵＴは、スタート信号端子ＳＴＶに結合される。

第１段シフトレジスタＲＳ１以外の任意段のシフトレジスタＲＳの信号入力端子ＩＮＰＵＴは、当該段のシフトレジスタＲＳの前段のシフトレジスタＲＳの第２信号出力端子ＯＣに結合される。例えば、第２段シフトレジスタＲＳ２の信号入力端子ＩＮＰＵＴは、第１段シフトレジスタＲＳ１の第２信号出力端子ＯＣに結合される。第３段シフトレジスタＲＳ３の信号入力端子ＩＮＰＵＴは、第２段シフトレジスタＲＳ２の第２信号出力端子ＯＣに結合される。

最終段のシフトレジスタＲＳｎ以外の任意段のシフトレジスタＲＳのリセット信号端子ＲＥＳＥＴは、当該段のシフトレジスタＲＳの次段のシフトレジスタＲＳの第２信号出力端子ＯＣに結合される。例えば、第２段シフトレジスタＲＳ２のリセット信号端子ＲＥＳＥＴは、第３段シフトレジスタＲＳ３の第２信号出力端子ＯＣに結合される。第３段シフトレジスタＲＳ３のリセット信号端子ＲＥＳＥＴは、第４段シフトレジスタＲＳ４の第２信号出力端子ＯＣに結合される。

前記最終段のシフトレジスタＲＳｎのリセット信号端子ＲＥＳＥＴは、別途設けられたリセット信号を出力するための信号端子、または、前記スタート信号端子ＳＴＶに結合される。（図６Ｂは、最終段のシフトレジスタＲＳｎのリセット信号端子ＲＥＳＥＴが別途設けられたリセット信号を出力するための信号端子に結合されることのみを例として概略的に説明する）。

各段のシフトレジスタＲＳの第１信号出力端子ＯＵＴＰＵＴは、1本のゲート線に結合される。第１信号出力端子ＯＵＴＰＵＴは、ゲート線を駆動するように、ゲート走査信号をゲート線に出力するように配置されている。

なお、上記の実施例において、図２Ｂ及び図３Ｂに示すようなシフトレジスタＲＳについて、各段のシフトレジスタＲＳの第２信号出力端子ＯＣを１本のゲート線に結合し、第１信号出力端子ＯＵＴＰＵＴを、隣接するシフトレジスタＲＳのカスケード接続用のポートとしてもよく、本開示は、これに限定されない。

本開示の幾つかの実施例に係るゲート駆動回路０１は、上述したようなシフトレジスタＲＳを含み、上記実施例に係るシフトレジスタＲＳと同じ有益な効果を有する。シフトレジスタＲＳの構成及び有益な効果については、上記実施例で詳細に説明したので、ここでは説明を省略する。

また、図６Ｂに示すゲート駆動回路０１は、シフトレジスタＲＳの第１信号出力端子ＯＵＴＰＵＴと第２信号出力端子ＯＣのうちの一方をゲート線に結合して、表示パネルの表示領域にゲート走査信号を出力するポートとし、第１信号出力端子ＯＵＴＰＵＴと第２信号出力端子ＯＣのうちの他方を隣接するシフトレジスタＲＳがカスケード接続する時に結合する必要のあるポートとし、こうして、２つの信号出力端子を設け、且つ２つの信号出力端子の機能を異ならせることにより、ゲート線に存在する負荷による信号への影響（例えば信号の遅延又は損失）が、カスケード接続されたシフトレジスタＲＳの入力信号又はリセット信号の精度に影響を与え、シフトレジスタＲＳの正常動作に影響を与えることを回避できる。

図７に示すように、本開示の幾つかの実施例は、表示装置１００をさらに提供する。表示装置１００は本開示に係る上記ゲート駆動回路０１を備えるとともに、上記シフトレジスタＲＳも備え、上記実施例に係るシフトレジスタＲＳと同じ有益な効果を有する。シフトレジスタＲＳの構成及び有益な効果については、上記実施例で詳細に説明したので、ここでは説明を省略する。

幾つかの例示において、本開示の実施例に係る表示装置１００は、液晶表示装置であり、又は、本開示の実施例に係る表示装置１００は、有機発光ダイオード表示パネルを含む有機発光ダイオード表示装置である。本開示の実施例に係る表示装置は、液晶パネル、電子ペーパー、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機発光ダイオード）パネル、スマートフォン、タブレットコンピューター、テレビ、ディスプレイ、ノートブックコンピューター、デジタルフォトフレーム、ナビゲーター等のいかなる表示機能を有する製品又は部品であってもよく、本開示はこれらに限定されない。

本開示の幾つかの実施例は、上述したようなゲート駆動回路に適用されるゲート駆動回路の駆動方法をさらに提供する。図２Ａ～図３Ｂ及び図４に示すように、前記駆動方法は、ゲート駆動回路０１における各々のシフトレジスタＲＳに対して、１フレーム期間にノイズ低減段階Ｓ１と充電段階Ｓ２とを有することを含む。

ノイズ低減段階Ｓ１は、

第１プルダウンノードＰＤｏの電圧の制御下で、第１ノイズ低減サブ回路１０１がオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送することを含む。

例示的には、図３Ａ及び図３Ｂに示すように、第１ノイズ低減サブ回路１０１が第１トランジスタＭ１を含む場合、ノイズ低減段階Ｓ１は、第１トランジスタＭ１が第１プルダウンノードＰＤｏの電圧の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送し、プルアップノードＰＵに対するノイズ低減処理を行うことを含む。

充電段階Ｓ２は、

信号入力端子ＩＮＰＵＴによって伝送された入力信号の制御下で、入力サブ回路１０２がオンになり、信号入力端子ＩＮＰＵＴにおいて受信された入力信号をプルアップノードＰＵに伝送することと、

入力信号の制御下で、第１プルダウンサブ回路１０３がオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第１プルダウンノードＰＤｏに伝送することと、

第１プルダウンノードＰＤｏの電圧に伝送された第１電圧信号の制御下で、第１ノイズ低減サブ回路１０１がオフになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送することを停止することと、を含む。

例示的には、図３Ａ及び図３Ｂに示すように、第１ノイズ低減サブ回路１０１が第１トランジスタＭ１を含み、入力サブ回路１０２が第２トランジスタＭ２を含み、第１プルダウンサブ回路１０３が第３トランジスタＭ３を含む場合、充電段階Ｓ２は、以下のことを含む。

第２トランジスタＭ２は、入力信号の制御下でオンになり、信号入力端子ＩＮＰＵＴにおいて受信された入力信号をプルアップノードＰＵに伝送すると同時に、第３トランジスタＭ３は、入力信号の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第１プルダウンノードＰＤｏに伝送する。第１トランジスタＭ１は、第１プルダウンノードＰＤｏの電圧の制御下でオフになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送することを停止する。

上記の駆動方法では、充電段階Ｓ２において、入力サブ回路１０２が入力信号の制御下でオンになり、プルアップノードＰＵを充電すると同時に、第１プルダウンサブ回路１０３も入力信号の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を第１プルダウンノードＰＤｏに伝送して第１プルダウンノードＰＤｏの電圧を変え、これにより、第１ノイズ低減サブ回路１０１を第１プルダウンノードＰＤｏの電圧の制御下でオフさせ、第１電圧信号ｖｓｓ１をプルアップノードＰＵに伝送することを停止し、プルアップノードＰＵが十分に充電されることを保証する。

こうして、従来技術のシフトレジスタ（図１）において、充電段階で、トランジスタＴ５、トランジスタＴ６、トランジスタＴ７、及びトランジスタＴ８からなるプルダウン制御モジュールによってプルダウンノードＰＤの電位を下げることと比べて、本開示の幾つかの実施例に係る駆動方法において、第１プルダウンサブ回路１０３により第１プルダウンノードＰＤｏの電位を速やかに下げることができ、このような形態はより直接的で効果的であり、プルアップノードＰＵが十分に充電されることを保証し、信号遅延及びトランジスタの閾値電圧のドリフトにより第１プルダウンノードＰＤｏの電位が速やかに下げられず、プルアップノードＰＵの充電に影響を与えることを回避し、製品の信頼性を向上させる。

幾つかの実施例において、図２Ａ～図３Ｂ及び図４に示すように、シフトレジスタＲＳが第１出力サブ回路１０５、エネルギー貯蔵サブ回路２０１、第２ノイズ低減サブ回路１０６及びリセットサブ回路１０７をさらに含む場合、ゲート駆動回路の駆動方法は、ノイズ低減段階Ｓ１、充電段階Ｓ２、出力段階Ｓ３及びリセット段階Ｓ４を含む。

ノイズ低減段階Ｓ１は、以下のことを含む。

第１プルダウンノードＰＤｏの電圧の制御下で、第２ノイズ低減サブ回路１０６は、オンになり、第３電圧信号端子ＶＳＳ２において受信された第３電圧信号を第１信号出力端子ＯＵＴＰＵＴに伝送する。

例示的には、図３Ａ及び図３Ｂに示すように、第２ノイズ低減サブ回路１０６が第９トランジスタＭ９を含む場合、ノイズ低減段階は、第９トランジスタＭ９が第１プルダウンノードＰＤｏの電圧の制御下でオンになり、第３電圧信号端子ＶＳＳ２において受信された第３電圧信号を第１信号出力端子ＯＵＴＰＵＴに伝送し、第１信号出力端子ＯＵＴＰＵＴに対するノイズ低減処理を行うことをさらに含む。

充電段階Ｓ２は、以下のことをさらに含む。

プルアップノードＰＵに伝送された入力信号の電圧の制御下で、第１出力サブ回路１０５は、オンになり、クロック信号端子ＣＬＫにおいて受信されたローレベル信号を前記第１信号出力端子ＯＵＴＰＵＴ及び前記エネルギー貯蔵サブ回路２０１に伝送する。

エネルギー貯蔵サブ回路２０１は、プルアップノードＰＵの電圧を貯蔵する。

例示的には、図３Ａ及び図３Ｂに示すように、第１出力サブ回路１０５が第８トランジスタＭ８を含み、エネルギー貯蔵サブ回路２０１が第１キャパシタを含む場合、充電段階は、第８トランジスタＭ８がプルアップノードＰＵの電圧の制御下でオンになり、クロック信号端子ＣＬＫにおいて受信されたローレベル信号を第１信号出力端子ＯＵＴＰＵＴ及び第１キャパシタの第２端子に伝送することをさらに含む。第１キャパシタの第１端子の電圧は、プルアップノードＰＵの電圧になり、第１キャパシタの第２端子の電圧は、クロック信号のローレベル信号の電圧になる。

出力段階Ｓ３は、以下のことを含む。

エネルギー貯蔵サブ回路２０１は、プルアップノードＰＵに対して放電し、プルアップノードＰＵの電圧の制御下で、第１出力サブ回路１０５はオン状態を維持し、クロック信号端子ＣＬＫにおいて受信されたハイレベル信号を第１信号出力端子ＯＵＴＰＵＴ及びエネルギー貯蔵サブ回路２０１に伝送する。エネルギー貯蔵サブ回路２０１の作用下で、プルアップノードＰＵの電圧が上昇する。

例示的には、図３Ａ及び図３Ｂに示すように、第１出力サブ回路１０５が第８トランジスタＭ８を含み、エネルギー貯蔵サブ回路２０１が第１キャパシタを含む場合、出力段階は、第８トランジスタＭ８がクロック信号端子ＣＬＫにおいて受信されたハイレベル信号を第１信号出力端子ＯＵＴＰＵＴ及び第１キャパシタの第２端子に伝送することを含む。第１キャパシタの第２端子の電圧は、ローレベル信号の電圧からハイレベル信号の電圧に変化し、キャパシタのブートストラップ作用により、第１キャパシタの第１端子の電圧も対応して上昇する。

リセット段階Ｓ４は、以下のことを含む。

第１出力サブ回路１０５は、プルアップノードＰＵの電圧の制御下でオン状態を維持し、クロック信号端子ＣＬＫにおいて受信されたローレベル信号を前記第１信号出力端子ＯＵＴＰＵＴ及び前記エネルギー貯蔵サブ回路２０１に伝送する。エネルギー貯蔵サブ回路２０１の作用下で、プルアップノードＰＵの電圧が下降する。

リセット信号端子ＲＥＳＥＴによって伝送されたリセット信号の制御下で、リセットサブ回路１０７がオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号を前記プルアップノードＰＵに伝送する。

例示的には、図３Ａ及び図３Ｂに示すように、第１出力サブ回路１０５が第８トランジスタＭ８を含み、エネルギー貯蔵サブ回路２０１が第１キャパシタを含み、リセットサブ回路１０７が第１０トランジスタＭ１０を含む場合、第８トランジスタＭ８はプルアップノードＰＵの電圧の制御下でオン状態を維持し、クロック信号端子ＣＬＫにおいて受信されたローレベル信号を第１信号出力端子ＯＵＴＰＵＴ及び第１キャパシタの第２端子に伝送する。第１キャパシタの第２端子の電圧は、ハイレベル信号の電圧からローレベル信号の電圧に変化し、キャパシタのブートストラップ作用により、第１キャパシタの第１端子の電圧も対応して下降する。第１０トランジスタＭ１０は、リセット信号の制御下でオンになり、第１電圧信号端子ＶＳＳ１において受信された第１電圧信号をプルアップノードＰＵに伝送し、プルアップノードＰＵの電圧をリセットする。

これに基づいて、以下は本開示の実施例に係るゲート駆動回路の駆動方法について全体的に例示的に説明する。以下の記載は、図３Ｂに示すシフトレジスタＲＳを例にとり、図４に示す信号タイミング図に合わせて説明する。ゲート駆動回路における各々のシフトレジスタＲＳは、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、第４トランジスタＭ４、第５トランジスタＭ５、第６トランジスタＭ６、第７トランジスタＭ７、第８トランジスタＭ８、第９トランジスタＭ９、第１０トランジスタＭ１０、第１１トランジスタＭ１１、第１２トランジスタＭ１２、第１３トランジスタＭ１３、第１４トランジスタＭ１４、第１５トランジスタＭ１５、第１６トランジスタＭ１６、第１７トランジスタＭ１７、第１８トランジスタＭ１８、第１９トランジスタＭ１９、第２０トランジスタＭ２０、第２１トランジスタＭ２１及び第１キャパシタＣ１を含み、且つ上記のトランジスタが全てＮ型トランジスタである。第１電圧信号端子ＶＳＳ１によって伝送された第１電圧信号及び第３電圧信号端子ＶＳＳ２によって伝送された第３電圧信号は、ローレベル信号である。ある期間において、第２電圧信号端子ＶＤＤｏによって伝送された第２電圧信号がハイレベル信号であり、第４電圧信号端子ＶＤＤｅによって伝送された第４電圧信号がローレベル信号である場合、ゲート駆動回路の駆動方法は、前記ゲート駆動回路における各々のシフトレジスタＲＳに対して、１フレーム期間にノイズ低減段階Ｓ１、充電段階Ｓ２、出力段階Ｓ３及びリセット段階Ｓ４を有することを含む。

なお、第４電圧信号端子ＶＤＤｅによって伝送された第４電圧信号がローレベル信号であるため、第４電圧信号端子ＶＤＤｅ及び第２プルダウンノードＰＤｅに関連するトランジスタは動作せず、例えば第１１トランジスタＭ１１、第１３トランジスタＭ１３、第１５トランジスタＭ１５、第１７トランジスタＭ１７及び第２０トランジスタＭ２０はオフになり、休止状態に相当するので、以下の駆動方法の説明において、これらのトランジスタについての説明は省略する。

ノイズ低減段階Ｓ１は、以下のことを含む。

ノイズ低減段階Ｓ１において、第２電圧信号のレベルはハイレベルであり、入力信号端子によって伝送された入力信号、リセット信号端子ＲＥＳＥＴによって伝送されたリセット信号のレベルはローレベルであり、クロック信号端子ＣＬＫによって伝送されたクロック信号のレベルはハイレベルであり、プルアップノードＰＵの電位はローレベルである。

第４トランジスタＭ４は、第２電圧信号の制御下でオンになり、第２電圧信号を第１制御ノードＰ１に伝送し、第５トランジスタＭ５は、プルアップノードＰＵの電圧の制御下でオフになるため、第１制御ノードＰ１の電圧は高電圧である。第６トランジスタＭ６は、第１制御ノードＰ１の電圧の制御下でオンになり、第２電圧信号を第１プルダウンノードＰＤｏに伝送し、第７トランジスタＭ７は、プルアップノードＰＵの電圧の制御下でオフになるため、第１プルダウンノードＰＤｏの電圧は高電圧である。

第１トランジスタＭ１は、第１プルダウンノードＰＤｏの電圧の制御下でオンになり、第１電圧信号をプルアップノードＰＵに伝送し、プルアップノードＰＵに対するノイズ低減処理を行う。第９トランジスタＭ９は、第１プルダウンノードＰＤｏの電圧の制御下でオンになり、第３電圧信号を第１信号出力端子ＯＵＴＰＵＴに伝送し、第１信号出力端子ＯＵＴＰＵＴに対するノイズ低減処理を行う。第１９トランジスタＭ１９は、第１プルダウンノードＰＤｏの電圧の制御下でオンになり、第１電圧信号を第２信号出力端子ＯＣに伝送し、第２信号出力端子ＯＣに対するノイズ低減処理を行う。

第２トランジスタＭ２、第３トランジスタＭ３、第８トランジスタＭ８、第１０トランジスタＭ１０、第１８トランジスタＭ１８、及び第２０トランジスタＭ２０は全てオフ状態にある。

充電段階Ｓ２は、以下のことを含む。

充電段階において、第２電圧信号のレベルはハイレベルであり、入力信号端子によって伝送された入力信号のレベルはハイレベルであり、リセット信号端子ＲＥＳＥＴによって伝送されたリセット信号のレベルはローレベルであり、クロック信号端子ＣＬＫによって伝送されたクロック信号のレベルはローレベルである。

第２トランジスタＭ２は、入力信号の制御下でオンになり、入力信号をプルアップノードＰＵに伝送し、プルアップノードＰＵを充電し、プルアップノードＰＵの電位を上昇させる。

第３トランジスタＭ３は、入力信号の制御下でオンになり、第１電圧信号を第１プルダウンノードＰＤｏに伝送し、第１プルダウンノードＰＤｏの電位を下降させる。

第１トランジスタＭ１は、第１プルダウンノードＰＤｏの電圧の制御下でオフになり、プルアップノードＰＵを十分に充電させることができるように、第１電圧信号をプルアップノードＰＵに伝送することを停止する。

第８トランジスタＭ８は、プルアップノードＰＵの電圧の制御下でオンになり、クロック信号のローレベル信号を第１信号出力端子ＯＵＴＰＵＴ及び第１キャパシタの第２端子に伝送する。第１８トランジスタＭ１８は、プルアップノードＰＵの電圧の制御下でオンになり、クロック信号のローレベル信号を第２信号出力端子ＯＣに伝送する。

第１キャパシタは、プルアップノードＰＵの電圧を貯蔵し、第１キャパシタの第１端子の電圧は、プルアップノードＰＵの電圧であり、第２端子の電圧は、クロック信号のローレベル信号の電圧である。

また、第４トランジスタＭ４は、第２電圧信号の制御下でオンになり、第５トランジスタＭ５は、プルアップノードＰＵの電圧の制御下でオンになり、第１制御ノードＰ１の電位はローレベルに下降し、第６トランジスタＭ６は第１制御ノードＰ１の電圧の制御下でオフになり、第７トランジスタＭ７はプルアップノードＰＵの電圧の制御下でオンになり、第１プルダウンノードＰＤｏの電位はローレベルに下降される。第９トランジスタＭ９及び第１９トランジスタＭ１９は、いずれも第１プルダウンノードＰＤｏの制御下でオフになり、第１信号出力端子ＯＵＴＰＵＴ及び第２号出力端子ＯＣに対するノイズ低減を停止する。

出力段階Ｓ３は、以下のことを含む、

出力段階で、第２電圧信号のレベルはハイレベルであり、入力信号端子によって伝送された入力信号のレベル及びリセット信号端子ＲＥＳＥＴによって伝送されたリセット信号のレベルはローレベルであり、クロック信号端子ＣＬＫによって伝送されたクロック信号のレベルはハイレベルである。

第１キャパシタはプルアップノードＰＵを放電し、第８トランジスタＭ８は、プルアップノードＰＵの電圧の制御下でオン状態を持続し、クロック信号のハイレベル信号を第１信号出力端子ＯＵＴＰＵＴ及び第１キャパシタの第２端子に伝送する。第１８トランジスタＭ１８は、プルアップノードＰＵの電圧の制御下でオン状態を持続し、クロック信号のハイレベル信号を第２信号出力端子ＯＣに伝送する。

第１キャパシタの第２端子の電圧は、クロック信号のローレベル信号の電圧からハイレベル信号の電圧に上昇し、キャパシタのブートストラップ作用下で、第１キャパシタの第１端子の電圧電圧が上昇し、これにより、プルアップノードＰＵの電圧がさらに上昇する。

また、第４トランジスタＭ４は、第２電圧信号の制御下でオンになり、第５トランジスタＭ５は、プルアップノードＰＵの電圧の制御下でオンになり、第１制御ノードＰ１の電位はローレベルのままであり、第６トランジスタＭ６は第１制御ノードＰ１の電圧の制御下でオフになり、第７トランジスタＭ７はプルアップノードＰＵの電圧の制御下でオンになり、第１プルダウンノードＰＤｏの電位はローレベルのままである。第９トランジスタＭ９及び第１９トランジスタＭ１９は、いずれも第１プルダウンノードＰＤｏの制御下でオフ状態を維持し、第１信号出力端子ＯＵＴＰＵＴ及び第２号出力端子ＯＣに対するノイズ低減を停止する。

リセット段階Ｓ４は、以下のことを含む。

本開示では、図４に示すように、リセット段階Ｓ４において、第２電圧信号のレベルはハイレベルであり、入力信号端子によって伝送された入力信号のレベルはローレベルであり、クロック信号端子ＣＬＫによって伝送されたクロック信号のレベルはハイレベルとローレベルとの間で変化する。リセット信号端子ＲＥＳＥＴによって伝送されたリセット信号のレベルは、期間Ｓ４２ではハイレベルである。

リセット段階Ｓ４の初期期間Ｓ４１において、クロック信号のレベルはローレベルにプルダウンされ、第８トランジスタＭ８は、プルアップノードＰＵの電圧の制御下でオン状態を持続し、クロック信号のローレベル信号を第１信号出力端子ＯＵＴＰＵＴ及び第１キャパシタの第２端子に伝送する。第１８トランジスタＭ１８は、プルアップノードＰＵの電圧の制御下でオン状態を持続し、クロック信号のローレベル信号を第２信号出力端子ＯＣに伝送する。

第１キャパシタの第２端子の電圧は、クロック信号のハイレベル信号の電圧からローレベル信号の電圧に下降し、キャパシタのブートストラップ作用下で、第１キャパシタの第１端子の電圧が下降し、これにより、プルアップノードＰＵの電圧が充電段階の電位に下降する。

第４トランジスタＭ４は、第２電圧信号の制御下でオンになり、第５トランジスタＭ５は、プルアップノードＰＵの電圧の制御下でオンになり、第１制御ノードＰ１の電位はローレベルのままであり、第６トランジスタＭ６は第１制御ノードＰ１の電圧の制御下でオフになり、第７トランジスタＭ７はプルアップノードＰＵの電圧の制御下でオンになり、第１プルダウンノードＰＤｏの電位はローレベルのままである。第９トランジスタＭ９及び第１９トランジスタＭ１９は、いずれも第１プルダウンノードＰＤｏの制御下でオフ状態を維持し、第１信号出力端子ＯＵＴＰＵＴ及び第２信号出力端子ＯＣに対するノイズ低減を停止する。

リセット段階Ｓ４の初期期間Ｓ４１の後、期間Ｓ４２において、リセット信号がハイレベルに上昇し、第１０トランジスタＭ１０は、リセット信号の制御下でオンになり、第１電圧信号をプルアップノードＰＵに伝送し、プルアップノードＰＵの電位を下降させる。

第８トランジスタＭ８は、プルアップノードＰＵの電圧の制御下でオフになり、クロック信号のハイレベル信号を、第１信号出力端子ＯＵＴＰＵＴ及び第１キャパシタの第２端子に伝送することを停止する。第１８トランジスタＭ１８は、プルアップノードＰＵの電圧の制御下でオフになり、クロック信号のハイレベル信号を第２信号出力端子ＯＣに伝送することを停止する。

第４トランジスタＭ４は、第２電圧信号の制御下でオンになり、第２電圧信号を第１制御ノードＰ１に伝送し、第５トランジスタＭ５は、プルアップノードＰＵの電圧の制御下でオフになるため、第１制御ノードＰ１の電圧は高電圧である。第６トランジスタＭ６は、第１制御ノードＰ１の電圧の制御下でオンになり、第２電圧信号を第１プルダウンノードＰＤｏに伝送し、第７トランジスタＭ７は、プルアップノードＰＵの電圧の制御下でオフになるため、第１プルダウンノードＰＤｏの電圧は高電圧である。

第１トランジスタＭ１は、第１プルダウンノードＰＤｏの電圧の制御下でオンになり、第１電圧信号をプルアップノードＰＵに伝送し、プルアップノードＰＵに対するノイズ低減処理を行う。第９トランジスタＭ９は、第１プルダウンノードＰＤｏの電圧の制御下でオンになり、第３電圧信号を第１信号出力端子ＯＵＴＰＵＴに伝送し、第１信号出力端子ＯＵＴＰＵＴに対するノイズ低減処理を行う。第１９トランジスタＭ１９は、第１プルダウンノードＰＤｏの電圧の制御下でオンになり、第１電圧信号を第２信号出力端子ＯＣに伝送し、第２信号出力端子ＯＣに対するノイズ低減処理を行う。

なお、上記の実施例におけるトランジスタのオンとオフの過程は、何れも全てのトランジスタがＮ型トランジスタであり、第１電圧信号端子ＶＳＳ１と第３電圧信号端子ＶＳＳ２がローレベル電圧端子であり、第２電圧信号端子ＶＤＤｏがハイレベル電圧端子である例を挙げて説明している。全てのトランジスタがＰ型である場合、図４における各制御信号、第１電圧信号、第２電圧信号を反転する必要がある。

ゲート駆動回路が適用される表示装置は、例えば液晶表示装置である。液晶表示装置は、液晶表示パネルとプリント回路板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ、ＰＣＢ）を含み、液晶表示パネルは、ゲート駆動回路、ソース電極駆動回路及び複数の画素ユニットを含む。画像を表示する時、画素ユニットにおいて、画素電極と共通電極に電荷が蓄積され、画素電極と共通電極との間に電界を形成させ、液晶を偏向駆動する。表示装置がシャットダウンされるとき、これらの蓄積された電荷は、対応する画素を異なる階調にすることにより、表示装置の表示画面に残像現象を発生させる。

シャットダウン時の残像の問題を解決するために、通常、表示装置のシャットダウン前にＸｏｎ機能をオンにし、即ち、プリント回路基板のＶＧＬ電圧端子とＶＧＨ電圧端子を短絡させ、ゲート駆動回路によって出力されるゲート走査信号をすべてハイレベルにすることで、ハイレベルのゲート走査信号を複数のゲート線に伝送し、これにより、画素ユニット内の薄膜トランジスタをオンさせ、画素ユニットを高速に放電させて残像を除去する。

即ち、ゲート駆動回路について、その駆動方法は、前記ゲート駆動回路が適用される表示装置がシャットダウンされる前に、当該ゲート駆動回路０１に含まれる全てのシフトレジスタＲＳによって出力されるゲート走査信号を上げる動作をさらに備える。

関連技術において、ゲート駆動回路は、図１に示すような複数のシフトレジスタを含み、このゲート駆動回路のカスケード接続方式は下記の通りである：第１段シフトレジスタの信号入力端子ＩＮＰＵＴはスタート信号端子ＳＴＶに結合され、第１段シフトレジスタ以外の任意段のシフトレジスタの信号入力端子ＩＮＰＵＴは、当該段のシフトレジスタの前段のシフトレジスタの信号出力端子に結合され、最終段のシフトレジスタ以外の任意段のシフトレジスタのリセット信号端子ＲＥＳＥＴは、当該段のシフトレジスタの次段のシフトレジスタの信号出力端子に結合され、最終段のシフトレジスタのリセット信号端子ＲＥＳＥＴは、別途設けられたリセット信号を出力するための信号端子、または、スタート信号端子ＳＴＶに結合される。シャットダウンの前に、このゲート駆動回路が備える全てのシフトレジスタによって出力されるゲート走査信号を上げて、全てハイレベルのゲート走査信号を出力させるためには、図８に示すように、全てのアレイ基板行駆動（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ、ＧＯＡ）信号をすべて上げる必要があり、これにより、各々のシフトレジスタによって出力されるゲート走査信号の電圧はいずれもハイレベルになる。シャットダウンの時に、すべてのＧＯＡ信号もグランドに下げる。

ここで、ＧＯＡ信号は、スタート信号端子ＳＴＶによって伝送されたスタート信号、第１電圧信号端子ＶＳＳ１によって伝送された第１電圧信号、第２電圧信号端子ＶＤＤｏによって伝送された第２電圧信号、クロック信号端子ＣＬＫによって伝送されたクロック信号、及び初期化信号端子ＳＴＶ０によって伝送された初期化信号を含み、入力信号端子によって伝送された入力信号及びリセット信号端子ＲＥＳＥＴによって伝送されたリセット信号を含まない（シフトレジスタＲＳの入力信号端子及びリセット信号端子ＲＥＳＥＴは、隣接するシフトレジスタＲＳとカスケード接続の関係があるため、入力信号及びリセット信号は内部信号に属し、ＧＯＡ信号には含まない）。

ＧＯＡ信号が全て上げられた場合、シフトレジスタにおいて、プルアップノードＰＵの電圧とプルダウンノードＰＤの電圧は全て上げられ、これにより、トランジスタＴ９はプルダウンノードＰＤの制御下でオンになり、ハイレベルのクロック信号を信号出力端子に伝送し、トランジスタＴ１０はプルダウンノードＰＤの制御下でオンになり、ハイレベルの第１電圧信号を信号出力端子に伝送し、各々のシフトレジスタＲＳによって出力されるゲート走査信号の電圧を全てハイレベルにすることを実現する。

しかしながら、ＧＯＡ信号が全て上げられた場合、シフトレジスタにおいて、プルアップノードＰＵの電圧が上げられた後、プルアップノードＰＵの電荷を放電できず、即ち、プルアップノードＰＵに電荷が残留することになる。これにより、プルアップノードＰＵに結合されたトランジスタ、例えばトランジスタＴ２、トランジスタＴ３等がストレス（Ｓｔｒｅｓｓ）状態になり、その電気的特性に影響を与え、トランジスタの寿命が低下する。

これに基づいて、幾つかの実施例において、本開示の実施例に係る図２Ｂ及び図３Ｂに示すようなシフトレジスタＲＳ及び図６Ｂに示すようなゲート駆動回路０１に基づいて、即ち、シフトレジスタＲＳが初期化サブ回路１１５、第１プルダウン制御サブ回路１０４、第１出力サブ回路１０５、第２ノイズ低減サブ回路１０６、第２出力サブ回路１１２、第５ノイズ低減サブ回路１１３をさらに備え、且つシフトレジスタＲＳ間のカスケード接続方式が図６Ｂに示すようなカスケード接続方式である場合、当該ゲート駆動回路０１に含まれる全てのシフトレジスタＲＳによって出力されるゲート走査信号を上げる動作は、以下のことを含む。

図９Ａに示すように、第１電圧信号端子ＶＳＳ１によって出力される第１電圧信号及びスタート信号端子ＳＴＶによって出力されるスタート信号をグランドにプルダウンし、初期化信号端子ＳＴＶ０によって出力される初期化信号、第２電圧信号端子ＶＤＤｏによって出力される第２電圧信号、第３電圧信号端子ＶＳＳ２によって出力される第３電圧信号及びクロック信号端子ＣＬＫによって出力されるクロック信号をそれぞれ上げること。上記の信号に対して上記のように動作した後、ゲート駆動回路０１内の各々のシフトレジスタの具体的な動作は以下の通りである。

図２Ｂ及び図３Ｂに示すように、初期化信号の制御下で、初期化サブ回路１１５がオンになり、第１電圧信号をプルアップノードＰＵに伝送して、プルアップノードＰＵの電圧を接地電圧にすること。

第１プルダウン制御サブ回路１０４が、第２電圧信号とプルアップノードＰＵの電圧に応答して、第２電圧信号を第１プルダウンノードＰＤｏに伝送して、第１プルダウンノードＰＤｏの電圧を上昇させること。

第１プルダウンノードＰＤｏの電圧の制御下で、第２ノイズ低減サブ回路１０６がオンになり、第３電圧信号を第１信号出力端子ＯＵＴＰＵＴに伝送して、前記第１信号出力端子ＯＵＴＰＵＴによって出力されるゲート走査信号の電圧を上昇させること。

第１プルダウンノードＰＤｏの電圧の制御下で、第１ノイズ低減サブ回路１０１がオンになり、第１電圧信号を前記プルアップノードＰＵに伝送して、プルアップノードＰＵの電圧を接地電圧にすること。第１プルダウンノードＰＤｏの電圧の制御下で、前記第５ノイズ低減サブ回路１１３がオンになり、前記第１電圧信号を第２信号出力端子ＯＣに伝送し、前記第２信号出力端子ＯＣによって出力される信号の電圧を接地電圧にすること。

こうして、第１段シフトレジスタＲＳ１は、信号入力端子ＩＮＰＵＴがスタート信号端子ＳＴＶに結合され、スタート信号端子ＳＴＶによって出力されるスタート信号がグランドにプルダウンされるため、入力サブ回路１０２は、スタート信号の制御下でオフになり、プルアップノードＰＵを充電しない。第１段シフトレジスタＲＳ１以外の他のシフトレジスタＲＳについては、信号入力端子ＩＮＰＵＴが前段のシフトレジスタＲＳの第２信号出力端子に結合され、前段のシフトレジスタＲＳの第２信号出力端子ＯＣによって出力される信号（以下、第２出力信号と略称する）の電圧が接地電圧であるため、入力サブ回路１０２は第２出力信号の制御下でオフになり、プルアップノードＰＵを充電しない。こうして、プルアップノードＰＵの電位は上げられず、かつ、第１ノイズ低減サブ回路１０１及び初期化サブ回路１１５はいずれもプルアップノードＰＵの電圧を接地電圧にすることができ、これにより、プルアップノードＰＵに電荷が残留することがない。

上記駆動方法において、図２Ｂ及び図３Ｂに示すようなシフトレジスタＲＳと図６Ｂに示すようなゲート駆動回路を基づいて、各々のシフトレジスタＲＳにおいて、第１信号出力端子ＯＵＴＰＵＴと接続関係のあるサブ回路とプルアップノードＰＵと接続関係のあるサブ回路とを、それぞれ異なる電圧信号端子に結合し、即ち、第１信号出力端子ＯＵＴＰＵＴと接続関係のある第２ノイズ低減サブ回路１０６を第３電圧信号端子ＶＳＳ２に結合し、プルアップノードＰＵと接続関係のある第１ノイズ低減サブ回路１０１を第１電圧信号端子ＶＳＳ１に結合する。こうして、第１電圧信号端子ＶＳＳ１によって出力される第１電圧信号と第３電圧信号端子ＶＳＳ２によって出力される第３電圧信号とについて異なる電圧変化に設定することができる。

また、２つの信号出力端子を設け、第１信号出力端子ＯＵＴＰＵＴをゲート走査信号の出力に用い、第２信号出力端子ＯＣを、カスケード接続されたシフトレジスタＲＳに第２出力信号を出力すること用いることにより、第１信号出力端子ＯＵＴＰＵＴと第２信号出力端子ＯＣによって出力される信号は互いに影響を与えないようになる。こうして、表示装置がシャットダウンされる前にＸｏｎ機能をオンにする場合、全てのシフトレジスタＲＳによって出力されるゲート走査信号も上げられ、シャットダウン時の残像現象を解決するとともに、Ｘｏｎ機能をオンにした時にシフトレジスタＲＳのプルアップノードＰＵに電荷残留の現象が現れることを回避することもでき、シフトレジスタＲＳの各薄膜トランジスタの電気的特性が影響されないことを保証し、ゲート駆動回路の信頼性を向上させる。

幾つかの例において、図３Ｂに示すように、第１ノイズ低減サブ回路１０１が第１トランジスタＭ１を含み、入力サブ回路１０２が第２トランジスタＭ２を含み、第１プルダウンサブ回路１０３が第３トランジスタＭ３を含み、第１プルダウン制御サブ回路１０４が第４トランジスタＭ４、第５トランジスタＭ５、第６トランジスタＭ６、第７トランジスタＭ７及び第１制御ノードＰ１を含み、第１出力サブ回路１０５が第８トランジスタＭ８を含み、第２出力サブ回路１１２が第１８トランジスタＭ１８を含み、第２ノイズ低減サブ回路１０６が第９トランジスタＭ９を含み、第５ノイズ低減サブ回路１１３が第１９のトランジスタＭ１９を含み、初期化サブ回路１１５が第２１トランジスタＭ２１を含み、且つ各トランジスタがＮ型トランジスタである場合、上記駆動方法において、当該ゲート駆動回路に含まれる全てのシフトレジスタＲＳによって出力されるゲート走査信号を上げる動作は、以下のことを含む。

第１電圧信号端子ＶＳＳ１によって出力される第１電圧信号及びスタート信号端子ＳＴＶによって出力されるスタート信号をグランドにプルダウンし、初期化信号端子ＳＴＶ０によって出力される初期化信号、第２電圧信号端子ＶＤＤｏによって出力される第２電圧信号、第３電圧信号端子ＶＳＳ２によって出力される第３電圧信号及びクロック信号端子ＣＬＫによって出力されるクロック信号をそれぞれ上げる。

第２１トランジスタＭ２１は、初期化信号の制御下でオンになり、第１電圧信号をプルアップノードＰＵに伝送し、プルアップノードＰＵの電位を下げる。

第４トランジスタＭ４は、第２電圧信号の制御下でオンになり、第２電圧信号を第１制御ノードＰ１に伝送し、第５トランジスタＭ５は、プルアップノードＰＵの電圧の制御下でオフになり、第１制御ノードＰ１の電位は高電位になる。第６トランジスタＭ６は、第１制御ノードＰ１の電圧の制御下でオンになり、第２電圧信号を第１プルダウンノードＰＤｏに伝送し、第７トランジスタＭ７は、プルアップノードＰＵの電圧の制御下でオフになり、第１プルダウンノードＰＤｏの電位を高電位に上げる。

第９トランジスタＭ９は、第１プルダウンノードＰＤｏの電圧の制御下でオンになり、第３電圧信号を第１信号出力端子ＯＵＴＰＵＴに伝送し、これにより前記第１信号出力端子ＯＵＴＰＵＴによって出力されるゲート走査信号の電圧を上げる。

第１トランジスタＭ１は、第１プルダウンノードＰＤｏの電圧の制御下でオンになり、第１電圧信号をプルアップノードＰＵに伝送し、これにより、プルアップノードＰＵの電圧を接地電圧にする。

第１９トランジスタＭ１９は、第１プルダウンノードＰＤｏの電圧の制御下でオンになり、第１電圧信号を第２信号出力端子ＯＣに伝送し、これにより第２信号出力端子ＯＣによって出力される第２出力信号の電圧を接地電圧にする。

第１段シフトレジスタＲＳ１について、第２トランジスタＭ２は、スタート信号の制御下でオフになり、プルアップノードＰＵを充電しない。第２段シフトレジスタＲＳ２～第ｎ段シフトレジスタＲＳｎについて、第２トランジスタＭ２は、入力信号（この入力信号は、前段のシフトレジスタＲＳの第２出力信号である）の制御下でオフになり、プルアップノードＰＵを充電しない。

他の幾つかの実施例において、本開示の実施例に係る図２Ｂ及び図３Ｂに示すようなシフトレジスタＲＳ及び図６Ｂに示すようなゲート駆動回路０１に基づいて、即ち、シフトレジスタＲＳが初期化サブ回路１１５、第１プルダウン制御サブ回路１０４、第１出力サブ回路１０５、第２ノイズ低減サブ回路１０６、第２出力サブ回路１１２、第５ノイズ低減サブ回路１１３をさらに備え、且つシフトレジスタＲＳ間のカスケード接続方式が図６Ｂに示すようなカスケード接続方式である場合、当該ゲート駆動回路に含まれる全てのシフトレジスタＲＳによって出力されるゲート走査信号を上げる動作は、以下のことを含む。

図９Ｂに示すように、第１電圧信号端子ＶＳＳ１によって出力される第１電圧信号、スタート信号端子ＳＴＶによって出力されるスタート信号及び初期化信号端子ＳＴＶ０によって出力される初期化信号をグランドにプルダウンし、第２電圧信号端子ＶＤＤｏによって出力される第２電圧信号、第３電圧信号端子ＶＳＳ２によって出力される第３電圧信号及びクロック信号端子ＣＬＫによって出力されるクロック信号をそれぞれ上げること。上記の信号に対して上記のように動作した後、ゲート駆動回路０１内の各々のシフトレジスタの具体的な動作は以下の通りである。

前記初期化信号の制御下で、前記初期化サブ回路１１５がオフになること。

なお、この時に初期化サブ回路１１５がオフになり、第１電圧信号をプルアップノードＰＵに伝送できなくても、その過程において如何なるサブ回路もプルアップノードＰＵを充電する動作がないため、プルアップノードＰＵの電位はローレベルのままである。

第１プルダウン制御サブ回路１０４が、第２電圧信号とプルアップノードＰＵの電圧に応答して、第２電圧信号を第１プルダウンノードＰＤｏに伝送して、第１プルダウンノードＰＤｏの電圧を上昇させること。

第１プルダウンノードＰＤｏの電圧の制御下で、第２ノイズ低減サブ回路１０６がオンになり、第３電圧信号を第１信号出力端子ＯＵＴＰＵＴに伝送して、第１信号出力端子ＯＵＴＰＵＴによって出力されるゲート走査信号の電圧を上昇させること。

第１プルダウンノードＰＤｏの電圧の制御下で、第１ノイズ低減サブ回路１０１がオンになり、第１電圧信号を前記プルアップノードＰＵに伝送して、プルアップノードＰＵの電圧を接地電圧にすること。第１プルダウンノードＰＤｏの電圧の制御下で、第５ノイズ低減サブ回路１１３がオンになり、第１電圧信号を第２信号出力端子ＯＣに伝送し、第２信号出力端子ＯＣによって出力される信号の電圧を接地電圧にすること。

こうして、第１段シフトレジスタＲＳ１は、信号入力端子ＩＮＰＵＴがスタート信号端子ＳＴＶに結合され、スタート信号端子ＳＴＶによって出力されるスタート信号がグランドにプルダウンされるため、入力サブ回路１０２は、スタート信号の制御下でオフになり、プルアップノードＰＵを充電しない。第１段シフトレジスタＲＳ１以外の他のシフトレジスタＲＳについては、信号入力端子ＩＮＰＵＴが前段のシフトレジスタＲＳの第２信号出力端子に結合され、前段のシフトレジスタＲＳの第２信号出力端子ＯＣによって出力される信号（以下、第２出力信号と略称する）の電圧が接地電圧であるため、入力サブ回路１０２は第２出力信号の制御下でオフになり、プルアップノードＰＵを充電しない。こうして、プルアップノードＰＵの電位は上げられることがなく、かつ、第１ノイズ低減サブ回路１０１はプルアップノードＰＵの電圧を接地電圧にすることができ、これにより、プルアップノードＰＵには電荷残留の現象が生じない。

上記駆動方法において、図２Ｂ及び図３Ｂに示すようなシフトレジスタＲＳと図６Ｂに示すようなゲート駆動回路を基づいて、各々のシフトレジスタＲＳにおいて、第１信号出力端子ＯＵＴＰＵＴと接続関係のあるサブ回路と、プルアップノードＰＵと接続関係のあるサブ回路とを、異なる電圧信号端子にそれぞれ結合し、即ち、第１信号出力端子ＯＵＴＰＵＴと接続関係のある第２ノイズ低減サブ回路１０６を第３電圧信号端子ＶＳＳ２に結合し、プルアップノードＰＵと接続関係のある第１ノイズ低減サブ回路１０１を第１電圧信号端子ＶＳＳ１に結合することにより、第１電圧信号端子ＶＳＳ１によって出力される第１電圧信号と第３電圧信号端子ＶＳＳ２によって出力される第３電圧信号とについて異なる電圧変化に設定することができる。

また、２つの信号出力端子を設け、第１信号出力端子ＯＵＴＰＵＴをゲート走査信号の出力に用い、第２信号出力端子ＯＣを、カスケード接続されたシフトレジスタＲＳに第２出力信号を出力するように用いることにより、第１信号出力端子ＯＵＴＰＵＴと第２信号出力端子ＯＣによって出力される信号は互いに影響を与えないようになる。こうして、表示装置がシャットダウンされる前にＸｏｎ機能をオンにする時、全てのシフトレジスタＲＳによって出力されるゲート走査信号も上げられ、シャットダウン時の残像現象を解決するとともに、Ｘｏｎ機能をオンにした時にシフトレジスタＲＳのプルアップノードＰＵに電荷残留の現象が現れることを回避することもでき、これにより、シフトレジスタＲＳの各薄膜トランジスタの電気的特性が影響されないことを保証し、ゲート駆動回路の信頼性を向上させる。

幾つかの例示において、図３Ｂに示すように、第１ノイズ低減サブ回路１０１が第１トランジスタＭ１を含み、入力サブ回路１０２が第２トランジスタＭ２を含み、第１プルダウンサブ回路１０３が第３トランジスタＭ３を含み、第１プルダウン制御サブ回路１０４が第４トランジスタＭ４、第５トランジスタＭ５、第６トランジスタＭ６、第７トランジスタＭ７及び第１制御ノードＰ１を含み、第１出力サブ回路１０５が第８トランジスタＭ８を含み、第２出力サブ回路１１２が第１８トランジスタＭ１８を含み、第２ノイズ低減サブ回路１０６が第９トランジスタＭ９を含み、第５ノイズ低減サブ回路１１３が第１９のトランジスタＭ１９を含み、初期化サブ回路１１５が第２１トランジスタＭ２１を含み、且つ各トランジスタがＮ型トランジスタである場合、上記駆動方法において、当該ゲート駆動回路に含まれる全てのシフトレジスタＲＳによって出力されるゲート走査信号を上げる動作は、以下のことを含む。

第１電圧信号端子ＶＳＳ１によって出力される第１電圧信号、スタート信号端子ＳＴＶによって出力されるスタート信号及び初期化信号端子ＳＴＶ０によって出力される初期化信号をグランドにプルダウンし、第２電圧信号端子ＶＤＤｏによって出力される第２電圧信号、第３電圧信号端子ＶＳＳ２によって出力される第３電圧信号及びクロック信号端子ＣＬＫによって出力されるクロック信号をそれぞれ上げる。

前記初期化信号の制御下で、第２１トランジスタＭ２１はオフになる。

如何なるトランジスタもプルアップノードＰＵを充電していないため、この時にプルアップノードＰＵの電位はローレベルである。

第４トランジスタＭ４は、第２電圧信号の制御下でオンになり、第２電圧信号を第１制御ノードＰ１に伝送し、第５トランジスタＭ５は、プルアップノードＰＵの電圧の制御下でオフになり、第１制御ノードＰ１の電位を高電位にする。

第６トランジスタＭ６は、第１制御ノードＰ１の電圧の制御下でオンになり、第２電圧信号を第１プルダウンノードＰＤｏに伝送し、第７トランジスタＭ７は、プルアップノードＰＵの電圧の制御下でオフになり、第１プルダウンノードＰＤｏの電位を高電位に上げる。

第９トランジスタＭ９は、第１プルダウンノードＰＤｏの電圧の制御下でオンになり、第３電圧信号を第１信号出力端子ＯＵＴＰＵＴに伝送し、これにより前記第１信号出力端子ＯＵＴＰＵＴによって出力されるゲート走査信号の電圧を上げる。

第１トランジスタＭ１は、第１プルダウンノードＰＤｏの電圧の制御下でオンになり、第１電圧信号をプルアップノードＰＵに伝送し、これにより、プルアップノードＰＵの電圧を接地電圧にする。

第１９トランジスタＭ１９は、第１プルダウンノードＰＤｏの電圧の制御下でオンになり、第１電圧信号を第２信号出力端子ＯＣに伝送し、これにより第２信号出力端子ＯＣによって出力される第２出力信号の電圧を接地電圧にする。

第１段シフトレジスタＲＳ１について、第２トランジスタＭ２は、スタート信号の制御下でオフになり、プルアップノードＰＵを充電しない。第２段シフトレジスタＲＳ２～第ｎ段シフトレジスタＲＳｎについて、第２トランジスタＭ２は、入力信号（この入力信号は、前段のシフトレジスタＲＳの第２出力信号である）の制御下でオフになり、プルアップノードＰＵを充電しない。

上記は本開示の具体的な実施形態に過ぎないが、本開示の保護範囲はこれに限定されず、いかなる当業者が本開示の技術的範囲内に想到できる変更又は置換は、すべて本開示の技術的範囲内に包含するものである。従って、本開示の保護範囲は、特許請求の範囲に記載された保護範囲を準拠するものとする。

Claims (18)

1. プルアップノード、第１プルダウンノード、入力サブ回路、第１ノイズ低減サブ回路、及び第１プルダウンサブ回路を備えるシフトレジスタを含む、ゲート駆動回路の駆動方法であって、
   前記第１ノイズ低減サブ回路は、前記プルアップノード、前記第１プルダウンノード、及び第１電圧信号端子にそれぞれ結合され、
   前記入力サブ回路は、前記プルアップノード及び信号入力端子にそれぞれ結合され、
   前記駆動方法は、前記ゲート駆動回路におけるシフトレジスタに対して、１フレーム期間にノイズ低減段階と充電段階とを有することを含み、
   前記ノイズ低減段階は、
   前記第１プルダウンノードの電圧の制御下で、前記第１ノイズ低減サブ回路がオンになり、前記第１電圧信号端子において受信された第１電圧信号を前記プルアップノードに伝送することを含み、
   前記充電段階は、
   前記信号入力端子によって伝送された入力信号の制御下で、前記入力サブ回路がオンになり、前記信号入力端子において受信された入力信号を前記プルアップノードに伝送することと、
   前記入力信号の制御下で、前記第１プルダウンサブ回路がオンになり、前記第１電圧信号端子において受信された第１電圧信号を前記第１プルダウンノードに伝送することと、
   前記第１プルダウンノードに伝送された第１電圧信号の電圧の制御下で、前記第１ノイズ低減サブ回路がオフになり、前記第１電圧信号端子において受信された第１電圧信号を前記プルアップノードに伝送することを停止することと、を含み、
   前記ゲート駆動回路が適用される表示装置がシャットダウンされる前に、当該ゲート駆動回路に含まれる全てのシフトレジスタによって出力されるゲート走査信号を上げる動作をさらに備え、
   ここで、前記シフトレジスタがリセットサブ回路、初期化サブ回路、第１プルダウン制御サブ回路、第１出力サブ回路、第２ノイズ低減サブ回路、第２出力サブ回路、及び第５ノイズ低減サブ回路をさらに備える場合、前記リセットサブ回路は、前記プルアップノード、前記第１電圧信号端子、及びリセット信号端子にそれぞれ結合され、前記初期化サブ回路は、前記プルアップノード、初期化信号端子、及び前記第１電圧信号端子にそれぞれ結合され、前記第１プルダウン制御サブ回路は、前記第１電圧信号端子、第２電圧信号端子、前記プルアップノード、及び前記第１プルダウンノードにそれぞれ結合され、前記第１出力サブ回路は、クロック信号端子、前記プルアップノード、及び第１信号出力端子にそれぞれ結合され、前記第２ノイズ低減サブ回路は、前記第１プルダウンノード、第３電圧信号端子、及び前記第１信号出力端子にそれぞれ結合され、前記第２出力サブ回路は、前記プルアップノード、前記クロック信号端子、及び第２信号出力端子にそれぞれ結合され、前記第５ノイズ低減サブ回路は、前記第１プルダウンノード、前記第１電圧信号端子、及び前記第２信号出力端子にそれぞれ結合され、
   第１段シフトレジスタの信号入力端子は、スタート信号端子に結合され、
   前記第１段シフトレジスタ以外の任意段のシフトレジスタの信号入力端子は、当該段のシフトレジスタの前段のシフトレジスタの第２信号出力端子に結合され、
   最終段のシフトレジスタ以外の任意段のシフトレジスタのリセット信号端子は、当該段のシフトレジスタの次段のシフトレジスタの第２信号出力端子に結合され、
   前記最終段のシフトレジスタのリセット信号端子は、別途設けられたリセット信号を出力するための信号端子に結合され、または、前記スタート信号端子に結合され、
   各段のシフトレジスタの第１信号出力端子は、１本のゲート線に結合され、
   前記ゲート駆動回路に含まれる全てのシフトレジスタによって出力されるゲート走査信号を上げる動作は、
   前記第１電圧信号端子によって出力される第１電圧信号及び前記スタート信号端子によって出力されるスタート信号をグランドにプルダウンし、前記初期化信号端子によって出力される初期化信号、前記第２電圧信号端子によって出力される第２電圧信号、前記第３電圧信号端子によって出力される第３電圧信号、及び前記クロック信号端子によって出力されるクロック信号をそれぞれ上げることと、
   前記初期化信号の制御下で、前記初期化サブ回路がオンになり、前記第１電圧信号を前記プルアップノードに伝送して、前記プルアップノードの電圧を接地電圧にすることと、
   前記第１プルダウン制御サブ回路が、前記第２電圧信号と前記プルアップノードの接地電圧に応答して、前記第２電圧信号を前記第１プルダウンノードに伝送して、前記第１プルダウンノードの電圧を上昇させることと、
   前記第１プルダウンノードの電圧の制御下で、前記第２ノイズ低減サブ回路がオンになり、前記第３電圧信号を前記第１信号出力端子に伝送し、前記第１信号出力端子によって出力されるゲート走査信号の電圧を上昇させることと、
   前記第１プルダウンノードの電圧の制御下で、前記第１ノイズ低減サブ回路がオンになり、前記第１電圧信号を前記プルアップノードに伝送して、前記プルアップノードの電圧を前記接地電圧にすることと、
   前記第１プルダウンノードの電圧の制御下で、前記第５ノイズ低減サブ回路がオンになり、前記第１電圧信号を前記第２信号出力端子に伝送し、前記第２信号出力端子によって出力される信号の電圧を前記接地電圧にすることと、を含む、
   ゲート駆動回路の駆動方法。
2. プルアップノード、第１プルダウンノード、入力サブ回路、第１ノイズ低減サブ回路、及び第１プルダウンサブ回路を備えるシフトレジスタを含むゲート駆動回路の駆動方法であって、
   前記第１ノイズ低減サブ回路は、前記プルアップノード、前記第１プルダウンノード、及び第１電圧信号端子にそれぞれ結合され、
   前記入力サブ回路は、前記プルアップノード及び信号入力端子にそれぞれ結合され、
   前記駆動方法は、前記ゲート駆動回路におけるシフトレジスタに対して、１フレーム期間にノイズ低減段階と充電段階とを有することを含み、
   前記ノイズ低減段階は、
   前記第１プルダウンノードの電圧の制御下で、前記第１ノイズ低減サブ回路がオンになり、前記第１電圧信号端子において受信された第１電圧信号を前記プルアップノードに伝送することを含み、
   前記充電段階は、
   前記信号入力端子によって伝送された入力信号の制御下で、前記入力サブ回路がオンになり、前記信号入力端子において受信された入力信号を前記プルアップノードに伝送することと、
   前記入力信号の制御下で、前記第１プルダウンサブ回路がオンになり、前記第１電圧信号端子において受信された第１電圧信号を前記第１プルダウンノードに伝送することと、
   前記第１プルダウンノードに伝送された第１電圧信号の電圧の制御下で、前記第１ノイズ低減サブ回路がオフになり、前記第１電圧信号端子において受信された第１電圧信号を前記プルアップノードに伝送することを停止することと、を含み、
   前記ゲート駆動回路が適用される表示装置がシャットダウンされる前に、当該ゲート駆動回路に含まれる全てのシフトレジスタによって出力されるゲート走査信号を上げる動作をさらに備え、
   ここで、前記シフトレジスタがリセットサブ回路、初期化サブ回路、第１プルダウン制御サブ回路、第１出力サブ回路、第２ノイズ低減サブ回路、第２出力サブ回路、及び第５ノイズ低減サブ回路をさらに備える場合、前記リセットサブ回路は、前記プルアップノード、前記第１電圧信号端子、及びリセット信号端子にそれぞれ結合され、前記初期化サブ回路は、前記プルアップノード、初期化信号端子、及び前記第１電圧信号端子にそれぞれ結合され、前記第１プルダウン制御サブ回路は、前記第１電圧信号端子、第２電圧信号端子、前記プルアップノード、及び前記第１プルダウンノードにそれぞれ結合され、前記第１出力サブ回路は、クロック信号端子、前記プルアップノード、及び第１信号出力端子にそれぞれ結合され、前記第２ノイズ低減サブ回路は、前記第１プルダウンノード、第３電圧信号端子、及び前記第１信号出力端子にそれぞれ結合され、前記第２出力サブ回路は、前記プルアップノード、前記クロック信号端子、及び第２信号出力端子にそれぞれ結合され、前記第５ノイズ低減サブ回路は、前記第１プルダウンノード、前記第１電圧信号端子、及び前記第２信号出力端子にそれぞれ結合され、
   第１段シフトレジスタの信号入力端子は、スタート信号端子に結合され、
   前記第１段シフトレジスタ以外の任意段のシフトレジスタの信号入力端子は、当該段のシフトレジスタの前段のシフトレジスタの第２信号出力端子に結合され、
   最終段のシフトレジスタ以外の任意段のシフトレジスタのリセット信号端子は、当該段のシフトレジスタの次段のシフトレジスタの第２信号出力端子に結合され、
   前記最終段のシフトレジスタのリセット信号端子は、別途設けられたリセット信号を出力するための信号端子に結合され、または、前記スタート信号端子に結合され、
   各段のシフトレジスタの第１信号出力端子は、１本のゲート線に結合され、
   当該ゲート駆動回路に含まれる全てのシフトレジスタによって出力されるゲート走査信号を上げる動作は、
   前記第１電圧信号端子によって出力される第１電圧信号、前記スタート信号端子によって出力されるスタート信号、及び前記初期化信号端子によって出力される初期化信号をグランドにプルダウンし、前記第２電圧信号端子によって出力される第２電圧信号、前記第３電圧信号端子によって出力される第３電圧信号、及び前記クロック信号端子によって出力されるクロック信号をそれぞれ上げることと、
   前記初期化信号の制御下で、前記初期化サブ回路がオフになることと、
   前記第１プルダウン制御サブ回路が、前記第２電圧信号と前記プルアップノードの電圧に応答して、前記第２電圧信号を前記第１プルダウンノードに伝送して、前記第１プルダウンノードの電圧を上昇させることと、
   前記第１プルダウンノードの電圧の制御下で、前記第２ノイズ低減サブ回路がオンになり、前記第３電圧信号を第１信号出力端子に伝送し、前記第１信号出力端子によって出力されるゲート走査信号の電圧を上昇させることと、
   前記第１プルダウンノードの電圧の制御下で、前記第１ノイズ低減サブ回路がオンになり、前記第１電圧信号を前記プルアップノードに伝送して、前記プルアップノードの電圧を接地電圧にすることと、
   前記第１プルダウンノードの電圧の制御下で、前記第５ノイズ低減サブ回路がオンになり、前記第１電圧信号を前記第２信号出力端子に伝送し、前記第２信号出力端子によって出力される信号の電圧を前記接地電圧にすることと、を含む、
   ゲート駆動回路の駆動方法。
3. カスケード接続された少なくとも２つのシフトレジスタを備えるゲート駆動回路であって、前記ゲート駆動回路は、請求項１又は２に記載の駆動方法により駆動され、
   前記第１ノイズ低減サブ回路は、前記第１プルダウンノードの電圧の制御下で、前記第１電圧信号端子において受信された第１電圧信号を前記プルアップノードに伝送するように配置されており、
   前記入力サブ回路は、前記信号入力端子において受信された入力信号に応答し、前記入力信号を前記プルアップノードに伝送するように配置されており、
   前記第１プルダウンサブ回路は、前記信号入力端子、前記第１プルダウンノード及び前記第１電圧信号端子にそれぞれ結合され、前記第１プルダウンサブ回路は、前記信号入力端子において受信された入力信号に応答し、前記第１電圧信号端子において受信された第１電圧信号を前記第１プルダウンノードに伝送して、前記第１プルダウンノードに伝送された第１電圧信号の電圧の制御下で前記第１ノイズ低減サブ回路をオフさせ、前記第１電圧信号を前記プルアップノードに伝送することを停止するように配置されている、ゲート駆動回路。
4. 前記第１ノイズ低減サブ回路は、第１トランジスタを含み、前記第１トランジスタの制御電極は、前記第１プルダウンノードに結合され、前記第１トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１トランジスタの第２電極は、前記プルアップノードに結合され、
   前記入力サブ回路は、第２トランジスタを含み、前記第２トランジスタの制御電極は、前記信号入力端子に結合され、前記第２トランジスタの第１電極は、前記信号入力端子に結合され、前記第２トランジスタの第２電極は、前記プルアップノードに結合され、
   前記第１プルダウンサブ回路は、第３トランジスタを含み、前記第３トランジスタの制御電極は、前記信号入力端子に結合され、前記第３トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第３トランジスタの第２電極は、前記第１プルダウンノードに結合される、請求項３に記載のゲート駆動回路。
5. 第１プルダウン制御サブ回路をさらに備え、
   前記第１プルダウン制御サブ回路は、前記第１電圧信号端子、第２電圧信号端子、前記プルアップノード、及び前記第１プルダウンノードにそれぞれ結合され、
   前記第１プルダウン制御サブ回路は、前記第２電圧信号端子において受信された第２電圧信号と前記プルアップノードに伝送された第１電圧信号の電圧に応答し、前記第２電圧信号端子において受信された第２電圧信号を前記第１プルダウンノードに伝送し、及び、前記第２電圧信号端子において受信された第２電圧信号と前記プルアップノードに伝送された入力信号の電圧に応答し、前記第１電圧信号端子において受信された第１電圧信号を前記第１プルダウンノードに伝送するように配置されている、
   請求項３又は請求項４に記載のゲート駆動回路。
6. 前記第１プルダウン制御サブ回路は、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ、及び第１制御ノードを含み、
   前記第４トランジスタの制御電極は、前記第２電圧信号端子に結合され、前記第４トランジスタの第１電極は、前記第２電圧信号端子に結合され、前記第４トランジスタの第２電極は、前記第１制御ノードに結合され、
   前記第５トランジスタの制御電極は、前記プルアップノードに結合され、前記第５トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第５トランジスタの第２電極は、前記第１制御ノードに結合され、
   前記第６トランジスタの制御電極は、前記第１制御ノードに結合され、前記第６トランジスタの第１電極は、前記第２電圧信号端子に結合され、前記第６トランジスタの第２電極は、前記第１プルダウンノードに結合され、
   前記第７トランジスタの制御電極は、前記プルアップノードに結合され、前記第７トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第７トランジスタの第２電極は、前記第１プルダウンノードに結合される、
   請求項５に記載のゲート駆動回路。
7. エネルギー貯蔵サブ回路、第１出力サブ回路、第２ノイズ低減サブ回路、及びリセットサブ回路をさらに備え、
   前記エネルギー貯蔵サブ回路は、前記プルアップノードと前記第１出力サブ回路にそれぞれ結合され、前記エネルギー貯蔵サブ回路は、前記プルアップノードに伝送された入力信号の電圧を貯蔵するように配置されており、
   前記第１出力サブ回路は、クロック信号端子、前記プルアップノード、及び第１信号出力端子にそれぞれ結合され、前記第１出力サブ回路は、前記プルアップノードに伝送された入力信号の電圧の制御下で、前記クロック信号端子において受信されたクロック信号を前記第１信号出力端子及び前記エネルギー貯蔵サブ回路に伝送するように配置されており、
   前記第２ノイズ低減サブ回路は、前記第１プルダウンノード、第３電圧信号端子、及び前記第１信号出力端子にそれぞれ結合され、前記第２ノイズ低減サブ回路は、前記第１プルダウンノードの電圧の制御下で、前記第３電圧信号端子において受信された第３電圧信号を前記第１信号出力端子に伝送するように配置されており、
   前記リセットサブ回路は、前記プルアップノード、前記第１電圧信号端子及びリセット信号端子にそれぞれ結合され、前記リセットサブ回路は、前記リセット信号端子において受信されたリセット信号に応答し、前記第１電圧信号端子において受信された第１電圧信号を前記プルアップノードに伝送するように配置されている、
   請求項３～請求項６のいずれかに記載のゲート駆動回路。
8. 前記第１出力サブ回路は、第８トランジスタを含み、前記第８トランジスタの制御電極は、前記プルアップノードに結合され、前記第８トランジスタの第１電極は、前記クロック信号端子に結合され、前記第８トランジスタの第２電極は、前記第１信号出力端子に結合され、
   前記エネルギー貯蔵サブ回路は、第１キャパシタを含み、前記第１キャパシタの第１端子は、前記プルアップノードに結合され、前記第１キャパシタの第２端子は、前記第８トランジスタの第２電極に結合され、
   前記第２ノイズ低減サブ回路は、第９トランジスタを含み、前記第９トランジスタの制御電極は、前記第１プルダウンノードに結合され、前記第９トランジスタの第１電極は、前記第３電圧信号端子に結合され、前記第９トランジスタの第２電極は、前記第１信号出力端子に結合され、
   前記リセットサブ回路は、第１０トランジスタを含み、前記第１０トランジスタの制御電極は、前記リセット信号端子に結合され、前記第１０トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１０トランジスタの第２電極は、前記プルアップノードに結合される、
   請求項７に記載のゲート駆動回路。
9. 第２プルダウンノード、第２プルダウン制御サブ回路、第３ノイズ低減サブ回路、及び第２プルダウンサブ回路をさらに備え、
   前記第２プルダウン制御サブ回路は、前記第１電圧信号端子、第４電圧信号端子、前記プルアップノード、及び前記第２プルダウンノードにそれぞれ結合され、
   前記第２プルダウン制御サブ回路は、前記第４電圧信号端子において受信された第４電圧信号と前記プルアップノードに伝送された第１電圧信号の電圧に応答して、前記第４電圧信号端子において受信された第４電圧信号を前記第２プルダウンノードに伝送し、及び、前記第４電圧信号端子において受信された第４電圧信号と前記プルアップノードに伝送された入力信号の電圧に応答し、前記第１電圧信号端子において受信された第１電圧信号を前記第２プルダウンノードに伝送するように配置されており、
   前記第３ノイズ低減サブ回路は、前記プルアップノード、前記第２プルダウンノード、及び前記第１電圧信号端子にそれぞれ結合され、前記第３ノイズ低減サブ回路は、前記第２プルダウンノードに伝送された第４電圧信号の電圧の制御下で、前記第１電圧信号端子において受信された第１電圧信号を前記プルアップノードに伝送するように配置されており、
   前記第２プルダウンサブ回路は、前記信号入力端子、前記第２プルダウンノード及び前記第１電圧信号端子にそれぞれ結合され、前記第２プルダウンサブ回路は、前記信号入力端子において受信された入力信号に応答し、前記第１電圧信号端子において受信された第１電圧信号を前記第２プルダウンノードに伝送して、前記第２プルダウンノードに伝送された第１電圧信号の電圧の制御下で前記第３ノイズ低減サブ回路をオフさせ、前記第１電圧信号を前記プルアップノードに伝送することを停止するように配置されている、
   請求項７又は請求項８に記載のゲート駆動回路。
10. 前記第２プルダウン制御サブ回路は、第１１トランジスタ、第１２トランジスタ、第１３トランジスタ、第１４トランジスタ、及び第２制御ノードを含み、
    前記第１１トランジスタの制御電極は、前記第４電圧信号端子に結合され、前記第１１トランジスタの第１電極は、前記第４電圧信号端子に結合され、前記第１１トランジスタの第２電極は、前記第２制御ノードに結合され、
    前記第１２トランジスタの制御電極は、前記プルアップノードに結合され、前記第１２トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１２トランジスタの第２電極は、前記第２制御ノードに結合され、
    前記第１３トランジスタの制御電極は、前記第２制御ノードに結合され、前記第１３トランジスタの第１電極は、前記第４電圧信号端子に結合され、前記第１３トランジスタの第２電極は、前記第２プルダウンノードに結合され、
    前記第１４トランジスタの制御電極は、前記プルアップノードに結合され、前記第１４トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１４トランジスタの第２電極は、前記第２プルダウンノードに結合され、
    前記第３ノイズ低減サブ回路は、第１５トランジスタを含み、前記第１５トランジスタの制御電極は、前記第２プルダウンノードに結合され、前記第１５トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１５トランジスタの第２電極は、前記プルアップノードに結合され、
    前記第２プルダウンサブ回路は、第１６トランジスタを含み、前記第１６トランジスタの制御電極は、前記信号入力端子に結合され、前記第１６トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１６トランジスタの第２電極は、前記第２プルダウンノードに結合される、
    請求項９に記載のゲート駆動回路。
11. 第４ノイズ低減サブ回路をさらに備え、
    前記第４ノイズ低減サブ回路は、前記第２プルダウンノード、前記第３電圧信号端子、及び前記第１信号出力端子にそれぞれ結合され、前記第４ノイズ低減サブ回路は、前記第２プルダウンノードに伝送された第４電圧信号の電圧の制御下で、前記第３電圧信号端子において受信された第３電圧信号を前記第１信号出力端子に伝送するように配置されている、
    請求項９又は請求項１０に記載のゲート駆動回路。
12. 前記第４ノイズ低減サブ回路は、第１７トランジスタを備え、前記第１７トランジスタの制御電極は、前記第２プルダウンノードに結合され、前記第１７トランジスタの第１電極は、前記第３電圧信号端子に結合され、前記第１７トランジスタの第２電極は、前記第１信号出力端子に結合される、請求項１１に記載のゲート駆動回路。
13. 第２出力サブ回路、第５ノイズ低減サブ回路、及び第６ノイズ低減サブ回路をさらに備え、ここで、
    前記第２出力サブ回路は、前記プルアップノード、前記クロック信号端子、及び第２信号出力端子にそれぞれ結合され、前記第２出力サブ回路は、前記プルアップノードに伝送された入力信号の電圧の制御下で、前記クロック信号端子において受信されたクロック信号を前記第２信号出力端子に伝送するように配置されており、
    前記第５ノイズ低減サブ回路は、前記第１プルダウンノード、前記第１電圧信号端子、及び前記第２信号出力端子にそれぞれ結合され、前記第５ノイズ低減サブ回路は、前記第１プルダウンノードの電圧の制御下で、前記第１電圧信号端子において受信された第１電圧信号を前記第２信号出力端子に伝送するように配置されており、
    前記第６ノイズ低減サブ回路は、前記第２プルダウンノード、前記第１電圧信号端子、及び前記第２信号出力端子にそれぞれ結合され、前記第６ノイズ低減サブ回路は、前記第２プルダウンノードに伝送された第４電圧信号の電圧の制御下で、前記第１電圧信号端子において受信された第１電圧信号を前記第２信号出力端子に伝送するように配置されている、
    請求項１１又は請求項１２に記載のゲート駆動回路。
14. 前記第２出力サブ回路は、第１８トランジスタを含み、前記第１８トランジスタの制御電極は、前記プルアップノードに結合され、前記第１８トランジスタの第１電極は、前記クロック信号端子に結合され、前記第１８トランジスタの第２電極は、前記第２信号出力端子に結合され、
    前記第５ノイズ低減サブ回路は、第１９トランジスタを含み、前記第１９トランジスタの制御電極は、前記第１プルダウンノードに結合され、前記第１９トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１９トランジスタの第２電極は、前記第２信号出力端子に結合され、
    前記第６ノイズ低減サブ回路は、第２０トランジスタを含み、前記第２０トランジスタの制御電極は、前記第２プルダウンノードに結合され、前記第２０トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第２０トランジスタの第２電極は、前記第２信号出力端子に結合される、
    請求項１３に記載のゲート駆動回路。
15. 初期化サブ回路をさらに備え、
    前記初期化サブ回路は、前記プルアップノード、初期化信号端子及び前記第１電圧信号端子にそれぞれ結合され、前記初期化サブ回路は、前記初期化信号端子において受信された初期化信号に応答して、前記第１電圧信号端子において受信された前記第１電圧信号を前記プルアップノードに伝送するように配置されている、
    請求項３～請求項１４のいずれかに記載のゲート駆動回路。
16. 前記初期化サブ回路は、第２１トランジスタを含み、前記第２１トランジスタの制御電極は、前記初期化信号端子に結合され、前記第２１トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第２１トランジスタの第２電極は、前記プルアップノードに結合される、請求項１５に記載のゲート駆動回路。
17. 第２プルダウンノード、第１プルダウン制御サブ回路、第１出力サブ回路、エネルギー貯蔵サブ回路、第２ノイズ低減サブ回路、リセットサブ回路、第２プルダウン制御サブ回路、第３ノイズ低減サブ回路、第２プルダウンサブ回路、第４ノイズ低減サブ回路、第２出力サブ回路、第５ノイズ低減サブ回路、第６ノイズ低減サブ回路、及び初期化サブ回路をさらに備え、
    前記第１ノイズ低減サブ回路は、第１トランジスタを含み、前記入力サブ回路は、第２トランジスタを含み、前記第１プルダウンサブ回路は、第３トランジスタを含み、前記第１プルダウン制御サブ回路は、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ、及び第１制御ノードを含み、
    前記第１出力サブ回路は、第８トランジスタを含み、前記エネルギー貯蔵サブ回路は、第１キャパシタを含み、前記第２ノイズ低減サブ回路は、第９トランジスタを含み、前記リセットサブ回路は、第１０トランジスタを含み、
    前記第２プルダウン制御サブ回路は、第１１トランジスタ、第１２トランジスタ、第１３トランジスタ、第１４トランジスタ、及び第２制御ノードを含む。前記第３ノイズ低減サブ回路は、第１５トランジスタを含み、前記第２プルダウンサブ回路は、第１６トランジスタを含み、前記第４ノイズ低減サブ回路は、第１７トランジスタを含み、
    前記第２出力サブ回路は、第１８トランジスタを含み、前記第５ノイズ低減サブ回路は、第１９トランジスタを含み、前記第６ノイズ低減サブ回路は、第２０トランジスタを含み、前記初期化サブ回路は、第２１トランジスタを含み、
    前記第１トランジスタの制御電極は、前記第１プルダウンノードに結合され、前記第１トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１トランジスタの第２電極は、前記プルアップノードに結合され、
    前記第２トランジスタの制御電極は、前記信号入力端子に結合され、前記第２トランジスタの第１電極は、前記信号入力端子に結合され、前記第２トランジスタの第２電極は、前記プルアップノードに結合され、
    前記第３トランジスタの制御電極は、前記信号入力端子に結合され、前記第３トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第３トランジスタの第２電極は、前記第１プルダウンノードに結合され、
    前記第４トランジスタの制御電極は、第２電圧信号端子に結合され、前記第４トランジスタの第１電極は、前記第２電圧信号端子に結合され、前記第４トランジスタの第２電極は、前記第１制御ノードに結合され、
    前記第５トランジスタの制御電極は、前記プルアップノードに結合され、前記第５トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第５トランジスタの第２電極は、前記第１制御ノードに結合され、
    前記第６トランジスタの制御電極は、前記第１制御ノードに結合され、前記第６トランジスタの第１電極は、前記第２電圧信号端子に結合され、前記第６トランジスタの第２電極は、前記第１プルダウンノードに結合され、
    前記第７トランジスタの制御電極は、前記プルアップノードに結合され、前記第７トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第７トランジスタの第２電極は、前記第１プルダウンノードに結合され、
    前記第８トランジスタの制御電極は、前記プルアップノードに結合され、前記第８トランジスタの第１電極は、クロック信号端子に結合され、前記第８トランジスタの第２電極は、第１信号出力端子に結合され、
    前記第１キャパシタの第１端子は、前記プルアップノードに結合され、前記第１キャパシタの第２端子は、前記第８トランジスタの第２電極に結合され、
    前記第９トランジスタの制御電極は、前記第１プルダウンノードに結合され、前記第９トランジスタの第１電極は、第３電圧信号端子に結合され、前記第９トランジスタの第２電極は、前記第１信号出力端子に結合され、
    前記第１０トランジスタの制御電極は、リセット信号端子に結合され、前記第１０トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１０トランジスタの第２電極は、前記プルアップノードに結合され、
    前記第１１トランジスタの制御電極は、第４電圧信号端子に結合され、前記第１１トランジスタの第１電極は、前記第４電圧信号端子に結合され、前記第１１トランジスタの第２電極は、前記第２制御ノードに結合され、
    前記第１２トランジスタの制御電極は、前記プルアップノードに結合され、前記第１２トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１２トランジスタの第２電極は、前記第２制御ノードに結合され、
    前記第１３トランジスタの制御電極は、前記第２制御ノードに結合され、前記第１３トランジスタの第１電極は、前記第４電圧信号端子に結合され、前記第１３トランジスタの第２電極は、前記第２プルダウンノードに結合され、
    前記第１４トランジスタの制御電極は、前記プルアップノードに結合され、前記第１４トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１４トランジスタの第２電極は、前記第２プルダウンノードに結合され、
    前記第１５トランジスタの制御電極は、前記第２プルダウンノードに結合され、前記第１５トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１５トランジスタの第２電極は、前記プルアップノードに結合され、
    前記第１６トランジスタの制御電極は、前記信号入力端子に結合され、前記第１６トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１６トランジスタの第２電極は、前記第２プルダウンノードに結合され、
    前記第１７トランジスタの制御電極は、前記第２プルダウンノードに結合され、前記第１７トランジスタの第１電極は、前記第３電圧信号端子に結合され、前記第１７トランジスタの第２電極は、前記第１信号出力端子に結合され、
    前記第１８トランジスタの制御電極は、前記プルアップノードに結合され、前記第１８トランジスタの第１電極は、前記クロック信号端子に結合され、前記第１８トランジスタの第２電極は、第２信号出力端子に結合され、
    前記第１９トランジスタの制御電極は、前記第１プルダウンノードに結合され、前記第１９トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第１９トランジスタの第２電極は、前記第２信号出力端子に結合され、
    前記第２０トランジスタの制御電極は、前記第２プルダウンノードに結合され、前記第２０トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第２０トランジスタの第２電極は、前記第２信号出力端子に結合され、
    前記第２１トランジスタの制御電極は、初期化信号端子に結合され、前記第２１トランジスタの第１電極は、前記第１電圧信号端子に結合され、前記第２１トランジスタの第２電極は、前記プルアップノードに結合される、
    請求項３に記載のゲート駆動回路。
18. 前記シフトレジスタが第１出力サブ回路、リセットサブ回路、第２出力サブ回路、第５ノイズ低減サブ回路、及び第６ノイズ低減サブ回路をさらに備える場合、前記第１出力サブ回路は、クロック信号端子、前記プルアップノード、及び第１信号出力端子にそれぞれ結合され、前記リセットサブ回路は、前記プルアップノード、前記第１電圧信号端子、及びリセット信号端子にそれぞれ結合され、前記第２出力サブ回路は、前記プルアップノード、前記クロック信号端子、及び第２信号出力端子にそれぞれ結合され、前記第５ノイズ低減サブ回路は、前記第１プルダウンノード、前記第１電圧信号端子、及び前記第２信号出力端子にそれぞれ結合され、前記第６ノイズ低減サブ回路は、第２プルダウンノード、前記第１電圧信号端子、及び前記第２信号出力端子にそれぞれ結合され、
    第１段シフトレジスタの信号入力端子は、スタート信号端子に結合され、
    前記第１段シフトレジスタ以外の任意段のシフトレジスタの信号入力端子は、当該段のシフトレジスタの前段のシフトレジスタの第２信号出力端子に結合され、
    最終段のシフトレジスタ以外の任意段のシフトレジスタのリセット信号端子は、当該段のシフトレジスタの次段のシフトレジスタの第２信号出力端子に結合され、
    前記最終段のシフトレジスタのリセット信号端子は、別途設けられたリセット信号を出力するための信号端子に結合され、または、前記スタート信号端子に結合され、
    各段のシフトレジスタの第１信号出力端子は、１本のゲート線に結合される、
    請求項３～請求項７のいずれかに記載のゲート駆動回路。

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