JP7520690B2 - 表示装置 - Google Patents

Description

本発明の実施形態は、表示装置に関する。

液晶表示装置において、表示領域の画素回路に酸化物半導体を備えたトランジスタが設けられ、且つ、周辺領域の駆動回路にシリコン半導体を備えたトランジスタが設けられる技術が提案されている。

特開２０１７－１８３３１２号公報 特開２０２０－１２９６３５号公報

本実施形態の目的は、小型化が可能な表示装置を提供することにある。

本実施形態の表示装置は、
絶縁基板と、前記絶縁基板の上方において周辺領域に配置され、ゲートドライバに含まれる第１ゲート電極と、前記絶縁基板の上方において表示領域に配置され、前記ゲートドライバによって駆動されるゲート線と一体の第２ゲート電極と、前記第１ゲート電極及び前記第２ゲート電極を覆う第１絶縁膜と、前記第１ゲート電極の上方に配置され、前記第１絶縁膜に接する第１酸化物半導体と、前記第２ゲート電極の上方に配置され、前記第１絶縁膜に接する第２酸化物半導体と、前記第１酸化物半導体及び前記第２酸化物半導体を覆う第２絶縁膜と、前記第２絶縁膜に接し、前記第２絶縁膜の第１開口において前記第１酸化物半導体に接する第１ソース電極と、前記第２絶縁膜に接し、前記第２絶縁膜の第２開口において前記第１酸化物半導体に接する第１ドレイン電極と、前記第２絶縁膜に接し、前記第２絶縁膜の第３開口において前記第２酸化物半導体に接する第２ソース電極と、前記第２絶縁膜に接し、前記第２絶縁膜の第４開口において前記第２酸化物半導体に接する第２ドレイン電極と、を備え、前記第１開口と前記第２開口との間における前記第２絶縁膜及び前記第１ソース電極の積層体の長さは、前記第３開口と前記第４開口との間における前記第２絶縁膜及び前記第２ソース電極の積層体の長さより大きい。

本実施形態の表示装置は、
絶縁基板と、前記絶縁基板の上方において周辺領域に配置され、ゲートドライバに含まれる第１ゲート電極と、前記絶縁基板の上方において表示領域に配置され、前記ゲートドライバによって駆動されるゲート線と一体の第２ゲート電極と、前記第１ゲート電極及び前記第２ゲート電極を覆う第１絶縁膜と、前記第１ゲート電極の上方に配置され、前記第１絶縁膜に接する第１酸化物半導体と、前記第２ゲート電極の上方に配置され、前記第１絶縁膜に接する第２酸化物半導体と、備え、前記第１酸化物半導体は、第１チャネル領域と、前記第１チャネル領域に隣接し前記第１チャネル領域よりも低抵抗の第１低抵抗領域と、を有し、前記第２酸化物半導体は、第２チャネル領域と、前記第２チャネル領域に隣接し前記第２チャネル領域よりも低抵抗の第２低抵抗領域と、を有し、前記第１低抵抗領域の長さは、前記第２低抵抗領域の長さより大きい。

図１は、本実施形態に係る表示装置ＤＳＰの構成を示す平面図である。 図２は、図１に示した画素ＰＸを含む表示装置ＤＳＰの断面図である。 図３は、第１トランジスタＴＲ１の一例を示す断面図である。 図４は、第２トランジスタＴＲ２の一例を示す断面図である。 図５は、比較例に係る第１トランジスタＴＲ１の信頼性試験の結果を示す図である。 図６は、本実施形態に係る第１トランジスタＴＲ１の信頼性試験の結果を示す図である。

以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

なお、図面には、必要に応じて理解を容易にするために、互いに直交するＸ軸、Ｙ軸、及び、Ｚ軸を記載する。Ｘ軸に沿った方向を第１方向Ｘと称し、Ｙ軸に沿った方向を第２方向Ｙと称し、Ｚ軸に沿った方向を第３方向Ｚと称する。Ｘ軸及びＹ軸によって規定される面をＸ－Ｙ平面と称し、Ｘ－Ｙ平面を見ることを平面視という。

本実施形態においては、表示装置の一例として、電気泳動表示装置について説明する。なお、本実施形態にて開示する主要な構成は、液晶表示装置の他に、有機エレクトロルミネッセンス（ＥＬ）素子、マイクロＬＥＤ、ミニＬＥＤなどの自発光型の発光素子を備えた表示装置などにも適用可能である。

図１は、本実施形態に係る表示装置ＤＳＰの構成を示す平面図である。表示装置ＤＳＰは、画像を表示する表示領域ＤＡと、表示領域ＤＡの周囲の周辺領域（非表示領域）ＳＡと、を備えている。図１に示す例では、周辺領域ＳＡは、表示領域ＤＡを囲む額縁状に形成されている。

表示装置ＤＳＰは、周辺領域ＳＡにおいて、ゲートドライバＧＤ１及びＧＤ２と、ソースドライバＳＤと、を備えている。ゲートドライバＧＤ１及びＧＤ２の各々は、複数のシフトレジスタＳＲを備えている。シフトレジスタＳＲは、第１トランジスタＴＲ１を備えている。このように、ゲートドライバＧＤ１及びＧＤ２は、表示領域ＤＡの各要素とともに、同一基板上に形成される。

表示装置ＤＳＰは、表示領域ＤＡにおいて、複数の画素ＰＸと、複数のゲート線ＧＬと、複数のソース線ＳＬと、複数の容量配線ＣＷと、共通電極ＣＥと、を備えている。複数の画素ＰＸは、第１方向Ｘ及び第２方向Ｙにおいて、マトリクス状に配列されている。

複数のゲート線ＧＬは、それぞれ第１方向Ｘに沿って延出し、間隔をおいて第２方向Ｙに並んでいる。なお、ゲート線ＧＬは、走査線と称する場合がある。ゲート線ＧＬは、ゲートドライバＧＤ１及びＧＤ２と電気的に接続されている。例えば、奇数番目のゲート線ＧＬはゲートドライバＧＤ１のシフトレジスタＳＲと接続され、偶数番目のゲート線ＧＬはゲートドライバＧＤ２のシフトレジスタＳＲと接続されている。ゲート線ＧＬの各々は、ゲートドライバＧＤ１及びＧＤ２によって駆動される。

複数のソース線ＳＬは、それぞれ第２方向Ｙに沿って延出し、間隔をおいて第１方向Ｘに並んでいる。なお、ソース線ＳＬは、信号線と称する場合がある。表示領域ＤＡにおいて、複数のソース線ＳＬは、複数のゲート線ＧＬと交差している。ソース線ＳＬは、ソースドライバＳＤと電気的に接続されている。ソース線ＳＬの各々は、ソースドライバＳＤによって駆動される。

複数の容量配線ＣＷは、第１方向Ｘまたは第２方向Ｙに沿って延出している。複数の容量配線ＣＷは、例えば周辺領域ＳＡにおいて束ねられ、所定電圧が供給される電圧供給部Ｖｐｃに接続されている。
共通電極ＣＥは、複数の画素ＰＸに亘って配置されている。共通電極ＣＥは、所定電圧が供給される電圧供給部Ｖｃｏｍに接続されている。

各画素ＰＸは、図１において拡大して示すように、第２トランジスタＴＲ２、及び、画素電極ＰＥを備えている。後述するが、第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、例えば薄膜トランジスタ（ＴＦＴ）によって構成されている。第２トランジスタＴＲ２は、ゲート線ＧＬ及びソース線ＳＬと電気的に接続されている。ゲート線ＧＬは、第１方向Ｘに並んだ画素ＰＸの各々における第２トランジスタＴＲ２と電気的に接続されている。ソース線ＳＬは、第２方向Ｙに並んだ画素ＰＸの各々における第２トランジスタＴＲ２と電気的に接続されている。

画素電極ＰＥは、第２トランジスタＴＲ２と電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向している。容量ＣＳ１は、画素電極ＰＥと容量配線ＣＷとの間に形成される。容量ＣＳ２は、共通電極ＣＥと画素電極ＰＥとの間に形成される。

図２は、図１に示した画素ＰＸを含む表示装置ＤＳＰの断面図である。
第１基板ＳＵＢ１は、絶縁基板１０と、絶縁膜１１乃至１４と、第２トランジスタＴＲ２と、容量配線ＣＷと、画素電極ＰＥと、を備えている。なお、第２トランジスタＴＲ２の構造については、簡略化して図示している。また、絶縁膜１１乃至１４の各々も簡略化して図示している。

絶縁基板１０は、樹脂、ガラス等の絶縁性の材料によって形成されている。第２トランジスタＴＲ２の詳細については後述するが、第２トランジスタＴＲ２は、ゲート線ＧＬと一体の第２ゲート電極ＧＥ２と、ソース線ＳＬと一体の第２ソース電極ＳＥ２と、第２ドレイン電極ＤＥ２と、第２酸化物半導体ＳＣ２と、を備えている。本明細書においては、ソース線ＳＬと電気的に接続される側の電極を第２ソース電極ＳＥ２と称し、画素電極ＰＥと電気的に接続される側の電極を第２ドレイン電極ＤＥ２と称している。

絶縁膜１１は、第２ゲート電極ＧＥ２と第２酸化物半導体ＳＣ２との間に介在している。絶縁膜１２は、第２酸化物半導体ＳＣ２と第２ソース電極ＳＥ２との間、及び、第２酸化物半導体ＳＣ２と第２ドレイン電極ＤＥ２との間にそれぞれ介在している。絶縁膜１３は、第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２を覆っている。なお、絶縁膜１１、及び、絶縁膜１２は、無機絶縁膜であるが、単層体であってもよいし、複数種類の無機絶縁膜からなる積層体であってもよい。絶縁膜１３は、例えば、１種類以上の無機絶縁膜と、有機絶縁膜との積層体である。絶縁膜１３に含まれる１つの無機絶縁膜は、第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２を直接覆っている。

容量配線ＣＷは、絶縁膜１３の上に配置され、絶縁膜１４によって覆われている。画素電極ＰＥは、絶縁膜１４の上に配置されている。画素電極ＰＥは、第２ドレイン電極ＤＥ２に接し、第２トランジスタＴＲ２と電気的に接続されている。

第２基板ＳＵＢ２は、絶縁基板２０と、共通電極ＣＥと、電気泳動素子２１と、を備えている。絶縁基板２０は、樹脂、ガラス等の絶縁性の材料によって形成されている。共通電極ＣＥは、絶縁基板２０と電気泳動素子２１との間に位置している。電気泳動素子２１は、画素電極ＰＥと共通電極ＣＥとの間に位置している。電気泳動素子２１は、ほとんど隙間なく配列された複数のマイクロカプセル３０によって形成されている。

第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、粘着層４０によって貼合されている。図示した例では、粘着層４０は、画素電極ＰＥと電気泳動素子２１との間に位置している。

マイクロカプセル３０は、例えば２０μｍ～７０μｍ程度の粒径を有している。１つの画素電極ＰＥと共通電極ＣＥとの間には、複数のマイクロカプセル３０が配置されている。マイクロカプセル３０は、分散媒３１と、複数の黒色粒子３２と、複数の白色粒子３３とを備えている。黒色粒子３２及び白色粒子３３は、電気泳動粒子と称される場合もある。

マイクロカプセル３０の外殻３４は、例えば、アクリル樹脂等の透明な樹脂によって形成されている。分散媒３１は、マイクロカプセル３０内において、黒色粒子３２及び白色粒子３３を分散させる液体である。黒色粒子３２及び白色粒子３３は、互いに逆極性の電荷を有している。例えば、黒色粒子３２は正に帯電し、白色粒子３３は負に帯電している。

上記構成の電気泳動素子２１において、画素ＰＸが黒を表示する場合、画素電極ＰＥが共通電極ＣＥよりも相対的に高電位に保持される。すなわち、共通電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが正極性に保持される。これにより、正に帯電した黒色粒子３２が共通電極ＣＥに引き寄せられる一方、負に帯電した白色粒子３３が画素電極ＰＥに引き寄せられる。その結果、第２基板ＳＵＢ２の上方から画素ＰＸを観察すると、黒色が視認される。

一方、画素ＰＸが白を表示する場合、画素電極ＰＥが共通電極ＣＥよりも相対的に低電位に保持される。すなわち、共通電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが負極性に保持される。これにより、負に帯電した白色粒子３３が共通電極ＣＥ側へ引き寄せられる一方、正に帯電した黒色粒子３２が画素電極ＰＥに引き寄せられる。その結果、画素ＰＸを観察すると白色が視認される。
なお、ここで説明した電気泳動表示装置は、モノクロ仕様に限定されるわけではなく、赤色粒子、緑色粒子、青色粒子を含む複数のカラー粒子を電気泳動法で動作させるカラー仕様にも適用できる。特にカラー仕様の場合、高い電圧を印加することで、元々遅い電気泳動速度を向上でき、カラー画面の高速書換えが可能となる利点がある。

図３は、第１トランジスタＴＲ１の一例を示す断面図である。
第１トランジスタＴＲ１は、周辺領域ＳＡに配置され、図１に示したゲートドライバＧＤ１及びＧＤ２に含まれる。第１トランジスタＴＲ１は、第１ゲート電極ＧＥ１と、第１酸化物半導体ＳＣ１と、第１ソース電極ＳＥ１と、第１ドレイン電極ＤＥ１と、を備えている。本明細書においては、シフトレジスタＳＲにおいて、電源線と電気的に接続される側（入力側）の電極を第１ソース電極ＳＥ１と称し、表示領域ＤＡのゲート線ＧＬと電気的に接続される側（出力側）の電極を第１ドレイン電極ＤＥ１と称している。

第１ゲート電極ＧＥ１は、絶縁基板１０の上方に配置されている。図３に示す例では、第１ゲート電極ＧＥ１は、絶縁基板１０に接しているが、絶縁基板１０と第１ゲート電極ＧＥ１との間に他の絶縁膜が介在していてもよい。

絶縁膜１１は、無機絶縁膜であり、第１ゲート電極ＧＥ１を覆っている。図３に示す例では、絶縁膜１１は、薄膜１１Ａと、薄膜１１Ｂとの積層体である。薄膜１１Ａは、シリコン窒化物（ＳｉＮ）によって形成され、絶縁基板１０及び第１ゲート電極ＧＥ１を直接覆っている。薄膜１１Ｂは、シリコン酸化物（ＳｉＯ）によって形成され、薄膜１１Ａの上に直接積層されている。例えば、薄膜１１Ｂの膜厚は、薄膜１１Ａの膜厚より薄い。例えば、薄膜１１Ａの膜厚は５０～４００ｎｍであり、薄膜１１Ｂの膜厚は２０～３００ｎｍである。絶縁膜１１の膜厚は、３００ｎｍ以上である。なお、絶縁膜１１は、シリコン酸化物によって形成された薄膜の単層体であってもよい。

第１酸化物半導体ＳＣ１は、第１ゲート電極ＧＥ１の上方に配置され、絶縁膜１１に接している。つまり、第１酸化物半導体ＳＣ１の下面ＳＣＢ１は、シリコン酸化物である絶縁膜１１に接している。

絶縁膜１２は、第１酸化物半導体ＳＣ１及び絶縁膜１１を直接覆っている。絶縁膜１２は、シリコン酸化物（ＳｉＯ）によって形成された無機絶縁膜である。つまり、第１酸化物半導体ＳＣ１の上面ＳＣＴ１及び側面ＳＣＳ１は、シリコン酸化物である絶縁膜１２に接している。

第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１は、絶縁膜１２の上に配置され、絶縁膜１２に接している。また、第１ソース電極ＳＥ１は、第１ドレイン電極ＤＥ１から離間している。
第１ソース電極ＳＥ１は、絶縁膜１２の第１開口ＣＨ１において、第１酸化物半導体ＳＣ１に接している。第１ドレイン電極ＤＥ１は、絶縁膜１２の第２開口ＣＨ２において、第１酸化物半導体ＳＣ１に接している。

絶縁膜１３は、第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１を直接覆っている。絶縁膜１３は、例えば、シリコン酸化物（ＳｉＯ）によって形成された無機絶縁膜である。また、絶縁膜１３は、第１ソース電極ＳＥ１と第１ドレイン電極ＤＥ１との間において、絶縁膜１２に接している。

第１ゲート電極ＧＥ１、第１ソース電極ＳＥ１、及び、第１ドレイン電極ＤＥ１は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銀（Ａｇ）、Ｃｕ（銅）、Ｃｒ（クロム）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成される。

第１酸化物半導体ＳＣ１は、第１チャネル領域Ｃ１と、第１低抵抗領域ＬＳ１及びＬＤ１と、第１ソース領域Ｓ１と、第１ドレイン領域Ｄ１と、を有している。第１低抵抗領域ＬＳ１及びＬＤ１は、第１チャネル領域Ｃ１に隣接している。第１低抵抗領域ＬＳ１は、第１チャネル領域Ｃ１と第１ソース領域Ｓ１との間に位置している。第１低抵抗領域ＬＤ１は、第１チャネル領域Ｃ１と第１ドレイン領域Ｄ１との間に位置している。

第１チャネル領域Ｃ１は、第１酸化物半導体ＳＣ１において最も高抵抗の領域であり、第１ソース電極ＳＥ１と第１ドレイン電極ＤＥ１との間隙（あるいは、絶縁膜１３が絶縁膜１２に直接積層された部分）に重畳している。

第１低抵抗領域ＬＳ１及びＬＤ１は、第１チャネル領域Ｃ１よりも低抵抗の領域である。第１低抵抗領域ＬＳ１は、第１開口ＣＨ１と第２開口ＣＨ２との間において、絶縁膜１２及び第１ソース電極ＳＥ１の積層体ＬＭＳ１に重畳している。第１低抵抗領域ＬＤ１は、第１開口ＣＨ１と第２開口ＣＨ２との間において、絶縁膜１２及び第１ドレイン電極ＤＥ１の積層体ＬＭＤ１に重畳している。

第１ソース領域Ｓ１は、第１低抵抗領域ＬＳ１よりも低抵抗の領域であり、第１開口ＣＨ１において、第１ソース電極ＳＥ１に接している。第１ドレイン領域Ｄ１は、第１低抵抗領域ＬＤ１よりも低抵抗の領域であり、第２開口ＣＨ２において、第１ドレイン電極ＤＥ１に接している。

第１酸化物半導体ＳＣ１のうち、少なくとも第１チャネル領域Ｃ１及び第１低抵抗領域ＬＳ１及びＬＤ１は、第１ゲート電極ＧＥ１の直上に位置している。また、積層体ＬＭＳ１及びＬＭＤ１も、第１ゲート電極ＧＥ１の直上に位置している。図３に示す例では、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１を含む第１酸化物半導体ＳＣ１のほぼ全体が第１ゲート電極ＧＥ１の直上に位置している。

積層体ＬＭＳ１の長さＬ１Ｓは、第１低抵抗領域ＬＳ１の長さＬ１１Ｓと同等である。積層体ＬＭＤ１の長さＬ１Ｄは、第１低抵抗領域ＬＤ１の長さＬ１１Ｄと同等である。また、一例では、長さＬ１Ｓは長さＬ１Ｄと同等であり、長さＬ１１Ｓは長さＬ１１Ｄと同等である。

但し、第１酸化物半導体ＳＣ１の膜厚によっては、必ずしも長さＬ１Ｓと長さＬ１１Ｓとが一致するとは限らず、また、必ずしも長さＬ１Ｄと長さＬ１１Ｄとが一致するとは限らない。例えば、第１酸化物半導体ＳＣ１の膜厚が５０ｎｍ以下の場合には、長さＬ１Ｓは長さＬ１１Ｓより大きい場合があり得るし、同様に、長さＬ１Ｄは長さＬ１１Ｄより大きい場合があり得る。

図４は、第２トランジスタＴＲ２の一例を示す断面図である。絶縁膜１１乃至１３は、図３に示した周辺領域ＳＡのみならず、図４に示す表示領域ＤＡにも延在している。

第２トランジスタＴＲ２は、表示領域ＤＡに配置され、図１に示した画素ＰＸに含まれる。第２トランジスタＴＲ２は、第２ゲート電極ＧＥ２と、第２酸化物半導体ＳＣ２と、第２ソース電極ＳＥ２と、第２ドレイン電極ＤＥ２と、を備えている。

第２ゲート電極ＧＥ２は、絶縁基板１０の上方に配置され、第１ゲート電極ＧＥ１と同一面上に位置している。図４に示す例では、第２ゲート電極ＧＥ２は、絶縁基板１０に接しているが、絶縁基板１０と第２ゲート電極ＧＥ２との間に他の絶縁膜が介在していてもよい。第２ゲート電極ＧＥ２は、絶縁膜１１によって覆われている。

第２酸化物半導体ＳＣ２は、第２ゲート電極ＧＥ２の上方に配置され、第１酸化物半導体ＳＣ１と同一面上に位置している。第２酸化物半導体ＳＣ２は、絶縁膜１２によって覆われている。つまり、第２酸化物半導体ＳＣ２は、シリコン酸化物である絶縁膜１１及び絶縁膜１２に接している。

第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２は、絶縁膜１２の上に配置され、絶縁膜１２に接している。つまり、第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２は、第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１と同一面上に位置している。第２ソース電極ＳＥ２は、第２ドレイン電極ＤＥ２から離間している。

第２ソース電極ＳＥ２は、絶縁膜１２の第３開口ＣＨ３において、第２酸化物半導体ＳＣ２に接している。第２ドレイン電極ＤＥ２は、絶縁膜１２の第４開口ＣＨ４において、第２酸化物半導体ＳＣ２に接している。第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２は、絶縁膜１３によって覆われている。また、絶縁膜１３は、第２ソース電極ＳＥ２と第２ドレイン電極ＤＥ２との間において、絶縁膜１２に接している。

第２ゲート電極ＧＥ２は、第１ゲート電極ＧＥ１と同一材料によって形成されている。
第１ソース電極ＳＥ１、第１ドレイン電極ＤＥ１、第２ソース電極ＳＥ２、及び、第２ドレイン電極ＤＥ２は、同一材料によって形成されている。第２酸化物半導体ＳＣ２は、第１酸化物半導体ＳＣ１と同一材料によって形成されている。

第２酸化物半導体ＳＣ２は、第２チャネル領域Ｃ２と、第２低抵抗領域ＬＳ２及びＬＤ２と、第２ソース領域Ｓ２と、第２ドレイン領域Ｄ２と、を有している。第２低抵抗領域ＬＳ２及びＬＤ２は、第２チャネル領域Ｃ２に隣接している。第２低抵抗領域ＬＳ２は、第２チャネル領域Ｃ２と第２ソース領域Ｓ２との間に位置している。第２低抵抗領域ＬＤ２は、第２チャネル領域Ｃ２と第２ドレイン領域Ｄ２との間に位置している。

第２チャネル領域Ｃ２は、第２酸化物半導体ＳＣ２において最も高抵抗の領域であり、第２ソース電極ＳＥ２と第２ドレイン電極ＤＥ２との間隙に重畳している。

第２低抵抗領域ＬＳ２及びＬＤ２は、第２チャネル領域Ｃ２よりも低抵抗の領域である。第２低抵抗領域ＬＳ２は、第３開口ＣＨ３と第４開口ＣＨ４との間において、絶縁膜１２及び第２ソース電極ＳＥ２の積層体ＬＭＳ２に重畳している。第２低抵抗領域ＬＤ２は、第３開口ＣＨ３と第４開口ＣＨ４との間において、絶縁膜１２及び第２ドレイン電極ＤＥ２の積層体ＬＭＤ２に重畳している。

第２ソース領域Ｓ２は、第２低抵抗領域ＬＳ２よりも低抵抗の領域であり、第３開口ＣＨ３において、第２ソース電極ＳＥ２に接している。第２ドレイン領域Ｄ２は、第２低抵抗領域ＬＤ２よりも低抵抗の領域であり、第４開口ＣＨ４において、第２ドレイン電極ＤＥ２に接している。

第２酸化物半導体ＳＣ２のうち、少なくとも第２チャネル領域Ｃ２及び第２低抵抗領域ＬＳ２及びＬＤ２は、第２ゲート電極ＧＥ２の直上に位置している。また、積層体ＬＭＳ２及びＬＭＤ２も、第２ゲート電極ＧＥ２の直上に位置している。図４に示す例では、第２ソース領域Ｓ２及び第２ドレイン領域Ｄ２を含む第２酸化物半導体ＳＣ２のほぼ全体が第２ゲート電極ＧＥ２の直上に位置している。

積層体ＬＭＳ２の長さＬ２Ｓは、第２低抵抗領域ＬＳ２の長さＬ２１Ｓと同等である。積層体ＬＭＤ２の長さＬ２Ｄは、第２低抵抗領域ＬＤ２の長さＬ２１Ｄと同等である。また、一例では、長さＬ２Ｓは長さＬ２Ｄと同等であり、長さＬ２１Ｓは長さＬ２１Ｄと同等である。但し、第２酸化物半導体ＳＣ２の膜厚によっては、必ずしも長さＬ２Ｓと長さＬ２１Ｓとが一致するとは限らず、また、必ずしも長さＬ２Ｄと長さＬ２１Ｄとが一致するとは限らない。

ここで、図３に示した第１トランジスタＴＲ１と図４に示した第２トランジスタＴＲ２とを比較する。
積層体ＬＭＳ１の長さＬ１Ｓは、積層体ＬＭＳ２の長さＬ２Ｓより大きい（Ｌ１Ｓ＞Ｌ２Ｓ）。換言すると、第１低抵抗領域ＬＳ１の長さＬ１１Ｓは、第２低抵抗領域ＬＳ２の長さＬ２１Ｓより大きい（Ｌ１１Ｓ＞Ｌ２１Ｓ）。

また、積層体ＬＭＤ１の長さＬ１Ｄは、積層体ＬＭＤ２の長さＬ２Ｄより大きい（Ｌ１Ｄ＞Ｌ２Ｄ）。換言すると、第１低抵抗領域ＬＤ１の長さＬ１１Ｄは、第２低抵抗領域ＬＤ２の長さＬ２１Ｄより大きい（Ｌ１１Ｄ＞Ｌ２１Ｄ）。

一例では、長さＬ１Ｓ、長さＬ１１Ｓ、長さＬ１Ｄ、及び、長さＬ１１Ｄは、２μｍ以上である。

本明細書において、例えば、絶縁膜１１は第１絶縁膜（あるいは第１無機絶縁膜）に相当し、絶縁膜１２は第２絶縁膜（あるいは第２無機絶縁膜）に相当し、絶縁膜１３は第３絶縁膜（あるいは第３無機絶縁膜）に相当する。

上記の第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、例えば以下のような製造方法によって製造することができる。ここでは、第１トランジスタＴＲ１の製造方法のうちの主な工程のみを説明する。なお、第２トランジスタＴＲ２は、第１トランジスタＴＲ１と同様の工程を経て製造されるため、ここでの説明を省略する。

絶縁膜１１の上に第１酸化物半導体ＳＣ１を形成した後に、絶縁膜１２を形成する。その後、第１開口ＣＨ１及び第２開口ＣＨ２を形成した後に、第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１を形成する。その後、絶縁膜１３を形成する。絶縁膜１２及び１３は、いずれもシリコン酸化物である。

第１ソース電極ＳＥ１と第１ドレイン電極ＤＥ１との間においては、絶縁膜１３から絶縁膜１２を介して第１酸化物半導体ＳＣ１に酸素が供給される。これにより、第１酸化物半導体ＳＣ１のうち、第１ソース電極ＳＥ１と第１ドレイン電極ＤＥ１との間隙に重畳する領域が十分に酸化され、第１チャネル領域Ｃ１が形成される。

第１チャネル領域Ｃ１に隣接する領域では、第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１がそれぞれマスクとなって、絶縁膜１３からの酸素供給量が減少する。このため、第１酸化物半導体ＳＣ１のうち、第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１にそれぞれ重畳する領域の酸化が抑制され、第１チャネル領域Ｃ１よりも低抵抗となる第１低抵抗領域ＬＳ１及びＬＤ１が形成される。

他の製造方法としては、絶縁膜１１の上に第１酸化物半導体ＳＣ１を形成した後に、絶縁膜１２を形成する。その後、絶縁膜１２の上に、第１低抵抗領域ＬＳ１及びＬＤ１を形成すべき領域に開口を有するレジストを形成する。その後、レジストをマスクとして、第１酸化物半導体ＳＣ１に、ホウ素（Ｂ）またはリン（Ｐ）を注入する。これにより、第１低抵抗領域ＬＳ１及びＬＤ１が形成される。

半導体として酸化物半導体を備える構成のトランジスタ（酸化物半導体トランジスタと称する）は、オフリーク電流が極めて小さいといった特性を有している。このため、酸化物半導体トランジスタは、画素容量に書き込んだ電荷を長時間保持することができ、所望の電圧を保持し続けることが可能であり、画素ＰＸのスイッチング素子（第２トランジスタＴＲ２）として好適である。

一方、ゲートドライバＧＤ１及びＧＤ２のシフトレジスタＳＲに含まれる第１トランジスタＴＲ１としては、移動度が高く、且つ、高耐電圧特性を有することが要求される。例えば、表示装置ＤＳＰの一例である電気泳動表示装置においては、シフトレジスタＳＲに含まれる第１トランジスタＴＲ１では、ソース－ドレイン間に７０Ｖ以上（±３５Ｖ以上）の高電圧が印加される。このため、第１トランジスタＴＲ１には、高耐電圧特性が要求される。

第１トランジスタＴＲ１が半導体として多結晶シリコン（ｐ－Ｓｉ）を備える構成の場合、７０Ｖ以上の高耐電圧特性を得ることが困難である。また、第１トランジスタＴＲ１が半導体として非晶質シリコン（ａ－Ｓｉ）を備える構成の場合、要求される移動度を達成することが困難である。

このため、本実施形態においては、第１トランジスタＴＲ１として、酸化物半導体トランジスタを適用している。しかも、第１トランジスタＴＲ１においては、第２トランジスタＴＲ２の第２低抵抗領域ＬＳ２及びＬＤ２よりも大きな第１低抵抗領域ＬＳ１及びＬＤ１が設けられている。このため、第１トランジスタＴＲ１は、ソース－ドレイン間に印加されうる高電圧に関して、第２トランジスタＴＲ２よりも高い耐電圧特性を得ることができる。

一例として、ソース－ドレイン間に７０Ｖ以上（±３５Ｖ以上）の高電圧が印加される場合においては、第１低抵抗領域ＬＳ１及びＬＤ１の各々の長さが２μｍ以上であることが望ましい。但し、第１低抵抗領域ＬＳ１及びＬＤ１の各々に必要とされる長さの下限は、ソース－ドレイン間の印加電圧の大きさに応じて異なり、２μｍ未満であっても許容される場合があり得る。

また、本実施形態においては、第１トランジスタＴＲ１は、第１酸化物半導体ＳＣ１と絶縁基板１０との間に第１ゲート電極ＧＥ１を備えるボトムゲート構造を有している。加えて、第１低抵抗領域ＬＳ１及びＬＤ１は、第１ゲート電極ＧＥ１の直上に位置している。しかも、第１ゲート電極ＧＥ１と第１酸化物半導体ＳＣ１との間に介在する絶縁膜１１は、３００ｎｍ以上の膜厚を有している。このため、第１トランジスタＴＲ１は、第１ゲート電極ＧＥ１に印加されうる高電圧に関して、高い耐電圧特性を得ることができる。

このような本実施形態によれば、第１酸化物半導体ＳＣ１を備える第１トランジスタＴＲ１を用いてゲートドライバＧＤ１及びＧＤ２を構成することができる。これにより、ゲートドライバとして、ＩＣチップを実装する構成と比較して、周辺領域ＳＡの面積を縮小することができる。このため、表示装置ＤＳＰの小型化が可能となる。また、実装するＩＣチップの個数を削減することができ、コストを削減することができる。

このように、表示装置ＤＳＰの小型化及び低価格化が可能となることで、本実施形態で説明した表示装置ＤＳＰの個人端末への適用が可能となる。

次に、発明者は、第１トランジスタＴＲ１に関する信頼性試験を行った。第１トランジスタＴＲ１に与えるストレスの条件は以下の通りである。第１ゲート電極ＧＥ１の印加電圧を４０Ｖとし、第１ソース電極ＳＥ１－第１ドレイン電極ＤＥ１間の印加電圧を±３８Ｖとし、６０℃の環境において１０００ｓｅｃの間、電圧を印加し続けた。

信頼性試験では、ストレスを付与する前の初期状態でのＶｇ－Ｉｄ特性と、ストレスを付与した後のＶｇ－Ｉｄ特性とを比較した。なお、Ｖｇとは第１ゲート電極ＧＥ１に印加する電圧（Ｖ）であり、Ｉｄとは第１ドレイン電極ＤＥ１から出力される電流（Ａ）である。電圧Ｖｇを横軸とし、電流Ｉｄを縦軸として、信頼性試験の結果をグラフにした。

Ｖｇ－Ｉｄ特性としては、ストレス付与前及びストレス付与後のそれぞれにおいて、ソース－ドレイン間の電圧を０．１Ｖに設定した場合（Ａ）と、ソース－ドレイン間の電圧を１０Ｖに設定した場合（Ｂ）と、ソース－ドレイン間の電圧を２０Ｖに設定した場合（Ｃ）と、をそれぞれグラフにしている。

図５は、比較例に係る第１トランジスタＴＲ１の信頼性試験の結果を示す図である。比較例に係る第１トランジスタＴＲ１においては、第１低抵抗領域ＬＳ１及びＬＤ１のそれぞれの長さを１．５μｍとした。
ストレス付与前とストレス付与後とでＶｇ－Ｉｄ特性を比較すると、ドレイン電流が出力されるゲート電圧（しきい値電圧）が大きくシフトしていることが確認された。

図６は、本実施形態に係る第１トランジスタＴＲ１の信頼性試験の結果を示す図である。本実施形態に係る第１トランジスタＴＲ１においては、第１低抵抗領域ＬＳ１及びＬＤ１のそれぞれの長さを２μｍとした。
ストレス付与前とストレス付与後とでＶｇ－Ｉｄ特性を比較すると、ドレイン電流が出力されるゲート電圧（しきい値電圧）がほとんどシフトしていないことが確認された。つまり、本実施形態に係る第１トランジスタＴＲ１によれば、ソース－ドレイン間に７０Ｖ以上の高電圧が長時間あるいは繰り返し印加された後であっても、しきい値がほとんど変動せず、高い信頼性が得られる。

以上説明したように、本実施形態によれば、小型化が可能な表示装置を提供することができる。

なお、この発明は、上記実施形態そのものに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
尚、本実施形態では、要求される駆動電圧の高い電気泳動表示装置について説明したが、本発明は、通常の液晶ディスプレイより高い印加電圧が必要とされる液晶ディスプレイや、高速応答用の液晶ディスプレイとして、ポリマー分散型液晶やそれを用いた高速駆動ディスプレイへの適用も可能である。

ＤＳＰ…表示装置
１０…絶縁基板 １１…絶縁膜（第１絶縁膜） １２…絶縁膜（第２絶縁膜）
１３…絶縁膜（第３絶縁膜）
ＴＲ１…第１トランジスタ ＧＥ１…第１ゲート電極 ＳＥ１…第１ソース電極
ＤＥ１…第１ドレイン電極 ＳＣ１…第１酸化物半導体 Ｃ１…第１チャネル領域
ＬＳ１、ＬＤ１…第１低抵抗領域 ＣＨ１…第１開口 ＣＨ２…第２開口
ＴＲ２…第２トランジスタ ＧＥ２…第２ゲート電極 ＳＥ２…第２ソース電極
ＤＥ２…第２ドレイン電極 ＳＣ２…第２酸化物半導体 Ｃ２…第２チャネル領域
ＬＳ２、ＬＤ２…第２低抵抗領域 ＣＨ３…第３開口 ＣＨ４…第４開口

Claims (10)

1. 絶縁基板と、
   前記絶縁基板の上方において周辺領域に配置され、ゲートドライバに含まれる第１ゲート電極と、
   前記絶縁基板の上方において表示領域に配置され、前記ゲートドライバによって駆動されるゲート線と一体の第２ゲート電極と、
   前記第１ゲート電極及び前記第２ゲート電極を覆う第１絶縁膜と、
   前記第１ゲート電極の上方に配置され、前記第１絶縁膜に接する第１酸化物半導体と、
   前記第２ゲート電極の上方に配置され、前記第１絶縁膜に接する第２酸化物半導体と、
   前記第１酸化物半導体及び前記第２酸化物半導体を覆う第２絶縁膜と、
   前記第２絶縁膜に接し、前記第２絶縁膜の第１開口において前記第１酸化物半導体に接する第１ソース電極と、
   前記第２絶縁膜に接し、前記第２絶縁膜の第２開口において前記第１酸化物半導体に接する第１ドレイン電極と、
   前記第２絶縁膜に接し、前記第２絶縁膜の第３開口において前記第２酸化物半導体に接する第２ソース電極と、
   前記第２絶縁膜に接し、前記第２絶縁膜の第４開口において前記第２酸化物半導体に接する第２ドレイン電極と、
   を備え、
   前記第１開口と前記第２開口との間における前記第２絶縁膜及び前記第１ソース電極の積層体の長さは、前記第３開口と前記第４開口との間における前記第２絶縁膜及び前記第２ソース電極の積層体の長さより大きい、表示装置。
2. 前記第１開口と前記第２開口との間における前記第２絶縁膜及び前記第１ドレイン電極の積層体の長さは、前記第３開口と前記第４開口との間における前記第２絶縁膜及び前記第２ドレイン電極の積層体の長さより大きい、請求項１に記載の表示装置。
3. 前記第２絶縁膜及び前記第１ソース電極の積層体の長さ、及び、前記第２絶縁膜及び前記第１ドレイン電極の積層体の長さは、２μｍ以上である、請求項２に記載の表示装置。
4. 前記第１酸化物半導体は、
   前記第１ソース電極及び前記第１ドレイン電極の間隙に重畳する第１チャネル領域と、
   前記第２絶縁膜及び前記第１ソース電極の積層体及び前記第２絶縁膜及び前記第１ドレイン電極の積層体にそれぞれ重畳し、前記第１チャネル領域よりも低抵抗の第１低抵抗領域と、
   を有している、請求項２に記載の表示装置。
5. 前記第１酸化物半導体及び前記第２酸化物半導体は、同一面上に位置し、
   前記第２絶縁膜及び前記第１ソース電極の積層体、及び、前記第２絶縁膜及び前記第１ドレイン電極の積層体は、前記第１ゲート電極の直上に位置し、
   前記第２絶縁膜及び前記第２ソース電極の積層体、及び、前記第２絶縁膜及び前記第２ドレイン電極の積層体は、前記第２ゲート電極の直上に位置している、請求項２に記載の表示装置。
6. さらに、前記第１ソース電極と前記第１ドレイン電極との間において、前記第２絶縁膜に接する第３絶縁膜を備え、
   前記第３絶縁膜は、シリコン酸化物によって形成されている、請求項１乃至５のいずれか１項に記載の表示装置。
7. 絶縁基板と、
   前記絶縁基板の上方において周辺領域に配置され、ゲートドライバに含まれる第１ゲート電極と、
   前記絶縁基板の上方において表示領域に配置され、前記ゲートドライバによって駆動されるゲート線と一体の第２ゲート電極と、
   前記第１ゲート電極及び前記第２ゲート電極を覆う第１絶縁膜と、
   前記第１ゲート電極の上方に配置され、前記第１絶縁膜に接する第１酸化物半導体と、
   前記第２ゲート電極の上方に配置され、前記第１絶縁膜に接する第２酸化物半導体と、
   を備え、
   前記第１酸化物半導体は、第１チャネル領域と、前記第１チャネル領域に隣接し前記第１チャネル領域よりも低抵抗の第１低抵抗領域と、を有し、
   前記第２酸化物半導体は、第２チャネル領域と、前記第２チャネル領域に隣接し前記第２チャネル領域よりも低抵抗の第２低抵抗領域と、を有し、
   前記第１低抵抗領域の長さは、前記第２低抵抗領域の長さより大きい、表示装置。
8. 前記第１低抵抗領域の長さは、２μｍ以上である、請求項７に記載の表示装置。
9. 前記第１酸化物半導体及び前記第２酸化物半導体は、同一面上に位置し、
   前記第１低抵抗領域は、前記第１ゲート電極の直上に位置し、
   前記第２低抵抗領域は、前記第２ゲート電極の直上に位置している、請求項７に記載の表示装置。
10. 前記第１ゲート電極と前記第１酸化物半導体との間に介在する前記第１絶縁膜の膜厚は、３００ｎｍ以上である、請求項１乃至９のいずれか１項に記載の表示装置。

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