JP7525802B2 - 半導体集積回路装置 - Google Patents

Description

本開示は、クロックバッファセルを備えた半導体集積回路装置に関する。

近年、半導体デバイスの微細化により、回路の高速化とともに、消費電力の増大が進んでいる。回路の高速化に対応するためには、フリップフロップ等に供給されるクロック信号を、クロックスキューを抑えて伝送することが重要となる。クロックスキューを抑えるためには、クロック信号を伝達するクロックバッファの駆動能力を大きくすることが行われる。一方、クロックバッファの駆動能力が大きくなると、クロックバッファの電源に大きな電流が流れるとともに、クロックバッファの入出力端子にも大きな電流が流れる。このため、電源電圧降下（ＩＲ－Ｄｒｏｐ）の問題やエレクトロマイグレーション（ＥＭ：ElectroMigration）の問題が顕在化する。

また、半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。

特許文献１では、クロックバッファ用のスタンダードセルと、それ以外のスタンダードセルとで、電源配線の配線層を異ならせる技術が開示されている。

特開平１１－３４５８８１号公報

ところが、特許文献１の技術では、電源電圧降下を抑制することはできるものの、電源配線の構成が複雑になるため、半導体集積回路の設計に工数がかかってしまうという問題がある。また、特許文献１の技術では、クロックバッファの入出力端子におけるエレクトロマイグレーションの問題については解決されていない。

本開示は、クロックバッファセルを備えた半導体集積回路装置において、電源配線の構成を複雑にすることなく、電源電圧降下やエレクトロマイグレーションの問題を抑制できるようにすることを目的とする。

本開示の第１態様では、半導体集積回路装置は、クロック信号を伝搬するスタンダードセルであって、入力端子および出力端子を有するクロックバッファセルを備え、前記出力端子を含む第１金属配線は、前記入力端子を含む第２金属配線よりも、上層にあり、かつ、配線幅が大きい。

この態様によると、クロックバッファセルについて、出力端子を含む第１金属配線は、入力端子を含む第２金属配線よりも、上層にあり、かつ、配線幅が大きい。ここで、クロックバッファでは、出力端子は、入力端子よりも負荷容量が大きく、このため入力端子よりも大きな電流が流れる。したがって、出力端子の方がエレクトロマイグレーションの問題が生じやすい。そこで、出力端子を入力端子よりも上層に設けることによって、接続される配線における配線層の乗り換え数が少なくなるので、エレクトロマイグレーションの問題が発生し得る配線を減らすことができる。また、出力端子の配線幅を入力端子よりも大きくすることによって、出力端子におけるエレクトロマイグレーションの問題を抑制することができる。

本開示の第２態様では、半導体集積回路装置は、第１金属配線層において第１方向に延びており、第１電源を供給する第１電源配線と、前記第１電源配線と接続されており、論理機能を実現する第１スタンダードセルと、前記第１電源配線と接続されており、クロック信号を伝搬するスタンダードセルであるクロックバッファセルとを備え、前記クロックバッファセルは、前記第１金属配線層よりも上層の第２金属配線層に形成されており、前記第１電源配線と電気的に接続された第２電源配線を備え、前記第２電源配線は、前記第１電源配線よりも、配線幅が大きい。

この態様によると、クロックバッファセルは、第１スタンダードセルと同様に、第１金属配線層の第１電源配線から電源供給を受ける。クロックバッファセルは、加えて、第１金属配線層よりも上層の第２金属配線層に形成された第２電源配線からも、電源供給を受ける。そして、第２電源配線は、第１電源配線よりも配線幅が大きい。このため、クロックバッファセルに大きな電流が流れる場合であっても、その電流は主として抵抗値が低い第２電源配線から供給される。このため、電源電圧降下が小さく抑制されるとともに、第１スタンダードセルの電源への影響を小さく抑えることができる。

本開示の第３態様では、半導体集積回路装置は、第１方向に延びており、第１電源を供給する複数の第１電源配線と、前記第１方向に延びており、第２電源を供給するものであり、前記第１方向と垂直をなす第２方向において前記複数の第１電源配線と交互に配置されている、複数の第２電源配線と、クロック信号を伝搬するスタンダードセルであって、前記複数の第１電源配線および前記複数の第２電源配線が配置された領域に形成されており、入力端子および出力端子を有するクロックバッファセルとを備え、前記クロックバッファセルは、前記入力端子に電気的に接続された入力ノード、および、前記出力端子に電気的に接続された出力ノードをそれぞれ有しており、前記第２方向に並べて配置された複数のバッファ部を備え、前記入力ノードおよび前記出力ノードは、第１金属配線層に形成されており、前記出力端子は、前記第１金属配線層よりも上層の第２金属配線層に形成されており、かつ、平面視で、前記複数のバッファ部が２Ｎ個（Ｎは正の整数）の場合は、前記第２方向における一方の側からＮ番目のバッファ部と（Ｎ＋１）番目のバッファ部との間にあり、前記複数のバッファ部が（２Ｎ＋１）個の場合は、前記第２方向における一方の側からＮ番目のバッファ部と重なる位置にある。

この態様によると、クロックバッファセルは、第１電源を供給する第１電源配線と第２電源を供給する第２電源配線とが交互に配置された領域に、形成されている。クロックバッファセルは、第１および第２電源配線が延びる方向である第１方向と垂直をなす第２方向に並べて配置された、複数のバッファ部を備える。各バッファ部は、クロックバッファセルの入力端子と電気的に接続された入力ノード、および、クロックバッファセルの出力端子と電気的に接続された出力ノードを備える。クロックバッファセルの出力端子は、各バッファ部の入力ノードおよび出力ノードが形成された第１金属配線層よりも上層の第２金属配線層に形成されており、かつ、平面視で、バッファ部が２Ｎ個の場合はＮ番目と（Ｎ＋１）番目のバッファ部の間に、バッファ部が（２Ｎ＋１）個の場合はＮ番目のバッファ部と重なる位置にある。すなわち、クロックバッファセルの出力端子は、第２方向において、複数のバッファ部の中央部付近に位置している。これにより、各バッファ部から出力端子に流れる電流は、第２方向における両側からほぼ均等に流れることになり、一方の側からの電流が大きくなることはない。したがって、エレクトロマイグレーションの問題を抑制することができる。

本開示によると、クロックバッファセルを備えた半導体集積回路装置において、電源配線の構成を複雑にすることなく、電源電圧降下やエレクトロマイグレーションの問題を抑制することができる。

本実施形態に係る半導体集積回路装置におけるブロックレイアウトの例 クロックバッファセルを含むクロックツリーの回路図 クロックバッファセルのレイアウトの一例 図３のクロックバッファセルにおけるバッファ部のレイアウト 図４のバッファ部の下層部分のレイアウト 図４のバッファ部の上層部分のレイアウト 通常のスタンダードセルのレイアウトの例 図３のクロックバッファセルの上層配線のレイアウト クロックバッファセルのレイアウトの他の例

以下、実施の形態について、図面を参照して説明する。なお、以下の説明では、「ＶＤＤ」「ＶＳＳ」は、電源自体、および、その電源が与える電源電圧の両方を表す符号として用いる。また、トランジスタのドレインおよびソースについて、適宜、「ノード」と総称する。また、スタンダードセルのことを、適宜、単に「セル」と略して記載する。

また、以下の説明では、半導体集積回路装置は、フィン型トランジスタを備えるものとしているが、本開示に係る半導体集積回路装置が備えるトランジスタの構造は、フィン型に限られるものではない。

図１は本実施形態に係る半導体集積回路装置におけるブロックレイアウトの例である。図１において、Ｘ方向（第１方向に相当する）において並列に延びている太線は、電源配線ＰＬを示している。電源配線ＰＬは、ＶＤＤを供給する電源配線と、ＶＳＳを供給する電源配線とが、Ｙ方向（第２方向に相当する）において交互に配置されている。本開示では、Ｙ方向において隣り合う電源配線ＰＬ同士の間の領域を、ハイト領域という。Ｈはハイト領域の高さである。ハイト領域には、スタンダードセルＣが配置されている。図１では、スタンダードセルＣは、矩形枠によって簡略して表している。図１に示すほとんどのスタンダードセルＣは、セル高さがＨに等しいシングルハイトセルである。

図１のブロックレイアウトでは、通常のスタンダードセルＣ以外に、２個のクロックバッファセル１，２が配置されている。クロックバッファセル１，２は、セル高さがＨの複数倍であるマルチハイトセルである。図１では、クロックバッファセル１，２は、通常のスタンダードセルＣの２２倍の高さを有している。また、クロックバッファセル１の近傍には、通常のスタンダードセルの一例である２入力ＮＡＮＤセル３が配置されている。

図２はクロックバッファセル１，２を含むクロックツリーの回路図である。図２に示すように、クロックバッファセル１，２は、前段のクロックバッファセルから出力された共通のクロック信号を入力端子１ａ，２ａにそれぞれ受ける。そして、クロックバッファセル１は、バッファ後のクロック信号を出力端子１ｂから出力し、クロックバッファセル２は、バッファ後のクロック信号を出力端子２ｂから出力する。

図１において、Ｙ方向に延びるＭ１３配線４は、前段のクロックバッファセルの出力線に相当する。Ｍ１３配線４は、Ｘ方向に延びるＭ１２配線５を介して、クロックバッファセル１の入力端子１ａに接続されている。また、Ｍ１３配線４は、Ｘ方向に延びるＭ１２配線６を介して、クロックバッファセル２の入力端子２ａに接続されている。クロックバッファセル１の出力端子１ｂは、Ｘ方向に延びるＭ１４配線７を介して、Ｙ方向に延びるＭ１５配線９に接続されている。クロックバッファセル２の出力端子２ｂは、Ｘ方向に延びるＭ１４配線８に接続されている。

図３はクロックバッファセル２のレイアウトの一例を示す概要図である。図４は図３のクロックバッファセルにおけるバッファ部のレイアウト、図５は図４のバッファ部の下層部分のレイアウト、図６は図４のバッファ部の上層部分のレイアウトである。

本実施形態では、クロックバッファセルおよび他のセルを構成するトランジスタは、フィン型トランジスタとする。ただし、図３のレイアウトでは、図の見やすさのために、フィン型トランジスタに関して、フィンおよびローカル配線については図示を省略しており、ゲート３１のみを図示している。ＣＬはセル枠である。

図３のレイアウトでは、Ｍ０配線層において、Ｘ方向に延びており、ＶＤＤを供給する電源配線１１と、Ｘ方向に延びており、ＶＳＳを供給する電源配線１２とが、Ｙ方向において交互に配置されている。そして、４個のバッファ部２１，２２，２３，２４が、Ｙ方向に並べて配置されている。各バッファ部２１，２２，２３，２４の高さは３Ｈであり、バッファ部２１，２２，２３，２４同士の間隔は２Ｈである。各バッファ部２１，２２，２３，２４の周囲には、デカップリング容量部が構成されている。デカップリング容量部は、ＶＤＤ－ＶＳＳ間に容量を構成しており、電源電圧降下を抑制する。

また、Ｍ１配線層において、Ｙ方向に延びており、ＶＤＤを供給する電源配線１３ａ，１３ｂ，１３ｃと、Ｙ方向に延びており、ＶＳＳを供給する電源配線１４ａ，１４ｂ，１４ｃとが、Ｘ方向において交互に配置されている。電源配線１３ａ，１３ｂ，１３ｃ，１４ａ，１４ｂ，１４ｃは、４個のバッファ部２１，２２，２３，２４にわたって形成されている。

図４～図６を参照して、バッファ部のレイアウトについて説明する。なお、図４～図６はバッファ部２２を例にとって示しているが、他のバッファ部２１，２３，２４も同様のレイアウトを有している。バッファ部２２は、回路としては、インバータ２２ａ，２２ｂが直列接続された構成になっている。

バッファ部２２では、ＶＤＤを供給する電源配線１１ａ，１１ｂと、ＶＳＳを供給する電源配線１２ａ，１２ｂとが、Ｙ方向において交互に配置されている。電源配線１２ａと電源配線１１ａとの間のハイト領域ＨＲ１に、図面上から順に、Ｎ型トランジスタとＰ型トランジスタとが配置されている。電源配線１１ａと電源配線１２ｂとの間のハイト領域ＨＲ２に、図面上から順に、Ｐ型トランジスタとＮ型トランジスタとが配置されている。電源配線１２ｂと電源配線１１ｂとの間のハイト領域ＨＲ３に、図面上から順に、Ｎ型トランジスタとＰ型トランジスタとが配置されている。各トランジスタは、フィン型トランジスタであり、トランジスタのチャネル領域およびノードとなるフィン３２が、３列ずつ、配置されている。各トランジスタのノードには、ローカル配線３３が接続されている。

各ハイト領域ＨＲ１，ＨＲ２，ＨＲ３において、Ｙ方向に並ぶＮ型トランジスタおよびＰ型トランジスタは、共通のゲート配線３１を有している。各Ｎ型トランジスタは、一方のノードが、ローカル配線３３を介して、ＶＳＳを供給する電源配線１２ａ，１２ｂに接続されている。各Ｐ型トランジスタは、一方のノードが、ローカル配線３３を介して、ＶＤＤを供給する電源配線１１ａ，１１ｂに接続されている。

図面左側から３列のトランジスタが、前段のインバータ２２ａを構成している。残りの列すなわち図面右側から８列のトランジスタが、後段のインバータ２２ｂを構成している。

各ハイト領域ＨＲ１，ＨＲ２，ＨＲ３には、Ｍ０配線層において、Ｘ方向に延びる信号配線が形成されている。また、Ｍ１配線層において、Ｙ方向に延びる信号配線が形成されている。これらの信号配線について、図６を参照して、ハイト領域ＨＲ２を例にとって説明する。

信号配線４１は、前段のインバータ２２ａを構成する図面左側から３列のトランジスタのゲート配線３１と、コンタクトを介して接続されている。信号配線４２ａは、前段のインバータ２２ａを構成するＰ型トランジスタの他方のノード（ＶＤＤと接続されていない方のノード）と、コンタクトを介して接続されている。信号配線４２ｂは、前段のインバータ２２ａを構成するＮ型トランジスタの他方のノード（ＶＳＳと接続されていない方のノード）と、コンタクトを介して接続されている。

信号配線４３は、後段のインバータ２２ｂを構成する図面右側から８列のトランジスタのゲート配線３１と、コンタクトを介して接続されている。信号配線４４ａは、後段のインバータ２２ｂを構成するＰ型トランジスタの他方のノード（ＶＤＤと接続されていない方のノード）と、コンタクトを介して接続されている。信号配線４４ｂは、後段のインバータ２２ｂを構成するＮ型トランジスタの他方のノード（ＶＳＳと接続されていない方のノード）と、コンタクトを介して接続されている。

Ｍ１配線層において、信号配線１５は、電源配線１３ａ，１４ａの間に配置されており、Ｍ０配線層の信号配線４１と接続されている。すなわち、信号配線１５は、前段のインバータ２２ａを構成するトランジスタのゲート配線３１と、電気的に接続されている。信号配線１５は、バッファ部２２の入力ノードに相当する。

信号配線１６ａは、電源配線１３ｂ，１４ｂの間に配置されており、信号配線１６ｂは電源配線１３ｂ，１４ｃの間に配置されており、信号配線１６ｃは、電源配線１４ｃ，１３ｃの間に配置されている。信号配線１６ａ，１６ｂ，１６ｃは、Ｍ０配線層の信号配線４４ａ，４４ｂと接続されている。すなわち、信号配線１６ａ，１６ｂ，１６ｃは、後段のインバータ２２ｂを構成するＰ型トランジスタの他方のノード、および、後段のインバータ２２ｂを構成するＮ型トランジスタの他方のノードと、電気的に接続されている。信号配線１６ａ，１６ｂ，１６ｃは、バッファ部２２の出力ノードに相当する。

信号配線１７は、電源配線１３ａ，１４ｂの間に配置されており、Ｍ０配線層の信号配線４２ａ，４２ｂ，４３と接続されている。すなわち、信号配線１７は、前段のインバータ２２ａを構成するＰ型トランジスタの他方のノード、前段のインバータ２２ａを構成するＮ型トランジスタの他方のノード、および、後段のインバータ２２ｂを構成するトランジスタのゲート配線３１と、電気的に接続されている。信号配線１７は、前段のインバータ２２ａと後段のインバータ２２ｂとの間の接続ノードに相当する。

図７は通常のスタンダードセルのレイアウトの例である。図７では、図１における２入力ＮＡＮＤセル３のレイアウトを示している。図７に示すように、ＶＤＤを供給する電源配線１１ａと、ＶＳＳを供給する電源配線１１ｂとの間に、フィン型トランジスタが形成されている。Ｍ１配線層では、Ｙ方向に延びる信号配線５１，５２，５３が形成されている。信号配線５１は入力Ａに対応しており、信号配線５２は入力Ｂに対応しており、信号配線５３は出力ＹＢに対応している。

図８は図３のクロックバッファセルの上層配線のレイアウト例である。同図中、（ａ）はＭ１０配線層、（ｂ）はＭ１１配線層、（ｃ）はＭ１３配線層である。Ｍ１０，Ｍ１１，Ｍ１３配線層は、Ｍ０，Ｍ１配線層より膜厚が大きい。例えば、Ｍ１０，Ｍ１１，Ｍ１３配線層の膜厚は、Ｍ０，Ｍ１配線層の４－５倍程度である。

図８（ａ）に示すように、Ｍ１０配線層において、Ｘ方向に並列に延びる電源配線６１，６２，６３，６４，６５が形成されている。電源配線６１，６３，６５はＶＤＤを供給し、電源配線６２，６４はＶＳＳを供給する。電源配線６１～６５は、Ｍ０配線層における電源配線１１，１２よりも配線幅が大きい。電源配線６１～６５は、同層またはそれより上層に形成されるブロック間電源幹線と接続される。

電源配線６１，６３，６５は、Ｍ１配線層の電源配線１３ａ，１３ｂ，１３ｃと、Ｍ２～Ｍ９配線層に形成された例えばスタックビア構造によって、電気的に接続される。電源配線６２，６４は、Ｍ１配線層の電源配線１４ａ，１４ｂ，１４ｃと、Ｍ２～Ｍ９配線層に形成された例えばスタックビア構造によって、電気的に接続される。なお、Ｍ１０配線層の電源配線とＭ１配線層の電源配線とを接続する構成は、スタックビア構造に限られるものではない。例えば、１層毎に配線方向を変えたメッシュ状の電源配線を、構成してもかまわない。

また、Ｍ１０配線層には、入力用の信号配線７１，７２，７３，７４、および、出力用の信号配線８１，８２，８３，８４が、形成されている。信号配線７１，７２，７３，７４は、各バッファ部２１，２２，２３，２４の入力ノードとなるＭ１配線層の信号配線１５と、Ｍ２～Ｍ９配線層を介して、それぞれ接続される。信号配線８１，８２，８３，８４は、各バッファ部２１，２２，２３，２４の出力ノードとなるＭ１配線層の信号配線１６ａ，１６ｂ，１６ｃと、Ｍ２～Ｍ９配線層を介して、それぞれ接続される。Ｍ１０配線層の信号配線とＭ１配線層の信号配線とは、例えばスタックビア構造によって接続される。

図８（ｂ）に示すように、Ｍ１１配線層には、入力端子を含む信号配線７５と、出力用の信号配線８５とが、形成されている。信号配線７５はＹ方向に延びており、Ｍ１０配線層の信号配線７１，７２，７３，７４と接続されている。信号配線８５はＹ方向に延びており、Ｍ１０配線層の信号配線８１，８２，８３，８４と接続されている。図８（ｃ）に示すように、Ｍ１３配線層には、出力端子を含む信号配線８６が形成されている。信号配線８６はＹ方向に延びており、Ｍ１１配線層の信号配線８５と、Ｍ１２配線層の配線を介して接続されている。Ｍ１１配線層の信号配線７５が、図１における配線２ａに相当する。Ｍ１３配線層の信号配線８６が、図１における配線２ｂに相当する。

信号配線８６において、出力端子（＋ＯＵＴ）は、Ｙ方向における中央部に位置している。信号配線７５において、入力端子（＋ＩＮ）は、Ｙ方向における中央部に位置している。平面視で見ると、出力端子（＋ＯＵＴ）および入力端子（＋ＩＮ）は、バッファ部２２とバッファ部２３との間に位置している。また、出力端子を含む信号配線８６は、入力端子を含む信号配線７５よりも配線幅（Ｘ方向におけるサイズ）が大きい。

＜本実施形態の作用効果＞
本実施形態では、クロックバッファセル１，２は、２入力ＮＡＮＤセル３のような通常のセルと同様に、Ｍ０配線層の電源配線１１，１２を備える。このため、半導体集積回路装置の設計において、通常のセルと同様にクロックバッファセルを配置することによって、Ｍ０配線層の電源配線が互いに接続されるので、設計が容易である。

また、クロックバッファセル１，２は、マルチハイトセルであり、ＶＤＤ用の電源配線１１とＶＳＳ用の電源配線１２をそれぞれ複数本備えている。このため、電流を複数の電源配線に分散させることができるので、電源電圧降下を抑制することができる。

また、クロックバッファセル１，２は、Ｍ１配線層に形成されたＹ方向に延びる電源配線１３ａ，１３ｂ，１３ｃ，１４ａ，１４ｂ，１４ｃを備えており、この電源配線１３ａ，１３ｂ，１３ｃ，１４ａ，１４ｂ，１４ｃがＭ１０配線層の電源配線６１，６２，６３，６４，６５と接続されている。このため、上層の電源幹線との接続を低抵抗で行うことができるので、電源電圧降下を抑制することができる。

また、各バッファ部２１～２４に形成された入力ノードとなる信号配線１５は、バッファ部２１～２４同士の間では接続されておらず、互いに分離されている。同様に、各バッファ部２１～２４に形成された出力ノードとなる信号配線１６ａ，１６ｂ，１６ｃも、バッファ部２１～２４同士の間では接続されておらず、互いに分離されている。これにより、エレクトロマイグレーションの問題の発生が抑制されている。すなわち、仮に、信号配線１５がバッファ部２１～２４同士の間で接続されていると、この細くて長い配線に大電流が流れてしまい、特に、Ｙ方向における中央部において大電流が流れてしまう。これにより、エレクトロマイグレーションの問題が発生する可能性が高まる。これに対して、信号配線１５をバッファ部２１～２４同士の間で分離することによって、エレクトロマイグレーションの問題が抑制されている。信号配線１６ａ，１６ｂ，１６ｃについても、バッファ部２１～２４同士の間で分離することによって、エレクトロマイグレーションの問題が抑制されている。

また、クロックバッファセル１，２は、通常のセルと同様に、Ｍ０配線層の電源配線１１，１２から電源供給を受けるとともに、Ｍ１０配線層の電源配線６１～６５からも電源供給を受ける。Ｍ１０配線層は、Ｍ０配線層と比べて膜厚が大きく、また、電源配線６１～６５は、電源配線１１，１２と比べて配線幅が大きい。このため、Ｍ１０配線層の電源配線６１～６５は、Ｍ０配線層の電源配線１１，１２と比べて、抵抗値が格段に低い。したがって、クロックバッファセル１，２に大きな電流が流れる場合であっても、その電流は主として、より抵抗値が低いＭ１０配線の電源配線６１～６５から供給される。これにより、電源電圧降下が抑制されるとともに、周囲の通常のセルの電源への影響も小さく抑えることができる。

また、クロックバッファセル１，２では、出力端子を含む配線８６の配線幅は、入力端子を含む配線７５の配線幅よりも大きい。ここで、出力端子の負荷容量は、出力端子に接続される配線による大きな配線負荷容量と、次段のクロックバッファセルの入力負荷容量とを含む。一方、入力端子の負荷容量は、当該クロックバッファセルの入力負荷容量のみである。このため、流れる電流は、出力端子の方が入力端子よりも大きい。したがって、出力端子を含む配線８６の配線幅を大きくすることによって、出力端子におけるエレクトロマイグレーションの問題を抑制することができる。

また、クロックバッファセル１，２では、入力端子（＋ＩＮ）および出力端子（＋ＯＵＴ）が、Ｙ方向における中央部に位置している。これにより、エレクトロマイグレーションの問題を抑制することができる。例えば、出力端子には、電流は４個のバッファ部２１～２４からそれぞれ流れてくる。１個のバッファ部から流れてくる電流をＩｂｕｆとすると、出力端子には４Ｉｂｕｆの電流が流れてくることになる。この場合、本実施形態のように、出力端子が平面視でバッファ部２２とバッファ部２３との間に位置していると、出力端子には、図面上側から２Ｉｂｕｆの電流が流れ、図面下側から２Ｉｂｕｆの電流が流れるだけである。これに対して、例えば出力端子を配線８６の図面上端に設けたとすると、出力端子には図面下側から４Ｉｂｕｆの電流が流れてきてしまう。このため、エレクトロマイグレーションの問題が発生しやすくなる。すなわち、本実施形態のように、出力端子をＹ方向における中央部に位置することによって、エレクトロマイグレーションの問題を抑制することができる。入力端子に関しても、同様に、Ｙ方向における中央部に位置することによって、エレクトロマイグレーションの問題を抑制することができる。

また、クロックバッファセル１，２では、出力端子は入力端子よりも上層の配線層にある。まず、入力端子と出力端子の配線層を別にすることによって、入力端子および出力端子それぞれに対する配線が容易になる。例えば図１に示すように、Ｍ１１配線層の入力端子１ａは、Ｍ１２配線層の配線５を介してＭ１３配線層の配線４と接続されている。これにより、出力端子１ｂ周辺におけるＭ１３配線層における配線混雑が回避されている。また、上述したとおり、出力端子は流れる電流が大きく、エレクトロマイグレーションの問題がより発生しやすい。そこで、出力端子をより上層に配置し、外部との接続配線をより少ない配線層によって実現できるようにすることによって、エレクトロマイグレーションの問題が発生しうる配線を少なく抑えることができる。

以上のように本実施形態によると、クロックバッファセル１，２について、出力端子を含む金属配線１ｂ，２ｂ，８６は、入力端子を含む金属配線１ａ，２ａ，７５よりも、上層にあり、かつ、配線幅が大きい。クロックバッファでは、出力端子は入力端子よりも負荷容量が大きく、入力端子よりも大きな電流が流れるため、出力端子の方がエレクトロマイグレーションの問題が生じやすい。そこで、出力端子を入力端子よりも上層に設けることによって、接続される配線における配線層の乗り換え数が少なくなるので、エレクトロマイグレーションの問題が発生し得る配線を減らすことができる。また、出力端子の配線幅を入力端子よりも大きくすることによって、出力端子におけるエレクトロマイグレーションの問題を抑制することができる。

また、クロックバッファセル１，２は、他のスタンダードセル３と同様に、Ｍ０配線層の電源配線１１，１１ａから電源供給を受ける。クロックバッファセル１，２は、加えて、Ｍ１０配線層の電源配線６１，６３，６５からも電源供給を受ける。そして、電源配線６１，６３，６５は、電源配線１１ａよりも配線幅が大きい。このため、クロックバッファセル１，２に大きな電流が流れる場合であっても、その電流は主として抵抗値が低い電源配線６１，６３，６５から供給される。このため、電源電圧降下が小さく抑制されるとともに、スタンダードセル３の電源への影響を小さく抑えることができる。

また、クロックバッファセル１，２は、ＶＤＤを供給する電源配線１１とＶＳＳを供給する電源配線１２とが交互に配置された領域に、形成されている。クロックバッファセル１，２は、電源配線１１が延びるＸ方向と垂直をなすＹ方向に並べて配置された、複数のバッファ部２１，２２，２３，２４を備える。各バッファ部２１～２４は、クロックバッファセル１，２の入力端子と電気的に接続された入力ノード１５、および、クロックバッファセル１，２の出力端子と電気的に接続された出力ノード１６ａ，１６ｂ，１６ｃを備える。クロックバッファセル１，２の出力端子は、各バッファ部２１～２４の入力ノード１５および出力ノード１６ａ，１６ｂ，１６ｃが形成されたＭ１配線層よりも上層のＭ１３配線層に形成されており、かつ、平面視で、Ｙ方向において、複数のバッファ部２１～２４の中央部付近に位置している。これにより、各バッファ部２１～２４から出力端子に流れる電流は、Ｙ方向における両側からほぼ均等に流れることになり、一方の側からの電流が大きくなることはない。したがって、エレクトロマイグレーションの問題を抑制することができる。

なお、上述の実施形態では、クロックバッファセル１，２は、通常のセルＣの２２倍の高さを有するマルチハイトセルであり、通常のセルＣの３倍の高さを有する４個のバッファ部２１～２４を備えるものとした。ただし、クロックバッファセル１，２の構成はこれに限られるものではない。

図９はクロックバッファセルのレイアウトの他の例である。図９のクロックバッファセル１０１は、通常のセルＣの１７倍の高さを有するマルチハイトセルであり、通常のセルＣの３倍の高さを有する３個のバッファ部１２１～１２３を備える。図９の構成の場合には、クロックバッファセル１０１の入力端子および出力端子は、平面視で中央のバッファ部１２２と重なる位置に配置すればよい。これにより、上述の実施形態と同様の作用効果を得ることができる。

すなわち、本実施形態におけるクロックバッファセルは、バッファ部の個数が偶数（２Ｎ：Ｎは正の整数）個の場合は、入力端子および出力端子は、平面視で、Ｙ方向における一方の側からＮ番目のバッファ部と（Ｎ＋１）番目のバッファ部との間に配置すればよい。また、バッファ部の個数が奇数（２Ｎ＋１：Ｎは正の整数）個の場合は、入力端子および出力端子は、平面視で、Ｙ方向における一方の側から（Ｎ＋１）番目のバッファ部と重なる位置に配置すればよい。

本開示によると、クロックバッファセルを備えた半導体集積回路装置において、電源配線の構成を複雑にすることなく、電源電圧降下やエレクトロマイグレーションの問題を抑制できるので、例えば、ＬＳＩの性能向上に有用である。

１，２ クロックバッファセル
１ａ，２ａ 入力端子を含む金属配線
１ｂ，２ｂ 出力端子を含む金属配線
１１，１２ 電源配線（Ｍ０）
１３ａ，１３ｂ，１３ｃ，１４ａ，１４ｂ，１４ｃ 電源配線（Ｍ１）
１５ 入力ノード
１６ａ，１６ｂ，１６ｃ 出力ノード
２１，２２，２３，２４ バッファ部
６１，６２，６３，６４，６５ 電源配線（Ｍ１０）
７５ 入力端子を含む金属配線
８５ 信号配線
８６ 出力端子を含む金属配線
１０１ クロックバッファセル
１２１，１２２，１２３ バッファ部
Ｃ スタンダードセル
Ｈ セル高さ
ＰＬ 電源配線

Claims (13)

1. 半導体集積回路装置であって、
   クロック信号を伝搬するスタンダードセルであって、入力端子および出力端子を有するクロックバッファセルを備え、
   前記出力端子を含む第１金属配線は、前記入力端子を含む第２金属配線よりも、上層にあり、かつ、配線幅が大きい
   ことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   論理機能を実現する第２スタンダードセルを備え、
   前記第１および第２金属配線は、前記第２スタンダードセルの入出力端子よりも、上層にある
   ことを特徴とする半導体集積回路装置。
3. 請求項１記載の半導体集積回路装置において、
   前記クロックバッファセルは、
   前記入力端子に電気的に接続された入力ノード、および、前記出力端子に電気的に接続された出力ノードをそれぞれ有しており、第２方向に並べて配置された複数のバッファ部を備え、
   前記入力ノードおよび前記出力ノードは、第１金属配線層に形成されており、
   前記出力端子は、前記第１金属配線層よりも上層の第２金属配線層に形成されており、かつ、平面視で、前記複数のバッファ部が２Ｎ個（Ｎは正の整数）の場合は、前記第２方向における一方の側からＮ番目のバッファ部と（Ｎ＋１）番目のバッファ部との間にあり、前記複数のバッファ部が（２Ｎ＋１）個の場合は、前記第２方向における一方の側からＮ番目のバッファ部と重なる位置にある
   ことを特徴とする半導体集積回路装置。
4. 半導体集積回路装置であって、
   第１金属配線層において第１方向に延びており、第１電源を供給する第１電源配線と、
   前記第１電源配線と接続されており、論理機能を実現する第１スタンダードセルと、
   前記第１電源配線と接続されており、クロック信号を伝搬するスタンダードセルであるクロックバッファセルとを備え、
   前記クロックバッファセルは、
   前記第１金属配線層よりも上層の第２金属配線層に形成されており、前記第１電源配線と電気的に接続された第２電源配線を備え、
   前記第２電源配線は、前記第１電源配線よりも、配線幅が大きい
   ことを特徴とする半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置において、
   前記第２金属配線層は、前記第１金属配線層よりも、膜厚が大きい
   ことを特徴とする半導体集積回路装置。
6. 請求項４記載の半導体集積回路装置において、
   前記第２電源配線は、前記第１方向に延びている
   ことを特徴とする半導体集積回路装置。
7. 請求項４記載の半導体集積回路装置において、
   前記第１電源配線を、複数、備え、
   前記第１金属配線層において前記第１方向に延びており、第２電源を供給するものであり、前記第１方向と垂直をなす第２方向において前記複数の第１電源配線と交互に配置されている、複数の第３電源配線を備え、
   前記クロックバッファセルは、前記複数の第１電源配線および前記複数の第３電源配線が配置された領域に形成されており、前記第２方向において隣り合う前記第１および第３電源配線の間の領域であるハイト領域を、複数個含む
   ことを特徴とする半導体集積回路装置。
8. 請求項７記載の半導体集積回路装置において、
   前記第１金属配線層よりも上層でかつ前記第２金属配線層よりも下層である第３金属配線層に形成されており、前記第２方向に延びており、前記第１電源を供給する第４電源配線を備え、
   前記第４電源配線は、前記複数の第１電源配線と電気的に接続されている
   ことを特徴とする半導体集積回路装置。
9. 半導体集積回路装置であって、
   第１方向に延びており、第１電源を供給する複数の第１電源配線と、
   前記第１方向に延びており、第２電源を供給するものであり、前記第１方向と垂直をなす第２方向において前記複数の第１電源配線と交互に配置されている、複数の第２電源配線と、
   クロック信号を伝搬するスタンダードセルであって、前記複数の第１電源配線および前記複数の第２電源配線が配置された領域に形成されており、入力端子および出力端子を有するクロックバッファセルとを備え、
   前記クロックバッファセルは、
   前記入力端子に電気的に接続された入力ノード、および、前記出力端子に電気的に接続された出力ノードをそれぞれ有しており、前記第２方向に並べて配置された複数のバッファ部を備え、
   前記入力ノードおよび前記出力ノードは、第１金属配線層に形成されており、
   前記出力端子は、前記第１金属配線層よりも上層の第２金属配線層に形成されており、かつ、平面視で、前記複数のバッファ部が２Ｎ個（Ｎは正の整数）の場合は、前記第２方向における一方の側からＮ番目のバッファ部と（Ｎ＋１）番目のバッファ部との間にあり、前記複数のバッファ部が（２Ｎ＋１）個の場合は、前記第２方向における一方の側からＮ番目のバッファ部と重なる位置にある
   ことを特徴とする半導体集積回路装置。
10. 請求項９記載の半導体集積回路装置において、
    前記出力ノードは、前記第１金属配線層において、前記複数のバッファ部毎に、分離しており、
    前記第１金属配線層よりも上層でかつ前記第２金属配線層よりも下層である第３金属配線層に形成されており、前記複数のバッファ部の前記出力ノードと電気的に接続された単一の信号配線を備える
    ことを特徴とする半導体集積回路装置。
11. 請求項９記載の半導体集積回路装置において、
    前記複数のバッファ部は、それぞれ、前記第２方向において隣り合う前記第１および第２電源配線の間の領域であるハイト領域を、複数個含む
    ことを特徴とする半導体集積回路装置。
12. 請求項９記載の半導体集積回路装置において、
    前記入力端子は、前記第１金属配線層よりも上層の第４金属配線層に形成されており、かつ、平面視で、前記複数のバッファ部が２Ｎ個の場合は、前記第２方向における一方の側からＮ番目のバッファ部と（Ｎ＋１）番目のバッファ部との間にあり、前記複数のバッファ部が（２Ｎ＋１）個の場合は、前記第２方向における一方の側からＮ番目のバッファ部と重なる位置にある
    ことを特徴とする半導体集積回路装置。
13. 請求項９記載の半導体集積回路装置において、
    前記出力端子を含む第１金属配線は、前記入力端子を含む第２金属配線よりも、上層にあり、かつ、配線幅が大きい
    ことを特徴とする半導体集積回路装置。

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