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JP7526010B2 - 半導体装置 - Google Patents
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Description

本発明は、半導体装置に関する。
特許文献１は、素子形成領域を分離するｐ型ウェル領域と、素子形成領域に形成されたＤＭＯＳトランジスタを含む半導体装置を開示している。半導体装置は、ｐ型のシリコン基板と、シリコン基板の表面に選択的に形成され、フィールド酸化膜により互いに素子分離されたｎ型のソース領域とドレイン領域と、ゲート酸化膜を介してシリコン基板上に形成されたゲート電極とを含む。ｐ型ウェル領域上には、フィールド酸化膜が形成されている。
特開２０１２－１５６２０５号公報
本発明の一実施形態に係る半導体装置は、素子主面を有する第１導電型の半導体層と、前記半導体層の前記素子主面に形成された第２導電型のボディ領域と、前記ボディ領域に形成され、かつ前記ボディ領域の外縁から内側に離間して形成された第１導電型のソース領域と、前記半導体層の前記素子主面に形成され、かつ前記ボディ領域から第１方向において離間して形成された第１導電型のドレイン領域と、前記ソース領域と前記ボディ領域の外縁との間のチャネル領域に対向するゲート電極であって、前記ソース領域に隣接する第１縁部と、前記第１縁部から前記ドレイン領域に向かって離間した部分に形成された第１開口または前記第１縁部が前記ドレイン領域に向かって選択的に凹んで形成された凹部とを含むゲート電極とを含み、前記ボディ領域は、前記ゲート電極の前記第１開口または前記凹部に露出する部分を選択的に有し、前記第１開口または前記凹部に露出する前記ボディ領域の部分に形成され、前記ボディ領域よりも高い不純物濃度を有する第２導電型のボディコンタクト領域を含む。
図１は、本発明の第１実施形態に係る半導体装置の模式的な斜視図である。 図２は、図１の二点鎖線IIで囲まれた部分を透視して示す前記半導体装置の模式的な平面図である。 図３は、図２のIII－III断面を示す断面図である。 図４は、図２のIV－IV断面を示す断面図である。 図５Ａは、前記半導体装置の製造工程の一部を示す図である。 図５Ｂは、図５Ａの次の工程を示す図である。 図５Ｃは、図５Ｂの次の工程を示す図である。 図５Ｄは、図５Ｃの次の工程を示す図である。 図５Ｅは、図５Ｄの次の工程を示す図である。 図５Ｆは、図５Ｅの次の工程を示す図である。 図５Ｇは、図５Ｆの次の工程を示す図である。 図５Ｈは、図５Ｇの次の工程を示す図である。 図６は、ボディコンタクト領域の形成に関連する工程を示す図である。 図７は、ボディコンタクト領域の形成に関連する工程を示す図である。 図８は、ボディコンタクト領域の形成に関連する工程を示す図である。 図９は、本発明の第２実施形態に係る半導体装置の一部の模式的な平面図である。 図１０は、図９のX－X断面を示す断面図である。 図１１は、図９のXI－XI断面を示す断面図である。 図１２は、マシンモデル試験の結果を示す図である。 図１３は、前記半導体装置の変形例を示す図である。 図１４は、前記半導体装置の変形例を示す図である。 図１５は、前記半導体装置の変形例を示す図である。 図１６は、前記半導体装置の変形例を示す図である。
＜本発明の実施形態＞
まず、本発明の実施形態を列記して説明する。
本発明の一実施形態に係る半導体装置は、素子主面を有する第１導電型の半導体層と、前記半導体層の前記素子主面に形成された第２導電型のボディ領域と、前記ボディ領域に形成され、かつ前記ボディ領域の外縁から内側に離間して形成された第１導電型のソース領域と、前記半導体層の前記素子主面に形成され、かつ前記ボディ領域から第１方向において離間して形成された第１導電型のドレイン領域と、前記ソース領域と前記ボディ領域の外縁との間のチャネル領域に対向するゲート電極であって、前記ソース領域に隣接する第１縁部と、前記第１縁部から前記ドレイン領域に向かって離間した部分に形成された第１開口または前記第１縁部が前記ドレイン領域に向かって選択的に凹んで形成された凹部とを含むゲート電極とを含み、前記ボディ領域は、前記ゲート電極の前記第１開口または前記凹部に露出する部分を選択的に有し、前記第１開口または前記凹部に露出する前記ボディ領域の部分に形成され、前記ボディ領域よりも高い不純物濃度を有する第２導電型のボディコンタクト領域を含む。
この半導体装置は、半導体層の素子主面に沿う第１方向に並んだソース領域、ボディ領域およびドレイン領域によって形成された寄生バイポーラトランジスタを含む。たとえば、第１導電型がｎ型であり、第２導電型がｐ型である場合、ｎｐｎバイポーラトランジスタが形成されている。一方、第１導電型がｐ型であり、第２導電型がｎ型である場合、ｐｎｐバイポーラトランジスタが形成されている。
この種の寄生バイポーラトランジスタは、たとえばＥＳＤ（Electro-Static Discharge：静電気放電）等によってソース－ドレイン間に過電圧が加わるとターンオンする場合がある。その結果、ソース領域、ボディ領域およびドレイン領域を含むＭＩＳＦＥＴに局所的な大電流が生じ、破壊に至る可能性がある。ＥＳＤ対策のために、寄生バイポーラトランジスタがターンオンし難い環境を準備することが好ましい。
たとえば、ｎｐｎバイポーラトランジスタの場合、ベース－エミッタ間に順方向バイアスが印加されることによってターンオンする。したがって、ベース領域（この実施形態ではボディ領域）の電位上昇を抑えることによって順方向バイアスの印加を抑制し、ターンオンを防止することが好ましい。
そこで、この半導体装置では、ゲート電極に第１開口または凹部が形成され、当該第１開口または凹部にボディコンタクト領域が形成されている。これにより、第１方向において、ソース領域に対してドレイン領域に近い位置で、ボディコンタクト領域からボディ領域の電位を提供することができる。そのため、第１方向において、ソース領域からドレイン領域に向かってボディ領域の電位上昇を抑えることができる。その結果、寄生バイポーラトランジスタのターンオンを抑制することができる。
よって、ＥＳＤ耐性の向上した半導体装置を提供することができ、必要により、ＥＳＤ保護素子を削減することもできる。ＥＳＤ保護素子の削減に伴ってチップ面積を縮小でき、コストを低減することもできる。さらに、ＥＳＤ設計が不要になるため、半導体装置の設計を簡素化することができる。
本発明の一実施形態に係る半導体装置では、前記ボディ領域は、第１の幅を有する第１部分と、前記第１部分に対して前記第１方向に選択的に突出し、前記ゲート電極の前記第１開口または前記凹部に露出しており、かつ前記第１の幅よりも大きい第２の幅を有する第２部分とを含み、前記ボディコンタクト領域は、前記ボディ領域の前記第２部分に形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記ボディコンタクト領域は、前記ゲート電極の前記第１縁部に向かって延びており、前記ソース領域は、前記第１方向に交差する第２方向において、前記ボディコンタクト領域によって分断されていてもよい。
本発明の一実施形態に係る半導体装置では、前記ゲート電極の第１縁部は、前記ソース領域および前記ボディコンタクトを共通に露出させる第２開口の縁部を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記ゲート電極の第１縁部は、前記ソース領域を露出させる第２開口の縁部を含み、前記ドレイン領域は、前記第１方向において、前記ソース領域を挟んで対向する第１ドレイン領域および第２ドレイン領域を含み、前記ゲート電極の第１開口は、前記ソース領域に対して前記第１ドレイン領域側および前記第２ドレイン領域側のそれぞれに形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記ボディコンタクト領域は、前記第１ドレイン領域側の前記第１開口から前記第２ドレイン領域側の前記第１開口に向かってライン状に形成されており、前記ソース領域は、前記第１方向に交差する第２方向において、前記ボディコンタクト領域によって分断されていてもよい。
本発明の一実施形態に係る半導体装置では、前記ボディコンタクト領域は、前記第１開口と前記第２開口との間の部分において、前記素子主面からの深さが選択的に浅い部分を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記第１開口の幅が、０．４μｍ～１．０μｍであってもよい。
本発明の一実施形態に係る半導体装置では、前記第１開口は、前記第２開口から０．４μｍ～１．０μｍ離間していてもよい。
本発明の一実施形態に係る半導体装置では、前記ドレイン領域は、前記第１方向において、前記ソース領域を挟んで対向する第１ドレイン領域および第２ドレイン領域を含み、前記ゲート電極の凹部は、前記第１ドレイン領域側および前記第２ドレイン領域側のそれぞれに向かって形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記ボディコンタクト領域は、前記第１ドレイン領域側の前記凹部から前記第２ドレイン領域側の前記凹部に向かってライン状に形成されており、前記ソース領域は、前記第１方向に交差する第２方向おいて、前記ボディコンタクト領域によって分断されていてもよい。
本発明の一実施形態に係る半導体装置では、前記凹部の凹み量が、０．４μｍ～１．０μｍであってもよい。
本発明の一実施形態に係る半導体装置は、前記半導体層上に形成された絶縁層と、前記絶縁層を貫通し、前記ソース領域に接続されたソースコンタクトと、前記絶縁層を貫通し、前記第１開口または前記凹部を介して前記ボディコンタクト領域に接続されたボディコンタクトと、前記絶縁層上に形成され、前記ソースコンタクトおよび前記ボディコンタクトに共通に接続されたソース配線とを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記ボディ領域の不純物濃度は、１×１０１７ｃｍ－３～１×１０１８ｃｍ－３であり、前記ボディコンタクト領域の不純物濃度は、１×１０１９ｃｍ－３～１×１０２０ｃｍ－３であってもよい。
本発明の一実施形態に係る半導体装置は、前記半導体層が、前記ボディ領域、前記ソース領域および前記ドレイン領域を含む第１素子領域と、前記第１素子領域とは独立して形成された第２素子領域とを含む場合、前記第１素子領域および前記第２素子領域が共通の前記半導体層に集積された集積回路装置を含んでいてもよい。
＜本発明の実施形態の詳細な説明＞
次に、本発明の実施形態を、添付図面を参照して詳細に説明する。
［第１実施形態］
（半導体装置１の構成）
図１は、本発明の第１実施形態に係る半導体装置１の模式的な斜視図である。
半導体装置１は、たとえば、チップ状の集積回路（ＩＣ：Integrated Circuit）装置を含む。半導体装置１は、集積される回路素子の数に基づいて、ＳＳＩ(Small Scale IC)、ＭＳＩ(Middle Scale IC)、ＬＳＩ(Large Scale IC)、ＶＬＳＩ（Very Large Scale IC）、ＵＬＳＩ（Ultra Large Scale IC）と称してもよい。
半導体装置１は、回路素子が形成された複数の素子領域２，３を有している。複数の素子領域２，３は、後述する共通の半導体基板４に形成されている。
複数の素子領域２，３は、第１素子領域２と、複数の第２素子領域３とを含む。第１素子領域２は、回路素子としてＬＤＭＯＳ（Lateral double-diffusedMOS）が形成された素子領域であってもよい。複数の第２素子領域３は、たとえば、その他の機能素子（たとえば、ＬＤＭＯＳ用の保護ダイオード、抵抗、コンデンサ等）が形成された領域であってもよい。なお、図１では、４つの素子領域２，３が示されているが、半導体装置１は、より多数の素子領域を有していてもよい。
図２は、図１の二点鎖線IIで囲まれた部分を透視して示す半導体装置１の模式的な平面図である。図３は、図２のIII－III断面を示す断面図である。図４は、図２のIV－IV断面を示す断面図である。
半導体装置１は、半導体基板４と、素子分離部５と、埋め込み層６と、フィールド絶縁膜７と、ボディ領域８と、ソース領域９と、ドレイン領域１０，１１と、ゲート絶縁膜１２と、ゲート電極１３と、ボディコンタクト領域１４と、層間絶縁膜１５と、ソースコンタクト１６と、ボディコンタクト１７と、ソース配線１８と、ドレインコンタクト１９と、ドレイン配線２０とを含んでいてもよい。
半導体基板４は、ベース基板２１と、本発明の半導体層の一例としてのエピタキシャル層２２とを含んでいてもよい。
ベース基板２１は、この実施形態ではシリコン（Ｓｉ）基板で形成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）等）で形成された基板であってもよい。ベース基板２１は、この実施形態ではｐ－型である。ベース基板２１は、たとえば、１×１０１４ｃｍ－３～５×１０１８ｃｍ－３の不純物濃度を有していてもよい。また、ベース基板２１の厚さは、たとえば、研削前で５００μｍ～８００μｍであってもよい。
エピタキシャル層２２は、ベース基板２１に接しており、かつベース基板２１に積層されている。エピタキシャル層２２は、素子主面２３と、エピタキシャル層２２の厚さ方向において素子主面２３の反対側を向く接合面２４とを有する。素子主面２３は、素子領域２，３が形成された面である。接合面２４は、ベース基板２１に接する面である。エピタキシャル層２２は、ベース基板２１と逆の導電型を有しており、この実施形態ではｎ－型である。エピタキシャル層２２は、たとえば、５×１０１４ｃｍ－３～１×１０１７ｃｍ－３の不純物濃度を有していてもよい。また、エピタキシャル層２２の厚さは、たとえば、３μｍ～２０μｍであってもよい。
素子分離部５は、素子分離ウェルを含んでいてもよい。より具体的には、図２に示すように、平面視で閉曲線を描く帯状のｐ型の素子分離ウェルが、エピタキシャル層２２の素子主面２３からベース基板２１に達するように形成されていてもよい。素子分離部５は、この実施形態では、図２に示すように平面視で四角環状に形成されているが、たとえば、円環状、三角環状等の他の閉曲線構造であってもよい。
素子分離部５は、上側に配置されたｐ＋型のウェル領域２５と、下側に配置されたｐ－型のローアイソレーション（Ｌ／Ｉ）領域２６との２層構造からなっていてもよい。これらの領域２５，２６の境界は、エピタキシャル層２２の厚さ方向途中部に設定されていてもよい。たとえば、領域２５，２６の境界は、エピタキシャル層２２の素子主面２３から１．０μｍ～２．０μｍの深さ位置に設定されていてもよい。これにより、半導体基板４には、ベース基板２１上において素子分離部５によって取り囲まれたエピタキシャル層２２の一部からなる第１素子領域２が区画されている。
ｎ＋型の埋め込み層６（Ｂ／Ｌ）は、第１素子領域２に選択的に形成されている。埋め込み層６は、半導体基板４において、ベース基板２１とエピタキシャル層２２との境界を跨ぐように形成されている。埋め込み層６の厚さは、たとえば、２．０μｍ～３．０μｍであってもよい。
また、半導体基板４において、第１素子領域２の外周領域には、第１素子領域２と同じく電気的にフローティングされた第２素子領域３が区画されている。第２素子領域３は、素子分離部５を隔てて第１素子領域２と隣接して形成されていてもよいし、第１素子領域２から離間した領域において、図示しない素子分離構造（たとえば、素子分離部５と同様のウェル）によって形成されていてもよい。なお、第１素子領域２は、たとえば、５Ｖ～１００Ｖ程度の低基準電圧を基準に動作する低電圧素子領域であってもよいし、たとえば、４００Ｖ～６００Ｖ程度の高基準電圧を基準に動作する高電圧素子領域であってもよい。
フィールド絶縁膜７は、図２では具体的な端縁が示されていないが、閉曲線を描く帯状に形成されている。フィールド絶縁膜７は、素子分離部５と同様に、第１素子領域２の周囲を取り囲むように平面視で四角環状に形成されている。フィールド絶縁膜７は、素子分離部５よりも幅広で、素子分離部５を完全に覆うように形成されている。
フィールド絶縁膜７は、たとえば、エピタキシャル層２２の素子主面２３を選択的に酸化させることによって形成されたＬＯＣＯＳ膜であってもよい。フィールド絶縁膜７は、ボディ領域８およびソース領域９を露出させる第１開口２７と、ドレイン領域１０，１１を露出させる第２開口２８とを有している。
ボディ領域８は、エピタキシャル層２２の素子主面２３に形成されている。ボディ領域８は、フィールド絶縁膜７の第１開口２７の周縁部２９から内側に離れている。ボディ領域８の外周縁３０とフィールド絶縁膜７の周縁部２９との間に挟まれ、かつエピタキシャル層２２の一部で形成された環状の領域は、エピタキシャル層２２と同じ導電型の半導体領域３１である。
ボディ領域８は、第１部分３２と、第２部分３３とを含む。第１部分３２は、第２方向Ｙに延びている。第２部分３３は、第１部分３２の第２方向Ｙ途中部から、第２方向Ｙに直交する第１方向Ｘに選択的に突出している。より具体的には、第１部分３２は、第２方向Ｙに延びる長方形状であり、第２部分３３は、当該第１部分３２に交差し、第１方向Ｘに延びる長方形状であってもよい。第１部分３２と第２方向Ｙとの交差部分は、第１部分３２および第２部分３３のいずれにも属する共有部分であってもよい。他の言い方では、ボディ領域８は、第１方向Ｘと第２方向Ｙの両方向に延びる略十字状であってもよい。また、ボディ領域８は、第２方向Ｙに延びるライン状の第１部分３２と、当該第１部分３２から選択的に突出した凸部からなる第２部分３３とを含んでいてもよい。
これにより、ボディ領域８は、第１方向Ｘに沿って測定される幅に関して、第１部分３２の第１の幅Ｗ１と、第２部分３３の第２の幅Ｗ２とを有している。第２の幅Ｗ２は、第１の幅Ｗ１よりも大きい。たとえば、第１の幅Ｗ１が０．１μｍ～１μｍであり、第２の幅Ｗ２が０．３μｍ～３μｍであってもよい。また、比率で比較した場合、第１の幅Ｗ１に対する第２の幅Ｗ２の比率（Ｗ２／Ｗ１）は、たとえば、Ｗ２／Ｗ１＝２～５であってもよい。なお、第１の幅Ｗ１および第２の幅Ｗ２は、それぞれ、第２方向Ｙにおいて一定である必要はない。たとえば、第２方向Ｙにおいて任意の２か所の第１の幅Ｗ１を比較した場合、それらの第１の幅Ｗ１同士が互いに異なっていてもよい。
また、ボディ領域８は、第２方向Ｙに沿うサイズとして、第１の長さＬ１を有している。第１の長さＬ１は、第１部分３２の長さであってもよい。なお、図２では、半導体装置１の構造の明瞭化のため、ボディ領域８が比較的幅広に示されているが、ボディ領域８は、より細長形状であってもよい。つまり、第１の幅Ｗ１および第２の幅Ｗ２に対して、ボディ領域８の第１の長さＬ１が遥かに大きくてもよい。
ボディ領域８は、この実施形態ではｐ－型の半導体領域である。ボディ領域８は、たとえば、１×１０１７ｃｍ－３～１×１０１８ｃｍ－３の不純物濃度を有している。また、ボディ領域８の深さは、図３および図４に示すようにフィールド絶縁膜７の底部位置よりも深く、たとえば、０．５μｍ～４．０μｍであってもよい。
ソース領域９は、エピタキシャル層２２の素子主面２３においてボディ領域８の内方領域に形成されている。ソース領域９は、ボディ領域８の外周縁３０から内側に離れており、かつボディ領域８の外周縁３０に沿う外周縁３４を有している。ボディ領域８の外周縁３０とソース領域９の外周縁３４との間に挟まれ、かつボディ領域８で構成された領域は、ゲート電極１３に適切な電圧が印加されたときにチャネルが形成されるチャネル領域３５である。
ソース領域９は、第２方向Ｙにおいて、互いに間隔を空けて複数形成されている。第２方向Ｙにおいて隣り合うソース領域９の間には、ボディコンタクト領域１４が形成されている。この実施形態では、第２方向Ｙにおいてボディコンタクト領域１４を挟むようにソース領域９が形成されている。言い換えれば、ソース領域９は、第２方向Ｙにおいて、ボディコンタクト領域１４によって分断された態様であってもよい。
ソース領域９は、この実施形態ではｎ＋型の半導体領域である。ソース領域９は、たとえば、１×１０１９ｃｍ－３～５×１０２１ｃｍ－３の不純物濃度を有している。また、ソース領域９の深さは、ボディ領域８よりも浅く、たとえば、０．２μｍ～１．０μｍであってもよい。したがって、断面視において、ソース領域９は、その側部および底部がボディ領域８によって一体的に覆われている。
ドレイン領域１０，１１は、エピタキシャル層２２の素子主面２３に形成されている。ドレイン領域１０，１１は、ボディ領域８から第１方向Ｘにおいて離間しており、フィールド絶縁膜７の第２開口２８の周縁部３６に沿う外周縁３７を有している。また、ドレイン領域１０，１１は、第１方向Ｘにおいて、ソース領域９を挟んで対向する第１ドレイン領域１０および第２ドレイン領域１１を含んでいる。第１ドレイン領域１０および第２ドレイン領域１１は、それぞれ、第２方向Ｙに沿って延びている。この実施形態では、第１ドレイン領域１０および第２ドレイン領域１１は、第２方向Ｙに沿って細長形状に形成されている。
ドレイン領域１０，１１は、この実施形態ではｎ＋型の半導体領域である。ドレイン領域１０，１１は、たとえば、１×１０１９ｃｍ－３～５×１０２１ｃｍ－３の不純物濃度を有している。また、ドレイン領域１０，１１の深さは、たとえば、０．２μｍ～２．０μｍであってもよい。たとえば、ドレイン領域１０，１１は、ソース領域９と同じ深さを有していてもよい。
ゲート絶縁膜１２は、エピタキシャル層２２の素子主面２３に形成されている。より具体的には、ゲート絶縁膜１２は、ソース領域９の外周縁３４からフィールド絶縁膜７の第１開口３９の周縁部２９に至る領域に形成され、フィールド絶縁膜７と一体化しており、かつチャネル領域３５および半導体領域３１を覆っている。
ゲート絶縁膜１２は、この実施形態では、酸化シリコン（ＳｉＯ２）で形成されているが、他の絶縁材料（たとえば、窒化シリコン酸化膜（ＳｉＯＮ）等）で形成されていてもよい。また、ゲート絶縁膜１２の厚さは、フィールド絶縁膜７よりも薄く、たとえば、２ｎｍ～５５ｎｍであってもよい。
ゲート電極１３は、ゲート絶縁膜１２上に形成されている。ゲート電極１３は、ゲート絶縁膜１２を介してチャネル領域３５および半導体領域３１に対向し、かつゲート絶縁膜１２上からフィールド絶縁膜７上に連続して延びている。これにより、ゲート電極１３は、フィールド絶縁膜７の一部を覆っている。ゲート電極１３のフィールド絶縁膜７上の部分は、たとえば、フィールドプレート３８と称してもよい。
この実施形態では、ゲート電極１３は、図２において二点鎖線で区画された領域である。つまり、ゲート電極１３は、ソース領域９を取り囲む環状に形成されており、ソース領域９を露出させる第２開口４０を有している。ソース領域９は、図２および図４に示すように、第２開口４０よりも大きめに形成されており、第２開口４０の周縁部４２に重なっている。つまり、第２開口４０の周縁部４２は、エピタキシャル層２２の厚さ方向においてソース領域９に隣接している。また、第２開口４０は、この実施形態では、主にソース領域９を露出させるための開口であり、たとえば、ソースコンタクト用開口と称してもよい。
また、ゲート電極１３は、第２開口４０からドレイン領域１０，１１に向かって離間した部分に形成された第１開口３９を有している。ゲート電極１３の第１開口３９は、図２に示すように、平面視において、ボディ領域８の第２部分３３に重なる位置に形成されている。これにより、ゲート電極１３の第１開口３９から、ボディ領域８の第２部分３３が露出している。ゲート電極１３の第１開口３９は、図２に示すように、その全体がボディ領域８の第２部分３３の突出部分に収まっていてもよい。また、ゲート電極１３の第１開口３９は、図２の位置よりも第１方向Ｘにおいてボディ領域８の内側に形成され、第２部分３３の突出部分と、第２方向Ｙにおいて第１部分３２に連なる第２部分３３との間に跨っていてもよい。
また、この実施形態では、ゲート電極１３の第１開口３９は、ソース領域９に対して第１ドレイン領域１０側および第２ドレイン領域１１側のそれぞれに形成されている。第１方向Ｘにおいては、第２開口４０を挟むように、一対の第１開口３９が形成されている。図２では、一対の第１開口３９は、第２方向Ｙに対して対称な位置に形成されているが、互いに対称な位置関係に形成されていなくてもよい。
各第１開口３９は、第２開口４０から０．４μｍ～１．０μｍの距離Ｌ２を隔てて形成されていてもよい。また、各第１開口３９の第１方向Ｘおよび第２方向Ｙの幅Ｌ３，Ｓ１は、それぞれ、０．４μｍ～１．０μｍであってもよい。第１方向Ｘおよび第２方向Ｙの幅Ｌ３，Ｓ１は、互いに同じであってもよいし、異なっていてもよい。また、各第１開口３９は、この実施形態では、ボディコンタクト領域１４を露出させるための開口であり、たとえば、ボディコンタクト用開口と称してもよい。
また、ゲート電極１３は、この実施形態では、たとえば不純物を含有するポリシリコンゲート電極を含む。含有された不純物は、ｎ型の不純物であってもよい。
ボディコンタクト領域１４は、エピタキシャル層２２の素子主面２３においてボディ領域８の内方領域に形成されている。ボディコンタクト領域１４は、ボディ領域８の外周縁３０から内側に離れており、かつボディ領域８の外周縁３０に沿う外周縁４３を有している。
ボディコンタクト領域１４は、この実施形態では、少なくともボディ領域８の第２部分３３に形成されている。ボディコンタクト領域１４は、第１ドレイン領域１０側の第１開口３９から第２ドレイン領域１１側の第１開口３９に向かって形成されている。これにより、ボディコンタクト領域１４は、第１開口３９および第２開口４０から露出し、ボディコンタクト領域１４の表面が第１開口３９および第２開口４０の内部に臨んでいる。また、ボディコンタクト領域１４は、図２および図３に示すように、第１開口３９よりも大きめに形成されており、第１開口３９の周縁部４１に重なっている。つまり、第１開口３９の周縁部４１は、エピタキシャル層２２の厚さ方向においてボディコンタクト領域１４に隣接している。
ボディコンタクト領域１４は、第１方向Ｘにおいて、ソース領域９よりも広い幅を有していてもよい。言い換えれば、ボディコンタクト領域１４は、第１方向Ｘにおいて、ソース領域９の外周縁３４から各ドレイン領域１０，１１へ向かって突出した凸部４４を有していてもよい。さらに他の言い方では、ボディコンタクト領域１４は、第１方向Ｘにおいて、ソース領域９の外周縁３４よりも各ドレイン領域１０，１１に近い位置に端部４５を有していてもよい。
ボディコンタクト領域１４は、たとえば、図２に示すように、第１方向Ｘに沿うライン状であってもよい。これにより、図２に示すように、平面視において、ソース領域９およびボディコンタクト領域１４は交差していてもよい。ソース領域９は、第２方向Ｙにおいて、ボディコンタクト領域１４によって分断されている。
また、ボディコンタクト領域１４は、第１ドレイン領域１０側の第１開口３９から、第２開口４０を介して第２ドレイン領域１１側の第１開口３９に向かって一体的に形成されていてもよい。つまり、第２開口４０と第１開口３９との間のゲート電極１３の下方において、ボディコンタクト領域１４が途切れずに連続していてもよい。この場合、ボディコンタクト領域１４は、図３に示すように、第２開口４０と第１開口３９との間のゲート電極１３の下方において、素子主面２３からの深さが選択的に浅い部分４６を有していてもよい。
ボディコンタクト領域１４は、この実施形態ではｐ＋型の半導体領域であり、ボディ領域８よりも高い不純物濃度を有している。ボディコンタクト領域１４は、たとえば、１×１０１９ｃｍ－３～５×１０２１ｃｍ－３の不純物濃度を有しており、好ましくは、１×１０１９ｃｍ－３～１×１０２０ｃｍ－３の不純物濃度を有している。また、ボディコンタクト領域１４の深さ（最深部の深さ）は、ボディ領域８よりも浅く、たとえば、０．２μｍ～１．０μｍであってもよい。したがって、断面視において、ボディコンタクト領域１４は、その側部および底部がボディ領域８によって一体的に覆われている。
層間絶縁膜１５は、エピタキシャル層２２の素子主面２３に形成されている。層間絶縁膜１５は、ボディ領域８、ソース領域９、ドレイン領域１０，１１、およびゲート電極１３を覆っている。層間絶縁膜１５は、この実施形態では、酸化シリコン（ＳｉＯ２）で形成されているが、他の絶縁材料（たとえば、窒化シリコン（ＳｉＮ）等）で形成されていてもよい。また、層間絶縁膜１５は、複数の材料、たとえば、酸化シリコンと窒化シリコンとの積層構造で構成されていてもよい。また、層間絶縁膜１５の厚さは、たとえば、０．３μｍ～２．０μｍであってもよい。
ソースコンタクト１６は、層間絶縁膜１５に埋め込まれている。より具体的には、層間絶縁膜１５には、層間絶縁膜１５の表面から第２開口４０を通過してソース領域９およびボディコンタクト領域１４に至るソースコンタクト孔４７が形成されている。ソースコンタクト孔４７は、第２方向Ｙに沿ってライン状に形成されており、ソース領域９およびボディコンタクト領域１４を共通に露出させている。ソースコンタクト１６は、ソースコンタクト孔４７に埋め込まれ、かつソース領域９およびボディコンタクト領域１４に一括して接続されている。ソースコンタクト１６は、図２に示すように第２方向Ｙに沿ってライン状に形成されていてもよいし、図示しないが、第２方向Ｙに沿って、互いに間隔を空けてドット状に複数配列されていてもよい。
また、ソースコンタクト１６は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア膜を用いてもよいことは、言うまでもない。
ボディコンタクト１７は、層間絶縁膜１５に埋め込まれている。より具体的には、層間絶縁膜１５には、層間絶縁膜１５の表面から第１開口３９を通過してボディコンタクト領域１４に至るボディコンタクト孔４８が形成されている。ボディコンタクト１７は、ボディコンタクト孔４８に埋め込まれ、かつボディコンタクト領域１４に接続されている。
また、ボディコンタクト１７は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア膜を用いてもよいことは、言うまでもない。
ソース配線１８は、層間絶縁膜１５の表面に形成されている。ソース配線１８は、ソースコンタクト１６およびボディコンタクト１７を覆っており、かつソースコンタクト１６およびボディコンタクト１７に接続されている。これにより、ソース配線１８は、ソース領域９およびボディコンタクト領域１４に電気的に接続されている。
ソース配線１８は、この実施形態では、アルミニウム（Ａｌ）で形成されているが、他の導電材料（たとえば、銅（Ｃｕ）等）で形成されていてもよい。なお、ソース配線１８は、その形状（パターン）に応じて、ソース電極と称してもよい。
ドレインコンタクト１９は、層間絶縁膜１５に埋め込まれている。より具体的には、層間絶縁膜１５には、層間絶縁膜１５の表面からドレイン領域１０，１１に至るドレインコンタクト孔４９が形成されている。ドレインコンタクト孔４９は、第２方向Ｙに沿ってライン状に形成されており、ドレイン領域１０，１１を露出させている。ドレインコンタクト１９は、ドレインコンタクト孔４９に埋め込まれ、かつドレイン領域１０，１１に接続されている。ドレインコンタクト１９は、図２に示すように第２方向Ｙに沿ってライン状に形成されていてもよいし、図示しないが、第２方向Ｙに沿って、互いに間隔を空けてドット状に複数配列されていてもよい。
また、ドレインコンタクト１９は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア膜を用いてもよいことは、言うまでもない。
ドレイン配線２０は、層間絶縁膜１５の表面に形成されている。ドレイン配線２０は、ドレインコンタクト１９を覆っており、かつドレインコンタクト１９に接続されている。これにより、ドレイン配線２０は、ドレイン領域１０，１１に電気的に接続されている。
ドレイン配線２０は、この実施形態では、アルミニウム（Ａｌ）で形成されているが、他の導電材料（たとえば、銅（Ｃｕ）等）で形成されていてもよい。なお、ドレイン配線２０は、その形状（パターン）に応じて、ドレイン電極と称してもよい。
（半導体装置１の製造方法）
図５Ａ～図５Ｈは、半導体装置１の製造工程の一部を工程順に示す図である。図６～図８は、ボディコンタクト領域１４の形成に関連する工程を示す図である。図６～図８は、ボディコンタクト領域１４の形成に関連する工程を示す図である。
半導体装置１を製造するには、図５Ａに示すように、ｐ－型のベース基板２１が用意される。次に、ベース基板２１の表面にｎ型の不純物とｐ型の不純物とが選択的に注入される。そして、たとえば１１００℃以上の温度下で、ｎ型の不純物を添加しながらベース基板２１のシリコンをエピタキシャル成長させる。これにより、図５Ｂに示すように、ｐ－型のベース基板２１とｎ－型のエピタキシャル層２２とを含む半導体基板４が形成される。
ベース基板２１のエピタキシャル成長に際して、ベース基板２１に注入されたｎ型の不純物およびｐ型の不純物は、エピタキシャル層２２の成長方向に拡散する。これにより、ベース基板２１とエピタキシャル層２２との境界を跨ぐ埋め込み層６とｐ－型のローアイソレーション領域２６とが形成される。なお、ｐ型の不純物としては、たとえば、Ｂ（ホウ素），Ａｌ（アルミニウム）等を挙げることができ、ｎ型の不純物としては、たとえば、Ｐ（リン），Ａｓ（砒素）等を挙げることができる。
次に、図５Ｃに示すように、ｐ＋型のウェル領域２５を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）がエピタキシャル層２２上に形成される。そして、当該イオン注入マスクを介してｐ型の不純物がエピタキシャル層２２に注入される。これにより、ｐ＋型のウェル領域２５とｐ－型のローアイソレーション領域２６との２層構造からなる素子分離部５（素子分離ウェル）が形成される。素子分離部５の形成後、イオン注入マスクは除去される。
次に、フィールド絶縁膜７を形成すべき領域に選択的に開口を有するハードマスク５０がエピタキシャル層２２上に形成される。そして、ハードマスク５０を介してエピタキシャル層２２の素子主面２３に熱酸化処理が施されてＬＯＣＯＳ膜からなるフィールド絶縁膜７が形成される。その後、ハードマスク５０は除去される。
次に、図５Ｄに示すように、ｐ－型のボディ領域８を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）がエピタキシャル層２２上に形成される。そして、当該イオン注入マスクを介してｐ型の不純物がエピタキシャル層２２に注入される。これにより、ｐ－型のボディ領域８が形成される。ボディ領域８の形成後、イオン注入マスクは除去される。
次に、図５Ｅに示すように、エピタキシャル層２２の素子主面２３に熱酸化処理が施されてゲート絶縁膜１２が形成される。このとき、ゲート絶縁膜１２はフィールド絶縁膜７と連なるように形成される。次に、ゲート電極１３用のポリシリコンがエピタキシャル層２２上に堆積されて、ポリシリコン層５１が形成される。
次に、図５Ｆに示すように、ゲート電極１３を形成すべき領域に選択的に開口を有するレジストマスク（図示せず）がポリシリコン層５１上に形成される。そして、当該レジストマスクを介してポリシリコン層５１の不要な部分がエッチングによって除去される。これにより、第１開口３９および第２開口４０が同時に形成され、ゲート電極１３が形成される。
次に、ゲート絶縁膜１２の不要な部分を除去するため、選択的に開口を有するハードマスク（図示せず）がエピタキシャル層２２上に形成される。そして、当該ハードマスクを介してゲート絶縁膜１２の不要な部分にエッチング処理が施される。これにより、所定のゲート絶縁膜１２が形成される。ゲート絶縁膜１２の形成後、ハードマスクは除去される。
次に、図５Ｇに示すように、ｎ＋型のソース領域９およびｎ＋型のドレイン領域１０，１１とｐ＋型のボディコンタクト領域１４とが形成される。ソース領域９およびドレイン領域１０，１１を形成するには、まず、ソース領域９およびドレイン領域１０，１１を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、当該イオン注入マスクを介してｎ型の不純物がエピタキシャル層２２に注入される。また、同様の手順で、ボディコンタクト領域１４を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、当該イオン注入マスクを介してｐ型の不純物がエピタキシャル層２２に注入される。
イオンの注入後、イオン注入マスクは、除去される。その後、たとえば１１００℃以上の温度下の熱処理によって、エピタキシャル層２２に注入されたｎ型の不純物およびｐ型の不純物を拡散させる。これにより、ｎ＋型のソース領域９、ｎ＋型のドレイン領域１０，１１およびｐ＋型のボディコンタクト領域１４が形成される。
このイオン注入に際して、エピタキシャル層２２のゲート電極１３で覆われた部分には、ゲート電極１３が障害となってｎ型の不純物およびｐ型の不純物が注入されない。つまり、ｎ型の不純物およびｐ型の不純物は、イオン注入マスク（図示せず）の開口、かつ第１開口３９および第２開口４０から露出したエピタキシャル層２２の素子主面２３に選択的に注入される。
一方で、エピタキシャル層２２に注入されたｎ型の不純物およびｐ型の不純物は、熱処理によって、エピタキシャル層２２の厚さ方向に加えて、素子主面２３に沿う横方向にも拡散する。したがって、たとえば、ボディコンタクト領域１４用のｐ型の不純物の拡散に際しては、ｐ型の不純物（×）が、たとえば図６に示すように、第１開口３９の周縁部４１および第２開口４０の周縁部４２から外側方向に拡散する。これにより、ゲート電極１３の下方において、第１開口３９および第２開口４０から広がったボディコンタクト領域１４が互いに繋がり、図３に示すように途切れずに連続する。
なお、このとき、熱処理の条件を変更するだけで、図７に示すように、ゲート電極１３の下方でボディコンタクト領域１４を互いに離すこともできるし、図８に示すように、ゲート電極１３の下方の深さと第１開口３９および第２開口４０の下方の深さとを同じにすることもできる。
次に、図５Ｈに示すように、ゲート電極１３を覆うように絶縁材料が堆積されて層間絶縁膜１５が形成される。次に、層間絶縁膜１５を貫通するようにソースコンタクト１６、ボディコンタクト１７およびドレインコンタクト１９が形成されて、ソース領域９、ボディコンタクト領域１４およびドレイン領域１０，１１とそれぞれ電気的に接続される。
次に、ソースコンタクト１６およびボディコンタクト１７に電気的に接続されるソース配線１８、およびドレインコンタクト１９に電気的に接続されるドレイン配線２０が層間絶縁膜１５上に選択的に形成される。ソース配線１８およびドレイン配線２０を形成するには、ソース配線１８およびドレイン配線２０を形成すべき領域に所定の開口を有するレジストマスクを形成する。そして、当該レジストマスクを介して電極材料を堆積させることによって、ソース配線１８およびドレイン配線２０を形成することができる。以上の工程を経て、第１実施形態に係る半導体装置１が製造される。
［第２実施形態］
図９は、本発明の第２実施形態に係る半導体装置１の一部の模式的な平面図である。図１０は、図９のX－X断面を示す断面図である。図１１は、図９のXI－XI断面を示す断面図である。図９～図１１において、前述の実施形態と同一または類似の要素には、前述の実施形態と同一の符号を付し、その説明を省略する。
前述の半導体装置１では、ボディ領域８の凸部（第２部分３３）を露出させる形態として、ゲート電極１３に第１開口３９が形成されていた。これに対し、第２実施形態に係る半導体装置１では、ゲート電極１３は、第２開口４０に連なり、第２開口４０の周縁部４２がドレイン領域１０，１１に向かって選択的に凹んだ凹部５２を有している。言い換えれば、第２開口４０が、ドレイン領域１０，１１に向かって選択的に突出する凸部５３を有していてもよい。また、第２開口４０が、第２方向Ｙに沿って延びるライン状の第１部分５４と、第１部分５４の第２方向Ｙ途中部から第１方向Ｘに沿って選択的に突出する第２部分５５とを含んでいてもよい。さらに、凹部５２は、ゲート電極１３の一部が第２開口４０の周縁部４２から切り欠かれた態様であるため、切欠部と称してもよい。
ゲート電極１３の凹部５２は、図９に示すように、平面視において、ボディ領域８の第２部分３３に重なる位置に形成されている。これにより、ゲート電極１３の凹部５２から、ボディ領域８の第２部分３３が露出している。
この実施形態では、ゲート電極１３の凹部５２は、第２開口４０に対して第１ドレイン領域１０側および第２ドレイン領域１１側のそれぞれに向かって形成されている。第１方向Ｘにおいては、第２開口４０を挟むように、一対の凹部５２が形成されている。図９では、一対の凹部５２は、第２方向Ｙに対して対称な位置に形成されているが、互いに対称な位置関係に形成されていなくてもよい。
また、各凹部５２の第１方向Ｘおよび第２方向Ｙの幅Ｓ２，Ｌ４は、それぞれ、０．４μｍ～１．０μｍであってもよい。第１方向Ｘおよび第２方向Ｙの幅Ｓ２，Ｌ４は、互いに同じであってもよいし、異なっていてもよい。また、各凹部５２は、この実施形態では、ボディコンタクト領域１４を露出させるための凹部であり、たとえば、ボディコンタクト１７用凹部と称してもよい。
ボディコンタクト領域１４は、第１ドレイン領域１０側の凹部５２から第２ドレイン領域１１側の凹部５２に向かって形成されている。これにより、ボディコンタクト領域１４は、凹部５２および第２開口４０から露出し、ボディコンタクト領域１４の表面が凹部５２および第２開口４０の内部に臨んでいる。
なお、このような凹部５２を有するゲート電極１３は、たとえば前述の図５Ｆの工程において、レジストマスクのレイアウトを変更するだけで得ることができる。
［半導体装置１から発生する効果］
以上説明した半導体装置１は、エピタキシャル層２２の素子主面２３に沿う第１方向Ｘに並んだｎ＋型のソース領域９、ｐ－型のボディ領域８およびｎ＋型のドレイン領域１０，１１によって形成されたｎｐｎ寄生バイポーラトランジスタを含んでいる。
この種の寄生バイポーラトランジスタは、たとえばＥＳＤ（Electro-Static Discharge：静電気放電）等によってソース－ドレイン間に過電圧が加わるとターンオンする場合がある。その結果、ソース領域９、ボディ領域８およびドレイン領域１０，１１を含むＭＩＳＦＥＴに局所的な大電流が生じ、破壊に至る可能性がある。ＥＳＤ対策のために、寄生バイポーラトランジスタがターンオンし難い環境を準備することが好ましい。
たとえば、ｎｐｎバイポーラトランジスタの場合、ベース－エミッタ間に順方向バイアスが印加されることによってターンオンする。したがって、ベース領域（この実施形態ではボディ領域８）の電位上昇を抑えることによって順方向バイアスの印加を抑制し、ターンオンを防止することが好ましい。
そこで、この半導体装置１では、ゲート電極１３に第１開口３９または凹部５２が形成され、当該第１開口３９または凹部５２にボディコンタクト領域１４が形成されている。これにより、第１方向Ｘにおいて、ソース領域９に対してドレイン領域１０，１１に近い位置で、ボディコンタクト領域１４からボディ領域８の電位を提供することができる。そのため、第１方向Ｘにおいて、ソース領域９からドレイン領域１０，１１に向かってボディ領域８の電位上昇を抑えることができる。その結果、寄生バイポーラトランジスタのターンオンを抑制することができる。
さらに、バイポーラトランジスタの電流増幅率（ｈＦＥ）は、一般的に、ベース領域（この実施形態ではボディ領域８）の濃度の上昇に伴って低下する。この半導体装置１では、ボディ領域８よりも高濃度なボディコンタクト領域１４が第１方向Ｘにおいて広く形成されているため、バイポーラトランジスタの能力が下がり、寄生バイポーラトランジスタのターンオンを抑制することもできる。
よって、ＥＳＤ耐性の向上した半導体装置１を提供することができ、必要により、ＥＳＤ保護素子を削減することもできる。ＥＳＤ保護素子の削減に伴ってチップ面積を縮小でき、コストを低減することもできる。さらに、ＥＳＤ設計が不要になるため、半導体装置１の設計を簡素化することができる。
［マシンモデル試験の結果］
図１２は、マシンモデル試験の結果を示す図である。前述の半導体装置１に関して、ＥＳＤ耐圧試験を実施し、その結果を図１２に示す。なお、図１２の「Ｌ／Ｓ」は、第１開口３９および凹部５２のサイズを示している。ＥＳＤ耐圧試験は、東京電子交易社製の「ＥＣＤＭ－４００Ｅ（製品名）」を用い、マシンモデル試験で、隣接する入力端子と出力端子に０Ｖ～８００Ｖの範囲でＥＳＤを印加した。
図１２に示すように、第１開口３９または凹部５２を有するゲート電極１３を含む半導体装置１では、第１開口３９および凹部５２がない半導体装置（標準セル）に比べて、耐圧が劣るサンプルがあったものの、全体的には耐圧が向上していた。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１において、ゲート電極１３の第１開口３９および凹部５２が混在していてもよい。この場合、たとえば図１３に示すように、ゲート電極１３の第１開口３９および凹部５２が、第２方向Ｙにおいて間隔を空けて形成され、それに合わせて、ボディコンタクト領域１４が複数形成されていてもよい。また、図示はしないが、ソース領域９に対して第１ドレイン領域１０側に第１開口３９が形成され、第２ドレイン領域１１側に凹部５２が形成されていてもよい。
また、図１４に示すように、ゲート電極１３の第１開口３９が、第２方向Ｙにおいて間隔を空けて複数形成され、それに合わせて、ボディコンタクト領域１４が複数形成されていてもよい。
また、図１５に示すように、ゲート電極１３の凹部５２が、第２方向Ｙにおいて間隔を空けて複数形成され、それに合わせて、ボディコンタクト領域１４が複数形成されていてもよい。
また、図１６に示すように、ソース領域９およびボディコンタクト領域１４が接しておらず、互いに離れていてもよい。この場合、ソース領域９とボディコンタクト領域１４との間に、ボディ領域８の一部が露出し、ソースコンタクト１６に接続されていてもよい。
また、前述の実施形態において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされた半導体装置１が採用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 第１素子領域
３ 第２素子領域
４ 半導体基板
８ ボディ領域
９ ソース領域
１０ 第１ドレイン領域
１１ 第２ドレイン領域
１３ ゲート電極
１４ ボディコンタクト領域
１５ 層間絶縁膜
１６ ソースコンタクト
１７ ボディコンタクト
１８ ソース配線
２３ 素子主面
３０ （ボディ領域）外周縁
３２ （ボディ領域）第１部分
３３ （ボディ領域）第２部分
３４ （ソース領域）外周縁
３５ チャネル領域
３６ （フィールド絶縁膜の第２開口）周縁部
３９ （ゲート電極）第１開口
４０ （ゲート電極）第２開口
４２ （ゲート電極の第２開口）周縁部
４６ 浅い部分
５２ 凹部

Claims (15)

  1. 素子主面を有する第１導電型の半導体層と、
    前記半導体層の前記素子主面に形成された第２導電型のボディ領域と、
    前記ボディ領域に形成され、かつ前記ボディ領域の外縁から内側に離間して形成された第１導電型のソース領域と、
    前記半導体層の前記素子主面に形成され、かつ前記ボディ領域から第１方向において離間して形成された第１導電型のドレイン領域と、
    前記ソース領域と前記ボディ領域の外縁との間のチャネル領域に対向するゲート電極であって、前記ソース領域に隣接する第１縁部と、前記第１縁部から前記ドレイン領域に向かって離間した部分に形成された第１開口または前記第１縁部が前記ドレイン領域に向かって選択的に凹んで形成された凹部とを含むゲート電極とを含み、
    前記ボディ領域は、前記ゲート電極の前記第１開口または前記凹部に露出する部分を選択的に有し、
    前記第１開口または前記凹部に露出する前記ボディ領域の部分に形成され、前記ボディ領域よりも高い不純物濃度を有する第２導電型のボディコンタクト領域を含み、
    前記ボディ領域は、第１の幅を有する第１部分と、前記第１部分に対して前記第１方向に選択的に突出し、前記ゲート電極の前記第１開口または前記凹部に露出しており、かつ前記第１の幅よりも大きい第２の幅を有する第２部分とを含み、
    前記ボディコンタクト領域は、前記ボディ領域の前記第２部分に形成されている、半導体装置。
  2. 前記ボディコンタクト領域は、前記ゲート電極の前記第１縁部に向かって延びており、
    前記ソース領域は、前記第１方向に交差する第２方向において、前記ボディコンタクト領域によって分断されている、請求項１に記載の半導体装置。
  3. 前記ゲート電極の第１縁部は、前記ソース領域および前記ボディコンタクト領域を共通に露出させる第２開口の縁部を含む、請求項２に記載の半導体装置。
  4. 前記ゲート電極の第１縁部は、前記ソース領域を露出させる第２開口の縁部を含み、
    前記ドレイン領域は、前記第１方向において、前記ソース領域を挟んで対向する第１ドレイン領域および第２ドレイン領域を含み、
    前記ゲート電極の第１開口は、前記ソース領域に対して前記第１ドレイン領域側および前記第２ドレイン領域側のそれぞれに形成されている、請求項１に記載の半導体装置。
  5. 素子主面を有する第１導電型の半導体層と、
    前記半導体層の前記素子主面に形成された第２導電型のボディ領域と、
    前記ボディ領域に形成され、かつ前記ボディ領域の外縁から内側に離間して形成された第１導電型のソース領域と、
    前記半導体層の前記素子主面に形成され、かつ前記ボディ領域から第１方向において離間して形成された第１導電型のドレイン領域と、
    前記ソース領域と前記ボディ領域の外縁との間のチャネル領域に対向するゲート電極であって、前記ソース領域に隣接する第１縁部と、前記第１縁部から前記ドレイン領域に向かって離間した部分に形成された第１開口または前記第１縁部が前記ドレイン領域に向かって選択的に凹んで形成された凹部とを含むゲート電極とを含み、
    前記ボディ領域は、前記ゲート電極の前記第１開口または前記凹部に露出する部分を選択的に有し、
    前記第１開口または前記凹部に露出する前記ボディ領域の部分に形成され、前記ボディ領域よりも高い不純物濃度を有する第２導電型のボディコンタクト領域を含み、
    前記ゲート電極の第１縁部は、前記ソース領域を露出させる第２開口の縁部を含み、
    前記ドレイン領域は、前記第１方向において、前記ソース領域を挟んで対向する第１ドレイン領域および第２ドレイン領域を含み、
    前記ゲート電極の第１開口は、前記ソース領域に対して前記第１ドレイン領域側および前記第２ドレイン領域側のそれぞれに形成されている、半導体装置。
  6. 前記ボディコンタクト領域は、前記第１ドレイン領域側の前記第１開口から前記第２ドレイン領域側の前記第１開口に向かってライン状に形成されており、
    前記ソース領域は、前記第１方向に交差する第２方向において、前記ボディコンタクト領域によって分断されている、請求項４または５に記載の半導体装置。
  7. 前記ボディコンタクト領域は、前記第１開口と前記第２開口との間の部分において、前記素子主面からの深さが選択的に浅い部分を有している、請求項６に記載の半導体装置。
  8. 前記第１開口の幅が、０．４μｍ～１．０μｍである、請求項４～７のいずれか一項に記載の半導体装置。
  9. 前記第１開口は、前記第２開口から０．４μｍ～１．０μｍ離間している、請求項４～８のいずれか一項に記載の半導体装置。
  10. 前記ドレイン領域は、前記第１方向において、前記ソース領域を挟んで対向する第１ドレイン領域および第２ドレイン領域を含み、
    前記ゲート電極の凹部は、前記第１ドレイン領域側および前記第２ドレイン領域側のそれぞれに向かって形成されている、請求項１に記載の半導体装置。
  11. 前記ボディコンタクト領域は、前記第１ドレイン領域側の前記凹部から前記第２ドレイン領域側の前記凹部に向かってライン状に形成されており、
    前記ソース領域は、前記第１方向に交差する第２方向おいて、前記ボディコンタクト領域によって分断されている、請求項１０に記載の半導体装置。
  12. 前記凹部の凹み量が、０．４μｍ～１．０μｍである、請求項１０または１１に記載の半導体装置。
  13. 前記半導体層上に形成された絶縁層と、
    前記絶縁層を貫通し、前記ソース領域に接続されたソースコンタクトと、
    前記絶縁層を貫通し、前記第１開口または前記凹部を介して前記ボディコンタクト領域に接続されたボディコンタクトと、
    前記絶縁層上に形成され、前記ソースコンタクトおよび前記ボディコンタクトに共通に接続されたソース配線とを含む、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 前記ボディ領域の不純物濃度は、１×１０１７ｃｍ－３～１×１０１８ｃｍ－３であり、前記ボディコンタクト領域の不純物濃度は、１×１０１９ｃｍ－３～１×１０２０ｃｍ－３である、請求項１～１０のいずれか一項に記載の半導体装置。
  15. 前記半導体層は、前記ボディ領域、前記ソース領域および前記ドレイン領域を含む第１素子領域と、前記第１素子領域とは独立して形成された第２素子領域とを含み、
    前記半導体装置は、前記第１素子領域および前記第２素子領域が共通の前記半導体層に集積された集積回路装置を含む、請求項１～１４のいずれか一項に記載の半導体装置。
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