JP7527435B2 - 半導体デバイス内でのデータ転送の管理 - Google Patents

Description

メモリデバイスなどの半導体デバイスは、小型化と高速化が進んでいる。半導体デバイスのデータ転送速度に対する１つの制限は、半導体デバイス内のコンポーネントによって共有される金属ラインによって引き起こされる大きな寄生容量に起因し、これにより、データ転送速度が劇的に低下し、転送時間が長くなる可能性がある。

本開示は、半導体デバイス内でのデータ転送を管理するための方法、システム、デバイス、回路、および技術について説明する。

本開示の一態様は、第１の回路と、第１の回路に結合されたデータバスと、データバスに結合されたプリチャージ回路とを含む集積回路を特徴とする。プリチャージ回路は、データバスを介してデータが転送される前に、所定の電圧を有するようにデータバスをプリチャージするように構成される。第１の回路は、所定の電圧に基づいて決定される制御電圧を第１の回路に印加することによって、データバスに導電的に結合される。

いくつかの実施形態では、所定の電圧は、固定電圧であり、制御電圧は、第１の回路内のトランジスタの閾値電圧の変動（または閾値電圧変動）を追跡することによってさらに決定される。

いくつかの実施形態では、集積回路は、データバスに結合された第２の回路をさらに含む。プリチャージ回路は、データがデータバスを介して第１の回路と第２の回路との間で転送される前に、所定の電圧を有するようにデータバスをプリチャージするように構成される。

いくつかの実施形態では、第１の回路は、第１の制御信号を受け取るように構成された第１の制御トランジスタを含み、第２の回路は、第２の制御信号を受け取るように構成された第２の制御トランジスタを含む。第１の制御信号は、第１の回路をデータバスに導電的に結合させるために、第１の制御電圧で第１の制御トランジスタをオンにするように構成され、第２の制御信号は、第２の回路をデータバスに導電的に結合させるために、第２の制御電圧で第２の制御トランジスタをオンにするように構成される。第１の制御電圧および第２の制御電圧の各々は、所定の電圧に基づいて決定される。

いくつかの実施形態では、第１の制御トランジスタは、データバスに結合された第１の端子と、第１の回路の第１のノードに結合された第２の端子と、第１の制御信号を受け取るように構成された第１のゲート端子とを有し、第２の制御トランジスタは、データバスに結合された第１の端子と、第２の回路の第２のノードに結合された第２の端子と、第２の制御信号を受け取るように構成された第２のゲート端子とを有する。

いくつかの実施形態では、第１の制御電圧および第２の制御電圧の各々は、基準トランジスタの閾値電圧の変動を追跡することによって決定され、第１の制御トランジスタおよび第２の制御トランジスタの各々の閾値電圧の変動は、基準トランジスタの閾値電圧の変動と実質的に同じである。

いくつかの実施形態では、集積回路は、基準トランジスタを含む電圧発生器をさらに含み、電圧発生器は、基準トランジスタの閾値電圧に基づいて第１の制御電圧および第２の制御電圧を発生させるように構成される。

いくつかの実施形態では、基準トランジスタは、電流源に結合された第１の端子、抵抗器に結合された第２の端子、および第１の端子に結合されたゲート端子を含み、所定の電圧は、抵抗器の抵抗値と電流源から抵抗器への電流に基づく第２の端子の電圧に対応し、ゲート端子の基準電圧は、第２の端子の電圧と基準トランジスタの閾値電圧の合計であり、第１の制御電圧および第２の制御電圧の各々は、基準電圧に基づく。

いくつかの実施形態では、電流源から抵抗器への電流は、定電流である。いくつかの実施形態では、プリチャージ回路は、データバスを定電流でプリチャージするように構成される。

いくつかの実施形態では、電圧発生器は、基準トランジスタのゲート端子に結合されたオペアンプをさらに含む。オペアンプは、基準電圧に基づいてトラッキング電圧を出力するように構成することができる。第１の制御電圧および第２の制御電圧の各々は、トラッキング電圧に基づくことができる。

いくつかの実施形態では、オペアンプは、ボルテージフォロワまたはユニティ・ゲイン・アンプを含む。いくつかの実施形態では、集積回路は、オペアンプの出力に結合された第１の論理入力と、第１の制御トランジスタの第１のゲート端子に結合された第１の論理出力とを有する第１の論理ゲートと、オペアンプの出力に結合された第２の論理入力と、第２の制御トランジスタの第２のゲート端子に結合された第２の論理出力とを有する第２の論理ゲートとをさらに含み、第１の制御電圧および第２の制御電圧の各々は、トラッキング電圧と実質的に同一である。

いくつかの実施形態では、抵抗器の抵抗値は調整可能であり、所定の電圧は、抵抗器の抵抗値を調整した結果に基づいて決定される。いくつかの実施形態では、所定の電圧は、抵抗器の抵抗値が異なるデータバスを介して第１の回路と第２の回路との間のデータ転送の応答時間を比較することによって決定される。

いくつかの実施形態では、データ転送の応答時間は、所定の電圧およびデータバスに関連する寄生容量に基づいて決定される。

いくつかの実施形態では、集積回路は、第１の回路内の第１の制御トランジスタに結合された第１のノードの電圧と同じ値を表す第２の回路内の第２の制御トランジスタに結合された第２のノードの電圧を使用することによって、第１の回路から第２の回路にデータを転送するように構成される。

いくつかの実施形態では、データが転送される前に、第２の回路は、リセットされて、第２の回路の第２のノードの電圧がビット値「１」を表すように構成される。第２の回路は、単方向トライステートラッチを含むことができる。

いくつかの実施形態では、データバスが、所定の電圧を有するようにプリチャージ回路によって充電された後、第１の制御トランジスタは、第１の制御電圧を有する第１の制御信号によってオンにされる。第１のノードの電圧がビット値「０」を表す場合、データバス上の所定の電圧を放電することができるか、または第１のノードの電圧がビット値「１」を表す場合、データバス上の所定の電圧を変化しないままにすることができる。

いくつかの実施形態では、第１のノードの電圧が安定した後、第２の制御トランジスタは、第２の制御電圧を伴う第２の制御信号によってオンにされる。第２の回路内の第２のノードの電圧は、データバスが、ビット値「０」を表す第１のノードの電圧に対応する放電電圧を有する場合、ビット値「０」を表す電圧まで放電されることができるか、または、データバスが、ビット値「１」を表す第１のノードの電圧に対応する所定の電圧のままである場合、第２のノードの電圧は変化しないままにすることができる。

いくつかの実施形態では、第２の回路は、第２のノードを供給電圧に導電的に接続することによって、ビット値「１」を表す第２のノードの電圧を維持し、第２の制御トランジスタがオンになる前に、第２のノードを供給電圧から導電的に分離して、ビット値「１」を表す電圧によって第２のノードを浮かせるように構成される。

いくつかの実施形態では、集積回路はページバッファ回路を含み、ページバッファ回路は、第１の回路を第１のラッチとして、第２の回路を第２のラッチとして、およびデータバスを含む。第１の回路および第２の回路は、同じページバッファ内にあることができる。

いくつかの実施形態では、集積回路は、第１の回路を第１のラッチとして含むページバッファ回路と、第２の回路を第２のラッチとして含むキャッシュ回路とを含む。いくつかの実施形態では、第１のラッチおよび第２のラッチの各々は、単方向トライステートラッチである。

本開示の別の一態様は、複数のラッチと、複数のラッチの各々に結合されたデータバスと、データバスに結合されたプリチャージ回路とを含む、半導体デバイスを特徴とする。プリチャージ回路は、データが複数のラッチのうちの第１のラッチから第２のラッチに転送される前に、所定の電圧を有するようにデータバスをプリチャージするように構成され、第１のラッチまたは第２のラッチの少なくとも１つは、所定の電圧に基づいて決定される制御電圧を第１のラッチまたは第２のラッチの少なくとも１つに印加することによってデータバスに導電的に結合される。

いくつかの実施形態では、所定の電圧は、固定電圧であり、制御電圧は、第１のラッチまたは第２のラッチの少なくとも１つにおけるトランジスタの閾値電圧の変動を追跡することによって、さらに決定される。

いくつかの実施形態では、第１のラッチは、データバスに結合され、第１の制御トランジスタをオンにする第１の制御電圧を有する第１の制御信号を受け取るように構成された第１の制御トランジスタを含む。第２のラッチは、データバスに結合され、第２の制御トランジスタをオンにする第２の制御電圧を有する第２の制御信号を受け取るように構成された第２の制御トランジスタを含むことができる。第１の制御電圧および第２の制御電圧の各々は、所定の電圧に基づいて、基準トランジスタの閾値電圧の変動を追跡することによって決定され、第１の制御トランジスタおよび第２の制御トランジスタの各々の閾値電圧の変動は、基準トランジスタの閾値電圧の変動と実質的に同じであり得る。

いくつかの実施形態では、半導体デバイスは、基準トランジスタを含む電圧発生器をさらに含む。基準トランジスタは、電流源に結合された第１の端子と、抵抗器に結合された第２の端子と、第１の端子に結合されたゲート端子とを含み、所定の電圧は、抵抗器の抵抗値および電流源から抵抗器への電流に基づく第２の端子の電圧に対応する。ゲート端子の基準電圧は、第２の端子の電圧と基準トランジスタの閾値電圧の合計であり、第１の制御電圧および第２の制御電圧の各々は、基準電圧に基づくことができる。

いくつかの実施形態では。電圧発生器は、基準トランジスタのゲート端子に結合され、基準電圧に基づいてトラッキング電圧を出力するように構成されたオペアンプをさらに含む。半導体デバイスはさらに、オペアンプの出力に結合された第１の論理入力と、第１の制御トランジスタに結合された第１の論理出力とを有する第１の論理ゲートと、オペアンプの出力に結合された第２の論理入力と、第２の制御トランジスタに結合された第２の論理出力とを有する第２の論理ゲートとをさらに含むことができる。第１の制御電圧および第２の制御電圧の各々は、トラッキング電圧と実質的に同一であり得る。

いくつかの実施形態では、半導体デバイスは、複数のラッチおよびデータバスを含むページバッファ回路を含む。いくつかの実施形態では、半導体デバイスは、第１のラッチを含むページバッファ回路と、第２のラッチを含むキャッシュ回路とを含む。キャッシュ回路は、データバスを介してページバッファ回路に結合することができる。

いくつかの実施形態では、半導体デバイスは、メモリセルにデータを格納するためのメモリセルアレイをさらに含み、ページバッファ回路は、メモリセルアレイに結合される。

本開示のさらなる一態様は、データバス上で所定の電圧を有するようにデータバスをプリチャージすることと、第１の回路に第１の制御電圧を印加して、データバス上の電圧を第１の回路内の第１のノードの電圧に対応させることによって、第１の回路をデータバスに導電的に接続することであって、データバス上の電圧は、データバス上の所定の電圧に関連付けられている、導電的に接続することと、第２の回路に第２の制御電圧を印加して、第２の回路内の第２のノードの電圧をデータバス上の電圧に対応させることによって、第２の回路をデータバスに導電的に接続することとを含む方法を特徴とする。第１の制御電圧および第２の制御電圧の各々は、所定の電圧に基づいて決定することができる。

上記の技術の実装形態には、方法、システム、回路、コンピュータプログラム製品、およびコンピュータ可読媒体が含まれる。一例では、方法は、不揮発性メモリ内で実行することができ、その方法は、データ転送を管理するためのアクションなど、上記のアクションを含むことができる。別の一例では、そのようなコンピュータプログラム製品の１つは、１つまたは複数のプロセッサによって実行可能な命令を格納する非一時的な機械可読媒体内で適切に具現化される。命令は、１つまたは複数のプロセッサに上記のアクションを実行させるように構成される。そのようなコンピュータ可読媒体の１つは、１つまたは複数のプロセッサによって実行されると、１つまたは複数のプロセッサに上記のアクションを実行させるように構成される命令を格納する。

この技術は、回路またはデバイス内のコンポーネント間のデータ転送を必要とし、データ転送速度の問題および／または電力消費の問題を有する任意のタイプの回路またはデバイスに実装することができる。この技術は、データ転送速度を向上させ、消費電力を削減することができる。この技術は、任意のタイプのメモリトランジスタ（またはメモリセル）、任意のタイプの金属酸化物シリコン（ＭＯＳ）トランジスタ（例えば、ｎチャネルおよび／またはｐチャネルトランジスタ）、任意のタイプのバイポーラ接合トランジスタ（ＢＪＴ）、および任意のタイプのオペアンプによって実装することができる。この技術は、異なるタイプのメモリシステム（例えば、二次元（２Ｄ）メモリシステムまたは三次元（３Ｄ）メモリシステム）に適用することができる。この技術は、ＳＬＣ（シングル・レベル・セル）、または２レベルセル、ＴＬＣ（トリプル・レベル・セル）、ＱＬＣ（クワッド・レベル・セル）、またはＰＬＣ（ペンタ・レベル・セル）のようなＭＬＣ（マルチ・レベル・セル）などの様々なメモリセルタイプに適用できる。この技術は、様々なタイプの揮発性メモリデバイスまたは不揮発性メモリデバイス（とりわけ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、フラッシュメモリ（例えば、ＮＯＲフラッシュメモリおよび／またはＮＡＮＤフラッシュメモリ）、抵抗ランダム・アクセス・メモリ（ＲＲＡＭ）、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）、相変化ランダム・アクセス・メモリ（ＰＣＲＡＭ）など）に適用できる。追加的または代替的に、これらの技術は、とりわけ、セキュア・デジタル（ＳＤ）・カード、組み込みマルチ・メディア・カード（ｅＭＭＣ）、またはソリッド・ステート・ドライブ（ＳＳＤ）、組み込みシステムなど、様々なタイプのデバイスおよびシステムに適用できる。

本開示において、「ＡはＢと実質的に同一である」とは、１）ＡがＢと正確に同一であるか、または２）ＡとＢとの間の差が、所定の閾値（例えば、ＡまたはＢの値の１％または０．１％、または任意の適切な閾値）未満であることを示す。同様に、「ＡはＢと実質的に同じである」とは、１）ＡがＢと同じであるか、または２）ＡとＢとの間の差が、所定の閾値（例えば、ＡまたはＢの値の１％または０．１％、または任意の適切な閾値）未満であることを示す。例えば、電圧Ａが電圧Ｂと実質的に同一であるならば、それは、電圧Ａが電圧Ｂと同一であること、または電圧Ａと電圧Ｂとの間の差が、閾値（例えば、電圧Ａの０．１％、１ｍＶ、１μＶ、または任意の適切な閾値）未満であることを示す。

１つまたは複数の開示された実装形態の詳細は、添付の図面および以下の説明に記載されている。他の構成、態様、および利点は、以下の説明、図面、および特許請求の範囲から明らかになるであろう。

メモリデバイスを含む例示的なシステムを示す。

二次元（２Ｄ）メモリデバイスの例示的なブロックを示す。

三次元（３Ｄ）メモリデバイスの例示的なブロックを示す。

例示的なメモリデバイスの概略図を示す。

データバスによって結合された複数のラッチを含む例示的な半導体デバイスを示す。

例示的なラッチを示す回路図を示す。

集積回路内のドライブラッチとターゲットラッチとの間の例示的なデータ転送を示す。

トラッキング制御電圧を発生させるための例示的な電圧発生器を示す回路図を示す。

異なる動作段階中の図４Ａの集積回路の異なるノードにおける電圧変化を示すタイミング図を示す。

固定制御電圧を使用する電圧間の例示的な関係を示す。

トラッキング制御電圧を使用する電圧間の例示的な関係を示す。

充電電圧が高い場合と充電電圧が低い場合のデータバス電圧のプリチャージおよび転送曲線の比較を示す。

集積回路内でのデータ転送を管理するための例示的なプロセスのフローチャートである。

様々な図面における同様の符号および指定は、同様の要素を示す。また、図に示される様々な例示的な実装形態は、単に例示的な表現であり、必ずしも一定の縮尺で描かれているわけではないことも理解すべきである。

例示的なシステムおよびデバイス
図１Ａは、システム１００の一例を示す。システム１００は、デバイス１１０およびホストデバイス１２０を含む。デバイス１１０は、デバイスコントローラ１１２およびメモリデバイス１１６を含む。デバイスコントローラ１１２は、プロセッサ１１３および内部メモリ１１４を含む。いくつかの実装形態では、デバイス１１０は、デバイスコントローラ１１２に結合された複数のメモリ１１６を含む。ホストデバイス１２０は、少なくとも１つのプロセッサと、少なくとも１つのプロセッサに結合され、１つまたは複数の対応する動作を実行するために少なくとも１つのプロセッサによって実行されるプログラミング命令を格納する少なくとも１つのメモリとを含むことができるホストコントローラ１２２を含む。

いくつかの実装形態では、デバイス１１０は、ストレージデバイスである。例えば、デバイス１１０は、組み込みマルチ・メディア・カード（ｅＭＭＣ）、セキュア・デジタル（ＳＤ）・カード、ソリッド・ステート・ドライブ（ＳＳＤ）、または何らかの他の適切なストレージとすることができる。いくつかの実装形態では、デバイス１１０は、スマートウォッチ、デジタルカメラ、またはメディアプレーヤである。いくつかの実装形態では、デバイス１１０は、ホストデバイス１２０に結合されたクライアントデバイスである。例えば、デバイス１１０は、ホストデバイス１２０であるデジタルカメラまたはメディアプレーヤ内のＳＤカードである。

デバイスコントローラ１１２は、汎用マイクロプロセッサまたは特定用途向けマイクロコントローラである。いくつかの実装形態では、デバイスコントローラ１１２は、デバイス１１０のためのメモリコントローラである。以下の節では、デバイスコントローラ１１２がメモリコントローラである実装形態に基づく様々な技術について説明する。しかしながら、以下の節で説明する技術は、デバイスコントローラ１１２がメモリコントローラとは異なる別のタイプのコントローラである実装形態にも適用可能である。

プロセッサ１１３は、命令を実行し、データを処理するように構成される。命令は、二次メモリにそれぞれファームウェアコードおよび／または他のプログラムコードとして格納されるファームウェア命令および／または他のプログラム命令を含む。データは、他の適切なデータの中でも、プロセッサによって実行されるファームウェアおよび／または他のプログラムに対応するプログラムデータを含む。いくつかの実装形態では、プロセッサ１１３は、汎用マイクロプロセッサまたは特定用途向けマイクロコントローラである。プロセッサ１１３は、中央処理装置（ＣＰＵ）とも呼ばれる。

プロセッサ１１３は、内部メモリ１１４から命令およびデータにアクセスする。いくつかの実装形態では、内部メモリ１１４は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）またはダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である。例えば、いくつかの実装形態では、デバイス１１０が、ｅＭＭＣ、ＳＤカード、またはスマートウォッチである場合、内部メモリ１１４はＳＲＡＭである。いくつかの実装形態では、デバイス１１０が、デジタルカメラまたはメディアプレーヤである場合、内部メモリ１１４はＤＲＡＭである。

いくつかの実装形態では、内部メモリは、図１に示されるように、デバイスコントローラ１１２に含まれるキャッシュメモリである。内部メモリ１１４は、プロセッサ１１３によって実行される命令に対応する命令コード、および／またはランタイム中にプロセッサ１１３によって要求されるデータを格納する。

デバイスコントローラ１１２は、命令コードおよび／またはデータをメモリデバイス１１６から内部メモリ１１４に転送する。メモリデバイス１１６は、半導体デバイスとすることができる。いくつかの実装形態では、メモリデバイス１１６は、命令および／またはデータの長期記憶用に構成された不揮発性メモリ（例えば、ＮＡＮＤフラッシュメモリ）または他の適切な不揮発性メモリである。メモリデバイス１１６がＮＡＮＤフラッシュメモリである実装形態では、デバイス１１０は、フラッシュメモリ（例えば、フラッシュメモリカード）であり、デバイスコントローラ１１２は、ＮＡＮＤフラッシュコントローラである。例えば、いくつかの実装形態では、デバイス１１０が、ｅＭＭＣまたはＳＤカードである場合、メモリデバイス１１６はＮＡＮＤフラッシュであり、いくつかの実装形態では、デバイス１１０がデジタルカメラである場合、メモリデバイス１１６はＳＤカードであり、いくつかの実装形態では、デバイス１１０が。メディアプレーヤである場合、メモリデバイス１１６はハードディスクである。

いくつかの実装形態では、デバイスコントローラ１１２は、ホストデバイス１２０からデータおよび命令を受け取り、ホストデバイス１２０にデータを送信するように構成される。デバイスコントローラ１１２は、データおよびコマンドをメモリデバイス１１６に送信し、メモリデバイス１１６からデータを受け取るようにさらに構成される。例えば、デバイスコントローラ１１２は、データおよび書き込みコマンドを送信して、データを指定されたアドレスに格納するようにメモリデバイス１１６に命令するように構成される。別の一例として、デバイスコントローラ１１２は、ホストデバイス１２０から読み取り要求（または読み取りコマンド）を受け取り、対応する読み取りコマンドをメモリデバイス１１６に送信して、メモリデバイス１１６内の指定されたアドレスからデータを読み取るように構成される。

メモリデバイス１１６は、複数のブロックを含む。メモリデバイス１１６は、例えば、図１Ｂでさらに詳細に説明されるように、２Ｄメモリブロックを含む二次元（２Ｄ）メモリとすることができる。メモリデバイス１１６はまた、例えば、図１Ｃでさらに詳細に説明されるように、３Ｄメモリブロックを含む三次元（３Ｄ）メモリとすることができる。各々のブロックには同じ数のページを含むことができる。各々のページには、ブロック内で一意の番号がある。データは、ブロック内のページの一意の番号の順序に従って、ブロックのページに格納される。各々のページは、個別に読み書きでき、ブロック内のページは、まとめて消去できる。

いくつかの実装形態では、ブロックを多数のサブブロックに分割することができる。各々のサブブロックは、１つまたは複数のページを含むことができる。サブブロック内の各々のページは、個別に読み書きできる。各々のサブブロック内の１つまたは複数のページは、まとめて消去できる。いくつかの実装形態では、メモリデバイス１１６は、１つまたは複数のダイを含む。各々のダイは、メモリチップであり、多数のメモリアレイとその上に周辺回路を含むことができる。メモリアレイは、多数のプレーンを含むことができ、各々のプレーンは、メモリセルの多数の物理ブロックを含む。各々の物理ブロックは、多数のセクタのデータを格納できる多数のページのメモリセルを含むことができる。スーパーブロックは、例えば、図１Ａのコントローラ１１２などのメモリコントローラによって指定されて、異なるプレーンからの少なくとも１つの物理ブロックを組み合わせることができる。スーパーブロック内の各々の物理ブロックは、異なるプレーンから取得される、つまり、どのプレーンも、スーパーブロック内に複数のブロックを提供することはできない。スーパーブロックは、スーパーブロック内の対応する複数の物理ブロックからの複数のページを各々が結合する多数のスーパーページを含む。スーパーページ内の各々のページは、対応する物理ブロック内に同じページ番号を有することができる。スーパーページは、スーパーページ内のすべてのページが同時にプログラムされるようにプログラムできる。

メモリセルは、消去された状態および１つまたは複数のプログラムされた状態を含む多数の状態を表すことができる。例えば、場合によっては、メモリセルは、１ビットを格納し、消去状態（ＥＲ）とプログラム状態（Ａ）を含む２つの状態を表すことができるシングル・レベル・セル（ＳＬＣ）である。１つのワードラインのメモリセルは、１ページを形成できる。場合によっては、メモリセルは、２ビットを格納し、１つの消去状態（ＥＲ）と３つのプログラム状態（Ａ、Ｂ、およびＣ）を含む４つの状態を表すことができる２レベルセルなどのマルチレベルセル（ＭＬＣ）である。１つのワードラインのメモリセルは、２つのページを形成できる。場合によっては、メモリセルは、３ビットを格納し、１つの消去状態（ＥＲ）と７つのプログラム状態（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、およびＧ）を含む８つの状態を表すことができるトリプル・レベル・セル（ＴＬＣ）である。１つのワードラインのメモリセルは、３つのページを形成できる。状態の電圧範囲は次第に高くなり、消去された状態の電圧範囲は最も低くなる。

図１Ｂは、メモリデバイス１１６が２Ｄメモリである場合の２Ｄメモリブロック１４０の例示的構成を示す。ブロック１４０は、多数のセルストリング１４４を形成するために列ビットラインＢＬ₀、ＢＬ₁、…、ＢＬ_n-1、およびＢＬ_nに直列に結合され、多数のセルページ１４２を形成するために行ワードラインＷＬ₀、ＷＬ₁、…、ＷＬ_n-1、ＷＬ_nに直列に結合されたメモリセル１４１を含む。

ブロック内の各々のメモリセルは、ゲート、ドレイン、ソース、およびドレインとソースの間に画定されたチャネルを有するトランジスタ構造を含む。各々のメモリセルは、ワードラインとビットラインの交差部に位置し、ゲートは、ワードラインに接続され、ドレインは、ビットラインに接続され、ソースは、ソースラインに接続され、これは次いで共通のグランドに接続されている。いくつかの例では、フラッシュメモリセルのゲートは、コントロールゲートとフローティングゲートを含むデュアルゲート構造を有し、フローティングゲートは、セルをプログラムする電子をトラップするために２つの酸化物層の間に懸架されている。

セルストリング１４４は、多数のメモリセル１４１、ストリング選択トランジスタ（ＳＳＴ）１４３、およびグランド選択トランジスタ（ＧＳＴ）１４５を含むことができ、これらはすべて直列に接続されている。ＳＳＴ１４３のゲートは、ストリング選択ライン（ＳＳＬ）１４６に接続される。異なるストリング内のＳＳＴ１４３のゲートも同じＳＳＬに接続される。メモリセル１４１のゲートは、ワードラインＷＬ₀、ＷＬ₁、…、ＷＬ_n-1、ＷＬ_nにそれぞれ接続される。セルストリング１４４またはメモリセル１４１は、ＧＳＴ１４５を介して共通のソースライン（ＣＳＬ）１４９に接続される。ＣＳＬ１４９は、グランドまたは供給電圧に結合することができる。ＧＳＴ１４５のゲートは、グランド選択ライン（ＧＳＬ）１４８に接続される。異なるストリング１４４内のＧＳＴ１４５のゲートも、同じＧＳＬ１４８に接続される。

セルページ１４２は、多数のメモリセル１４１を含むことができる。セルページ１４２内のメモリセル１４１のゲートは、それぞれのワードライン（ＷＬ）に直列に結合される。入力電圧がワードラインに印加されると、入力電圧はセルページ１４２内のメモリセル１４１のゲートにも印加される。読み取り操作でブロック１４０内の特定のセルページ１４２を読み取るために、特定のセルページ１４２に対応するワードラインに、より低い読み取り電圧が印加される。一方、ブロック１４０内の他のセルページには、より高い読み取り電圧が印加される。

図１Ｃは、（図１Ａに示される）メモリデバイス１１６が３Ｄメモリである場合の例示的な３Ｄメモリブロック１５０を示す。３Ｄメモリブロック１５０は、図１Ｂの２Ｄメモリブロック１４０のスタックを含むことができる。メモリセル１５７は、（例えば、ＸＹＺ座標系で）三次元に配置され、多数のワードラインに結合されて、多数のセルページ（導電層またはワードライン層）１５２および多数のビットライン（例えば、ＢＬ_<n>、ＢＬ_<n+1>）を形成して、多数のセルストリング１５４を形成する。セルページ１５２は、（例えば、ＸＹ平面内の）層とすることができ、同じ層上のメモリセル１５７は、１つのワードラインに結合され、同じ電圧を有することができる。各々のセルページ１５２は、駆動回路（例えば、Ｘデコーダ（または走査ドライバ））内のそれぞれのコンタクトパッドに接続することができる。

セルストリング１５４は、Ｚ方向に沿って垂直に直列に接続された多数のメモリセル１５７を含み、メモリセルは、ストリング選択ライン（ＳＳＬ）１５６に結合されたＳＳＴとして構成することができ、メモリセルは、グランド選択ライン（ＧＳＬ）１５８に結合されたＧＳＴとして構成することができる。セルストリング１５４は、１つまたは複数のドライバ（例えば、データドライバ）に接続される。メモリセル１５７のセルストリング１５４は、グランド選択トランジスタ（ＧＳＴ）を介して共通のソースライン（ＣＳＬ）１５９に接続される。ＣＳＬ１５９は、３Ｄメモリの基板上に形成された導電層（または複数の導電ライン）とすることができる。ＣＳＬ１５９は、グランドまたは供給電圧に結合することができる。

図２は、メモリデバイス２００の例示的構成を示す。メモリデバイス２００は、図１Ａのメモリデバイス１１６として実装することができる。メモリデバイス２００は、メモリセルアレイ２１０を含む。メモリセルアレイ２１０は、多数の行ワードラインおよび多数の列ビットラインに直列に結合されている多数のメモリセル（例えば、図１Ｂのメモリセル１４１または図１Ｃのメモリセル１５７）を含むことができる。

メモリセルは、記憶素子として構成されたメモリトランジスタを含むことができる。メモリトランジスタは、シリコン－酸化物－窒化物－酸化物－シリコン（ＳＯＮＯＳ）型トランジスタ、フローティング・ゲート・トランジスタ、窒化物読み取り専用メモリ（ＮＲＯＭ）トランジスタ、または電荷を蓄えることができる任意の適切な不揮発性メモリ金属酸化物半導体（ＭＯＳ）デバイスを含むことができる。

メモリデバイス２００は、（例えば、図１Ａのデバイスコントローラ１１２またはホストコントローラ１２２などのコントローラから）データを受け取るか、またはメモリセルアレイ２１０からデータを出力するための複数の入力／出力（Ｉ／Ｏ）ポートを有するメモリインターフェース２０２を含む。メモリデバイス２００は、メモリインターフェース２０２を介して受け取られ出力されるデータをバッファリングするように構成されたデータバッファ２０８を含む。

メモリデバイス２００は、Ｘデコーダ（または行デコーダ）２０６と、任意選択でＹデコーダとをさらに含むことができる。各々のメモリセルは、それぞれのワードラインを介してＸデコーダ２０６に結合され、それぞれのビットライン２１５を介してＹデコーダに結合される。したがって、各々のメモリセルは、それぞれのワードラインおよびそれぞれのビットライン２１５を介した読み取りまたは書き込み操作のために、Ｘデコーダ２０６およびＹデコーダによって選択することができる。

メモリデバイス２００は、ビットライン２１５を介してメモリセルアレイ２１０に結合されたページバッファ回路２２０と、データバス２４０を介してページバッファ回路２２０に結合されたキャッシュ・データ・ラッチ（ＣＤＬ）回路２３０とを含む。データバス２４０は、ページバッファ回路２２０およびＣＤＬ回路２３０を介して結合することができる１つまたは複数の導電ライン（例えば、金属ライン）を含むことができる。ページバッファ回路２２０は、多数のページバッファを含むことができる。各々のページバッファは、データバス２４０に結合することができる。各々のページバッファは、複数のラッチを含むことができる。ラッチは、ページバッファ内の内部金属ルーティングライン（例えば、内部データバスライン（ＩＤＬ））によって互いに導電的に接続することができる。データは、内部金属ルーティングラインを介してページバッファ内のラッチ間で転送できる。データは、データバス２４０および／または異なるページバッファ内の内部金属ルーティングラインを介して、異なるページバッファ内のラッチ間で転送することもできる。

ＣＤＬ回路２３０は、データを格納するための多数のキャッシュを含むことができる。各々のキャッシュは、データバス２４０に結合することができる。各々のキャッシュは、キャッシュ内の内部金属ルーティングラインによって互いに導電的に接続できる１つまたは複数のラッチを含むことができる。データは、内部金属ルーティングラインを介して、キャッシュ内の１つまたは複数のラッチ間で転送することができる。データは、データバス２４０および／または異なるキャッシュ内の内部金属ルーティングラインを介して、ＣＤＬ回路２３０内の異なるキャッシュ内のラッチ間で転送することもできる。データは、データバス２４０を介して、ＣＤＬ回路２３０内のキャッシュ（またはラッチ）とページバッファ回路２２０内のページバッファ（またはラッチ）との間で転送することもできる。

いくつかの実施形態では、データバッファ２０８は、データバッファ２０８内の内部金属ルーティングラインによって互いに導電的に接続することができる多数のラッチを含む。データバッファ２０８は、別のデータバス（例えば、１つまたは複数の導電ライン）２５０を介してＣＤＬ回路２３０に結合することができる。データは、データバス２５０、および／またはデータバッファ２０８およびＣＤＬ回路２３０内の内部金属ルーティングラインを介して、データバッファ２０８内のラッチとＣＤＬ回路２３０内のキャッシュ（またはラッチ）との間で転送することができる。

いくつかの実施形態では、ページバッファは、メモリセルアレイ２１０内の１つまたは複数のメモリセルを接続する、対応するビットライン２１５に関連付けられたデータラインを介してＹデコーダに接続される。ページバッファは、対応するビットライン上の電圧を制御して、対応するビットライン２１５に結合されたメモリセル上で、動作（例えば、読み取り、プログラム、または消去）を実行するように構成することができる。いくつかの実施形態では、プログラムまたは消去動作中に、ＣＤＬ回路２３０は、データバッファ２０８からのデータをＣＤＬ回路２３０の１つまたは複数のキャッシュに格納する、および／または１つまたは複数のキャッシュからのデータをページバッファ回路２２０内の１つまたは複数のページバッファに出力するように構成される。読み取り動作中、ＣＤＬ回路２３０は、ページバッファ回路２２０の１つまたは複数のページバッファからのデータをＣＤＬ回路２３０の１つまたは複数のキャッシュに格納する、および／または１つまたは複数のキャッシュからのデータをデータバッファ２０８に出力するように構成される。

引き続き図２を参照すると、メモリデバイス２００は、Ｘデコーダ２０６およびＹデコーダ、データバッファ２０８、ページバッファ回路２２０、およびＣＤＬ回路２３０を含むメモリデバイス２００内のコンポーネントに結合された制御論理２０４をさらに含むことができる。制御論理２０４は、メモリインターフェース２０２を介して（例えば、図１Ａのデバイスコントローラ１１２またはホストコントローラ１２２などのコントローラから）コマンド、アドレス情報、および／またはデータを受け取るように構成することができる。制御論理２０４は、コマンド、アドレス情報、および／またはデータを処理して、例えば、メモリセルアレイ２１０内の（例えば、ブロック／ページの）物理アドレス情報を生成することもできる。制御論理２０４は、回路（例えば、複数の論理、回路、および／またはコンポーネントを統合する集積回路）を含むことができる。いくつかの実装形態では、制御論理２０４は、データレジスタ、ＳＲＡＭバッファ、アドレスジェネレータ、モード論理、またはステートマシンのうちの少なくとも１つを含む。モード論理は、読み取り操作または書き込み操作があるかどうかを判断し、判断結果をステートマシンに提供するように構成することができる。

書き込み動作中、制御論理２０４内のデータレジスタは、インターフェース２０２からの入力データを登録することができ、制御論理２０４内のアドレスジェネレータは、対応する物理アドレスを生成して、入力データをメモリセルアレイ２１０の指定されたメモリセル内に格納することができる。アドレスジェネレータは、対応するワードラインおよびビットラインを介して指定されたメモリセルを選択するように制御されるＸデコーダ２０６およびＹデコーダに接続することができる。ＳＲＡＭバッファは、電源が供給されている限り、データレジスタからの入力データをそのメモリに保持できる。状態機械は、ＳＲＡＭバッファからの書き込み信号を処理することができ、Ｘデコーダ２０６および／またはＹデコーダに書き込み電圧を提供することができる電圧発生器に制御信号を提供することができる。Ｙデコーダは、指定されたメモリセルに入力データを格納するためにビットライン（ＢＬ）に書き込み電圧を出力するように構成される。

読み取り動作中、状態機械は、電圧発生器およびページバッファ回路２２０に制御信号を提供することができる。電圧発生器は、メモリセルを選択するために、Ｘデコーダ２０６およびＹデコーダに読み取り電圧を提供することができる。ページバッファは、ページバッファおよび選択されたメモリセルに結合されたビットライン２１５を介して、選択されたメモリセルに格納されたデータビット（「１」または「０」）を表す小電力信号（例えば、電流信号）を感知することができる。センスアンプは、メモリデバイス２００の内部または外部の論理によってデータビットを適切に解釈できるように、小電力信号スイングを認識可能な論理レベルまで増幅することができる。いくつかの実装形態では、ページバッファ回路２２０またはＣＤＬ回路２３０の少なくとも１つは、センスアンプに含まれる。データバッファ２０８は、センスアンプから増幅された電圧を受け取り、メモリインターフェース２０２を介してメモリデバイス２００の外部の論理に増幅された電力信号を出力することができる。

例示的な半導体デバイス
図３Ａは、異なるラッチ間でデータ転送を実装できる例示的な半導体デバイス３００を示す。半導体デバイス３００は、ラッチなどの異なるコンポーネント間のデータ転送を実装できる任意の適切なデバイスとすることができる。例えば、半導体デバイス３００は、メモリデバイス（例えば、図１Ａのメモリデバイス１１６または図２のメモリデバイス２００）とすることができ、半導体デバイス３００は、メモリセルアレイ（例えば、図２のメモリセルアレイ２１０）を含むことができる。半導体デバイス３００は、ページバッファ回路（例えば、図２のページバッファ回路２２０）またはページバッファ回路内のページバッファとすることができる。半導体デバイス３００は、キャッシュ回路（例えば、図２のキャッシュ・データ・ラッチ回路２３０またはキャッシュ回路内のキャッシュ）とすることができる。半導体デバイス３００は、データバッファ（例えば、図２のデータバッファ２０８）とすることができる。半導体デバイス３００は、ページバッファ回路、キャッシュ回路、またはデータバッファの少なくとも１つを含むことができる。

図３Ａに示されるように、半導体デバイス３００は、多数のラッチ（例えば、３０２＿１（ラッチ１）、３０２＿２（ラッチ２）、３０２＿３（ラッチ３）、３０２＿４（ラッチ４）、・・・、３０２＿ｎ－１（ラッチｎ－１）、３０２＿ｎ（ラッチｎ））（一般的にラッチ３０２と呼ばれ、個別にラッチ３０２と呼ばれる）を含むことができ、ｎは、１より大きい整数である。ラッチ３０２は、１つまたは複数の導電ライン（例えば、金属ライン）を含むことができるデータバス３０４を介して結合することができる。

いくつかの実施形態では、半導体デバイス３００は、第１の複数のラッチ（例えば、３０２＿１（ラッチ１）、３０２＿３（ラッチ３）、・・・、３０２＿ｎ－１（ラッチｎ－１））を含むことができる第１の集積回路３２０と、第２の複数のラッチ（例えば、３０２＿２（ラッチ２）、３０２＿４（ラッチ４）、・・・、３０２＿ｎ（ラッチｎ））を含むことができる第２の集積回路３３０とを含む。第１の集積回路３２０の内部で、第１の複数のラッチは、第１の内部データバス３０３（例えば、１つまたは複数の導電ライン）を介して導電的に結合することができ、したがって、第１の内部データバス３０３を介して第１の集積回路３２０内のラッチ間でデータを転送することができる。第２の集積回路３３０の内部で、第２の複数のラッチは、第２の内部データバス３０５（例えば、１つまたは複数の導電ライン）を介して導電的に結合することができ、したがって、データは、第２の内部データバス３０５を介して第２の集積回路３３０内のラッチ間で転送することができる。第１の内部データバス３０３および第２の内部データバス３０５は、それぞれデータバス３０４に結合することができ、それにより、第１の集積回路３２０内のラッチは、データバス３０４および／または第１の内部データバス３０３および／または第２の内部データバス３０５を介して第２の集積回路３３０内のラッチに導電的に結合することができる。

いくつかの実施形態では、第１の集積回路３２０と第２の集積回路３３０は、同じページバッファ内にある。データバス３０４は、第１の集積回路３２０および第２の集積回路３３０の各々に、および／または第１の集積回路３２０および第２の集積回路３３０内の各々のラッチに結合された内部データバスライン（ＩＤＬ）とすることができる。いくつかの例では、第１の集積回路３２０は、メモリセルアレイ内の１つまたは複数のメモリセル内のデータを感知するように構成された感知ラッチ回路であり、感知されたデータは、感知ラッチ回路内の１つまたは複数のラッチに格納することができる。第２の集積回路３３０は、感知ラッチ回路内の１つまたは複数のラッチから転送された感知データを格納するように構成された、１つまたは複数のラッチを含む格納ラッチ回路とすることができる。いくつかの例では、第１の集積回路３２０および第２の集積回路３３０は両方とも格納ラッチ回路内にあることができ、第１の集積回路３２０内の１つまたは複数のラッチと第２の集積回路３３０内の１つまたは複数のラッチとの間でデータを転送することができる。

いくつかの実施形態では、第１の集積回路３２０および第２の集積回路３３０は、同じページバッファ回路内にある。データバス３０４は、ページバッファ回路内の内部データバスとすることができる。第１の集積回路３２０は、第１のページバッファを含むことができ、第２の集積回路３３０は、第２のページバッファを含むことができる。データバス３０４を介して、第１のページバッファ内の１つまたは複数のラッチと第２のページバッファ内の１つまたは複数のラッチとの間でデータを転送することができる。

いくつかの実施形態では、第１の集積回路３２０は、ページバッファ回路（例えば、図２のページバッファ回路２２０）またはページバッファであり、第２の集積回路３３０は、キャッシュ回路（例えば、キャッシュ・データ・ラッチ回路２３０）またはキャッシュであり、データバス３０４は、図２のデータバス２４０とすることができる。いくつかの実施形態では、第１の集積回路３２０は、データバッファ（例えば、図２のデータバッファ２０８）であり、第２の集積回路３３０は、キャッシュ回路（例えば、キャッシュ・データ・ラッチ回路２３０）であり、データバス３０４は、図２のデータバス２５０とすることができる。いくつかの実施形態では、第１の集積回路３２０および第２の集積回路３３０は、同じキャッシュ回路内の２つのキャッシュであり、データバス３０４は、キャッシュ回路内の内部導電ラインである。

図３Ｂは、例示的なラッチ３５０を示す回路図を示す。ラッチ３５０は、図３Ａのラッチ３０２（例えば、第１の集積回路３２０内のラッチまたは第２の集積回路３３０内のラッチ）とすることができる。ラッチ３５０は、トライステートラッチまたはファイティングラッチとすることができる。いくつかの実施形態では、ラッチ３５０は、単方向トライステートラッチであり、これにより、本開示に記載したようなデータ転送を実装しながら、他のタイプのラッチと比較して、図３Ａの半導体デバイス３００などの半導体デバイス内のトランジスタの総数を減らすことができる。

例えば、ＮＡＮＤメモリデバイスでは、各々のビットラインはページバッファに結合され、ページバッファは複数（例えば、３つ）のラッチを含むことができる。各々のラッチは、多数のＭＯＳトランジスタを含むことができる。各々のラッチ内のＭＯＳトランジスタの数を（例えば、８から７に）減らすと、ページバッファ内、さらにはメモリデバイス内のＭＯＳトランジスタの総数を大幅に削減することができ、これは、消費電力を大幅に削減することができ、ページバッファおよび／またはメモリデバイスを小型化できる。

図３Ｂに示されるように、ラッチ３５０は、互いに対称な第１の側３５０ａおよび第２の側３５０ｂを含む。第１の側３５０ａおよび第２の側３５０ｂは、一端でより高い供給電圧ＶＤＤＩを受け取り、他端でより低い供給電圧ＶＳＳを受け取るように構成される。第１の側３５０ａは、第１のｐ型トランジスタ３５２ａ、第２のｐ型トランジスタ３５４ａ、およびｎ型トランジスタ３５６ａを含むことができる。第２の側３５０ｂは、第１のｐ型トランジスタ３５２ｂ、第２のｐ型トランジスタ３５４ｂ、およびｎ型トランジスタ３５６ｂを含むことができる。ラッチ３５０は、別のｎ型トランジスタとすることができる制御トランジスタ３５８をさらに含むことができる。ｐ型トランジスタは、ＰＭＯＳトランジスタとすることができ、ｎ型トランジスタは、ＮＭＯＳトランジスタとすることができる。

第１の側３５０ａについて、第１のｐ型トランジスタ３５２ａは、より高い供給電圧ＶＤＤＩを受け取るための第１の端子、第２のｐ型トランジスタ３５４ａに結合された第２の端子、および制御信号ＰＯＢを受け取るためのゲート端子を含む。第２のｐ型トランジスタ３５４ａは、第１のｐ型トランジスタ３５２ａの第２の端子に結合された第１の端子、ｎ型トランジスタ３５６ａに、および第２の側３５０ｂのｎ型トランジスタ３５６ｂのゲート端子にも結合された第２の端子、および第１のｎ型トランジスタ３５６ａのゲート端子および制御トランジスタ３５８に結合されたゲート端子を含む。ｎ型トランジスタ３５６ａは、第２のｐ型トランジスタ３５４ａの第２の端子に結合された第１の端子、より低い供給電圧ＶＳＳに結合された第２の端子、および第２のｐ型トランジスタ３５４ａのゲート端子に結合されたゲート端子、および第２の側３５０ｂのトランジスタ３５４ｂ、３５６ｂの間のノードにも結合されたゲート端子を含む。制御トランジスタ３５８は、第１のｎ型トランジスタ３５６ａのゲート端子に結合された第１の端子、制御信号ＰＬを受け取るためのゲート端子、および導電ライン（例えば、図２のビットライン２１５などのビットライン、または図２のデータバス２４０、図３Ａのデータバス３０３、データバス３０５、またはデータバス３０４などのデータバス）に結合された第２の端子を含む。

第２の側３５０ｂは、第１の側３５０ａと対称的な構成を有する。第１のｐ型トランジスタ３５２ｂは、より高い供給電圧ＶＤＤＩを受け取る第１の端子、第２のｐ型トランジスタ３５４ｂに結合された第２の端子、および制御信号ＰＯを受け取るためのゲート端子を含む。第２のｐ型トランジスタ３５４ｂは、第１のｐ型トランジスタ３５２ｂの第２の端子に結合された第１の端子、ｎ型トランジスタ３５６ｂに、および第１の側３５０ａのｎ型トランジスタ３５６ａのゲート端子にも結合された第２の端子、およびｎ型トランジスタ３５６ｂのゲート端子に結合されたゲート端子を含む。ｎ型トランジスタ３５６ｂは、第２のｐ型トランジスタ３５４ｂの第２の端子に結合された第１の端子、より低い供給電圧ＶＳＳに結合された第２の端子、および第２のｐ型トランジスタ３５４ｂのゲート端子に結合されたゲート端子、および第１の側３５０ａのトランジスタ３５４ａ、３５６ａの間のノードにも結合されたゲート端子を含む。

第２の側３５０ｂのトランジスタ３５４ｂ、３５６ｂの間に結合されたＬＢノード３５１ｂの電圧に対応する値は、第１の側３５０ａのトランジスタ３５４ａ、３５６ａの間に結合され、制御トランジスタ３５８に結合されたＬノード３５１ａの電圧に対応する値と反対である。ラッチ３５０は、ＬＢノード３５１ｂの値および／またはＬノード３５１ａの値を更新することによってデータを格納するように構成することができる。

ラッチ３５０は、Ｌノード３５１ａの値がビット「１」を表し、ＬＢノード３５１ｂの値がビット「０」を表すようにプリセットすることができる。制御トランジスタ３５８に結合する導電ラインがビット「１」に対応する高電圧レベルを有する場合、Ｌノード３５１ａの値は、制御トランジスタ３５８がオンになると「１」のままである。制御トランジスタ３５８に結合するデータバスがビット「０」に対応する低電圧レベルを有する場合、Ｌノード３５１ａの値は、制御トランジスタ３５８がオンになると、「０」に変化する。ラッチ３５０内のＬノード３５１ａに格納されたビット「１」または「０」は、さらに別のラッチまたはデータユニットに転送することができる。ラッチ３５０が新しいデータを格納するために使用されるとき、Ｌノード３５１ａの値がビット「１」を表し、ＬＢノード３５１の値がビット「０」を表すように、ラッチ３５０をリセットすることができる。このように、ラッチ３５０は、例えばＬノード３５１ａで「１」から「０」に、一度だけ反転することができる。

引き続き図３Ａを参照すると、半導体デバイス３００は、第１の集積回路３２０の１つまたは複数のラッチと第２の集積回路３３０の１つまたは複数のラッチとの間のデータ転送前に、データバス３０４上でプリチャージ電圧を有するようにデータバス３０４をプリチャージするためにデータバス３０４に結合されたプリチャージ回路３１０をさらに含む。

いくつかの実施形態では、図３Ａに示されるように、プリチャージ回路３１０は、ｐ型トランジスタとすることができるプリチャージトランジスタ３１２を含む。プリチャージトランジスタ３１２は、供給電圧ＶＰＷに結合された第１の端子、データバス３０４に結合された第２の端子、および制御信号ＣＨＧＢを受け取るように構成されたゲート端子を有する。供給電圧ＶＰＷは、制御供給電圧ＶＰＷより大きくなり得る元の供給電圧ＶＤＤＩに基づいて制御された供給電圧とすることができる。いくつかの実装形態では、プリチャージトランジスタ３１２は、第１の端子で元の供給電圧ＶＤＤＩを受け取り、ゲート端子でイネーブル信号を受け取り、プリチャージトランジスタ３１２に結合された第２の端子で制御された供給電圧ＶＰＷを出力するように構成された制御トランジスタに結合することができる。制御トランジスタは、イネーブル信号によってオンまたはオフにすることができる。

場合によっては、半導体デバイス３００内の隣接する導電ライン（例えば、データバス３０４を含む金属ライン）の間に寄生容量が形成され得る。例えば、ページバッファは、狭くて長い構造を有する可能性があり、これにより隣接する金属ラインが寄生容量を生成する可能性がある。データバス３０４に沿った寄生容量は、図３Ａに示されるように、データバス３０４とグランドＶＳＳとの間に結合され、等価容量Ｃ寄生を有する等価寄生コンデンサ３０６によって表すことができる。

以下（例えば、図５および図７）でさらに詳細に説明するように、（例えば、データバスを介したラッチ間の）データ転送動作のための時間は、データバス（例えば、データバス３０４）に沿った寄生容量（例えば、Ｃ寄生）とデータバス上のプリチャージ電圧（例えば、ＶＰＷ）に両者が関連している可能性があるプリチャージ時間および転送時間を含む。寄生容量が大きいと、転送時間が長くなる可能性がある。この現象は、より多くのラッチが同じデータバスを共有するメモリセル（例えば、ＴＬＣ）に格納されるビットが増えると、より深刻になる可能性があり、転送時間が長くなる可能性がある。

本開示の実装形態は、図４Ａ～図４Ｂ、図５、図６Ａ～図６Ｂ、および図７でさらに詳細に論じるように、データバス上のプリチャージ電圧を減少（または最小化）して、プリチャージ時間および転送時間を短縮し、それによってデータ転送速度を上げ、電力消費を削減する技術を提供する。この技術は、不十分な電圧のデータバスによってラッチが逆にオンになったり妨害されたりするケースを回避することもできる。

例示的な集積回路およびデータ転送
図４Ａは、集積回路４００内のドライブラッチ４２０とターゲットラッチ４３０との間の例示的なデータ転送を示す。データは、データバス４０４（例えば、図３Ａのデータバス３０４）を介してドライブラッチ４２０からターゲットラッチ４３０に転送することができる。

集積回路４００は、半導体デバイス（例えば、図３Ａの半導体デバイス３００または図２のメモリデバイス２００）に含まれ得る。いくつかの実施形態では、集積回路４００は、ページバッファ回路（例えば、図２のページバッファ回路２２０）またはキャッシュ回路（例えば、図２のＣＤＬ回路２３０）である。ドライブラッチ４２０およびターゲットラッチ４３０は、ページバッファ回路内の異なるページバッファ内またはキャッシュ回路内の異なるキャッシュ内にある。いくつかの実施形態では、ドライブラッチ４２０およびターゲットラッチ４３０は、同じページバッファ内にある。いくつかの実施形態では、集積回路４００は、ページバッファ回路およびキャッシュ回路を含む。ドライブラッチ４２０とターゲットラッチ４３０の一方は、ページバッファ回路内にあり、ドライブラッチ４２０とターゲットラッチ４３０の他方は、キャッシュ回路内にある。いくつかの実施形態では、集積回路４００は、キャッシュ回路およびデータバッファ（例えば、図２のデータバッファ２０８）を含む。ドライブラッチ４２０とターゲットラッチ４３０の一方は、キャッシュ回路内にあり、ドライブラッチ４２０とターゲットラッチ４３０の他方は、データバッファ内にある。いくつかの実施形態では、集積回路４００は、ドライブラッチ４２０を含む第１の回路（例えば、図３Ａの３２０）と、ターゲットラッチ４３０を含む第２の回路（例えば、図３Ａの３３０）とを含む。

集積回路４００は、データ転送前にデータバス４０４をプリチャージするために、データバス４０４に結合されたプリチャージ回路４１０（例えば、図３Ａのプリチャージ回路３１０）をさらに含むことができる。プリチャージ回路４１０は、ｐ型トランジスタとすることができるプリチャージトランジスタ４１２（例えば、図３Ａのプリチャージトランジスタ３１２）を含む。プリチャージトランジスタ４１２は、供給電圧ＶＰＷに結合された第１の端子、データバス４０４に結合された第２の端子、および制御信号ＣＨＧＢを受け取るように構成されたゲート端子を有する。データバス４０４は、寄生容量Ｃハ゛ス（例えば、図３ＡのＣ寄生）を有する等価寄生コンデンサ４０６（例えば、図３Ａのコンデンサ３０６）に関連付けることができる。

ドライブラッチ４２０とターゲットラッチ４３０は、同じ構造を有することができる。ドライブラッチ４２０およびターゲットラッチ４３０の各々は、図３Ａのラッチ３０２または図３Ｂのラッチ３５０とすることができる。図４Ａに示されるように、ドライブラッチ４２０は、４つのｐ型トランジスタ４２２ａ、４２２ｂ、４２４ａ、４２４ｂ、２つのｎ型トランジスタ４２６ａ、４２６ｂ、およびデータバス４０４に結合された制御トランジスタ４２８を含む。ドライブラッチ４２０は、高供給電圧ＶＤＤＩと低供給電圧ＶＳＳとの間に結合される。ターゲットラッチ４３０は、４つのｐ型トランジスタ４３２ａ、４３２ｂ、４３４ａ、４３４ｂ、２つのｎ型トランジスタ４３６ａ、４３６ｂ、およびデータバス４０４に結合された制御トランジスタ４３８を含む。ターゲットラッチ４３０も、高供給電圧ＶＤＤＩと低供給電圧ＶＳＳとの間に結合される。

ドライブラッチ４２０では、ノードＬ＿ｄ４２１ａに格納されたデータ（例えば、ビット「１」または「０」）が、ターゲットラッチ４３０に転送され、一方、ノードＬＢ＿ｄ４２１ｂは、ノードＬ＿ｄ４２１ａに格納されたデータと反対の値を有するデータ（例えば、ビット「０」または「１」）を格納する。ターゲットラッチ４３０は、単方向トライステートラッチとすることができる。上述のように、データが転送される前に、ターゲットラッチ４３０は、ノードＬ＿ｔ４３１ａに格納されたデータが「１」であり、ノードＬＢ＿ｔ４３１ｂに格納されたデータが「０」となるようにリセットされる。

図５は、プリチャージ段階５０２、転送段階５０４、および反転段階５０６を含む、データ転送の異なる動作段階中の図４Ａの集積回路の異なるノードにおける電圧変化を示すタイミング図５００を示す。

プリチャージ段階５０２の間、図４Ａおよび図５に示されるように、データバス４０４は、低電圧レベルを有する制御信号ＣＨＧＢでプリチャージトランジスタ４１２をオンにすることによってプリチャージされる。プリチャージ段階５０２の間、ドライブラッチ４２０内の制御トランジスタ４２８とターゲットラッチ４３０内の制御トランジスタ４３８の両方が、対応する制御信号ＰＬ＿ｄおよびＰＬ＿ｔによって（例えば、図５に示される低電圧レベルで）オフにされる。ｐ型トランジスタ４３２ｂは、制御信号ＰＯ＿ｔによって（例えば、図５に示される低電圧レベルで）オンにすることができ、その結果、ノードＬ＿ｔ４３１ａは、トランジスタ４３２ｂ、４３４ｂを介したノードＬ＿ｔ４３１ａへの供給電圧ＶＤＤＩによって、例えば、図５に示されるように、ビット「１」に対応する高電圧レベルＶＤＤＩに維持することができる。

データバス４０４は、第１の電流経路４１１に沿ってプリチャージトランジスタ４１２を介して供給電圧ＶＰＷによってプリチャージされる。データバス４０４は、例えば、図５に示されるように、供給電圧ＶＰＷと実質的に同一のプリチャージ電圧を有するようにプリチャージすることができる。寄生容量Ｃハ゛スにより、プリチャージ時間Ｔは、寄生容量Ｃハ゛スとプリチャージ電圧ＶＰＷによって決定することができる。場合によっては、図５に示されるように、Ｔ＝Ｃハ゛ス×ＶＰＷ／Ｉであり、ここで、Ｉは、第１の電流経路４１１に沿ったプリチャージ電流である。プリチャージ電流Ｉは、プリチャージ時間ＴがＣハ゛ス×ＶＰＷに比例し得るように、予め決定され得る定電流とすることができる。以下でさらに詳細に説明するように（例えば、図７に示されるように）、データバス４０４上のプリチャージ電圧（または供給電圧ＶＰＷ）を小さくすると、プリチャージ時間Ｔを短縮することができる。

転送段階５０４の間、プリチャージトランジスタ４１２は、高電圧レベルＶＤＤＩに変更される制御信号ＣＨＧＢによってオフにされる。一方、ドライブラッチ４２０内の制御トランジスタ４２８は、第１の制御電圧ＶＯＮ（例えば、ゲートバイアス電圧）を有する制御信号ＰＬ＿ｄによってオンにされる。ターゲットラッチ４３０内の制御トランジスタ４３８は、低電圧レベルの制御信号ＰＬ＿ｔによって依然としてオフにされている。ターゲットラッチ４３０では、ノードＬ＿ｔがビット「１」に対応する高電圧レベルで浮いていることができるように、高電圧レベルＶＤＤＩに変更される制御信号ＰＯ＿ｔによってｐ型トランジスタ４３２ｂをオフにすることができる。

ノードＬ＿ｄ４２１ａに格納されたデータがビット「１」である場合、ノードＬ＿ｄ４２１ａは、高電圧レベルを有し、データバス４０４上のプリチャージ電圧ＶＰＷは、図５の曲線５１０によって示されるように変化しないままである。ノードＬ＿ｄ４２１ａに格納されたデータがビット「０」である場合、ノードＬ＿ｄ４２１ａは、低電圧レベルを有し、データバス４０４上のプリチャージ電圧ＶＰＷは、図５の曲線５２０によって示されるように、第２の電流経路４２１に沿って放電され得る。このようにして、データバス４０４上の放電電圧は、ノードＬ＿ｄ４２１ａに格納されたデータ（例えばビット「０」）に対応することができる。第２の電流経路４２１は、データバス４０４から、制御トランジスタ４２８およびトランジスタ４２６ｂを通って低供給電圧ＶＳＳに至ることができる。データバス４０４、制御トランジスタ４２８、およびトランジスタ４２６ｂ、並びに低供給電圧ＶＳＳは、ＶＳＳネットワークを形成することができる。データバス４０４に関連する寄生容量Ｃハ゛スにより、データバス４０４上の電圧は、例えば、図５に示されるように、ＲＣ応答曲線５２０に従って放電される。放電時間は、Ｃハ゛ス×ＶＰＷによって決定することができる。以下でさらに詳細に説明するように（例えば、図７に示されるように）、データバス４０４上のプリチャージ電圧（または供給電圧ＶＰＷ）を小さくすると、転送時間を短縮することができる。

反転段階５０６の間、図４Ａおよび図５に示されるように、ターゲットラッチ４３０内の制御トランジスタ４３８は、第２の制御電圧ＶＯＮ（例えば、ゲートバイアス電圧）を伴う制御信号ＰＬ＿ｔによってオンにされる。プリチャージトランジスタ４１２は、依然としてオフとすることができ、ドライブラッチ４２０内の制御トランジスタ４２８は、低供給電圧ＶＳＳに結合される第１の制御電圧ＶＯＮを有する制御信号ＰＬ＿ｄによって依然としてオンとすることができる。第２の制御電圧ＶＯＮは、第１の制御電圧ＶＯＮと同じまたは同一とすることができる。

上述のように、ノードＬ＿ｔ４３１ａは、ビット「１」に対応する浮いた高電圧を有する。ノードＬ＿ｄ４２１ａに格納されたデータがビット「１」である場合、データバス４０４上のプリチャージ電圧ＶＰＷは、転送段階５０４の間、不変のままであり、したがって、反転段階５０６の間、データバス４０４上のプリチャージ電圧ＶＰＷは、不変を維持し、図５の曲線５１２によって示されるように、ノードＬ＿ｔ４３１ａもビット「１」に対応する高電圧に保たれる。すなわち、ターゲットラッチ４３０のノードＬ＿ｔ４３１ａのビット値「１」は、ドライブラッチ４２０のノードＬ＿ｄ４２１ａに格納されたビット値「１」と同じである。したがって、データはドライブラッチ４２０からターゲットラッチ４３０に転送される。

ノードＬ＿ｄ４２１ａに格納されたデータがビット「０」である場合、データバス４０４上のプリチャージ電圧ＶＰＷは、転送段階５０４の間、低放電電圧に放電される。したがって、反転段階５０６の間、ノードＬ＿ｔ４３１ａは、ビット「１」に対応する高電圧を有するので、ノードＬ＿ｔ４３１ａから、制御トランジスタ４３８、データバス４０４、制御トランジスタ４２８、トランジスタ４２６ｂを介して、低供給電圧ＶＳＳに至る第３の電流経路４３１が形成される。ノードＬ＿ｔ４２１ａは、例えば、図５の曲線５２２によって示されるように、ビット「０」に対応する低電圧を有するように放電され得る。すなわち、ターゲットラッチ４３０のノードＬ＿ｔ４３１ａのビット値「０」は、ドライブラッチ４２０のノードＬ＿ｄ４２１ａに格納されたビット値「０」と同じである。したがって、データはドライブラッチ４２０からターゲットラッチ４３０に転送される。反転段階５０６の間、データバス４０４は、最初にノードＬ＿ｔ４３１ａで高電圧によって充電され、次に、例えば、図５の曲線５２０によって示されるように、ビット値「０」に対応する低電圧まで放電され得る。

いくつかの実施形態では、第１の制御電圧および第２の制御電圧は、固定電圧ＶＯＮとすることができ、これは、制御トランジスタ４２８、４３８の閾値電圧の変動に対処するために使用することができる。変動は、プロセスの変動および／または温度の変動によって引き起こされる可能性がある。図６Ａに示されるように、固定電圧ＶＯＮは、電圧ＶＯＤと制御トランジスタの閾値電圧の最大値Ｖｔｈ_maxとの合計以上（例えば、ＶＯＮ＞＝ＶＯＤ＋Ｖｔｈ_max）の値を有する必要がある。電圧ＶＯＤは、転送段階５０４中にデータバス４０４を放電するため、および／または反転段階５０６中にターゲットラッチ４３０を反転するためのオーバードライブ電圧である。場合によっては、オーバードライブ電圧ＶＯＤは、約２００～３００ｍＶである。オーバードライブ電圧ＶＯＤが大きいと、転送速度を上げることができる。しかしながら、電圧ＶＯＤが閾値電圧（例えば、３００ｍＶ）よりも大きい場合、データバス４０４の放電速度または転送速度は、主にドライブラッチ４２０内のＶＳＳネットワークによって制限される。

場合によっては、データバス４０４のプリチャージ電圧ＶＰＷが低すぎる場合、転送段階５０４中に、ドライブラッチ４２０内の制御トランジスタ４２８は、供給電圧ＶＤＤＩからトランジスタ４２２ｂ、４２４ｂを通って制御トランジスタ４２８へ至る電流経路に沿って逆にオンになる可能性がある。場合によっては、データバス４０４のプリチャージ電圧ＶＰＷが低すぎて、ノードＬ＿ｔ４３１ａに格納されたデータがビット「１」の場合、反転段階５０６中に、ノードＬ＿ｔ４３１ａから制御トランジスタ４３８を介してデータバス４０４に至る電流経路を形成することができ、ノードＬ＿ｔ４３１ａの電圧は低下する可能性があり、これは、ノードＬ＿ｔ４３１ａに格納された対応するビット「１」を変更する可能性がある。

ドライブラッチ４２０内の制御トランジスタ４２８が転送段階５０４中に逆方向にオンにされるのを防ぎ、また反転段階５０６中にデータバス４０４上の不十分な電圧によってターゲットラッチ４３０が妨害されるのを防ぐために、データバス４０４上のプリチャージ電圧ＶＰＷは、オーバードライブ電圧ＶＯＤと、制御トランジスタ４２８、４３８の閾値電圧の最小値Ｖｔｈ_min（例えば、高速コーナーでの）と最大値Ｖｔｈ_max（例えば、低速コーナーでの）との差との合計より大きいか、または同一である必要がある。例えば、図６Ａの概略図６００に示されるように、ＶＰＷ≧ＶＯＤ＋ΔＶおよびΔＶ＝Ｖｔｈ_max－Ｖｔｈ_minである。

特定の一例では、オーバードライブ電圧ＶＯＤは約３００ｍＶであり、制御トランジスタの閾値電圧Ｖｔｈは５００ｍＶ～１Ｖの間で変化する。したがって、制御電圧ＶＯＮは１．３Ｖ以上である必要があり、データバス４０４上のプリチャージ電圧ＶＰＷは８００ｍＶ以上である必要がある。

図７の概略図７００に示されているデータバス（ＢＵＳ）電圧曲線７０２および７０４のように、データバスにおけるプリチャージ電圧ＶＰＷが高いと、データ転送中にプリチャージ時間と転送時間が長くなる可能性があり、データバスのプリチャージ電圧ＶＰＷが低いと、プリチャージ時間と転送時間が大幅に短縮され、消費電力も削減される可能性がある。

いくつかの実施形態では、データバスを充電するために所定の電圧を提供し、制御トランジスタの変動に基づくトラッキング制御電圧を制御トランジスタに印加することによって、データバス上のプリチャージ電圧ＶＰＷの値を最小化または減少させることができる。上述のように、所定の電圧は、オーバードライブ電圧ＶＯＤとすることができる。追跡制御電圧は、所定の電圧と制御トランジスタの追跡された閾値電圧との合計とすることができる。

図６Ｂの概略図６５０に示されるように、データバス上のプリチャージ電圧ＶＰＷは、所定の電圧とすることができるオーバードライブ電圧ＶＯＤと同一であり得る。図６Ａの固定制御電圧ＶＯＮとは異なり、トラッキング制御電圧ＶＯＮ＿ｔｒａは、オーバードライブ電圧ＶＯＤと制御トランジスタの閾値電圧Ｖｔｈとの合計として、例えばプロセスおよび温度変動による、制御トランジスタの閾値電圧の変化を動的に追跡することができる。このようにして、データバス上のプリチャージ電圧ＶＰＷをオーバードライブ電圧ＶＯＤ（例えば、３００ｍＶ）まで下げることができ、これによって、プリチャージ時間とデータ転送の転送時間と消費電力をさらに削減することができる。

図４Ｂは、トラッキング制御電圧ＶＯＮ＿ｔｒａを生成するための例示的な電圧発生器４５０を示す回路図４４０を示す。電圧発生器４５０は、集積回路４００に含めることができるか、または集積回路４００に外部的に結合することができる。電圧発生器４５０は、基準トランジスタ４５４の閾値電圧の変動（または閾値電圧変動）が制御トランジスタ４２８、４３８のそれと実質的に同じであり得るように、（例えば、同じ条件下および／または同じバッチで製造された）制御トランジスタ４２８、４３８と実質的に同じであり得る基準トランジスタ４５４を含む。基準トランジスタ４５４は、ｎ型トランジスタ（例えば、ＮＭＯＳトランジスタ）とすることができる。

いくつかの実施形態では、図４Ｂに示されるように、基準トランジスタ４５４は、定電流Ｉを提供する電流源４５２に結合された第１の端子、低電圧ＶＳＳに結合された抵抗器４５６に結合された第２の端子、および第１の端子に結合されたゲート端子を有する。ゲート端子の電圧は、基準電圧ＶＯＮ＿ｔｒａ＿ｒｅｆ４５３と見なされる（またはそれを表す）。基準トランジスタ４５４の第２の端子における電圧４５５は、オーバードライブ電圧ＶＯＤと同一であり得る。電圧４５５は、電流源４５２からの定電流Ｉと抵抗器４５６の抵抗との乗算であり得る。電圧４５５は、プリチャージトランジスタ４１２に供給される供給電圧ＶＰＷとして使用することができる。したがって、基準電圧ＶＯＮ＿ｔｒａ＿ｒｅｆ４５３は、電圧４５５（例えば、ＶＯＤ）と基準トランジスタ４５４の閾値電圧との合計（例えば、ＶＯＤ＋Ｖｔｈ）であり得る。

いくつかの実施形態では、電圧発生器４５０は、基準トランジスタ４５４の第１の端子に結合され、基準電圧ＶＯＮ＿ｔｒａ＿ｒｅｆ４５３を受け取るように構成されたオペアンプ４５８を含む。オペアンプ４５８は、ボルテージフォロワまたはゲイン１を有するユニティ・ゲイン・アンプであり得る。例えば、オペアンプ４５８は、基準電圧ＶＯＮ＿ｔｒａ＿ｒｅｆ４５３を受け取るための正の入力と、基準電圧ＶＯＮ＿ｔｒａ＿ｒｅｆ４５３と実質的に同一であり得るトラッキング制御電圧ＶＯＮ＿ｔｒａ４４２を出力するための出力に結合された負の入力とを有する。したがって、トラッキング制御電圧ＶＯＮ＿ｔｒａ４４２は、電圧４５５（例えば、ＶＯＤ）と、基準トランジスタ４５４の閾値電圧との合計（例えば、ＶＯＤ＋Ｖｔｈ）と実質的に同一とすることができ、これは、制御トランジスタ４２８、４３８の閾値電圧の変動と実質的に同一であり得る基準トランジスタ４５４の閾値電圧の変動を追跡することができる。

トラッキング制御電圧ＶＯＮ＿ｔｒａ４４２は、例えば、図５に示されるように、データ転送中に制御トランジスタ４２８および制御トランジスタ４３８に提供され得る。いくつかの実施形態では、図４Ｂに示されるように、集積回路４００は、追跡制御電圧ＶＯＮ＿ｔｒａ４４２を受け取るためにオペアンプ４５８の出力に両者が結合された第１の論理ゲート４４４および第２の論理ゲート４４６を含むことができる。

第１の論理ゲート４４４は、オペアンプ４５８の出力に結合された第１の論理入力と、制御トランジスタ４２８のゲート端子に結合されて制御信号ＰＬ＿ｄを提供する第１の論理出力とを有することができる。第１の論理ゲート４４４は、論理制御信号によって（例えば、第１の論理ゲート４４４の別の入力において）さらに制御されて、プリチャージ段階５０２中ではなく転送段階５０４および反転段階５０６中にトラッキング制御電圧ＶＯＮ＿ｔｒａ４４２を提供することができる。第２の論理ゲート４４６は、オペアンプ４５８の出力に結合された第１の論理入力と、制御トランジスタ４３８のゲート端子に結合されて制御信号ＰＬ＿ｔを提供する第１の論理出力とを有することができる。第２の論理ゲート４４６は、論理制御信号によってさらに制御されて、プリチャージ段階５０２中および転送段階５０４中ではなく、反転段階５０６中にトラッキング制御電圧ＶＯＮ＿ｔｒａ４４２を提供することができる。

上述したように、オーバードライブ電圧ＶＯＤが閾値電圧（例えば、３００ｍＶ）以下であれば、オーバードライブ電圧ＶＯＤを大きくするとデータ転送速度が速くなり、プリチャージ電圧ＶＰＷを小さくすると、プリチャージ時間と転送時間を短縮し、それによってデータ転送速度を向上させることができる。基準トランジスタ４５４の第２の端子における電圧４５５は、オーバードライブ電圧ＶＯＤおよびプリチャージ電圧ＶＰＷとすることができる。したがって、電圧４５５は、上記の要因の両方を考慮して決定することができる。

いくつかの実施形態では、図４Ｂに示されるように、抵抗器４５６の抵抗値は、電圧４５５が対応して調整され得るように（例えば、２００ｍＶ～４００ｍＶの範囲内で変化するように）調整可能であり得る。電圧４５５のトレードオフまたは最適値は、データ転送の応答時間を抵抗器４５６の異なる抵抗値によって比較することによって決定することができる。

例示的プロセス
図８は、集積回路内でのデータ転送を管理するための例示的なプロセス８００のフローチャートである。集積回路は、半導体デバイス（例えば、図３Ａの半導体デバイス３００または図２のメモリデバイス２００）に含まれ得る。集積回路は、図４Ａ～図４Ｂの集積回路４００とすることができる。

集積回路は、第１の回路（例えば、図４Ａのドライブラッチ４２０）、第２の回路（例えば、図４Ａのターゲットラッチ４３０）、および第１の回路および第２の回路の各々に結合されたデータバス（例えば、図４Ａのデータバス４０４）を含むことができる。第１の回路および第２の回路の各々は、単方向トライステートラッチ（例えば、図３Ｂのラッチ３５０）とすることができる。

いくつかの実施形態では、集積回路は、ページバッファ回路（例えば、図２のページバッファ回路２２０）またはキャッシュ回路（例えば、図２のＣＤＬ回路２３０）を含む。第１の回路および第２の回路は、ページバッファ回路内の異なるページバッファ内のラッチまたはキャッシュ回路内の異なるキャッシュ内のキャッシュである。いくつかの実施形態では、集積回路４００は、ページバッファ回路およびキャッシュ回路を含む。第１の回路と第２の回路の一方は、ページバッファ回路内にあり、第１の回路と第２の回路の他方は、キャッシュ回路内にある。いくつかの実施形態では、第１の回路および第２の回路は、同じページバッファ内にある。第１の回路および第２の回路の各々は、同じページバッファ内に１つまたは複数のラッチを含むことができる。

集積回路は、データに結合されたプリチャージ回路（例えば、図３Ａのプリチャージ回路３１０または図４Ａのプリチャージ回路４１０）をさらに含むことができる。プリチャージ回路は、ｐ型トランジスタとすることができるプリチャージトランジスタ（例えば、図３Ａのプリチャージトランジスタ３１２または図４Ａのプリチャージトランジスタ４１２）を含む。プリチャージトランジスタは、供給電圧ＶＰＷに結合された第１の端子、データバスに結合された第２の端子、および制御信号（例えば、ＣＨＧＢ）を受け取るように構成されたゲート端子を有することができる。データバスは、寄生容量（例えば、図３ＡのＣ寄生または図４ＡのＣハ゛ス）を有する等価寄生コンデンサ（例えば、図３Ａのコンデンサ３０６または図４Ａのコンデンサ４０６）に関連付けることができる。

８０２において、データバスは、例えば、図５のプリチャージ段階５０２に示されるように、所定の電圧を有するようにプリチャージ回路によってプリチャージされる。プリチャージ回路は、電流経路（例えば、図４Ａの第１の電流経路４１１）に沿って定電流でデータバスをプリチャージすることができる。

データバスがプリチャージされた後、８０４において、第１の回路に第１の制御電圧を印加することによって、第１の回路はデータバスに導電的に接続され、例えば、図５の転送段階５０４に示されるように、データバスの電圧を第１の回路内の第１のノードの電圧に対応させる。

８０６において、第２の回路は、第２の回路に第２の制御電圧を印加することによってデータバスに導電的に接続され、例えば、図５の反転段階５０６に示されるように、第２の回路内の第２のノードの電圧をデータバスの電圧に対応させる。第１の制御電圧および第２の制御電圧の各々は、所定の電圧に基づいて決定される。

いくつかの実施形態では、所定の電圧は固定電圧（例えば、ＶＯＤ）であり、第１の制御電圧および第２の制御電圧の各々は、例えば、図４Ｂに示されるように、第１の回路または第２の回路の少なくとも１つの変動を追跡することによってさらに決定され得る。

いくつかの実施形態では、第１の回路は、第１の制御信号（例えば、図４Ａ～図４ＢのＰＬ＿ｄ）を受け取るように構成された第１の制御トランジスタ（例えば、図４Ａの制御トランジスタ４２８）を含み、第２の回路は、第２の制御信号（例えば、図４Ａ～図４ＢのＰＬ＿ｔ）を受け取るように構成された第２の制御トランジスタ（例えば、図４Ａの制御トランジスタ４３８）を含む。例えば、図５に示されるように、第１の制御信号は、第１の回路がデータバスに導電的に結合されるように、第１の制御電圧で第１の制御トランジスタをオンにするように構成され、第２の制御信号は、第２の回路がデータバスに導電的に結合されるように、第２の制御電圧で第２の制御トランジスタをオンにするように構成される。

いくつかの実施形態では、第１の制御トランジスタは、データバスに結合された第１の端子と、第１の回路の第１のノードに結合された第２の端子と、第１の制御信号を受け取るように構成された第１のゲート端子とを有し、第２の制御トランジスタは、データバスに結合された第１の端子と、第２の回路の第２のノードに結合された第２の端子と、第２の制御信号を受け取るように構成された第２のゲート端子とを有する。

いくつかの実施形態では、第１の制御電圧および第２の制御電圧の各々は、基準トランジスタ（例えば、図４Ｂの基準トランジスタ４５４）の閾値電圧の変動を追跡することによって決定される。第１の制御トランジスタおよび第２の制御トランジスタの各々は、基準トランジスタの閾値電圧と実質的に同じ閾値電圧を有することができる。

いくつかの実施形態では、集積回路は、基準トランジスタを含む電圧発生器（例えば、図４Ｂの電圧発生器４５０）を含む。電圧発生器は、基準トランジスタの閾値電圧に基づいて、第１の制御電圧および第２の制御電圧を発生させるように構成される。

いくつかの実施形態では、基準トランジスタは、電流源（例えば、図４Ｂの電流源４５２）に結合された第１の端子、抵抗器（例えば、図４Ｂの抵抗器４５６）に結合された第２の端子、および第１の端子に結合されたゲート端子を含む。所定の電圧は、抵抗器の抵抗値および電流源から抵抗器への電流に基づく第２の端子における電圧（例えば、図４Ｂの電圧４５５）と同一であり得る。ゲート端子における基準電圧（例えば、図４ＢのＶＯＮ＿ｔｒａ＿ｒｅｆ４５３）は、第２の端子における電圧（例えば、ＶＯＤ）と基準トランジスタの閾値電圧（Ｖｔｈ）との合計であり得る。電流源から抵抗器への電流は、定電流とすることができる。

いくつかの実施形態では、電圧発生器は、基準トランジスタのゲート端子に結合されたオペアンプ（例えば、図４Ｂのオペアンプ４５８）をさらに含む。オペアンプは、基準電圧に基づいてトラッキング電圧（例えば、図４ＢのＶＯＮ＿ｔｒａ４４２）を出力するように構成することができる。いくつかの例では、オペアンプは、電圧フォロワまたはユニティ・ゲイン・アンプを含み、トラッキング電圧は、基準電圧と実質的に同一である。

いくつかの実施形態では、集積回路は、オペアンプの出力に結合された第１の論理入力と、第１の制御トランジスタの第１のゲート端子に結合された第１の論理出力とを有する第１の論理ゲート（例えば、図４Ｂの第１の論理ゲート４４４）と、オペアンプの出力に結合された第２の論理入力と、第２の制御トランジスタの第２のゲート端子に結合された第２の論理出力とを有する第２の論理ゲート（例えば、図４Ｂの第２の論理ゲート４４６）とをさらに含む。第１の制御電圧および第２の制御電圧の各々は、トラッキング電圧と実質的に同一であり得る。

いくつかの実施形態では、抵抗器の抵抗値は、調整可能であり、所定の電圧は、抵抗器の抵抗値を調整した結果に基づいて（例えば、抵抗器の抵抗値が異なるデータバスを介して第１の回路と第２の回路との間のデータ転送の応答時間を比較することによって）決定される。データ転送の応答時間は、所定の電圧およびデータバスに関連する寄生容量に基づいて決定される。

いくつかの実施形態では、集積回路は、第２の回路内の第２の制御トランジスタに結合された第２のノード（例えば、図４ＡのＬ＿ｔ４３１ａ）における電圧が、第１の回路内の第１の制御トランジスタに結合された第１のノード（例えば、図４ＡのＬ＿ｄ４２１ａ）における電圧と同じ値を表すように、第１の回路から第２の回路にデータを転送するように構成される。

いくつかの実施形態では、データが転送される前に、第２の回路は、第２の回路内の第２のノードの電圧がビット値「１」を表すようにリセットされるように構成される。例えば、第２の回路は、単方向トライステートラッチであり得る。

いくつかの実施形態では、データバスが、所定の電圧を有するようにプリチャージ回路によって充電された後、例えば、図５に示されるように、第１のノードの電圧がビット値「０」を表す場合、データバス上の所定の電圧が放電されるか、または第１のノードの電圧がビット値「１」を表す場合、データバス上の所定の電圧が不変のままとなるように、第１の制御トランジスタは、第１の制御電圧を伴う第１の制御信号によってオンにされる。

いくつかの実施形態では、第１のノードの電圧が安定した後、例えば、図５に示されるように、データバスがビット値「０」を表す第１のノードの電圧に対応する放電電圧を有する場合、第２の回路内の第２のノードの電圧は、ビット値「０」を表す電圧まで放電されるか、またはデータバスがビット値「１」を表す第１のノードの電圧に対応する所定の電圧のままである場合、第２のノードの電圧は、不変のままとなるように、第２の制御トランジスタは、第２の制御電圧を伴う第２の制御信号によってオンにされる。

いくつかの実施形態では、例えば、図５に示されるように、第２の回路は、第２のノードを供給電圧に導電的に接続することにより、ビット値「１」を表す第２のノードの電圧を維持し、第２の制御トランジスタをオンにする前に、第２のノードを供給電圧から導電的に分離して、第２のノードをビット値「１」を表す電圧によって浮かせるように構成される。

いくつかの実施形態では、データ転送は、半導体デバイス（例えば、図２のメモリデバイス２００または図３Ａの半導体デバイス３００）内で実行することができる。半導体デバイスは、複数のラッチ（例えば、図３Ａのラッチ３０２）、複数のラッチの各々に結合されたデータバス（例えば、図３Ａのデータバス３０４）、およびデータバスに結合されたプリチャージ回路（例えば、図３Ａのプリチャージ回路３１０）を含むことができる。プリチャージ回路は、データが複数のラッチのうち第１のラッチ（例えば、図４Ａのドライブラッチ４２０）から第２のラッチ（例えば、図４Ａのターゲットラッチ４３０）に転送される前に、所定の電圧（例えば、ＶＯＤ）を有するようにデータバスをプリチャージするように構成される。第１のラッチまたは第２のラッチの少なくとも１つは、第１のラッチまたは第２のラッチの少なくとも１つに所定の電圧に基づいて決定される制御電圧を印加することによって、データバスに導電的に結合される。

いくつかの実施形態では、所定の電圧は、固定電圧であり、制御電圧は、第１のラッチまたは第２のラッチの少なくとも１つの変動を追跡することによってさらに決定される。いくつかの実施形態では、第１のラッチは、データバスに結合され、第１の制御電圧（を有する第１の制御信号例えば、図４Ａ～図４ＢのＰＬ＿ｄ）を受け取り、第１の制御トランジスタをオンにするように構成された第１の制御トランジスタ（例えば、図４Ａの制御トランジスタ４２８）を含む。第２のラッチは、データバスに結合され、第２の制御電圧を有する第２の制御信号（例えば、図４Ａ～図４ＢのＰＬ＿ｔ）を受け取り、第２の制御トランジスタをオンにするように構成された第２の制御トランジスタ（例えば、図４Ａの制御トランジスタ４３８）を含む。第１の制御電圧および第２の制御電圧の各々は、所定の電圧に基づいて、および基準トランジスタ（例えば、図４Ｂの基準トランジスタ４５４）の変動を追跡することによって決定され得る。第１の制御トランジスタおよび第２の制御トランジスタの各々は、基準トランジスタの閾値電圧と実質的に同じ閾値電圧を有することができる。

いくつかの実施形態では、半導体デバイスは、基準トランジスタを含む電圧発生器（例えば、図４Ｂの電圧発生器４５０）をさらに含む。基準トランジスタは、電流源（例えば、図４Ｂの電流源４５２）に結合された第１の端子、抵抗器（例えば、図４Ｂの抵抗器４５６）に結合された第２の端子、および第１の端子に結合されたゲート端子を備える。所定の電圧は、抵抗器の抵抗値および電流源から抵抗器への電流に基づく第２の端子における電圧（例えば、図４Ｂの電圧４５５）と同一であり得る。ゲート端子における基準電圧（例えば、図４ＢのＶＯＮ＿ｔｒａ＿ｒｅｆ４５３）は、第２の端子における電圧と基準トランジスタの閾値電圧との合計であり得る。第１の制御電圧および第２の制御電圧の各々は、基準電圧に基づくことができる。

いくつかの実施形態では、電圧発生器は、基準トランジスタのゲート端子に結合され、基準電圧に基づいてトラッキング電圧（例えば、図４ＢのＶＯＮ＿ｔｒａ４４２）を出力するように構成されたオペアンプ（例えば、図４Ｂのオペアンプ４５８）をさらに含む。

いくつかの実施形態では、半導体デバイスは、オペアンプの出力に結合された第１の論理入力と、第１の制御トランジスタに結合された第１の論理出力とを有する第１の論理ゲート（例えば、図４Ｂの第１の論理ゲート４４４）と、オペアンプの出力に結合された第２の論理入力と、第２の制御トランジスタに結合された第２の論理出力とを有する第２の論理ゲート（例えば、図４Ｂの第２の論理ゲート４４６）とをさらに含む。第１の制御電圧および第２の制御電圧の各々は、トラッキング電圧と実質的に同一であり得る。

いくつかの実施形態では、半導体デバイスは、複数のラッチおよびデータバスを含むページバッファ回路（例えば、図２のページバッファ回路２２０）を含む。いくつかの実施形態では、半導体デバイスは、第１のラッチを含むページバッファ回路（例えば、図２のページバッファ回路２２０）と、第２のラッチを含むキャッシュ回路（例えば、図２のＣＤＬ回路２３０）とを含む。キャッシュ回路は、データバスを介してページバッファ回路に結合される。いくつかの実施形態では、半導体デバイスは、メモリセルにデータを格納するためのメモリセルアレイ（例えば、図２のメモリセルアレイ２１０）をさらに含み、ページバッファ回路は、（例えば、図２のビットライン２１５などのビットラインを介して）メモリセルアレイに結合される。

開示された例および他の例は、１つまたは複数のコンピュータプログラム製品（例えば、データ処理装置による実行のため、またはデータ処理装置の動作を制御するためにコンピュータ可読媒体上にエンコードされたコンピュータプログラム命令の１つまたは複数のモジュールとして実装することができる。コンピュータ可読媒体は、機械可読ストレージデバイス、機械可読ストレージ基板、メモリデバイス、またはそれらの１つまたは複数の組み合わせとすることができる。「データ処理装置」という用語は、例としてプログラム可能なプロセッサ、コンピュータ、または複数のプロセッサまたはコンピュータを含む、データを処理するためのすべての装置、デバイス、および機械を包含する。装置は、ハードウェアに加えて、問題のコンピュータプログラムのための実行環境を作り出すコード（例えば、プロセッサファームウェア、プロトコルスタック、データベース管理システム、オペレーティングシステム、またはそれらの１つまたは複数の組み合わせを構成するコード）を含むことができる。

システムは、例としてプログラム可能なプロセッサ、コンピュータ、または複数のプロセッサまたはコンピュータを含む、データを処理するためのすべての装置、デバイス、および機械を包含することができる。システムは、ハードウェアに加えて、問題のコンピュータプログラムのための実行環境を作り出すコード（例えば、プロセッサファームウェア、プロトコルスタック、データベース管理システム、オペレーティングシステム、またはそれらの１つまたは複数の組み合わせを構成するコード）を含むことができる。

コンピュータプログラム（プログラム、ソフトウェア、ソフトウェアアプリケーション、スクリプト、またはコードとも呼ばれる）は、コンパイル言語またはインタプリタ言語を含む任意の形式のプログラミング言語で記述でき、それは、スタンドアロンプログラムとして、またはモジュール、コンポーネント、サブルーチン、またはコンピューティング環境での使用に適した他のユニットを含む任意の形式で展開することができる。コンピュータプログラムは、必ずしもファイルシステム内のファイルに対応するとは限らない。プログラムは、他のプログラムまたはデータを保持するファイルの一部（例えば、マークアップ言語ドキュメントに格納された１つまたは複数のスクリプト）、問題のプログラム専用の単一のファイル、または複数の調整されたファイル（例えば、１つまたは複数のモジュール、サブプログラム、またはコードの一部を格納するファイル）の中に格納することができる。コンピュータプログラムは、１つのコンピュータ、または１つのサイトに配置されているか複数のサイトにわたって分散され、通信ネットワークによって相互接続されている複数のコンピュータで実行するために展開できる。

本明細書で説明するプロセスおよび論理の流れは、１つまたは複数のコンピュータプログラムを実行して、本明細書で説明する機能を実行する１つまたは複数のプログラム可能なプロセッサによって実行できる。プロセスおよび論理の流れは、専用論理回路（例えば、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）またはＡＳＩＣ（特定用途向け集積回路））によって実行することもでき、装置をそれとして実装することもできる。

コンピュータプログラムの実行に適したプロセッサには、例として、汎用マイクロプロセッサと専用マイクロプロセッサの両方、および任意の種類のデジタルコンピュータの任意の１つまたは複数のプロセッサが含まれる。一般的に、プロセッサは、読み取り専用メモリまたはランダム・アクセス・メモリ、またはその両方から命令とデータを受け取る。コンピュータの必須要素は、命令を実行するためのプロセッサと、命令およびデータを格納するための１つまたは複数のメモリデバイスを含み得る。一般的に、コンピュータはまた、データを格納するための１つまたは複数の大容量記憶装置（例えば、磁気、光磁気ディスク、または光ディスク）を含むか、またはそれらからデータを受け取るか、またはそれらへデータを転送するか、またはそれら両方をするように動作可能に結合することができる。しかしながら、コンピュータは、そのようなデバイスを有する必要はない。コンピュータプログラム命令およびデータを格納するのに適したコンピュータ可読媒体は、例として半導体メモリデバイス（例えば、ＥＰＲＯＭ、ＥＥＰＲＯＭ、およびフラッシュメモリデバイス）、磁気ディスクを含む、あらゆる形態の不揮発性メモリ、媒体、およびメモリデバイスを含み得る。プロセッサおよびメモリは、専用の論理回路によって補足または組み込まれ得る。

本明細書は、多くの詳細を説明しているかもしれないが、これらは、特許請求される発明または特許請求される可能性のある内容の範囲の制限として解釈されるべきではなく、特定の実施形態に固有の構成の説明として解釈されるべきである。別個の実施形態の文脈で本明細書に記載されている特定の構成は、単一の実施形態で組み合わせて実装することもできる。逆に、単一の実施形態の文脈で説明されている様々な構成は、複数の実施形態で別々に、または任意の適切なサブコンビネーションで実装することもできる。さらに、構成は特定の組み合わせで作用するものとして前述のように説明され、最初にそのように特許請求されていることさえあるが、場合によっては、特許請求されている組み合わせからの１つまたは複数の構成を、当該組み合わせから削除することができ、特許請求されている組み合わせは、サブコンビネーションまたはサブコンビネーションのバリエーションを対象とする場合がある。同様に、操作は特定の順序で図面に示されているが、これは、望ましい結果を達成するために、そのような操作が示された特定の順序または連続した順序で実行されること、または図示されたすべての操作が実行されることを要求するものとして理解されるべきではない。

いくつかの例および実装形態のみが開示されている。開示された内容に基づいて、説明された例および実装形態および他の実装形態に対する変形、修正、および強化を行うことができる。

本開示によれば、半導体デバイス内でのデータ転送を管理するための方法、システム、デバイス、回路、および技術を提供することができる。この技術は、回路またはデバイス内のコンポーネント間のデータ転送を必要とし、データ転送速度の問題および／または電力消費の問題を有する任意のタイプの回路またはデバイスに実装することができる。

１００：システム
１１０：デバイス
１１２：デバイスコントローラ
１１３：プロセッサ
１１４：内部メモリ
１１６、２００：メモリデバイス
１２０：ホストデバイス
１２２：ホストコントローラ
１４０：２Ｄメモリブロック
１４１、１５７：メモリセル
１４２、１５２：セルページ
１４３：ストリング選択トランジスタ
１４４、１５４：セルストリング
１４５ グランド選択トランジスタ
１４６、１５６：ストリング選択ライン
１４８、１５８：グランド選択ライン
１４９、１５９：コモン・ソース・ライン
１５０：３Ｄメモリブロック
２０２：メモリインターフェース
２０４：制御論理
２０６：Ｘデコーダ
２０８：データバッファ
２１０：メモリセルアレイ
２１５：ビットライン
２２０：ページバッファ回路
２３０：キャッシュ・データ・ラッチ回路
２４０、２５０、３０３、３０４、３０５、４０４：データバス
３００：半導体デバイス
３０２＿１、３０２＿２、３０２＿３、３０２＿４、３０２＿ｎ－１、３０２＿ｎ、３５０ ラッチ
３０６、４０６：等価寄生コンデンサ
３１０、４１０：プリチャージ回路
３１２、４１２：プリチャージトランジスタ
３２０：第１の集積回路
３３０：第２の集積回路
３５０ａ：第１の側
３５０ｂ：第２の側
３５１ａ：Ｌノード
３５１ｂ：ＬＢノード
３５２ａ、３５２ｂ：第１のｐ型トランジスタ
３５４ａ、３５４ｂ：第２のｐ型トランジスタ
３５６ａ、３５６ｂ、４２６ａ、４２６ｂ、４３６ａ、４３６ｂ：ｎ型トランジスタ
３５８、４２８、４３８：制御トランジスタ
４００：集積回路
４１１：第１の電流経路
４２０：ドライブラッチ
４２１：第２の電流経路
４２１ａ：ノードＬ＿ｄ
４２１ｂ：ノードＬＢ＿ｄ
４２２ａ、４２２ｂ、４２４ａ、４２４ｂ、４３２ａ、４３２ｂ、４３４ａ、４３４ｂ：ｐ型トランジスタ
４３０：ターゲットラッチ
４３１：第３の電流経路
４３１ａ：ノードＬ＿ｔ
４３１ｂ：ノードＬＢ＿ｔ
４４０：回路図
４４２、ＶＯＮ＿ｔｒａ：トラッキング制御電圧
４４４：第１の論理ゲート
４４６：第２の論理ゲート
４５０：電圧発生器
４５２：電流源
４５３、ＶＯＮ＿ｔｒａ＿ｒｅｆ：基準電圧
４５４：基準トランジスタ
４５５、ＶＯＤ：電圧
４５６：抵抗器
４５８：オペアンプ
５００：タイミング図
５０２：プリチャージ段階
５０４：転送段階
５０６：反転段階
５１０、５１２、５２０、５２２、７０２、７０４：曲線
８００：プロセス
８０２、８０４、８０６：ステップ
ＢＬ₀、ＢＬ₁、ＢＬ_n-1、ＢＬ_n、ＢＬ_<n>、ＢＬ_<n+1>：列ビットライン
Ｃハ゛ス、Ｃ寄生：寄生コンデンサ
ＣＨＧＢ、ＰＬ、ＰＬ＿ｄ、ＰＬ＿ｔ、ＰＯ、ＰＯＢ、ＰＯＢ＿ｄ、ＰＯＢ＿ｔ、ＰＯ＿ｄ、ＰＯ＿ｔ：制御信号
ＶＤＤＩ：より高い供給電圧
ＶＯＮ：固定電圧
ＶＰＷ：供給電圧
ＶＳＳ：より低い供給電圧
Ｖｔｈ：閾値電圧
Ｖｔｈ_max：閾値電圧の最大値
Ｖｔｈ_min：閾値電圧の最小値
ＷＬ、ＷＬ₀、ＷＬ₁、ＷＬ_n-1、ＷＬ_n：ワードライン

Claims (20)

1. 第１の回路と、
   前記第１の回路に結合されたデータバスと、
   前記データバスに結合されたプリチャージ回路とを備え、
   前記プリチャージ回路は、前記データバスを介してデータが転送される前に、所定の電圧を有するように前記データバスをプリチャージするように構成され、
   前記第１の回路は、前記所定の電圧に基づいて決定される制御電圧を前記第１の回路に印加することによって、前記データバスに導電的に結合され、
   前記所定の電圧は、固定電圧であり、
   前記制御電圧は、前記第１の回路内のトランジスタの閾値電圧の変動を追跡することによってさらに決定される、集積回路。
2. 前記データバスに結合された第２の回路をさらに備え、
   前記プリチャージ回路は、前記データが前記データバスを介して前記第１の回路と前記第２の回路との間で転送される前に、前記所定の電圧を有するように前記データバスをプリチャージするように構成される、請求項１に記載の集積回路。
3. 前記第１の回路は、第１の制御信号を受け取るように構成された第１の制御トランジスタを備え、前記第２の回路は、第２の制御信号を受け取るように構成された第２の制御トランジスタを備え、
   前記第１の制御信号は、前記第１の回路を前記データバスに導電的に結合させるために、第１の制御電圧で前記第１の制御トランジスタをオンにするように構成され、前記第２の制御信号は、前記第２の回路を前記データバスに導電的に結合させるために、第２の制御電圧で前記第２の制御トランジスタをオンにするように構成され、
   前記第１の制御電圧および前記第２の制御電圧の各々は、前記所定の電圧に基づいて決定される、請求項２に記載の集積回路。
4. 前記第１の制御電圧および前記第２の制御電圧の各々は、基準トランジスタの閾値電圧の変動を追跡することによって決定され、
   前記第１の制御トランジスタおよび前記第２の制御トランジスタの各々の閾値電圧の変動は、前記基準トランジスタの前記閾値電圧の前記変動と実質的に同じである、請求項３に記載の集積回路。
5. 前記基準トランジスタを含む電圧発生器をさらに備え、
   前記電圧発生器は、前記基準トランジスタの前記閾値電圧に基づいて前記第１の制御電圧および前記第２の制御電圧を発生させるように構成される、請求項４に記載の集積回路。
6. 前記基準トランジスタは、電流源に結合された第１の端子、抵抗器に結合された第２の端子、および前記第１の端子に結合されたゲート端子を備え、
   前記所定の電圧は、前記抵抗器の抵抗値と前記電流源から前記抵抗器への電流に基づく前記第２の端子の電圧に対応し、
   前記ゲート端子の基準電圧は、前記第２の端子の電圧と前記基準トランジスタの前記閾値電圧の合計であり、
   前記第１の制御電圧および前記第２の制御電圧の各々は、前記基準電圧に基づく、請求項５に記載の集積回路。
7. 前記電圧発生器は、前記基準トランジスタの前記ゲート端子に結合されたオペアンプをさらに備え、
   前記オペアンプは、前記基準電圧に基づいてトラッキング電圧を出力するように構成され、
   前記第１の制御電圧および前記第２の制御電圧の各々は、前記トラッキング電圧に基づく、請求項６に記載の集積回路。
8. 前記抵抗器の前記抵抗値は調整可能であり、前記所定の電圧は、前記抵抗器の前記抵抗値を調整した結果に基づいて決定される、請求項６に記載の集積回路。
9. 前記集積回路は、前記データを前記第１の回路から前記第２の回路に転送して、前記第２の回路内の前記第２の制御トランジスタに結合された第２のノードの電圧が、前記第１の回路内の前記第１の制御トランジスタに結合された第１のノードの電圧と同じ値を表すように構成される、請求項３に記載の集積回路。
10. 前記データが転送される前に、前記第２の回路は、リセットされて、前記第２の回路の前記第２のノードの電圧がビット値「１」を表すように構成される、請求項９に記載の集積回路。
11. 前記データバスが、前記所定の電圧を有するように前記プリチャージ回路によって充電された後、前記第１の制御トランジスタは、前記第１の制御電圧を有する前記第１の制御信号によってオンにされ、
    前記第１のノードの前記電圧がビット値「０」を表す場合、前記データバス上の前記所定の電圧は放電され、前記第１のノードの前記電圧が前記ビット値「１」を表す場合、前記データバス上の前記所定の電圧は変化しないままである、請求項１０に記載の集積回路。
12. 前記第１のノードの前記電圧が安定した後、前記第２の制御トランジスタは、前記第２の制御電圧を伴う前記第２の制御信号によってオンにされ、
    前記第２の回路内の前記第２のノードの前記電圧は、前記データバスが、前記ビット値「０」を表す前記第１のノードの前記電圧に対応する放電電圧を有する場合、前記ビット値「０」を表す電圧まで放電されるか、または、
    前記データバスが、前記ビット値「１」を表す前記第１のノードの前記電圧に対応する前記所定の電圧のままである場合、前記第２のノードの前記電圧は変化しないままである、請求項１１に記載の集積回路。
13. 前記第２の回路は、
    前記第２のノードを供給電圧に導電的に接続することによって、前記ビット値「１」を表す前記第２のノードの前記電圧を維持し、
    前記第２の制御トランジスタがオンになる前に、前記第２のノードを前記供給電圧から導電的に分離して、前記ビット値「１」を表す前記電圧によって前記第２のノードを浮かせるように構成される、請求項１２に記載の集積回路。
14. ページバッファ回路を備え、
    前記ページバッファ回路は、前記第１の回路を第１のラッチとして、前記第２の回路を第２のラッチとして、および前記データバスを備える、請求項２に記載の集積回路。
15. 前記第１の回路を第１のラッチとして含むページバッファ回路と、
    前記第２の回路を第２のラッチとして含むキャッシュ回路とを備える、請求項２に記載の集積回路。
16. 複数のラッチと、
    前記複数のラッチの各々に結合されたデータバスと、
    前記データバスに結合されたプリチャージ回路とを備え、
    前記プリチャージ回路は、データが前記複数のラッチのうちの第１のラッチから第２のラッチに転送される前に、所定の電圧を有するように前記データバスをプリチャージするように構成され、
    前記第１のラッチまたは前記第２のラッチの少なくとも１つは、前記所定の電圧に基づいて決定される制御電圧を前記第１のラッチまたは前記第２のラッチの前記少なくとも１つに印加することによって前記データバスに導電的に結合され、
    前記所定の電圧は、固定電圧であり、
    前記制御電圧は、前記第１のラッチ内のトランジスタの閾値電圧の変動を追跡することによってさらに決定される、半導体デバイス。
17. 前記第１のラッチは、前記データバスに結合された第１の制御トランジスタであって、前記第１の制御トランジスタをオンにする第１の制御電圧を有する第１の制御信号を受け取るように構成された、第１の制御トランジスタを備え、
    前記第２のラッチは、前記データバスに結合された第２の制御トランジスタであって、前記第２の制御トランジスタをオンにする第２の制御電圧を有する第２の制御信号を受け取るように構成された、第２の制御トランジスタを備え、
    前記第１の制御電圧および前記第２の制御電圧の各々は、前記所定の電圧に基づいて、基準トランジスタの閾値電圧の変動を追跡することによって決定され、
    前記第１の制御トランジスタおよび前記第２の制御トランジスタの各々の閾値電圧の変動は、前記基準トランジスタの前記閾値電圧の前記変動と実質的に同じである、請求項１６に記載の半導体デバイス。
18. 前記基準トランジスタを含む電圧発生器をさらに備え、
    前記基準トランジスタは、電流源に結合された第１の端子と、抵抗器に結された第２の端子と、前記第１の端子に結合されたゲート端子とを備え、
    前記所定の電圧は、前記抵抗器の抵抗値および前記電流源から前記抵抗器への電流に基づく前記第２の端子の電圧に対応し、
    前記ゲート端子の基準電圧は、前記第２の端子の電圧と前記基準トランジスタの前記閾値電圧の合計であり、
    前記第１の制御電圧および前記第２の制御電圧の各々は、前記基準電圧に基づく、請求項１７に記載の半導体デバイス。
19. 前記電圧発生器は、前記基準トランジスタの前記ゲート端子に結合され、前記基準電圧に基づいてトラッキング電圧を出力するように構成されたオペアンプをさらに備え、
    前記半導体デバイスは、
    前記オペアンプの出力に結合された第１の論理入力と、前記第１の制御トランジスタに結合された第１の論理出力とを有する第１の論理ゲートと、
    前記オペアンプの出力に結合された第２の論理入力と、前記第２の制御トランジスタに結合された第２の論理出力とを有する第２の論理ゲートとをさらに備え、
    前記第１の制御電圧および前記第２の制御電圧の各々は、前記トラッキング電圧と実質的に同一である、請求項１８に記載の半導体デバイス。
20. データバスを、前記データバス上で所定の電圧を有するようにプリチャージすることと、
    第１の回路を、前記第１の回路に第１の制御電圧を印加して、前記データバス上の電圧を前記第１の回路内の第１のノードの電圧に対応させることによって、前記データバスに導電的に接続することであって、前記データバス上の前記電圧は、前記データバス上の前記所定の電圧に関連付けられている、導電的に接続することと、
    第２の回路を、前記第２の回路に第２の制御電圧を印加して、前記第２の回路内の第２のノードの電圧を前記データバス上の前記電圧に対応させることによって、前記データバスに導電的に接続することとを含み、
    前記第１の制御電圧と前記第２の制御電圧の各々は、前記所定の電圧に基づいて決定され、
    前記所定の電圧は、固定電圧であり、
    前記第１の制御電圧と前記第２の制御電圧の各々は、前記第１の回路内のトランジスタの閾値電圧の変動を追跡することによってさらに決定される、方法。