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JP7528064B2 - 撮像装置および電子機器 - Google Patents
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Description

本発明の一態様は、撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの動作方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献１に開示されている。
また、撮像装置に演算機能を付加する技術が特許文献２に開示されている。
特開２０１１－１１９７１１号公報 特開２０１６－１２３０８７号公報
ＣＭＯＳイメージセンサなどの固体撮像素子を備える撮像装置では、技術発展により高画質な画像が容易に撮影できるようになっている。次世代においては、撮像装置にさらに知的な機能を搭載することが求められている。
画像データの圧縮や画像認識などは、現状では撮像装置で画像データ（アナログデータ）をデジタルデータ変換した後、撮像装置の外部に取り出されて処理が行われる。当該処理を撮像装置内で行うことができれば、外部の機器との連携がより高速となり、使用者の利便性が向上する。また、周辺装置などの負荷や消費電力も低減することができる。また、アナログデータの状態で複雑なデータ処理が行えれば、データ変換に要する時間も短縮することができる。
したがって、本発明の一態様では、画像処理を行うことができる撮像装置を提供することを目的の一つとする。または、低消費電力の撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、上記撮像装置の動作方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、画素内にデータを保持しつつ、当該データを演算処理することのできる撮像装置に関する。
本発明の一態様は、画素ブロックと、第１の回路と、第２の回路と、を有する撮像装置であって、画素ブロックは、マトリクス状に配置された複数の画素を有し、複数の画素と第２の回路とは電気的に接続され、第１の回路は、１つの行に配置された複数の画素を選択する機能を有し、第１の回路は、連続する複数の行に配置された複数の画素を選択する機能を有し、画素は、第１のデータを生成する機能を有し、画素は、第１のデータに任意の電位を加算して第２のデータを生成する機能を有し、第２の回路は、複数の画素のそれぞれが生成する第１のデータの和に相当する第３のデータを生成する機能を有し、第２の回路は、第３のデータに複数の画素のそれぞれが生成する第２のデータの和に相当する電位を加算して第４のデータを生成する撮像装置である。
画素は、光電変換デバイスと、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第１のキャパシタと、を有し、光電変換デバイスの一方の電極は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第３のトランジスタのゲートと電気的に接続され、第３のトランジスタのゲートは、第１のキャパシタの一方の電極と電気的に接続され、第１のキャパシタの他方の電極は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第５のトランジスタのソースまたはドレインの一方と電気的に接続され、第５のトランジスタのソースまたはドレインの他方は、第２の回路と電気的に接続され、第５のトランジスタのゲートは、第１の回路と電気的に接続することができる。
第２の回路は、第６のトランジスタと、第７のトランジスタと、第８のトランジスタと、第９のトランジスタと、第２のキャパシタと、抵抗と、を有し、第２のキャパシタの一方の電極は、複数の画素と電気的に接続され、第２のキャパシタの一方の電極は、抵抗と電気的に接続され、第２のキャパシタの他方の電極は、第６のトランジスタのソースまたはドレインの一方と電気的に接続され、第６のトランジスタのソースまたはドレインの一方は、第７のトランジスタのゲートと電気的に接続され、第７のトランジスタのソースまたはドレインの一方は、第８のトランジスタのソースまたはドレインの一方と電気的に接続され、第８のトランジスタのソースまたはドレインの一方は、第９のトランジスタのソースまたはドレインの一方と電気的に接続することができる。
さらに第３の回路を有し、画素は、さらに第１０のトランジスタと、第１１のトランジスタと、を有し、第３の回路は、第２の回路と同等の構成および機能を有し、第１０のトランジスタのゲートは、第３のトランジスタのゲートと電気的に接続され、第１０のトランジスタのソースまたはドレインの一方は、第１１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１１のトランジスタのソースまたはドレインの他方は、第３の回路と電気的に接続され、第１１のトランジスタのゲートは、第１の回路と電気的に接続されていてもよい。
第１の回路は、第１の論理回路と、第２の論理回路と、第１２のトランジスタと、第１３のトランジスタと、第１４のトランジスタと、第１５のトランジスタと、を有するシフトレジスタ回路であり、第１の論理回路の出力端子は、第１２のトランジスタのソースまたはドレインの一方と電気的に接続され、第２の論理回路の出力端子は、第１３のトランジスタのソースまたはドレインの一方と電気的に接続され、第１２のトランジスタのソースまたはドレインの他方は、第１４のトランジスタのソースまたはドレインの一方と電気的に接続され、第１４のトランジスタのソースまたはドレインの他方は、第１３のトランジスタのソースまたはドレインの他方と電気的に接続され、第１２のトランジスタのソースまたはドレインの他方は、第１５のトランジスタのソースまたはドレインの一方と電気的に接続され、第１５のトランジスタのソースまたはドレインの他方は、電源線と電気的に接続することができる。
画素ブロックおよび第１の回路が有するトランジスタは、チャネル形成領域に金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆの一つまたは複数）と、を有することができる。
または、画素ブロック、第１の回路および第２の回路が有するトランジスタは、チャネル形成領域にシリコンを有していてもよい。
光電変換デバイスは第１の層に設けられ、画素ブロックおよび第１の回路が有するトランジスタは第２の層に設けられ、第２の回路が有するトランジスタは、第３の層に設けられ、第２の層は、第１の層と第３の層との間に設けられ、第１の層乃至第３の層は、互いに重なる領域を有し、第１の層と第２の層、または第２の層と第３の層の少なくとも一方は、貼り合わせ工程で接合することができる。
さらに第４の層を有し、第４の層は、第３の層が有する回路の構成要素であるトランジスタを有し、第４の層は、第２の層と第３の層との間に設けられ、第１の層乃至第４の層は、互いに重なる領域を有し、第２の層と第４の層は、貼り合わせ工程で接合されていてもよい。
第４の層が有するトランジスタは、チャネル形成領域に金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆの一つまたは複数）と、を有することができる。
また、本発明の他の一態様は、第１の撮像データに相当する電位を第１の電位に初期化する第１のステップと、第１の撮像データに第２の電位を加算した電位と第１の電位との差分である第３の電位を生成する第２のステップと、第２の撮像データに相当する電位を第４の電位に初期化する第３のステップと、第２の撮像データに第５の電位を加算した電位と第４の電位との差分である第６の電位を生成する第４のステップと、第３の電位と第６の電位との差分である第７の電位を取得する第５のステップと、第７の電位をニューラルネットワークに出力する第６のステップと、を有する撮像装置の動作方法である。
第１の撮像データは、画素の電荷蓄積部の電位がリセット電位からの変化を伴う動作で取得し、第２の撮像データは、画素の電荷蓄積部の電位がリセット電位からの変化を伴わない動作で取得することができる。
第１の電位と第４の電位は、同じ値の電位を用いることができる。または、第１の電位と第４の電位は、異なる値の電位であってもよい。
第２の電位と第５の電位は、同じ値の電位を用いることができる。または、第２の電位と第５の電位は、異なる値の電位であってもよい。
本発明の一態様を用いることで、画像処理を行うことができる撮像装置を提供することができる。または、低消費電力の撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、上記撮像装置の駆動方法を提供することができる。または、新規な半導体装置などを提供することができる。
図１は、撮像装置を説明するブロック図である。
図２は、画素ブロック２００および回路２０１を説明する図である。
図３Ａ、図３Ｂは、画素１００を説明する図である。
図４Ａ、図４Ｂは、画素ブロック２００および回路２０１の動作を説明するタイミングチャートである。
図５Ａは、画素１００を説明する図である。図５Ｂは、画素ブロック２００ａ、２００ｂを説明する図である。
図６は、回路３０４を説明する図である。
図７は、回路３０４の動作を説明するタイミングチャートである。
図８は、回路３０４の動作を説明するタイミングチャートである。
図９は、画素１００を説明する図である。
図１０は、画素１００と回路２０１の接続関係を説明する図である。
図１１Ａは、画素１００の選択動作を説明するタイミングチャートである。図１１Ｂ、図１１Ｃは、画素ブロックに適用する畳み込みフィルタを説明する図である。
図１２は、画素１００の選択動作を説明する図である。
図１３は、画素１００の選択動作を説明する図である。
図１４Ａは、画素ブロック２００および回路２０１が出力する信号を説明する図である。図１４Ｂは、回路３０２が出力する信号を説明する図である。
図１５は、回路３０２（ニューラルネットワーク）を説明する図である。
図１６は、回路３０２が有する画素を説明する図である。
図１７Ａ、図１７Ｂは、ニューラルネットワークの構成例を示す図である。
図１８Ａ、図１８Ｂは、撮像装置の画素の構成を説明する図である。図１８Ｃ乃至図１８Ｅは、光電変換デバイスを説明する図である。
図１９Ａ、図１９Ｂは、撮像装置の画素の構成を説明する図である。
図２０Ａ乃至図２０Ｃは、トランジスタを説明する図である。
図２１Ａ、図２１Ｂは、撮像装置の画素の構成を説明する図である。
図２２Ａ乃至図２２Ｄは、トランジスタを説明する図である。
図２３は、撮像装置の画素の構成を説明する図である。
図２４Ａ、図２４Ｂは、撮像装置の画素の構成を説明する図である。
図２５Ａ乃至図２５Ｃは、撮像装置の画素の構成を説明する斜視図である。
図２６Ａ１乃至図２６Ｂ３は、撮像装置を収めたパッケージ、モジュールの斜視図である。
図２７Ａ乃至図２７Ｆは、電子機器を説明する図である。
図２８は、撮像装置を説明する図である。
図２９は、撮像装置を説明する図である。
図３０Ａ、図３０Ｂは、撮像装置の動作を説明するタイミングチャートである。
図３１Ａは、撮像装置の動作を説明するタイミングチャートである。図３１Ｂは、フィルタの位置を説明する図である。
図３２は、ＯＳトランジスタの構造を説明する図である。
図３３は、ＯＳトランジスタのＩｄ－Ｖｄ特性を説明する図である。
図３４は、試作した撮像装置の上面写真である。
図３５は、光電変換デバイスの光電流特性を説明する図である。
図３６Ａは、積和演算の結果を説明する図である。図３６Ｂは、積分非線形性を説明する図である。
図３７は、演算の対象としたシマウマの画像である。
図３８Ａは、横ストライプを抽出するためのフィルタデータを説明する図である。図３８Ｂは、横ストライプを抽出するためのフィルタデータにより抽出された画像である。
図３９Ａは、縦ストライプを抽出するためのフィルタデータを説明する図である。図３９Ｂは、縦ストライプを抽出するためのフィルタデータにより抽出された画像である。
図４０Ａは、回転する画像を説明する図である。図４０Ｂは特徴量の求め方を説明する図である。図４０Ｃは、特徴量の抽出結果を示す図である。
図４１Ａは、実施例２で用いた実験装置の外観写真図である。図４１Ｂは、撮像データが処理される様子を示す模式図である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
また、回路図上では単一の要素として図示されている場合であっても、機能的に不都合がなければ、当該要素が複数で構成されてもよい。例えば、スイッチとして動作するトランジスタは、複数が直列または並列に接続されてもよい場合がある。また、キャパシタを分割して複数の位置に配置する場合もある。
また、一つの導電体が、配線、電極および端子のような複数の機能を併せ持っている場合があり、本明細書においては、同一の要素に対して複数の呼称を用いる場合がある。また、回路図上で要素間が直接接続されているように図示されている場合であっても、実際には当該要素間が一つまたは複数の導電体を介して接続されている場合があり、本明細書ではこのような構成でも直接接続の範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
本発明の一態様は、画像認識などの付加機能を備えた撮像装置である。当該撮像装置は、撮像動作で取得したアナログデータ（画像データ）を画素に保持し、当該アナログデータと任意の重み係数とを乗じたデータを取り出すことができる。
さらに、画素から取り出した当該データをニューラルネットワークなどに取り込むことで、画像認識などの処理を行うことができる。本発明の一態様では、膨大な画像データをアナログデータの状態で画素に保持し、かつ画素内で演算することができるため、効率良く処理を行うことができる。
図１は、本発明の一態様の撮像装置を説明するブロック図である。撮像装置は、画素アレイ３００と、回路２０１と、回路３０１と、回路３０２と、回路３０３と、回路３０４と、回路３０５と、を有する。なお、回路２０１および回路３０１乃至回路３０５は、単一の回路構成に限らず、複数の回路で構成される場合がある。または、上記いずれか複数の回路が統合されていてもよい。画素アレイ３００は、撮像機能および演算機能を有する。回路２０１、３０１は、演算機能を有する。回路３０２は、演算機能またはデータ変換機能を有する。回路３０３、３０４は、選択機能を有する。回路３０５は、画素に電位を供給する機能を有する。
画素アレイ３００は、複数の画素ブロック２００を有する。画素ブロック２００は、図２に示すように、マトリクス状に配置された複数の画素１００を有し、それぞれの画素１００は、回路２０１と電気的に接続される。なお、回路２０１は画素ブロック２００内に設けることもできる。
画素１００では画像データを取得することができる。なお、図２においては、一例として画素数を２×２としているが、これに限らない。例えば、３×３、４×４などとすることができる。または、水平方向と垂直方向の画素数が異なっていてもよい。また、一部の画素を隣り合う画素ブロックで共有してもよい。
画素ブロック２００および回路２０１は、積和演算回路として動作する。また、回路２０１は、相関二重サンプリング回路（ＣＤＳ回路）としての機能も有する。
画素１００は、図３Ａに示すように、光電変換デバイス１０１と、トランジスタ１０２と、トランジスタ１０３と、キャパシタ１０４と、トランジスタ１０５と、トランジスタ１０６と、トランジスタ１０８を有することができる。なお、光電変換デバイスは、光電変換素子と言い換えることができる。また、キャパシタは、容量または容量素子と言い換えることができる。
光電変換デバイス１０１の一方の電極は、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、トランジスタ１０３のソースまたはドレインの一方と電気的に接続される。トランジスタ１０３のソースまたはドレインの一方は、キャパシタ１０４の一方の電極と電気的に接続される。キャパシタ１０４の一方の電極は、トランジスタ１０５のゲートと電気的に接続される。トランジスタ１０５のソースまたはドレインの一方は、トランジスタ１０８のソースまたはドレインの一方と電気的に接続される。キャパシタ１０４の他方の電極は、トランジスタ１０６のソースまたはドレインの一方と電気的に接続される。
光電変換デバイス１０１の他方の電極は、配線１１４と電気的に接続される。トランジスタ１０２のゲートは、配線１１６と電気的に接続される。トランジスタ１０３のソースまたはドレインの他方は、配線１１５に電気的に接続される。トランジスタ１０３のゲートは、配線１１７と電気的に接続される。トランジスタ１０５のソースまたはドレインの他方は、ＧＮＤ配線などと電気的に接続される。トランジスタ１０８のソースまたはドレインの他方は、配線１１３と電気的に接続される。トランジスタ１０６のソースまたはドレインの他方は、配線１１１と電気的に接続される。トランジスタ１０６のゲートは、配線１１２と電気的に接続される。トランジスタ１０８のゲートは、配線１２２と電気的に接続される。
ここで、トランジスタ１０２のソースまたはドレインの他方と、トランジスタ１０３のソースまたはドレインの一方と、キャパシタ１０４の一方の電極と、トランジスタ１０５のゲートとが電気的に接続する部位をノードＮとする。
配線１１４、１１５は、電源線としての機能を有することができる。例えば、配線１１４は高電位電源線、配線１１５は低電位電源線として機能させることができる。配線１１２、１１６、１１７、１２２は、各トランジスタの導通を制御する信号線として機能させることができる。配線１１１は、画素１００に重み係数に相当する電位を供給する配線として機能させることができる。配線１１３は、画素１００と回路２０１とを電気的に接続する配線として機能させることができる。
なお、配線１１３には、増幅回路やゲイン調整回路が電気的に接続されていてもよい。
光電変換デバイス１０１としては、フォトダイオードを用いることができる。低照度時の光検出感度を高めたい場合は、アバランシェフォトダイオードを用いることが好ましい。
トランジスタ１０２は、ノードＮの電位を制御する機能を有することができる。トランジスタ１０３は、ノードＮの電位を初期化する機能を有することができる。トランジスタ１０５は、ノードＮの電位に応じて回路２０１が流す電流を制御する機能を有することができる。トランジスタ１０８は、画素を選択する機能を有することができる。トランジスタ１０６は、ノードＮに重み係数に相当する電位を供給する機能を有することができる。
なお、トランジスタ１０５およびトランジスタ１０８は、図３Ｂに示すように、トランジスタ１０５のソースまたはドレインの一方とトランジスタ１０８のソースまたはドレインの一方を電気的に接続し、トランジスタ１０５のソースまたはドレインの他方を配線１１３に接続し、トランジスタ１０８のソースまたはドレインの他方をＧＮＤ配線などと電気的に接続する構成としてもよい。
光電変換デバイス１０１にアバランシェフォトダイオードを用いる場合は、高電圧を印加することがあり、光電変換デバイス１０１と接続されるトランジスタには高耐圧のトランジスタを用いることが好ましい。高耐圧のトランジスタには、例えば、チャネル形成領域に金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタ）などを用いることができる。具体的には、トランジスタ１０２にＯＳトランジスタを適用することが好ましい。
また、ＯＳトランジスタは、オフ電流が極めて低い特性も有する。トランジスタ１０２、１０３、１０６にＯＳトランジスタを用いることによって、ノードＮで電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。また、ノードＮに画像データを保持させつつ、当該画像データを用いた複数回の演算を行うこともできる。
一方、トランジスタ１０５は、増幅特性が優れていることが望まれる。また、トランジスタ１０６、１０８は頻繁にオンオフが繰り返されることがあるため、高速動作が可能な移動度が高いトランジスタであることが好ましい。したがって、トランジスタ１０５、１０６、１０８には、シリコンをチャネル形成領域に用いたトランジスタ（以下、Ｓｉトランジスタ）を用いてもよい。
なお、上記に限らず、ＯＳトランジスタおよびＳｉトランジスタを任意に組み合わせて適用してもよい。また、全てのトランジスタをＯＳトランジスタとしてもよい。または、全てのトランジスタをＳｉトランジスタとしてもよい。Ｓｉトランジスタとしては、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（微結晶シリコン、低温ポリシリコン、単結晶シリコン）を有するトランジスタなどが挙げられる。
画素１００におけるノードＮの電位は、配線１１５から供給されるリセット電位および光電変換デバイス１０１による光電変換で生成される電位（画像データ）が加算された電位と、配線１１１から供給される重み係数に相当する電位との容量結合で確定される。すなわち、トランジスタ１０５には、画像データに任意の重み係数が加わったデータに応じた電流が流れる。
図２に示すように、各画素１００は、配線１１３で互いに電気的に接続される。回路２０１は、各画素１００のトランジスタ１０５に流れる電流の和を用いて演算を行うことができる。
回路２０１は、キャパシタ２０２と、トランジスタ２０３と、トランジスタ２０４と、トランジスタ２０５と、トランジスタ２０６と、抵抗２０７を有する。
キャパシタ２０２の一方の電極は、トランジスタ２０３のソースまたはドレインの一方と電気的に接続される。トランジスタ２０３のソースまたはドレインの一方は、トランジスタ２０４のゲートと電気的に接続される。トランジスタ２０４のソースまたはドレインの一方は、トランジスタ２０５のソースまたはドレインの一方と電気的に接続される。トランジスタ２０５のソースまたはドレインの一方は、トランジスタ２０６のソースまたはドレインの一方と電気的に接続される。抵抗２０７の一方の電極は、キャパシタ２０２の他方の電極と電気的に接続される。
キャパシタ２０２の他方の電極は、配線１１３と電気的に接続される。トランジスタ２０３のソースまたはドレインの他方は、配線２１８と電気的に接続される。トランジスタ２０４のソースまたはドレインの他方は、配線２１９と電気的に接続される。トランジスタ２０５のソースまたはドレインの他方は、ＧＮＤ配線などの基準電源線と電気的に接続される。トランジスタ２０６のソースまたはドレインの他方は、配線２１２と電気的に接続される。抵抗２０７の他方の電極は、配線２１７と電気的に接続される。
配線２１７、２１８、２１９は、電源線としての機能を有することができる。例えば、配線２１８は、読み出し用のリセット電位を供給する配線としての機能を有することができる。配線２１７、２１９は、高電位電源線として機能させることができる。配線２１３、２１５、２１６は、各トランジスタの導通を制御する信号線として機能させることができる。配線２１２は出力線であり、例えば、図１に示す回路３０２と電気的に接続することができる。
トランジスタ２０３は、配線２１１の電位を配線２１８の電位にリセットする機能を有することができる。トランジスタ２０４、２０５は、ソースフォロア回路としての機能を有することができる。トランジスタ２０６は、読み出しを制御する機能を有することができる。なお、回路２０１は、ＣＤＳ回路として動作する機能を有すれば、他の構成であってもよい。
本発明の一態様では、画像データ（電位Ｘ）と重み係数（電位Ｗ）との積以外のオフセット成分を除去し、目的のＷＸを抽出する。ＷＸは、同じ画素に対して、撮像あり、なしのデータと、そのそれぞれに対して、重みを与えたときのデータを利用して算出することができる。
撮像ありのときに画素１００に流れる電流（Ｉｐ）の合計はｋΣ（Ｘ－Ｖｔｈ）２、重みを与えたときに画素１００に流れる電流（Ｉｐ）の合計はｋΣ（Ｗ＋Ｘ－Ｖｔｈ）２となる。また、撮像なしのときに画素１００に流れる電流（Ｉｒｅｆ）の合計はｋΣ（０－Ｖｔｈ）２、重みを与えたときに画素１００に流れる電流（Ｉｒｅｆ）の合計はｋΣ（Ｗ－Ｖｔｈ）２となる。ここで、ｋは定数、Ｖｔｈはトランジスタ１０５のしきい値電圧である。
まず、撮像ありのデータと、当該データに重みを与えたデータとの差分（データＡ）を算出する。ｋΣ（（Ｘ－Ｖｔｈ）２－（Ｗ＋Ｘ－Ｖｔｈ）２）＝ｋΣ（－Ｗ２－２Ｗ・Ｘ＋２Ｗ・Ｖｔｈ）となる。
次に、撮像なしのデータと、当該データに重みを与えたデータとの差分（データＢ）を算出する。ｋΣ（（０－Ｖｔｈ）２－（Ｗ－Ｖｔｈ）２）＝ｋΣ（－Ｗ２＋２Ｗ・Ｖｔｈ）となる。
そして、データＡとデータＢとの差分をとる。ｋΣ（－Ｗ２－２Ｗ・Ｘ＋２Ｗ・Ｖｔｈ－（－Ｗ２＋２Ｗ・Ｖｔｈ））＝ｋΣ（－２Ｗ・Ｘ）となる。すなわち、画像データ（Ｘ）と重み係数（Ｗ）との積以外のオフセット成分を除去することができる。
回路２０１では、データＡおよびデータＢを読み出すことができる。なお、データＡとデータＢとの差分演算は回路３０１で行うことができる。
図４Ａは、画素ブロック２００および回路２０１において、撮像ありのデータと、当該データに重みを与えたデータとの差分（データＡ）を算出する動作を説明するタイミングチャートである。なお、便宜的に各信号が変換するタイミングをあわせて図示しているが、実際には回路内部の遅延を考慮してずらすことが好ましい。
まず、期間Ｔ１に配線１１７の電位を“Ｈ”、配線１１６の電位を“Ｈ”とし、画素１００のノードＮをリセット電位とする。また、配線１１１の電位を“Ｌ”、配線１１２、１および１１２＿２（１および２行目の配線１１２）を“Ｈ”とし、重み係数０を書き込む。
期間Ｔ２まで配線１１６の電位を“Ｈ”に維持し、配線１１７の電位を”Ｌ”とすることで光電変換デバイス１０１の光電変換によりノードＮに電位Ｘ（画像データ）を書き込む。
期間Ｔ３に配線１２２＿１、１２２＿２の電位を“Ｈ”として画素ブロック内のすべての画素１００を選択する。このとき、各画素１００のトランジスタ１０５には、電位Ｘに応じた電流が流れる。また、配線２１６を“Ｈ”とすることで、配線２１１に配線２１８の電位Ｖｒを書き込む。期間Ｔ１乃至Ｔ３の動作は撮像ありのデータの取得に相当し、当該データは、配線２１１の電位Ｖｒに初期化される。
期間Ｔ４において、配線１１１の電位を重み係数Ｗ１１１（１行目の画素に加える重み）に相当する電位とし、配線１１２＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮにキャパシタ１０４の容量結合で重み係数Ｗ１１１を加算する。
期間Ｔ５において、配線１１１の電位を重み係数Ｗ１１２（２行目の画素に加える重み）に相当する電位とし、配線１１２＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮにキャパシタ１０４の容量結合で重み係数Ｗ１１２を加算する。期間Ｔ４およびＴ５の動作は、撮像ありのデータに重みを与えたデータの生成に相当する。
期間Ｔ６に配線１２２＿１、１２２＿２の電位を“Ｈ”として画素ブロック内のすべての画素１００を選択する。このとき、１行目の画素１００のトランジスタ１０５には、電位Ｗ１１１＋Ｘに応じた電流が流れる。また、２行目の画素１００のトランジスタ１０５には、電位Ｗ１１２＋Ｘに応じた電流が流れる。ここで、配線１１３に流れる電流に従ってキャパシタ２０２の他方の電極の電位が変化し、その変化分Ｙが容量結合によって配線２１１の電位Ｖｒに加算される。したがって、配線２１１の電位は、“Ｖｒ＋Ｙ”になる。ここで、Ｖｒ＝０と考えると、Ｙは差分そのものであり、データＡが算出されたことになる。
また、配線２１３の電位を“Ｈ”、配線２１５の電位を“Ｖｂｉａｓ”などの適切なアナログ電位とすることで、回路２０１はソースフォロア動作により１行目の画素ブロック２００のデータＡに応じた信号電位を出力することができる。
図４Ｂは、画素ブロック２００および回路２０１において、撮像なしのデータと、当該データに重みを与えたデータとの差分（データＢ）を算出する動作を説明するタイミングチャートである。なお、ここでは、画素ブロック２００からデータＢを連続して取得する動作を説明するが、データＢの取得は、図４に示したデータＡの取得と交互に行ってもよい。また、データＢを先に取得したのちにデータＡを取得してもよい。
まず、期間Ｔ１乃至Ｔ２に配線１１７の電位を“Ｈ”、配線１１６の電位を“Ｈ”とし、画素１００のノードＮをリセット電位（０）とする。期間Ｔ２の終わりには、配線１１７の電位を“Ｌ”、配線１１６の電位を“Ｌ”とする。すなわち、当該期間中において、ノードＮの電位は、光電変換デバイス１０１の動作にかかわらずリセット電位である。
また、期間Ｔ１では、配線１１１の電位を“Ｌ”、配線１１２＿１、１１２＿２を“Ｈ”とし、重み係数０を書き込む。当該動作は、ノードＮの電位がリセット電位である期間中に行えばよい。
期間Ｔ３に配線１２２＿１、１２２＿２の電位を“Ｈ”として画素ブロック内のすべての画素１００を選択する。このとき、各画素１００のトランジスタ１０５には、リセット電位に応じた電流が流れる。また、配線２１６を“Ｈ”とすることで、配線２１１に配線２１８の電位Ｖｒを書き込む。期間Ｔ１乃至Ｔ３の動作は撮像なしのデータの取得に相当し、当該データは、配線２１１の電位Ｖｒに初期化される。
期間Ｔ４において、配線１１１の電位を重み係数Ｗ１１１（１行目の画素に加える重み）に相当する電位とし、配線１１２＿１の電位を“Ｈ”とすることで、１行目の画素１００のノードＮにキャパシタ１０４の容量結合で重み係数Ｗ１１１を加算する。
期間Ｔ５において、配線１１１の電位を重み係数Ｗ１１２（２行目の画素に加える重み）に相当する電位とし、配線１１２＿２の電位を“Ｈ”とすることで、２行目の画素１００のノードＮにキャパシタ１０４の容量結合で重み係数Ｗ１１２を加算する。期間Ｔ４およびＴ５の動作は、撮像なしのデータに重みを与えたデータの生成に相当する。
期間Ｔ６に配線１２２＿１、１２２＿２の電位を“Ｈ”として画素ブロック内のすべての画素１００を選択する。このとき、１行目の画素１００のトランジスタ１０５には、電位Ｗ１１１＋０に応じた電流が流れる。また、１行目の画素１００のトランジスタ１０５には、電位Ｗ１１２＋０に応じた電流が流れる。ここで、配線１１３に流れる電流に従ってキャパシタ２０２の他方の電極の電位が変化し、その変化分Ｙが配線２１１の電位Ｖｒに加算される。したがって、配線２１１の電位は、“Ｖｒ＋Ｚ”になる。ここで、Ｖｒ＝０と考えると、Ｚは差分そのものであり、データＢが算出されたことになる。
また、配線２１３の電位を“Ｈ”、配線２１５の電位を“Ｖｂｉａｓ”などの適切なアナログ電位とすることで、回路２０１はソースフォロア動作により１行目の画素ブロック２００のデータＢに応じた信号電位を出力することができる。
上記動作によって回路２０１から出力されるデータＡおよびデータＢは、回路３０１に入力される。回路３０１では、データＡとデータＢの差分をとる演算が行われ、画像データ（電位Ｘ）と重み係数（電位Ｗ）との積以外の不要なオフセット成分を除去することができる。回路３０１としては、回路２０１のような演算回路を有する構成のほか、メモリ回路およびソフトウェア処理を利用して差分をとる構成としてもよい。
なお、上記動作において、回路２０１の配線２１１の電位は、データＡの取得動作およびデータＢの取得動作ともに同じ電位“Ｖｒ”に初期化している。そして、その後の差分演算で、“（Ｖｒ＋Ｙ）－（Ｖｒ＋Ｚ）”＝“Ｙ－Ｚ”となり、電位“Ｖｒ”の成分は除去される。また、前述したように、その他の不要なオフセット成分も除去されるため、画像データ（電位Ｘ）と重み係数（電位Ｗ）との積を抽出することができる。
当該動作は、推論などを行うニューラルネットワークの始めの動作に相当する。したがって、膨大な画像データを外部に取り出す前に撮像装置内で少なくとも一つの演算を行うことができ、外部での演算やデータの入出力などの負荷の低減、処理の高速化、および消費電力を低減させることができる。
また、上記とは異なる動作として、データＡの取得動作とデータＢの取得動作で、回路２０１の配線２１１の電位を異なる電位に初期化してもよい。例えば、データＡの取得動作時に電位“Ｖｒ１”に初期化し、データＢに取得動作時に電位“Ｖｒ２”に初期化したとする。この場合、その後の差分演算では、“（Ｖｒ１＋Ｙ）－（Ｖｒ２＋Ｚ）”＝“（Ｖｒ１－Ｖｒ２）＋（Ｙ－Ｚ）”となる。“Ｙ－Ｚ”は前述の動作と同様に画像データ（電位Ｘ）と重み係数（電位Ｗ）との積として抽出され、さらに、“Ｖｒ１－Ｖｒ２”が加わる。ここで、“Ｖｒ１－Ｖｒ２”は、ニューラルネットワークの中間層の演算でしきい値調整として用いられるバイアスに相当する。
また、重みは、例えば、畳み込みニューラルネットワーク（ＣＮＮ：Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）のフィルタの役割を有するが、それ以外にデータの増幅または減衰を行う役割を有していてもよい。例えば、データＡの取得動作時の重み係数（Ｗ）をフィルタ処理分と増幅分の積とすれば、画像データとフィルタ処理分の重み係数との積を増幅し、明るい画像に補正されたデータを抽出することができる。また、データＢは撮像無しのデータであり、黒レベルのデータであるということもできる。したがって、データＡとデータＢの差分をとる動作は、暗所で撮像した画像の可視化を助長するための動作といえる。すなわち、ニューラルネットワークを用いた輝度補正が可能となる。
上述したように、本発明の一態様では、撮像装置内の動作でバイアスの生成が可能である。また、撮像装置内で機能的な重みを付加することもできる。したがって、外部での演算などの負荷を低減できるとともに、様々な用途に用いることができる。例えば、被写体の推論のほか、画像データの解像度補正、輝度補正、モノクロ画像からのカラー画像の生成、２次元画像からの３次元画像の生成、欠損情報の復元、静止画から動画の生成、ピンボケ画像の修正などの処理において、その一部の処理を撮像装置内で行うことができる。
画素ブロック２００では、隣り合う画素ブロック２００同士で画素１００を共有してもよい。例えば、画素１００においては、図５Ａに示すように、トランジスタ１０５と同様の出力が可能なトランジスタ１０７を設ける。トランジスタ１０７のゲートはトランジスタ１０５のゲートと電気的に接続され、ソースまたはドレインの一方はトランジスタ１０９を介して配線１１８と電気的に接続される。トランジスタ１０９のゲートは、配線１２２と電気的に接続することができる。
配線１１８は、隣り合う画素ブロックと接続される回路２０１との電気的な接続に利用される。図５Ｂは、隣り合う画素ブロック２００（画素ブロック２００ａ、２００ｂ）における画素１００（画素１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ、１００ｈ）および当該画素ブロック２００と接続される回路２０１（回路２０１ａ、２０１ｂ）との接続の形態を示す図である。
画素ブロック２００ａにおいて、画素１００ａ、１００ｂ、１００ｃ、１００ｄは、配線１１３を介して回路２０１ａと電気的に接続される。また、画素１００ｅおよび１００ｇは、配線１１８を介して回路２０１ａと電気的に接続される。
画素ブロック２００ｂにおいて、画素１００ｅ、１００ｆ、１００ｇ、１００ｈは、配線１１３を介して回路２０１ｂと電気的に接続される。また、画素１００ｂおよび１００ｄは、配線１１８を介して回路２０１ｂと電気的に接続される。
つまり、画素ブロック２００ａおよび画素ブロック２００ｂにおいては、画素１００ｂ、１００ｄ、１００ｅ、１００ｇを共有しているといえる。このような形態とすることで、画素ブロック２００間のネットワークを密にすることができ、画像解析などの精度を向上させることができる。
重み係数は、図１に示す回路３０５から配線１１１に出力することができ、フレーム期間内に１回以上重み係数を書き換えることが好ましい。回路３０５としてはデコーダを用いることができる。また、回路３０５は、Ｄ／ＡコンバータやＳＲＡＭを有していてもよい。
また、重み係数を入力する画素１００を選択する配線１１２には、回路３０３から信号電位を出力することができる。回路３０３には、デコーダまたはシフトレジスタを用いることができる。
また、画素１００のトランジスタ１０８のゲートに接続される配線１２２等には、回路３０４から信号電位を出力することができる。回路３０４には、デコーダまたはシフトレジスタを用いることができる。
上記では、撮像した画像データの加工処理について説明したが、本発明の一態様の撮像装置では、画像データを加工せずに取り出すこともできる。
積和演算では、複数の行の画素を同時に選択できることが好ましい。一方で、撮像データのみを取り出す場合は、一つの行の画素からデータを取り出すことが望ましい。本発明の一態様では、画素１００を選択するための回路３０４に、選択する行数を切り替える機能が設けられている。
図６は、回路３０４に用いることのできる回路の一例である。当該回路はシフトレジスタ回路であり、複数の論理回路（ＳＲ）が電気的に接続されている。それぞれの論理回路（ＳＲ）には、配線ＲＥＳ、配線ＶＳＳ＿ＲＤＲＳ、配線ＲＰＷＣ＿ＳＥ［０：３］、配線ＲＣＬＫ［０：３］、配線ＲＳＰなどの信号線が接続され、それぞれの信号線に適切な信号電位を入力することで、当該論理回路（ＳＲ）から選択信号電位の出力を順次行うことができる。
また、論理回路（ＳＲ）には、回路１７０が電気的に接続されている。回路１７０には複数のトランジスタが設けられ、配線ＳＥ＿ＳＷ［０：２］、配線ＳＸ［０：２］などの信号線が接続され、それぞれの信号線に適切な信号電位を入力することでトランジスタの導通が制御される。回路１７０の制御により、選択する画素の行数を切り替えることができる。
一つの論理回路（ＳＲ）の出力端子には、一つのトランジスタのソースまたはドレインの一方が電気的に接続され、当該トランジスタのソースまたはドレインの他方には配線ＳＥが接続される。配線ＳＥは、画素１００を選択する配線１２２と電気的に接続される。
配線ＳＥ［０］に接続されるトランジスタのゲートには、配線ＳＥ＿ＳＷ［０］から供給される信号電位を入力することができる。配線ＳＥ［１］に接続されるトランジスタのゲートには、配線ＳＥ＿ＳＷ［１］から供給される信号電位を入力することができる。配線ＳＥ［２］に接続されるトランジスタのゲートには、配線ＳＥ＿ＳＷ［２］から供給される信号電位を入力することができる。配線ＳＥ［３］以降に接続されるトランジスタのゲートには、同様の順で配線ＳＥ＿ＳＷ［０：２］のいずれかから供給される信号電位を入力することができる。
また、隣接する配線ＳＥ間は、一つのトランジスタを介して電気的に接続され、配線ＳＥ［０］は、一つのトランジスタを介して電源線（ＶＳＳ）と電気的に接続される。
電源線（ＶＳＳ）と配線ＳＥ［０］とを電気的に接続するトランジスタのゲートには、配線ＳＸ［０］から供給される信号電位を入力することができる。配線ＳＥ［０］と配線ＳＥ［１］とを電気的に接続するトランジスタのゲートには、配線ＳＸ［１］から供給される信号電位を入力することができる。配線ＳＥ［１］と配線ＳＥ［２］とを電気的に接続するトランジスタのゲートには、配線ＳＸ［２］から供給される信号電位を入力することができる。それ以降の配線ＳＥ間を電気的に接続するトランジスタのゲートには、同様の順で配線ＳＸ［０：２］から供給される信号電位のいずれかを入力することができる。
図７は、図６に示す回路により、複数の行（３行）を同時選択する動作を説明するタイミングチャートである。（０）乃至（１６１）は、論理回路（ＳＲ）が配線ＳＥに信号電位を出力するタイミングに相当する。
タイミング（０）において、配線ＳＸ［０］の電位が“Ｌ”、配線ＳＸ［１］の電位が“Ｈ”、配線ＳＸ［２］の電位が“Ｈ”、配線ＳＥ＿ＳＷ［０］の電位が“Ｈ”、配線ＳＥ＿ＳＷ［１］の電位が“Ｌ”、配線ＳＥ＿ＳＷ［２］の電位が“Ｌ”になると、各トランジスタの導通が制御され、配線ＳＥ［０］に“Ｈ”、配線ＳＥ［１］に“Ｈ”、配線ＳＥ［２］に“Ｈ”が出力される。その他の配線ＳＥには“Ｌ”が出力される。
したがって、３行を同時選択することでき、例えば３行３列の画素の積和演算を行うことができる。
タイミング（１）において、配線ＳＸ［０］の電位が“Ｈ”、配線ＳＸ［１］の電位が“Ｌ”、配線ＳＸ［２］の電位が“Ｈ”、配線ＳＥ＿ＳＷ［０］の電位が“Ｌ”、配線ＳＥ＿ＳＷ［１］の電位が“Ｈ”、配線ＳＥ＿ＳＷ［２］の電位が“Ｌ”になると、各トランジスタの導通が制御され、配線ＳＥ［０］に“Ｌ”、配線ＳＥ［１］に“Ｈ”、配線ＳＥ［２］に“Ｈ”、配線ＳＥ［３］に“Ｈ”が出力される。その他の配線ＳＥには“Ｌ”が出力される。
つまり、タイミング（１）では、タイミング（０）から１行分ずらしたストライド１の積和演算が可能となる。
図８は、図６に示す回路により、１つの行を選択する動作を説明するタイミングチャートである。
当該タイミングチャートに従った動作では、配線ＳＥ＿ＳＷ［０：２］の電位が常時“Ｈ”であり、配線ＳＸ［０：２］の電位が常時“Ｌ”である。したがって、論理回路（ＳＲ）の出力がそのまま各配線ＳＥに現れることから、１行毎の選択が可能となる。
なお、図２に示す構成では、重みの演算（フィルタ処理）などを行う画素ブロック２００を一つずつ回路２０１で読み出す動作を行うため、ストライド１の積和演算などでは多くの読み出し時間が必要になる。換言すると、図２に示す構成では、列方向の画素ブロック２００に対して、フィルタ処理を並列化することができない。
そこで、図９に示すように、画素１００にトランジスタ１３１およびトランジスタ１３２を設けて並列読み出しができる構成としてもよい。
トランジスタ１３１のゲートは、トランジスタ１０５のゲートと電気的に接続される。トランジスタ１３２のゲートは、配線１２３と電気的に接続される。トランジスタ１３１のソースまたはドレインの一方は、トランジスタ１３２とソースまたはドレインの一方と電気的に接続され、トランジスタ１３１のソースまたはドレインの他方は、ＧＮＤ配線などの基準電位線と電気的に接続される。
また、トランジスタ１０８のソースまたはドレインの他方は、配線１１３ａと電気的に接続される。トランジスタ１３２のソースまたはドレインの他方は、配線１１３ｂと電気的に接続される。
図１０に、垂直方向に連続する５行に接続される複数の画素１００（画素１００ａ乃至画素１００ｊ）と、当該画素と電気的に接続する配線１２２（配線１２２＿ｎ－２乃至配線１２２＿ｎ＋２、ｎは自然数）と、当該画素と電気的に接続する配線１２３（配線１２３＿ｎ－２乃至配線１２３＿ｎ＋２、ｎは自然数）と、当該画素と電気的に接続される回路２０１（回路２０１ａおよび回路２０１ｂ）との接続関係を示す。
図１０に示す構成では、回路２０１を二つ有する。配線１１３ａは回路２０１ａと電気的に接続され、配線１１３ｂは、回路２０１ｂと電気的に接続される。
図１０に示す構成で並列読み出しを行う動作を図１１Ａに示すタイミングチャート、ならびに図１２および図１３を用いて説明する。なお、ここでは、図１１Ｂ、図１１Ｃに示す４画素単位の画素ブロックに適用する畳み込みフィルタを用い、当該フィルタが適用された画素ブロックをストライド１で順次読み出す動作を説明する。Ｆ１乃至Ｆ４、Ｆ５乃至Ｆ８は、それぞれの画素１００に加算する重みに相当する。
なお、ここでは、並列読み出し動作に関する画素１００の選択動作のみを説明する。画素１００および回路２０１の詳細な動作の説明は図４Ａ、図４Ｂの説明を参照することができる。
期間Ｔ１では、図１２に示す画素１００ａ乃至画素１００ｄからなる画素ブロックと、画素１００ｅ乃至画素１００ｈからなる画素ブロックを並列に同時に読み出す動作を行う。前者の画素ブロックには、図１１Ｂに示すフィルタが適用される。後者の画素ブロックには、図１１Ｃに示すフィルタが適用される。
期間Ｔ１に、配線１２２＿ｎ－２、配線１２２＿ｎ－１、配線１２３＿ｎ、配線１２３＿ｎ＋１を“Ｈ”とすると、画素１００ａ乃至画素１００ｄではトランジスタ１０８が導通し、回路２０１ａから画素１００ａ乃至画素１００ｄの積和演算結果が出力される。また、画素１００ｅ乃至画素１００ｈではトランジスタ１０９が導通し、回路２０１ｂから画素１００ｅ乃至画素１００ｈの積和演算結果が出力される。
期間Ｔ２では、図１３に示す画素１００ｃ乃至画素１００ｆからなる画素ブロックと、画素１００ｇ乃至画素１００ｊからなる画素ブロックを並列に同時に読み出す動作を行う。前者の画素ブロックには、図１１Ｂに示すフィルタが適用される。後者の画素ブロックには、図１１Ｃに示すフィルタが適用される。
期間Ｔ２に、配線１２２＿ｎ－１、配線１２２＿ｎ、配線１２３＿ｎ＋１、配線１２３＿ｎ＋２を“Ｈ”とすると、画素１００ｃ乃至画素１００ｆではトランジスタ１０８が導通し、回路２０１ａから画素１００ｃ乃至画素１００ｆの積和演算結果が出力される。また、画素１００ｇ乃至画素１００ｊではトランジスタ１０９が導通し、回路２０１ｂから画素１００ｇ乃至画素１００ｊの積和演算結果が出力される。
期間Ｔ３では、図１３に示す画素１００ｅ乃至画素１００ｈからなる画素ブロックと、画素１００ｉ、画素１００ｈおよび図１３に示さない二つの画素なる画素ブロックを並列に同時に読み出す動作を行う。
以上の動作により、積和演算結果の並列読み出しを行うことができ、フィルタ処理を高速化することができる。なお、ここでは、画素ブロックの単位を２×２としたが、３×３またはそれ以上としても同様に並列読み出しを行うことができる。また、各画素が選択的に出力できる配線を増やし、当該配線に回路２０１を接続することで、３またはそれ以上の画素ブロックの積和演算結果を並列に読み出すことができる。
なお、上記動作は画素の選択を２行単位で行う例であるが、例えば図６に示したような、複数の選択配線を同時にアクティブにできるシフトレジスタ回路を２つ設けることで動作させることができる。または、期間Ｔ１で配線１２２＿ｎ－２および配線１２２＿ｎ－１と、配線１２３＿ｎおよび配線１２３＿ｎ＋１を同時にアクティブにでき、期間Ｔ２で配線１２２＿ｎ－１および配線１２２＿ｎと、配線１２３＿ｎ＋１および配線１２３＿ｎ＋２を同時にアクティブにできるロジック回路を用いればシフトレジスタ回路は１つであってもよい。
図１４Ａは、画素ブロック２００から出力される信号電位を説明する図である。なお、図１４Ａでは説明を簡潔にするため、画素アレイ３００が４つの画素ブロック２００（画素ブロック２００ｃ、画素ブロック２００ｄ、画素ブロック２００ｅ、画素ブロック２００ｆ）からなり、それぞれの画素ブロック２００が４つの画素１００を有する例とする。
信号電位の生成については画素ブロック２００ｃを一例として説明するが、画素ブロック２００ｄ、２００ｅ、２００ｆも同様の動作をともなって信号電位を出力することができる。
画素ブロック２００ｃにおいて、各画素１００には、それぞれｐ１１、ｐ１２、ｐ２１、ｐ２２の画像データがノードＮに保持されている。各画素１００にはそれぞれ重み係数（Ｗ１１１、Ｗ１１２、Ｗ１２１、Ｗ１２２）が入力され、配線１１３＿１（１列目の配線１１３）、回路２０１、および配線２１２＿１（１列目の配線２１２）を介して積和演算の結果であるｈ１１１が出力される。ここで、ｈ１１１＝ｐ１１×Ｗ１１１＋ｐ１２×Ｗ１１２＋ｐ２１×Ｗ１２１＋ｐ２２×Ｗ１２２である。なお、重み係数は全て異なるとは限らず、複数の画素１００に同じ値が入力される場合もある。
並行して上記同様の過程を経て、画素ブロック２００ｄから配線１１３＿２（２列目の配線１１３）、回路２０１、および配線２１２＿２（２列目の配線２１２）を介して積和演算の結果であるｈ１２１が出力され、画素ブロック２００の１行目の出力が完了する。なお、図中の矢印は時間（Ｔｉｍｅ）の軸を表している。
続いて、画素ブロック２００の２行目において上記同様の過程を経て、画素ブロック２００ｅから配線１１３＿１および回路２０１を介して積和演算の結果であるｈ１１２が出力される。また、並行して、画素ブロック２００ｆから配線１１３＿２および回路２０１を介して積和演算の結果であるｈ１２２が出力され、画素ブロック２００の２行目の出力が完了する。
さらに、画素ブロック２００の１行目において重み係数を変化させ、上記同様の過程を経ることで、ｈ２１１、ｈ２２１を出力することができる。また、画素ブロック２００の２行目において重み係数を変化させ、上記同様の過程を経ることで、ｈ２１２、ｈ２２２を出力することができる。以上の動作を必要に応じて繰り返す。
回路２０１から出力される積和演算結果のデータは、図１４Ｂに示すように回路３０１に順次入力される。回路３０１には、前述したデータＡとデータＢとの差分を演算する機能のほかに、様々な演算機能を有していてもよい。
例えば、回路３０１は活性化関数の演算を行う回路を有していてもよい。当該回路には、例えばコンパレータ回路を用いることができる。コンパレータ回路では、入力されたデータと、設定されたしきい値とを比較した結果を２値データとして出力する。すなわち、画素ブロック２００および回路３０１はニューラルネットワークの一部の要素として作用することができる。
また、画素ブロック２００が出力するデータは複数ビットの画像データに相当するが、回路３０１で２値化できる場合は、画像データを圧縮しているともいえる。
回路３０１から出力されたデータ（ｈ１１１’、ｈ１２１’、ｈ１１２’、ｈ１２２’、ｈ２１１’、ｈ２２１’、ｈ２１２’、ｈ２２２’）は、回路３０２に順次入力される。
回路３０２は、例えばラッチ回路およびシフトレジスタなどを有する構成とすることができる。当該構成によって、パラレルシリアル変換を行うことができ、図１４Ｂに示すように並行して入力されたデータを配線３１１にシリアルデータとして出力することができる。配線３１１の接続先は限定されない。例えば、ニューラルネットワーク、記憶装置、通信装置などと接続することができる。
また、図１５に示すように、回路３０２はニューラルネットワークを有していてもよい。当該ニューラルネットワークは、マトリクス状に配置されたメモリセルを有し、各メモリセルには重み係数が保持されている。回路３０１から出力されたデータは行方向のセルにそれぞれ入力され、列方向に積和演算を行うことができる。なお、図１５に示すメモリセルの数は一例であり、限定されない。
図１５に示すニューラルネットワークは、マトリクス状に設置されたメモリセル３２０および参照メモリセル３２５と、回路３４０と、回路３５０と、回路３６０と、回路３７０を有する。
図１６にメモリセル３２０および参照メモリセル３２５の一例を示す。参照メモリセル３２５は、任意の一列に設けられる。メモリセル３２０および参照メモリセル３２５は同様の構成を有し、トランジスタ１６１と、トランジスタ１６２と、キャパシタ１６３と、を有する。
トランジスタ１６１のソースまたはドレインの一方は、トランジスタ１６２のゲートと電気的に接続される。トランジスタ１６２のゲートは、キャパシタ１６３の一方の電極と電気的に接続される。ここで、トランジスタ１６１のソースまたはドレインの一方、トランジスタ１６２のゲート、キャパシタ１６３の一方の電極が接続される点をノードＮＭとする。
トランジスタ１６１のゲートは、配線ＷＬと電気的に接続される。キャパシタ１６３の他方の電極は、配線ＲＷと電気的に接続される。トランジスタ１６２のソースまたはドレインの一方は、ＧＮＤ配線等の基準電位配線と電気的に接続される。
メモリセル３２０において、トランジスタ１６１のソースまたはドレインの他方は、配線ＷＤと電気的に接続される。トランジスタ１６２のソースまたはドレインの他方は、配線ＢＬと電気的に接続される。
参照メモリセル３２５において、トランジスタ１６１のソースまたはドレインの他方は、配線ＷＤｒｅｆと電気的に接続される。トランジスタ１６２のソースまたはドレインの他方は、配線ＢＬｒｅｆと電気的に接続される。
配線ＷＬは、回路３３０と電気的に接続される。回路３３０にはデコーダまたはシフトレジスタなどを用いることができる。
配線ＲＷは、回路３０１と電気的に接続される。各メモリセルには、回路３０１から配線３１１＿１および配線３１１＿２に出力された２値のデータが書き込まれる。
配線ＷＤおよび配線ＷＤｒｅｆは、回路３４０と電気的に接続される。回路３４０には、デコーダまたはシフトレジスタなどを用いることができる。また、回路３４０は、Ｄ／ＡコンバータやＳＲＡＭを有していてもよい。回路３４０は、ノードＮＭに書き込まれる重み係数を出力することができる。
配線ＢＬおよび配線ＢＬｒｅｆは、回路３５０および回路３６０と電気的に接続される。回路３５０は電流源回路であり、回路３６０は、回路２０１と同等の構成とすることができる。回路３５０および回路３６０により、積和演算結果からオフセット成分を除いた信号電位を得ることができる。
回路３６０は、回路３７０と電気的に接続される。回路３７０は、活性化関数回路とも換言できる。活性化関数回路は、回路３６０から入力された信号電位を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路によって変換された信号電位は、出力データとして外部に出力される。
図１７Ａに示すように、ニューラルネットワークＮＮは、入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬは、それぞれ１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともできる。また、ディープニューラルネットワークを用いた学習は、深層学習と呼ぶこともできる。
入力層ＩＬの各ニューロンには、入力データが入力される。中間層ＨＬの各ニューロンには、前層または後層のニューロンの出力信号が入力される。出力層ＯＬの各ニューロンには、前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
図１７Ｂに、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニューロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ａｈが出力される。
このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。
本発明の一態様では、ハードウェアとしてアナログ回路を用いて積和演算を行う。積和演算回路にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および消費電力の低減を図ることができる。
積和演算回路は、ＯＳトランジスタを有する構成とすることが好ましい。ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。
本実施の形態は、他の実施の形態または実施例の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の撮像装置の構造例などについて説明する。
図１８Ａ、図１８Ｂに、撮像装置が有する画素の構造を例示する。図１８Ａに示す画素は、層５６１および層５６２の積層構造である例である。
層５６１は、光電変換デバイス１０１を有する。光電変換デバイス１０１は、図１８Ｃに示すように層５６５ａと、層５６５ｂと、層５６５ｃとの積層とすることができる。
図１８Ｃに示す光電変換デバイス１０１はｐｎ接合型フォトダイオードであり、例えば、層５６５ａにｐ＋型半導体、層５６５ｂにｎ型半導体、層５６５ｃにｎ＋型半導体を用いることができる。または、層５６５ａにｎ＋型半導体、層５６５ｂにｐ型半導体、層５６５ｃにｐ＋型半導体を用いてもよい。または、層５６５ｂをｉ型半導体としたｐｉｎ接合型フォトダイオードであってもよい。
上記ｐｎ接合型フォトダイオードまたはｐｉｎ接合型フォトダイオードは、単結晶シリコンを用いて形成することができる。また、ｐｉｎ接合型フォトダイオードとしては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。
また、層５６１が有する光電変換デバイス１０１は、図１８Ｄに示すように、層５６６ａと、層５６６ｂと、層５６６ｃと、層５６６ｄとの積層としてもよい。図１８Ｄに示す光電変換デバイス１０１はアバランシェフォトダイオードの一例であり、層５６６ａ、層５６６ｄは電極に相当し、層５６６ｂ、５６６ｃは光電変換部に相当する。
層５６６ａは、低抵抗の金属層などとすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
層５６６ｄは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム－錫酸化物、ガリウム－亜鉛酸化物、インジウム－ガリウム－亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層５６６ｄを省く構成とすることもできる。
光電変換部の層５６６ｂ、５６６ｃは、例えばセレン系材料を光電変換層としたｐｎ接合型フォトダイオードの構成とすることができる。層５６６ｂとしてはｐ型半導体であるセレン系材料を用い、層５６６ｃとしてはｎ型半導体であるガリウム酸化物などを用いることが好ましい。
セレン系材料を用いた光電変換デバイスは、可視光に対する外部量子効率が高い特性を有する。当該光電変換デバイスでは、アバランシェ増倍を利用することにより、入射される光（Ｌｉｇｈｔ）の量に対する電子の増幅を大きくすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。
セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。
ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。
また、層５６１が有する光電変換デバイス１０１は、図１８Ｅに示すように、層５６７ａと、層５６７ｂと、層５６７ｃと、層５６７ｄと、層５６７ｅとの積層としてもよい。図１８Ｅに示す光電変換デバイス１０１は有機光導電膜の一例であり、層５６７ａ、層５６７ｅは電極に相当し、層５６７ｂ、５６７ｃ、５６７ｄは光電変換部に相当する。
光電変換部の層５６７ｂ、５６７ｄのいずれか一方はホール輸送層、他方は電子輸送層とすることができる。また、層５６７ｃは光電変換層とすることができる。
ホール輸送層としては、例えば酸化モリブデンなどを用いることができる。電子輸送層としては、例えば、Ｃ６０、Ｃ７０などのフラーレン、またはそれらの誘導体などを用いることができる。
光電変換層としては、ｎ型有機半導体およびｐ型有機半導体の混合層（バルクヘテロ接合構造）を用いることができる。
図１８Ａに示す層５６２としては、例えばシリコン基板を用いることができる。当該シリコン基板は、Ｓｉトランジスタ等を有する。当該Ｓｉトランジスタを用いて、画素回路の他、当該画素回路を駆動する回路、画像信号の読み出し回路、画像処理回路、記憶回路等を設けることができる。具体的には、実施の形態１で説明した画素回路および周辺回路（画素１００、回路２０１、３０１、３０２、３０３、３０４、３０５など）が有する一部または全てのトランジスタを層５６２に設けることができる。
また、画素は、図１８Ｂに示すように層５６１、層５６３および層５６２の積層構造を有していてもよい。
層５６３は、ＯＳトランジスタを有することができる。このとき、層５６２は、Ｓｉトランジスタを有していてもよい。また、実施の形態１で説明した周辺回路が有する一部のトランジスタを層５６３に設けてもよい。
当該構成とすることで、画素回路を構成する要素および周辺回路を複数の層に分散させ、当該要素同士または当該要素と当該周辺回路を重ねて設けることができるため、撮像装置の面積を小さくすることができる。なお、図１８Ｂの構成において、層５６２を支持基板とし、層５６１および層５６３に画素１００および周辺回路を設けてもよい。
ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＡＣ－ＯＳ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）またはＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳなどを用いることができる。ＣＡＡＣ－ＯＳは結晶を構成する原子が安定であり、信頼性を重視するトランジスタなどに適する。また、ＣＡＣ－ＯＳは、高移動度特性を示すため、高速駆動を行うトランジスタなどに適する。
ＯＳトランジスタは半導体層のエネルギーギャップが大きいため、数ｙＡ／μｍ（チャネル幅１μｍあたりの電流値）という極めて低いオフ電流特性を示す。また、ＯＳトランジスタは、インパクトイオン化、アバランシェ降伏、および短チャネル効果などが生じないなどＳｉトランジスタとは異なる特徴を有し、高耐圧で信頼性の高い回路を形成することができる。また、Ｓｉトランジスタでは問題となる結晶性の不均一性に起因する電気特性のばらつきもＯＳトランジスタでは生じにくい。
ＯＳトランジスタが有する半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の一つまたは複数の金属）を含むＩｎ－Ｍ－Ｚｎ系酸化物で表記される膜とすることができる。Ｉｎ－Ｍ－Ｚｎ系酸化物は、代表的には、スパッタリング法で形成することができる。または、ＡＬＤ（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成してもよい。
Ｉｎ－Ｍ－Ｚｎ系酸化物をスパッタリング法で形成するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は欠陥準位密度が低く、安定な特性を有する酸化物半導体であるといえる。
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、半導体層を構成する酸化物半導体に水素が含まれていると、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損を形成する場合がある。酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。したがって、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。
酸素欠損に水素が入った欠陥は、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
よって、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ－ＯＳ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ－ＯＳは最も欠陥準位密度が低い。
非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物半導体膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ－ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
ＣＡＣ－ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳ（ＣＡＣ－ＯＳの中でもＩｎ－Ｇａ－Ｚｎ酸化物を、特にＣＡＣ－ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ－ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１－ｘ０）Ｏ３（ＺｎＯ）ｍ０（－１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ－ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ－ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ－ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ－ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ－ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ－ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ－ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ－ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ－ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ－ｏｆ－ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折測定から、測定領域のａ－ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
また、ＣＡＣ－ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域（リング領域）と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ－ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ－ｃｒｙｓｔａｌ）構造を有することがわかる。
また、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ－ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ－ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
したがって、ＣＡＣ－ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ－ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ－ＯＳは、様々な半導体装置の構成材料として適している。
なお、層５６３は、Ｓｉトランジスタを有する構成としてもよい。例えば、層５６３には、画素回路を構成する要素を設けることができる。また、層５６２には、当該画素回路を駆動する回路、画像信号の読み出し回路、画像処理回路、記憶回路等を設けることができる。
このとき、層５６２および層５６３は、Ｓｉトランジスタを有する層のスタック構造となる。また、層５６１にシリコンを光電変換層とするｐｎ接合型フォトダイオードを用いれば、すべてをＳｉデバイスで形成することができる。
図１９Ａは、図１８Ａに示す画素の断面の一例を説明する図である。層５６１は光電変換デバイス１０１として、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。層５６２はＳｉトランジスタを有し、図１９Ａでは、画素回路を構成するトランジスタ１０２、１０５を例示する。
光電変換デバイス１０１において、層５６５ａはｐ＋型領域、層５６５ｂはｎ型領域、層５６５ｃはｎ＋型領域とすることができる。また、層５６５ｂには、電源線と層５６５ｃとを接続するための領域５３９が設けられる。例えば、領域５３９はｐ＋型領域とすることができる。
図１９Ａに示すＳｉトランジスタはシリコン基板５４０にチャネル形成領域を有するフィン型であり、チャネル幅方向の断面（図１９Ａに示すＡ１－Ａ２断面）を図２０Ａに示す。Ｓｉトランジスタは、図２０Ｂに示すようにプレーナー型であってもよい。
または、図２０Ｃに示すように、シリコン薄膜の半導体層５４５を有するトランジスタであってもよい。半導体層５４５は、例えば、シリコン基板５４０上の絶縁層５４６上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ））とすることができる。
図１９Ａでは、層５６１が有する要素と層５６２が有する要素との電気的な接続を貼り合わせ技術で得る構成例を示している。
層５６１には、絶縁層５４２、導電層５３３および導電層５３４が設けられる。導電層５３３および導電層５３４は、絶縁層５４２に埋設された領域を有する。導電層５３３は、層５６５ａと電気的に接続される。導電層５３４は、領域５３９と電気的に接続される。また、絶縁層５４２、導電層５３３および導電層５３４の表面は、それぞれ高さが一致するように平坦化されている。
層５６２には、絶縁層５４１、導電層５３１および導電層５３２が設けられる。導電層５３１および導電層５３２は、絶縁層５４１に埋設された領域を有する。導電層５３１は、電源線と電気的に接続される。導電層５３１は、トランジスタ１０２のソースまたはドレインと電気的に接続される。また、絶縁層５４１、導電層５３１および導電層５３２の表面は、それぞれ高さが一致するように平坦化されている。
ここで、導電層５３１および導電層５３３は、主成分が同一の金属元素であることが好ましい。導電層５３２および導電層５３４は、主成分が同一の金属元素であることが好ましい。また、絶縁層５４１および絶縁層５４２は、同一の成分で構成されていることが好ましい。
例えば、導電層５３１、５３２、５３３、５３４には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層５４１、５４２には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
つまり、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層５４１および絶縁層５４２のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層５６１と層５６２の境を接合位置とする、貼り合わせを行うことができる。
当該貼り合わせによって、導電層５３１および導電層５３３の組み合わせと、導電層５３２および導電層５３４の組み合わせのそれぞれの電気的な接続を得ることができる。また、絶縁層５４１および絶縁層５４２の機械的な強度を有する接続を得ることができる。
金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
層５６１と、層５６２を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
図１９Ｂは、図１８Ａに示す画素の層５６１にセレン系材料を光電変換層とするｐｎ接合型フォトダイオードを用いた場合の断面図である。一方の電極として層５６６ａと、光電変換層として層５６６ｂ、５６６ｃと、他方の電極として層５６６ｄを有する。
この場合、層５６１は、層５６２上に直接形成することができる。層５６６ａは、トランジスタ１０２のソースまたはドレインと電気的に接続される。層５６６ｄは、導電層５３６を介して電源線と電気的に接続される。なお、層５６１に有機光導電膜を用いた場合もトランジスタとの接続形態は同様となる。
図２１Ａは、図１８Ｂに示す画素の断面の一例を説明する図である。層５６１は光電変換デバイス１０１として、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。層５６２はＳｉトランジスタを有し、図２１Ａでは、画素回路を構成するトランジスタ１０５、１０８を例示する。層５６３はＯＳトランジスタを有し、画素回路を構成するトランジスタ１０２、１０３を例示する。層５６１と層５６３とは、貼り合わせで電気的な接続を得る構成例を示している。
図２２ＡにＯＳトランジスタの詳細を示す。図２２Ａに示すＯＳトランジスタは、酸化物半導体層および導電層の積層上に絶縁層を設け、当該半導体層に達する開口部を設けることでソース電極７０５およびドレイン電極７０６を形成するセルフアライン型の構成である。
ＯＳトランジスタは、酸化物半導体層に形成されるチャネル形成領域、ソース領域７０３およびドレイン領域７０４のほか、ゲート電極７０１、ゲート絶縁膜７０２を有する構成とすることができる。当該開口部には少なくともゲート絶縁膜７０２およびゲート電極７０１が設けられる。当該開口部には、さらに酸化物半導体層７０７が設けられていてもよい。
ＯＳトランジスタは、図２２Ｂに示すように、ゲート電極７０１をマスクとして半導体層にソース領域およびドレイン領域を形成するセルフアライン型の構成としてもよい。
または、図２２Ｃに示すように、ソース電極７０５またはドレイン電極７０６とゲート電極７０１とが重なる領域を有するノンセルフアライン型のトップゲート型トランジスタであってもよい。
トランジスタ１０２，１０３はバックゲート５３５を有する構造を示しているが、バックゲートを有さない構造であってもよい。バックゲート５３５は、図２２Ｄに示すトランジスタのチャネル幅方向の断面図のように、対向して設けられるトランジスタのフロントゲートと電気的に接続してもよい。なお、図２２Ｄは図２２ＡのトランジスタＢ１－Ｂ２断面の例であるが、その他の構造のトランジスタも同様である。また、バックゲート５３５にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。
ＯＳトランジスタが形成される領域とＳｉトランジスタが形成される領域との間には、水素の拡散を防止する機能を有する絶縁層５４３が設けられる。トランジスタ１０５、１０８のチャネル形成領域近傍に設けられる絶縁層中の水素は、シリコンのダングリングボンドを終端する。一方、トランジスタ１０２、１０３のチャネル形成領域の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。
絶縁層５４３により、一方の層に水素を閉じ込めることでトランジスタ１０５、１０８の信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ１０２、１０３の信頼性も向上させることができる。
絶縁層５４３としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
図２１Ｂは、図１８Ｂに示す画素の層５６１にセレン系材料を光電変換層とするｐｎ接合型フォトダイオードを用いた場合の断面図である。層５６１は、層５６３上に直接形成することができる。層５６１、５６２、５６３の詳細は、前述の説明を参照できる。なお、層５６１に有機光導電膜を用いた場合もトランジスタとの接続形態は同様となる。
図２３は、図１８Ｂに示す画素について、図２１Ａとは異なる例を説明する図である。図２３に示す構成では、層５６１、層５６３および層５６２のすべてにＳｉデバイスが設けられ、それぞれが貼り合わせで接合された構成を有する。
層５６１は光電変換デバイス１０１として、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。
層５６３は、シリコン基板５４０に設けられたＳｉトランジスタを有する。図２３に例示するトランジスタ１０２、１０３は、画素回路の構成要素の一部である。
層５６２は、シリコン基板５５０に設けられたＳｉトランジスタを有する。図２３に例示するトランジスタ１４１、１４２は、画素回路と電気的に接続する回路の構成要素の一部である。
層５６３に設けられた絶縁層５４１には、導電層５３１ｂ、導電層５３２ｂおよび導電層５５４が埋設されている。導電層５３１ｂ、導電層５３２ｂおよび導電層５５４は、絶縁層５４１と高さが一致するように平坦化されている。
導電層５３１ｂは、導電層５３１ａと電気的に接続される。導電層５３１ａおよび導電層５３１ｂは、図１９Ａの構成における導電層５３１と同等の機能を有する。また、導電層５３１ａおよび導電層５３１ｂは、導電層５３１と同じ材料を用いて形成することができる。導電層５３１ｂは、層５６１が有する導電層５３３と貼り合わせによって電気的に接続される。
導電層５３２ｂは、導電層５３２ａと電気的に接続される。導電層５３２ａおよび導電層５３２ｂは、図１９Ａの構成における導電層５３２と同等の機能を有する。また、導電層５３２ａおよび導電層５３２ｂは、導電層５３２と同じ材料を用いて形成することができる。導電層５３２ｂは、層５６１が有する導電層５３４と貼り合わせによって電気的に接続される。
導電層５５４は、導電層５５１および導電層５５２と電気的に接続される。導電層５５２は、層５６３が有する画素回路と接続する配線と電気的に接続される。導電層５５１は、層５６２が有する回路と電気的に接続される。導電層５５４、導電層５５１および導電層５５２は、導電層５３１と同じ材料を用いて形成することができる。
導電層５５１はシリコン基板５４０および絶縁層５４８に埋設された領域を有し、絶縁層５４８と高さが一致するように平坦化されている。また、導電層５５１は、シリコン基板５４０と絶縁するため、絶縁層５６０で覆われた領域を有する。
導電層５５３は、層５６２に設けられた絶縁層５４７に埋設された領域を有し、絶縁層５４７と高さが一致するように平坦化されている。導電層５５３は、層５６２が有する回路と電気的に接続される。導電層５５３は、導電層５３１と同じ材料を用いて形成することができる。
層５６３が有する絶縁層５４８と、層５６２が有する絶縁層５４７の貼り合わせによって、層５６３と層５６２は機械的な強度を有するように接合される。また、層５６３が有する導電層５５１と、層５６２が有する導電層５５３の貼り合わせによって、層５６３と層５６２は、電気的に接続される。
なお、図２３においては、導電層５５４と、導電層５５３とは、シリコン基板５４０を貫通する導電層５５１を介して接続する構成について説明したが、これに限定されない。例えば、シリコン基板５４０を貫通する導電層５５１を設けずに、導電層５５４と、導電層５５３とを、シリコン基板５４０の外側で接続する構成としてもよい。
層５６２には、画素回路の駆動回路のほか、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの記憶回路、ニューラルネットワーク、通信回路などを設けてもよい。これらの回路を画素回路と重ねて配置することで遅延を緩和することができ、撮像、画像認識などを高速に行うことができる。
また、本発明の一態様の画素は、図２４Ａに示すように、層５６１、層５６３、層５６２および層５６４の積層構造を有していてもよい。図２４Ｂは、当該積層構造の一例を示す断面図である。
層５６１は光電変換デバイス１０１として、シリコンを光電変換層とするｐｎ接合型フォトダイオードを有する。層５６３および層５６２は、ＯＳトランジスタを有する。層５６４は、シリコン基板５９０に設けられたＳｉトランジスタ１４３、１４４を有する。
層５６３が有するＯＳトランジスタは、層５６１上に形成することができる。層５６３に設けられた絶縁層５７２には、トランジスタ１０２およびトランジスタ１０３と接続する導電層５３８が埋設されている。導電層５３８は、絶縁層５７２と高さが一致するように平坦化されている。
層５６２が有するＯＳトランジスタは、層５６４上に形成することができる。層５６２に設けられた絶縁層５７１には、トランジスタ１０５およびトランジスタ１０８と接続する導電層５３７が埋設されている。導電層５３７は、絶縁層５７１と高さが一致するように平坦化されている。
導電層５３７および導電層５３８は、導電層５３１と同じ材料を用いて形成することができる。絶縁層５７１および絶縁層５７２は、絶縁層５４１と同じ材料を用いて形成することができる。
層５６３が有する絶縁層５７２と、層５６２が有する絶縁層５７１の貼り合わせによって、層５６３と層５６２は機械的な強度を有するように接合される。また、層５６３が有する導電層５３８と、層５６２が有する導電層５３７の貼り合わせによって、層５６３と層５６２は、電気的に接続される。
図２４Ａ、図２４Ｂに示す構成は、４層（Ｓｉフォトダイオードを有する層＼ＯＳトランジスタを有する層＼ＯＳトランジスタを有する層＼Ｓｉトランジスタを有する層）の構成であるが、１回の貼り合わせ工程で形成することができる。ＯＳトランジスタは、デバイスが形成されたシリコン基板上に積層して形成することができるため、貼り合わせ工程を削減することができる。
なお、図２４Ｂでは、層５６２および層５６３の両方に画素回路が有するトランジスタを例示したが、これに限らず、一方に画素回路、他方に記憶回路などが設けられていてもよい。また、層５６４には、画素回路の駆動回路のほか、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの記憶回路、ニューラルネットワーク、通信回路、ＣＰＵなどを設けてもよい。
さらに、層５６４が有する回路の一部を層５６３に設けるＯＳトランジスタで構成してもよい。ＯＳトランジスタはオフ電流が極めて小さいため、データ保持部と接続されるトランジスタに用いることで回路のデータ保持機能を高めることができる。したがって、記憶回路のリフレッシュ動作の頻度を少なくすることができ、消費電力を低減させることができる。
また、ＯＳトランジスタを用いて、ノーマリーオフＣＰＵ（「Ｎｏｆｆ－ＣＰＵ」ともいう）を実現することができる。なお、Ｎｏｆｆ－ＣＰＵとは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタを含む集積回路である。
Ｎｏｆｆ－ＣＰＵは、Ｎｏｆｆ－ＣＰＵ内の動作不要な回路への電力供給を停止し、当該回路を待機状態にすることができる。電力供給が停止され、待機状態になった回路では電力が消費されない。よって、Ｎｏｆｆ－ＣＰＵは、電力使用量を最小限にすることができる。また、Ｎｏｆｆ－ＣＰＵは、電力供給が停止されても設定条件などの動作に必要な情報を長期間保持することができる。待機状態からの復帰は当該回路への電力供給を再開するだけでよく、設定条件などの再書き込みが不要である。すなわち、待機状態からの高速復帰が可能である。このように、Ｎｏｆｆ－ＣＰＵは、動作速度を大きく落とすことなく消費電力を低減できる。
図２５Ａは、本発明の一態様の撮像装置の画素にカラーフィルタ等を付加した例を示す斜視図である。当該斜視図では、複数の画素の断面もあわせて図示している。光電変換デバイス１０１が形成される層５６１上には、絶縁層５８０が形成される。絶縁層５８０は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層してもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層してもよい。
絶縁層５８０上には、遮光層５８１が形成されてもよい。遮光層５８１は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層５８１には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
絶縁層５８０および遮光層５８１上には、平坦化膜として有機樹脂層５８２を設けることができる。また、画素別にカラーフィルタ５８３（カラーフィルタ５８３ａ、５８３ｂ、５８３ｃ）が形成される。例えば、カラーフィルタ５８３ａ、５８３ｂ、５８３ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ５８３上には、可視光に対して透光性を有する絶縁層５８６などを設けることができる。
また、図２５Ｂに示すように、カラーフィルタ５８３の代わりに光学変換層５８５を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
例えば、光学変換層５８５に可視光線の波長以下の光を遮るフィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層５８５に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層５８５に可視光線の波長以上の光を遮るフィルタを用いれば、紫外線撮像装置とすることができる。
また、光学変換層５８５にシンチレータを用いれば、Ｘ線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換デバイス１０１で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂やセラミクスに分散させたものを用いることができる。
なお、セレン系材料を用いた光電変換デバイス１０１においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
また、図２５Ｃに示すように、カラーフィルタ５８３上にマイクロレンズアレイ５８４を設けてもよい。マイクロレンズアレイ５８４が有する個々のレンズを通る光が直下のカラーフィルタ５８３を通り、光電変換デバイス１０１に照射されるようになる。また、図２５Ｂに示す光学変換層５８５上にマイクロレンズアレイ５８４を設けてもよい。
以下では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、上記撮像装置の構成を用いることができる。
図２６Ａ１は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ４５０（図２６Ａ３参照）を固定するパッケージ基板４１０、カバーガラス４２０および両者を接着する接着剤４３０等を有する。
図２６Ａ２は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ４４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）などを有していてもよい。
図２６Ａ３は、カバーガラス４２０および接着剤４３０の一部を省いて図示したパッケージの斜視図である。パッケージ基板４１０上には電極パッド４６０が形成され、電極パッド４６０およびバンプ４４０はスルーホールを介して電気的に接続されている。電極パッド４６０は、イメージセンサチップ４５０とワイヤ４７０によって電気的に接続されている。
また、図２６Ｂ１は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ４５１を固定するパッケージ基板４１１、レンズカバー４２１、およびレンズ４３５等を有する。また、パッケージ基板４１１およびイメージセンサチップ４５１（図２６Ｂ３参照）の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ４９０（図２６Ｂ３参照）も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。
図２６Ｂ２は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板４１１の下面および側面には、実装用のランド４４１が設けられたＱＦＮ（Ｑｕａｄ ｆｌａｔ ｎｏ－ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）や前述したＢＧＡが設けられていてもよい。
図２６Ｂ３は、レンズカバー４２１およびレンズ４３５の一部を省いて図示したモジュールの斜視図である。ランド４４１は電極パッド４６１と電気的に接続され、電極パッド４６１はイメージセンサチップ４５１またはＩＣチップ４９０とワイヤ４７１によって電気的に接続されている。
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
本実施の形態は、他の実施の形態または実施例の記載と適宜組み合わせることができる。
（実施の形態３）
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２７Ａ乃至図２７Ｆに示す。
図２７Ａは携帯電話機の一例であり、筐体９８１、表示部９８２、操作ボタン９８３、外部接続ポート９８４、スピーカ９８５、マイク９８６、カメラ９８７等を有する。当該携帯電話機は、表示部９８２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９８２に触れることで行うことができる。当該携帯電話機における画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
図２７Ｂは携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。また、カメラ９１９で取得した画像から文字等を認識し、スピーカ９１３で当該文字を音声出力することができる。当該携帯データ端末における画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
図２７Ｃは監視カメラであり、支持台９５１、カメラユニット９５２、保護カバー９５３等を有する。カメラユニット９５２には回転機構などが設けられ、天井に設置することで全周囲の撮像が可能となる。当該カメラユニットにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
図２７Ｄはビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６、スピーカ９７７、マイク９７８等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
図２７Ｅはデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
図２７Ｆは腕時計型の情報端末であり、表示部９３２、筐体兼リストバンド９３３、カメラ９３９等を有する。表示部９３２は、情報端末の操作を行うためのタッチパネルを備える。表示部９３２および筐体兼リストバンド９３３は可撓性を有し、身体への装着性が優れている。当該情報端末における画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
本実施の形態は、他の実施の形態または実施例の記載と適宜組み合わせることができる。
本実施例では、実施の形態１で説明した本発明の一態様の構成を有する撮像装置を試作し、撮像装置内で画像処理を行った結果について説明する。
試作した撮像装置のブロック図を図２８に示す。撮像装置の要素（画素、ロードライバ、ＣＤＳ回路、Ｉ－Ｖコンバータ、カラムセレクタなど）を構成するトランジスタにはＯＳトランジスタを用いた。カラムセレクタは、アナログ出力ＡＯＵＴ［１５：０］を有する。
当該撮像装置におけるアナログ積和演算の原理を図２９、図３０Ａ、図３０Ｂを用いて説明する。画素のトランジスタＴｒ１がＯＮのとき、トランジスタＴｒ２のドレイン電流は飽和領域の条件を満たすとし、Ｉｄ＝β（Ｖｇｓ－Ｖｔｈ）２／２であるとする。また、Ｉ－ＶコンバータのトランジスタＴｒ５には定電圧ＶＢＩＡＳが供給され、読み出し線ＷＸの電圧にかかわらず一定の抵抗値Ｒであるとする。フォトダイオードＰＤの光電荷を転送することにより各画素の電荷蓄積部ＦＤに生じる電圧変動量をＸｉ、配線Ｗ［８：０］から供給されるフィルタデータの電圧をＷｉとする。
図３０Ａ、図３０Ｂは、撮像装置の動作を説明するタイミングチャートである。ＴＸは、画素が有するトランジスタＴｒ４のゲートと接続される配線ＴＸに供給される電圧である。ＲＳは、画素が有するトランジスタＴｒ３のゲートと接続される配線ＲＳに供給される電圧である。ＳＥは、画素が有するトランジスタＴｒ１のゲートと接続される配線ＳＥに供給される電圧である。ＣＬは、ＣＤＳ回路が有するトランジスタＴｒ６のゲートに接続される配線ＣＬに供給される電圧である。Ｗは、フィルタデータを供給する配線Ｗの電圧である。ＦＤは、画素の電荷蓄積部ＦＤの電圧である。ＷＸは、読み出し線として機能する配線ＷＸの電圧である。ＣＤＳＯＵＴは、ＣＤＳ回路の出力配線ＣＤＳＯＵＴから出力される電圧である。
図３０Ａに従った動作では、画素の電荷蓄積部ＦＤを電位ＶＲＳにリセットした直後にフィルタデータＷｉを与える場合と、ブランクフィルタデータ（すべて０Ｖのフィルタデータ）を与える場合の２条件に対応した読み出し電圧を得ることができる。これら２つの電圧の差分をＣＤＳ回路で生成すると、電圧Ｖ１が得られる。
ここで、図３０Ａに示される電圧Ｖａ１は、Ｖａ１＝ＶＩＶ－Σｉβ（ＶＲＳ＋Ｗｉ－Ｖｔｈ）２Ｒ／６で表すことができる。また、電圧Ｖｂ１は、Ｖｂ１＝ＶＩＶ－Σｉβ（ＶＲＳ－Ｖｔｈ）２Ｒ／６で表すことができる。また、電圧Ｖ１は、Ｖ１＝ＶＣＬ＋Ｖｂ１－Ｖａ１＝ＶＣＬ＋Σｉβ（２（ＶＲＳ－Ｖｔｈ）Ｗｉ＋Ｗｉ ２）Ｒ／６で表すことができる。なお、ＶＩＶは、Ｉ－ＶコンバータのトランジスタＴｒ５に供給される電圧である。βは定数である。ＶＣＬは、ＣＤＳ回路のトランジスタＴｒ６に供給される電圧である。Ｖｔｈは、トランジスタＴｒ２のしきい値電圧である。
一方、図３０Ｂに従った動作では、電荷蓄積部ＦＤをリセットし、光電荷を電荷蓄積部ＦＤに転送した後において同様の処理を行うことで電圧Ｖ２が得られる。
ここで、図３０Ｂに示される電圧Ｖａ２は、Ｖａ２＝ＶＩＶ－Σｉβ（ＶＲＳ＋Ｘｉ＋Ｗｉ－Ｖｔｈ）２Ｒ／６で表すことができる。また、電圧Ｖｂ２は、Ｖｂ２＝ＶＩＶ－Σｉβ（ＶＲＳ＋Ｘｉ－Ｖｔｈ）２Ｒ／６で表すことができる。また、電圧Ｖ２は、Ｖ２＝ＶＣＬ＋Ｖｂ２－Ｖａ２＝ＶＣＬ＋Σｉβ（２（ＶＲＳ＋Ｘｉ－Ｖｔｈ）Ｗｉ＋Ｗｉ ２）Ｒ／６で表すことができる。
得られた２つの電圧（Ｖ１、Ｖ２）について外部回路で差分を計算すると、Ｖ２－Ｖ１＝ΣｉβＸｉＷｉＲ／３という電圧が得られる。このようにして、撮像データとフィルタデータとの積和演算を行うことができる。
上記のアナログ積和演算を利用して、図３０に示す撮像装置で撮像データの取得とフィルタデータの畳み込み演算を行う動作を図３１Ａのタイミングチャートを用いて説明する。なお、図３１Ｂは、４つのユニット（１ユニットは３×３の画素）上における３×３のフィルタのポジションを説明する図である。
全画素の電荷蓄積部ＦＤをリセットした後において、積和演算の対象になる３ｘ３画素の選択をロードライバと配線ＳＹから供給されるスイッチ制御信号電位により行う。ロードライバは、一度に隣接する３行分の配線ＳＥに選択信号電位を供給し、配線ＳＹから供給されるスイッチ制御信号電位により、すべての配線ＷＸに対して、隣接する３列をショートさせる。
これにより、８０組の３ｘ３画素が一度に選択され、８０種類の電圧がＣＤＳ回路に入力される。なお、ＣＤＳ回路に入力される読み出し線は２４０本あるが、配線ＳＹから供給されるスイッチ制御信号電位によるショートで隣接する３本は同じ電圧となる。
このとき、フィルタデータＷｉを与え、ＣＤＳ回路をリセットし、続けてブランクフィルタデータを与えると、ＣＤＳ回路において前述の電圧Ｖ１に相当する８０種類の電圧が生成される。ロードライバと配線ＳＹから供給されるスイッチ制御信号電位による３ｘ３画素の選択を順次シフトさせつつ、生成される８０種類の電圧Ｖ１を順次外部に読み出す。
次に、画素をリセットしてから撮像動作を行ったのち、上記と同様の動作を行うことで前述の電圧Ｖ２に相当する電圧を外部に読み出す。最後に、外部回路において、読み出したすべてのＶ１とＶ２との差を計算することで、シフト動作における全ての組み合わせに対する積和演算、すなわち畳み込み演算を行うことができる。
なお、撮像装置は、通常の撮像動作も行うことができる。そのためには、Ｉ－Ｖコンバータのトランジスタがソースフォロワのバイアストランジスタとして機能するように電圧ＶＩＶ、電圧ＶＢＩＡＳを調整し、ロードライバが配線ＳＥを１行ずつ順次アクティブにするよう駆動すればよい。これらは、通常の撮像装置に別の素子を追加することなく、畳み込み演算機能を追加できることを意味し、撮像装置の実装面積的にも有利といえる。
上記撮像装置は、チャネル長が０．５μｍのＯＳトランジスタを用いて試作した。図３２は、ＯＳトランジスタの構造を説明する図である。ＯＳトランジスタは、ダブルゲート構造であり、半導体層（ＣＡＡＣ－ＩＧＺＯ）６０１、ゲート絶縁膜６０２、ゲート電極６０３、ソース電極またはドレイン電極６０４、バッファ層６０５、バックゲート側のゲート絶縁膜６０６、バックゲート側のゲート電極６０７を有する。図３３は、当該ＯＳトランジスタ（Ｗ／Ｌ＝０．５μｍ／０．５μｍ）のＩｄ－Ｖｄ特性（Ｖｇ＝１、３、５、７Ｖ）である。
図３４に試作した撮像装置の上面写真を示す。また、表１に仕様を示す。
Figure 0007528064000001
光電変換デバイスＰＤに用いる光電変換層としては、ＯＳトランジスタプロセスとの親和性がよい結晶性セレンを用いた。図３５は、結晶性セレンを用いた光電変換デバイスの光電流特性である。
画素をリセットする電圧ＶＲＳを変化させることで、光電荷による光電変換デバイスＰＤの電圧変動量Ｘを模して、複数の電圧変動量（Ｘ）に対してフィルタデータ（Ｗ）をスイープし、乗算特性を測定した。図３６Ａは積和演算の理論値および測定値結果を示しており、図３６Ｂは積分非線形性を示している。評価対象は１組の３ｘ３画素であり、すべての画素に対して電圧変動量（Ｘ）およびフィルタデータ（Ｗ）の電圧値は同一とした。Ｘ≦０．５Ｖの電圧範囲で、４ｂｉｔ精度の乗算特性が得られることが確認できた。
次に、自然画像を撮像し、２種類のフィルタデータとの畳み込み演算を行うことで、画像の特徴量を抽出した。図３７は、演算の対象とした画像であり、シマウマの写真画像である。図３８Ａは、横ストライプを抽出するためのフィルタデータであり、図３８Ｂは当該フィルタデータにより抽出された画像である。また、図３９Ａは、縦ストライプを抽出するためのフィルタデータであり、図３９Ｂは当該フィルタデータにより抽出された画像である。
横ストライプまたは縦ストライプのフィルタデータとの畳み込み演算を行うことで、シマウマの体表模様の横方向成分または縦方向成分がそれぞれ抽出できることがわかった。
次に、図３８Ａの横ストライプを抽出するためのフィルタを用い、図４０Ａに示す１本の直線を境界として白黒に塗り分けられた画像を回転させたときの特徴量抽出特性を評価した。図４０Ｂは特徴量の求め方を説明する図である。特徴量は、境界上の回転中心において、縦方向に隣接する２画素を中心とする３ｘ３画素の積和演算結果の差と定義した。
図４０Ｃは、特徴量抽出の理論値と測定値の結果を示す図である。規格化した特徴量と、回転角度との関係性から、０°のときに最もはっきりと抽出され、４０°程度まで抽出できていることが確認できた。以上により、本発明の撮像装置における畳み込み演算が実証することができた。
本実施例は、他の実施の形態と適宜組み合わせることができる。
近年、ＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）システムを利用する様々な研究が多くなされている。乗用車などの自動運転に利用するため、画像中の物体と背景とを別々に抽出し、物体の動きを検出する動態認識の実用化が望まれている。
本実施例では、実施の形態１に示した撮像装置を物体認識に用いるため、画像中の物体と背景とを別々に抽出する実験を行った一例を示す。
図４１Ａは、実験に用いた表示装置、撮像装置８００および撮像装置８００の撮像データが入力される１台のＰＣ（ノート型パーソナルコンピュータ）８１０が配置されている写真図である。
図４１Ａでは、表示装置の表示面に映像として映した画像を撮像装置８００で読み取った後、セグメンテーションモジュールによって、画像中の物体を検出した結果をモノクロ画像として表示している。図４１Ａでは、物体を白、背景を黒として出力された結果を１台のＰＣ８１０の表示画面の一部（画面左側）に示している。
セグメンテーションモジュールは、画像解析における使用のための複数の画像セグメントを生成するソフトウェアを含む。本実施例では、画像処理および畳み込みニューラルネットワークの一種であるＵ－ｎｅｔを用いて、学習させた内容を基にセグメンテーションを行うことが可能な１台のＰＣ８１０を用いている。
なお、セグメンテーションとは、入力画像の各画素が何の物体を示しているかを識別する処理のことを指す。セマンティックセグメンテーションとも呼ばれる。
また、図４１Ｂは、データが処理される様子を示す模式図である。
最初の画像８０１は、模式的に示した撮像データであり、その次に撮像装置８００で得られた複数のマップ情報８０２を示している。撮像装置８００は、画素内で特徴量を抽出、いわゆる畳み込みができ、複数のマップ情報８０２を得ることができる。すなわち、Ｕ－ｎｅｔの１層目の畳み込みの計算が行われたことになる。
また、マップ情報８０２を用いて、Ｕ－ｎｅｔの２層目以降の計算をＰＣ８１０で行う。その結果、Ｕ－ｎｅｔの出力として、各画素が何の物体を示しているかの確率が出力される。本実施例では、背景である確率が一番高い画素には黒、そうでない画素には白で画像を生成している。すなわち、入力画像中の物体の領域８０３ａを白、背景の領域８０３ｂを黒として、ＰＣ８１０の画面に出力された画像データを得ている。
このように、撮像装置とセグメンテーションモジュールを用いることによって、撮像したデータから背景の領域と、物体の領域とを識別することができた。実施の形態１に示した撮像装置は、画素内で特徴量を抽出でき、複数のマップ情報を得るため、従来と比べて演算処理が少なくでき、短時間で結果を得ることができる。
ＣＮＮモデルでは大量の畳み込み（Ｃｏｎｖｏｌｕｔｉｏｎ）処理が必要になる。畳み込み処理は積和演算を使用するため、省電力な積和演算回路を構成できるＬＳＩチップ、特に酸化物半導体材料を用いるトランジスタを用いたＩＣチップ（例えばＮｏｆｆＣＰＵ）にとってはメリットの大きいモデルとなる。例えば、ＡＩシステムを組み込んだＩＣ（推論チップとも呼ぶ）を用いることが好ましい。
本実施例に示したセグメンテーションは、乗用車などの自動運転に応用することができる。
本実施例は、他の実施の形態と適宜組み合わせることができる。
１００：画素、１００ａ：画素、１００ｂ：画素、１００ｃ：画素、１００ｄ：画素、１００ｅ：画素、１００ｆ：画素、１００ｇ：画素、１００ｈ：画素、１００ｉ：画素、１００ｊ：画素、１０１：光電変換デバイス、１０２：トランジスタ、１０３：トランジスタ、１０４：キャパシタ、１０５：トランジスタ、１０６：トランジスタ、１０７：トランジスタ、１０８：トランジスタ、１０９：トランジスタ、１１１：配線、１１２：配線、１１２＿１：配線、１１２＿２：配線、１１３：配線、１１３＿１：配線、１１３＿２：配線、１１３ａ：配線、１１３ｂ：配線、１１４：配線、１１５：配線、１１６：配線、１１７：配線、１１８：配線、１２２：配線、１２２＿ｎ：配線、１２２＿ｎ－１：配線、１２２＿ｎ－２：配線、１２２＿１：配線、１２２＿２：配線、１２３：配線、１２３＿ｎ：配線、１２３＿ｎ－２：配線、１３１：トランジスタ、１３２：トランジスタ、１４１：トランジスタ、１４２：トランジスタ、１６１：トランジスタ、１６２：トランジスタ、１６３：キャパシタ、１７０：回路、２００：画素ブロック、２００ａ：画素ブロック、２００ｂ：画素ブロック、２００ｃ：画素ブロック、２００ｄ：画素ブロック、２００ｅ：画素ブロック、２００ｆ：画素ブロック、２０１：回路、２０１ａ：回路、２０１ｂ：回路、２０２：キャパシタ、２０３：トランジスタ、２０４：トランジスタ、２０５：トランジスタ、２０６：トランジスタ、２０７：抵抗、２１１：配線、２１２：配線、２１３：配線、２１５：配線、２１６：配線、２１７：配線、２１８：配線、２１９：配線、３００：画素アレイ、３０１：回路、３０２：回路、３０３：回路、３０４：回路、３０５：回路、３１１：配線、３１１＿１：配線、３１１＿２：配線、３２０：メモリセル、３２５：参照メモリセル、３３０：回路、３４０：回路、３５０：回路、３６０：回路、３７０：回路、４１０：パッケージ基板、４１１：パッケージ基板、４２０：カバーガラス、４２１：レンズカバー、４３０：接着剤、４３５：レンズ、４４０：バンプ、４４１：ランド、４５０：イメージセンサチップ、４５１：イメージセンサチップ、４６０：電極パッド、４６１：電極パッド、４７０：ワイヤ、４７１：ワイヤ、４９０：ＩＣチップ、５３１：導電層、５３１ａ：導電層、５３１ｂ：導電層、５３２：導電層、５３２ａ：導電層、５３２ｂ：導電層、５３３：導電層、５３４：導電層、５３５：バックゲート、５３６：導電層、５３７：導電層、５３８：導電層、５４０：シリコン基板、５４１：絶縁層、５４２：絶縁層、５４３：絶縁層、５４５：半導体層、５４６：絶縁層、５４７：絶縁層、５４８：絶縁層、５５０：シリコン基板、５５１：導電層、５５２：導電層、５５３：導電層、５５４：導電層、５６０：絶縁層、５６１：層、５６２：層、５６３：層、５６４：層、５６５ａ：層、５６５ｂ：層、５６５ｃ：層、５６６ａ：層、５６６ｂ：層、５６６ｃ：層、５６６ｄ：層、５６７ａ：層、５６７ｂ：層、５６７ｃ：層、５６７ｄ：層、５６７ｅ：層、５７１：絶縁層、５７２：絶縁層、５８０：絶縁層、５８１：遮光層、５８２：有機樹脂層、５８３：カラーフィルタ、５８３ａ：カラーフィルタ、５８３ｂ：カラーフィルタ、５８３ｃ：カラーフィルタ、５８４：マイクロレンズアレイ、５８５：光学変換層、５８６：絶縁層、５９０：シリコン基板、６０２：ゲート絶縁膜、６０３：ゲート電極、６０４：ドレイン電極、６０５：バッファ層、６０６：ゲート絶縁膜、６０７：ゲート電極、７０１：ゲート電極、７０２：ゲート絶縁膜、７０３：ソース領域、７０４：ドレイン領域、７０５：ソース電極、７０６：ドレイン電極、７０７：酸化物半導体層、８００：撮像装置、８０１：画像、８０２：マップ情報、８０３ａ：物体の領域、８０３ｂ：背景の領域、８１０：ＰＣ、９１１：筐体、９１２：表示部、９１３：スピーカ、９１９：カメラ、９３２：表示部、９３３：筐体兼リストバンド、９３９：カメラ、９５１：支持台、９５２：カメラユニット、９５３：保護カバー、９６１：筐体、９６２：シャッターボタン、９６３：マイク、９６５：レンズ、９６７：発光部、９７１：筐体、９７２：筐体、９７３：表示部、９７４：操作キー、９７５：レンズ、９７６：接続部、９７７：スピーカ、９７８：マイク、９８１：筐体、９８２：表示部、９８３：操作ボタン、９８４：外部接続ポート、９８５：スピーカ、９８６：マイク、９８７：カメラ

Claims (11)

  1. 画素ブロックと、第１の回路と、第２の回路と、を有する撮像装置であって、
    前記画素ブロックは、マトリクス状に配置された複数の画素を有し、
    前記複数の画素と前記第２の回路とは電気的に接続され、
    前記第１の回路は、１つの行に配置された前記複数の画素を選択する機能を有し、
    前記第１の回路は、連続する複数の行に配置された前記複数の画素を選択する機能を有し、
    前記画素は、第１のデータを生成する機能を有し、
    前記画素は、前記第１のデータに任意の電位を加算して第２のデータを生成する機能を有し、
    前記第２の回路は、前記複数の画素のそれぞれが生成する前記第１のデータの和に相当する第３のデータを生成する機能を有し、
    前記第２の回路は、前記第３のデータに前記複数の画素のそれぞれが生成する前記第２のデータの和に相当する電位を加算して第４のデータを生成する機能を有し、
    前記第１の回路は、第１の論理回路と、第２の論理回路と、第１２のトランジスタと、第１３のトランジスタと、第１４のトランジスタと、第１５のトランジスタと、を有するシフトレジスタ回路であり、
    前記第１の論理回路の出力端子は、前記第１２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２の論理回路の出力端子は、前記第１３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１２のトランジスタのソースまたはドレインの他方は、前記第１４のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１４のトランジスタのソースまたはドレインの他方は、前記第１３のトランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第１２のトランジスタのソースまたはドレインの他方は、前記第１５のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１５のトランジスタのソースまたはドレインの他方は、電源線と電気的に接続される撮像装置。
  2. 画素ブロックと、第１の回路と、第２の回路と、を有する撮像装置であって、
    前記画素ブロックは、マトリクス状に配置された複数の画素を有し、
    前記複数の画素と前記第２の回路とは電気的に接続され、
    前記第１の回路は、１つの行に配置された前記複数の画素を選択する機能を有し、
    前記第１の回路は、連続する複数の行に配置された前記複数の画素を選択する機能を有し、
    前記画素は、第１のデータを生成する機能を有し、
    前記画素は、前記第１のデータに任意の電位を加算して第２のデータを生成する機能を有し、
    前記第２の回路は、前記複数の画素のそれぞれが生成する前記第１のデータの和に相当する第３のデータを生成する機能を有し、
    前記第２の回路は、前記第３のデータに前記複数の画素のそれぞれが生成する前記第２のデータの和に相当する電位を加算して第４のデータを生成する機能を有し、
    前記画素は、光電変換デバイスと、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第１のキャパシタと、を有し、
    前記光電変換デバイスの一方の電極は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのゲートは、前記第１のキャパシタの一方の電極と電気的に接続され、
    前記第１のキャパシタの他方の電極は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、前記第５のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの他方は、前記第２の回路と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第１の回路と電気的に接続され、
    前記第１の回路は、第１の論理回路と、第２の論理回路と、第１２のトランジスタと、第１３のトランジスタと、第１４のトランジスタと、第１５のトランジスタと、を有するシフトレジスタ回路であり、
    前記第１の論理回路の出力端子は、前記第１２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２の論理回路の出力端子は、前記第１３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１２のトランジスタのソースまたはドレインの他方は、前記第１４のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１４のトランジスタのソースまたはドレインの他方は、前記第１３のトランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第１２のトランジスタのソースまたはドレインの他方は、前記第１５のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１５のトランジスタのソースまたはドレインの他方は、電源線と電気的に接続される撮像装置。
  3. 画素ブロックと、第１の回路と、第２の回路と、を有する撮像装置であって、
    前記画素ブロックは、マトリクス状に配置された複数の画素を有し、
    前記複数の画素と前記第２の回路とは電気的に接続され、
    前記第１の回路は、１つの行に配置された前記複数の画素を選択する機能を有し、
    前記第１の回路は、連続する複数の行に配置された前記複数の画素を選択する機能を有し、
    前記画素は、第１のデータを生成する機能を有し、
    前記画素は、前記第１のデータに任意の電位を加算して第２のデータを生成する機能を有し、
    前記第２の回路は、前記複数の画素のそれぞれが生成する前記第１のデータの和に相当する第３のデータを生成する機能を有し、
    前記第２の回路は、前記第３のデータに前記複数の画素のそれぞれが生成する前記第２のデータの和に相当する電位を加算して第４のデータを生成する機能を有し、
    前記第２の回路は、第６のトランジスタと、第７のトランジスタと、第８のトランジスタと、第９のトランジスタと、第２のキャパシタと、抵抗と、を有し、
    前記第２のキャパシタの一方の電極は、前記複数の画素と電気的に接続され、
    前記第２のキャパシタの一方の電極は、前記抵抗と電気的に接続され、
    前記第２のキャパシタの他方の電極は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの一方は、前記第７のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソースまたはドレインの一方は、前記第８のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第８のトランジスタのソースまたはドレインの一方は、前記第９のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１の回路は、第１の論理回路と、第２の論理回路と、第１２のトランジスタと、第１３のトランジスタと、第１４のトランジスタと、第１５のトランジスタと、を有するシフトレジスタ回路であり、
    前記第１の論理回路の出力端子は、前記第１２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２の論理回路の出力端子は、前記第１３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１２のトランジスタのソースまたはドレインの他方は、前記第１４のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１４のトランジスタのソースまたはドレインの他方は、前記第１３のトランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第１２のトランジスタのソースまたはドレインの他方は、前記第１５のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１５のトランジスタのソースまたはドレインの他方は、電源線と電気的に接続される撮像装置。
  4. 画素ブロックと、第１の回路と、第２の回路と、を有する撮像装置であって、
    前記画素ブロックは、マトリクス状に配置された複数の画素を有し、
    前記複数の画素と前記第２の回路とは電気的に接続され、
    前記第１の回路は、１つの行に配置された前記複数の画素を選択する機能を有し、
    前記第１の回路は、連続する複数の行に配置された前記複数の画素を選択する機能を有し、
    前記画素は、第１のデータを生成する機能を有し、
    前記画素は、前記第１のデータに任意の電位を加算して第２のデータを生成する機能を有し、
    前記第２の回路は、前記複数の画素のそれぞれが生成する前記第１のデータの和に相当する第３のデータを生成する機能を有し、
    前記第２の回路は、前記第３のデータに前記複数の画素のそれぞれが生成する前記第２のデータの和に相当する電位を加算して第４のデータを生成する機能を有し、
    前記画素は、光電変換デバイスと、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第１のキャパシタと、を有し、
    前記光電変換デバイスの一方の電極は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのゲートは、前記第１のキャパシタの一方の電極と電気的に接続され、
    前記第１のキャパシタの他方の電極は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、前記第５のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの他方は、前記第２の回路と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第１の回路と電気的に接続され、
    前記第２の回路は、第６のトランジスタと、第７のトランジスタと、第８のトランジスタと、第９のトランジスタと、第２のキャパシタと、抵抗と、を有し、
    前記第２のキャパシタの一方の電極は、前記複数の画素と電気的に接続され、
    前記第２のキャパシタの一方の電極は、前記抵抗と電気的に接続され、
    前記第２のキャパシタの他方の電極は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの一方は、前記第７のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソースまたはドレインの一方は、前記第８のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第８のトランジスタのソースまたはドレインの一方は、前記第９のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１の回路は、第１の論理回路と、第２の論理回路と、第１２のトランジスタと、第１３のトランジスタと、第１４のトランジスタと、第１５のトランジスタと、を有するシフトレジスタ回路であり、
    前記第１の論理回路の出力端子は、前記第１２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２の論理回路の出力端子は、前記第１３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１２のトランジスタのソースまたはドレインの他方は、前記第１４のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１４のトランジスタのソースまたはドレインの他方は、前記第１３のトランジスタのソースまたはドレインの他方と電気的に接続され、
    前記第１２のトランジスタのソースまたはドレインの他方は、前記第１５のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１５のトランジスタのソースまたはドレインの他方は、電源線と電気的に接続される撮像装置。
  5. 請求項２または４において、
    さらに第３の回路を有し、
    前記画素は、さらに第１０のトランジスタと、第１１のトランジスタと、を有し、
    前記第３の回路は、前記第２の回路と同等の構成および機能を有し、
    前記第１０のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのソースまたはドレインの一方は、前記第１１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１１のトランジスタのソースまたはドレインの他方は、前記第３の回路と電気的に接続され、
    前記第１１のトランジスタのゲートは、前記第１の回路と電気的に接続されている撮像装置。
  6. 請求項１乃至５のいずれか一項において、
    前記画素ブロックおよび前記第１の回路が有するトランジスタは、チャネル形成領域に金属酸化物を有し、前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆの一つまたは複数）と、を有する撮像装置。
  7. 請求項１乃至５のいずれか一項において、
    前記画素ブロック、前記第１の回路および前記第２の回路が有するトランジスタは、チャネル形成領域にシリコンを有する撮像装置。
  8. 請求項２、４、５のいずれか一項において、
    前記光電変換デバイスは、第１の層に設けられ、
    前記画素ブロックおよび前記第１の回路が有するトランジスタは、第２の層に設けられ、
    前記第２の回路が有するトランジスタは、第３の層に設けられ、
    前記第２の層は、前記第１の層と前記第３の層との間に設けられ、
    前記第１の層乃至前記第３の層は、互いに重なる領域を有し、
    前記第１の層と前記第２の層、または前記第２の層と前記第３の層の少なくとも一方は、貼り合わせ工程で接合されている撮像装置。
  9. 請求項８において、
    さらに第４の層を有し、
    前記第４の層は、前記第３の層が有する回路の構成要素であるトランジスタを有し、
    前記第４の層は、前記第２の層と前記第３の層との間に設けられ、
    前記第１の層乃至前記第４の層は、互いに重なる領域を有し、
    前記第２の層と前記第４の層は、貼り合わせ工程で接合されている撮像装置。
  10. 請求項９において、
    前記第４の層が有するトランジスタは、チャネル形成領域に金属酸化物を有し、前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆの一つまたは複数）と、を有する撮像装置。
  11. 請求項１乃至１０のいずれか一項に記載の撮像装置と、表示装置と、を有する電子機器。
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