JP7529946B2 - 整流回路、整流回路の制御方法 - Google Patents

Description

本発明は、交流を直流に変換する整流回路の構成とその制御に係り、特に、複数のＭＯＳＦＥＴを多段接続して構成する整流回路に適用して有効な技術に関する。

一般的な整流回路では、交流を直流に整流するために、ダイオードやＭＯＳＦＥＴの同期整流が使用されている。ダイオードを用いた整流はダイオードの内蔵ポテンシャルによる電圧降下があるため損失が大きいという問題がある。これに対し、ＭＯＳＦＥＴの同期整流は、ＭＯＳＦＥＴの内蔵ポテンシャルがなく０Ｖから順方向電流が立ち上がるため損失が低い。したがって、より低損失に整流するために、主にＭＯＳＦＥＴの同期整流が用いられている。

一方、複数のＭＯＳＦＥＴを多段接続して整流回路を構成することで、複数のＭＯＳＦＥＴの各耐圧の合計と等しい耐圧を持つ単体のＭＯＳＦＥＴと比較して、オン抵抗の合計値とコストの合計値は共に削減できることが知られている。したがって、整流時の損失をより低減するために、複数のＭＯＳＦＥＴを多段接続した回路構成の整流回路の開発が進められている。

本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には、オルタネータに用いられる低損失な整流回路として、制御回路とＭＯＳＦＥＴを１つのパッケージに搭載したものが記載されている。

この整流回路は、主に比較回路と駆動回路、これらに電源を供給するコンデンサ、ＭＯＳＦＥＴから構成されている。電流がＭＯＳＦＥＴの寄生ダイオードを流れると、ＭＯＳＦＥＴのドレインとソースとに接続された比較回路がＭＯＳＦＥＴの寄生ダイオードの順方向電圧を検出し、駆動回路に信号が入力され、ＭＯＳＦＥＴがターンオンする。コンデンサはＭＯＳＦＥＴのドレイン－ソース間に接続されていて、ＭＯＳＦＥＴがオフしているときに、比較回路と駆動回路に電源を供給するために必要な電力を充電する。

また、特許文献２には、複数のＭＯＳＦＥＴを多段接続した構成の整流回路が示されている。この整流回路は、主に、多段接続された複数のＭＯＳＦＥＴと、複数のＭＯＳＦＥＴのオン・オフを制御する信号をそれぞれ生成する複数の駆動回路と比較回路、複数の駆動回路と比較回路に電源を供給する複数の昇圧回路から構成される。複数の比較回路が複数のＭＯＳＦＥＴの各ドレイン－ソース電圧をそれぞれ独立して検出し、複数のＭＯＳＦＥＴのオン・オフのタイミングをそれぞれ独立して制御する。

特開２０１５－１１６０５３号公報 特開２００９－１９４７９１号公報

上記特許文献１では、１つのＭＯＳＦＥＴに対して１つの比較回路を接続し、比較回路で検出したＭＯＳＦＥＴの寄生ダイオードの順方向電圧に基づいて、ＭＯＳＦＥＴの駆動を制御しており、上述したような複数のＭＯＳＦＥＴを多段接続した構成の整流回路については言及されていない。

また、上記特許文献２では、複数のＭＯＳＦＥＴに対してそれぞれ比較回路を接続し、各比較回路で検出したＭＯＳＦＥＴのドレイン－ソース電圧に基づいて、複数のＭＯＳＦＥＴの各々の駆動をそれぞれ独立して制御している。したがって、複数のＭＯＳＦＥＴの点数と同数の比較回路が必要になる。

しかしながら、整流回路を構成する部品点数が増加すると、制御回路の故障率が増加し、同期整流の効果が損なわれる可能性が大きくなる。例えば、ある１つの比較回路が故障すると、その比較回路と駆動回路を介して接続されるＭＯＳＦＥＴがオン・オフできなくなる。その結果、整流時の電流は当該ＭＯＳＦＥＴの寄生ダイオードを流れるため、同期整流による損失低減効果が損なわれる。

そこで、本発明の目的は、複数のＭＯＳＦＥＴを多段接続して構成する整流回路において、１つの検出電圧を基に複数のＭＯＳＦＥＴを連動制御可能な、低損失かつ信頼性の高い整流回路及びその制御方法を提供することにある。

上記課題を解決するために、本発明は、第１の端子と第２の端子との間に多段接続された複数のＭＯＳＦＥＴと、前記複数のＭＯＳＦＥＴのうちの１つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧を検出し、所定の閾値電圧と比較して、前記複数のＭＯＳＦＥＴのオン・オフを制御する制御信号を生成する制御回路と、を備え、前記制御回路は、前記複数のＭＯＳＦＥＴのうちの１つのＭＯＳＦＥＴのドレイン－ソース間電圧または２つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧の合計を検出した検出電圧と、前記所定の閾値電圧とを比較する比較回路と、前記比較回路による比較結果に基づき、前記複数のＭＯＳＦＥＴのオン・オフを制御する複数の駆動回路とを有し、前記制御回路は、前記比較回路による比較結果に基づき、少なくとも検出対象のＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴのオン・オフを連動して制御することを特徴とする。

また、本発明は、複数のＭＯＳＦＥＴを多段接続して構成する整流回路の制御方法において、前記複数のＭＯＳＦＥＴのうちの１つのＭＯＳＦＥＴのドレイン－ソース間電圧または２つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧の合計を検出した検出電圧と、所定の閾値電圧とを比較し、当該比較結果に基づき、少なくとも検出対象のＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴのオン・オフを連動して制御することを特徴とする。

本発明によれば、複数のＭＯＳＦＥＴを多段接続して構成する整流回路において、１つの検出電圧を基に複数のＭＯＳＦＥＴを連動制御可能な、低損失かつ信頼性の高い整流回路及びその制御方法を実現することができる。

上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

本発明の実施例１に係る整流回路の構成を示す図である。 図１の整流回路が正弦波電流を整流する場合の駆動回路の出力波形を示す図である。 図１の変形例を示す図である。（変形例１） 本発明の実施例２に係る整流回路の構成を示す図である。 図４の変形例を示す図である。（変形例２） 本発明の実施例３に係る整流回路の構成を示す図である。 本発明の実施例４に係る整流回路の構成を示す図である。 図７の変形例を示す図である。（変形例３） 本発明の実施例５に係る整流回路の構成を示す図である。 本発明の実施例６に係る整流回路の構成を示す図である。 図１０の整流回路が正弦波電流を整流する場合の駆動回路の出力波形を示す図である。 図１０の整流回路において、コンデンサの電圧と蓄積電荷の関係を示す図である。 図１０の整流回路において、コンデンサの電圧と蓄積電荷の関係を示す図である。 本発明の実施例７に係る半導体パッケージの構成を示す図である。 本発明の実施例７に係る半導体パッケージの構成を示す図である。 本発明の実施例７に係る半導体パッケージの構成を示す図である。 本発明の実施例８に係るフロントエンド電源の構成を示す図である。 従来の整流回路の構成を示す図である。

以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。

図１から図３、及び図１８を参照して、本発明の実施例１の整流回路の構成とその制御方法について説明する。なお、図３は、図１の変形例（変形例１）を示す図であり、図１８は、本発明の構成を分かり易くするために比較例として示す従来の整流回路の構成図である。

先ず、図１を用いて、本実施例の整流回路の構成について説明する。図１は、本実施例の整流回路の構成を示す図である。

本実施例の整流回路は、図１に示すように、第１の端子Ｔ１と第２の端子Ｔ２との間に多段接続された複数のＭＯＳＦＥＴＱ１～Ｑｎと、制御回路１と、複数のコンデンサＣ１～Ｃｎから構成される。

制御回路１は、比較回路ＣＯＭＰａと、複数の駆動回路ＧＤ１～ＧＤｎと、複数のレベルシフト回路ＬＳ２～ＬＳｎと、逆流防止ダイオードＤ１～Ｄｎから構成される。比較回路ＣＯＭＰａは、検出したＭＯＳＦＥＴＱ１のドレイン－ソース電圧Ｖ_Ｑ１ＤＳと所定の閾値を比較する。駆動回路ＧＤ１～ＧＤｎは、比較回路ＣＯＭＰａの比較結果に基づきＭＯＳＦＥＴＱ１～Ｑｎのオン・オフを制御する制御信号をそれぞれ生成する。レベルシフト回路ＬＳ２～ＬＳｎは、比較回路ＣＯＭＰａが生成した信号をレベルシフトするスイッチング素子である。

コンデンサＣ１～Ｃｎは、比較回路ＣＯＭＰａと駆動回路ＧＤ１～ＧＤｎに電源を供給する。ＭＯＳＦＥＴＱ１～Ｑｎがオフの時に第２の端子Ｔ２と第１の端子Ｔ１間に印加される電圧Ｖ_Ｔ２Ｔ１の正の電圧よって、Ｄｎ，Ｃｎ，・・・Ｄ２，Ｃ２，Ｄ１，Ｃ１を経由して第２の端子Ｔ２から第１の端子Ｔ１へ流れる電流でコンデンサＣ１～Ｃｎは充電される。

次に、図２を用いて、本実施例の整流回路の制御方法について説明する。図２は、本実施例の整流回路が正弦波電流を整流する場合の制御方法を示す図である。Ｖ_ＴＨ１とＶ_ＴＨ２は比較回路ＣＯＭＰａが持つ２つの異なる閾値を示す。なお、Ｖ_ＴＨ１の値はＶ_ＴＨ２より小さいものとする。Ｉ_Ｓは第１の端子Ｔ１から第２の端子Ｔ２に流れる電流を示す。また、Ｖ_ＴＨａは、比較回路ＣＯＭＰａの閾値電圧を示している。

先ず、ターンオン時の動作について説明する。ＭＯＳＦＥＴＱ１～Ｑｎがオフのとき、第２の端子Ｔ２と第１の端子Ｔ１間に印加される電圧Ｖ_Ｔ２Ｔ１は正の値であり、ＭＯＳＦＥＴＱ１は、Ｖ_Ｔ２Ｔ１をＭＯＳＦＥＴＱ１～Ｑｎで分圧しているため、ＭＯＳＦＥＴＱ１のドレイン－ソース電圧Ｖ_Ｑ１ＤＳは正の値である。

この状態からＶ_Ｔ２Ｔ１が負の値に転じると、Ｉ_Ｓが増加し、Ｉ_ＳはＭＯＳＦＥＴＱ１～Ｑｎのボディダイオードを流れる。このとき、ボディダイオードの順方向電圧により、Ｖ_Ｑ１ＤＳは負の値となる。Ｖ_Ｑ１ＤＳの値が閾値Ｖ_ＴＨ１より小さくなると、比較回路ＣＯＭＰａはオンの結果を生成する。その結果を基に駆動回路ＧＤ１～ＧＤｎはＭＯＳＦＥＴＱ１～Ｑｎをオンする信号を生成し、ＭＯＳＦＥＴＱ１～Ｑｎのゲート－ソース電圧Ｖ_Ｑ１ＧＳ～Ｖ_ＱｎＧＳが上昇し、ＭＯＳＦＥＴＱ１～Ｑｎはターンオンする。

ＭＯＳＦＥＴＱ１～Ｑｎのターンオン後は、Ｉ_ＳはＭＯＳＦＥＴＱ１～Ｑｎを流れ、同期整流が実現される。このとき、Ｖ_Ｑ１ＤＳはＭＯＳＦＥＴＱ１のオン抵抗とＩ_Ｓの積で定義される電圧の負の値に等しくなる。

次に、ターンオフ時の動作について説明する。Ｉ_Ｓが減少すると、Ｖ_Ｑ１ＤＳは増加する。Ｖ_Ｑ１ＤＳの値が第２の閾値Ｖ_ＴＨ２より大きくなると、比較回路ＣＯＭＰａはオフの結果を生成する。その結果を基に駆動回路ＧＤ１～ＧＤｎはＭＯＳＦＥＴＱ１～Ｑｎをオフする信号をそれぞれ生成し、ＭＯＳＦＥＴＱ１～Ｑｎのゲート－ソース電圧Ｖ_Ｑ１ＧＳ～Ｖ_ＱｎＧＳが下降し、ＭＯＳＦＥＴＱ１～Ｑｎはターンオフする。

ここで、ターンオフの条件をＶ_Ｑ１ＤＳ＞Ｖ_ＴＨ１とすると、Ｖ_Ｑ１ＤＳが第１の閾値Ｖ_ＴＨ１より小さくなってターンオンし、Ｉ_ＳがＭＯＳＦＥＴを流れることによりＶ_Ｑ１ＤＳが増加してＶ_Ｑ１ＤＳ＞Ｖ_ＴＨ１となりターンオフするため、ターンオン・ターンオフの動作を短期間で繰り返すチャタリングが生じる。この問題を抑制するために、ターンオフ時にはＶ_Ｑ１ＤＳと、第１の閾値Ｖ_ＴＨ１より大きい第２の閾値Ｖ_ＴＨ２を比較する。

ＭＯＳＦＥＴＱ１～Ｑｎをオフした後、第２の端子Ｔ２と第１の端子Ｔ１間に印加される電圧Ｖ_Ｔ２Ｔ１の負電圧によって、コンデンサＣ１～Ｃｎは再び充電される。

本実施例の利点は、複数のＭＯＳＦＥＴを多段接続した構成の整流回路において１つの比較回路を使用することである。図１８に示す従来の整流回路のように、複数のＭＯＳＦＥＴＱ１～Ｑｎと同数の比較回路ＣＯＭＰａ１～ＣＯＭＰａｎを用いる構成と比べて制御回路１の故障率を低減できるため、信頼性の高い整流回路を実現できる。

図３に本実施例の変形例を示す。図１で示した整流回路では、レベルシフト回路ＬＳ２～ＬＳｎ（比較回路ＣＯＭＰａの比較結果をレベルシフトする複数のスイッチング素子）を直列に接続しているのに対し、図３の整流回路ではレベルシフト回路ＬＳ２～ＬＳｎを互いに並列に配置している。

図４及び図５を参照して、本発明の実施例２の整流回路について説明する。図４は、２つのＭＯＳＦＥＴＱ１，Ｑ２のドレイン－ソース電圧の合計を検出する構成を示している。図５は、図４の変形例（変形例２）であり、全てのＭＯＳＦＥＴＱ１～Ｑｎのドレインーソース電圧の合計を検出する構成を示している。

図１に示した整流回路では、ＭＯＳＦＥＴＱ１のオン抵抗とＩ_Ｓの値によっては、検出電圧に混在するノイズに対して検出電圧の絶対値が十分に大きくない場合がある。この場合、混在したノイズによって検出電圧と第１の閾値Ｖ_ＴＨ１、もしくは、検出電圧と第２の閾値Ｖ_ＴＨ２の大小関係が急峻に入れ替わり、上述したチャタリングが生じる可能性がある。これは第１の閾値Ｖ_ＴＨ１と第２の閾値Ｖ_ＴＨ２を小さく設定することで改善できるが、その場合は同期整流期間が減少し、整流回路で生じる損失が増加する。

この問題を抑制するために、検出電圧に混在するノイズに対して検出電圧の絶対値を十分に大きくすることが考えられる。

そこで、本実施例では、図４に示すように２つのＭＯＳＦＥＴＱ１とＱ２のドレインーソース電圧の合計を検出する構成、もしくは、図５に示すように全てのＭＯＳＦＥＴＱ１～Ｑｎのドレイン－ソース電圧の合計を検出する構成とする。つまり、混在するノイズに対して検出電圧の絶対値が十分大きくなるように、連続して多段接続された２つ以上の任意の数のＭＯＳＦＥＴのドレイン－ソース電圧の合計を検出する。

本実施例の利点は、検出電圧の増加である。検出電圧に混在するノイズに対して相対的に検出電圧を大きくすることで、チャタリングを抑制することができる。

図６を参照して、本発明の実施例３の整流回路について説明する。図６は、本実施例の整流回路の構成を示す図であり、図５の変形例として示している。

本実施例の整流回路は、図６に示すように、レベルシフト回路ＬＳ２～ＬＳｎとして、図５のスイッチング素子に替えて、コンデンサＣＣ２～ＣＣｎを使用している。

本実施例の利点は、比較回路ＣＯＭＰａの比較結果をレベルシフトするスイッチング素子を使用する必要がないことである。
なお、図１，図３，図４の各整流回路についても、スイッチング素子に替えてコンデンサＣＣ２～ＣＣｎを使用してもよい。例えば、複数のコンデンサＣＣ２～ＣＣｎは、図３に示す整流回路のレベルシフト回路ＬＳ２～ＬＳｎのように互いに並列に接続してもよい。

図７及び図８を参照して、本発明の実施例４の整流回路について説明する。図７は、比較回路と駆動回路に電源を供給するコンデンサの分圧のための抵抗を有する構成を示している。図８は、図７の変形例（変形例３）であり、比較回路と駆動回路に電源を供給するコンデンサの分圧のためのツェナーダイオードを有する構成を示している。

実施例１～実施例３では、コンデンサＣ１～Ｃｎの電圧が第２の端子Ｔ２と第１の端子Ｔ１間に印加される電圧Ｖ_Ｔ２Ｔ１に対して均等に分圧されない場合がある。それによって、例えば、いずれかのコンデンサの電圧が当該コンデンサに接続される駆動回路が動作するための最低電圧Ｖ_{ＣＣ＿ＭＩＮ}より小さくなる場合、当該駆動回路がオン・オフ信号を生成できなくなる。この場合、整流電流Ｉ_Ｓは駆動回路がオン・オフを制御するＭＯＳＦＥＴの寄生ダイオードを流れるため、同期整流による損失低減効果が損なわれてしまう。

この問題を抑制するために、コンデンサＣ１～Ｃｎの電圧が第２の端子Ｔ２と第１の端子Ｔ１間に印加される電圧Ｖ_Ｔ２Ｔ１に対して概ね均等に分圧させることが考えられる。

そこで、本実施例では、図７に示すようにコンデンサＣ１～Ｃｎに分圧用抵抗Ｒ１～Ｒｎをそれぞれ並列に接続した構成とする。例えば、分圧用抵抗Ｒ１～Ｒｎの値を等しく設定すると、第２の端子Ｔ２と第１の端子Ｔ１間に印加される正の電圧の最大値Ｖ_{Ｔ２Ｔ１＿ＭＡＸ}に対してコンデンサＣ１～Ｃｎの電圧は概ね均等に分圧される。

もしくは、図８に示すようにコンデンサＣ１～ＣｎにツェナーダイオードＺＤ１～ＺＤｎをそれぞれ並列に接続した構成とする。例えば、第２の端子Ｔ２と第１の端子Ｔ１間に印加される正の電圧の最大値Ｖ_{Ｔ２Ｔ１＿ＭＡＸ}をコンデンサＣ１～Ｃｎの点数ｎで除した値と、ツェナーダイオードＺＤ１～ＺＤｎのツェナー電圧Ｖ_Ｚが概ね等しい場合、第２の端子Ｔ２と第１の端子Ｔ１間に印加される正の電圧の最大値Ｖ_{Ｔ２Ｔ１＿ＭＡＸ}に対してコンデンサＣ１～Ｃｎの電圧は概ね均等に分圧される。

本実施例の利点として、第２の端子Ｔ２と第１の端子Ｔ１間に印加される正の電圧の最大値Ｖ_{Ｔ２Ｔ１＿ＭＡＸ}に対してコンデンサＣ１～Ｃｎの電圧を概ね均等に分圧させることで、比較回路と駆動回路に供給する電源を確保し、整流回路の動作を継続させる効果がある。

図９を参照して、本発明の実施例５の整流回路について説明する。図９は、比較回路と駆動回路に電力を供給する外部電源を用いる構成を示す図であり、図６の構成において、コンデンサＣ１の代わりに外部電源Ｐを有する変形例として示している。

図７に示すように、コンデンサＣ１～Ｃｎに分圧用抵抗Ｒ１～Ｒｎをそれぞれ並列に接続する場合、分圧用抵抗Ｒ１～Ｒｎを流れる電流によって整流回路の損失が増加する。

また、図８に示すように、コンデンサＣ１～ＣｎにツェナーダイオードＺＤ１～ＺＤｎをそれぞれ並列に接続する場合、所望のツェナー電圧を得るツェナーダイオードＺＤ１～ＺＤｎの入手が困難な場合がある。

この問題を抑制するために、比較回路ＣＯＭＰａと駆動回路ＧＤ１～ＧＤｎに電源を供給する外部電源を使用することが考えられる。

そこで、本実施例では、図９に示すように、比較回路ＣＯＭＰａと駆動回路ＧＤ１の電源は外部電源Ｐによって供給されるように構成する。一方、駆動回路ＧＤ２～ＧＤｎの電源はコンデンサＣ２～Ｃｎによって供給される。コンデンサＣ２～Ｃｎを外部電源Ｐによって充電するために、ブートストラップ回路を構成している。

例えば、ＭＯＳＦＥＴＱ１がオンのとき外部電源ＰがコンデンサＣ２を充電し、ＭＯＳＦＥＴＱ１とＭＯＳＦＥＴＱ２がオンのとき外部電源ＰがコンデンサＣ３（図示せず）を充電する。

本実施例の利点として、比較回路ＣＯＭＰａと駆動回路ＧＤ１～ＧＤｎに供給する電源を安定させて整流回路の動作継続性を向上させつつ、図７で示した抵抗Ｒ１～Ｒｎを取り除くことで当該複数の抵抗で生じる損失を削減した整流回路を実現できる。

図１０から図１３を参照して、本発明の実施例６の整流回路の構成とその制御方法について説明する。

実施例１～実施例４では、コンデンサＣ１は比較回路ＣＯＭＰａと駆動回路ＧＤ１に電力を供給するのに対し、コンデンサＣ２～Ｃｎはそれぞれ接続された駆動回路ＧＤ２～ＧＤｎに電源を供給する。したがって、ＭＯＳＦＥＴの１回のオン期間において、コンデンサＣ１から放出される電荷量ΔＱ１はＣ２～Ｃｎから放出される電荷量ΔＱ２より大きい。

一方で、ＭＯＳＦＥＴの１回のオフ期間において、コンデンサＣ１～Ｃｎは共通の電流で充電されるため、オフ期間においてコンデンサＣ１～Ｃｎに供給される電荷量は等しい。その結果、コンデンサＣ１～Ｃｎが充放電を繰り返すうちに、ＭＯＳＦＥＴＱ１～Ｑｎがオフする期間において、第２の端子Ｔ２と第１の端子Ｔ１に印加される電圧に対して、コンデンサＣ２～Ｃｎの電圧の合計電圧が支配的となり、コンデンサＣ１の電圧が０になる場合がある。

この問題を抑制するために、コンデンサＣ１のみが充電される期間を設けることが考えられる。

そこで、本実施例では、図１０に示すように、第２の端子Ｔ２と第１の端子Ｔ１間に印加される電圧Ｖ_Ｔ２Ｔ１を検出する比較回路ＣＯＭＰａとＣＯＭＰｂと、比較回路ＣＯＭＰａの比較結果に基づきＭＯＳＦＥＴＱ２～Ｑｎのオン・オフを制御する信号を生成する駆動回路ＧＤ２～ＧＤｎと、比較回路ＣＯＭＰｂの比較結果に基づきＭＯＳＦＥＴＱ１のオン・オフを制御する信号を生成する駆動回路ＧＤ１と、比較回路ＣＯＭＰａ及びＣＯＭＰｂと駆動回路ＧＤ１～ＧＤｎに電源を供給するコンデンサＣ１～Ｃｎと、コンデンサＣ１に並列に接続されるツェナーダイオードＺＤ１を有して構成する。

そして、コンデンサＣ１～Ｃｎの内、比較回路ＣＯＭＰａと別の比較回路ＣＯＭＰｂと駆動回路ＧＤ１とに電源を供給するコンデンサＣ１のみを充電する期間と、コンデンサＣ１～Ｃｎの全てを充電する期間とを設けるように制御する。

比較回路ＣＯＭＰａは、後述する第１の閾値Ｖ_ＴＨ１及び第２の閾値Ｖ_ＴＨ２と検出電圧を比較する。また、比較回路ＣＯＭＰｂは、後述する２つの異なる閾値と検出電圧を比較する。２つの異なる閾値のうち、１つの閾値は第１の閾値Ｖ_ＴＨ１と等しく、もう一方の閾値は第１の閾値Ｖ_ＴＨ１より大きく第２の閾値Ｖ_ＴＨ２より小さい第３の閾値Ｖ_ＴＨ３である。

図１１は、図１０に示す本実施例の整流回路が正弦波電流を整流する場合の制御方法を示す図である。図１１において、Ｖ_ＴＨａ，Ｖ_ＴＨｂは、それぞれ比較回路ＣＯＭＰａ，ＣＯＭＰｂの閾値電圧を示している。時刻ｔ_１は、第２の端子Ｔ２と第１の端子Ｔ１間に印加される電圧Ｖ_Ｔ２Ｔ１の値が第１の閾値Ｖ_ＴＨ１より小さくなる瞬間を示している。このとき、比較回路ＣＯＭＰａとＣＯＭＰｂはオンの信号を生成し、駆動回路ＧＤ１～ＧＤｎがＭＯＳＦＥＴＱ１～Ｑｎをオンに制御する信号を生成する。その結果、ＭＯＳＦＥＴＱ１～Ｑｎのゲート－ソース電圧Ｖ_Ｑ１ＧＳ～Ｖ_ＱｎＧＳが上昇し、ＭＯＳＦＥＴＱ１～Ｑｎはターンオンする。

期間ｔ_１からｔ_２において、整流電流Ｉ_ＳはＭＯＳＦＥＴＱ１～Ｑｎを流れる。時刻ｔ_２は、Ｖ_Ｔ２Ｔ１の値が第３の閾値Ｖ_ＴＨ３より大きくなる瞬間を示している。このとき、比較回路ＣＯＭＰｂがオフの信号を生成し、その結果を基に駆動回路ＧＤ１がＭＯＳＦＥＴＱ１をオフに制御する信号を生成する。その結果、ＭＯＳＦＥＴＱ１のゲート－ソース電圧Ｖ_Ｑ１ＧＳが下降し、ＭＯＳＦＥＴＱ１はターンオフする。

時刻ｔ_３は、整流電流Ｉ_Ｓが０になり、Ｖ_Ｔ２Ｔ１の値が０になる瞬間を示している。期間ｔ_２からｔ_３において、Ｉ_ＳはＭＯＳＦＥＴＱ１の寄生ダイオードとＭＯＳＦＥＴＱ２～Ｑｎを流れる。

時刻ｔ_４は、Ｖ_Ｔ２Ｔ１の値が第２の閾値Ｖ_ＴＨ２より大きくなる瞬間を示している。期間ｔ_３～ｔ_４において、コンデンサＣ２～Ｃｎに直列に接続される過電流防止抵抗（図示せず）の大きさをＭＯＳＦＥＴＱ２～Ｑｎの各オン抵抗より十分に大きくすることで、ＭＯＳＦＥＴＱ２～ＱｎとコンデンサＣ１を経由して第２の端子Ｔ２から第１の端子Ｔ１まで流れる電流により、コンデンサＣ１のみが充電される。

時刻ｔ_４において、比較回路ＣＯＭＰａがオフの信号を生成し、駆動回路ＧＤ２～ＧＤｎがＭＯＳＦＥＴＱ２～Ｑｎをオフする信号を生成する。その結果、ＭＯＳＦＥＴＱ２～Ｑｎのゲート－ソース電圧Ｖ_Ｑ２ＧＳ～Ｖ_ＱｎＧＳが下降し、ＭＯＳＦＥＴＱ２～Ｑｎはターンオフする。

時刻ｔ_４以降は、コンデンサＣ２～Ｃｎと、コンデンサＣ１またはツェナーダイオードＺＤ１を経由して第２の端子Ｔ２から第１の端子Ｔ１まで流れる電流により、コンデンサＣ１～Ｃｎ、またはコンデンサＣ２～Ｃｎを充電する。このとき、コンデンサＣ１の電圧はツェナーダイオードＺＤ１のツェナー電圧Ｖ_Ｚ１でクランプされるため、コンデンサＣ１の過充電を抑制することが可能である。

本実施例の利点として、コンデンサＣ１のみを充電する期間を設けることで、コンデンサＣ１～Ｃｎの充放電が繰り返された後もコンデンサＣ１の電圧が０にならないことにある。その結果、整流回路は整流動作を継続することができる。

図１２及び図１３を用いて、ツェナーダイオードＺＤ１の電圧Ｖ_Ｚ１と第２の閾値Ｖ_ＴＨ２の設定方法について説明する。

前提として、コンデンサＣ１～Ｃｎの容量は等しいと仮定する。また、駆動回路ＧＤ１～ＧＤｎがある期間中にＭＯＳＦＥＴをオンするために必要な電荷量は等しいと仮定する。

図１２は、時刻ｔ_１とｔ_４におけるコンデンサＣ２の電圧Ｖ_Ｃ２と蓄積電荷Ｑ_Ｃ２の関係を示した図である。ΔＱ_Ｃ２は期間ｔ_１からｔ_４において、ＭＯＳＦＥＴＱ２をオンする信号を生成するために駆動回路ＧＤ２が必要とする電荷量を示す。ＭＯＳＦＥＴＱ２がオフのとき、コンデンサＣ２は充電される。

時刻ｔ_１における電圧Ｖ_Ｃ２の最大値は、第２の端子Ｔ２と第１の端子Ｔ１間に印加される正の電圧Ｖ_Ｔ２Ｔ１の最大値Ｖ_{Ｔ２Ｔ１＿ＭＡＸ}からツェナーダイオードＺＤ１のツェナー電圧Ｖ_Ｚ１を引いた値を（ｎ－１）で除した値、すなわち、（Ｖ_{Ｔ２Ｔ１＿ＭＡＸ}－Ｖ_Ｚ１）／（ｎ－１）となる。期間ｔ_１からｔ_４においてコンデンサＣ２が放出する電荷量はΔＱ_Ｃ２に等しいため、当該期間におけるコンデンサＣ２の電圧降下ΔＶ_Ｃ２はΔＱ_Ｃ２／Ｃ２である。

したがって、時刻ｔ_４における電圧Ｖ_Ｃ２は（Ｖ_{Ｔ２Ｔ１＿ＭＡＸ}－Ｖ_Ｚ１）／（ｎ－１）－ΔＱ_Ｃ２／Ｃ２である。期間ｔ_１からｔ_４においてＭＯＳＦＥＴのオンが継続するためには、ｔ_４における電圧Ｖ_Ｃ２の値が、駆動回路ＧＤ２の動作を保証する最低電圧Ｖ_{ＣＣ２＿ＭＩＮ}より大きい必要がある。この不等式を解くと、Ｖ_Ｚ１＜Ｖ_{Ｔ２Ｔ１＿ＭＡＸ}－（ｎ－１）（Ｖ_{ＣＣ２＿ＭＩＮ}＋ΔＱ_Ｃ２／Ｃ２）となる。

第２の閾値Ｖ_ＴＨ２がツェナーダイオードＺＤ１の電圧Ｖ_Ｚ１より大きい場合、期間ｔ_３からｔ_４において、コンデンサＣ１の電圧Ｖ_Ｃ１がツェナーダイオードＺＤ１の電圧Ｖ_Ｚ１より大きくなった後、第２の端子Ｔ２から第１の端子Ｔ１間に印加される正の電圧Ｖ_Ｔ２Ｔ１からＶ_ｚ１を引いた電圧値とＭＯＳＦＥＴＱ２～Ｑｎのオン抵抗の合計値で定まる電流が第２の端子Ｔ２から第１の端子Ｔ１の方向に、ＭＯＳＦＥＴＱ２～Ｑｎがオフするまで流れてしまう。この問題を抑制するために、第２の閾値Ｖ_ＴＨ２はＶ_Ｚ１より小さい必要がある。

図１３は、時刻ｔ_１とｔ_２におけるコンデンサＣ１の電圧Ｖ_Ｃ１と蓄積電荷Ｑ_Ｃ１の関係を示した図である。ΔＱ_Ｃ１は、期間ｔ_１からｔ_２においてＭＯＳＦＥＴＱ１をオンする信号を生成するために、駆動回路ＧＤ１と比較回路ＣＯＭＰａとＣＯＭＰｂが必要とする電荷量を示す。ＭＯＳＦＥＴＱ１がオフのとき、コンデンサＣ１は充電される。時刻ｔ_１における電圧Ｖ_Ｃ１の最大値はツェナーダイオードＺＤ１のツェナー電圧Ｖ_Ｚ１であり、最小値は第二の閾値Ｖ_ＴＨ２とすると、時刻ｔ_１では、Ｖ_ＴＨ２≦Ｖ_Ｃ１≦Ｖ_Ｚ１となる。期間ｔ_１からｔ_２においてコンデンサＣ１が放出する電荷量はΔＱ_Ｃ１に等しいため、該期間におけるコンデンサＣ２の電圧降下ΔＶ_Ｃ１はΔＱ_Ｃ１／Ｃ１に等しい。

したがって、時刻ｔ_２における電圧Ｖ_Ｃ１の最小値はＶ_ＴＨ２－ΔＱ_Ｃ１／Ｃ１となる。期間ｔ_１からｔ_４においてＭＯＳＦＥＴのオンが継続するためには、ｔ_２における電圧Ｖ_Ｃ１の値が、比較回路ＣＯＭＰａとＣＯＭＰｂ、駆動回路ＧＤ１の動作を保証する最低電圧Ｖ_{ＣＣ１＿ＭＩＮ}より大きくなければならない。この不等式を解くと、Ｖ_ＴＨ２＞Ｖ_{ＣＣ１＿ＭＩＮ}＋ΔＱ_Ｃ１／Ｃ１となる。

Ｖ_ＴＨ２の値がＭＯＳＦＥＴＱ１の耐圧Ｖ_{ＤＳ１＿ＭＡＸ}より大きい場合、期間ｔ_３～ｔ_４においてＶ_{ＤＳ１＿ＭＡＸ}を超える電圧がＭＯＳＦＥＴＱ１に印加され、ＭＯＳＦＥＴＱ１が破壊されてしまう。この問題を防ぐためには、Ｖ_ＴＨ２の値はＭＯＳＦＥＴＱ１の耐圧Ｖ_{ＤＳ１＿ＭＡＸ}より小さくなければならない。

以上の理由により、ツェナーダイオードＺＤ１の電圧Ｖ_Ｚ１と第２の閾値Ｖ_ＴＨ２は、Ｖ_{ＣＣ１＿ＭＩＮ}＋ΔＱ_Ｃ１／Ｃ１＜Ｖ_ＴＨ２＜Ｖ_Ｚ１＜Ｖ_{Ｔ２Ｔ１＿ＭＡＸ}－（ｎ－１）（Ｖ_{ＣＣ２＿ＭＩＮ}＋ΔＱ_Ｃ２／Ｃ２）かつＶ_ＴＨ２＜Ｖ_{ＤＳ１＿ＭＡＸ}を満たすように選定すればよい。

図１４から図１６を参照して、本発明の実施例７に係る半導体パッケージについて説明する。

図１４は、実施例２の変形例２（図５）に示した整流回路を半導体パッケージ２に内蔵した構成を示す。半導体パッケージ２は、第１の端子Ｔ１と第２の端子Ｔ２の２端子を外部端子として持つ。図１４に示す整流回路は、第１の端子Ｔ１と第２の端子Ｔ２に整流電圧を印加して使用する。

図１５は、実施例５（図９）に示した整流回路を外部電源Ｐを除いて半導体パッケージ３に内蔵した構成を示す。半導体パッケージ３は、第１の端子Ｔ１と第２の端子Ｔ２と第３の端子Ｔ３の３端子を外部端子として持つ。図１５に示す整流回路は、第１の端子Ｔ１と第２の端子Ｔ２に整流電圧を印加し、第１の端子Ｔ１と第３の端子Ｔ３に外部電源Ｐを接続して使用する。

図１６は、実施例２の変形例２（図５）に示した整流回路を４つ用いてブリッジ構成した整流回路を半導体パッケージ４に内蔵した構成を示す。整流回路５は、一例として図５に示した整流回路を示しており、整流回路６～８は整流回路５と同じ構成である。整流回路５は、他の実施例で説明した整流回路を用いてもよい。半導体パッケージ４は、第４の端子Ｔ４と、第５の端子Ｔ５と、第６の端子Ｔ６と、第７の端子Ｔ７の４端子を外部端子として持つ。図１６に示す整流回路では、第５の端子Ｔ５と第６の端子Ｔ６に交流電圧を印加し、第４の端子Ｔ４と第７の端子Ｔ７から整流後の直流電圧を得る。

図１６に示す整流回路において、半導体パッケージ４の寸法と、４つの端子Ｔ４～Ｔ７の端子間距離を、ダイオードブリッジの既存製品と同程度にすることにより、ダイオードブリッジの既存製品との互換性を得ることができる。

本実施例の利点として、整流回路を使用する製品を設計・製造する際に、本実施例のような制御回路を内蔵した整流回路を購入して組み込めばよく、自身で制御回路を設計・製造プロセスに組み込む必要がなくなるため、設計及び実装の工数を削減できる効果がある。

図１７を参照して、本発明の実施例８に係るフロントエンド電源について説明する。図１７は、実施例１～実施例７で説明した本発明の整流回路の適用対象となる電源の例を示している。

本発明の適用範囲は、電力変換器に用いられる整流回路全般である。例えば、図１７に示すようなフロントエンド電源においては、商用整流用ダイオードＣＲＤ１～４、還流ダイオードＦＷＤ１、二次側整流ダイオードＳＳＤ１～２、逆流防止ダイオードＯＲＤ１の各々が適用される箇所に用いられる整流回路として置き換えて適用可能である。

本発明の整流回路を、フロントエンド電源等の電源に適用することにより、電源の低損失化と信頼性向上に寄与することができる。

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記の実施例は本発明に対する理解を助けるために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

１：制御回路
２，３，４：半導体パッケージ
５，６，７，８：整流回路
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７：端子
ＣＯＭＰａ，ＣＯＭＰｂ，ＣＯＭＰａ１，ＣＯＭＰａ２，ＣＯＭＰａｎ：比較回路
ＧＤ１～ＧＤｎ：駆動回路
Ｑ１～Ｑｎ：ＭＯＳＦＥＴ
Ｄ１～Ｄｎ：逆流防止ダイオード
Ｃ１～Ｃｎ：コンデンサ
Ｐ：外部電源
ＬＳ２～ＬＳｎ：レベルシフト回路
ＣＣ２～ＣＣｎ：コンデンサ
Ｒ１～Ｒｎ：分圧用抵抗
ＺＤ１～ＺＤｎ：ツェナーダイオード
ＣＲＤ１～４：商用整流用ダイオード
ＦＷＤ１：還流ダイオード
ＳＳＤ１～２：二次側整流ダイオード
ＯＲＤ１：逆流防止ダイオード。

Claims (15)

1. 第１の端子と第２の端子との間に多段接続された複数のＭＯＳＦＥＴと、
   前記複数のＭＯＳＦＥＴのうちの１つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧を検出し、所定の閾値電圧と比較して、前記複数のＭＯＳＦＥＴのオン・オフを制御する制御信号を生成する制御回路と、を備え、
   前記制御回路は、前記複数のＭＯＳＦＥＴのうちの１つのＭＯＳＦＥＴのドレイン－ソース間電圧または２つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧の合計を検出した検出電圧と、前記所定の閾値電圧とを比較する比較回路と、
   前記比較回路による比較結果に基づき、前記複数のＭＯＳＦＥＴのオン・オフを制御する複数の駆動回路とを有し、
   前記制御回路は、前記比較回路による比較結果に基づき、少なくとも検出対象のＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴのオン・オフを連動して制御することを特徴とする整流回路。
2. 請求項１に記載の整流回路において、
   前記駆動回路は、検出対象のＭＯＳＦＥＴと検出対象以外のＭＯＳＦＥＴとを含む複数のＭＯＳＦＥＴのオン・オフを制御することを特徴とする整流回路。
3. 請求項１に記載の整流回路において、
   前記検出電圧は、前記第１の端子と前記第２の端子との間の電圧であることを特徴とする整流回路。
4. 請求項１に記載の整流回路において、
   前記駆動回路は、前記複数のＭＯＳＦＥＴのうち少なくとも１つのＭＯＳＦＥＴのオン・オフを制御する際に、前記比較回路による比較結果をレベルシフトして駆動することを特徴とする整流回路。
5. 請求項４に記載の整流回路において、
   前記駆動回路は、前記比較回路による比較結果をレベルシフトするスイッチング素子またはコンデンサを有することを特徴とする整流回路。
6. 請求項１に記載の整流回路において、
   前記所定の閾値電圧は、第１の閾値と前記第１の閾値より大きい第２の閾値を有し、
   前記制御回路は、前記検出電圧が前記第１の閾値より小さい場合にオン信号を生成し、前記第２の閾値より大きい場合にオフ信号を生成することを特徴とする整流回路。
7. 請求項１に記載の整流回路において、
   前記制御回路に電源を供給するコンデンサを有することを特徴とする整流回路。
8. 請求項７に記載の整流回路において、
   前記コンデンサに並列に接続された抵抗またはツェナーダイオードを有することを特徴とする整流回路。
9. 請求項７に記載の整流回路において、
   前記制御回路は、前記第１の端子と前記第２の端子との間の電圧を検出し、
   前記検出電圧を前記所定の閾値電圧と比較して、前記第１の端子および前記第２の端子のいずれかにソースを接続するＭＯＳＦＥＴのオン・オフを制御する信号を生成する駆動回路に前記比較結果を入力する前記比較回路とは異なる別の比較回路と、
   前記比較回路と前記別の比較回路に電源を供給するコンデンサに並列接続されたツェナーダイオードを有することを特徴とする整流回路。
10. 請求項９に記載の整流回路において、
    前記コンデンサは、前記複数の駆動回路にそれぞれ電源を供給する複数のコンデンサを有し、
    前記複数のコンデンサの内の１つは、前記比較回路と前記別の比較回路と前記駆動回路とに電源を供給するコンデンサであり、
    前記複数のコンデンサの内、前記比較回路と前記別の比較回路と前記駆動回路とに電源を供給するコンデンサのみを充電する期間と、前記複数のコンデンサの全てを充電する期間とを有することを特徴とする整流回路。
11. 請求項１に記載の整流回路において、
    前記第１の端子と前記第２の端子のいずれかにソースを接続するＭＯＳＦＥＴを駆動する前記比較回路と前記駆動回路は、外部電源により電源を供給され、
    前記整流回路は、前記外部電源から電源を供給され前記駆動回路以外の他の駆動回路に電源を供給するコンデンサを有することを特徴とする整流回路。
12. 請求項１から１１のいずれか１項に記載の整流回路において、
    前記整流回路が半導体パッケージに内蔵されていることを特徴とする整流回路。
13. 請求項１２に記載の整流回路において、
    複数の前記整流回路が１つの半導体パッケージに内蔵されていることを特徴とする整流回路。
14. 複数のＭＯＳＦＥＴを多段接続して構成する整流回路の制御方法において、
    前記複数のＭＯＳＦＥＴのうちの１つのＭＯＳＦＥＴのドレイン－ソース間電圧または２つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧の合計を検出した検出電圧と、所定の閾値電圧とを比較し、
    当該比較結果に基づき、少なくとも検出対象のＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴのオン・オフを連動して制御することを特徴とする整流回路の制御方法。
15. 請求項１４に記載の整流回路の制御方法において、
    検出対象のＭＯＳＦＥＴと検出対象以外のＭＯＳＦＥＴとを含む複数のＭＯＳＦＥＴのオン・オフを制御することを特徴とする整流回路の制御方法。

Images