Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP7530757B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
[go: Go Back, main page]

JP7530757B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP7530757B2
JP7530757B2 JP2020118213A JP2020118213A JP7530757B2 JP 7530757 B2 JP7530757 B2 JP 7530757B2 JP 2020118213 A JP2020118213 A JP 2020118213A JP 2020118213 A JP2020118213 A JP 2020118213A JP 7530757 B2 JP7530757 B2 JP 7530757B2
Authority
JP
Japan
Prior art keywords
electrode
semiconductor device
trench
region
snubber
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020118213A
Other languages
English (en)
Other versions
JP2022015398A (ja
Inventor
欣也 大谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Priority to JP2020118213A priority Critical patent/JP7530757B2/ja
Priority to TW110118128A priority patent/TWI787828B/zh
Priority to CN202110636387.XA priority patent/CN113921597B/zh
Priority to NL2028665A priority patent/NL2028665B1/en
Priority to US17/371,054 priority patent/US11978793B2/en
Publication of JP2022015398A publication Critical patent/JP2022015398A/ja
Application granted granted Critical
Publication of JP7530757B2 publication Critical patent/JP7530757B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H02M1/34—Snubber circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H02M1/34—Snubber circuits
    • H02M1/348—Passive dissipative snubbers
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0295—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07331—Connecting techniques
    • H10W72/07336—Soldering or alloying
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H10W72/352—Materials of die-attach connectors comprising metals or metalloids, e.g. solders
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/926—Multiple bond pads having different sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/944—Dispositions of multiple bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Noodles (AREA)
  • Bipolar Transistors (AREA)

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
従来、トレンチゲート型の半導体装置が知られている（例えば、特許文献１参照）。
特許文献１に記載の半導体装置９００は、図２２に示すように、ｎ型のドリフト層９１２、ドリフト層９１２の表面に形成されたｐ型のベース領域９１３、及び、ベース領域９１３の表面に形成されたｎ型のソース領域９１４を有する半導体基体９１０と、半導体基体９１０の一方の表面側に形成されたソース電極９２０と、半導体基体９１０の他方の表面側に形成されたドレイン電極（図示せず。）と、半導体基体９１０の一方の表面に形成され、ドリフト層９１２に隣接した底９４２、及び、ドリフト層９１２、ベース領域９１３及びソース領域９１４に隣接した側壁９４４を有する複数のトレンチ９４０と、複数のトレンチ９４０の側壁９４４のそれぞれに形成されたゲート絶縁膜９７２を介してトレンチ９４０内に配置され、側面が前記ベース領域９１３と対向するゲート電極９５０とを備えるトレンチゲート型の半導体装置である。
従来、このような半導体装置９００を電力変換回路に組み込む際には、スイッチングノイズを吸収するために別途スナバ回路を取り付けることも知られている（従来の電力変換回路。例えば、特許文献２参照）。
特許文献２に記載の電力変換回路９においては、図２３に示すように、２つのスイッチング素子（半導体装置）が直列に接続されたハーフブリッジ回路が形成されており、抵抗及びコンデンサが直列に接続されたスナバ回路がそれぞれのスイッチング素子に並列に接続されていている。
米国特許第６４２９４８１号明細書 国際公開２０１８／０１２１２２号
しかしながら、半導体装置を電力変換回路に組み込む際に別途スナバ回路を取り付ける場合には、スナバ回路を取り付けるための領域を確保する必要があり、電力変換回路を小型化することが難しく、ひいては電気機器を小型化することが難しい、という問題がある。
そこで、スナバ回路を半導体装置に組み込んだスナバ回路内蔵の半導体装置とすることが考えられるが、この場合には、電気機器に応じてスナバ回路のスナバ容量を変更した半導体装置を設計・製造しなければならないため、様々な電気機器にフレキシブルに適用可能なスナバ回路内蔵の半導体装置とすることが難しい、という問題もある。
そこで、本発明は、上記した問題を解決するためになされたものであり、半導体装置が組み込まれた電力変換回路を小型化することができ、かつ、様々な電気機器にフレキシブルに適用可能なスナバ回路内蔵の半導体装置を提供することを目的とする。
本発明の半導体装置は、第１導電型のドリフト層、前記ドリフト層の表面に形成された第２導電型のベース領域、及び、前記ベース領域の表面に形成された第１導電型のソース領域を有する半導体基体と、前記半導体基体の一方の表面側に形成されたソース電極と、前記半導体基体の他方の表面側に形成されたドレイン電極と、前記半導体基体の一方の表面に形成され、前記ドリフト層に隣接した底、及び、前記ドリフト層、前記ベース領域及び前記ソース領域に隣接した側壁を有する複数のトレンチと、前記複数のトレンチの前記側壁のそれぞれに形成されたゲート絶縁膜を介して前記トレンチ内にそれぞれ配置され、側面が前記ベース領域と対向する複数の第１電極と、前記第１電極のそれぞれの上方に前記第１電極と離隔した状態で形成された複数の第２電極と、前記トレンチの前記底と前記第１電極との間に形成され、前記トレンチの底から前記第１電極を離隔させる第１絶縁領域と、前記第２電極と前記第１電極との間に拡がり前記第１電極から前記第２電極を離隔させるとともに、前記第２電極と前記トレンチの前記側壁との間に拡がり前記トレンチの前記側壁から前記第２電極を離隔させる第２絶縁領域とを備え、前記トレンチ、前記第１電極及び前記第２電極は、平面的に見てストライプ状に形成されており、複数の前記第２電極のうちの少なくともいずれかは、前記ドレイン電極と接続されることを特徴とする。
本発明の半導体装置の製造方法は、本発明の半導体装置を製造する半導体装置の製造方法であって、第１導電型のドリフト層を有する半導体基体を準備する半導体基体準備工程と、平面的に見てストライプ状となる複数のトレンチを形成するトレンチ形成工程と、複数の前記トレンチのそれぞれの底及び側壁に第１絶縁膜を形成することによって、複数の前記トレンチのそれぞれの底に第１絶縁領域を形成するとともに、複数の前記トレンチのそれぞれの側壁にゲート絶縁膜を形成する第１絶縁膜形成工程と、前記トレンチ内に前記ゲート絶縁膜を介して第１電極を形成する第１電極形成工程と、前記トレンチの側壁における前記第１絶縁膜の表面上、及び、前記第１電極の表面上に第２絶縁膜を形成する第２絶縁膜形成工程と、前記第１電極の上方に前記第１電極と離隔した状態となるように第２絶縁膜を介して形成された第２電極形成工程と、前記半導体基体の一方の表面側にソース電極を形成する工程、及び、前記半導体基体の他方の表面側にドレイン電極を形成する工程を有するソース電極・ドレイン電極形成工程とをこの順序で含むことを特徴とする。
本発明の半導体装置及び半導体装置の製造方法によれば、第１電極の上方に第１電極と離隔した状態で形成された複数の第２電極を備え、複数の第２電極のうちの少なくともいずれかがドレイン電極と接続されるため、第２電極とソース領域との間の寄生容量をコンデンサ（の一部）とし、第２電極自身の内部抵抗を抵抗とするスナバ回路を形成することができる。従って、半導体装置を電力変換回路に組み込む際にスナバ回路を別途取り付けなくてもよくなる。その結果、スナバ回路を設置するための領域を確保しなくてもよく、電力変換回路を小型化することができる。
また、本発明の半導体装置及び半導体装置の製造方法によれば、第２電極は、平面的に見てストライプ状に形成されており、複数の第２電極のうちの少なくともいずれかは、ドレイン電極と接続されるため、第２電極の長さや断面積、第２電極をドレイン電極と接続する本数を制限すること等により電気機器に応じたスナバ容量（スナバ回路の抵抗の抵抗値及びコンデンサの静電容量）を調整することができる。従って、電気機器に応じてスナバ回路のスナバ容量を変更した半導体装置を設計・製造し直さなくてもよく、様々な電気機器にフレキシブルに適用可能なスナバ回路内蔵の半導体装置となる。
本発明の半導体装置の製造方法によれば、トレンチ形成工程実施後に、他の絶縁膜を形成する前にゲート絶縁膜を形成する第１絶縁膜形成工程を含むため（図４（ｃ）参照）、他の絶縁膜を形成する前にトレンチの側壁に直接ゲート絶縁膜を形成することができる。従って、膜厚均一性を要求されるゲート絶縁膜を高い精度で形成することができる。
実施形態１に係る半導体装置１００を説明するために示す図である。図１（ａ）は半導体装置１００の平断面図であり、図１（ｂ）は図１（ａ）のＡ－Ａ断面図である。 実施形態１に係る半導体装置１００の周辺部を説明するために示す図である。図２（ａ）は図１（ａ）のＢ－Ｂ断面図であり、図２（ｂ）は図１（ａ）のＣ－Ｃ断面図である。 実施形態１に係る半導体装置１００におけるスナバ回路を説明するために示す図である。図３（ａ）は半導体装置１００の寄生静電容量を示す図であり、図３（ｂ）は半導体装置１００と静電容量の関係を示す図であり、図３（ｃ）は半導体装置及びスナバ回路の等価回路を示し、図３（ｄ）はスナバ電極１本あたりの抵抗及び静電容量ＣＤＳ１を表す式である。 実施形態１に係る半導体装置１００の製造方法を示す図である。図４（ａ）～図４（ｄ）は各工程図である（図５及び図６において同じ） 実施形態１に係る半導体装置１００の製造方法を示す図である。 実施形態１に係る半導体装置１００の製造方法を示す図である。 実施形態１に係る半導体装置１００の製造方法を示す図である。図７（ａ）～図７（ｃ）は各工程図である 比較例に係る半導体装置８００を示す図である。 比較例に係る半導体装置８００の製造方法を示す図である。図９（ａ）～図９（ｄ）は各工程図である（図１０及び図１１において同じ）。なお、符号Ｍ１はマスクを示す。 比較例に係る半導体装置８００の製造方法を示す図である。 比較例に係る半導体装置８００の製造方法を示す図である。 実施形態２に係る半導体装置１０１を説明するために示す図である。 変形例１に係る半導体装置１０２を説明するために示す図である。図１３（ａ）は半導体装置１０２の平面図であり、図１３（ｂ）は図１３（ａ）のＤ－Ｄ断面図を示す。 変形例２に係る半導体装置１０２ａを説明するために示す図である。図１４（ａ）は半導体装置１０２ａの平面図であり、図１４（ｂ）は図１４（ａ）のＥ－Ｅ断面図を示す。 実施形態３に係る半導体装置１０３を説明するために示す図である。 実施形態４に係る半導体装置１０４を説明するために示す図である。 変形例３に係る半導体装置１０５を説明するために示す図である。なお、図１７において、ドレインフィンガーＤＦ、ドレインパッドＤＰ、ソース電極１２０の図示は省略している（図１８において同じ）。 変形例４に係る半導体装置１０６を説明するために示す図である。 変形例５に係る半導体装置１０７を説明するために示す図である。 変形例６に係る半導体装置１０８を説明するために示す図である。 変形例７に係る半導体装置１０９を説明するために示す図である。図２１（ａ）は半導体装置１０９の平面図を示し、図２１（ｂ）は図２１（ａ）のＦ－Ｆ断面図を示す。 特許文献１に記載の半導体装置９００を説明するために示す図である。なお、符号９１１は低抵抗半導体層を示し、符号９１７はコンタクト領域を示し、符号９７６は層間絶縁膜を示す。 特許文献２に記載の電力変換回路（ハーフブリッジ回路）９を示す回路図である。
以下、本発明の半導体装置及び半導体装置の製造方法について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。以下に説明する各実施形態は、特許請求の範囲に係る発明を限定するものではない。また、各実施形態の中で説明されている諸要素及びその組み合わせの全てが本発明の解決手段に必須であるとは限らない。各実施形態においては、基本的な構成、特徴、機能等が同じ構成、要素（形状等が完全に同一ではない構成要素を含む。）については、実施形態をまたいで同じ符号を使用するとともに再度の説明を省略することがある。
［実施形態１］
１．実施形態１に係る半導体装置１００の構成
実施形態１に係る半導体装置１００は、図１（ａ）に示すように、セル領域Ａ１とセル領域を取り囲む領域に画定された周辺領域Ａ２とを備えるトレンチゲート型の半導体装置（ＭＯＳＦＥＴ）である。セル領域Ａ１は、半導体基体１１０の一方面側にソース電極１２０が配置された領域である。周辺領域Ａ２は、セル領域Ａ１を取り囲む位置にドレインフィンガーＤＦ、ドレインパッドＤＰ、ゲートフィンガーＧＦ及びゲートパッドＧＰが配置された領域である。実施形態１においては、半導体基体１１０は平面的に見て矩形形状をしており、矩形形状の１辺にゲートパッドＧＰが形成されている。また、ゲートパッドＧＰが形成されている辺と隣接した一方の辺から他方の辺（図１（ａ）における上辺から下辺）に向かって延在する帯状のゲート電極１５０及びスナバ電極１６０がセル領域Ａ１を縦断するようにストライプ状に形成されている。
実施形態１に係る半導体装置１００は、周辺領域Ａ２において、ドレイン引き出し配線１６２（図２参照）、ドレインパッドＤＰ（図１（ａ）参照）、ドレインフィンガーＤＦ、ゲート引き出し配線１５２（図２参照）、ゲートパッドＧＰ（図１（ａ）参照）及びゲートフィンガーＧＦを備える。なお、周辺領域Ａ２の外縁部分においては、半導体基体１１０のベース領域１１３は形成されていない。また、本明細書では、ベース領域１１３が形成されている領域のｎ型層をドリフト層１１２とし、ベース領域１１３が形成されていない領域のｎ型層をｎ型半導体層１１７としている（図２（ｂ）参照）。
ドレイン引き出し配線１６２は、平面的に見て帯状のスナバ電極１６０の両端に形成されている（図２（ａ）参照）。ドレイン引き出し配線１６２は、後述するスナバ電極１６０と同じ濃度の不純物を含有するポリシリコンからなる。
ドレインパッドＤＰは、後述する第３絶縁領域１７６（層間絶縁膜）上に形成されている。ドレインパッドＤＰ直下の第３絶縁領域１７６にはコンタクトホールが形成されており、ドレインパッドＤＰは、当該コンタクトホール内の金属プラグＰｇを介して半導体基体１１０のｎ型半導体層１１７と接続されている（図２（ｂ）参照）。
ドレインフィンガーＤＦは、平面的に見てドレインパッドＤＰからセル領域Ａ１を取り囲むように形成されており（図１参照）、第３絶縁領域１７６上に形成されている（図２（ａ）参照）。ドレインフィンガーＤＦ直下の第３絶縁領域１７６にはコンタクトホールが形成されており、ドレインフィンガーＤＦは、当該コンタクトホール内の金属プラグＰｇを介してドレイン引き出し配線１６２と接続されている。
ゲート引き出し配線１５２は、平面的に見て帯状のゲート電極１５０の両端に形成されている（図２（ａ）参照）。ゲート引き出し配線１５２は、後述するゲート電極１５０と同じ濃度で不純物を含有するポリシリコンからなる。
ゲートパッドＧＰは、図示しない外部接続用のゲート端子と接続されている。ゲートパッドＧＰは、第３絶縁領域１７６上に形成されている。
ゲートフィンガーＧＦは、平面的に見てゲートパッドＧＰから、セル領域Ａ１、ドレインパッドＤＰ及びドレインフィンガーＤＦを取り囲むように形成されており（図１（ａ）参照）、第３絶縁領域１７６上に形成されている。ゲートフィンガーＧＦ直下の第３絶縁領域１７６にはコンタクトホールが形成されており、ゲートフィンガーＧＦは、当該コンタクトホール内の金属プラグＰｇを介してゲート引き出し配線１５２と接続されている（図２（ａ）参照）。
実施形態１に係る半導体装置１００は、セル領域Ａ１において、図１（ｂ）に示すように、半導体基体１１０と、ソース電極１２０と、ドレイン電極１３０と、複数のトレンチ１４０と、ゲート電極１５０（第１電極）と、スナバ電極１６０（第２電極）と、第１絶縁領域１７０と、ゲート絶縁膜１７２と、第２絶縁領域１７４と、第３絶縁領域１７６とを備える。
半導体基体１１０は、ｎ＋型の低抵抗半導体層１１１と、低抵抗半導体層１１１上に形成され、低抵抗半導体層１１１よりも不純物濃度が低いｎ－型のドリフト層１１２と、ドリフト層１１２の表面に形成されたｐ型のベース領域１１３と、ベース領域１１３の表面に形成され、ドリフト層１１２よりも不純物濃度が高いｎ型のソース領域１１４とを有する。
低抵抗半導体層１１１の厚さは５０μｍ～５００μｍ（例えば３５０μｍ）であり、低抵抗半導体層１１１の不純物濃度は１×１０１８ｃｍ－３～１×１０２１ｃｍ－３（例えば１×１０１９ｃｍ－３）である。トレンチ１４０が形成されていない領域におけるドリフト層１１２の厚さは３μｍ～５０μｍ（例えば１５μｍ）であり、ドリフト層１１２の不純物濃度は１×１０１４ｃｍ－３～１×１０１９ｃｍ－３（例えば１×１０１５ｃｍ－３）である。ベース領域１１３の厚さは０．５μｍ～１０μｍ（例えば５μｍ）であり、ベース領域１１３の不純物濃度は１×１０１６ｃｍ－３～１×１０１９ｃｍ－３（例えば１×１０１７ｃｍ－３）である。
ソース電極１２０は、半導体基体１１０の一方の表面側に第３絶縁領域１７６を介して形成されており、第３絶縁領域１７６に形成されたコンタクトホール内の金属プラグＰｇを介してソース領域１１４及びベース領域１１３とコンタクトされている。ソース電極１２０は、例えばＡｌ膜又はＡｌ合金膜（例えばＡｌＳｉ膜）からなり、ソース電極１２０の厚さは１μｍ～１０μｍ（例えば３μｍ）である。ドレイン電極１３０は、半導体基体１１０の他方の表面側（低抵抗半導体層１１１の表面上）に形成されている。ドレイン電極１３０は、Ｔｉ、Ｎｉ、Ａｕ（又はＡｇ）がこの順序で積層された積層膜からなり、ドレイン電極１３０の厚さは０．２μｍ～１．５μｍ（例えば１μｍ）である。
複数のトレンチ１４０は、半導体基体１１０の一方の表面に形成されている。複数のトレンチ１４０はそれぞれ、ドリフト層１１２に隣接した底１４２、及び、ドリフト層１１２、ベース領域１１３及びソース領域１１４に隣接した側壁１４４を有する。トレンチ１４０の最底部は、ドリフト層１１２とベース領域１１３との間のｐｎ結合の位置よりも深い位置にある。
ゲート電極１５０は、複数のトレンチ１４０の側壁１４４（側壁のうちの下側）のそれぞれに形成されたゲート絶縁膜１７２を介して各トレンチ１４０内に配置され、側面がベース領域１１３と対向している。ゲート電極１５０の上面は、ソース領域１１４の最深部よりも浅い深さ位置にあり、ゲート電極１５０の下面は、ベース領域１１３とドリフト層１１２との間のｐｎ接合面の深さ位置と同じ深さ位置又はそれよりも深い深さ位置にある。ゲート電極１５０は、平面的に見て帯状に形成されており、各スナバ電極はストライプ状に形成されている。帯状のゲート電極１５０の端部にはゲート引き出し配線１５２が形成されており（図２（ａ）参照）、ゲート電極１５０は、ゲート引き出し配線１５２、金属プラグＰｇ、ゲートフィンガーＧＦ及びゲートパッドＧＰを介して外部のゲート端子と接続されている。
スナバ電極１６０は、所定の濃度で不純物を含有するポリシリコンからなり、トレンチ１４０内において、ゲート電極１５０の上方に第２絶縁領域１７４を挟んで離隔した状態で配置されている。スナバ電極１６０の下面の深さ位置は、ソース領域１１４におけるトレンチ１４０との接触面の最下部の深さ位置よりも浅い。なお、スナバ電極１６０の上面の深さ位置は、トレンチ１４０が形成されていない領域の半導体基体１１０の表面の高さ位置と同じでもよいし、当該半導体基体１１０の表面の高さ（深さ）位置よりも深い深さ位置でもよいし、当該半導体基体１１０の表面の高さ（深さ）位置よりも上方の高さ位置でもよい。
スナバ電極１６０は、平面的に見てストライプ状（帯状）に形成されている。スナバ電極１６０の幅（図１（ｂ）の断面図における横方向の幅）は、ゲート電極１５０の幅よりも狭い。帯状のスナバ電極１６０の端部にはドレイン引き出し配線１６２が形成されている（図２（ａ）参照）。スナバ電極１６０は、ドレイン引き出し配線１６２、金属プラグＰｇ、ドレインフィンガーＤＦ、ドレインパッドＤＰ、金属プラグＰｇ、ｎ型半導体層１１７及び低抵抗半導体層１１１を介してドレイン電極１３０と電気的に接続されている。
第１絶縁領域１７０は、トレンチ１４０の底１４２とゲート電極１５０との間に形成され、トレンチ１４０の底１４２からゲート電極１５０を離隔させる。ゲート絶縁膜１７２は、トレンチ１４０の側壁１４４のうち下側の側壁の表面に形成され、トレンチ１４０の側壁１４４からゲート電極１５０を離隔させる。実施形態１において、第１絶縁領域１７０は、ゲート絶縁膜１７２と一括して形成されており、ゲート絶縁膜１７２と同じ膜厚であるが、ゲート絶縁膜１７２よりも厚い膜厚でもよい。第１絶縁領域１７０及びゲート絶縁膜１７２は、熱酸化膜であるが、ＣＶＤ酸化膜でもよい。
第２絶縁領域１７４は、ゲート電極１５０とスナバ電極１６０との間に拡がりゲート電極１５０からスナバ電極１６０を離隔させるとともに、スナバ電極１６０とトレンチ１４０の側壁１４４との間に拡がりトレンチ１４０の側壁１４４からスナバ電極１６０を離隔させる。トレンチ１４０の側壁１４４とスナバ電極１６０との間の第２絶縁領域１７４の膜厚ｔоｘ１は、ゲート絶縁膜１７２の膜厚ｔоｘ２よりも厚く、第１絶縁領域１７０の膜厚ｔоｘ３よりも厚い。スナバ電極１６０とゲート電極１５０との間の第２絶縁領域１７４の膜厚は、スナバ電極１６０とトレンチ１４０の側壁１４４との間の第２絶縁領域１７４の膜厚ｔоｘ１よりも薄い。第２絶縁領域１７４は、ＣＶＤ法によって形成されたＣＶＤ酸化膜であるが、熱酸化膜でもよい。
第３絶縁領域１７６は、ソース電極１２０とスナバ電極１６０との間に拡がりスナバ電極１６０からソース電極１２０を離隔させる。第３絶縁領域１７６は、実装時にソース電極１２０にワイヤ等と接合する際にスナバ電極１６０やゲート電極１５０に与える振動や熱等の影響を低減する。
複数のトレンチ１４０、トレンチ１４０内のゲート電極１５０、スナバ電極１６０、及びソース領域１１４は平面的に見てストライプ状に形成されている。
２．実施形態１に係る半導体装置１００におけるスナバ回路
上記したように、実施形態１に係る半導体装置１００には、スナバ電極１６０が形成されており、スナバ電極１６０はドレイン電極１３０と接続されている。また、スナバ電極１６０とゲート電極１５０との間に拡がりゲート電極１５０からスナバ電極１６０を離隔させるとともに、スナバ電極１６０とトレンチ１４０の側壁１４４との間に拡がりトレンチ１４０の側壁１４４からスナバ電極１６０を離隔させる第２絶縁領域１７４を備える。
これにより、図３（ａ）に示すように、スナバ電極１６０とソース領域１１４との間に静電容量ＣＤＳ１が存在することになる。スナバ電極１６０は、図１（ａ）に示すように、ストライプ状に複数本形成されているため、各スナバ電極１６０で静電容量ＣＤＳ１が存在することとなる。また、ベース領域１１３とドリフト層１１２との間にも静電容量ＣＤＳ２が存在する。従って、図３（ｂ）に示すように、ソース電極１２０とドレイン電極１３０との間に静電容量ＣＤＳ１（各スナバ電極１６０とソース領域１１４との間の静電容量ＣＤＳ１の合成容量）及び静電容量ＣＤＳ２が配置されることと等価となる。これらの静電容量（寄生容量）は、ソース電極１２０とドレイン電極１３０との間のコンデンサＣを構成する（図３（ｃ）参照）。
スナバ電極１６０は、所定の濃度で不純物を含有したポリシリコンからなり、かつ、スナバ電極１６０は平面的に見てストライプ状に形成されているため（図１（ａ）参照）、スナバ電極１６０には内部抵抗が存在することとなる。各スナバ電極１６０の内部抵抗の合成抵抗は、上記したコンデンサＣとドレイン電極１３０との間の抵抗を構成する（図３（ｃ）参照）。
このことから、半導体装置１００は、コンデンサＣ及び抵抗Ｒとが直列に接続されたＲＣスナバ回路を内蔵した半導体装置（ＭＯＳＦＥＴ）となる。
ここで、電気抵抗率をρとし、スナバ電極１６０の断面積をＳ１とし、スナバ電極１６０の長さ（電流経路に沿った長さ）をｌとすると、図３（ｄ）に示すように、ストライプの１本あたりのスナバ電極１６０の内部抵抗Ｒ１は、電気抵抗率ρ及びスナバ電極１６０の長さｌに比例し、スナバ電極１６０の断面積Ｓ１に反比例する。従って、第２絶縁領域１７４の膜厚を調整することによってスナバ電極１６０の断面積Ｓ１（図１（ｂ）における横幅×高さ）を調整することができる。また、帯状のスナバ電極１６０の長さｌも調整することができる。従って、ストライプ１本あたりのスナバ電極１６０の抵抗値を比較的容易に調整することができ、ひいては、スナバ回路の抵抗Ｒも比較的容易に調整することができる。なお、電気抵抗率ρもポリシリコンに導入する不純物濃度に依存するため、この観点においてもスナバ電極１６０の抵抗値を調整することができる。
また、スナバ回路のコンデンサについては、静電容量ＣＤＳ１は、第２絶縁領域１７４の誘電率をεとし、スナバ電極１６０とソース領域１１４との間の長さ、すなわち、第２絶縁領域１７４の厚さをｔоｘ１とし、スナバ電極１６０とソース領域１１４とが対向する領域の面積をＳ２とすると、図３（ｄ）に示すように、ストライプ１本あたりの静電容量ＣＤＳ１は、第２絶縁領域１７４の膜厚ｔоｘ１に反比例し、スナバ電極１６０とソース領域１１４とが対向する領域の面積Ｓ２に比例する。
ここで、第２絶縁領域１７４の膜厚ｔоｘ１は、比較的容易に調整することができる。また、スナバ電極１６０とソース領域１１４とが対向する領域の面積Ｓ２は、スナバ電極１６０の高さに比例するため、第２絶縁領域１７４の膜厚を調整することによって、スナバ電極１６０とソース領域１１４とが対向する領域の面積をＳ２も調整することができる。従って、ストライプ１本あたりのスナバ電極１６０とソース領域１１４との間の静電容量ＣＤＳ１を容易に調整することができ、ひいては、スナバ回路の静電容量を比較的容易に調整することができる。
従って、実施形態１に係る半導体装置１００におけるスナバ回路の抵抗値及び静電容量を容易に調整できるため、フレキシビリティが高い半導体装置となる。
３．実施形態１に係る半導体装置の製造方法
実施形態１に係る半導体装置１００は、以下の手順で製造することができる。実施形態１に係る半導体装置の製造方法においては、図４～図７に示すように、半導体基体準備工程と、トレンチ形成工程と、第１絶縁膜形成工程と、ゲート電極形成工程（第１電極形成工程）と、第２絶縁膜形成工程と、スナバ電極形成工程と、ソース領域及びベース領域形成工程と、第３絶縁膜形成工程と、コンタクト工程と、ソース電極及びドレイン電極形成工程とをこの順序で実施する。
（１）半導体基体準備工程
まず、ｎ＋型の低抵抗半導体層１１１と、低抵抗半導体層１１１上に形成されたｎ型のドリフト層１１２とを有する半導体基体１１０を準備する（図４（ａ）参照）。
（２）トレンチ形成工程
次に、ドリフト層１１２に、平面的に見てストライプ状となる複数のトレンチ１４０を形成する（図４（ｂ）参照）。
（３）第１絶縁膜形成工程
次に、半導体基体１１０の一方の表面上（ドリフト層１１２側の表面上。トレンチ１４０の内表面上を含む）に第１絶縁膜１７０’を形成する（図４（ｃ）参照）。これにより、複数のトレンチ１４０のそれぞれの底１４２に第１絶縁領域１７０を形成するとともに、複数のトレンチのそれぞれの側壁１４４にゲート絶縁膜１７２を形成する。第１絶縁膜１７０’は例えば、熱酸化法によって形成されたものである。
（４）ゲート電極形成工程（第１電極形成工程）
次に、トレンチ１４０内に、第１絶縁領域１７０及びゲート絶縁膜１７２を介してゲート電極１５０を形成する。具体的にはまず、半導体基体１１０の一方面側全域に所定の不純物濃度を有するポリシリコン１５０’を形成する（図４（ｄ）参照）。このとき、周辺領域Ａ２においては、ゲート引き出し配線１５２を形成する。その後、当該ポリシリコン１５０’をエッチングすることにより、ゲート電極１５０を形成する（図５（ａ）参照）。ポリシリコン１５０’は、ポリシリコンを形成した後、ｐ型不純物（例えばボロン）をイオン注入して形成してもよいし、p型不純物雰囲気下でポリシリコンを成長させて形成してもよい（ドープドポリシリコン）。
（５）第２絶縁膜形成工程
次に、トレンチ１４０の側壁１４４及び半導体基体１１０の表面に形成された第１絶縁膜１７０’の表面上、及びゲート電極１５０の表面上に第２絶縁膜１７４’を形成する（図５（ｂ）参照）。これにより、ゲート電極１５０上の第２絶縁膜１７４’でゲート電極１５０側の第２絶縁領域１７４（図５（ｄ）参照）を構成するとともに、トレンチ１４０の上側の側壁（上部側壁）の表面上に積層された第１絶縁膜１７０’及び第２絶縁膜１７４’でトレンチ１４０の側壁１４４側の第２絶縁領域１７４（図５（ｄ）参照）を構成する。第２絶縁膜１７４’はＣＶＤ法によって形成されたものであるが、熱酸化法によって形成された熱酸化膜を用いてもよい。
（６）スナバ電極形成工程（第２電極形成工程）
次に、ゲート電極１５０上にゲート電極１５０と離隔した状態でスナバ電極１６０を形成する。具体的には、まず、半導体基体１１０の一方面側の表面全体にポリシリコン１６０’を形成する（図５（ｃ）参照）。このとき、周辺領域Ａ２においては、ドレイン引き出し配線１６２を形成する。次に、当該ポリシリコン１６０’の上面が半導体基体１１０の表面と同じ深さ位置又はそれよりも深い深さ位置となるようにエッチングして除去するとともに、半導体基体１１０の表面上の第１絶縁膜１７０’及び第２絶縁膜１７４’をエッチングで除去する（図５（ｄ）参照）。
（７）ソース領域及びベース領域形成工程
次に、半導体基体１１０の一方の表面側からｐ型不純物（例えば、ボロン）を所定の深さにイオン注入する（図６（ａ）参照）。次に、当該ｐ型不純物を活性化してベース領域１１３を形成する。次に、半導体基体１１０の表面側からｎ型不純物（例えば、リン）を所定の深さにイオン注入する（図６（ｂ）参照）。次に、当該ｎ型不純物を活性化してソース領域１１４を形成する。
（８）第３絶縁膜形成工程
次に、半導体基体１１０の表面、第２絶縁領域１７４及びスナバ電極１６０上に第３絶縁膜（第３絶縁領域１７６）を形成する（図６（ｃ）参照）。第３絶縁膜は、例えば、ＣＶＤ法によって形成されたものである。
（９）コンタクト形成工程
次に、隣接するトレンチ１４０間に第３絶縁領域１７６及びソース領域１１４を貫通しベース領域１１３に達するようにコンタクトホールを形成する（図６（ｄ）参照）。このとき、周辺領域Ａ２において、ゲート電極１５０の端部に形成されたゲート引き出し配線１５２とゲートフィンガーをコンタクトするためのコンタクトホール、スナバ電極１６０の端部に形成されたドレイン引き出し配線１６２とドレインフィンガー（ドレインパッド）とコンタクトするためのコンタクトホール、ドレインパッドＤＰとｎ型半導体層１１７とをコンタクトするコンタクトホールがそれぞれ形成される。
次に、スパッタ法により各コンタクトホールの内周面にバリアメタル（図示せず）を形成し、当該バリアメタルを介してタングステンを成膜する（図７（ａ）参照）。次に、ＣＭＰ法により、各コンタクトホール内のみにタングステンを残存させ、金属プラグＰｇをそれぞれ形成する（図７（ｂ）参照）。
（１０）ソース電極及びドレイン電極形成工程
次に、第３絶縁領域１７６及び金属プラグＰｇの表面上にスパッタ法によりＡｌ－Ｃｕ系金属膜を成膜し、ソース電極１２０、ドレインパッドＤＰ及びドレインフィンガーＤＦ、並びに、ゲートパッドＧＰ及びゲートフィンガーＧＦを形成する（図７（ｂ）参照）。これにより、ソース電極１２０は金属プラグＰｇを介してソース領域１１４及びベース領域１１３と電気的に接続され、ドレインフィンガーＤＦ及びドレインパッドＤＰは金属プラグＰｇを介してスナバ電極１６０と電気的に接続され、ゲートフィンガーＧＦ及びゲートパッドＧＰは金属プラグＰｇを介してゲート電極と接続される。また、低抵抗半導体層１１１の表面上にＴｉ－Ｎｉ－Ａｕ（又はＡｇ）などの多層金属膜を成膜し、ドレイン電極１３０を形成する（図７（ｃ）参照）。なお、周辺領域において、ドレイン電極１３０は、ｎ型半導体層１１７及び金属プラグＰｇを介してドレインパッドＤＰと接続されることとなる。従って、ドレイン電極１３０を形成することにより、スナバ電極１６０は、ドレイン引き出し配線１６２、ドレインフィンガーＤＦ、ドレインパッドＤＰ、半導体基体１１０（ドリフト層１１２）を介してドレイン電極１３０と接続する。
このようにして、実施形態１に係る半導体装置を製造することができる。
４．本発明の半導体装置とシールドゲート構造を有する半導体装置との比較
ところで、トレンチ内に２以上の種類の電極を配置する半導体装置として、シールドゲート構造の半導体装置（例えば、比較例に係る半導体装置８００、図８参照）が知られている。
比較例に係る半導体装置８００は、図８に示すように、半導体基体８１０と、トレンチ８４０と、ゲート電極８５０と、ゲート絶縁膜８７２と、シールド電極８９０と、絶縁領域８７８と、ソース電極８２０と、ドレイン電極８３０と、層間絶縁膜８７６とを備える。
半導体基体８１０は、ｎ型の低抵抗半導体層８１１、低抵抗半導体層８１１に隣接したｎ型のドリフト層８１２、ドリフト層８１２に隣接したｐ型のベース領域８１３、及び、ベース領域８１３に隣接したｎ型のソース領域８１４を有する。
ゲート電極８５０は、トレンチ８４０内に配設されている。ゲート電極８５０の側壁の部分は、ゲート絶縁膜８７２を介してベース領域８１３と対向している。
シールド電極８９０は、トレンチ８４０内に配設され、かつ、ゲート電極８５０の下側に位置する。
絶縁領域８７８は、ゲート電極８５０とシールド電極８９０との間に拡がり、さらに、トレンチ８４０の側壁及び底に沿って拡がって側壁及び底からシールド電極８９０を離隔させる。
比較例に係る半導体装置８００は、例えば、以下のような方法で製造することができる。
すなわち、比較例に係る半導体装置の製造方法においては、半導体基体８１０を準備する第１工程（図９（ａ）参照）と、
半導体基体８１０に平面的に見てストライプ状となる複数のトレンチ８４０を形成する第２工程（図９（ｂ）参照）と、
複数のトレンチ８４０のそれぞれの底面及び側壁に第１の絶縁膜８７８’を形成する第３工程（図９（ｃ）参照）と、
半導体基体８１０の一方の表面全体にポリシリコン８９０’を形成し（図９（ｄ）参照）、当該ポリシリコン８９０’をトレンチ８４０内の一部を残してエッチングすることでトレンチ８４０内に第１の絶縁膜８７８’を介してシールド電極８９０を形成する第４工程（図１０（ａ）参照）と、
半導体基体８１０全体に第２の絶縁膜８７０’を形成する第５工程（図１０（ｂ）参照）と、
シールド電極８９０上のみを残して第１の絶縁膜８７８’及び第２の絶縁膜８７０’をエッチングする第６工程（図１０（ｃ）参照）と、
半導体基体８１０の一方の表面（トレンチ８４０内表面を含む）に絶縁膜８７２’を形成することで、トレンチ８４０の上部の側壁にゲート絶縁膜８７２を形成する第７工程（図１０（ｄ）参照）と、
半導体基体８１０の一方の表面（トレンチ８４０内表面を含む）にポリシリコン８５０’を形成し（図１１（ａ）参照）、トレンチ８４０内のみを残してエッチングしてゲート電極８５０を形成する第８工程（図１１（ｂ）参照）と、
層間絶縁膜８７６を形成する第９工程（図１１（ｃ）参照）と、
ソース電極８２０及びドレイン電極８３０を形成する第１０工程（図１１（ｄ）参照）とをこの順序で実施する。
デバイスの閾値電圧を決定するゲート絶縁膜は高い精度を要求される。比較例に係る半導体装置の製造方法においては、第３工程において、第１の絶縁膜８７８’を形成し（図９（ｃ）参照）、第５工程において、第２の絶縁膜８７０’を形成した後（図１０（ｂ）参照）、第６工程において、当該第１の絶縁膜８７８’及び第２の絶縁膜８７０’をエッチングして（オーバーエッチング、図１０（ｃ）参照）、第７工程において、ゲート絶縁膜８７２を形成する（図１０（ｄ）参照）。しかしながら、第６工程において、必要以上に絶縁膜をエッチングしてしまう場合もある等、第１の絶縁膜８７８’及び第２の絶縁膜８７０’を高い精度でエッチングすることは難しく、高い精度でゲート絶縁膜８７２を形成することは難しい、という問題がある。
これに対して、実施形態１に係る半導体装置の製造方法によれば、他の絶縁膜を形成する前にゲート絶縁膜を形成するため（図４（ｃ）参照）、他の絶縁膜を形成する前にトレンチの側壁に直接ゲート絶縁膜を形成することができる。従って、高い精度でゲート絶縁膜を形成することができる。
５．実施形態１に係る半導体装置１００及び半導体装置の製造方法の効果
実施形態１に係る半導体装置１００及び半導体装置の製造方法によれば、ゲート電極１５０の上方にゲート電極１５０と離隔した状態で形成されたスナバ電極１６０を備え、複数のスナバ電極１６０のうちの少なくともいずれか（実施形態１においては全て）がドレイン電極１３０と接続されるため、スナバ電極１６０とソース領域１１４との間の寄生容量をコンデンサ（の一部）とし、スナバ電極１６０自身の内部抵抗を抵抗とするスナバ回路を形成することができる。従って、半導体装置を電力変換回路に組み込む際にスナバ回路を別途取り付けなくてもよくなる。その結果、スナバ回路を設置するための領域を確保しなくてもよく、電力変換回路を小型化することができる。
また、実施形態１に係る半導体装置１００及び半導体装置の製造方法によれば、スナバ電極１６０は、平面的に見てストライプ状に形成されており、複数のスナバ電極のうちの少なくともいずれかは、ドレイン電極１３０と接続されるため、スナバ電極１６０の長さ（図１（ａ）の上下方向の長さ）や断面積、さらには、各スナバ電極１６０をドレイン電位とするか否かを選択することで電気機器に応じたスナバ容量を調整することができる。従って、電気機器に応じてスナバ回路のスナバ容量を変更した半導体装置を設計・製造し直さなくてもよく、様々な電気機器にフレキシブルに適用可能なスナバ回路内蔵の半導体装置となる。
また、実施形態１に係る半導体装置の製造方法によれば、トレンチ形成工程実施後に、他の絶縁膜を形成する前にゲート絶縁膜１７２を形成する第１絶縁膜形成工程を含むため（図４（ｃ）参照）、他の絶縁膜を形成する前にトレンチ１４０の側壁１４４に直接ゲート絶縁膜１７２を形成することができる。従って、他の絶縁膜のエッチング精度に左右されることがなく、膜厚均一性を要求されるゲート絶縁膜１７２を高い精度で形成することができる。
ところで、半導体装置内にスナバ電極を形成しようとすると、スナバ回路を形成するための領域を別途準備しなくてはならなくなり、半導体装置自体を小型化することが難しい。これに対して、実施形態１に係る半導体装置１００によれば、スナバ電極１６０は、トレンチ１４０内に配置されているため、スナバ回路を形成するための領域を別途準備しなくてもよくなる。その結果、スナバ回路を内蔵する半導体装置でありながら半導体装置自体を小型化することができる。
また、実施形態１に係る半導体装置１００によれば、スナバ電極１６０は、ソース領域１１４と第２絶縁領域１７４を挟んで対向した位置に配置されているため、スナバ電極１６０とソース領域１１４との間に静電容量ＣＤＳ１を構成することができ、スナバ電極１６０とトレンチ１４０の側壁１４４との間の第２絶縁領域１７４の厚さを調整することで静電容量ＣＤＳ１を調整し易くなる。その結果、実施形態１に係る半導体装置１００は、電気機器に応じたスナバ容量を調整しやすくなり、様々な電気機器によりフレキシブルに適用可能なスナバ回路内蔵の半導体装置となる。
また、実施形態１に係る半導体装置１００によれば、トレンチ１４０の側壁１４４とスナバ電極１６０との間の第２絶縁領域１７４の厚さは、ゲート絶縁膜１７２の厚さよりも厚いため、トレンチ１４０の側壁１４４とスナバ電極１６０と間の第２絶縁領域１７４をスナバ回路を構成するのに適した所定の静電容量を有する誘電体とすることができる。
また、実施形態１に係る半導体装置１００によれば、スナバ電極１６０は、所定の濃度で不純物を含有するポリシリコンからなるため、不純物濃度を調整することによってスナバ電極１６０の抵抗値を調整することができ、スナバ回路の抵抗値を所望の抵抗値とすることができる。
また、実施形態１に係る半導体装置１００によれば、スナバ電極１６０の下面の深さ位置は、ソース領域１１４におけるトレンチ１４０との接触面の最下部の深さ位置よりも浅いため、スナバ電極１６０の側面全体がソース領域１１４と対向することとなる。従って、スナバ電極１６０とソース領域１１４とが対向する領域の面積Ｓ２を大きくすることができることからスナバ電極１６０とソース領域１１４との間の静電容量ＣＤＳ１を大きくすることができ、スナバ回路を構成するのに必要な静電容量を確保することができる。
［実施形態２］
実施形態２に係る半導体装置１０１は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、ドレイン電極と接続されているスナバ電極の本数が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態２に係る半導体装置１０１においては、実施形態１のように複数のスナバ電極１６０の全てのスナバ電極１６０がドレイン電極１３０と接続されているのではなく、複数のスナバ電極１６０のうちのいずれか（所定の本数）のスナバ電極１６０がドレイン電極１３０と接続されている（図１２参照）。
実施形態２においては、複数のスナバ電極１６０のうちの半数（ストライプの１本おきのスナバ電極１６０）がドレインフィンガーＤＦと接続されており（図１２のドレインフィンガーＤＦ上の白丸参照）、残りのスナバ電極１６０は、ドレインフィンガーＤＦとコンタクトされていない。なお、実施形態２においては、複数のスナバ電極１６０のうちの半数をコンタクトしているが、コンタクトする本数を半数より増やしたり減らしたりすることができる、これにより容易にスナバ回路のスナバ容量（抵抗値及び静電容量）を調整することができる。
このように、実施形態２に係る半導体装置１０１は、ドレイン電極と接続されているスナバ電極の本数が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、複数のスナバ電極１６０のうちの少なくともいずれか（実施形態２においては半数）がドレイン電極と接続されるため、スナバ回路を内蔵した半導体装置となり、小型化された電力変換回路とすることができる。また、スナバ電極１６０の長さや断面積、さらには、各スナバ電極１６０をドレイン電位とするか否かを選択することで電気機器に応じたスナバ容量を調整することができ、様々な電気機器にフレキシブルに適用可能なスナバ回路内蔵の半導体装置となる。
また、実施形態２に係る半導体装置１０１によれば、複数のスナバ電極１６０のうちの所定のスナバ電極１６０のみがドレイン電極１３０と接続されているため、ドレイン電極１３０と接続されているスナバ電極１６０の本数を調整することにより、スナバ回路の抵抗値及び静電容量を調整することができる。従って、実施形態２に係る半導体装置１０１は、様々な電気機器に対応可能なスナバ回路を内蔵した半導体装置となる。
なお、実施形態２に係る半導体装置１０１は、ドレイン電極と接続されているスナバ電極の本数以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
［変形例１］
変形例１に係る半導体装置１０２は、基本的には実施形態２に係る半導体装置１０１と同様の構成を有するが、ソース領域の構成が実施形態２に係る半導体装置１０１の場合とは異なる（図１３（ａ）及び図１３（ｂ）参照）。すなわち、変形例１においては、ドレインフィンガーＤＦ（ドレイン電極）とコンタクトされていないスナバ電極１６０を内包するトレンチ１４０（図１３（ｂ）右側のトレンチ１４０参照）の周囲にはソース領域１１４が形成されておらず、ドレインフィンガーＤＦ（ドレイン電極）とコンタクトされているスナバ電極１６０を内包するトレンチ１４０（図１３（ｂ）左側のトレンチ１４０参照）の周囲にはソース領域１１４が形成されている。
このように、変形例１に係る半導体装置１０２は、ソース領域の構成が実施形態２に係る半導体装置１０１の場合とは異なるが、実施形態２に係る半導体装置１０２の場合と同様に、複数のスナバ電極１６０のうちの少なくともいずれか（変形例１においては半数）がドレイン電極と接続されるため、スナバ回路を内蔵した半導体装置となり、電力変換回路を小型化することができる。また、電気機器に応じてスナバ回路のスナバ容量を変更した半導体装置を設計・製造し直さなくてもよく、様々な電気機器にフレキシブルに適用可能なスナバ回路内蔵の半導体装置となる。
なお、ドレイン電極１３０と接続されているスナバ電極１６０を有するトレンチ１４０においては、トレンチ１４０よりも深い方向に向かって空乏層が延伸されるが、ドレイン電極１３０と接続されていないスナバ電極１６０を有するトレンチ１４０（図１３（ｂ）の右側のトレンチ参照）においても、当該空乏層を深い深さ位置で維持させることができ、ゲートトレンチとしての機能はないものの、いわゆるダミートレンチとしての機能を有する。
［変形例２］
変形例２に係る半導体装置１０２ａは、基本的には変形例１に係る半導体装置１０２と同様の構成を有するが、ドレインフィンガーとコンタクトしているスナバ電極の本数が変形例１に係る半導体装置１０２の場合とは異なる。すなわち、変形例２においては、スナバ電極１６０は全てドレインフィンガーＤＦと接続されている（図１４（ａ）参照）。このとき、周囲にソース領域１１４が形成されていないトレンチ１４０（図１４（ｂ）の右側のトレンチ参照）は、ゲートトレンチとしての機能は有しないものの、スナバ回路としての機能、及び、いわゆるダミートレンチとしての機能を有する。なお、変形例２においても、ドレインフィンガーと接続するスナバ電極の本数や、周囲にソース領域を形成しないトレンチの本数を任意に調整することができる。
このように、変形例２に係る半導体装置１０２ａは、ドレインフィンガーとコンタクトしているスナバ電極の本数が変形例１に係る半導体装置１０２の場合とは異なるが、変形例１に係る半導体装置１０２の場合と同様に、複数のスナバ電極１６０のうちの少なくともいずれか（変形例２においては半数）がドレイン電極と接続されるため、スナバ回路を内蔵した半導体装置となり、電力変換回路を小型化することができる。また、電気機器に応じてスナバ回路のスナバ容量を変更した半導体装置を設計・製造し直さなくてもよく、様々な電気機器にフレキシブルに適用可能なスナバ回路内蔵の半導体装置となる。
［実施形態３］
実施形態３に係る半導体装置１０３は、基本的には実施形態１に係る半導体装置１００又は実施形態２に係る半導体装置１０１（以下、実施形態１に係る半導体装置１００等という）と同様の構成を有するが、シールドゲート構造を有する点が実施形態１に係る半導体装置１００等の場合とは異なる。すなわち、実施形態３に係る半導体装置１０３は、トレンチ１４０内において、ゲート電極１５０とトレンチ１４０の底との間に、トレンチ１４０及びソース電極１２０から離隔され、ソース電極１２０（ゲート電極でもよい）に接続されたシールド電極１９０を備える半導体装置（シールドゲート構造を有する半導体装置）である（図１５参照）。なお、実施形態３においては、シールド電極１９０をソース電極と接続したが、ゲート電極と接続してもよい。この場合、シールド電極１９０とゲート電極１５０とはトレンチ１４０内では離隔されており、トレンチ１４０の外側のゲートフィンガーＧＦを介して電気的に接続されている。
実施形態３においては、シールド電極１９０とゲート電極１５０との間に拡がりシールド電極１９０からゲート電極１５０を離隔させるとともに、ゲート電極１５０とトレンチ１４０の側壁１４４との間に拡がりトレンチ１４０の側壁１４４からゲート電極１５０を離隔させる第４絶縁領域１７８を備える。
このように、実施形態３に係る半導体装置１０３は、シールドゲート構造を有する点で実施形態１に係る半導体装置１００等の場合とは異なるが、実施形態１に係る半導体装置１００等の場合と同様に、複数のスナバ電極１６０のうちの少なくともいずれかがドレイン電極と接続されているため、スナバ回路を内蔵した半導体装置となり、小型化された電力変換回路とすることができる。また、スナバ電極１６０の長さや断面積、さらには、各スナバ電極１６０をドレイン電位とするか否かを選択することで電気機器に応じたスナバ容量を調整することができ、様々な電気機器にフレキシブルに適用可能なスナバ回路内蔵の半導体装置となる。
また、実施形態３に係る半導体装置１０３によれば、トレンチ１４０内において、ゲート電極１５０とトレンチ１４０の底との間に、トレンチ１４０の底１４２、トレンチ１４０の側壁１４４及びゲート電極１５０から離隔され、ゲート電極１５０又はソース電極１２０に接続されたシールド電極１９０を備えるため、ゲート・ドレイン間容量ＣＧＤが低減する。従って、ゲート充電電流量及びゲート放電電流量が低減し、スイッチング速度を速くすることができる。
さらに、シールド電極１９０とゲート電極１５０との間に拡がりシールド電極１９０からゲート電極１５０を離隔させるとともに、ゲート電極１５０とトレンチ１４０の側壁１４４との間に拡がりトレンチ１４０の側壁１４４からゲート電極１５０を離隔させる第４絶縁領域１７８を備えるため、電界集中が起こり易いトレンチ１４０の角部からゲート電極１５０までの距離を長くでき、さらには、第４絶縁領域１７８で電界を緩和することができる結果、耐圧を高くすることができる。
なお、実施形態３に係る半導体装置１０３は、シールドゲート構造を有する点以外の点においては実施形態１に係る半導体装置１００等と同様の構成を有するため、実施形態１に係る半導体装置１００等が有する効果のうち該当する効果を有する。
［実施形態４］
実施形態４に係る半導体装置１０４は、基本的には実施形態１に係る半導体装置１００等と同様の構成を有するが、スーパージャンクション構造（以下、ＳＪ構造）を有する点が実施形態１に係る半導体装置１００等の場合とは異なる。すなわち、実施形態４に係る半導体装置１０４において、半導体基体１１０は、ベース領域１１３の底よりも深い領域に所定の間隔で形成された複数のｐ型コラム領域１１６（第２導電型コラム領域）をさらに有し、隣り合うｐ型コラム領域１１６の間のドリフト層がｎ型コラム領域１１５（第１導電型コラム領域）を構成し、ｎ型コラム領域１１５とｐ型コラム領域１１６とでＳＪ構造が構成されている（図１６参照）。なお、実施形態４においては、トレンチ１４０の下方にｎ型コラム領域１１５が形成されており、ソース領域１１４とチャネルを形成するために、トレンチ１４０の幅よりも幅広となっているが、ＳＪ構造となり、かつ、ソース領域１１４とチャネルを形成できるのであれば適宜の構成とすることができる。
このように、実施形態４に係る半導体装置１０４は、ＳＪ構造を有する点で実施形態１に係る半導体装置１００等の場合とは異なるが、実施形態１に係る半導体装置１００等の場合と同様に、複数のスナバ電極１６０のうちの少なくともいずれかがドレイン電極と接続されているため、スナバ回路を内蔵した半導体装置となり、小型化された電力変換回路とすることができる。また、スナバ電極１６０の長さや断面積、さらには、各スナバ電極１６０をドレイン電位とするか否かを選択することで電気機器に応じたスナバ容量を調整することができ、様々な電気機器にフレキシブルに適用可能なスナバ回路内蔵の半導体装置となる。
また、実施形態４に係る半導体装置１０４によれば、ｎ型コラム領域１１５とｐ型コラム領域１１６とでＳＪ構造が構成されているため、耐圧を維持しながらオン抵抗の小さい半導体装置となる。
なお、実施形態４に係る半導体装置１０４は、ＳＪ構造を有する点以外の点においては実施形態１に係る半導体装置１００等と同様の構成を有するため、実施形態１に係る半導体装置１００等が有する効果のうち該当する効果を有する。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記各実施形態（各変形例も含む。以下同じ）において記載した形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。また、各実施形態や変形例を組み合わせてもよい。
（２）上記各実施形態において、半導体基体の外周部のみにゲートフィンガーＧＦを配置したが、本発明はこれに限定されるものではない。外周部に加えてゲートパッドＧＰから反対側の辺に向かって半導体基体１１０を横断するようにゲートフィンガーＧＦをさらに配置してもよい（図１７参照）。この場合、ソース電極（図示せず）がゲートフィンガーで囲まれた２つの領域に分割されており、ドレインフィンガー及びドレインパッド（図示せず）はそれぞれのソース電極を取り囲むように（合計２つ）配置されている。
（３）上記各実施形態において、平面的に見て半導体基体を縦断するように、トレンチ、ゲート電極及びスナバ電極を形成したが、本発明はこれに限定されるものではない。１本の長い帯状のスナバ電極を、平面的に見て２本以上に短く分けて配置してもよいし（スナバ電極を２本に分けた場合については図１８の符号１６０ａ参照。変形例４に係る半導体装置１０６）、ゲート電極１５０を２本以上に短く分けて配置してもよいし、スナバ電極とゲート電極の両方を２本以上に短く分けて配置してもよい。
（４）上記各実施形態においては、スナバ電極１６０をトレンチ１４０内に形成したが、本発明はこれに限定されるものではない。スナバ電極全体をトレンチ外、すなわち、トレンチが形成されていない領域における半導体基体１１０の表面の高さ位置よりも高い位置にスナバ電極を形成してもよいし（図１９のスナバ電極１６０ｂ参照）、一部がトレンチ内に、他の一部が半導体基体１１０の表面の高さ位置よりも高い位置になるようにスナバ電極を形成してもよい（図２０のスナバ電極１６０ｃ参照）。
（５）上記各実施形態において、ソース電極１２０を金属プラグＰｇを用いてソース領域及びベース領域とコンタクトしたが、本発明はこれに限定されるものではない。半導体基体に高濃度のｐ型拡散半導体領域を形成してソース電極１２０をソース領域及びベース領域とコンタクトしてもよい。この場合、コンタクト領域形成工程においては、半導体基体をエッチングせず、ｐ型不純物を半導体基体に導入（例えば、イオン注入法や、エピタキシャル成長法など）してｐ型拡散半導体領域を形成してもよいし、特段ｐ型拡散半導体領域を形成しなくてもよい。また、ｎ型不純物を半導体基体の一方面全域にイオン注入したが、マスクを用いてｎ型不純物を半導体基体に選択的にイオン注入してもよい。
（６）上記各実施形態においては、周辺領域において、スナバ電極１６０は、第３絶縁領域１７６を貫通するように形成された金属プラグＰｇ及びｎ型半導体層１１７を介してドレイン電極と接続したが、本発明はこれに限定されるものではない。スナバ電極１６０は、半導体基体の側面部分やチャネルストッパ電極を介してドレイン電極１３０と接続してもよい（図示せず）。また、絶縁性基板２１０と絶縁性基板２１０上に配置された配線２２０とを備える回線基板２００を準備し、回路基板２００の配線２２０上に導電性接合材Ｓ（例えば、はんだなど）を介して半導体装置１０９（構成は実施形態１に係る半導体装置１００と同じ構成）を配置し、ドレイン電極１３０と配線２２０とを電気的に接続して、さらに、配線２２０とドレインパッドＤＰとをボンディングワイヤｗ等の接続部材を介して接続することによってドレインパッドＤＰをドレイン電極１３０と接続してもよい（図２１参照）。なお、この場合、半導体基体内において、ドレインパッドＤＰとドレイン電極１３０とを接続するためにドレインパッドＤＰと半導体基体１１０との間を金属プラグＰｇで接続しなくてもよい。
（７）上記各実施形態においては、ドレインパッドを形成したが、本発明はこれに限定されるものではない。ドレインパッドを形成しなくてもよい。
（８）上記各実施形態においては、第１導電型をｎ型、第２導電型をｐ型としたが、本発明はこれに限定されるものではない。第１導電型をｐ型、第２導電型をｎ型としてもよい。
１００，１０１，１０２，１０２ａ，１０３，１０４，１０５，１０６，１０７，１０８，１０９…半導体装置、１１０…半導体基体、１１２…ドリフト層、１１３…ベース領域、１１４…ソース領域、１１５…ｎ型コラム領域、１１６…ｐ型コラム領域、１２０…ソース電極、１３０…ドレイン電極、１４０…トレンチ、１４２…底、１４４…側壁、１５０…ゲート電極、１６０…スナバ電極、１７０…第１絶縁領域、１７０’…第１絶縁膜、１７２…ゲート絶縁膜、１７４…第２絶縁領域、１７４’…第２絶縁膜、１９０…シールド電極

Claims (9)

  1. 第１導電型のドリフト層、前記ドリフト層の表面に形成された第２導電型のベース領域、及び、前記ベース領域の表面に形成された第１導電型のソース領域を有する半導体基体と、
    前記半導体基体の一方の表面側に形成されたソース電極と、
    前記半導体基体の他方の表面側に形成されたドレイン電極と、
    前記半導体基体の一方の表面に形成され、前記ドリフト層に隣接した底、及び、前記ドリフト層、前記ベース領域及び前記ソース領域に隣接した側壁を有する複数のトレンチと、
    前記複数のトレンチの前記側壁のそれぞれに形成されたゲート絶縁膜を介して前記トレンチ内にそれぞれ配置され、側面が前記ベース領域と対向する複数の第１電極と、
    前記第１電極のそれぞれの上方に前記第１電極と離隔した状態で形成された複数の第２電極と、
    前記トレンチの前記底と前記第１電極との間に形成され、前記トレンチの底から前記第１電極を離隔させる第１絶縁領域と、
    前記第２電極と前記第１電極との間に拡がり前記第１電極から前記第２電極を離隔させるとともに、前記第２電極と前記トレンチの前記側壁との間に拡がり前記トレンチの前記側壁から前記第２電極を離隔させる第２絶縁領域とを備え、
    前記トレンチ、前記第１電極及び前記第２電極は、平面的に見てストライプ状に形成されており、
    複数の前記第２電極のうちの少なくともいずれかは、前記ドレイン電極と接続され、
    前記第２電極は、前記トレンチ内に配置されていることを特徴とする半導体装置。
  2. 前記第２電極は、前記ソース領域及び前記ベース領域のうちの少なくともいずれかと前記第２絶縁領域を挟んで対向した位置に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記トレンチの前記側壁と前記第２電極との間の前記第２絶縁領域の厚さは、前記ゲート絶縁膜の厚さよりも厚いことを特徴とする請求項１又は２のいずれかに記載の半導体装置。
  4. 前記第２電極の少なくとも一部は、前記トレンチが形成されていない前記半導体基体の前記一方の表面の高さ位置よりも上方に配置されていることを特徴とする請求項１に記載の半導体装置。
  5. 前記トレンチ内において、前記第１電極と前記トレンチの底との間に、前記トレンチの前記底、前記トレンチの前記側壁及び前記第１電極から離隔され、前記ソース電極又は前記第１電極と電気的に接続されたシールド電極をさらに備えることを特徴とする請求項１～４のいずれかに記載の半導体装置。
  6. 前記半導体基体は、前記ベース領域の底よりも深い領域に所定の間隔で形成された複数の第２導電型コラム領域をさらに有し、
    隣り合う前記第２導電型コラム領域の間の前記ドリフト層が第１導電型コラム領域を構成し、
    前記第１導電型コラム領域と前記第２導電型コラム領域とでスーパージャンクション構造が構成されていることを特徴とする請求項１～５のいずれかに記載の半導体装置。
  7. 前記第２電極は、所定の濃度で不純物を含有するポリシリコンからなることを特徴とする請求項１～６のいずれかに記載の半導体装置。
  8. 前記第２電極の下面の深さ位置は、前記ソース領域における前記トレンチとの接触面の最下部の深さ位置よりも浅いことを特徴とする請求項１～７のいずれかに記載の半導体装置。
  9. 請求項１～８のいずれかに記載の半導体装置を製造する半導体装置の製造方法であって、
    第１導電型のドリフト層を有する半導体基体を準備する半導体基体準備工程と、
    平面的に見てストライプ状となる複数のトレンチを形成するトレンチ形成工程と、
    複数の前記トレンチのそれぞれの底及び側壁に第１絶縁膜を形成することによって、複数の前記トレンチのそれぞれの底に第１絶縁領域を形成するとともに、複数の前記トレンチのそれぞれの側壁にゲート絶縁膜を形成する第１絶縁膜形成工程と、
    前記トレンチ内に前記ゲート絶縁膜を介して第１電極を形成する第１電極形成工程と、
    前記トレンチの側壁における前記第１絶縁膜の表面上、及び、前記第１電極の表面上に第２絶縁膜を形成する第２絶縁膜形成工程と、
    前記第１電極の上方に前記第１電極と離隔した状態となるように前記トレンチ内に前記第２絶縁膜を介して第２電極を形成する第２電極形成工程と、
    前記半導体基体の一方の表面側にソース電極を形成する工程、及び、前記半導体基体の他方の表面側にドレイン電極を形成する工程を有するソース電極・ドレイン電極形成工程とをこの順序で含むことを特徴とする半導体装置の製造方法。
JP2020118213A 2020-07-09 2020-07-09 半導体装置及び半導体装置の製造方法 Active JP7530757B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2020118213A JP7530757B2 (ja) 2020-07-09 2020-07-09 半導体装置及び半導体装置の製造方法
TW110118128A TWI787828B (zh) 2020-07-09 2021-05-19 半導體裝置以及半導體裝置的製造方法
CN202110636387.XA CN113921597B (zh) 2020-07-09 2021-06-08 半导体装置以及半导体装置的制造方法
NL2028665A NL2028665B1 (en) 2020-07-09 2021-07-08 Semiconductor device and method of manufacturing semiconductor device
US17/371,054 US11978793B2 (en) 2020-07-09 2021-07-08 Semiconductor device and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020118213A JP7530757B2 (ja) 2020-07-09 2020-07-09 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2022015398A JP2022015398A (ja) 2022-01-21
JP7530757B2 true JP7530757B2 (ja) 2024-08-08

Family

ID=79173019

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020118213A Active JP7530757B2 (ja) 2020-07-09 2020-07-09 半導体装置及び半導体装置の製造方法

Country Status (5)

Country Link
US (1) US11978793B2 (ja)
JP (1) JP7530757B2 (ja)
CN (1) CN113921597B (ja)
NL (1) NL2028665B1 (ja)
TW (1) TWI787828B (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116998020A (zh) * 2021-03-22 2023-11-03 罗姆股份有限公司 半导体装置
US12278231B2 (en) * 2022-03-11 2025-04-15 Infineon Technologies Ag RC snubber with poly silicon resistor and capacitor formed from junction termination edge
CN114937637B (zh) * 2022-05-13 2025-08-15 富芯微电子有限公司 一种低功耗屏蔽栅型半导体功率器件及其制造方法
CN118136671B (zh) * 2024-04-25 2024-07-23 江西萨瑞微电子技术有限公司 一种集成栅极电阻的sgt器件及其制备方法
CN119907274B (zh) * 2025-03-28 2025-07-18 杭州谱析光晶半导体科技有限公司 一种高密度的SiC MOSFET结构及其制备工艺

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006202931A (ja) 2005-01-20 2006-08-03 Renesas Technology Corp 半導体装置およびその製造方法
JP2014107417A (ja) 2012-11-28 2014-06-09 Renesas Electronics Corp 半導体装置
JP2017163107A (ja) 2016-03-11 2017-09-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2019195013A (ja) 2018-05-01 2019-11-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
KR100625175B1 (ko) * 2004-05-25 2006-09-20 삼성전자주식회사 채널층을 갖는 반도체 장치 및 이를 제조하는 방법
US7915672B2 (en) * 2008-11-14 2011-03-29 Semiconductor Components Industries, L.L.C. Semiconductor device having trench shield electrode structure
KR101087139B1 (ko) * 2008-12-18 2011-11-25 한국전자통신연구원 수퍼 접합 구조를 갖는 ｔｄｍｏｓ 소자의 제조 방법
US8546850B2 (en) * 2009-04-09 2013-10-01 Georgia Gech Research Corporation Superjunction collectors for transistors and semiconductor devices
WO2011087994A2 (en) * 2010-01-12 2011-07-21 Maxpower Semiconductor Inc. Devices, components and methods combining trench field plates with immobile electrostatic charge
JP2012204615A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 半導体装置
US8466513B2 (en) * 2011-06-13 2013-06-18 Semiconductor Components Industries, Llc Semiconductor device with enhanced mobility and method
US8829603B2 (en) * 2011-08-18 2014-09-09 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET package
CN102610643B (zh) * 2011-12-20 2015-01-28 成都芯源系统有限公司 沟槽金属氧化物半导体场效应晶体管器件
US8785278B2 (en) * 2012-02-02 2014-07-22 Alpha And Omega Semiconductor Incorporated Nano MOSFET with trench bottom oxide shielded and third dimensional P-body contact
JP2013201267A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 半導体装置及びその製造方法
US8643071B2 (en) * 2012-06-14 2014-02-04 Alpha And Omega Semiconductor Incorporated Integrated snubber in a single poly MOSFET
US9230957B2 (en) * 2013-03-11 2016-01-05 Alpha And Omega Semiconductor Incorporated Integrated snubber in a single poly MOSFET
JP6462367B2 (ja) * 2015-01-13 2019-01-30 ルネサスエレクトロニクス株式会社 半導体装置
JP6416056B2 (ja) * 2015-08-26 2018-10-31 株式会社東芝 半導体装置
WO2018012122A1 (ja) 2016-07-11 2018-01-18 富士電機株式会社 半導体装置及び振動抑制装置
US10593664B2 (en) * 2016-12-27 2020-03-17 Infineon Technologies Americas Corp. Controlled resistance integrated snubber for power switching device
US10211333B2 (en) * 2017-04-26 2019-02-19 Alpha And Omega Semiconductor (Cayman) Ltd. Scalable SGT structure with improved FOM
DE102019109368B4 (de) * 2018-05-15 2024-07-04 Infineon Technologies Ag Halbleitervorrichtung mit siliziumcarbidkörper und herstellungsverfahren

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006202931A (ja) 2005-01-20 2006-08-03 Renesas Technology Corp 半導体装置およびその製造方法
JP2014107417A (ja) 2012-11-28 2014-06-09 Renesas Electronics Corp 半導体装置
JP2017163107A (ja) 2016-03-11 2017-09-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2019195013A (ja) 2018-05-01 2019-11-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN113921597B (zh) 2025-05-13
TW202218164A (zh) 2022-05-01
US20220013664A1 (en) 2022-01-13
CN113921597A (zh) 2022-01-11
TWI787828B (zh) 2022-12-21
US11978793B2 (en) 2024-05-07
JP2022015398A (ja) 2022-01-21
NL2028665B1 (en) 2024-01-04
NL2028665A (en) 2022-02-28

Similar Documents

Publication Publication Date Title
JP7530757B2 (ja) 半導体装置及び半導体装置の製造方法
US10923582B2 (en) Trench-type insulated gate semiconductor device including an emitter trench and an overlapped floating region
JP6477885B2 (ja) 半導体装置および半導体装置の製造方法
US9299820B2 (en) Semiconductor device
TWI567979B (zh) 溝槽式功率半導體元件
JP7327672B2 (ja) 半導体装置
CN109659351B (zh) 绝缘栅双极晶体管
JP6561611B2 (ja) 半導体装置
CN102044565A (zh) 半导体装置
JP2020031167A (ja) 半導体装置およびその製造方法
CN114725202A (zh) 半导体器件
CN105702722B (zh) 低导通电阻功率半导体组件
JP5738653B2 (ja) 絶縁ゲート型半導体装置
US7498658B2 (en) Trench gate type insulated gate bipolar transistor
JP4576805B2 (ja) 絶縁ゲート型半導体素子及びその製造方法
JP7613965B2 (ja) 半導体装置
JP5309427B2 (ja) 半導体装置
CN110010685A (zh) 沟槽金氧半导体元件及其制造方法
JP5228287B2 (ja) 半導体装置およびその製造方法
CN115966592A (zh) 半导体器件及其制造方法
KR20150068268A (ko) 반도체 전력 소자 및 이의 제조 방법
WO2017149624A1 (ja) パワー半導体装置及びパワー半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230619

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240321

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240326

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240513

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240723

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240729

R150 Certificate of patent or registration of utility model

Ref document number: 7530757

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150