JP7532295B2

JP7532295B2 - 半導体記憶装置

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Publication number: JP7532295B2
Application number: JP2021045259A
Authority: JP
Inventors: 威中野; 謙柴崎; 秀之片岡; 淳一佐藤; 浩己伊達
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2021-03-18
Filing date: 2021-03-18
Publication date: 2024-08-13
Anticipated expiration: 2041-03-18
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Description

本発明の実施形態は、半導体記憶装置に関する。

近年、ＮＡＮＤ型メモリ等の半導体記憶装置においては、微細化、大容量化の要求から、３次元構造化が図られるようになってきた。メモリセルトランジスタを、１ビット（２値）のデータを保持可能なＳＬＣ（ＳｉｎｇｌｅＬｅｖｅｌＣｅｌｌ）とする場合だけでなく、２ビット（４値）のデータを保持可能なＭＬＣ（ＭｕｌｔｉＬｅｖｅｌＣｅｌｌ）、３ビット（８値）のデータを保持可能なＴＬＣ（ＴｒｉｐｌｅＬｅｖｅｌＣｅｌｌ）または４ビット（１６値）のデータを保持可能なＱＬＣ（ＱｕａｄＬｅｖｅｌＣｅｌｌ）として構成する場合がある。

このような半導体記憶装置においては、メモリチップ内に互いに物理的に独立した複数のプレーンを配置する構成が採用されることがある。

複数のプレーンに対して同時に書き込み動作を行うと、同時動作プレーン数に依存して書き込み速度に差が生じる場合がある。

特開２００７－１２２３９号公報

本実施形態は、同時動作プレーン数に拘わらずプログラム電圧の均一化を可能にすることにより、書き込み時間を短縮することができる半導体記憶装置を提供する。

実施形態の半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルのゲートに接続されたワード線と、前記複数のメモリセルの一端にそれぞれ接続された選択ゲートトランジスタを介して前記複数のメモリセルの一端に電気的に接続されたビット線と、により構成されたメモリセルアレイを含む複数のプレーンと、前記複数のプレーンにそれぞれ含まれる前記メモリセルアレイのうち１つ以上の前記メモリセルアレイに供給する電圧を発生可能であって、プログラム期間において書き込み対象の選択ワード線にプログラム電圧を供給すると共に、前記選択ワード線に隣接する隣接ワード線に対して前記プログラム期間の前半には第１中間電圧を与え後半には前記第１中間電圧よりも高い第２中間電圧を与える電圧発生回路と、前記電圧発生回路と前記選択ワード線との間の経路上に設けられ、前記隣接ワード線に前記第２中間電圧を与える期間に対応する期間において前記選択ワード線から放電電流を流す放電回路と、前記放電回路の放電特性を前記電圧発生回路から前記プログラム電圧が同時に供給される前記プレーンの数に応じて設定する制御回路と、を具備する。

第１実施形態に関わるメモリシステムの構成例を示すブロック図。第１実施形態の不揮発性メモリの構成例を示すブロック図。図２中の複数のプレーンの具体的な構成の一例を示すブロック図。３次元構造のＮＡＮＤメモリセルアレイ２３のブロックの等価回路を示す図。３次元構造のＮＡＮＤメモリセルアレイ２３のブロックの構成例を示す図。書き込み動作（プログラム動作）における各配線の電位変化を示す図。メモリセルアレイの閾値電圧分布を示す図。書き込み動作における標準書き込みシーケンスを示す説明図。図２又は図３中の電圧生成回路２８を構成するＶＰＧＭ生成回路４０の具体的な構成の一例を示すブロック図。図８中のチャージポンプ回路４１の具体的な構成の一例を示す回路図。横軸に時間をとり縦軸に電圧をとって、プログラム電圧ＶＰＧＭの浮き電位を説明するためのグラフ。放電回路５０を設けた電圧生成回路２８及びＭＵＸスイッチ２９の具体的な構成の一例を示す回路図。ＴＳ３０及びロウデコーダ２５の具体的な構成の一例を示すブロック図。ＶＰＡＳＳ＿ＳＨＩＦＴ期間における放電動作を説明するための説明図。第２の実施形態の不揮発性メモリの構成例を示すブロック図。図１４中の複数のプレーンの具体的な構成の一例を示すブロック図。本発明の第３の実施形態を示すブロック図。第１の実施形態の効果を説明するための説明図。

以下、図面を参照して本発明の実施形態について詳細に説明する。

（第１の実施形態）
本実施形態は、後述するＶＰＡＳＳ＿ＳＨＩＦＴの制御に対応して各プレーンに供給するプログラム電圧を制御することにより、同時動作プレーン数に拘わらず供給するプログラム電圧の均一化を図ることにより、書き込み時間を短縮するものである。

（メモリシステムの構成）
図１は、実施形態に関わるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

不揮発性メモリ２は、データを不揮発に記憶する半導体記憶装置であり、例えば、ＮＡＮＤ型メモリにより構成される。本実施形態では、不揮発性メモリ２は、メモリセルトランジスタあたり４ｂｉｔを記憶可能なメモリセルトランジスタを有するＮＡＮＤメモリ、すなわち４ｂｉｔ／Ｃｅｌｌ（ＱＬＣ：ＱｕａｄＬｅｖｅｌＣｅｌｌ）のＮＡＮＤメモリであるとして説明するが、これに限定されるものではない。不揮発性メモリ２は、３次元化されている。

メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１は、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（ＥｒｒｏｒＣｈｅｃｋａｎｄＣｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６により接続される。

ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータである書き込みデータなどを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。

メモリインターフェイス１５は、プロセッサ１２の指示に基づいてユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）、ＭＰＵ（ＭｉｃｒｏＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、例えば、符号化されて符号語として不揮発性メモリ２に格納される。

なお、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域の物理アドレスを指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納する。ＲＡＭ１１は、例えば、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）やＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）などの汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。

ホストから書き込みリクエストを受信した場合、メモリコントローラ１は次のように動作する。プロセッサ１２は、書き込みデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に与える。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。

ホストから読み出しリクエストを受信した場合、メモリコントローラ１は次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に与える。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。

（不揮発性メモリの概略構成）
図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。また、図３は図２中の複数のプレーンの具体的な構成の一例を示すブロック図である。

不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、レジスタ２６、シーケンサ２７、電圧生成回路２８、ＭＵＸスイッチ２９、入出力用パッド群３２、ロジック制御用パッド群３４、電源入力用端子群３５及び、複数のプレーンＰＢ０，ＰＢ１，…（以下、これらのプレーンＰＢ０，ＰＢ１，…を区別する必要がない場合にはプレーンＰＢという）を備えている。なお、図２ではプレーンＰＢのプレーン数が４の例を示しているが、不揮発性メモリ２が備えるプレーンの数はこれに限られるものではない。例えば、不揮発性メモリ２が備えるプレーンの数は２、３、８、１６等であってもよい。

入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。

ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び信号Ｒ／Ｂに対応する複数の端子（パッド）を備えている。

信号／ＣＥは、不揮発性メモリ２の選択を可能にする。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号／ＷＥは、書き込みを可能にする。信号ＲＥ，／ＲＥは、読み出しを可能にする。信号／ＷＰは、書き込み及び消去を禁止する。信号Ｒ／Ｂは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ１は、信号Ｒ／Ｂを受けることで、不揮発性メモリ２の状態を知ることができる。

電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。

ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ１に接続される。入出力回路２２は、メモリコントローラ１との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。

ロジック制御回路２１は、メモリコントローラ１からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。信号名に付記された"／"は、アクティブ・ローを示す。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ１にレディー／ビジー信号Ｒ／Ｂを送信する。

レジスタ２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２６は、例えばＳＲＡＭから構成される。

制御回路としてのシーケンサ２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する。

電圧生成回路２８は、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２８は、生成した電圧を、ＭＵＸスイッチ２９を介してプレーンＰＢ内のメモリセルアレイ２３、センスアンプ２４、及びロウデコーダ２５などに供給する。

各プレーンＰＢには、それぞれメモリセルアレイ２３が設けられている。メモリセルアレイ２３は、複数のブロックを備える。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。

（メモリセルアレイのブロック構成）
図４Ａは本実施形態の不揮発性メモリ２における３次元構造のＮＡＮＤメモリセルアレイ２３のブロックＢＬＫの等価回路を示す図である。図４Ａはメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図４Ａと同様の構成を有する。なお、本実施形態は、２次元構造のメモリセルアレイにも適用可能である。

図示するように、ブロックＢＬＫは、例えば４つのストリングユニット（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、ここでは８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択ゲートトランジスタＳＴ１，ＳＴ２とを含む。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、ここでは８個であるが、８個に限られず、例えば、３２個、４８個、６４個、９６個等でもよい。選択ゲートトランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、例えばカットオフ特性を高めるために、選択ゲートトランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択ゲートトランジスタを用いてもよい。さらに、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１，ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。

メモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１，ＳＴ２間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択ゲートトランジスタＳＴ１に接続され、他端側のメモリセルトランジスタＭＴ０が、選択ゲートトランジスタＳＴ２に接続されている。

ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３（以下、これらを区別する必要がない場合には選択ゲート線ＳＧＤという）に接続される。他方で、選択ゲートトランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一の選択ゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及び選択ゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通に接続されているのに対し、選択ゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に独立している。

ＮＡＮＤストリングＮＳを構成するメモリセルトランジスタＭＴ０～ＭＴ７のゲートには、それぞれワード線ＷＬ０～ＷＬ７が接続されている。ブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。なお、以下の説明では、ＮＡＮＤストリングＮＳを単に「ストリング」という場合がある。

各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルトランジスタＭＴは、ＮＡＮＤストリングＮＳに含まれる選択ゲートトランジスタＳＴや他のメモリセルトランジスタＭＴを介して、ビット線に接続されている。上述した通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。一方、データの読み出し及び書き込みは、メモリセルグループＭＧ単位（またはページ単位）で行われる。本明細書では、１つのワード線ＷＬｉに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴをメモリセルグループＭＧと定義する。本実施形態では、不揮発性メモリ２は４ビット（１６値）のデータを保持可能なＱＬＣのＮＡＮＤメモリである。従って、１つのメモリセルグループＭＧが、４ページ分のデータを保持することができる。各メモリセルトランジスタＭＴが保持することができる４ビットは、それぞれこの４ページに対応する。

図４Ｂは本実施形態の不揮発性メモリ２における３次元構造のＮＡＮＤメモリセルアレイ２３のブロックＢＬＫの構成例を示す図である。図４Ｂはメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図４Ｂと同様の構成を有する。

より具体的には、図４Ｂは、本実施形態の不揮発性メモリ２におけるＮＡＮＤメモリセルアレイ２３のブロックＢＬＫの一部断面図である。図４Ｂに示すように、半導体基板６０１上に、例えばセンスアンプ２４やロウデコーダ２５等の周辺回路に含まれるトランジスタが形成され、その上層に、メモリセルアレイ２３に含まれるメモリセルトランジスタが形成される。以下の説明において、半導体基板６０１の表面に水平な直交する２方向をｘ方向及びｙ方向とし、半導体基板６０１表面に垂直な方向をｚ方向とする。

図４Ｂにおいて、半導体基板６０１の上面部分に形成されたｐ型又はｎ型のウェル領域と、各ウェル領域内に形成された不純物拡散領域と、ウェル領域間を絶縁する素子分離領域のそれぞれの図示は省略されている。半導体基板６０１上には、ゲート絶縁膜（図示せず）を介して、導電体ＧＣが設けられている。また、半導体基板６０１に導電体ＧＣを挟むように設けられた複数の不純物拡散領域（図示せず）には、複数のコンタクト６６１が設けられている。複数のコンタクト６６１には、配線パターンとしての複数の導電体６４１が、それぞれ接続されている。例えば、導電体ＧＣはトランジスタのゲート電極として機能し、導電体６４１はトランジスタのソース電極またはドレイン電極として機能する。

例えば、導電体６４１上にはコンタクト６６２が設けられ、コンタクト６６２には配線パターンとしての導電体６４２が接続されており、導電体６４２上にはコンタクト６６３が設けられ、コンタクト６６３には配線パターンとしての導電体６４３が接続されている。導電体６４１、６４２、６４３が設けられる配線層を、それぞれ配線層Ｄ０、Ｄ１、Ｄ２と呼ぶ。配線層Ｄ０、Ｄ１、Ｄ２は、不揮発性メモリ２の下層部分に設けられている。なお、不揮発性メモリ２の下層部分に設けられる配線層は３層に限られない。２つ以下の配線層で構成されていてもよいし、あるいは４つ以上の配線層が設けられていてもよい。

導電体６４３の上方には、例えば層間絶縁膜（図示せず）を介して導電体６４４が設けられている。導電体６４４は、例えば、ｘｙ平面に平行な板状に形成されており、ソース線ＳＬとして機能する。導電体６４４の上方には、例えば、導電体６４５～６５４が層間絶縁膜（図示せず）を介してｚ方向に順に積層されている。

導電体６４５～６５４のそれぞれは、例えばｘｙ平面に平行な板状に形成されている。例えば、導電体６４５は、選択ゲート線ＳＧＳとして機能し、導電体６４６～６５３は、それぞれワード線ＷＬ０～ＷＬ７として機能し、導電体６５４は、選択ゲート線ＳＧＤとして機能する。

導電体６４５～６５４のそれぞれを貫通し、導電体６４４に接触するように、柱状のメモリピラー６３４が設けられている。メモリピラー６３４は、例えば、中心側の導電体柱６３８と、導電体柱６３８の外側に形成されるトンネル絶縁膜６３７と、トンネル絶縁膜６３７の外側に形成される電荷蓄積膜６３６と、電荷蓄積膜６３６の外側に形成されるブロック絶縁膜６３５を含む。メモリピラー６３４と導電体６４６～６５４のそれぞれとが交差する部分が、メモリセルトランジスタ（メモリセル）ＭＴとして機能する。また、メモリピラー６３４と導電体６４５、６５４のそれぞれとが交差する部分が、選択トランジスタＳＴとして機能する。

メモリピラー６３４の上面よりも上層には、層間絶縁膜（図示せず）を介して、導電体６５５が設けられている。導電体６５５は、ｘ方向に延伸したライン状に形成されており、ビット線ＢＬとして機能する。複数の導電体６５５は、ｙ方向において間隔をおいて配列されている。導電体６５５は、ストリングユニットＳＵ毎に対応する１つのメモリピラー６３４内の導電体柱６３８と、コンタクトプラグＣＰを介して、電気的に接続されている。

具体的には、各ストリングユニットＳＵにおいて、例えば各メモリホール６３４内の導電体柱６３８上にコンタクトプラグＣＰが設けられ、コンタクトプラグＣＰ上に１つの導電体６４５が設けられる。なお、このような構成に限定されず、例えば、導電体柱６３８と導電体６５５とは、さらに複数のコンタクトや配線などを介して接続されていてもよい。

導電体６５５が設けられた層よりも上層には、層間絶縁膜（図示せず）を介して導電体６５６が設けられている。導電体６５６が設けられた層よりも上層には、層間絶縁膜（図示せず）を介して導電体６５７が設けられている。

導電体６５６及び６５７は、例えばメモリセルアレイ２３に設けられた配線と、メモリセルアレイ２３の下層に設けられた周辺回路とを接続するための配線として機能する。導電体６５５、６５６、６５７が設けられた層を、それぞれ、配線層Ｍ０、Ｍ１、Ｍ２と呼ぶ。

図３に示されるプレーンＰＢ０～ＰＢ３は、相互に同一構成であり、各プレーンＰＢは、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５及びプレーンデコーダ（以下、ＴＳという）３０を備えている。

ロウデコーダ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。

センスアンプ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、各ビット線に接続されたセンスアンプユニット群２４Ａを有しており、センスアンプユニット群２４Ａは、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプユニット群２４Ａは、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット群２４Ａは、データの書き込み時には、書き込みデータをビット線に転送する。

センスアンプ２４は、データレジスタ２４Ｂを有しており、データレジスタ２４Ｂは、データの読み出し時には、センスアンプユニット群２４Ａにより検出したデータを一時的に保持し、これをシリアルに入出力回路２２へ転送する。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット群２４Ａへ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。

メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５が書き込み及び読み出しにおいて用いる電圧は、電圧生成回路２８において生成される。即ち、電圧生成回路２８は、書き込み時に必要な各種電圧、読み出しに必要な各種電圧及び消去に必要な各種電圧を発生してＭＵＸスイッチ２９に出力する。ＭＵＸスイッチ２９は、電圧生成回路２８が発生した各種電圧を、書き込み及び読み出しのシーケンスに従っていずれの配線に供給するかを切換える。

（書き込み動作）
メモリセルＭＴへのデータの書き込み動作は、大まかにはプログラム動作とベリファイ動作とを含む。プログラム動作は、電子を電荷蓄積膜に注入することによりメモリセルＭＴの閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。

図５は書き込み動作（プログラム動作）における各配線の電位変化を示す図である。電圧生成回路２８は、図５に示す各種電圧を発生し、ＭＵＸスイッチ２９は、シーケンサ２７に制御されて、図５に示す各種電圧を各配線に割り当てる。

プログラム動作は、ワード線及びビット線に印加するプログラム電圧及びビット線電圧に従って行われる。図５に示すように、ワード線（図５の選択ＷＬ，非選択ＷＬ）にプログラム電圧ＶＰＧＭが印加されないブロックＢＬＫは、書き込み対象でない非選択ＢＬＫ（図５下段）である。また、ビット線電圧は、ビット線ＢＬに接続された選択ゲートトランジスタＳＴ１が導通することによりメモリセルトランジスタＭＴに印加されるので、書き込み対象のブロックＢＬＫ（選択ＢＬＫ）のうち、選択ゲート線ＳＧＤが印加されないストリングユニットＳＵは書き込み対象でない非選択ＳＵ（図５中段）である。なお、選択ＢＬＫの非選択ＳＵ（図５中段）についても、プログラム電圧ＶＰＧＭの印加の前に、選択ゲート線ＳＧＤを例えば５Ｖにして選択ゲートトランジスタＳＴ１を導通させておくようにしてもよい。

書き込み対象のブロックＢＬＫ（選択ＢＬＫ）の書き込み対象のストリングユニットＳＵ（選択ＳＵ）（図５上段）については、プログラム電圧ＶＰＧＭの印加の前に、図５上段の左側に示すように、選択ゲート線ＳＧＤを例えば５Ｖにして、選択ゲートトランジスタＳＴ１を導通させておく。また、プログラム動作時には、選択ゲート線ＳＧＳは例えば０Ｖである。従って、選択ゲートトランジスタＳＴ２はオフ状態となる。一方、図５上段の右側に示すプログラム電圧ＶＰＧＭ印加時には、選択ゲート線ＳＧＤを例えば２．５Ｖとする。これにより、選択ゲートトランジスタＳＴ１の導通、非導通の状態は、選択ゲートトランジスタＳＴ１に接続されるビット線ＢＬのビット線電圧によって決まる。

上述したように、センスアンプ２４は、各ビット線ＢＬにデータを転送する。“０”データが与えられたビット線ＢＬにはビット線電圧Ｖｂｌ＿Ｌとして例えば０Ｖの接地電圧Ｖｓｓが印加される。“１”データが与えられたビット線ＢＬにはビット線電圧Ｖｂｌ＿Ｈとして書き込み禁止電圧Ｖｉｎｈｉｂｉｔ（例えば２．５Ｖ）が印加される。従って、プログラム電圧ＶＰＧＭ印加時には、“０”データが与えられたビット線ＢＬに接続された選択ゲートトランジスタＳＴ１は導通し、“０”データが与えられたビット線ＢＬに接続された選択ゲートトランジスタＳＴ１はカットオフする。カットオフした選択ゲートトランジスタＳＴ１に接続されているメモリセルトランジスタＭＴは書き込み禁止となる。

導通状態となった選択ゲートトランジスタＳＴ１に接続されているメモリセルトランジスタＭＴは、ワード線ＷＬに印加される電圧に従って電荷蓄積膜への電子の注入が行われる。ワード線電圧として、電圧ＶＰＡＳＳが与えられたワード線ＷＬ（非選択ＷＬ）に接続されたメモリセルトランジスタＭＴは、閾値電圧に拘わらず導通状態となるが、電荷蓄積膜への電子の注入は行われない。一方、ワード線電圧として、プログラム電圧ＶＰＧＭが与えられたワード線ＷＬ（選択ＷＬ）に接続されたメモリセルトランジスタＭＴは、プログラム電圧ＶＰＧＭに応じて電荷蓄積膜への電子の注入が行われる。

即ち、ロウデコーダ２５は、選択ブロックＢＬＫにおいていずれかのワード線ＷＬを選択し、選択ワード線（選択ＷＬ）にプログラム電圧ＶＰＧＭを印加し、その他のワード線（非選択ワード線）ＷＬ（非選択ＷＬ）に第１中間電圧である電圧ＶＰＡＳＳを印加する。プログラム電圧ＶＰＧＭは、トンネル現象により電子を電荷蓄積膜に注入するための高電圧であり、ＶＰＧＭ＞ＶＰＡＳＳである。ロウデコーダ２５によってワード線ＷＬの電圧を制御しながら、センスアンプ２４によって各ビット線ＢＬにデータを供給することで、メモリセルアレイ２３の各メモリセルトランジスタＭＴへの書き込み動作（プログラム動作）が行われる。

（ＶＰＡＳＳ＿ＳＨＩＦＴ）
ところで、チャネルに印加したプログラム電圧ＶＰＧＭの低下を抑制するために、プログラム電圧印加期間の後半において、選択ワード線に隣接する非選択のワード線（以下、隣接ワード線という）に印加する電圧ＶＰＡＳＳを第２中間電圧である電圧ＶＰＡＳＳ＿ＳＨＩＦＴまで上昇させるＶＰＡＳＳ＿ＳＨＩＦＴが採用されることがある。隣接ワード線の電圧をＶＰＡＳＳから電圧ＶＰＡＳＳ＿ＳＨＩＦＴまでシフトさせることで、例えば、選択ワード線のプログラム電圧ＶＰＧＭをブーストしてプログラム効率を向上させるとともに、非書き込み対象のメモリセルトランジスタＭＴが属するＮＡＮＤストリングＮＳのチャネル電位を上昇させることでディスターブを抑制する。

また、非選択ＳＵのチャネルはフローティングである。従って、選択ワード線に高い電圧ＶＰＧＭが印加された場合でも非選択ＳＵのチャネル電位も上昇するので、本来、非選択ＳＵのメモリセルトランジスタＭＴに書き込みが行われることはない。しかし、電荷のリークによって非選択ＳＵのチャネル電圧が低下すると、非選択ＳＵのメモリセルトランジスタＭＴについても、プログラム電圧ＶＰＧＭの印加により、誤書き込みが行われるおそれがある。そこで、隣接ワード線の電圧をＶＰＡＳＳから電圧ＶＰＡＳＳ＿ＳＨＩＦＴに上げることで、非選択ＳＵのチャネル電圧を高くして、非選択ＳＵのメモリセルトランジスタＭＴに書き込みが行われることを防止する。つまり、ＶＰＡＳＳ＿ＳＨＩＦＴは、ディスターブ（意図しない閾値電圧の上昇による誤書き込み）を防止する機能も有している。

（閾値電圧分布）
多値のデータをメモリセルトランジスタＭＴに書き込む場合には、メモリセルトランジスタＭＴの閾値電圧をデータの値に応じた値にする。メモリセルトランジスタＭＴにプログラム電圧ＶＰＧＭ及びビット線電圧Ｖｂｌを印加すると、電子がメモリセルトランジスタＭＴの電荷蓄積膜に注入されて閾値電圧が上昇する。プログラム電圧ＶＰＧＭを大きくすることで電子の注入量を増加させて、メモリセルトランジスタＭＴの閾値電圧を高くすることができる。しかし、メモリセルトランジスタＭＴのばらつきにより同一のプログラム電圧ＶＰＧＭを印加したとしても電子の注入量はメモリセルトランジスタＭＴ毎に異なる。一旦注入された電子は、消去動作が行われるまで保持される。そこで、各メモリセルトランジスタＭＴに設定すべき閾値電圧として許容できる閾値電圧の範囲に収まるように、プログラム動作とベリファイ動作（ループ）を、プログラム電圧ＶＰＧＭを徐々に上昇させつつ、複数回行う。ベリファイ動作は、書き込み動作の一環として行われる読み出し動作である。

図６はメモリセルアレイの閾値電圧分布を示す図である。図６では、４ｂｉｔ／Ｃｅｌｌの不揮発性メモリ２の閾値電圧分布例を示している。不揮発性メモリ２において、メモリセルＭＴに記憶する多値データの各データ値に応じて、メモリセルＭＴの閾値電圧が設定される。電荷蓄積膜（電荷保持領域）への電荷量の注入は、確率的であるため、図６に示すように、各メモリセルＭＴの閾値電圧も統計的に分布する。

図６は、横軸に閾値電圧をとり縦軸にメモリセル数（セル数）をとって、４ビット１６値に対応した１６個のステート（ステートＥｒ，Ｓ１～Ｓ１５）に対応する１６個の山型の閾値電圧分布を示している。図６の例では、１６個のステートに対応する１６個の閾値電圧分布のいずれかにメモリセルＭＴの閾値電圧を設定することで、メモリセルＭＴに１６値のデータ（４ビットデータ）を記憶させることが可能である。

閾値電圧Ｖｔｈが図６の電圧Ｖｒ１以下となる閾値電圧分布がステートＥｒに対応し、閾値電圧Ｖｔｈが電圧Ｖｒ１より大きく電圧Ｖｒ２以下となる閾値電圧分布がステートＳ１に対応し、閾値電圧Ｖｔｈが電圧Ｖｒ２より大きく電圧Ｖｒ３以下となる閾値電圧分布がステートＳ２に対応し、閾値電圧Ｖｔｈが電圧Ｖｒ３より大きく電圧Ｖｒ４以下となる閾値電圧分布がステートＳ３に対応する。以下同様に、図６に示すように、それぞれの閾値電圧分布がステートＳ４からＳ１５に対応する。

すなわち、ステートは、各メモリセルＭＴの閾値電圧Ｖｔｈを示すものであり、４ビット１６値の場合には、各メモリセルＭＴの閾値電圧Ｖｔｈは、ステートＥｒ，Ｓ１～Ｓ１５の１６個のステートに対応した１６個の閾値電圧分布いずれかに設定される。電圧Ｖｒ１～Ｖｒ１５は、１６個の閾値電圧分布それぞれの境界となる基準電圧である。なお、ベリファイ動作においては、ワード線ＷＬに電圧Ｖｒ１～Ｖｒ１５をベリファイ電圧として印加して読み出し行い、対象のメモリセルＭＴがオフになることによりステートに対応した閾値電圧に到達したことを判定する。

図７は書き込み動作における標準書き込みシーケンスを示す説明図である。図７は横軸に時間をとり縦軸に電圧をとって、標準書き込みシーケンスに基づく書き込み動作時における、プログラム電圧ＶＰＧＭの変化とプログラム動作とベリファイ動作のタイミングを示している。

図７はプレーンＰＢ１～ＰＢ３における書き込みシーケンスを示している。図７の斜線は書き込み時におけるプログラム電圧ＶＰＧＭの変化を示している。即ち、図７はプログラム電圧ＶＰＧＭを１９回変化させて書き込みを行う１９ループの書き込みシーケンスの例を示している。各プレーンＰＢの書き込みシーケンスは、相互に同期して実施される。

図７に示すように、標準書き込みシーケンスでは、選択ワード線ＷＬに印加するプログラム電圧ＶＰＧＭをループ毎に順次増加させる。また、各ループにおいて、書き込みの結果の各メモリセルＭＴの閾値電圧Ｖｔｈがベリファイ電圧よりも高い値まで到達したか否かを判定するために１つ以上のステートを対象としてベリファイ動作が行われる。図７の例では、最終的には、最大で１９回のループで、１９回のプログラム動作と４２回のベリファイ動作とが行われる。

（電圧生成回路）
図８は図２又は図３中の電圧生成回路２８を構成するＶＰＧＭ生成回路４０の具体的な構成の一例を示すブロック図であり、図９は図８中のチャージポンプ回路４１の具体的な構成の一例を示す回路図である。

クロック制御回路４２は、クロック信号ＣＬＫ及びクロック信号ＣＬＫの反転信号であるクロック信号／ＣＬＫを発生する。クロック制御回路４２は、相補的なクロックＣＬＫ，／ＣＬＫをチャージポンプ回路４１に供給する。チャージポンプ回路４１は、クロック制御回路４２から供給されるクロックＣＬＫ，／ＣＬＫを用いて、所定の電圧ＶＯＵＴを発生する。

図９に示すように、チャージポンプ回路４１は、ｎ＋１個のＮＭＯＳトランジスタＮＭ１，ＮＭ２，…，ＮＭｎ，ＮＭｎ＋１及びｎ個のキャパシタＣ１～Ｃｎを含む。なお、チャージポンプ回路４１におけるＮＭＯＳトランジスタおよびキャパシタの数ｎは、適宜設定可能である。

ＮＭＯＳトランジスタＮＭ１～ＮＭｎ＋１はそれぞれ、ダイオード接続され、ダイオードとして機能する。ＮＭＯＳトランジスタＮＭ１～ＮＭｎ＋１は、その電流経路が順に直列接続される。キャパシタＣ１～Ｃｎの一端はそれぞれ、ＮＭＯＳトランジスタＮＭ１～ＮＭｎの電流経路出力側の一端に電気的に接続される。キャパシタＣ１，Ｃ３，Ｃ５，…の他端にはクロック信号ＣＬＫが供給され、キャパシタＣ２，Ｃ４，Ｃ６，…の他端にはクロック信号／ＣＬＫが供給される。

ＮＭＯＳトランジスタＮＭ１の電流経路入力側の一端には、電圧ＶＳＵＰ（例えば電源電圧ＶＤＤ）が供給される。そして、例えば電源電圧ＶＤＤの振幅を有するクロック信号ＣＬＫ，／ＣＬＫによって、キャパシタＣ１～Ｃｎは充放電を繰り返し、入力電圧ＶＳＵＰは昇圧されて順次後段に転送される。この結果、トランジスタＮＭｎ＋１の電流経路出力側には、電圧ＶＳＵＰよりも大きい出力電圧ＶＯＵＴが発生する。

チャージポンプ回路４１は、ダイオード接続されたＮＭＯＳトランジスタの各段において、異なるレベルの電圧を発生することができる。電圧生成回路２８は、チャージポンプ回路４１の出力から上述した書き込み及び読み出し等に必要な複数種類の電圧を発生する。

図８では電圧生成回路２８に構成される各回路のうち、チャージポンプ回路４１の出力を用いてプログラム電圧ＶＰＧＭを発生するＶＰＧＭ生成回路４０を示している。チャージポンプ回路４１の出力ＶＯＵＴは、電圧ＶＰＧＭＨとして出力回路４３に供給される。出力回路４３は、電圧ＶＰＧＭＨが供給される電源ラインと出力ノードＮとの間に、電流経路が直列接続された２つのＰＭＯＳトランジスタＰＭ１，ＰＭ２が接続される。トランジスタＰＭ１のソース及びゲートは電源ラインに接続される。ＩタイプのトランジスタＰＭ２のソース及びゲートはトランジスタＰＭ１のドレインに接続され、ドレインは出力ノードＮに接続される。

出力ノードＮと基準電位点との間には、ＮＭＯＳトランジスタＮＭ１１の電流経路、抵抗Ｒ１，可変抵抗Ｒ２及びＮＭＯＳトランジスタＮＭ１２の電流経路が直列接続される。抵抗Ｒ１，Ｒ２の接続点は比較器４４の一方入力端に接続される。比較器４４の他方入力端には基準電圧ＶＲＥＦが印加される。比較器４４は、抵抗Ｒ１，Ｒ２の接続点の電圧が基準電圧ＶＲＥＦよりも高い期間において、クロック制御回路４２に停止信号を出力する。クロック制御回路４２は、比較器４４から停止信号が出力されている期間には、クロック信号ＣＬＫ，／ＣＬＫの発生を停止するようになっている。トランジスタＮＭ１１，ＮＭ１２、抵抗Ｒ１，Ｒ２及び比較器４４によって、リミット回路が構成される。

トランジスタＰＭ１，ＰＭ２はいずれもダイオード接続されており、出力回路４３に供給された電圧ＶＰＧＭＨは、トランジスタＰＭ１，ＰＭ２の閾値電圧分だけ低下して出力ノードＮに現れる。電圧ＶＰＧＭＨとして、プログラム電圧ＶＰＧＭよりもトランジスタＰＭ１，ＰＭ２の閾値電圧分だけ高い電圧を設定することで、出力ノードＮからプログラム電圧ＶＰＧＭを発生させることができる。

トランジスタＮＭ１１，ＮＭ１２は、シーケンサ２７から制御信号が供給されて（図示省略）、リミット回路を機能させる期間においてオンになる。トランジスタＮＭ１１，ＮＭ１２のオンの期間には、出力ノードＮに現れる電圧は抵抗Ｒ１，Ｒ２により分圧される。抵抗Ｒ１，Ｒ２の接続点の電圧は、比較器４４において基準電圧ＶＲＥＦと比較される。基準電圧ＶＲＥＦは、出力ノードＮに現れる電圧が規定のプログラム電圧ＶＰＧＭである場合の抵抗Ｒ１，Ｒ２の接続点の電圧に設定される。従って、出力ノードＮに現れる電圧が規定のプログラム電圧ＶＰＧＭを超えると、抵抗Ｒ１，Ｒ２の接続点の電圧が基準電圧ＶＲＥＦよりも高くなり、比較器４４から停止信号が発生する。この停止信号によって、クロック制御回路４２はクロック信号ＣＬＫ，／ＣＬＫの発生を停止する。この結果、チャージポンプ回路４１の出力電圧が低下して、出力ノードＮの電圧上昇が抑制され、出力ノードＮの電圧は、規定のプログラム電圧ＶＰＧＭに維持される。

（浮き電位）
ところで、抵抗Ｒ１，Ｒ２の抵抗値は、消費電力の増加を抑制するために、出力ノードＮから基準電位点に流れる電流を小さくするように、十分に大きな抵抗値に設定される。このため、複数のプレーンを対象とするマルチプレーン動作をする場合においては、プログラム電圧ＶＰＧＭに浮き電位が生じ、結果的に書き込み時間が長くなるという不具合がある。

図１０は横軸に時間をとり縦軸に電圧をとって、プログラム電圧ＶＰＧＭの浮き電位を説明するためのグラフである。図１０は、図２に示す構成において、単一のプレーンを対象としたプログラム動作をする場合の選択ワード線（ＷＬｎ）に印加される電圧の波形（細い実線）と、４つのプレーンを対象としたプログラム動作をする場合の選択ワード線（ＷＬｎ）に印加される電圧の波形（太い実線）を示している。なお、細い実線は破線枠で囲った部分を除いて太い実線と略重なっている。また、隣接ワード線（ＷＬｎ±１）に印加される電圧の波形（破線）は、単一のプレーンを対象としたプログラム動作をする場合も、４つのプレーンを対象としたプログラム動作をする場合も、略同一である。

図１０の破線に示すように、隣接ワード線（ＷＬｎ±１）においてＶＰＡＳＳは、ＶＰＡＳＳ＿ＳＨＩＦＴにシフトする。このＰＶＡＳＳ＿ＳＨＩＦＴへの電圧上昇によって、太い実線に示すように、選択ワード線におけるプログラム電圧ＶＰＧＭはブーストされる。

ＶＰＡＳＳ＿ＳＨＩＦＴによってプログラム電圧ＶＰＧＭが所望の電圧を超えた後、単一のプレーンを対象としたプログラム動作である場合には、ＶＰＧＭ生成回路４０のリミット回路が動作し、１つのプレーンの選択ワード線からＴＳ３０、ＭＵＸスイッチ２９、電圧生成回路２８中のＶＰＧＭ生成回路４０の出力ノードＮを経由して、リミット回路から基準電位点に僅かずつ放電が行われることで、選択ワード線（ＷＬｎ）の電圧はプログラム電圧ＶＰＧＭで安定する。

これに対し、マルチプレーン動作の場合においては、選択ワード線（ＷＬｎ）におけるプログラム電圧ＶＰＧＭは、隣接ワード線（ＷＬｎ±１）においてＶＰＡＳＳがＰＶＡＳＳ＿ＳＨＩＦＴまで上昇することで、ブーストされた後、プログラム電圧ＶＰＧＭが本来設定すべき電圧値を超えた状態であっても、上述したように、ＶＰＧＭ生成回路４０中のリミット回路による放電量が小さい。従って、４つのプレーンＰＢ０～ＰＢ３の各選択ワード線からそれぞれのＴＳ３０を経由し、ＭＵＸスイッチ２９、電圧生成回路２８中のＶＰＧＭ生成回路４０の出力ノードＮを介して、リミット回路により放電を行ったとしても、図１０の細い実線に示すように、選択ワード線（ＷＬｎ）の電圧をプログラム電圧ＶＰＧＭまでを十分に低下させることができない。この結果、図１０における破線枠で囲まれた領域に示すような浮き電位が生じる。また、この浮き電位の状態は、同時動作プレーン数によって異なる。

つまり、同時動作プレーン数によってプログラム電圧ＶＰＧＭの変化にばらつきが生じ、プログラムのループ数に影響を与える。こうして、マルチプレーン動作の場合には、結果的に書き込み時間が長くなってしまう。

（構成）
そこで、本実施形態においては、プログラム電圧ＶＰＧＭを減少させるための放電回路を設け、ＶＰＡＳＳ＿ＳＨＩＦＴに応じて放電回路を制御することにより、同時動作プレーン数に拘わらずプログラム電圧ＶＰＧＭの均一化を図る。

図１１は放電回路５０を設けた電圧生成回路２８及びＭＵＸスイッチ２９の具体的な構成の一例を示す回路図である。図１１は、電圧生成回路２８を構成する各回路のうち、ＶＰＧＭ生成回路４０，ＶＰＡＳＳ生成回路４５及びＶＰＡＳＳ２生成回路４６と、ＭＵＸスイッチ２９を構成する各回路のうち図１１に示した電圧生成回路２８に対応する回路部分のみを示している。

電圧生成回路２８には、ＶＰＧＭ生成回路４０の外、ＶＰＡＳＳ生成回路４５及びＶＰＡＳＳ２生成回路４６が構成されている。ＶＰＡＳＳ生成回路４５及びＶＰＡＳＳ２生成回路４６は、ＶＰＧＭ生成回路４０と同様の構成であり、それぞれ電圧ＶＰＡＳＳ、電圧ＶＰＡＳＳ＿ＳＨＩＦＴを発生する。

ＭＵＸスイッチ２９は、トランジスタにより構成された複数のスイッチＴ０１～Ｔ０３，スイッチＴ１１～Ｔ１３，…，スイッチＴ７１～Ｔ７３を有する。ＶＰＧＭ生成回路４０からのプログラム電圧ＶＰＧＭは、スイッチＴ０１，Ｔ１１，…，Ｔ７１に供給され、ＶＰＡＳＳ生成回路４５からの電圧ＶＰＡＳＳは、スイッチＴ０２，Ｔ１２，…，Ｔ７２に供給され、ＶＰＡＳＳ２生成回路４６からの電圧ＶＰＳＳ＿ＳＨＩＦＴは、スイッチＴ０３，Ｔ１３，…，Ｔ７３に供給される。スイッチＴ０１～Ｔ０３，スイッチＴ１１～Ｔ１３，…及びスイッチＴ７１～Ｔ７３は、それぞれ信号線ＣＧ０，ＣＧ１，…，ＣＧ７に接続される。

スイッチＴ０１～Ｔ０３，スイッチＴ１１～Ｔ１３，…及びスイッチＴ７１～Ｔ７３は、シーケンサ２７により制御されて、信号線ＣＧ０～ＣＧ７にプログラム電圧ＶＰＧＭ，ＶＰＡＳＳ，ＶＰＡＳＳ＿ＳＨＩＦＴを供給する。

本実施形態においては、ＶＰＧＭ生成回路４０とスイッチＴ０１，Ｔ１１，…，Ｔ７１とを接続する配線、即ち、出力ノードＮに接続される配線には、放電回路５０が接続される。放電回路５０は、出力ノードＮと基準電位点との間に直列接続された可変抵抗Ｒ３及びＮＭＯＳトランジスタＮＭ１３により構成される。トランジスタＮＭ１３は、ドレインが可変抵抗Ｒ３に接続され、ソースが基準電位点に接続されて、ゲートにシーケンサ２７からの制御信号（図示省略）が入力される。トランジスタＮＭ１３は、シーケンサ２７によってオン，オフが制御される。例えば、トランジスタＮＭ１３は、隣接ワード線にＶＰＡＳＳ＿ＳＨＩＦＴが印加される期間（以下、ＶＰＡＳＳ＿ＳＨＩＦＴ期間という）にオンとなるように設定されていてもよい。

本実施形態においては、可変抵抗Ｒ３の抵抗値についても、シーケンサ２７によって制御されるようになっている。シーケンサ２７は、可変抵抗Ｒ３の抵抗値を例えば同時動作プレーン数に応じて変更する。例えば、シーケンサ２７は、同時動作プレーン数が多い程、可変抵抗Ｒ３の抵抗値を小さくし、同時動作プレーン数が少ない程、可変抵抗Ｒ３の抵抗値を大きくする。これにより、同時動作プレーン数が多い場合には、放電回路５０による放電電流量を増加させて、プログラム電圧ＶＰＧＭの浮き電位を抑制し、同時動作プレーン数が少ない場合には、放電回路５０による放電電流量を減少させて、消費電力を抑制する。

なお、図１１では、放電回路５０を可変抵抗Ｒ３及びトランジスタＮＭ１３により構成する例を示したが、出力ノードＮと基準電位点との間に、抵抗とスイッチの直列回路を複数並列に設ける構成にしてもよい。並列に配置されたこれらの抵抗の抵抗値を同時動作プレーン数に応じた異なる抵抗値に設定する。この場合には、シーケンサ２７がスイッチを選択的にオンにすることによって、異なる抵抗値の抵抗を選択的に出力ノードＮと基準電位点との間に接続することが可能である。あるいは、シーケンサ２７は、同時動作プレーン数に応じてオンにするスイッチの数を変化させ、出力ノードＮと基準電位点との間に接続する同一又は異なる抵抗値の抵抗の数を変化させる構成であってもよい。

なお、図１１では、放電回路５０を電圧生成回路２８内に設ける例を示したが、ＶＰＧＭ生成回路４０の出力ノードＮからＴＳ３０の入力端までのいずれの経路上に放電回路５０を配置してもよい。

図１２はＴＳ３０及びロウデコーダ２５の具体的な構成の一例を示すブロック図であり、電圧生成回路２８からワード線までの配線経路を説明するものである。

上述したように、電圧生成回路２８は、メモリセルトランジスタＭＴに対するプログラム動作及び読み出し動作等に必要な電圧を含む各種電圧を発生する。即ち、電圧生成回路２８は、信号線ＳＧ０～ＳＧ４に電圧を供給する回路（図示省略）と、信号線ＣＧ０～ＣＧ７にそれぞれ電圧を供給する上述したＶＰＧＭ生成回路４０、ＶＰＡＳＳ生成回路４５及びＶＰＡＳＳ２生成回路４６を含む。電圧生成回路２８からの各種電圧はＭＵＸスイッチ２９に供給される。

図１２において、ＭＵＸスイッチ２９は、図１１のスイッチＴ０１～Ｔ０３，スイッチＴ１１～Ｔ１３，…，スイッチＴ７１～Ｔ７３により構成される複数のスイッチ回路２９Ｂを有する。スイッチ回路２９Ｂは、ワード線ＷＬ０～ＷＬ７に供給する電圧が電圧生成回路２８から与えられて、これらの電圧をシーケンサ２７の制御に従って信号線ＣＧ０～ＣＧ７に出力する。

また、ＭＵＸスイッチ２９は、スイッチ回路２９Ｂと同様の構成のスイッチ回路２９Ａ，２９Ｃを有する。スイッチ回路２９Ａは、選択ゲート線ＳＧＳに供給する電圧が電圧生成回路２８から与えられて、この電圧をシーケンサ２７の制御に従ってＳＧ４信号線に出力する。スイッチ回路２９Ｃは、選択ゲート線ＳＧＤ０～ＳＧＤ３に供給する電圧が電圧生成回路２８から与えられて、これらの電圧をシーケンサ２７の制御に従って信号線ＳＧ０～ＳＧ３に出力する。

これらの信号線ＳＧ０～ＳＧ４，ＣＧ０～ＣＧ７は、プレーンデコーダ群３１を構成する各プレーンデコーダ（ＴＳ）３０により、各プレーンＰＢの信号線ＳＧ０～ＳＧ４，ＣＧ０～ＣＧ７に接続される。各ＴＳ３０は、転送制御回路３０Ａ及びスイッチ回路群３０Ｂにより構成される。スイッチ回路群３０Ｂは、信号線ＳＧ０～ＳＧ４，ＣＧ０～ＣＧ７にそれぞれ対応するスイッチＴＲ＿ＰＳＧ０～ＴＲ＿ＰＳＧ４，ＴＲ＿ＰＣＧ０～ＴＲ＿ＰＣＧ７を有している。各スイッチＴＲ＿ＰＳＧ０～ＴＲ＿ＰＳＧ４，ＴＲ＿ＰＣＧ０～ＴＲ＿ＰＣＧ７は、ＭＵＸスイッチ２９に接続された信号線ＳＧ０～ＳＧ４，ＣＧ０～ＣＧ７をそれぞれ各プレーンＰＢの信号線ＳＧ０～ＳＧ４，ＣＧ０～ＣＧ７に接続する。

プレーンデコーダ群３１の各ＴＳ３０の転送制御回路３０Ａは、シーケンサ２７に制御されて、プレーンＰＢ０～ＰＢ３に接続された各スイッチ回路群３０Ｂのうち１つのスイッチ回路群３０Ｂの各スイッチＴＲ＿ＰＳＧ０～ＴＲ＿ＰＳＧ４，ＴＲ＿ＰＣＧ０～ＴＲ＿ＰＣＧ７をオンにするための選択信号ＰＬＮＳＥＬを発生する。これより、ＭＵＸスイッチ２９に接続された信号線ＳＧ０～ＳＧ４，ＣＧ０～ＣＧ７は、プレーンＰＢ０～ＰＢ３のうちの１つのプレーンＰＢ内の信号線ＳＧ０～ＳＧ４，ＣＧ０～ＣＧ７に電気的に接続される。

更に、各プレーンＰＢ内の信号線ＳＧ０～ＳＧ４，ＣＧ０～ＣＧ７は、ロウデコーダ２５によって分岐されて、各ブロックＢＬＫの配線に接続される。すなわち、信号線ＳＧ０～ＳＧ４は、グローバルドレイン側選択ゲート線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカル選択ゲート線としての選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。信号線ＣＧ０～ＣＧ７は、グローバルワード線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカルワード線としてのワード線ＷＬ０～ＷＬ７に接続される。信号線ＳＧ４は、グローバルソース側選択ゲート線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカル選択ゲート線としての選択ゲート線ＳＧＳに接続される。

ロウデコーダ２５は、各ブロックにそれぞれ対応した複数のスイッチ回路群２５Ａと、複数のスイッチ回路群２５Ａにそれぞれ対応して設けられる複数のブロックデコーダ２５Ｂとを有している。各スイッチ回路群２５Ａは、信号線ＳＧ０～ＳＧ３と選択ゲート線ＳＧＤ０～ＳＧＤ３とをそれぞれ接続する複数のトランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ３、信号線ＣＧ０～ＣＧ７とワード線ＷＬ０～ＷＬ７とをそれぞれ接続する複数のトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７、信号線ＳＧ４と選択ゲート線ＳＧＳとを接続するトトランジスタＴＲ＿ＳＧ４を含む。トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７の各々は、高耐圧トランジスタである。

各ブロックデコーダ２５Ｂは、ロウアドレスによって自身が指定された場合、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７のゲートに、ブロック選択信号ＢＬＫＳＥＬを供給する。これにより、ロウアドレスによって指定されるブロックデコーダ２５Ｂからブロック選択信号ＢＬＫＳＥＬが供給されるスイッチ回路群２５Ａでは、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７がオン状態となって導通するため、電源生成回路２８から信号線ＳＧ０～ＳＧ４及び信号線ＣＧ０～ＣＧ７に供給される電圧が、動作対象となるブロックＢＬＫに含まれる選択ゲート線ＳＧＤ０～ＳＧＤ３、ＳＧＳおよびワード線ＷＬ０～ＷＬ７に供給される。

即ち、電圧生成回路２８、ＭＵＸスイッチ２９、ＴＳ３０及びロウデコーダ２５により、選択ワード線ＷＬにはプログラム電圧ＶＰＧＭが供給され、非選択ワード線ＷＬには電圧ＶＰＡＳＳが供給され、隣接ワード線ＷＬには電圧ＶＰＡＳＳ及び電圧ＶＰＡＳＳ＿ＳＨＩＦＴが供給される。

また、例えば、動作対象となるストリングユニットＳＵに属する選択ゲートトランジスタＳＴ１に接続される選択ゲート線ＳＧＤ（ＳＧＤ＿ｓｅｌ）には電圧ＶＳＧ＿ｓｅｌが供給され、動作対象となるストリングユニットＳＵに属さない選択ゲートトランジスタＳＴ１に接続される選択ゲート線ＳＧＤ（ＳＧＤ＿ｕｓｅｌ）には０Ｖ等の電圧ＶＳＧ＿ｕｓｅｌが供給される。

（作用）
次に、このように構成された実施形態の動作について図１３を参照して説明する。図１３はＶＰＡＳＳ＿ＳＨＩＦＴ期間における放電動作を説明するための説明図である。

プログラム期間においては、シーケンサ２７は、選択ワード線（ＷＬｎ）にプログラム電圧ＶＰＧＭを印加し、非選択ワード線に電圧ＶＰＡＳＳを印加するように制御を行う。また、シーケンサ２７は、所定のプログラム電圧ＶＰＧＭの印加期間の後半のＶＰＡＳＳ＿ＳＨＩＦＴ期間において、隣接ワード線（ＷＬｎ±１）の電圧ＶＰＡＳＳを電圧ＶＰＡＳＳ＿ＳＨＩＦＴに上げるＶＰＡＳＳ＿ＳＨＩＦＴを実行する。

図１３では、プレーンＰＢ０に対するプログラムが行われ、他のプレーンＰＢ１～ＰＢ３のプラグラムは行われていないことを示している。プレーンＰＢ０の選択ワード線（ＷＬｎ）には、プログラム電圧ＶＰＧＭが印加され、隣接ワード線（ＷＬｎ±１）には、所定のプログラム電圧ＶＰＧＭの印加期間の前半に電圧ＶＰＡＳＳが印加され、後半のＶＰＡＳＳ＿ＳＨＩＦＴ期間に電圧ＶＰＡＳＳ＿ＳＨＩＦＴが印加されている。隣接ワード線（ＷＬｎ±１）の影響により、電圧ＶＰＡＳＳ＿ＳＨＩＦＴの印加期間においては、プログラム電圧ＶＰＧＭに浮き電位が生じやすい（図１３の破線波形）。

しかし、本実施形態においては、シーケンサ２７は、ＶＰＡＳＳ＿ＳＨＩＦＴ期間において、放電回路５０のトランジスタＮＭ１３をオンにするための制御信号を出力する。これにより、ＶＰＡＳＳ＿ＳＨＩＦＴ期間においては、放電回路５０の可変抵抗Ｒ３が基準電位点に接続される。そうすると、図１３の破線矢印に示すように、選択ワード線（ＷＬｎ）からロウデコーダ２５、ＴＳ３０、ＭＵＸスイッチ２９を経由し、放電回路５０の可変抵抗Ｒ３を介して基準電位点に電流が流れる。この結果、図１３の波形に示すように、浮き電位が抑制されて、プログラム電圧ＶＰＧＭは、略平坦なレベルを維持する。即ち、４プレーン動作の場合においてもプログラム電圧ＶＰＧＭに浮き電位は生じない。

更に、本実施形態においては、シーケンサ２７は、同時動作プレーン数に応じて可変抵抗Ｒ３の抵抗値を変化させる。これにより、同時動作プレーン数に応じて放電回路５０の放電電流量が変化することになり、浮き電位を適切に抑制することが可能である。こうして、同時動作プレーン数に拘わらず、マルチプレーン動作の場合と単一プレーン動作の場合とでプログラム電圧ＶＰＧＭを均一にすることができ、結果的に書き込み時間を短縮することができる。

また、実施形態における放電回路５０は、電圧ＶＰＧＭＨを出力するＶＰＧＭ生成回路４０の出力回路４３とは並列に設けられているため、浮き電位を抑制するためにＶＰＧＭ生成回路４０の出力回路４３の放電能力を直接的に高める必要がない。従って、ＶＰＧＭ生成回路４０の出力回路４３に含まれる抵抗Ｒ１，Ｒ２の抵抗値を十分に大きく設定することができ、消費電力の増加を抑制することができる。

図１７は第１の実施形態の効果を説明するための説明図である。図１７は横軸に時間をとり縦軸に電圧をとって信号線ＣＧ０～ＣＧ７におけるプログラム電圧ＶＰＧＭの変化を示すグラフを図表化したものである。図１７において、Ｂｅｆｏｒｅの欄は放電回路５０を採用しない場合のプログラム電圧ＶＰＧＭ波形を示し、Ａｆｔｅｒの欄は本実施形態におけるプログラム電圧ＶＰＧＭ波形を示している。

図１７において、１Ｐ，２Ｐ，３Ｐ，４Ｐは、それぞれ同時動作プレーン数が１，２，３，４である例を示している。図１７のＢｅｆｏｒの欄とＡｆｔｅｒの欄との比較から明らかなように、放電回路５０を採用した第１の実施形態によれば、配線上のいずれの位置においても、浮き電位が均一的に抑制され、ＶＰＡＳＳ＿ＳＨＩＦＴ期間におけるプログラム電圧ＶＰＧＭは、同時動作プレーン数の相違に拘わらず均一に変化することが分かる。

このように本実施形態においては、プログラム電圧ＶＰＧＭの印加期間中のＶＰＡＳＳ＿ＳＨＩＦＴ期間において、プログラム電圧ＶＰＧＭを供給する配線に設けた放電回路を介して放電電流を流すことにより、マルチプレーン動作であってもプログラム電圧ＶＰＧＭに生じる浮き電位を抑制することが可能である。この場合において、放電回路の放電電流量を同時動作プレーン数に応じて変化させることで、同時動作プレーン数に拘わらずプログラム電圧ＶＰＧＭの均一化を図る。これにより、結果的に書き込み時間の短縮化が可能である。

（変形例）
上記説明では、シーケンサ２７は、放電回路５０中の可変抵抗Ｒ３の抵抗値を同時動作プレーン数に応じて変化させる例を説明した。更に、シーケンサ２７は、放電回路５０中の可変抵抗Ｒ３の抵抗値を、プログラム電圧ＶＰＧＭのレベルに応じて変化させるようにしてもよい。

プログラム電圧ＶＰＧＭのレベルが高い程、ＶＰＧＭ生成回路４０中のリミット回路に流れる電流が大きいことから浮き電位のレベルは小さい。従って、シーケンサ２７は、プログラム電圧ＶＰＧＭのレベルが高い程、可変抵抗Ｒ３の抵抗値を高くして放電電流量を小さくし、プログラム電圧ＶＰＧＭのレベルが低い程、可変抵抗Ｒ３の抵抗値を小さく放電電流量を大きくするように制御する。

なお、この場合においても、第１実施形態と同様に、出力ノードＮと基準電位点との間に複数の抵抗を配置し、スイッチによって出力ノードＮと基準電位点との間に接続する抵抗を選択するようになっていてもよい。

（第２の実施形態）
図１４及び図１５は本発明の第２の実施形態に係り、図１４は第２の実施形態の不揮発性メモリの構成例を示すブロック図である。また、図１５は図１４中の複数のプレーンの具体的な構成の一例を示すブロック図である。図１４及び図１５において図２及び図３と同一の構成要素には同一符号を付して説明を省略する。

本実施形態はＶＰＧＭ生成回路４０に構成されるリミット回路による放電経路を、プレーンＰＢ１０～ＰＢ１３（以下、これらを区別する必要がない場合には、プレーンＰＢ１という）毎に設けることにより、単一プレーン構成の場合と同様に、浮き電位の抑制を可能にするものである。即ち、本実施形態においては、図１４及び図１５に示すように、電圧生成回路６０及びＭＵＸスイッチ２９を各プレーンＰＢ１内に構成すると共に、各プレーンＰＢ１からＴＳ３０を省略するものである。

電圧生成回路６０は、図１１の電圧生成回路２８から放電回路５０を省略したものであり、他の構成は電圧生成回路２８と同様である。即ち、電圧生成回路６０内には図８に例示したＶＰＧＭ生成回路４０が構成されており、ＶＰＧＭ生成回路４０にはリミット回路による放電経路が構成されている。

なお、電圧生成回路６０及びＭＵＸスイッチ２９を各プレーンＰＢ１内に設けたことから、プレーンＰＢ１を選択して電圧を供給するためのＴＳ３０は省略される。

このように構成された実施形態においては、ＶＰＧＭ生成回路４０の出力ノードＮには、単一のプレーンＰＢ１の選択ワード線ＷＬｎが接続されることになる。この結果、ＶＰＧＭ生成回路４０内のリミット回路により、単一プレーン構成時と同様の放電が行われて、浮き電位が抑制される。各プレーンＰＢ１において、ＶＰＧＭ生成回路４０内のリミット回路により同様の放電が行われることになり、各プレーンＰＢ１間においてプログラム電圧ＶＰＧＭの均一化を図ることができる。

このように本実施形態においても、同時動作プレーン数に拘わらずプログラム電圧ＶＰＧＭの均一化を図ることができ、結果的に書き込み時間の短縮化が可能である。

なお、本実施形態においては、ＶＰＧＭ生成回路４０中のリミット回路に流れる電流をプログラム電圧ＶＰＧＭのレベルに応じて変化させるように構成してもよい。即ち、シーケンサ２７は、プログラム電圧ＶＰＧＭのレベルが高い程、リミット回路を構成する可変抵抗Ｒ２の抵抗値を高くして放電電流量を小さくし、プログラム電圧ＶＰＧＭのレベルが低い程、可変抵抗Ｒ２の抵抗値を小さく放電電流量を大きくするように制御する。

これにより、本実施形態においても、プログラム電圧ＶＰＧＭのレベルに拘わらず、浮き電位を均一的に抑制することが可能である。

（第３の実施形態）
図１６は本発明の第３の実施形態を示すブロック図である。図１６において図２と同一の構成要素には同一符号を付して説明を省略する。本実施形態のハードウェア構成は、電圧生成回路２８に代えて電圧生成回路６１を採用した点が図２と異なる。本実施形態は同時動作プレーン数に応じて電圧ＶＰＡＳＳ＿ＳＨＩＦＴのレベルを変化させることにより、プログラム電圧ＶＰＧＭの均一化を図るものである。

電圧生成回路６１は、図１１の電圧生成回路２８から放電回路５０を省略したものであり、他の構成は電圧生成回路２８と同様である。また、電圧生成回路６１は、図８に例示したチャージポンプ回路４１及びクロック制御回路４２、図１１に例示したＶＰＡＳＳ生成回路４５及びＶＰＡＳＳ２生成回路４６を備えている。電圧生成回路６１は、シーケンサ２７からの制御信号に基づいて、クロック制御回路４２からのクロック信号ＣＬＫ，／ＣＬＫのクロック数、チャージポンプ回路４１の段数等を切換えることで、ＶＰＡＳＳ２生成回路４６からの電圧ＶＰＡＳＳ＿ＳＨＩＦＴのレベルを変更することができるようになっている。

本実施形態においては、シーケンサ２７は、電圧生成回路６１を制御して、同時動作プレーン数に応じて、電圧ＶＰＡＳＳ＿ＳＨＩＦＴのレベルを変更するようになっている。例えば、シーケンサ２７は、同時動作プレーン数が多い程、電圧ＶＰＡＳＳ＿ＳＨＩＦＴのレベルを小さくし、同時動作プレーン数が少ない程、電圧ＶＰＡＳＳ＿ＳＨＩＦＴのレベルを大きくする。これにより、同時動作プレーン数が多い場合には、プログラム電圧ＶＰＧＭのブースト量を抑制して浮き電位の発生を抑制し、同時動作プレーン数が少ない場合には、プログラム電圧ＶＰＧＭのブースト量を大きくして、プログラム電圧ＶＰＧＭの低下を抑制する。

また、本実施形態においては、シーケンサ２７は、プログラム電圧ＶＰＧＭのレベルに応じて電圧ＶＰＡＳＳ＿ＳＨＩＦＴのレベルを変化させるようにしてもよい。例えば、シーケンサ２７は、プログラム電圧ＶＰＧＭのレベルが高い程、電圧ＶＰＡＳＳ＿ＳＨＩＦＴのレベルを大きくしてプログラム電圧ＶＰＧＭの低下を抑制し、プログラム電圧ＶＰＧＭのレベルが低い程、電圧ＶＰＡＳＳ＿ＳＨＩＦＴのレベルを小さくプログラム電圧ＶＰＧＭの浮き電位の発生を抑制するようにしてもよい。

このように本実施形態においても、第１の実施形態と同様に、同時動作プレーン数に拘わらずプログラム電圧ＶＰＧＭに生じる浮き電位を抑制して、プログラム電圧ＶＰＧＭを均一化することが可能である。これにより、結果的に書き込み時間の短縮化が可能である。

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１…メモリコントローラ、２…不揮発性メモリ、１１…ＲＡＭ、１２…プロセッサ、１３…ホストインターフェイス、１４…ＥＣＣ回路、１５…メモリインターフェイス、１６…内部バス、２１…ロジック制御回路、２２…入出力回路、２３…メモリセルアレイ、２４…センスアンプ、２５…ロウデコーダ、２６…レジスタ、２７…シーケンサ、２８…電圧生成回路、２９…ＭＵＸスイッチ、３０…ＴＳ、４１…チャージポンプ回路、４２…クロック制御回路、４０…ＶＰＧＭ生成回路、４５…ＶＰＡＳＳ生成回路、４６…ＶＰＡＳＳ２生成回路、５０…放電回路、Ｒ３…可変抵抗、ＮＭ１３…トランジスタ。

Claims

複数のメモリセルと、前記複数のメモリセルのゲートに接続されたワード線と、前記複数のメモリセルの一端にそれぞれ接続された選択ゲートトランジスタを介して前記複数のメモリセルの一端に電気的に接続されたビット線と、により構成されたメモリセルアレイを含む複数のプレーンと、
前記複数のプレーンにそれぞれ含まれる前記メモリセルアレイのうち１つ以上の前記メモリセルアレイに供給する電圧を発生可能であって、プログラム期間において書き込み対象の選択ワード線にプログラム電圧を供給すると共に、前記選択ワード線に隣接する隣接ワード線に対して前記プログラム期間の前半には第１中間電圧を与え後半には前記第１中間電圧よりも高い第２中間電圧を与える電圧発生回路と、
前記電圧発生回路と前記選択ワード線との間の経路上に設けられ、前記隣接ワード線に前記第２中間電圧を与える期間に対応する期間において前記選択ワード線から放電電流を流す放電回路と、
前記放電回路の放電特性を前記電圧発生回路から前記プログラム電圧が同時に供給される前記プレーンの数に応じて設定する制御回路と、
を具備する半導体記憶装置。
前記制御回路は、前記放電回路の放電特性を前記プログラム電圧のレベルに応じて設定する、
請求項１に記載の半導体記憶装置。
複数のメモリセルと、前記複数のメモリセルのゲートに接続されたワード線と、前記複数のメモリセルの一端にそれぞれ接続された選択ゲートトランジスタを介して前記複数のメモリセルの一端に電気的に接続されたビット線と、により構成されたメモリセルアレイを含む複数のプレーンと、
前記複数のプレーンにそれぞれ設けられ、前記メモリセルアレイに供給する電圧を発生可能であって、書き込み対象の選択ワード線に供給するプログラム電圧を規定値に制限するリミット回路を有しプログラム期間において前記選択ワード線にプログラム電圧を供給すると共に、前記選択ワード線に隣接する隣接ワード線に対して前記プログラム期間の前半には第１中間電圧を与え後半には前記第１中間電圧よりも高い第２中間電圧を与える電圧発生回路と、
前記リミット回路に流れる電流量を前記プログラム電圧のレベルに応じて設定する制御回路と、
を具備する半導体記憶装置。
複数のメモリセルと、前記複数のメモリセルのゲートに接続されたワード線と、前記複数のメモリセルの一端にそれぞれ接続された選択ゲートトランジスタを介して前記複数のメモリセルの一端に電気的に接続されたビット線と、により構成されたメモリセルアレイを含む複数のプレーンと、
前記複数のプレーンにそれぞれ含まれる前記メモリセルアレイのうち１つ以上の前記メモリセルアレイに供給する電圧を発生可能であって、プログラム期間において書き込み対象の選択ワード線にプログラム電圧を供給すると共に、前記選択ワード線に隣接する隣接ワード線に対して前記プログラム期間の前半には第１中間電圧を与え後半には前記第１中間電圧よりも高い第２中間電圧を与える電圧発生回路と、
前記第２中間電圧のレベルを前記電圧発生回路から前記プログラム電圧が同時に供給される前記プレーンの数に応じて設定する制御回路と、
を具備する半導体記憶装置。
前記制御回路は、前記第２中間電圧のレベルを前記プログラム電圧のレベルに応じて設定する、
請求項４に記載の半導体記憶装置。